KR101454470B1 - Superjunction semiconductor and method for manufacturing same - Google Patents
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Abstract
본 발명의 일측면에 따르면,
슈퍼정션 반도체 제조방법에 있어서, 슈퍼정션 반도체 제조방법에 있어서,
(1) 기판 위에 N형 불순물이 로우 도핑(Low doping)되는 에피층(epitaxial layer)을 형성하는 단계;
(2) 상기 에피층 상부에 포토 레지스트(Photoresist)를 도포하는 단계; 및
(3) 상기 포토 레지스트(Photoresist)를 식각하여 P 도전형 필러(pillar)의 형성을 위한 P형 불순물이 주입될 주입 공간을 형성하고, 상기 주입 공간에 마스크 격벽에 의하여 상기 주입 공간을 복수의 개구부로 분할시키는 마스크 격벽 패턴을 형성하는 단계;를 포함하며
상기 마스크 격벽 패턴은 상기 주입 공간을 상기 주입 공간의 주변부에서 중심부로 갈수록 상기 개구부의 면적이 점차적으로 좁게 형성되는 형태로 분할시키는 것을 특징으로 하는 슈퍼정션 반도체 제조방법이 제공된다.According to an aspect of the present invention,
In a super junction semiconductor manufacturing method, in a super junction semiconductor manufacturing method,
(1) forming an epitaxial layer on the substrate, the N-type impurity being low doped;
(2) applying a photoresist on top of the epilayer; And
(3) etching the photoresist to form an implantation space for implanting a P-type impurity for forming a p-type conductivity pillar, and implanting the implantation space into a plurality of openings To form a mask barrier rib pattern
Wherein the mask barrier rib pattern is formed by dividing the injection space into a shape in which the area of the opening is gradually narrowed from the peripheral portion to the central portion of the injection space.
Description
본 발명은 반도체소자의 슈퍼정션 구조 및 제조방법에 관한 것이다.
The present invention relates to a super junction structure and a manufacturing method of a semiconductor device.
일반적으로, 전력용 전계 효과 트랜지스터(MOSFET) 및 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 전력용 반도체 소자는, 드리프트(drift) 영역의 상부 표면과 하부 표면에 각각 소스(source) 영역과 드레인 영역을 포함한다. 그리고 상기 전력용 반도체 소자는 상기 소스(source) 영역에 인접한 상기 드리프트 영역의 상부 표면 상에 게이트 절연막과 상기 게이트 절연막 상에 형성된 게이트 전극을 구비한다.Generally, a power semiconductor device such as a power field effect transistor (MOSFET) and an insulated gate bipolar transistor (IGBT) includes a source region and a drain region on upper and lower surfaces of a drift region, respectively do. And the power semiconductor device has a gate insulating film on the upper surface of the drift region adjacent to the source region and a gate electrode formed on the gate insulating film.
상기 전력용 반도체 소자의 턴-온 상태에서, 드리프트 영역은 드레인 영역으로부터 소스(source) 영역으로 흐르는 드리프트 전류에 대하여 도전성 경로를 제공하고, 턴-오프 상태에서는 인가되는 역바이어스 전압에 의해 수직 방향으로 확장되는 공핍 영역을 제공한다. 상기 드리프트 영역이 제공하는 공핍 영역의 특성에 의하여, 이들 고전압 반도체 소자의 브레이크다운 전압이 결정된다.In the turn-on state of the power semiconductor device, the drift region provides a conductive path for the drift current flowing from the drain region to the source region, and the reverse bias voltage applied in the turn- Thereby providing an extended depletion region. By the characteristics of the depletion region provided by the drift region, the breakdown voltage of these high voltage semiconductor elements is determined.
이러한 전력용 반도체 소자에서, 턴-온 상태에서 발생하는 전도 손실을 최소화하고 빠른 스위칭 속도를 확보하기 위하여, 상기 드리프트 영역의 턴-온 상태의 저항을 최대한 감소시켜야 한다. 일반적으로, 드리프트 영역 내의 불순물 농도를 증가시킴으로써 드리프트 영역의 턴-온 저항을 감소시킬 수 있음이 알려져 있다.In such a power semiconductor device, in order to minimize the conduction loss occurring in the turn-on state and ensure a fast switching speed, the resistance in the turn-on state of the drift region must be reduced as much as possible. In general, it is known that the turn-on resistance of the drift region can be reduced by increasing the impurity concentration in the drift region.
그러나, 드리프트 영역 내의 불순물 농도를 증가시키는 경우, 드리프트 영역 내에 공간 전하가 증가함으로써 브레이크다운 전압이 따라서 감소하게 된다.However, when increasing the impurity concentration in the drift region, the breakdown voltage decreases accordingly as the space charge increases in the drift region.
이와 같은 문제를 해결하기 위하여, 턴-온 상태의 저항을 감소시키면서도 높은 브레이크다운 전압을 확보할 수 있는 슈퍼정션 구조를 갖는 고전압 반도체 소자가 제안되고 있다. In order to solve such a problem, a high voltage semiconductor device having a super junction structure capable of securing a high breakdown voltage while reducing a resistance in a turn-on state has been proposed.
도 20은 종래 기술에 따른 수평형 게이트를 가지는 일반적인 MOSFET를 도시한 것이다.Figure 20 shows a conventional MOSFET with a horizontal gate according to the prior art.
한편, 도 21에는 종래기술에 따른 수퍼정션 구조를 가지는 MOSFET이 도시되어 있다.Meanwhile, FIG. 21 shows a MOSFET having a super junction structure according to the prior art.
도 20에 도시된 일반적인 수평형 게이트에 비하여 도 21에 도시된 수퍼정션 구조를 가지는 MOSFET은 드리프트 영역 내에 전류의 흐름 방향과 동일한 방향으로 P 영역(P 도전형 필러)(221)이 존재하여, P 도전형 필러(221)와 N 도전형 필러(220)간의 PN 접합이 수직한 방향으로 형성된다. 21, the MOSFET having the superjunction structure shown in FIG. 21 has a P region (P conductive filler) 221 in the same direction as the direction of current flow in the drift region, and P The PN junction between the conductive-
도 21에 도시된 바와 같이 수퍼정션 구조가 적용되는 경우, 역방향 전압이 인가되면 좁은 간격으로 반복되는 PN 접합면을 따라 평행하게 확장되는 공핍 영역이 낮은 역 바이어스에서도 서로 만나 드리프트 영역이 완전히 공핍층으로 전환되므로 PN 접합에서의 전계 집중이 감소될 수 있다.21, when a super junction structure is applied, a depletion region extending parallel to a PN junction plane repeated at narrow intervals when the reverse voltage is applied meets each other even at a low reverse bias, and the drift region is completely depleted The electric field concentration at the PN junction can be reduced.
따라서, 드리프트 영역이 완전히 공핍층으로 전환될 수 있도록 드리프트 영역 내의 P 도전형 영역과 N 도전형 영역의 전하량을 조절한다면 일반적인 MOSFET에 비해 상대적으로 높은 N 드리프트 농도를 적용할지라도 높은 항복 전압이 확보될 수 있어, 동일한 항복 전압에서 낮은 순방향 저항을 가지고 순방향 특성이 개선된 반도체 소자의 설계가 가능해진다. Therefore, if the amount of charge in the P conductive region and the N conductive region in the drift region is controlled so that the drift region can be completely converted to the depletion region, a high breakdown voltage can be obtained even if a relatively high N drift concentration is applied It becomes possible to design a semiconductor device having a forward characteristic with improved forward characteristics at the same breakdown voltage.
또한 선행문헌인 대한민국 등록특허공보 10-1190007에는 성장된 제1 에피층의 상부에 전체적으로 제1 도전형 이온을 주입하고, 마스크에 의해 획정된 영역에 실리콘을 식각하여 제2 도전형 이온을 주입한 후, 상기 제1 에피층의 상부에 제2 에피층을 성장시키는 수퍼정션 구조에 의하여 제작 비용을 감소시키고, N 도전형 필러의 농도를 적절한 수준으로 높일 수 있는 방법이 개시된다.Korean Patent Registration No. 10-1190007, which is a prior art document, discloses a method of forming a first epitaxial layer by injecting first conductive type ions as a whole over the grown first epitaxial layer, etching the silicon in a region defined by the mask, A method of reducing the fabrication cost and increasing the concentration of the N-conductivity type filler to an appropriate level by a super junction structure in which a second epilayer is grown on top of the first epi layer is disclosed.
이러한 종래의 슈퍼정션 제조공정에서는 상부에서 에피층으로 불순물을 주입하게 되면 하부로 확산되면서 도전형 필러가 생성이 되는데, 에피층의 경계면에서 외곽으로 확산되는 경향에 의하여 생성된 도전형 필러는 중심부의 농도가 주변부 및 에피층의 농도보다 짙게 형성된다.In such a conventional super junction manufacturing process, when an impurity is implanted into the epi layer from the upper portion, the conductive filler is generated while being diffused downward. The conductive type filler generated by the tendency to diffuse from the interface of the epi layer to the outer portion, The concentration is formed thicker than the concentration of the peripheral portion and the epilayer.
즉, 생성된 도전형 필러는 중심부의 농도와 주변부 및 에피층의 농도와 차이가 발생하게 된다.That is, the generated conductive filler has a difference between the concentration of the center portion and the concentration of the peripheral portion and the epi layer.
이와 같은 농도 차이에 의한 전하 비균형(charge imbalance)은 브레이크다운 전압(BREAKDOWN VOLTAGE, BV) 및 소자의 크기 결정에 영향을 미치게 된다.Such a charge imbalance due to the difference in concentration affects the breakdown voltage (BREAKDOWN VOLTAGE, BV) and the size of the device.
따라서 이러한 농도의 차이를 줄여서 전하 비균형(charge imbalance)이 개선되는 제조방법이 요구된다. Therefore, there is a need for a manufacturing method which improves the charge imbalance by reducing the difference of the concentration.
본 발명의 슈퍼정션에 의한 P 도전형 필러를 형성하는 공정에서 주변부에서 중심부로 갈수록 주입량이 적게 주입되도록 패턴화된 마스크 격벽을 이용한 주입공정을 포함하는 슈퍼정션 반도체 및 제조방법을 제공하는 것이다.The present invention provides a super junction semiconductor device and a fabrication method thereof, which includes an implantation process using a patterned mask barrier to inject a smaller amount of implantation from a peripheral portion to a central portion in a process of forming a P-conductive filler by super junction of the present invention.
본 발명의 또 다른 목적은 슈퍼정션에 의한 P 도전형 필러를 형성하기 위하여 불순물이 주입될 공간이 주입영역의 주변부는 넓게 형성되고 중심부로 갈수록 불균일하게 좁게 형성되도록 하는 주입공정을 포함하여, 에피층에서 생성되는 P 도전형 필러의 농도를 주변부 및 에피층과 농도의 차이를 최소화하는 슈퍼정션 반도체 구조 및 제조방법을 제공하는 것이다.It is still another object of the present invention to provide a method for forming a P-conductive filler by super junction including an implanting step in which a space for implanting impurities is formed such that a peripheral portion of the implantation region is formed broader and a non- The present invention provides a super junction semiconductor structure and a manufacturing method which minimize the difference in concentration between the peripheral portion and the epi layer and the concentration of the P conductive type filler generated in the semiconductor device.
본 발명의 또 다른 목적은 다수의 마스크 격벽에 의하여 주변부에서 중심부로 갈수록 주입량이 적게 주입되도록 패턴화된 마스크타입에 의한 주입공정을 포함하는 슈퍼정션 반도체 구조 및 제조방법을 제공하는 것이다.It is still another object of the present invention to provide a super junction semiconductor structure and a fabrication method including a mask type implantation process in which a plurality of mask barrier ribs are patterned to inject a smaller amount of implantation from the peripheral portion to the central portion.
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본 발명의 일측면에 따르면, 슈퍼정션 반도체 제조방법에 있어서, 슈퍼정션 반도체 제조방법에 있어서, (1) 기판 위에 N형 불순물이 로우 도핑(Low doping)되는 에피층(epitaxial layer)을 형성하는 단계; (2) 상기 에피층 상부에 포토 레지스트(Photoresist)를 도포하는 단계; 및 (3) 상기 포토 레지스트(Photoresist)를 식각하여 P 도전형 필러(pillar)의 형성을 위한 P형 불순물이 주입될 주입 공간을 형성하고, 상기 주입 공간에 마스크 격벽에 의하여 상기 주입 공간을 복수의 개구부로 분할시키는 마스크 격벽 패턴을 형성하는 단계;를 포함하며, 상기 마스크 격벽 패턴은 상기 주입 공간을 상기 주입 공간의 주변부에서 중심부로 갈수록 상기 개구부의 면적이 점차적으로 좁게 형성되는 형태로 분할시키는 것을 특징으로 하는 슈퍼정션 반도체 제조방법이 제공된다.According to an aspect of the present invention, there is provided a method of manufacturing a super junction semiconductor, comprising the steps of: (1) forming an epitaxial layer in which an N-type impurity is doped low on a substrate; ; (2) applying a photoresist on top of the epilayer; And (3) etching the photoresist to form an implantation space for implanting the P-type impurity for forming the p-type conductive pillar, wherein the implantation space is filled with a plurality of Wherein the mask barrier rib pattern is formed by dividing the injection space in such a manner that the area of the opening gradually becomes narrower from the peripheral portion to the central portion of the injection space A super junction semiconductor manufacturing method is provided.
또한, 상기 마스크 격벽 패턴은 상기 개구부 내에 다수의 마스크 격벽에 의하여 분할되는 분할 공간이 형성되며, 상기 분할 공간은 상기 주변부는 넓게 형성되고 상기 중심부로 갈수록 점차적으로 좁게 형성되는 것을 특징으로 한다.In addition, the mask barrier rib pattern is formed with a plurality of partition walls divided by a plurality of mask barrier ribs in the opening, and the peripheral portion is formed to be wider and gradually narrower toward the central portion.
또한, 상기 (3) 단계 이후에, (4) 상기 마스크 격벽 패턴 상부에서 P형 불순물을 주입하여 상기 에피층에 P 도전형 필러(pillar) 영역을 일단으로 생성하는 단계; (5) 상기 (4) 단계 이후에 에피 공정을 수행하는 단계;를 포함하는 것을 특징으로 한다.In addition, after the step (3), (4) implanting a P-type impurity into the upper part of the mask barrier rib pattern to generate a P conductive type pillar region in the epitaxial layer at one end; (5) performing the epithermal process after the step (4).
또한, (6) 상기 (5)단계 이후에 상기 (4), (5) 단계를 다수회 반복하여 수직 방향으로 상기 P 도전형 필러(pillar) 영역을 형성하는 단계; 를 포함하는 것을 특징으로 한다.(6) repeating the steps (4) and (5) a plurality of times after the step (5) to form the P conductive pillar region in the vertical direction; And a control unit.
본 발명의 또 다른 측면에 따르면, 기판 위에 N형 불순물이 로우 도핑(Low doping)되는 에피층(epitaxial layer); 및 상기 에피층 내에 수직 방향으로 형성된 P 도전형 필러(pillar) 영역; 을 포함하며, 상기 P 도전형 필러(pillar) 영역은, 마스크 격벽 패턴의 상부에 P형 불순물을 주입하여 일단으로 생성하는 과정과, 에피 공정을 수행하는 과정을 반복하여 생성되는 것을 특징으로 하되, 상기 마스크 격벽 패턴은, 상기 P형 불순물이 주입될 주입 공간에 마스크 격벽에 의하여 상기 주입 공간을 복수의 개구부로 분할하도록 형성된 것으로서, 상기 마스크 격벽 패턴은 상기 주입 공간을 상기 주입 공간의 주변부에서 중심부로 갈수록 상기 개구부의 면적이 점차적으로 좁게 형성되는 형태로 분할하도록 형성된 것을 특징으로 하는 슈퍼정션 반도체 구조를 제공한다.
According to another aspect of the present invention, there is provided a semiconductor device comprising: an epitaxial layer in which an N-type impurity is doped low on a substrate; And a p-conductive pillar region formed in the epi layer in a vertical direction; Wherein the p-type pillar region is formed by repeating the process of forming the p-type impurity into the upper portion of the mask barrier rib pattern and forming the p-type impurity at one end, and performing the epitaxial process. However, The mask barrier rib pattern is formed so as to divide the implantation space into a plurality of openings by a mask barrier in an implantation space into which the P-type impurity is implanted, Sectional area of the opening gradually becomes narrower than that of the upper junction semiconductor structure.
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본 발명의 일 실시예에 따르면, 에피층에서 생성되는 P 도전형 필러의 중심부의 농도와 주변부 및 에피층과 농도의 차이를 최소화할 수 있어서 균일한 농도를 얻을 수 있으며, 안정적이며 높은 브레이크다운 전압(BREAKDOWN VOLTAGE, BV)을 얻을 수 있다.According to an embodiment of the present invention, it is possible to minimize the difference between the concentration of the center portion of the P-conductive filler generated in the epi layer and the concentration of the peripheral portion and the epi layer, so that a uniform concentration can be obtained and a stable high breakdown voltage (BREAKDOWN VOLTAGE, BV) can be obtained.
본 발명의 일 실시예에 따르면, 슈퍼정션 반도체 소자에 제조에서 에피층에서 생성되는 P 도전형 필러의 중심부의 농도와 주변부 및 에피층과 농도의 차이를 최소화할 수 있어서 반도체 소자의 크기를 줄일 수 있게 된다.According to an embodiment of the present invention, it is possible to minimize the difference between the concentration of the center portion of the P-conductive filler generated in the epi layer and the concentration of the peripheral portion and the epi layer in the manufacture of the super junction semiconductor device, .
또한 본 발명의 일 실시예에 따르면, 전하 비균형(charge imbalance)을 줄일 수 있는 효과가 있다.
Also, according to the embodiment of the present invention, charge imbalance can be reduced.
도 1, 2는 본 발명의 일 실시예에 따른 Pattern된 마스크를 이용하여 불순물 주입을 하는 슈퍼정션 구조와 전체적으로 불순물을 주입하는 종래에 슈퍼정션 구조를 대비하기 위한 도면이다.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 Pattern된 마스크 타입을 이용하여 불순물 주입하는 슈퍼정션 구조의 반도체를 제조하는 공정 단계를 도시한 것이다.
도 19는 본 발명의 일 실시예에 따른 마스크 격벽 패턴이 없이 제조한 슈퍼정션 구조의 MOSFET소자에 대한 에피층의 농도 분포를 도시한 것이다.
도 19는 본 발명의 일 실시예에 따른 마스크 격벽 패턴이 없이 제조한 슈퍼정션 구조의 MOSFET소자에 대한 에피층의 농도 분포를 도시한 것이다.
도 20은 종래 기술에 따른 수평형 게이트를 가지는 일반적인 MOSFET를 도시한 것이다.
도 21에는 종래기술에 따른 수퍼정션 구조를 도시한 것이다.FIGS. 1 and 2 are views for preparing a super junction structure for injecting impurities using a patterned mask according to an embodiment of the present invention and a conventional super junction structure for injecting impurities as a whole.
FIGS. 3 to 17 show process steps for fabricating a semiconductor having a super junction structure in which impurity implantation is performed using a patterned mask type according to an embodiment of the present invention.
FIG. 19 shows the concentration distribution of an epi layer for a MOSFET device of a super junction structure manufactured without a mask barrier rib pattern according to an embodiment of the present invention.
FIG. 19 shows the concentration distribution of an epi layer for a MOSFET device of a super junction structure manufactured without a mask barrier rib pattern according to an embodiment of the present invention.
Figure 20 shows a conventional MOSFET with a horizontal gate according to the prior art.
21 shows a super junction structure according to the prior art.
도 1, 2는 본 발명의 일 실시예에 따른 Pattern된 마스크를 이용하여 불순물 주입을 하는 슈퍼정션 구조와 전체적으로 불순물을 주입하는 종래에 슈퍼정션 구조를 대비하기 위한 도면이다.FIGS. 1 and 2 are views for preparing a super junction structure for injecting impurities using a patterned mask according to an embodiment of the present invention and a conventional super junction structure for injecting impurities as a whole.
도 1의 우측 영역은 종래 슈퍼정션을 형성하는 구조로서, p형 불순물을 주입하기 위한 마스크(21, 22)에 의해 제1주입영역을 형성하며, 제1주입영역에 전반적으로 p형 불순물을 주입하게 된다.1, the first region is formed by the
도 1의 좌측 영역은 본 발명의 일 실시예에 따른 마스크 격벽(23, 24, 25, 26)을 이용하여 주변부에서 중심으로 갈수록 불순물 주입량이 적게 주입되도록 Pattern된 마스크가 형성된다. 1, a patterned mask is formed so that the amount of impurity implantation is reduced from the periphery to the center using
도 1의 좌측 영역은 p형 불순물을 주입하기 위하여 제1주입영역과 동일한 크기로 제2주입영역을 형성하되, 상기 제2주입영역은 다수의 마스크 격벽에 의하여 주변부에서 중심부로 갈수록 주입량이 적게 주입되도록 패턴화된다.1, a second implantation region is formed to have the same size as the first implantation region for implanting the p-type impurity, and the second implantation region is formed by a plurality of mask partition walls, .
즉, P형 불순물이 주입될 공간이 주입영역의 주변부는 넓게 형성되고 중심부로 갈수록 불균일하게 좁게 형성된다.That is, the space to which the P-type impurity is implanted is formed to be wide in the periphery of the implantation region and to be non-uniformly narrowed toward the central portion.
도 1을 참조하면, 4개의 마스크 격벽(23, 24, 25, 26)에 의하여 5개의 개구로 분할하여 형성된다.Referring to FIG. 1, it is formed by dividing into five openings by four
상기 분할된 폭은 서로 다르게 이격된 4개의 마스크 격벽(23, 24, 25, 26)에 의하여 중심부는 작고 주변으로 갈수록 커지는 구조(X1 ＞ X2＞ X3)이다.The divided width is a structure (X1 > X2 > X3) in which the center portion is small and becomes larger toward the periphery by the four
이와 같은 상태에서 불순물을 주입하게 된다.In this state, impurities are injected.
도 1의 좌측영역과 같은 구조에서 상부로부터 P형 불순물을 주입한 바로 직후에 형성되는 P 도전형 필러(pillar)(도 1의 좌측 영역)의 형상은, 상기 마스크 격벽에 해당하는 부분은 P형 불순물이 주입되지 않게 되어 끊어진 형태(32)가 생성되며, 우측은 개구부 전제적으로 불순물이 주입되므로 주입한 바로 직후에 형성되는 P 도전형 필러(pillar)는 개구부 전체가 이어진 형태(31)로 나타난다.The shape of the p-type conductive pillar (left region in Fig. 1) formed immediately after the p-type impurity is implanted from the top in the same structure as the left region in Fig. 1 is that the portion corresponding to the mask partition wall is a p- The impurity is not injected to form the
도 2는 도 1의 좌, 우측 마스크 타입(mask type)에 따른 영역의 불순물이 공정 이후에 확산되어 P 도전형 필러 형태를 이룬 모습을 나타낸다.FIG. 2 shows a state in which impurities in regions according to left and right mask types in FIG. 1 are diffused after the process to form a P-conductivity type filler.
도 2의 우측에 형성되는 P 도전형 필러(pillar)(41)의 형태를 보면, 상부에서는 불순물이 균일하게 주입하게 되어 균일하게 형성되다가 에피층에서 하부로 확산되면서 에피층의 경계면에서 외곽으로 확산되는 경향에 의하여 중심부의 농도가 주변부 농도보다 짙게 형성되면서 도 2의 우측에 도시된 바와 같이 생성된 P 도전형 필러(pillar)(41)는 타원구의 형상으로 생성된다.The p-
도 1의 좌측 구조에서 P형 불순물을 주입한 바로 직후에는 중심부에 다수의 마스크 격벽을 가진 구조에서는 끊어진 형태(32)로 형성되나, 하부로 확산(diffusion)되면서 확산되어 생성된 P 도전형 필러(pillar) 형상은 도 2의 좌측에 도시된 바와 같이 생성된 P 도전형 필러(pillar)(42)는 하부면이 오목하고 중심부와 주변부의 형태가 균일한 두께로 형성된다.In the structure shown in the left side of FIG. 1, the P-type impurity is implanted into the P-type impurity. However, the P-type impurity is formed in the form of a broken- As shown in the left side of FIG. 2, the p-type
즉, 본 발명의 일 실시예에 따른 좌측에 생성된 P 도전형 필러(pillar)(42)는 N pillar 및 주변부의 농도나 중심부의 농도가 큰 차이가 없이 균일하게 된다.That is, the p-type
마스크 격벽이 없는 전반적으로 불순물이 주입된 우측 구조에서는 중심부는 굵게 형성되나 주변부로 갈수록 얇게 형성되어 타원형 구조를 이루게 되면 중심부의 농도가 주변부 및 N pillar 보다 높게 형성된다.이와 같이 농도 차이에 의한 전하 비균형(charge imbalance)은 브레이크다운 전압(BREAKDOWN VOLTAGE, BV) 및 소자의 크기 결정에 영향을 미치게 된다.In the case of the right structure in which the impurity is implanted as a whole without the mask barrier, the central portion is formed thicker, but it becomes thinner toward the peripheral portion, and when the elliptical structure is formed, the concentration of the central portion is higher than the peripheral portion and the N pillar. The charge imbalance will affect the breakdown voltage (BREAKDOWN VOLTAGE, BV) and the size of the device.
본 발명의 일 실시예에 따르면, 도 1의 좌측 구조와 같이 다수의 마스크 격벽에 의하여 주변부에서 중심부로 갈수록 주입량이 적게 주입되도록 패턴(pattern)화된 마스크 격벽을 이용하여 P형 불순물이 주입될 공간이 주입영역의 주변부는 넓게 형성되고 중심부로 갈수록 불균일하게 좁게 형성되도록 하는 공정을 포함하게 된다.
According to an embodiment of the present invention, as shown in the left-side structure of FIG. 1, a space for implanting P-type impurity is formed by using a mask partition wall patterned to inject a small amount of implantation from the peripheral portion to the center portion by a plurality of mask partition walls The periphery of the injection region is formed to be wide and the process region is formed to be nonuniformly narrow toward the central portion.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 Pattern된 마스크 타입을 이용하여 불순물 주입하는 슈퍼정션 구조의 반도체를 제조하는 공정 단계를 도시한 것이다.FIGS. 3 to 17 show process steps for fabricating a semiconductor having a super junction structure in which impurity implantation is performed using a patterned mask type according to an embodiment of the present invention.
도 3은 본 발명의 슈퍼정션 구조의 반도체 제조공정 중 Epi층(epitaxial layer) 생성 단계를 도시한 것이다.FIG. 3 shows an epitaxial layer forming step in the semiconductor manufacturing process of the super junction structure of the present invention.
도 3을 참조하면 준비된 N+ substrate 기판 위에 N-드리프트 층이 될 N형 불순물이 Low doping되는 Epi층(epitaxial layer 11)을 형성하는 단계를 수행한다.
Referring to FIG. 3, the prepared N + a step of forming an Epi layer (epitaxial layer 11) having a low doping of an N-type impurity to be an N-drift layer is performed on a substrate substrate.
도 4는 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 PR마스크를 형성하여 P 도전형 필러(pillar) 영역을 형성하는 단계를 도시한 것이다.FIG. 4 illustrates a step of forming a P-conductive pillar region by forming a PR mask in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention.
도 4를 참조하면 에피층(11)의 상부에 포토 레지스트(Photoresist)를 코팅하고 P 도전형 이온 주입을 위해 식각을 하여 마스크 패턴을 형성한다.Referring to FIG. 4, a photoresist is coated on the upper part of the
본 발명의 일 실시예에 따른 마스크 격벽을 이용하여 패턴된 불순물 주입하는 슈퍼정션 구조를 실시하기 위한 마스크 패턴(pattern)은, P 도전형 필러(pillar)가 형성된 영역 공간을 구획하는 마스크패턴(52, 56, 61)및 상기 영역 공간 내에 다수의 마스크 격벽(52 ~55, 57~60)을 형성하는 구조로 패턴(pattern)된다. The mask pattern for implementing the superjunction structure for implanting the patterned impurity using the mask barrier ribs according to the embodiment of the present invention includes a
본 발명의 일 실시예에 따르면, 다수의 마스크 격벽((52 ~55, 57~60)을 배치하여 주변부에서 중심으로 갈수록 불순물 주입량이 적게 주입되도록 Pattern된 마스크 격벽 패턴(pattern)이 형성된다. According to an embodiment of the present invention, a plurality of mask barrier ribs (52 to 55, 57 to 60) are disposed, and a patterned mask barrier pattern is formed so as to inject less impurity dose toward the center of the periphery.
본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 P 도전형 필러(pillar)를 형성을 위한 불순물을 주입하는 상부의 마스크 패턴(pattern)은 다수의 마스크 격벽에 의하여 주변부에서 중심부로 갈수록 개구부가 좁게 형성되도록 패턴(pattern)화된다. In the semiconductor manufacturing process of the super junction structure according to the embodiment of the present invention, an upper mask pattern for implanting impurities for forming a p-type pillar is formed by a plurality of mask barrier walls, So that the opening is narrowed.
즉, P형 불순물이 주입될 개구부 공간이 주입영역의 주변부는 넓게 형성되고 중심부로 갈수록 점차적으로 좁게 형성된다.That is, the opening space in which the P-type impurity is to be implanted is formed such that the periphery of the implanted region is formed to be wide and gradually narrower toward the center.
도 4를 참조하면, 각각의 마스크 패턴(pattern)은 주변 마스크(51, 56, 61) 및 4개의 마스크 격벽(52 ~55, 57~60 24, 25, 26)에 의하여 5개의 개구로 분할하여 형성된다.4, each mask pattern is divided into five openings by
주변 마스크(51, 56, 61)는 P 도전형 필러(pillar)가 형성되는 부분의 주입 영역을 확보하기 위한 것으로써, 상기 주입영역을 개구부 공간으로 하고 나머지는 주변 마스크(51, 56, 61)에 의하여 도포된다.The
본 발명의 또 다른 실시예에서는 상기 다수의 마스크 격벽은 2 내지 8개의 격벽 중 어느 하나의 구조로 패턴(pattern)화될 수 있으며, 이는 반도체 소자의 용도 및 규격에 따라 선택적으로 적용될 수 있다.According to another embodiment of the present invention, the plurality of mask barrier ribs may be patterned into any one of 2 to 8 barrier ribs, which may be selectively applied according to the application and standard of the semiconductor device.
본 발명의 일 실시예에 따르면, 상기 마스크 격벽(52 ~55, 57~60) 패턴(pattern)은 불순물이 주입될 개구부 공간을 바깥쪽은 넓게 하고 중심부로 갈수록 점차적으로 좁은 형태로 형성(X1 ＞X2 ＞ X1)되는 것을 특징으로 한다. According to an embodiment of the present invention, the pattern of the
본 발명의 또 다른 실시예에서는 상기 다수 마스크 격벽의 상부 면적은 동일한 면적으로 형성되거나 분할되는 개구부 패턴(pattern)에 맞추어 각각 다르게 형성될 수 있다.In another embodiment of the present invention, the upper surface areas of the plurality of mask barrier ribs may be formed differently according to the opening pattern formed or divided into the same area.
예를 들면 중심부에 형성되는 마스크 격벽(53, 54, 59, 58)면적은 좁게 하고 주변부 마스크 격벽(52, 55, 57, 60) 폭은 넓게 형성될 수 있으며, 또는 이와 반대 구조로 형성될 수도 있다.
For example, the
상기와 같이 마스크패턴(pattern)을 형성한 단계 이후에는 상부에서 P형 불순물을 주입하여 에피층(11)에 P 도전형 필러(pillar) 영역을 생성하는 단계를 수행하게 된다.After the mask pattern is formed as described above, a P-type impurity is implanted in the upper portion to form a p-type pillar region in the epi-
도 5는 P형 불순물을 주입하여 N-Epi층에 P 도전형 필러(pillar) 영역을 1단 성장시킨 단계를 도시한 것이다.FIG. 5 shows a step of implanting P-type impurity to grow a P-type pillar region in the N-Epi layer by one step.
도 5를 참조하면 P 도전형 필러(pillar) 영역(71, 72)은 하부가 오목한 형상으로 중심부로부터 주변부까지 균일하게 형성된다.Referring to FIG. 5, p-
P 도전형 필러(pillar) 영역(71, 72)이 1단으로 생성하는 단계 이후에는 Epi공정(epitaxial Process) 단계를 수행한다.P conductive
도 6은 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 도전형의 P-pillar 영역을 4단으로 생성하여 P 도전형 필러(pillar)가 수직으로 형성된 것을 도시한 것이다.FIG. 6 illustrates a P-pillar region of a conductive type formed in four stages in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention, and a p-type conductive pillar is vertically formed.
전술한 바와 같이 도전형의 P 도전형 필러(pillar) 영역을 1단 성장시키는 단계 이후에는 Epi공정(epitaxial Process)단계를 수행하게 되며, 이와 같이 P 도전형 필러(pillar) 생성단계 → Epi 공정단계를 4번(1단 이후에 3번 더 반복됨) 반복하여 수직 영역의 P 도전형 필러(pillar) 영역(75, 76)이 형성된다.As described above, the epitaxial process step is performed after the step of growing the P conductive type pillar region of the conductive type by one step. Thus, the P conductive pillar forming step → Epi processing step Is repeated four times (the third step is repeated three more times) to form P-
본 발명의 일 실시예에 의하면 P 도전형 필러(pillar) 생성단계 → Epi 공정단계를 4번 반복하여 수직 영역의 P 도전형 필러(pillar) 영역(75, 76)을 형성하였으나, 이는 일 실시예에 불과한 것이고 반도체소자의 용도 및 규격에 따라 4번 이상 또는 그 이하로 반복 수행하여 수직 영역의 P 도전형 필러(pillar) 영역을 형성할 수 있다.
According to an embodiment of the present invention, p-
도 7은 본 발명의 또 다른 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 PR마스크를 형성하여 P 도전형 필러(pillar) 영역을 형성하는 단계를 도시한 것이다.FIG. 7 illustrates a step of forming a P-conductive pillar region by forming a PR mask in a semiconductor manufacturing process of a super junction structure according to another embodiment of the present invention.
본 발명의 일 실시예에 따른 도 7을 참조하면 P 도전형 필러(pillar) 영역을 형성하기 위한 전체 개구부 영역의 폭은 2[㎛]이며, 상기 개구부의 영역 중 4개의 마스크 격벽에 의하여 5개의 개구부로 분할된다.Referring to FIG. 7 according to an embodiment of the present invention, the width of the entire opening region for forming the P conductive pillar region is 2 [mu m], and five And is divided into openings.
분할되는 개구부에서 가장자리로 분할된 개구의 폭(X1)은 0.5[㎛], 그 다음 중간으로 분할된 개구의 폭(X2)은 0.2[㎛], 중심부 개구부의 폭(X3)은 0.1[㎛]로 형성된다.The width X1 of the opening divided by the edge in the divided openings is 0.5 占 퐉 and the width X2 of the openings divided by the middle is 0.2 占 퐉 and the width X3 of the center openings is 0.1 占 퐉, .
상기 4개의 마스크 격벽의 두께는 각각 동일하게 0.1[㎛]로 형성하였다.The thicknesses of the four mask partition walls were each 0.1 [mu m].
즉, 상기 개구부는 0.1[㎛] 두께를 가진 4개의 마스크 격벽에 의하여 0.5:0.2:0.1:0.2:0.5로 분할된 개구부를 갖는 마스크 패턴(pattern)으로 형성된다.That is, the opening is formed with a mask pattern having openings divided by four mask partition walls having a thickness of 0.1 [mu] m to 0.5: 0.2: 0.1: 0.2: 0.5.
이와 같은 본 발명의 일 실시예에 따른 마스크 패턴(pattern) 구조에 의하여 P 도전형 필러(pillar)을 생성하고 N-Epi층과의 농도를 측정한 결과(801)가 도 7의 하부도면에 도시된다.A P conductive type pillar is formed by the mask pattern structure according to an embodiment of the present invention and a
도 7의 하부 면은 마스크 격벽이 없이 불순물을 주입한 P 도전형 필러(pillar)와 에피층의 농도(802)와 본 발명의 일 실시예에 따른 마스크 격벽 패턴(pattern) 구조에 의하여 불순물을 주입한 P 도전형 필러(pillar)와 에피층(11)의 농도(801)분포를 도시한 것이다.The lower surface of FIG. 7 implants the impurity by the P conductive type pillar injected with the impurity without the mask barrier, the concentration of the
도 7을 참조하면, X축은 좌측 에피층으로부터 P 도전형 필러(pillar)영역을 거쳐 우측 에피층의 위치를 나타내며 Y축은 농도(단위면적당 이온 개수)를 나타낸다.Referring to FIG. 7, the X axis represents the position of the right epilayer from the left epilayer to the P conductive pillar region, and the Y axis represents the concentration (number of ions per unit area).
본 발명의 일 실시예에 따른 이온의 농도분포(801)는 종래에 마스크 격벽이 없이 불순물을 주입한 P 도전형 필러(pillar)영역에 비하여 P 도전형 필러(pillar)영역의 중심부와 N-Epi층 및 주변부가 모두 균일하게 분포되어 있음을 알 수 있다.The
도 8은 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 게이트 산화막 형성 단계를 도시한 것이다. FIG. 8 illustrates a step of forming a gate oxide film in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention.
본 발명의 일 실시예에 따르면 상기 게이트 산화막(GOX, 81)은 Diffusion 공정을 이용하여 형성하거나, CVD 방법으로 산화막 Deposition을 하여 형성할 수 있다. 산화막은 Si02 또는 SiON, HfO 등이 사용된다.According to an embodiment of the present invention, the gate oxide film (GOX) 81 may be formed using a diffusion process, or may be formed by an oxide film deposition process using a CVD process. As the oxide film, Si02, SiON, HfO, or the like is used.
도 9, 10은 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 게이트를 형성하기 위한 도전막을 형성하는 단계를 도시한 것이다.FIGS. 9 and 10 show steps of forming a conductive film for forming gates in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention.
본 발명의 일 실시예에서는 상기 게이트 산화막을 형성하는 단계 이후에 게이트를 형성하기 위하여 폴리실리콘(91)을 덮는 게이트 패턴(pattern) 형성 단계를 수행한다.In one embodiment of the present invention, a step of forming a gate pattern covering the
그 다음 도 10을 참조하면, Photo, Etch 공정으로 Gate단자(92, 93, 94)를 남기고 나머지 공간은 식각된다..Referring to FIG. 10, the remaining spaces are etched leaving the
도 11은 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 p-영역을 형성하는 단계를 도시한 것이다.11 illustrates a step of forming a p-region in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention.
도 11을 참조하면, 게이트 패턴(pattern) 형성 단계에서 형성된 Gate 패턴(pattern)을 마스크(mask)로 사용하여 P형 불순물을 주입하여 P- 영역(101, 102)을 형성하는 단계를 수행하게 된다. 이렇게 형성된 P- 영역(101, 102)은 Power MOSFET에서는 P-body 영역으로, IGBT 에서는 P-base 영역으로 사용될 수 있다.11, a step of forming P-
도 12는 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 P+영역을 형성하는 단계를 도시한 것이다.FIG. 12 illustrates a step of forming a P + region in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention.
도 12를 참조하면, 상기 P- 영역(101, 102)을 형성하는 단계 이후에, 포토레지스트를 도포하고 P+주입영역을 Photo로 마스킹(Masking)(121, 122, 123) 한 후, 상부측으로부터 P+ 불순물은 주입하는 단계를 수행하게 된다.12, after the step of forming the P-
본 발명의 일 실시예에 따르면, P+ 불순물은 주입하는 단계를 수행하면, P- 영역보다 좁은 폭으로 P+ 영역(111, 112)이 P- 영역의 중앙측 상부에 형성된다.According to one embodiment of the present invention, when the step of implanting P + impurity is performed, P +
P+영역(111, 112)은 P- 영역(101, 102)과 Contact가 연결된 Ohmic Contact 영역을 형성하게 된다.
The P +
도 13, 14는 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 소스(source)영역을 형성하는 단계를 도시한 것이다.13 and 14 illustrate a step of forming a source region in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention.
도 13을 참조하면, 포토레지스트를 도포하고 P+주입영역 외측 경계면에 N+ Source 영역을 형성하기 위한 공간을 Photo로 마스킹(Masking)(131, 132, 133, 134, 135)한 후, 상부측으로부터 N+ 불순물은 주입하는 단계를 수행한다.Referring to FIG. 13, after masking (131, 132, 133, 134, 135) a space for applying a photoresist and forming an N + source region on the outer boundary surface of the P + Impurities are injected.
도 14를 참조하면, 상기 소스(source) 영역을 형성하는 단계를 수행하여 N+ Source 영역(151, 152, 153, 154)과 P+ Ohmic Contact가 형성된 것을 나타낸다.
Referring to FIG. 14, the N +
도 15, 16은 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정 중 상부 절연층을 형성하는 단계를 도시한 것이다.15 and 16 illustrate a step of forming an upper insulating layer in a semiconductor manufacturing process of a super junction structure according to an embodiment of the present invention.
도 15를 참조하면, Metal 전극과 연결하기 전, 절연층 형성하기 위하여 전체를 절연층(170)으로 덮는다. 본 발명의 일 실시예에 따르면, 상기 절연층(170)은 PSG 또는 BPSG 또는 FSG 등의 SiO2 절연물을 CVD 방법으로 Deposition하여 형성한다.Referring to FIG. 15, the insulating
도 16을 참조하면, 상기 절연층 도포 단계 이후에는 Contact 연결된 부분을 식각하는 Contact Etch 단계를 수행한다.Referring to FIG. 16, after the step of applying the insulating layer, a contact etch step of etching a portion connected to the contact is performed.
본 발명의 일 실시예에 따르면, 상기 식각 공정은 Dry Etch공정으로 진행하며, N+ Source 영역과 P+ Ohmic Contact 영역이 같이 Metal 전극에 연결될 수 있도록 식각을 수행하게 된다.
According to an embodiment of the present invention, the etch process proceeds to a dry etch process, and the N + source region and the P + Ohmic Contact region are etched to be connected to the metal electrode.
도 17은 전극을 형성하는 단계를 도시한 것이다.17 shows a step of forming an electrode.
도 17을 참조하면, Contact Etch 단계 이후에 전극을 형성하는 단계를 수행한다.Referring to FIG. 17, a step of forming electrodes is performed after the Contact Etch step.
도 17은 전극을 형성하기 위하여 Metal(190)을 덮은 상태를 나타낸다. 전극은 Al 과 같은 도전물을 Sputtering 또는 그 외의 상용의 Metal Deposition 방법을 사용하여 채워넣게 된다.17 shows a state in which the
본 발명의 일 실시예에 따르면, MOSFET의 Source는 모두 하나로 연결되도록 하며, Gate 전극은 외부에서 같이 연결되게 처리된다.
According to an embodiment of the present invention, the sources of the MOSFETs are all connected to one another, and the gate electrodes are externally connected.
이후 상부공정의 마무리 되면, 상부 측을 보호하기 위하여 보호필름 등을 부착하며, 바닥면의 N+ Drain의 전극 형성을 위해 도전물을 Deposition 하는 단계의 하부 공정을 수행하게 되면 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정이 완료된다.When the upper process is completed, a protective film or the like is attached to protect the upper side, and a lower process of depositing a conductive material to form an N + drain electrode on the bottom surface is performed. The semiconductor manufacturing process of the super junction structure is completed.
전술한 공정을 포함하여 제조되는 슈퍼정션 구조의 반도체 제조공정에 의하면, 에피층에서 생성되는 P 도전형 필러의 중심부의 농도와 주변부 및 에피층과 농도의 차이를 최소화할 수 있어서 균일한 농도를 얻을 수 있으며, 안정적이며 높은 브레이크다운 전압(BREAKDOWN VOLTAGE, BV)을 얻을 수 있는 효과를 가지게 된다.
According to the semiconductor manufacturing process of the super junction structure manufactured by the above-described process, the difference between the concentration of the center portion of the P-conductive filler produced in the epi layer and the concentration of the peripheral portion and the epi layer can be minimized, , And has a stable and high breakdown voltage (BREAKDOWN VOLTAGE, BV).
도 18은 본 발명의 일 실시예에 따른 마스크 격벽 패턴(pattern)을 포함한 슈퍼정션 구조의 반도체 제조공정에 의하여 제작된 MOSFET 반도체 소자에 대한 에피층의 농도 분포를 도시한 것이다.FIG. 18 shows the concentration distribution of an epi layer for a MOSFET semiconductor device manufactured by a semiconductor manufacturing process of a super junction structure including a mask barrier rib pattern according to an embodiment of the present invention.
도 18을 참조하면, 본 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정에 의하여 제작된 MOSFET 반도체 소자에 대한 농도 분포에서 슈퍼정션 구조에 의한 P 도전형 필러(pillar) 중심부의 농도가 약간 높은 형태이나 전반적으로 N-Ep1층과 균일하게 나타나고 있음을 알 수 있다.
Referring to FIG. 18, in the concentration distribution for the MOSFET semiconductor device fabricated by the semiconductor manufacturing process of the super junction structure according to the embodiment of the present invention, the concentration of the center portion of the P conductive pillar by the super junction structure is slightly It can be seen that N-Ep1 layer appears uniformly in high form or overall.
도 19는 본 발명의 일 실시예에 따른 마스크 격벽 패턴(pattern)이 없이 제조한 슈퍼정션 구조의 MOSFET소자에 대한 에피층의 농도 분포를 도시한 것이다.FIG. 19 shows the concentration distribution of an epi layer for a MOSFET device of a super junction structure manufactured without a mask barrier rib pattern according to an embodiment of the present invention.
도 19는 마스크 격벽 패턴(pattern)이 없이 P 도전형 필러(pillar)영역에 전체적으로 불순물을 주입하여 P 도전형 필러(pillar)영역을 생성하고 나머지 공정은 발명의 일 실시예에 따른 슈퍼정션 구조의 반도체 제조공정에 의하여 제작된 MOSFET 반도체 소자에 대한 농도 분포를 나타낸다.FIG. 19 is a cross-sectional view of a P-type conductive pillar region according to an embodiment of the present invention. Referring to FIG. 19, a p-type conductive pillar region is formed by implanting impurities as a whole into the p- This figure shows the concentration profile for MOSFET semiconductor devices fabricated by semiconductor manufacturing process.
도 19를 참조하면 마스크 격벽 패턴(pattern)이 없이 제작된 슈퍼정션 MOSFET 반도체 소자에 대한 농도 분포는 중심부의 농도가 에피층에 농도에 비하여 현저하게 높게 나타나는 것을 알 수 있다.Referring to FIG. 19, it can be seen that the concentration distribution for the super junction MOSFET semiconductor device fabricated without a mask barrier pattern is significantly higher in the center portion than in the epitaxial layer.
또한, 마스크 격벽 패턴(pattern)을 포함한 제조공정에 의하여 제작된 MOSFET 반도체 소자에 대한 에피층의 중심부 농도 차이(△Na1)는 마스크 격벽 패턴(pattern)이 없이 제작된 MOSFET 반도체 소자의 농도 차이((△Na2)에 비하여 현저하게 작게 형성되는 것을 알 수 있으며, 이와 같은 마스크 격벽 패턴(pattern)을 포함하여 제작된 슈퍼정션 반도체 소자는 마스크 격벽 패턴(pattern) 없이 제작된 슈퍼정션 반도체 소자에 비하여 전하 비균형(charge imbalance)이 개선되었음을 알 수 있다.In addition, the difference (ΔNa1) of the central portion of the epi layer to the MOSFET semiconductor device fabricated by the manufacturing process including the mask barrier pattern is influenced by the concentration difference of the MOSFET semiconductor device fabricated without the mask barrier pattern The super junction semiconductor device fabricated with the mask barrier rib pattern has a higher charge ratio than the super junction semiconductor device fabricated without the mask barrier rib pattern, It can be seen that the charge imbalance is improved.
따라서, 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자 공정에 의하면, 에피층에서 생성되는 P 도전형 필러의 중심부의 농도와 주변부 및 에피층과 농도의 차이를 최소화할 수 있어서 전하 비균형(charge imbalance)을 줄일 수 있는 효과가 있으며, 반도체 소자의 크기를 줄일 수 있는 효과가 있다.
Therefore, according to the super junction semiconductor device process according to an embodiment of the present invention, it is possible to minimize the difference between the concentration of the central portion of the P-conductive filler generated in the epi layer and the concentration of the peripheral portion and the epi layer, imbalance) can be reduced, and the size of the semiconductor device can be reduced.
10: 기판
11: 에피층
21, 22, 27, 51, 56, 61, 121~123 : 마스크
23 ~ 26, 52~55, 57~60: 마스크 격벽
31, 32, 41, 42, 71, 72, 75, 76: 도전형 필러
81: 산화막
92, 93, 94: 게이트 단자
101. 102: P- 영역
111, 112: P+영역
151 ~154: N+ Source 영역
170: 절연층
190: 메탈 전극10: substrate
11: Epi layer
21, 22, 27, 51, 56, 61, 121 to 123: mask
23 to 26, 52 to 55, 57 to 60: mask barrier rib
31, 32, 41, 42, 71, 72, 75, 76: conductive filler
81: oxide film
92, 93, 94: gate terminal
101. 102: P-region
111, 112: P + region
151 to 154: N + source region
170: insulating layer
190: metal electrode
Claims (9)
(1) 기판 위에 N형 불순물이 로우 도핑(Low doping)되는 에피층(epitaxial layer)을 형성하는 단계;
(2) 상기 에피층 상부에 포토 레지스트(Photoresist)를 도포하는 단계;
(3) 상기 포토 레지스트(Photoresist)를 식각하여 P 도전형 필러(pillar)의 형성을 위한 P형 불순물이 주입될 주입 공간을 형성하고, 상기 주입 공간에 마스크 격벽에 의하여 상기 주입 공간을 복수의 개구부로 분할시키는 마스크 격벽 패턴을 형성하는 단계;
(5) 상기 (4) 단계 이후에 에피 공정을 수행하는 단계; 및
(6) 상기 (5) 단계 이후에 상기 (4), (5) 단계를 다수회 반복하여 수직 방향으로 상기 P 도전형 필러(pillar) 영역을 형성하는 단계; 를 포함하며,
상기 마스크 격벽 패턴은 상기 주입 공간을 상기 주입 공간의 주변부에서 중심부로 갈수록 상기 개구부의 면적이 점차적으로 좁게 형성되는 형태로 분할시키는 것을 특징으로 하는 슈퍼정션 반도체 제조방법
In a super junction semiconductor manufacturing method,
(1) forming an epitaxial layer on the substrate, the N-type impurity being low doped;
(2) applying a photoresist on top of the epilayer;
(3) etching the photoresist to form an implantation space for implanting a P-type impurity for forming a p-type conductivity pillar, and implanting the implantation space into a plurality of openings Forming a mask barrier rib pattern for dividing the mask barrier rib pattern into a plurality of stripe patterns;
(5) performing the epitaxial process after the step (4); And
(6) repeating the steps (4) and (5) a plurality of times after the step (5) to form the P conductive pillar region in the vertical direction; / RTI >
Wherein the mask barrier rib pattern is divided into a shape in which the area of the opening is gradually narrowed from the periphery of the injection space to the center of the injection space,
(1) 기판 위에 N형 불순물이 로우 도핑(Low doping)되는 에피층(epitaxial layer)을 형성하는 단계;
(2) 상기 에피층 상부에 포토 레지스트(Photoresist)를 도포하는 단계; 및
(3) 상기 포토 레지스트(Photoresist)를 식각하여 P 도전형 필러(pillar)의 형성을 위한 P형 불순물이 주입될 주입 공간을 형성하고, 상기 주입 공간에 마스크 격벽에 의하여 상기 주입 공간을 복수의 개구부로 분할시키는 마스크 격벽 패턴을 형성하는 단계;
(4) 상기 마스크 격벽 패턴 상부에서 P형 불순물을 주입하여 상기 에피층에 P 도전형 필러(pillar) 영역을 일단으로 생성하는 단계;
(5) 상기 (4) 단계 이후에 에피 공정을 수행하는 단계; 및
(6) 상기 (5) 단계 이후에 상기 (4), (5) 단계를 3번 더 반복하여 수직 방향으로 P 도전형 필러(pillar) 영역을 형성하는 단계; 를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 제조방법
In a super junction semiconductor manufacturing method,
(1) forming an epitaxial layer on the substrate, the N-type impurity being low doped;
(2) applying a photoresist on top of the epilayer; And
(3) etching the photoresist to form an implantation space for implanting a P-type impurity for forming a p-type conductivity pillar, and implanting the implantation space into a plurality of openings Forming a mask barrier rib pattern for dividing the mask barrier rib pattern into a plurality of stripe patterns;
(4) implanting a P-type impurity into the upper part of the mask barrier rib pattern to generate a P-type pillar region in the epitaxial layer;
(5) performing the epitaxial process after the step (4); And
(6) repeating the steps (4) and (5) three more times after the step (5) to form a p-type pillar region in the vertical direction; A super junction semiconductor manufacturing method
상기 수직 방향으로 형성된 P 도전형 필러(pillar) 영역은 하부 중심부가 오목한 형상으로 생성되는 것을 특징으로 하는 슈퍼정션 반도체 제조방법
The method according to claim 4 or 5, wherein
Wherein the P conductive pillar region formed in the vertical direction is formed in a concave shape in a lower center portion
상기 마스크 격벽 패턴은 0.1[㎛] 두께를 가진 4개의 마스크 격벽에 의하여 0.5:0.2:0.1:0.2:0.5로 분할되는 개구부를 갖는 패턴으로 형성되는 것을 특징으로 하는 슈퍼정션 반도체 제조방법
The method according to claim 4 or 5,
Wherein the mask barrier rib pattern is formed in a pattern having openings divided by four mask ribs having a thickness of 0.1 [mu] m in a ratio of 0.5: 0.2: 0.1: 0.2: 0.5.
상기 에피층 내에 수직 방향으로 형성된 P 도전형 필러(pillar) 영역;
을 포함하며,
상기 P 도전형 필러(pillar) 영역은, 마스크 격벽 패턴의 상부에 P형 불순물을 주입하여 일단으로 생성시키는 p형 불순물 주입공정 및 상기 p형 불순물 주입공정후에 수행되는 에피 공정을 다수회 반복 수행하여 수직 방향으로 형성되되, 하부 중심부가 오목한 형상으로 생성되는 것을 특징으로 하며,
상기 마스크 격벽 패턴은, 상기 P형 불순물이 주입될 주입 공간에 마스크 격벽에 의하여 상기 주입 공간을 복수의 개구부로 분할하도록 형성된 것으로서, 상기 마스크 격벽 패턴은 상기 주입 공간이 상기 주입 공간의 주변부에서 중심부로 갈수록 상기 개구부의 면적이 점차적으로 좁게 형성되는 형태로 분할하도록 형성된 것을 특징으로 하는 슈퍼정션 반도체
An epitaxial layer in which an n-type impurity is low doped on a substrate; And
A p-conductive pillar region formed in the epi layer in a vertical direction;
/ RTI >
The p-type pillar region may include a p-type impurity implanting step for implanting a p-type impurity into the upper portion of the mask barrier rib pattern and forming the p-type impurity at one end, and an epitaxial process performed after the p- And the lower center portion is formed in a concave shape,
Wherein the mask barrier rib pattern is formed to divide the implantation space into a plurality of openings by a mask partition wall in an implantation space into which the P-type impurity is implanted, And the opening is divided into a gradually narrower area of the opening.
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