KR20180102672A - 집적 오실레이터 회로 - Google Patents

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Abstract

본 명세서에서 설명되는 다양한 실시예는 집적회로에 관한 것이다. 집적회로는, 제1 소스 전압(Vdd)과는 독립적인 기간을 갖는 클록 신호(CLK)를 제공하도록 배치된 비교기 스테이지(212), 저항(R1), 커패시터(C1), 및 액티브 스위치(M1, M2)를 포함할 수 있다. 독립은, 고정 비율로서 제1 소스 전압(Vdd)으로부터 얻어지는 제2 소스 전압(Vref)을 사용함으로써 달성될 수 있다.

Description

집적 오실레이터 회로
본 기술은 집적회로에 관한 것이다. 이하의 설명에서, 본 명세서에 기재되는 다양한 기술의 이해와 관련된 정보가 제공된다. 이것은, 결코 선행 기술임을 의미하는 것이 아닌 관련 기술의 논의이다. 일반적으로, 관련 기술은 종래 기술이라 생각되거나 생각되지 않을 수 있다. 따라서, 이 점을 고려해서, 어떠한 기재도 선행 기술로서의 인정 없이 판독되어야 함을 이해해야 할 것이다.
완화 오실레이터는 당해 기술분야에 알려져 있다. 도 1a는, 고이득 히스테리시스 비교기로서 기능하도록 슈미트 인버터(110A)를 사용하는 종래의 완화 오실레이터 방식(100A)을 나타내고, 기지(旣知)와 같이, 슈미트 인버터(100A)의 VIL, VIH(Voltage Input Low 및 Voltage Input High)는 통상 트립 포인트를 세트하는데 사용된다. 그러나, VIL/VIH는 PVT(프로세스, 전압, 및 온도)에 의해 크게 변화될 수 있고, 따라서 종래의 오실레이터는 덜 안정적이다.
도 1b는, 고정 레퍼런스 전압(Vref) 및 정밀 비교기(110B)를 사용하는 다른 종래의 완화 오실레이터 방식(100B)을 나타낸다. 일부 경우에, 저전력 비교기를 사용하면, 오실레이터 안정성에 영향을 끼칠 수 있는 상당한 지연이 발생할 수 있다. 따라서, 방식(100B)은, 그 정밀 비교기(110B) 및 PVT 독립 레퍼런스 발생기(112)를 사용해서 비교적 고전력 설계를 채용할 수 있다. 이 경우, 피드백 트랜지스터(T)를 통한 어떤 형태의 피드백(FB)을 사용해서, 고정 레퍼런스 전압(Vref)을 수정하거나 정밀 비교기(110B)를 조정하여 주파수 안정성을 개선할 수 있다. 그러나, 고정 레퍼런스 전압(Vref)은 이상적이지 않고, 통상, 공급 전압(Vdd)이 변할 경우 안정성에 대해 설계만큼 잘 수행되지 않는다. 따라서, 방식(100B)은, 피드백(FB)을 더 사용해서, 보다 양호한 안정성을 달성하도록 레퍼런스 전압(Vref)의 변동을 보상할 수 있다.
다른 방식(도시생략)으로, 설계 수정 방식으로 전압 의존성을 회피하는데 사용될 수 있는 차동 저항-커패시터(RC) 네트워크 기반의 완화 오실레이터를 들 수 있다. 일부 경우에, 변동을 상쇄하기 위해 공급 전압(Vdd)을 차동적으로 샘플링한다. 통상, 트립 포인트를 설정하기 위한 레퍼런스로서, 비교기의 가상 그라운드를 사용함으로써 레퍼런스 발생기가 회피된다. 그러나, 실제로는, 비교기의 가상 그라운드는, 내부 오프셋으로 인해 이상적인 제로로부터 멀어질 수 있고, 따라서, 오프셋의 임의의 영향을 평균화해서 안정성을 개선하기 위해 초핑을 사용할 수 있다. 그러나, 이 방식에서, 차동 샘플링을 사용하면, 고전력 비교기 및 링 오실레이터는 소비 전력을 증가시키게 되며, 이것은 피해야 한다.
첨부 도면을 참조해서, 다양한 기술의 실시예를 본 명세서에서 설명한다. 그러나, 첨부 도면은 본 명세서에 기재되어 있는 다양한 실시예만을 나타내고, 본 명세서에 기재된 다양한 기술의 실시형태를 한정하고자 하는 것이 아님을 이해해야 한다.
본 명세서에 기재된 다양한 실시예는 집적 오실레이터 회로에 관한 것이다. 예를 들면, 일부 실시예에서, 집적 오실레이터 회로는, 저전력 동작을 위한 정밀 비교기의 듀티 사이클링 및/또는 고정 공급 비율 전압 레퍼런스 등의 레퍼런스 전압(Vref)을 사용하는 공급 전압(Vdd) 독립 집적 저항-커패시터(RC) 오실레이터를 의미할 수 있다. 일부 시나리오에서, 저전압 동기 디지털 시스템은, 크리스털 레퍼런스 없이 동작하는 초저전력 클록 소스를 사용하도록 구성될 수 있다. 이것은, RC 오실레이터 등의 일부 형태의 온-칩 오실레이터가 사용될 수 있음을 의미하고, 따라서, 본 명세서에서 설명되는 다양한 실시예는 RC 오실레이터 토폴로지 및 회로를 의미한다.
도 1a~1b는 당해 기술 분야에 알려져 있는 종래의 완화 오실레이터 회로를 나타내는 도면.
도 2~도 7은 본 명세서에 기재된 다양한 실시예에 따른 집적 오실레이터 회로를 나타내는 도면.
도 8은 본 명세서에 기재된 다양한 실시예에 따른 오실레이터를 제공하기 위한 방법의 프로세스 플로우 도면.
도 9a~도 9c는 본 명세서에 기재된 다양한 실시예에 따른 집적 오실레이터 회로의 다양한 다른 도면.
여기에서 제공되는 집적 오실레이터 회로의 다양한 실시예에 대해, 이하 도 2~도 8을 참조해서 보다 상세히 설명한다.
도 2는, 본 명세서에 기재된 다양한 실시예에 따른 집적 오실레이터 회로(200)의 개략도를 나타낸다. 집적 오실레이터 회로(200)는 오실레이터 또는 오실레이터 회로라 할 수 있다.
오실레이터 회로(200)는, 소스 전압(Vdd)(즉, Vsource, 공급 전압, 입력 전압 등)을 공급하도록 구성된 제1 버스(202)를 포함할 수 있다. 제1 버스(202)는, 입력 전압 소스로부터 오실레이터 회로(200)에 전력(즉, 소스 전압(Vdd))을 공급하기 위한 제1 전압 레일이라 할 수 있다. 다양한 실시예에서, 입력 전압 소스는, 예를 들면 NiMH 배터리 소스 또는 다양한 다른 타입의 배터리 소스 등의 배터리 소스(즉, Vbat 또는 Vbattery)를 포함할 수 있다. 또한, 오실레이터 회로(200)는, 그라운드 전압(Vss)(즉, Vground, 그라운드 전압, 그라운드(GND) 등)을 제공하도록 구성된 제2 버스(204)를 포함할 수 있다. 이와 같이, 제2 버스(204)는, 오실레이터 회로(200)에 그라운드 전압(Vss) 또는 GND를 제공하기 위한 제2 전압 레일이라 할 수 있다. 일부 경우에, 공급 전압(Vdd)은 제1 전원 전압을 의미하고, 그라운드 전압(Vss)은 제1 전원 전압과는 다른 전위를 갖는 제2 전원 전압을 의미할 수 있다.
오실레이터 회로(200)는, 제1 스테이지(210) 및 제2 스테이지(220)를 포함하는 다수의 스테이지를 포함할 수 있다. 도 2에 나타나는 바와 같이, 제1 스테이지(210) 및 제2 스테이지(220)는, 제1 버스(202)와 제2 버스(204) 사이에서 병렬로 연결될 수 있다. 그러나, 대안의 실시예를 사용해서 마찬가지인 결과를 달성할 수 있다.
제1 스테이지(210)는, 소스 전압(Vdd)에 연결하기 위한 제1 버스(202)와 그라운드 전압(Vss)에 연결하기 위한 제2 버스(204) 사이에 개재되는 비교기 스테이지를 포함할 수 있다. 비교기 스테이지(210)는, 소스 전압(Vdd) 및 노드(Vc)를 통한 고정 비율의 소스 전압에 의거하여 클록 신호(CLK)를 제공하도록 구성될 수 있다. 또한, 도 2에 나타나는 바와 같이, 비교기 스테이지(210)는, 제1 입력 신호로서 소스 전압(Vdd)을 수취하고, 제2 입력 신호로서 노드(Vc)에서의 고정 비율의 소스 전압을 수취하고, 소스 전압(Vdd) 및 노드(Vc)에서의 고정 비율의 소스 전압에 의거하여 출력 신호로서 클록 신호(CLK)를 제공하도록 배치된 전압 비교기(212) 및 분압기(214)를 포함할 수 있다. 다양한 실시예에서, 전압 비교기(212)는 비교기 또는 클록 비교기라 할 수 있다. 또한, 이하 도 6을 참조해서 설명하는 바와 같이, 분압기(214)는 스위치드 커패시터 네트워크, 회로, 또는 스테이지라 할 수 있다.
일부 실시예에서, 전압 비교기(212)는, 양의 전원 입력(Vs+)을 통해 소스 전압(Vdd)을 수취하고, 음의 전원 입력(Vs-)을 통해 그라운드 전압(Vss)을 수취하도록 구성된 연산 증폭기(오피 엠프)로 실현될 수 있다. 전압 비교기(212)는 또한, 비반전 입력(V+)을 통해 분압기(214)로부터 전압 레퍼런스 신호(Vref)를 수취하고, 반전 입력(V-)을 통해 제2 스테이지(220)로부터 노드(Vc)에서의 고정 비율의 전압 소스를 수취하도록 구성될 수 있다. 또한, 전압 비교기(212)는, 출력(Vout)을 통해 클록 신호(CLK)를 출력하도록 구성될 수 있다. 일부 다른 실시예에서, 전압 비교기(212)는 정밀 비교기로서 구현되거나, 그것을 의미할 수 있다.
일부 실시예에서, 동작 중, 전압 비교기(212)는, 커패시터(C1)의 전압 레벨이 노드(Vc)에서의 고정 비율의 소스 전압과 거의 동등하거나 또는 적어도 그보다 클 때를 검출하고, 클록 신호(CLK)의 전압 레벨을 사용해서, 커패시터(C1)를 소스 전압(Vdd)까지의 충전을 가능하게 할 수 있도록, 트랜지스터(M1, M2)를 전환하도록 구성될 수 있다. 또한, 일부 다른 실시예에서, 동작 중, 전압 비교기(212)는, 커패시터(C1)의 전압 레벨이 소스 전압(Vdd)에 가깝거나 또는 동등할 때를 검출하고, 클록 신호(CLK)의 전압 레벨을 사용해서, 노드(Vc)에서의 고정 비율의 소스 전압까지 커패시터(C1)의 방전을 가능하게 할 수 있도록, 트랜지스터(M1, M2)를 전환하도록 구성될 수 있다.
분압기(214)는 소스 전압(Vdd)을 입력 신호로서 수취하고, 소스 전압(Vdd)을 미리 결정된 양으로 분압한 후, 분압된 소스 전압에 의거하여 소스 전압(Vdd)의 일부(또는 그 부분)를 레퍼런스 전압(Vref)으로서 전압 비교기(212)에 제공하도록 구성될 수 있다. 또한, 일부 다른 경우에, 클록 신호(CLK)는, 전압 비교기(212)로부터 분압기(214)로의 피드백 신호(FB)로서 구현될 수 있다. 따라서, 이 피드백 신호(FB)를 사용해서, 분압기(214)는 레퍼런스 전압(Vref)을 나눠진 소스 전압에 가깝거나 또는 동등하게, 예를 들면 소스 전압(Vdd)의 약 3분의 1(1/3)과 같이 조정, 조절, 또는 유지할 수 있다.
제2 스테이지(220)는, 소스 전압(Vdd)에의 연결을 위한 제1 버스(202)와 그라운드 전압(Vss)에의 연결을 위한 제2 버스(204) 사이에 개재된 저항-커패시터(RC) 스테이지를 포함할 수 있다. RC 스테이지(220)는 완화 회로 또는 스테이지라 할 수 있다. RC 스테이지(220)는, 비교기 스테이지(210)에 의해 공급되는 클록 신호(CLK)의 전압 레벨에 의거하여, 저항(R1)을 통해 커패시터(C1)의 충전과 방전 사이를 전환함으로써, 노드(Vc)에서의 고정 비율의 소스 전압을 제공하도록 배치된 저항(R1), 커패시터(C1), 및 다수의 트랜지스터(M1, M2)를 포함할 수 있다. 일부 실시예에서, 저항(R1) 및 커패시터(C1)는 병렬로 배치될 수 있다. 또한, 다수의 트랜지스터(M1, M2)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함할 수 있고, 도 2에 나타나는 바와 같이, 제1 트랜지스터(M1)와 제2 트랜지스터(M2) 사이에 저항(R1) 및 커패시터(C1)가 배치될 수 있다.
일부 경우에, 클록 신호(CLK)의 전압 레벨이 노드(Vc)에서의 고정 비율의 소스 전압에 가깝거나 그와 동등할 경우에, 트랜지스터(M1, M2)는, 커패시터(C1)를 소스 전압(Vdd)까지 충전하게 전환되도록 구성될 수 있다. 일부 다른 경우에, 클록 신호(CLK)의 전압 레벨이 소스 전압(Vdd)에 가깝거나 또는 그와 동등할 경우, 트랜지스터(M1, M2)는, 노드(Vc)에서의 고정 비율의 소스 전압까지 커패시터(C1)를 방전하게 전환되도록 구성될 수 있다.
또한, 일부 실시예에서, RC 스테이지(220)는, 커패시터(C1)의 방전 동안 저항-커패시터 완화 페이즈를 제공하도록 구성될 수 있다. 예를 들면, 저항-커패시터 완화 페이즈 동안, RC 스테이지(220)는, 클록 신호(CLK)를 소스 전압(Vdd)과는 독립된 출력 신호로서 제공하여, 비교기 스테이지(210)를 돕도록, 커패시터(C1)의 방전을 조정하도록 구성될 수 있다.
다양한 실시예에서, 제1 버스(202)는 소스 전압(Vdd)을 제공하도록 구성될 수 있고, 레퍼런스 전압(Vref)은, 소스 전압(Vdd)의 약 3분의 1(1/3)의 범위 내에 있을 수 있다. 본 명세서에서 설명하는 바와 같이, 각각의 스테이지는, 제1 및 제2 전원 전압 중 하나 이상으로 동작하기 위해 구성될 수 있는 하나 이상의 회로 컴포넌트를 사용할 수 있다.
일부 실시예에서, 제1 및 제2 트랜지스터(M1, M2)는 상보형 트랜지스터를 포함할 수 있다. 예를 들면, 제1 및 제2 트랜지스터(M1, M2)는 MOS(metal-oxide-semiconductor) 트랜지스터를 포함할 수 있고, 제1 트랜지스터(M1)는 p형 MOS(PMOS) 트랜지스터를 포함할 수 있고, 제2 트랜지스터(M2)는 n형 MOS(PMOS) 트랜지스터를 포함할 수 있다. 다른 실시예에서, 제1 및 제2 트랜지스터(M1, M2)의 배치를 반대로 할 수 있고, 저항(R1), 커패시터(C1), 및 제1 및 제2 트랜지스터(M1, M2)는 RC 스테이지(220)를 참조하여 본 명세서에서 설명하는 바와 마찬가지인 기능을 행하도록 배치될 수 있다.
본 명세서에 기재된 다양한 실시예에 따르면, 도 2는, 고정 비율의 Vdd인 레퍼런스를 사용함으로써 Vdd 독립을 달성하도록 구성된 Vdd 독립 RC 오실레이터를 가리킨다. 또한, 고정 비율의 Vdd는 RC 스테이지(220)로부터 얻어지고 PVT와는 독립적이다.
일부 실시예에서, 도 2의 오실레이터 회로(200)는 이하와 같이 동작할 수 있다. CLK=0으로 하면, Vc는 Vdd까지 급속히 충전된다. 비교기(210)가 Vc>Vref를 검출하고, CLK는 하이로 당겨진다. 일부 경우에, Vc가 Vdd(M1이 이에 따른 크기로 되어 있음)까지 충전되는데 CLK(0->1) 지연이 충분할 수 있다. CLK가 하이이면, RC 완화 페이즈가 개시될 수 있다. Vc가 방전해서 Vc=VDD/3에 도달되면, CLK는 비교기(210)에 의해 로우로 당겨진다. 이 프로세스가 반복된다. 또한, 분압기 또는 스위치드 커패시터 스테이지(214)는 자체-클록킹될 수 있다.
도 3은, 본 명세서에 기재된 다양한 실시예에 따른 집적 오실레이터 회로(300)의 개략도를 나타낸다. 도 3에 나타나는 바와 같이, 집적 오실레이터 회로(300)는 다수의 스테이지로 구현될 수 있고 오실레이터 또는 오실레이터 회로라 할 수 있다.
일 실시예에서, 도 3의 오실레이터 회로(300)는, 예를 들면 비교기 스테이지(210)에 설치되는 저전력, 저정밀 코스(coarse) 비교기(X1), 슈미트 트리거(X2), 및 제3 트랜지스터(M3)를 포함하는 하나 이상의 추가적인 디바이스 또는 컴포넌트를 도입하여, 도 2의 오실레이터 회로(200)를 포함할 수 있다. 제3 트랜지스터(M3)는, 도 3에 나타나는 바와 같이, 제1 버스(202)와 전압 비교기(212)(X0)의 양의 전원 입력(Vs+) 사이에 배치되어, 기동 시에 양의 전원 입력(Vs+)에 전압 소스(Vdd)를 제공할 수 있다. 제3 트랜지스터(M3)는 PMOS 트랜지스터를 포함할 수 있다. 코스 비교기(X1)는, 전압 비교기(212)(X0)의 비반전 입력(V+)과 제3 트랜지스터(M3)의 게이트 사이에 배치될 수 있다. 슈미트 트리거(X2)는 전압 비교기(212)(X0)의 출력(Vout)에 연결될 수 있다. 또한, 코스 비교기(X1)의 출력은, 슈미트 트리거(X2)에 연결될 수 있다.
일부 경우에, 도 3의 오실레이터 회로(300)는, 저전력 동작을 위한 듀티 사이클 비교기로서 정밀 전압 비교기(212)(X0)를 실현하도록 구성될 수 있다. 예를 들면, Vc가 Vref 근방이거나 가까울 경우에만 비교가 필요할 수 있음을 관찰하면, 개선된 정밀 및 저전력 동작을 제공하기 위해, 전압 비교기(212)(X0)에 듀티 사이클링이 적용될 수 있다. 대조적으로, 코스 저전력 비교기를 사용해서, 정확한 비교를 위해 저스트 인 타임으로 전압 비교기(212)(X0)를 기동시킬 수 있다.
일부 실시예에서, 도 3의 오실레이터 회로(300)는 이하와 같이 동작할 수 있다. 코스 비교기(X1)는, 코스 비교를 행하는데 사용될 수 있다. 제1 코스 비교기(X1)의 Vc>VIL일 때, 전압 비교기(212)(X0)는, 예를 들면 제3 트랜지스터(M3)에 의해 파워 게이팅될 수 있다. 전압 비교기(212)(X0)는, VIL=>Vc=>Vref인 경우에만 온될 수 있다. 일부 경우에, PVT에 의한 VIL 변동은 듀티 사이클 비에 영향을 미칠 수 있고, 따라서, 전력만이 영향받고, 오실레이터 회로(300)의 안정성에는 영향을 끼치지 않는다. 또한, 코스 비교기(X1)의 VIL은, PVT에 있어 Vref보다 크도록 설계될 수 있다. 또한, 출력(Vout)이 3상태(tri-state)로 되기 때문에, 전압 비교기(212)(X0)가 파워 게이팅되될 동안, 출력 클램프가 제공될 수 있다. 이 경우, 슈미트 트리거(X2)는 전압 비교기(212)(X0)의 출력(Vout)과 직렬로 배치되어, 출력 클램프를 제공할 수 있다.
도 3에 나타나는 바와 같이, Vcdig는 코스 비교기(X1)로부터 제3 트랜지스터(M3)의 게이트에 제공되는 파워 게이팅 신호를 나타내고, cmp는 전압 비교기(212)(X0)의 출력(Vout)을 나타낸다. 일부 경우에, Vcdig가 하이인 기간에는 cmp가 유효하지 않을 수 있다. 또한, CLK는 이 페이즈 중에 Vdd로 클램프되지만, Vc=VDD/3일 때 천이가 가능하다. 이 경우, 타이밍은 Vdd와는 독립된다. 그러나, 실제로는, cmp 상승과 Vcdig 사이에 경합이 존재하고, 전압 비교기(X0)를 오프로 하기 전에 cmp가 올바른 상태로 클램프될 수 있다.
도 4는, 본 명세서에서 설명되는 다양한 실시예에 따른 집적 오실레이터 회로(400)의 개략도를 나타낸다. 도 4에 나타나는 바와 같이, 집적 오실레이터 회로(400)는 다수의 스테이지로 구현될 수 있고 오실레이터 또는 오실레이터 회로라 할 수 있다.
일 실시예에서, 도 4의 오실레이터 회로(400)는, 예를 들면 비교기 스테이지(210)에 설치되는 제4 트랜지스터(M4) 및 복수의 로직 디바이스(440, 442, 444, 446, 448, 450)를 포함하는 하나 이상의 추가 디바이스 또는 컴포넌트를 도입하여 도 3의 오실레이터 회로(300)를 포함할 수 있다. 도 4에 나타나는 바와 같이, 제4 트랜지스터(M4)는 제1 버스(202)와 전압 비교기(212)(X0)의 출력(Vout)(Qcmp) 사이에 배치되어, 기동 시에 전압 소스(Vdd)를 출력(Vout)(Qcmp)에 제공할 수 있다. 제4 트랜지스터(M4)는 PMOS 트랜지스터를 포함할 수 있다. 일부 경우에, 제2 커패시터(C2)는, 전압 비교기(212)(X0)의 반전 입력(Vs-)과 제2 버스(204)(Vss) 사이에 연결될 수 있다. 일부 경우에, 코스 비교기(X1)를 슈미트 트리거로서 구현할 수 있다. 이와 같이, 일부 실시예에서, 도 4의 오실레이터 회로(400)는 제1 슈미트 트리거(X1) 및 제2 슈미트 트리거(X2)를 포함할 수 있다.
또한, 오실레이터 회로(400)는, NAND 게이트(442, 444)를 갖는 RS 래치(416)를 포함할 수 있다. 제1 슈미트 트리거(X1)의 출력은 제4 트랜지스터(M4)의 게이트, 인버터(450)의 입력, 및 제1 NAND 게이트(442)의 입력에 연결될 수 있다. 인버터(450)는, 제1 슈미트 트리거(X1)의 출력과 제3 트랜지스터(M3)의 게이트 사이에 연결 배치될 수 있다. 제2 슈미트 트리거(X2)의 출력은 인버터(440)의 입력에 연결되고, 인버터(440)의 출력은 제2 NAND 게이트(444)의 입력에 연결될 수 있다. 제1 NAND 게이트(442)(Q)의 출력은 제2 NAND 게이트(444)의 다른 입력에 연결될 수 있고, 마찬가지로, 제2 NAND 게이트(444)의 출력은 제1 NAND 게이트(442)의 다른 입력에 연결될 수 있다. 제1 NAND 게이트(442)(Q)의 출력은, 인버터(446)의 입력에 연결되고, 인버터(446)의 출력은 인버터(448)의 입력에 연결되고, 인버터(448)의 출력은 RC 스테이지(220)의 제1 및 제2 트랜지스터(M1, M2)의 게이트에 연결될 수 있다. 도시되는 바와 같이, 제2 NAND 게이트(444)의 출력은 클록 신호(CLK) 및 피드백 신호(FB)를 분압기(214)에 제공하도록 구성될 수 있다.
일부 실시예에서, 분압기(214)는 (예를 들면, 도 6에 나타나는 바와 같이) MOS 커패시터를 사용하고, 제2 커패시터(C2)는 안정성에 영향을 끼칠 수 있는 스위치드 커패시터(SC) 리플을 피하도록 선택될 수 있다. RS 래치(416)는, 경합을 피하기 위해, CLK 세트 및 리셋이 각각 Vc 및 cmp(Vout)에 의해 지시되는 것을 보장하기 위해 채용될 수 있다. RS 래치(416)에 이어지는 인버터(446, 448)는, Vc가 제1 슈미트 트리거(X1)의 VIH에 도달하면 제1 슈미트 트리거(X1)가 RS 래치(416)의 리셋을 개시하지만, Vc가 Vdd에 도달하도록 충분한 지연을 제공하도록 기능할 수 있다. 이하의 도 5는, 종래의 슈미트 트리거의 저전력 변형예일 수 있는 제1 슈미트 트리거(X1)의 내부 회로의 일 실시예를 나타낸다. 도 5의 제1 슈미트 트리거(X1)의 설계는 제1 슈미트 트리거(X1)를 통한 단락 전류를 제한하고, 인버터(446, 448)는 mp1 또는 mn1를 통한 누설 전류로 인해 전환될 수 있다.
도 5는, 본 명세서에 기재된 다양한 실시예에 따라 도 4의 오실레이터 회로(400)의 제1 슈미트 트리거(X1)를 구현하는 회로(500)의 개략도를 나타낸다.
도 5에 나타나는 바와 같이, 회로(500)는, 도 4의 제1 슈미트 트리거(X1)를 구현하도록 배치된 다수의 PMOS 및 NMOS 트랜지스터(mp1, mp2, mp3)를 포함할 수 있다. 예를 들면, 제1 PMOS 트랜지스터(mp1)는, Vdd와 제2 및 제3 PMOS 트랜지스터(mp2, mp3) 사이에 연결될 수 있고, 제1 NMOS 트랜지스터(mn1)는 제2 및 제3 NMOS 트랜지스터(mn2, mn3)와 Vss 사이에 연결될 수 있다. 제1 슈미트 트리거(X1)의 입력(Vin)은, 제2 PMOS 트랜지스터(mp2)의 게이트 및 제2 NMOS 트랜지스터(mn2)의 게이트에 연결될 수 있다. 제1 슈미트 트리거(X1)의 출력(Vf)은 제1 PMOS 트랜지스터(mp1)의 게이트 및 제1 NMOS 트랜지스터(mn1)의 게이트에 연결될 수 있고, 또한 출력(Vf)은 제3 PMOS 트랜지스터(mp3)와 제3 NMOS 트랜지스터(mn3) 사이에 연결될 수 있다. 또한, 제3 PMOS 트랜지스터(mp3) 및 제3 NMOS 트랜지스터(mn3)의 게이트는, 제2 PMOS 트랜지스터(mp2)와 제2 NMOS 트랜지스터(mn2) 사이에 연결될 수 있다.
도 6은, 본 명세서에 기재된 다양한 실시예에 따라 도 4의 오실레이터 회로(400) 내의 분압기(214)를 구현하기 위한 회로(600)의 개략도를 나타낸다.
도 6에 나타나는 바와 같이, 회로(600)는 스위치드 커패시터 스테이지를 의미할 수 있고, 도 2, 도 3, 및/또는 도 4의 오실레이터 회로(400) 내의 분압기(214)를 구현하도록 배치된 다수의 스위치(Øp, Øn) 및 다수의 커패시터(C11, C12)를 포함할 수 있다. 스위치드 커패시터 스테이지(214)는, 예를 들면, 일부 실시예에서, 3분할(BY3) 분압기와 같은 분압기라 할 수 있다. 일부 경우에, 스위치(Øp, Øn)는, PMOS 및 NMOS 트랜지스터로 구현될 수 있다. 제1 n형 스위치(Øn1)는 Vdd와 제1 p형 스위치(Øp1) 사이에 연결될 수 있다. 제1 p형 스위치(Øp1)는 제1 n형 스위치(Øn1)와 제2 p형 스위치(Øp2) 사이에 연결될 수 있다. 제1 커패시터(C11)의 단자는 제1 n형 스위치(Øn1)와 제1 p형 스위치(Øp1) 사이의 노드에 연결되고, 제1 커패시터(C11)의 다른 단자는 제3 p형 스위치(Øp3)에 연결될 수 있다. 제2 n형 스위치(Øn2)는, 제1 및 제2 p형 스위치(Øp1, Øp2) 사이의 노드에 연결되고, 또한 제3 p형 스위치(Øp3)에 연결될 수 있다. 제2 n형 스위치(Øn2)는 제1 커패시터(C11)와 병렬로 연결된다. 제3 p형 스위치(Øp3)는, 제1 커패시터(C11)와 Vss 사이에 연결된다. 제2 커패시터(C12)의 단자는 제1 및 제2 p형 스위치(Øp1, Øp2) 사이의 노드에 연결될 수 있고, 제2 커패시터(C12)의 다른 단자는 제4 p형 스위치(Øp4)에 연결될 수 있다. 제3 n형 스위치(Øn3)는, 제2 p형 스위치(Øp2)와, 제2 커패시터(C12)와 제4 p형 스위치(Øp4) 사이의 노드와의 사이에 연결될 수 있다. 제4 p형 스위치(Øp4)는 제2 커패시터(C12)와 Vss 사이에 연결될 수 있다.
도 7은, 본 명세서에서 설명되는 다양한 실시예에 따른 집적 오실레이터 회로(700)의 개략도를 나타낸다. 도 7에 나타나는 바와 같이, 집적 오실레이터 회로(700)는 다수의 스테이지로 구현될 수 있고 오실레이터 또는 오실레이터 회로라 할 수 있다. 일부 경우에, 초핑에 대한 일반적인 문제는, 클록 주입에 의해 도입된 에러라 할 수 있다. 이 설계는, 초핑 스위치의 기동 시에 비교기(212)를 오프로 할 수 있으므로, 클록 주입 노이즈에 대해 로버스트성이 있다.
일 실시예에서, 도 7의 오실레이터 회로(700)는, 예를 들면 슈미트 트리거로서 구현될 수 있는 다른 클록 디바이더(458) 및 로직 디바이스(440, 446, 448)를 포함하는 하나 이상의 추가 디바이스 또는 컴포넌트를 도입하여 도 4의 오실레이터 회로(400)를 포함할 수 있다. 클록 디바이더(458)는, 2로 나눈 클록 신호(즉, CLK/2)를 제공하도록 구성된 클록 신호 디바이더로서 사용될 수 있는 플립플롭일 수 있다. 도 7에 나타나는 바와 같이, 클록 디바이더(458)는, 제2 NAND 게이트(444)의 출력과 비교기 또는 클록 비교기(212)(X0)의 출력(Vout)(Qcmp) 사이에 배치될 수 있다. 또한, 클록 디바이더(458)는, 제2 NAND 게이트(444)의 출력과 클록 비교기(212)(X0)의 입력(Vs+, Vs-) 사이에 배치될 수 있다. 일부 경우에, 도 7에 나타나는 바와 같이, 제4 트랜지스터(M4)는 제거될 수 있다.
일부 실시예에서, 오실레이터 회로(700)는, 비교기 오프셋을 상쇄하기 위해 초핑을 갖고 구성될 수 있다. 도 7에서, 안정성을 개선하기 위해 주기 지터를 듀티 사이클 지터로 변환하도록, 오실레이터 회로(700)에 초핑을 채용할 수 있다. SC 레퍼런스용 클록 CLK가 없으면, 기동 지연이 발생할 수 있고, 이것은 특정한 적용에서 바람직하지 않을 수 있다. 이것은, 발진이 시작되고 난 후 디스에이블될 수 있는 코스 기동 오실레이터를 가짐에 의해 극복될 수 있다. 또한, 셀프 클록킹은, 전원에 대한 주파수 안정성을 트레이드-오프하도록, 메인 클록의 분할 버전으로부터 얻어진 클록을 사용해서 달성될 수 있다. 일부 경우에, 여기에 기재되어 있는 방식에의 확장으로, Vref>Vdd/2를 실현할 수 있다.
도 8은, 본 명세서에 기재된 다양한 실시예에 따른 오실레이터를 제공하기 위한 방법의 프로세스 플로우도를 나타낸다.
방법(800)은 동작의 특정한 실행 순서를 나타내고 있지만, 일부 예에서, 동작의 특정 부분들은 다른 순서로 및 다른 시스템 상에서 실행될 수 있음을 이해해야 한다. 일부 다른 예에서, 하나 이상의 추가 동작 및/또는 스텝을 방법(800)에 추가할 수 있다. 마찬가지로, 일부 동작 및/또는 스텝을 생략할 수 있다. 일 실시예에서, 이하의 스텝 810~850을 도 2를 참조해서 설명한다. 그러나, 다양한 다른 실시예에서, 이하의 스텝 810~850을 도 3~도 7 중 어느 하나에 적용할 수 있다.
블록 810에서, 방법(800)은 소스 전압을 제공할 수 있다. 전원 전압은, 예를 들면 Vdd 또는 Vsource 등의 입력 전압을 의미할 수 있다. 블록 820에서, 방법(800)은, 저항을 통한 커패시터의 충전과 방전의 전환에 의거하여, 고정 비율(또는 부분)의 소스 전압을 제공할 수 있다. 블록 830에서, 방법(800)은, 소스 전압 및 고정 비율의 소스 전압에 의거하여 클록 신호를 생성 또는 제공할 수 있다. 또한, 블록 840에서, 방법(800)은, 클록 신호의 전압 레벨이 고정 비율의 소스 전압에 가깝거나 그와 동등할 경우, 클록 신호를 사용해서, 커패시터를 소스 전압까지 충전하도록 상보형 트랜지스터를 제1 상태로부터 제2 상태로 전환할 수 있다. 블록 850에서, 방법(800)은, 클록 신호의 전압 레벨이 입력 전압에 가깝거나 동등할 경우, 클록 신호를 사용해서, 커패시터를 고정 비율의 소스 전압까지 방전하도록 상보형 트랜지스터를 제2 상태로부터 제1 상태로 전환할 수 있다.
일부 실시예에서, 방법(800)은, 소스 전압을 미리 결정된 값으로 나누고, 나눠진 소스 전압에 의거하여 레퍼런스 전압을 제공하고, 소스 전압, 레퍼런스 전압, 및 고정 비율의 소스 전압에 의거하여 클록 신호를 생성하는 것을 포함할 수 있다. 미리 결정된 값은 3일 수 있다. 방법(800)은 저항과 커패시터를 병렬로 배치하는 것을 포함할 수 있고, 방법(800)은 저항 및 커패시터를 상보형 트랜지스터 사이에 배치하는 것을 포함할 수 있다. 또한, 방법(800)은, 커패시터의 방전 중에 저항-커패시터 완화 페이즈를 제공하도록, 저항, 커패시터, 및 상보형 트랜지스터를 배치하는 것을 포함할 수 있다. 일부 경우에, 저항-커패시터 완화 페이즈 동안, 커패시터의 방전은, 클록 신호를 입력 전압과는 독립된 출력으로서 제공하는 것을 돕도록 조정된다.
도 9a 내지 도 9c는, 본 명세서에 기재된 다양한 실시예에 따른 집적 오실레이터 회로의 다양한 다른 도면을 나타낸다. 특히, 도 9a는 제어 블록 또는 회로(902)를 갖는 집적 오실레이터 회로(900A)를 나타내고, 도 9b는 지연 블록 또는 회로(912)를 갖는 집적 오실레이터 회로(900B)를 나타내고, 도 9c는 컨디셔닝(conditioning) 블록 또는 회로(922)를 갖는 집적 오실레이터 회로(900C)를 나타낸다. 도시되어 있는 바와 같이, 집적 오실레이터 회로(900A, 900B, 900C)는 도 3의 집적 오실레이터 회로(300)의 변형 실시예일 수 있고, 여기에서 마찬가지인 컴포넌트는 마찬가지인 기능을 갖는다.
도 9a에 나타나는 바와 같이, 제어 블록(902)은, 예를 들면 코스 비교기(X1)로부터 제공되는 클록 신호(CLK) 및 파워 게이팅 신호(Vcdig) 등의 하나 이상의 입력 신호를 수신하도록 구성될 수 있다. 또한, 도 9a에 나타나는 바와 같이, 제어 블록(902)은, 전압 비교기(212)(XO), 분압기(214), 및/또는 저항-커패시터(RC) 블록(904)에 제어 신호를 제공하도록 구성될 수 있다. RC 블록(904)은 저항(R1) 및 커패시터(C1)를 포함할 수 있다.
X1로부터의 코스 비교기 출력은, 클록 신호(CLK)와 비교해서, VDD 및 온도와 덜 독립될 수 있다. 예를 들면, X1로부터의 출력은, 고전압 및 저전압에서 각각 오프시간 Thv 및 Tlv를 갖는 코스 비교기 출력인 고전압 Vcdig(VCDIG_HV) 및 저전압 Vcdig(VCDIG_LV)를 포함할 수 있다. 그러나, 클록 신호(CLK)는 VDD 독립 주기를 가질 수 있다. 이 상대적인 변동은 파워 게이팅 신호(Vcdig)가 펄스폭 변조 신호로서 사용되는 것을 가능하게 하고, 여기에서 펄스폭은 전압과 온도의 조합 효과를 나타낼 수 있다. 따라서, 일부 경우에, 제어 블록(902)은, 이 정보를 사용해서, 오실레이터 회로(900A)의 전력을 저감하거나 안정성을 개선하도록 구성될 수 있다.
따라서, 다양한 실시예에서, 도 9a의 집적 오실레이터 회로(900A)는, 제어 블록(902)을 사용해서, 전압 비교기(212)(X0), 분압기(214), 및/또는 파워 게이팅 신호(Vcdig)를 사용하는 제2 스테이지(220)(예를 들면, RC 블록(904)을 통함) 중의 하나 이상의 거동을 제어하는 방식을 의미할 수 있다. 이들 예에서, 파워 게이팅 신호(Vcdig)는, 캐리어로서의 오실레이터 주파수, 및 변조 소스로서의 공급 전압 및/또는 온도를 갖는 펄스폭 변조 신호로서 나타날 수 있다. 따라서, 파워 게이팅 신호(Vcdig)는 전원 및/또는 온도를 나타낼 수 있고, 성능을 향상시키도록 전력 게이팅 신호(Vcdig)를 사용해서 회로 거동을 변경할 수 있다.
도 9b에 나타나는 바와 같이, 지연 블록(912)은, 코스 비교기(X1)를 대체하도록 구현될 수 있다. 이 예에서, 도시된 바와 같이, 지연 블록(912)은, 전압 비교기(212)(X0)의 비반전 입력(V+)과 제3 트랜지스터(M3)의 게이트 사이에 배치될 수 있다. 집적 오실레이터 회로(900B)는, 코스 비교기(X1) 대신에 지연 블록(912)으로부터의 코스 지연 라인을 사용하도록 구성될 수 있다. 일부 실시예에서, 코스 지연 라인은, 코스 전압 비교기(예를 들면, 누설 제어 지연)보다 낮은 전력에 있을 수 있다. 지연 블록(912)을 사용함에 의해, 관심이 있는 전압 및 온도 범위에 걸친 지연을 조정하여, 예를 들면 타이밍 지연(Tdelay)의 주기가 클록 신호(CLK)의 주기보다 작을 수 있다. 이 경우, 지연은, 클록 신호(CLK)의 상승 에지에 의해 개시될 수 있다. 일부 실시예에서, 저전압에서, 타이밍 지연(Tdelay)은 보다 길어지고, 고전압에서, 타이밍 지연(Tdelay)은 보다 짧아질 수 있다. 그러나, 일부 다른 실시예에서, 코스 비교기(X1)가 정밀 비교기(212)(X0)를 적절한 시간에 파워 업할 수 있는 한, 클록 신호(CLK)의 주기는 영향을 받지 않을 수 있다.
따라서, 다양한 실시예에서, 도 9b의 집적 오실레이터 회로(900B)는, 도 3에서의 코스 비교기(X1)가, 예를 들면 지연 블록(912) 등의 리셋 가능한 지연 소자로 대체되는 방식을 의미할 수 있다. 이 경우, 지연 블록(912)은, 발진 주기보다 짧은 지연 시간을 제공할 수 있고, 지연 시간은 클록 신호(CLK)의 상승 에지에 의해 리셋될 수 있다.
도 9c에 나타나는 바와 같이, 컨디셔닝 블록(922)은, 슈미트 트리거(X2)의 출력과 분압기(214) 사이에 배치될 수 있다. 따라서, 컨디셔닝 블록(922)은, 예를 들면 슈미트 트리거(X2)로부터의 출력으로서 클록 신호(CLK)을 수신하도록 구성될 수 있다. 이 경우, 도시되어 있는 바와 같이, 컨디셔닝 블록(922)은 피드백 경로 상에 배치되어, 집적 오실레이터 회로(900C)가 (PVT) 코너에 걸쳐 기능하게 유지함을 보장한다. 다양한 실시예에서, 컨디셔닝 블록(922)은, 제한이 아닌 예시로서, 비중첩 클록 발생기, 레벨 시프터, 클록 게이팅 회로, 필터, 디바이더, 및/또는 마찬가지인 회로 중의 어느 것으로서 구성될 수 있다.
따라서, 다양한 실시예에서, 도 9c의 집적 오실레이터 회로(900C)는, 분압기(214)에 제공되는 클록 신호(CLK) 라인 상에서 컨디셔닝 블록(922)을 사용하는 것을 의미할 수 있다. 다양한 실시예에서, 컨디셔닝 블록(922)은 클록 신호(CLK)의 특성을 변경하도록 구성될 수 있다. 예를 들면, 하나 이상의 비중첩 클록 발생기는, 슈미트 트리거(X2)로부터의 출력으로서 제공되는 피드백 신호(즉, 클록 신호(CLK))를 분할하도록 구성될 수 있다.
본 명세서에서 집적회로의 다양한 실시예를 설명한다. 일부 실시예에서, 집적회로는, 제1 소스 전압과는 독립된 주기를 갖는 클록 신호를 제공하도록 배치된 비교기 스테이지, 저항, 커패시터, 및 액티브 스위치를 포함할 수 있다. 고정 비율로서 제1 소스 전압으로부터 얻어진 제2 소스 전압을 사용함으로써 독립이 달성될 수 있다.
본 명세서에서는, 오실레이터의 다양한 실시예가 기재되어 있다. 일부 실시예에서, 오실레이터는, 소스 전압을 미리 결정된 값으로 나누고 나눈 입력 전압에 의거하여 레퍼런스 전압을 제공하도록 구성된 분압기를 포함할 수 있다. 오실레이터는, 저항을 통한 커패시터의 충전과 방전 사이의 전환을 행함으로써 고정 비율의 입력 전압을 제공하도록 배치된 저항, 커패시터, 제1 트랜지스터, 및 제2 트랜지스터를 갖는 커패시터 완화 회로를 포함할 수 있다. 오실레이터는, 레퍼런스 전압을 제1 입력으로서 수취하고, 고정 비율의 입력 전압을 제2 입력으로서 수취하고, 제1 및 제2 입력에 의거하여 출력으로서 클록 신호를 제공하도록 구성된 전압 비교기를 포함할 수 있다.
여기에서, 소스 전압을 제공하고, 저항을 통한 커패시터의 충전과 방전 사이의 전환에 의거하여 고정 비율의 소스 전압을 제공하고, 소스 전압 및 고정 비율의 소스 전압에 의거하여 클록 신호를 생성하는 방법의 다양한 실시예를 설명한다. 이 방법은, 클록 신호의 전압 레벨이 고정 비율의 소스 전압에 가깝거나 그와 동등했을 때, 클록 신호를 사용해서, 커패시터를 소스 전압까지 충전하도록 상보형 트랜지스터를 제1 상태로부터 제2 상태로 전환하는 것을 포함할 수 있다. 이 방법은, 클록 신호의 전압 레벨이 입력 전압에 가깝거나 그와 동등했을 때, 클록 신호를 사용해서, 커패시터를 고정 비율의 소스 전압까지 방전하도록 상보형 트랜지스터를 제2 상태로부터 제1 상태로 전환하는 것을 포함할 수 있다.
본 명세서에서 제공되는 논의는 어느 특정 실시예에 관한 것이다. 본 명세서에서 제공되는 논의는, 당업자가 특허청구범위의 내용에 의해 본 명세서에 정의되는 임의의 내용을 만들어 사용하는 것을 가능하게 할 목적으로 제공되는 것임을 이해할 것이다.
특허청구범위의 내용은 본 명세서에서 제공되는 실시예 및 도시에 한정되지 않고, 특허청구범위에 따른 실시예의 부분 및 다른 실시예의 요소들의 조합을 포함하는 해당 실시예의 변형된 형태를 포함하는 것을 의도하고 있다. 임의의 엔지니어링 또는 설계 프로젝트에서와 같이, 임의의 그러한 실시예의 개발에서, 하나의 실시에서 다른 실시로 변할 수 있는 시스템 관련 및 비지니스 관련 제약의 준수 등, 개발자의 특정한 목표를 달성하기 위해 다수의 실시 특정의 결정이 이루어져야 한다. 또한, 그러한 개발 노력은 복잡하고 시간이 걸리지만, 본 개시의 혜택을 받는 당업자에게 설계, 제작, 및 제조의 루틴 작업일 것임이 이해될 것이다.
첨부된 도면 및 도시에 예가 나타나 있는 다양한 실시예를 구체적으로 참조했다. 이하의 상세한 설명에서, 본 명세서에서 제공되는 개시의 완전한 이해를 제공하기 위해 다수의 구체적 상세가 나타나 있다. 그러나, 본 명세서에서 제공되는 개시는, 이들 특정한 상세 없이 실시될 수도 있다. 일부 다른 예에서, 주지의 방법, 절차, 컴포넌트, 회로 및 네트워크는, 실시예의 상세를 불필요하게 불명료하게 하지 않도록 상세히는 설명되어 있지는 않다.
또한, 제1, 제2 등의 용어는, 본 명세서에서는 다양한 요소를 설명하기 위해 사용되지만, 이들 요소는 이들 용어에 의해 한정되어야 하는 것이 아님이 이해되어야 할 것이다. 이들 용어는, 단지 어느 요소를 다른 요소와 구별하기 위해서 사용된다. 예를 들면, 제1 요소는 제2 요소라 지칭할 수 있고, 마찬가지로, 제2 요소는 제1 요소라 지칭할 수 있다. 제1 요소 및 제2 요소는 각각 모두 요소이지만, 동일한 요소로 간주되는 것은 아니다.
본 명세서에서 제공되는 개시의 설명에서 사용되는 용어는, 특정한 실시예를 설명하기 위한 것이고, 본 명세서에서 제공되는 개시를 한정하기 위한 것은 아니다. 본 명세서 및 첨부의 특허청구범위에서 제공되는 개시의 설명에서 사용되고 있는 단수형("a", "an" 및 "the")은 문맥상 분명히 달리 명기하지 않는 한, 복수형도 포함하는 것이 의도된다. 본 명세서에서 사용되는 "및/또는"이라는 용어는, 하나 이상의 연관 열거 항목들의 어느 것 및 모든 가능한 조합을 의미하고 포함한다. 본 명세서에서 사용 시, 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 기재된 특징, 정수, 스텝, 동작, 요소, 및/또는 컴포넌트의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 스텝, 동작, 요소, 컴포넌트 및/또는 그 그룹의 존재 또는 추가를 배제하는 것은 아니다.
본 명세서에서 사용되는 용어 "경우"는, 문맥에 따라, "때" 또는 "시" 또는 "결정에 응답해서" 또는 "검출에 응답해서"를 의미하는 것으로 해석될 수 있다. 마찬가지로, "결정된 경우" 또는 "기술된 조건 또는 이벤트가 검출된 경우"라는 어구는, 문맥에 따라 "결정 시" 또는 "결정에 응답해서" 또는 "기술된 조건 또는 이벤트의 검출 시" 또는 "기술된 조건 또는 이벤트의 검출에 응답해서"를 의미하는 것으로 해석될 수 있다. 용어 "상" 및 "하", "상측" 및 "하측", "상 방향" 및 "하 방향", "아래" 및 "위", 및 주어진 점 또는 요소의 위 또는 아래의 상대 위치를 나타내는 다른 마찬가지인 용어는, 본 명세서에 기재된 다양한 기술의 일부 실시예와 관련해서 사용될 수 있다.
상술은 본 명세서에 기재된 다양한 기술의 실시예에 관한 것이지만, 본 명세서의 개시에 따라 다른 및 추가 실시예가 고안될 수 있으며, 이는 이하의 특허청구범위에 의해 판정될 수 있다.
구조적 특징 및/또는 방법론적 행위에 특정된 언어로 내용을 설명했지만, 첨부된 특허청구범위에서 정의된 내용은, 반드시 상술한 특정한 특징 또는 동작에 한정되는 것은 아님을 이해할 것이다. 오히려, 상기 기술한 특정한 특징 및 동작은 특허청구범위를 실시하는 예시적인 형태로서 개시된다.

Claims (22)

  1. 제1 소스 전압과는 독립된 주기(time period)를 갖는 클록 신호를 제공하도록 배치된 비교기 스테이지, 저항, 커패시터, 및 액티브 스위치를 포함하고,
    상기 제1 소스 전압으로부터 고정 비율로서 얻어지는 제2 소스 전압을 사용함으로써 독립이 달성되는
    집적회로.
  2. 제1항에 있어서,
    전력 소비를 저감하도록 상기 비교기 스테이지, 상기 저항, 상기 커패시터, 및 상기 액티브 스위치 중 하나 이상의 거동을 변경하도록 구성되는 제어 컴포넌트를 더 포함하는
    집적회로.
  3. 제2항에 있어서,
    상기 제어 컴포넌트는, 상기 주기 동안, 상기 비교기 스테이지를 듀티 사이클(duty-cycle)하도록 구성되는 파워 게이팅 컴포넌트를 포함하는
    집적회로.
  4. 제1항에 있어서,
    상기 비교기 스테이지에 지연 신호를 제공하도록 구성되는 리셋 가능한 지연 컴포넌트를 더 포함하고,
    상기 지연 신호는 상기 집적회로의 발진 주기보다 작은 지연 주기를 갖고, 상기 지연 신호는 상기 클록 신호의 상승 에지에 의해 리셋되는
    집적회로.
  5. 제1항에 있어서,
    상기 비교기 스테이지는, 상기 커패시터의 양단 간의 전압을 제1 입력 신호로서 수취하고, 제2 소스 전압을 제2 입력 신호로서 수취하고, 상기 커패시터의 양단 간의 전압 및 상기 제2 소스 전압에 의거하여 상기 클록 신호를 출력 신호로서 제공하도록 배치되는 전압 비교기를 포함하는
    집적회로.
  6. 제5항에 있어서,
    상기 전압 비교기는, 상기 커패시터의 전압 레벨이 상기 제2 소스 전압에 가깝거나 동등하거나 또는 적어도 클 때를 검출하고, 상기 클록 신호의 전압 레벨을 사용해서, 상기 제1 소스 전압까지 상기 커패시터의 충전을 가능하게 하도록, 상기 액티브 스위치를 전환하도록 구성되는
    집적회로.
  7. 제5항에 있어서,
    상기 전압 비교기는, 상기 커패시터의 전압 레벨이 상기 소스 전압에 가깝거나 동등할 때를 검출하고, 상기 클록 신호의 전압 레벨을 사용해서, 상기 제2 소스 전압까지 상기 커패시터의 방전을 가능하게 하도록, 상기 액티브 스위치를 전환하도록 구성되는
    집적회로.
  8. 제1항에 있어서,
    상기 비교기 스테이지는 전압 비교기 및 스위치드 커패시터 네트워크를 포함하고, 상기 제2 소스 전압은 상기 스위치드 커패시터 네트워크를 사용해서 레퍼런스 전압으로서 얻어지는
    집적회로.
  9. 제8항에 있어서,
    상기 스위치드 커패시터 네트워크은, 상기 제1 소스 전압을 입력 신호로서 수취하고, 상기 제1 소스 전압을 미리 결정된 값으로 나누고, 상기 소스 전압의 일부를 상기 레퍼런스 전압으로서 전압 비교기에 제공하도록 구성되는
    집적회로.
  10. 제8항에 있어서,
    상기 클록 신호를 수신하고, 상기 클록 신호의 거동을 변경하고, 상기 변경된 클록 신호에 의거하여 피드백 신호를 상기 스위치드 커패시터 네트워크에 제공하도록 구성되는 컨디셔닝 회로를 더 포함하는
    집적회로.
  11. 제1항에 있어서,
    상기 커패시터는, 완화 페이지(relaxation phase)가 되게 되는 상기 저항을 통한 충전 또는 방전을 행하도록 구성되고, 상기 저항 및 상기 커패시터는 병렬 또는 직렬로 배치되는
    집적회로.
  12. 제1항에 있어서,
    다수의 상기 액티브 스위치는 제1 및 제2 트랜지스터를 포함하고, 상기 저항 및 상기 커패시터는 상기 제1 및 제2 트랜지스터 사이에 배치되는
    집적회로.
  13. 소스 전압을 미리 결정된 값으로 나누고, 나눠진 입력 전압에 의거하여 레퍼런스 전압을 제공하는 분압기,
    저항을 통한 커패시터의 충전과 방전 사이의 전환을 행함으로써, 상기 입력 전압의 고정 비율을 제공하도록 배치된 저항, 커패시터, 제1 트랜지스터, 및 제2 트랜지스터를 갖는 커패시터 완화 회로, 및
    상기 레퍼런스 전압을 제1 입력으로서 수취하고, 상기 고정 비율의 입력 전압을 제2 입력으로서 수취하고, 상기 제1 및 제2 입력에 의거하여 클록 신호를 출력으로서 제공하도록 구성되는 전압 비교기를 포함하는
    오실레이터.
  14. 제13항에 있어서,
    상기 전압 비교기는, 상기 클록 신호의 전압 레벨이 상기 입력 전압의 고정 비율에 가깝거나 동등할 경우, 상기 클록 신호를 사용해서, 상기 커패시터를 상기 입력 전압까지 충전하도록 제1 동작 상태로부터 제2 동작 상태로 전환하고,
    상기 전압 비교기는, 상기 클록 신호의 전압 레벨이 상기 입력 전압에 가깝거나 동등할 경우, 상기 클록 신호를 사용해서, 상기 커패시터를 상기 고정 비율의 입력 전압까지 방전하도록 상기 제2 동작 상태로부터 상기 제1 동작 상태로 전환하는
    오실레이터.
  15. 제13항에 있어서,
    전력 소비를 저감하도록 상기 전압 비교기를 듀티 사이클하도록 구성되는 파워 게이팅 컴포넌트를 더 포함하는
    오실레이터.
  16. 제13항에 있어서,
    상기 저항 및 상기 커패시터는 직렬 또는 병렬로 배치되고, 상기 저항 및 상기 커패시터는 상기 제1 및 제2 트랜지스터 사이에 배치되고, 상기 제1 및 제2 트랜지스터는 상보형인
    오실레이터.
  17. 제13항에 있어서,
    상기 완화 회로는, 상기 커패시터의 저항-커패시터 완화 페이즈를 제공하도록 구성되는
    오실레이터.
  18. 소스 전압을 제공하는 스텝,
    저항을 통한 커패시터의 충전과 방전 사이의 전환에 의거하여 상기 소스 전압의 고정 비율을 제공하는 스텝,
    상기 소스 전압 및 상기 고정 비율의 소스 전압에 의거하여 클록 신호를 생성하는 스텝,
    상기 클록 신호의 전압 레벨이 상기 고정 비율의 소스 전압에 가깝거나 동등할 경우, 상기 클록 신호를 사용해서, 상기 커패시터를 상기 소스 전압까지 충전하도록 상보형 트랜지스터를 제1 상태로부터 제2 상태로 전환하는 스텝, 및
    상기 클록 신호의 전압 레벨이 입력 전압에 가깝거나 동등할 경우, 상기 클록 신호를 사용해서, 상기 커패시터를 상기 고정 비율의 소스 전압까지 방전하도록 상기 상보형 트랜지스터를 제2 상태로부터 제1 상태로 전환하는 스텝을 포함하는
    방법.
  19. 제18항에 있어서,
    전력 소비를 저감하도록 상기 전압 비교기를 듀티 사이클하는 스텝을 더 포함하는
    방법.
  20. 제18항에 있어서,
    상기 소스 전압을 미리 결정된 값으로 나누는 스텝,
    상기 나눠진 소스 전압에 의거하여 레퍼런스 전압을 제공하는 스텝, 및
    상기 소스 전압, 상기 레퍼런스 전압, 및 상기 고정 비율의 소스 전압에 의거하여 클록 신호를 생성하는 스텝을 더 포함하는
    방법.
  21. 제18항에 있어서,
    상기 저항 및 상기 커패시터를 병렬로 배치하는 스텝, 및
    상기 상보형 트랜지스터 사이에 상기 저항 및 상기 커패시터를 배치하는 스텝을 더 포함하는
    방법.
  22. 제18항에 있어서,
    상기 커패시터의 방전 동안 저항-커패시터 완화 페이즈를 제공하도록, 상기 저항, 상기 커패시터, 및 상기 상보형 트랜지스터를 배치하는 스텝을 더 포함하고,
    상기 저항-커패시터 완화 페이즈 동안, 상기 커패시터의 방전은, 상기 클록 신호를 상기 입력 전압과는 독립된 출력으로서 제공하는 것을 돕도록 조정되는
    방법.
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