KR20180101725A - An assembly having an upper wiring level shield line electrically coupled to a shield line at a lower wiring level - Google Patents

An assembly having an upper wiring level shield line electrically coupled to a shield line at a lower wiring level Download PDF

Info

Publication number
KR20180101725A
KR20180101725A KR1020187025272A KR20187025272A KR20180101725A KR 20180101725 A KR20180101725 A KR 20180101725A KR 1020187025272 A KR1020187025272 A KR 1020187025272A KR 20187025272 A KR20187025272 A KR 20187025272A KR 20180101725 A KR20180101725 A KR 20180101725A
Authority
KR
South Korea
Prior art keywords
wiring
shield
lines
line
segment
Prior art date
Application number
KR1020187025272A
Other languages
Korean (ko)
Other versions
KR102105785B1 (en
Inventor
마코토 사토
료타 스즈키
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/155,334 external-priority patent/US9754872B1/en
Priority claimed from US15/456,254 external-priority patent/US10304771B2/en
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20180101725A publication Critical patent/KR20180101725A/en
Application granted granted Critical
Publication of KR102105785B1 publication Critical patent/KR102105785B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

일부 실시예는 복수의 제1 실드 라인 및 제1 신호 라인을 갖는 제1 배선 레벨을 갖는 어셈블리를 포함한다. 제1 실드 라인 및 제1 신호 라인은 제1 방향을 따라 연장되는 제1 세그먼트, 제1 방향을 따라 연장되고 제1 세그먼트로부터 측방으로 오프셋된 제2 세그먼트를 갖는다. 어셈블리는 제1 배선 레벨 아래에, 복수의 제2 실드 라인 및 제2 신호 라인을 갖는 제2 배선 레벨을 포함한다. 제2 실드 라인 및 제2 신호 라인은 제1 방향을 따라 연장되는 제3 세그먼트와 제1 방향을 따라 연장되고 제3 세그먼트로부터 측방으로 오프셋된 제4 세그먼트를 갖는다. 제2 실드 라인의 제4 세그먼트는 제1 실드 라인의 제1 세그먼트 아래로 연장되고 수직 상호연결을 통해 제1 실드 라인의 제1 세그먼트에 전기적으로 결합된다.Some embodiments include an assembly having a first wiring level having a plurality of first shield lines and a first signal line. The first shield line and the first signal line have a first segment extending along the first direction, a second segment extending along the first direction and laterally offset from the first segment. The assembly includes a second wiring level below the first wiring level, the second wiring level having a plurality of second shield lines and a second signal line. The second shield line and the second signal line have a third segment extending along the first direction and a fourth segment extending along the first direction and laterally offset from the third segment. The fourth segment of the second shield line extends below the first segment of the first shield line and is electrically coupled to the first segment of the first shield line through the vertical interconnect.

Description

하측 배선 레벨의 실드 라인에 전기적으로 결합된 상측 배선 레벨의 실드 라인을 갖는 어셈블리An assembly having an upper wiring level shield line electrically coupled to a shield line at a lower wiring level

하측 배선 레벨의 실드 라인과 전기적으로 결합된 상측 배선 레벨의 실드 라인을 갖는 어셈블리.And an upper wire level shield line electrically coupled to the lower wire level shield line.

집적 회로는 다중 레벨의 스택 배선을 포함할 수 있다. 레벨은 실드 라인과 교번하여 배열된 신호 라인을 포함할 수 있다. 실드 라인은 인접한 신호 라인 사이의 크로스-토크를 완화하기 위해 이용될 수 있다. 3개의 스택된 배선 레벨을 포함하는 예시적 구성이 도 1에 도시되었다. 구체적으로, 구성은 제1 레벨 배선(M1), 제2 레벨 배선(M2), 제3 레벨 배선(M3)을 보여주고 있는데; M3가 M2 위에 있고 이는 M1 위에 있다. 3개의 배선 레벨이 도시되어 있지만, 도시된 레벨 아래 및/또는 도시된 레벨 위에 다른 배선 레벨이 있을 수 있음을 이해해야 한다. 또한, 도시된 배선 레벨이 M1-M3으로 라벨링되었지만, 다른 배선 레벨이 존재한다면, 도시된 레벨은 실제로는 도시된 배선 레벨 아래에 존재하는 배선 레벨의 수에 따라, M2-M4; M3-M6; 등일 수 있다.The integrated circuit may include multiple levels of stack wiring. The level may include signal lines arranged alternating with the shield line. The shield line may be used to mitigate cross-talk between adjacent signal lines. An exemplary configuration including three stacked wiring levels is shown in FIG. Specifically, the structure shows the first level wiring M1, the second level wiring M2, and the third level wiring M3; M3 is on M2 and it is on M1. Although three wiring levels are shown, it should be understood that there may be different wiring levels below and / or above the levels shown. In addition, although the illustrated wiring levels are labeled M1-M3, if there are other wiring levels, the levels shown are actually M2-M4, depending on the number of wiring levels present below the wiring level shown. M3-M6; And so on.

도시된 레벨 각각은 실드 라인과 교번하여 배열된 신호 라인을 포함한다. 한 레벨 내의 실드 라인이 상기 한 레벨 위 및 아래의 다른 레벨에서 실드 라인과 전기적으로 연결되는 것이 바람직할 수 있다. 예를 들어, 레벨(M2) 내의 실드 라인이 레벨(M1) 내의 실드 라인 및 레벨(M3) 내의 실드 라인과 전기적으로 연결되는 것은 이것이 수직으로 스택된 레벨들 사이의 커플링 노이즈를 완화시킬 수 있어 바람직할 수 있다.Each of the levels shown includes a signal line arranged alternately with the shield line. It may be desirable that the shield lines within one level be electrically connected to the shield lines at different levels above and below the level. For example, the fact that the shield line in level M2 is electrically connected to the shield line in level M1 and the shield line in level M3 can mitigate coupling noise between vertically stacked levels Lt; / RTI >

레벨(M1) 내 라인이 레벨(M2) 내 라인에 수직하여 이어져 있기 때문에 레벨(M1)의 라인과 레벨(M2)로부터의 실드 라인의 연결은 비교적 수월하다. 그러나, 레벨(M3)의 라인과 레벨(M2)로부터의 실드 라인의 연결은 레벨(M2) 내 배선이 레벨(M3) 내의 배선과 평행하게 뻗어 있고 레벨(M3)에 관하여 실드 라인이 레벨(M2)에서 스태거되어 있기 때문에 문제가 된다. 따라서, 레벨(M2)의 실드 라인과 레벨(M3)의 실드 라인 간에 수직 중첩은 없다.The connection of the shield line from the level M2 and the line of the level M1 is relatively straightforward since the lines in the level M1 are connected perpendicular to the lines in the level M2. However, the connection of the line of the level M3 and the shield line from the level M2 is such that the wiring in the level M2 extends parallel to the wiring in the level M3 and the shield line is connected to the level M2 ), Which is a problem. Therefore, there is no vertical overlap between the shield line of level M2 and the shield line of level M3.

도 1에서 레벨(M2, M3)로서 도시된 유형의 스택 레벨의 실드 라인들 사이의 커플링을 가능하게 하는 아키텍처를 개발하는 것이 바람직할 것이다. It would be desirable to develop an architecture that enables coupling between shield lines of a stack level of the type shown in FIG. 1 as levels M2 and M3.

도 1은 배선 레벨의 종래 기술 배열의 도식적 3차원 도이다.
도 2-도 2c는 배선 레벨의 예시적 실시예 배열을 도시한 것이다. 도 2는 평면도이다. 도 2a-도 2c는 각각 도 2의 라인 2A-2A, 2B-2B 및 2C-2C를 따른 단면도이다.
도 3은 도 2의 영역 "3"의 확대도이다.
도 4 및 도 4a는 배선 레벨의 예시적 실시예 배열을 도시한 것이다. 도 4는 평면도이다. 도 4a는 도 4의 라인 4A-4A를 따라 취한 단면도이다.
도 5는 배선 레벨의 예시적 실시예의 어셈블리의 분해도이다. 도 5의 도면에서 3개의 레벨이 스택되어 있다.
도 6-도 8은 도 5의 개별 레벨의 평면도이다.
도 9는 도 5의 3개의 레벨의 상호연결된 실드 라인을 수용하는 예시적 메시를 도시하는 평면도이다.
도 10은 배선 레벨의 또 다른 실시예 어셈블리의 분해도이다. 도 10의 도면에서 3개의 레벨이 스택되어있다.
도 11-도 13은 도 10의 개별 레벨의 평면도이다.
도 14는 도 10의 3개의 레벨의 상호연결된 실드 라인을 수용하는 예시적 메시를 도시하는 평면도이다.
도 15a는 기판에 걸쳐 배선층들의 어셈블리의 평면도이며, 도 15b는 교번하는 신호 라인과 실드 라인을 도시하기 위해 도 15a의 확장된 영역을 도시한 것이다. 도 5의 3개의 배선층은 도 15a의 평면도에서 스택되어 있고, 도 5에 도시된 부분은 도 15a의 "도 5"의 영역 내에 있다.
도 16a는 기판에 걸쳐 회로의 예시적 배열의 평면도이다. 도 16b는 교번하는 신호 라인과 실드 라인을 도시하고 리던던트(redundant)(또는 더미(dummy)) 구조를 도시하기 위해 도 16a의 확대된 영역을 도시한 것이다.
도 17은 2개의 스택된 배선층으로부터의 회로의 예시적 배열의 평면도이다.
도 18은 스택된 배선층 내의 교번하는 신호 라인 및 실드 라인을 도시하고 중복(또는 더미) 구조를 도시하기 위해 도 17의 확대된 영역을 도시한 것이다.
도 19는 예시적 회로 배열을 비교하는 평면도이다.
도 20은 한쌍의 예시적 회로 구성을 비교하는 평면도이다.
도 21은 도 20의 회로 배열들 중 하나에서 이용될 수 있는 예시적 배선층들의 어셈블리의 분해도이다. 도 21의 도면에 3개의 배선층이 스택되어 있다.
도 22-도 24는 도 21의 개별 배선층의 평면도이다.
도 25는 도 23 및 도 24에 도시된 라인 25-25를 따라, 도 23 및 도 24의 배선층(M2, M3)을 관통한 측단면도이다.
도 26은 도 23 및 도 24의 확장된 영역을 도시한 것이며, 도 23의 배선층 위에 스택된 도 24의 배선층을 도시한다. 도 26의 영역은 도 23 및 도 24에 점선 "도 26"으로 나타낸다.
도 27a-도 27c는 대안적 구성의 예를 도시하는 도 23의 M2 배선층의 영역의 확대된 평면도이다.
도 28은 도 20의 회로 배열들 중 하나에서 이용될 수 있는 예시적 배선층의 어셈블리의 분해도이다. 도 28의 도면에서 3개의 층이 스택되어 있다.
도 29-도 31은 도 28의 개별 층의 평면도이다.
도 32a-도 32c는 도 30 및 도 31의 라인 32A-32A, 32B-32B 및 32C-32C를 따라, 도 30 및 도 31의 배선층(M2, M3)을 관통한 측단면도이다.
도 33 및 도 34는 대안적 구성의 예를 도시한 도 31의 배선층(M3)의 영역을 확대한 평면도이다.
도 35 및 도 36은 대안적 구성의 예를 도시한 도 30의 배선층(M2)의 영역을 확대한 평면도이다.Figure 1 is a schematic three-dimensional view of a prior art arrangement of wiring levels.
Figures 2 - 2C illustrate an exemplary arrangement of wiring levels. 2 is a plan view. Figures 2A-2C are cross-sectional views along lines 2A-2A, 2B-2B and 2C-2C, respectively, of Figure 2.
3 is an enlarged view of the area "3" in Fig.
Figures 4 and 4A illustrate an exemplary embodiment of the wiring level. 4 is a plan view. 4A is a cross-sectional view taken along line 4A-4A of FIG.
5 is an exploded view of an assembly of an exemplary embodiment of a wiring level. In Fig. 5, three levels are stacked.
6-8 are plan views of the individual levels of FIG.
FIG. 9 is a plan view showing an exemplary mesh that accommodates three levels of interconnected shield lines of FIG. 5; FIG.
Figure 10 is an exploded view of another embodiment of a wiring level assembly. In Fig. 10, three levels are stacked.
Figs. 11-13 are plan views of the individual levels of Fig.
14 is a plan view showing an exemplary mesh that accommodates the three levels of interconnected shield lines of FIG. 10;
15A is a top view of an assembly of wiring layers over a substrate, and FIG. 15B illustrates the extended region of FIG. 15A to illustrate alternating signal lines and shield lines. The three wiring layers of Fig. 5 are stacked in the plan view of Fig. 15A, and the portion shown in Fig. 5 is in the region of Fig.
16A is a plan view of an exemplary arrangement of circuitry over a substrate. FIG. 16B shows an alternate signal line and shield line and shows an enlarged area of FIG. 16A to illustrate a redundant (or dummy) structure.
17 is a plan view of an exemplary arrangement of circuits from two stacked wiring layers.
FIG. 18 shows the alternate signal lines and shield lines in the stacked wiring layer and shows the enlarged area of FIG. 17 to illustrate the overlap (or dummy) structure.
19 is a plan view comparing exemplary circuit arrangements.
20 is a plan view comparing a pair of exemplary circuit configurations.
Figure 21 is an exploded view of an assembly of exemplary wiring layers that may be used in one of the circuit arrangements of Figure 20; In Fig. 21, three wiring layers are stacked.
22 to 24 are plan views of the individual wiring layers in Fig.
25 is a side cross-sectional view through the wiring layers M2 and M3 in Figs. 23 and 24 along the line 25-25 shown in Figs. 23 and 24. Fig.
FIG. 26 shows the extended region of FIG. 23 and FIG. 24 and shows the wiring layer of FIG. 24 stacked on the wiring layer of FIG. The area in Fig. 26 is indicated by a dotted line "Fig. 26" in Figs. 23 and 24.
Figs. 27A to 27C are enlarged plan views of the region of the M2 wiring layer in Fig. 23 showing an alternative configuration example.
28 is an exploded view of an exemplary wiring layer assembly that may be utilized in one of the circuit arrangements of FIG. In the drawing of Fig. 28, three layers are stacked.
29-31 are plan views of the individual layers of FIG. 28;
Figs. 32A to 32C are side cross-sectional views of the wiring layers M2 and M3 in Figs. 30 and 31 along the lines 32A-32A, 32B-32B and 32C-32C in Figs. 30 and 31, respectively.
33 and Fig. 34 are enlarged plan views of a region of the wiring layer M3 of Fig. 31 showing an example of an alternative configuration.
35 and 36 are enlarged plan views of a region of the wiring layer M2 of Fig. 30 showing an example of an alternative configuration.

일부 실시예는 배선층 내의 신호 라인 및 실드 라인이 오프셋 영역을 갖도록 구성되는 아키텍처를 포함한다. 이러한 오프셋 영역은 상측 배선층의 실드 라인과 하측 배선층의 실드 라인 사이에서, 비록 이들 배선층 내의 실드 라인이 서로 실질적으로 평행하더라도 그리고 하측 배선층 내 실드 라인이 도 1의 것과 유사한 구성에서 상측 배선층 내 실드 라인에 관하여 스태거되었더라도, 수직 중첩이 발생할 수 있게 한다.Some embodiments include an architecture in which signal lines and shield lines in a wiring layer are configured to have offset regions. This offset region is formed between the shield line of the upper wiring layer and the shield line of the lower wiring layer even if the shield lines in these wiring layers are substantially parallel to each other and the shield line in the lower wiring layer is located in the shield line in the upper wiring layer So that vertical overlap can occur.

예시적 실시예는 도 2-36을 참조하여 설명된다.An exemplary embodiment is described with reference to Figures 2-36.

도 2-도 2c를 참조하면, 집적 어셈블리(510)의 영역이 도시되어 있다. 어셈블리(510)는 수직으로 스택된 한쌍의 배선 레벨(M2, M3)을 포함한다. 레벨(M2)은 이러한 레벨이 레벨(M3) 아래에 있음을 나타내기 위해 도 2의 평면도에서 점선으로 도시된다. Referring to Figures 2-2C, areas of the integration assembly 510 are shown. Assembly 510 includes a pair of vertically stacked wiring levels M2, M3. Level M2 is shown in dashed lines in the plan view of Fig. 2 to indicate that this level is below level M3.

레벨(M3)은 실드 라인(512) 및 실드 라인에 바로 인접한 신호 라인(514)을 포함한다. 라인(512, 514)은 배선 레벨(M3) 내에 교번하는 관계로 형성된 복수의 실드 라인 및 신호 라인을 나타낼 수 있다.The level M3 includes a shield line 512 and a signal line 514 immediately adjacent to the shield line. The lines 512 and 514 may represent a plurality of shield lines and signal lines formed in an alternating relationship within the wiring level M3.

레벨(M2)은 실드 라인(516) 및 실드 라인에 바로 인접한 신호 라인(518)을 포함한다. 배선(516, 518)은 배선 레벨(M2) 내에 교번하는 관계로 형성된 복수의 실드 라인 및 신호 라인을 나타낼 수 있다.Level M2 includes a shield line 516 and a signal line 518 immediately adjacent to the shield line. Wirings 516 and 518 may represent a plurality of shield lines and signal lines formed in an alternating relationship in wiring level M2.

일부 실시예에서, 배선 레벨(M3)은 제1 배선 레벨이라 지칭될 수 있고, 배선 레벨(M2)은 제1 배선 레벨 아래의 제2 배선 레벨이라 지칭될 수 있다. 제1 배선 레벨 내의 실드 라인(512) 및 신호 라인(514)은 제1 실드 라인 및 제1 신호 라인이라 지칭될 수 있으며, 이는 제1 배선 레벨에 걸쳐 교번하는 배열로 형성된 복수의 제1 실드 라인 및 제1 신호 라인을 나타낼 수 있다. 유사하게, 제2 배선 레벨 내의 실드 라인(516) 및 신호 라인(518)은 제2 실드 라인 및 제2 신호 라인이라 지칭될 수 있으며, 이는 제2 배선 레벨에 걸쳐 교번하는 배열로 형성된 복수의 제2 실드 라인 및 제2 신호 라인을 나타낼 수 있다. In some embodiments, the wiring level M3 may be referred to as a first wiring level, and the wiring level M2 may be referred to as a second wiring level below the first wiring level. The shield line 512 and the signal line 514 in the first wiring level may be referred to as a first shield line and a first signal line, which may include a plurality of first shield lines And a first signal line. Similarly, the shield line 516 and the signal line 518 in the second wiring level may be referred to as a second shield line and a second signal line, which may be referred to as a plurality of < RTI ID = 0.0 > Two shield lines and a second signal line.

제1 실드 라인(512)은 제1 세그먼트(520) 및 제1 세그먼트로부터 측방으로 오프셋된 제2 세그먼트(522)를 갖는다. 제1 세그먼트(520) 및 제2 세그먼트(522)는 링크 세그먼트(524)를 통해 서로 연결된다. 링크 세그먼트(524)는 제1 세그먼트(520)의 단부와 제2 세그먼트(522)의 단부를 연결하도록 배열될 수 있다. 제1 세그먼트(520)는 링크 세그먼트(524)의 한 단부로부터 길어질 수 있다. 제2 세그먼트(522)는 링크 세그먼트(524)의 다른 단부로부터 제1 세그먼트(520)에 대향하여 길어질 수 있다. 유사하게, 제1 신호 라인(514)은 제1 세그먼트(526), 제1 세그먼트로부터 측방으로 오프셋된 제2 세그먼트(528), 및 제1 및 제2 세그먼트(526, 528)를 서로 상호연결하는 링크 세그먼트(530)를 포함한다. 링크 세그먼트(530)는 제1 세그먼트(526)의 단부와 제2 세그먼트(528)의 단부를 연결하도록 배열될 수 있다. 제1 세그먼트(526)는 링크 세그먼트(530)의 일 단부로부터 길어질 수 있다. 제2 세그먼트(528)는 링크 세그먼트(530)의 다른 단부로부터 제1 세그먼트(526)에 대향하여 길어질 수 있다.The first shield line 512 has a first segment 520 and a second segment 522 that is laterally offset from the first segment. The first segment 520 and the second segment 522 are connected to each other via a link segment 524. The link segment 524 may be arranged to connect the end of the first segment 520 and the end of the second segment 522. [ The first segment 520 may extend from one end of the link segment 524. The second segment 522 may be longer than the first segment 520 from the other end of the link segment 524. Similarly, the first signal line 514 includes a first segment 526, a second segment 528 laterally offset from the first segment, and a second segment 528 interconnecting the first and second segments 526 and 528, And a link segment 530. The link segment 530 may be arranged to connect the end of the first segment 526 and the end of the second segment 528. [ The first segment 526 may be elongated from one end of the link segment 530. The second segment 528 may be longer than the first segment 526 from the other end of the link segment 530. [

제2 배선 레벨(M2) 내의 제2 실드 라인 및 제2 신호 라인은 제1 배선 레벨(M3)과 유사한 세그먼트를 갖는다. 그러나, 설명을 간단하게 하기 위해, 제2 실드 라인과 제2 신호 라인의 세그먼트는 제1 실드 라인(512) 및 제1 신호 라인(514)의 제1 및 제2 세그먼트와 구별하기 위해 제3 및 제4 세그먼트라 지칭될 것이다. 따라서, 제2 실드 라인(516)은 제3 세그먼트(532) 및 제3 세그먼트로부터 측방으로 오프셋된 제4 세그먼트(534)를 갖는다. 제3 세그먼트(532) 및 제4 세그먼트(534)는 링크 세그먼트(536)를 통해 서로 연결된다. 링크 세그먼트(536)는 제3 세그먼트(532)의 단부와 제4 세그먼트(534)의 단부를 연결하도록 배열될 수 있다. 제3 세그먼트(532)는 링크 세그먼트(536)의 일 단부로부터 길어질 수 있다. 제4 세그먼트(534)는 링크 세그먼트(536)의 다른 단부로부터 제3 세그먼트(532)에 대향하여 길어질 수 있다. 마찬가지로, 제2 신호 라인(518)은 제3 세그먼트(538), 제3 세그먼트로부터 측방으로 오프셋된 제4 세그먼트(540), 및 제3 및 제4 세그먼트(538, 540)를 서로 상호연결하는 링크 세그먼트(542)를 갖는다. 링크 세그먼트(542)는 제3 세그먼트(538)의 단부와 제4 세그먼트(540)의 단부를 연결하도록 배열될 수 있다. 제3 세그먼트(538)는 링크 세그먼트(542)의 일 단부로부터 길어질 수 있다. 제4 세그먼트(540)는 링크 세그먼트(542)의 다른 단부로부터 제3 세그먼트 (538)에 대향하여 길어질 수 있다. 일부 실시예에서, 제1 배선 레벨(M3) 내의 링크 세그먼트(524, 530)는 제1 링크 세그먼트라 지칭될 수 있고, 제2 배선 레벨(M2) 내의 링크 세그먼트(536, 542)는 서로 상이한 배선 레벨 내의 링크 세그먼트가 서로 구별될 수 있도록 제2 링크 세그먼트라 지칭될 수 있다.The second shield line and the second signal line in the second wiring level M2 have a segment similar to the first wiring level M3. However, to simplify the description, the segments of the second shield line and the second signal line are connected to the third and fourth signal lines to distinguish them from the first and second segments of the first shield line 512 and the first signal line 514, Will be referred to as the fourth segment. Thus, the second shield line 516 has a third segment 532 and a fourth segment 534 laterally offset from the third segment. The third segment 532 and the fourth segment 534 are connected to each other via a link segment 536. The link segment 536 may be arranged to connect the end of the third segment 532 and the end of the fourth segment 534. [ The third segment 532 may be elongated from one end of the link segment 536. The fourth segment 534 may be longer from the other end of the link segment 536 to the third segment 532. [ Likewise, the second signal line 518 includes a third segment 538, a fourth segment 540 laterally offset from the third segment, and a link 545 interconnecting the third and fourth segments 538 and 540, Segment 542. < / RTI > The link segment 542 may be arranged to connect the end of the third segment 538 and the end of the fourth segment 540. [ The third segment 538 may be elongated from one end of the link segment 542. The fourth segment 540 may be elongated from the other end of the link segment 542 to the third segment 538. In some embodiments, the link segments 524, 530 in the first wiring level M3 may be referred to as a first link segment and the link segments 536, 542 in the second wiring level M2 may be referred to as different wiring May be referred to as a second link segment so that the link segments within the level can be distinguished from each other.

도 2의 평면도에 인접하여 축 시스템이 제공된다. 축 시스템은 제1 축(503) 및 제1 축에 관하여 직교하여 연장되는 제2 축(505)을 도시한다. 제1 및 제2 세그먼트(520, 522, 526, 528)는 주로 축(503)에 대응하는 제1 방향을 따라 연장하고, 링크 세그먼트(524, 530)는 주로 축(505)에 대응하는 제2 방향을 따라 연장한다. 세그먼트는 "세그먼트가 웨이비(wavy)할지라도 아니면 직선이 아닐지라도 전체 코스가 세그먼트의 표시된 방향을 따라 있음을 나타내기 위해 "주로(primarily)" 표시된 방향을 따라 연장하게 표시된다. 일부 실시예에서, 세그먼트는 실질적으로 직선일 수 있으며, "실질적으로 직선"이라는 용어는 세그먼트가 제조 및 측정의 합리적인 허용오차 내에서 직선임을 의미한다.A shaft system is provided adjacent to the plan view of FIG. The axis system shows a first axis 503 and a second axis 505 extending orthogonally with respect to the first axis. The first and second segments 520, 522, 526 and 528 extend primarily along a first direction corresponding to the axis 503 and the link segments 524 and 530 extend mainly along the second . Segments are indicated to extend along a "primarily" indicated direction to indicate that the entire course is along the indicated direction of the segment, even if the segments are not wavy or straight. In some embodiments, , The segment may be substantially straight, and the term "substantially straight" means that the segment is straight within a reasonable tolerance of manufacture and measurement.

제3 및 제4 세그먼트(532, 534, 538, 540)는 또한 축(503)에 대응하는 제1 방향을 따라 주로 연장되고, 링크 세그먼트(536, 542)는 도시된 실시예에서 주로 제2 축(505)을 따라 연장한다. The third and fourth segments 532,534,538 and 540 also extend predominantly along a first direction corresponding to the axis 503 and the link segments 536,542 extend predominantly in the illustrated embodiment, Lt; / RTI >

도시된 실시예에서, 링크 세그먼트(524)는 실드 라인(512)의 제1 및 제2 세그먼트(520, 522)에 실질적으로 직교하여 연장되고, 링크 세그먼트(530)는 신호 라인(514)의 제1 및 제2 세그먼트(526, 528)에 실질적으로 직교하여 연장되고, 링크 세그먼트(536)는 제2 실드 라인(516)의 제3 및 제4 세그먼트(532, 534)에 실질적으로 직교하여 연장되고, 링크 세그먼트(542)는 제2 실드 라인(518)의 세그먼트(538, 540)에 실질적으로 직교하여 연장된다. "실질적으로 직교하여"라는 용어는 링크 세그먼트가 제조 및 측정의 합리적 허용오차 이내로 다른 표시된 세그먼트에 직교하여 연장한다는 것을 의미한다. 다른 실시예에서, 링크 세그먼트 중 하나 또는 둘 모두는 이러한 링크 세그먼트에 의해 상호연결된 세그먼트의 주 방향에 관하여 직교 이외의 각도로 연장될 수 있다.The link segment 524 extends substantially perpendicular to the first and second segments 520 and 522 of the shield line 512 and the link segment 530 extends beyond the first and second segments 520 and 522 of the signal line 514. In the illustrated embodiment, 1 and second segments 526 and 528 and the link segment 536 extends substantially perpendicular to the third and fourth segments 532 and 534 of the second shield line 516 , The link segment 542 extends substantially perpendicular to the segments 538 and 540 of the second shield line 518. The term "substantially orthogonal" means that the link segment extends orthogonally to another marked segment within a reasonable tolerance of manufacture and measurement. In other embodiments, one or both of the link segments may extend at an angle other than orthogonal with respect to the main direction of the segments interconnected by such link segments.

도 2의 아키텍처의 이점은, 신호 라인 및 실드 라인에 제공된 오프셋(즉, 벤드)은, 상측 배선 레벨(M3)로부터의 실드 라인의 영역이 하측 배선 레벨(M2)로부터의 실드 라인의 영역을 수직으로 중첩하는 것을 가능하게 한다는 것이다. 구체적으로, 상측 배선 레벨의 실드 라인(512)은 도시된 중첩 영역(544) 내의 하측 배선 레벨의 실드 라인(516)의 영역을 수직으로 중첩하는데; 제2 실드 라인(516)의 도시된 제4 세그먼트(534)는 제1 실드 라인(512)의 제1 세그먼트(520) 아래로 연장한다.The advantage of the architecture of Figure 2 is that the offset (i.e., bend) provided to the signal lines and shield lines is such that the area of the shield line from the upper wiring level M3 is perpendicular to the area of the shield line from the lower wiring level M2 As shown in Fig. Specifically, the shield line 512 at the upper wiring level vertically overlaps the area of the shield line 516 at the lower wiring level in the illustrated overlap region 544; The illustrated fourth segment 534 of the second shield line 516 extends under the first segment 520 of the first shield line 512.

실드 라인(516, 512)을 서로 전기적으로 결합하기 위해 중첩 영역(544) 내에는 수직 상호연결(546)이 제공된다. 수직 상호연결(546)은 상호연결이 라인(512) 밑에 있음을 나타내기 위해 도 2의 평면도에서 점선(팬텀)으로 도시되었다. 수직 상호연결은 실질적으로 수직으로 연장될 수 있으며, 용어 "실질적으로 수직"은 상호연결이 제조 및 측정의 합리적인 허용오차 이내로 수직인 것을 의미한다.A vertical interconnect 546 is provided in the overlap region 544 to electrically couple the shield lines 516 and 512 to each other. Vertical interconnect 546 is shown as a dotted line (phantom) in the plan view of FIG. 2 to indicate that the interconnect is below line 512. The vertical interconnections may extend substantially vertically, and the term "substantially vertical" means that the interconnections are vertical within a reasonable tolerance of manufacture and measurement.

도시된 실시예는 중첩 영역(544) 내에 2개의 수직 상호연결을 도시한다. 다른 실시예에서, 중첩 영역 내에 제공된 단일 상호연결만이 제공될 수 있거나 또는 중첩 영역 내에 제공되는 2개 이상의 상호연결이 있을 수 있다. 또한, 상호연결(546)이 도 2의 평면도를 따라 정사각형이지만, 다른 실시예에서, 상호연결은 예를 들어 직사각형, 원형, 타원형, 등을 포함한 다른 형상을 가질 수 있다.The illustrated embodiment shows two vertical interconnections in the overlap region 544. In other embodiments, only a single interconnect provided in the overlap region may be provided, or there may be more than two interconnects provided within the overlap region. In addition, although the interconnect 546 is square along the plan view of FIG. 2, in other embodiments, the interconnect may have other shapes including, for example, rectangular, circular, elliptical,

도 2-도 2c의 어셈블리(510)의 대안적 설명은 다음과 같다. 상측 배선 레벨 내의 제1 실드 라인(512)은 축(503)의 제1 방향으로 연장되는 제1 부분(548), 제2 방향(예를 들면, 축(505)의 방향)으로 연장되는 제2 부분(550), 및 제1 방향으로 연장하는 제3 부분(552)을 갖추는 것으로 간주될 수 있다. 제2 부분(550)은 제1 부분(548)을 제3 부분(552)에 상호연결한다. 상측 배선층 내의 제1 신호 라인(514)은 제1 실드 라인에 바로 인접하며, 제4 부분(554), 제5 부분(556) 및 제6 부분(558)을 갖는다. 제4, 제5 및 제6 부분(554, 556, 558)은 각각 제3, 제2 및 제1 부분(552, 550, 548)에 실질적으로 평행하다. "실질적으로 평행한" 용어는 제조 및 측정의 합리적인 허용오차 내에서 평행을 의미한다. An alternative description of the assembly 510 of FIGS. 2- 2C is as follows. The first shield line 512 in the upper wiring level includes a first portion 548 extending in a first direction of the axis 503 and a second portion 548 extending in a second direction (e.g., in the direction of the axis 505) Portion 550, and a third portion 552 extending in a first direction. The second portion 550 interconnects the first portion 548 to the third portion 552. The first signal line 514 in the upper wiring layer is immediately adjacent to the first shield line and has a fourth portion 554, a fifth portion 556 and a sixth portion 558. The fourth, fifth and sixth portions 554,556 and 558 are substantially parallel to the third, second and first portions 552,550 and 548, respectively. The term "substantially parallel" means parallel within a reasonable tolerance of manufacture and measurement.

어셈블리(510)의 대안적 설명을 계속하면, 하측 배선 레벨 내의 제2 실드 라인(516)은 제7 부분(560) 및 제8 부분(562)을 포함하는데; 제7 부분(560)은 제1 실드 라인(512)의 제3 부분(552)과 실질적으로 수직으로 정렬되며, 제8 부분(562)은 제1 신호 라인(514)의 제4 부분(554)과 실질적으로 수직으로 정렬된다. 제2 실드 라인(516)은 또한 제7 부분(560)을 제8 부분(562)에 상호연결하는 제9 부분(564)을 포함한다. 제7 부분(560)은 제1 실드 라인(512)의 제3 부분(552) 아래에서 제1 신호 라인(514)의 제6 부분(558) 아래로 연속적으로 연장되며; 제7 부분(560)은 제1 실드 라인(512)의 제3 부분(552)과 실질적으로 수직으로 정렬된다.Continuing with an alternative description of assembly 510, the second shield line 516 in the lower wiring level includes a seventh portion 560 and an eighth portion 562; The seventh portion 560 is substantially perpendicular to the third portion 552 of the first shield line 512 and the eighth portion 562 is aligned substantially perpendicular to the fourth portion 554 of the first signal line 514. [ As shown in FIG. The second shield line 516 also includes a ninth portion 564 that interconnects the seventh portion 560 to the eighth portion 562. The seventh portion 560 extends continuously below the sixth portion 558 of the first signal line 514 below the third portion 552 of the first shield line 512; The seventh portion 560 is aligned substantially perpendicular to the third portion 552 of the first shield line 512.

어셈블리(510)의 대안적 설명을 더욱 계속하면, 중첩 영역(544)은 제1 실드 라인(512)의 제3 부분(552)과 제2 실드 라인(516)의 제7 부분(560)에 걸쳐 연장하고, 수직 상호연결(546)은 제3 부분(552)을 제7 부분(560)에 전기적으로 연결한다.Continuing further with an alternative description of assembly 510, the overlap region 544 extends over the third portion 552 of the first shield line 512 and the seventh portion 560 of the second shield line 516 And the vertical interconnect 546 electrically connects the third portion 552 to the seventh portion 560.

도 3은 도 2의 어셈블리(510)의 영역 "3"의 확대도이며, 이러한 어셈블리 내의 치수 관계 일부를 설명하기 위해 사용될 것이다.3 is an enlarged view of area "3" of the assembly 510 of FIG. 2 and will be used to illustrate some of the dimensional relationships within such assemblies.

실드 라인(512)은 상측 배선 레벨 내의 복수의 실드 라인을 나타내는 개별 제1 실드 라인으로 간주될 수 있고, 신호 라인(514)은 상측 배선 레벨 내의 복수의 신호 라인을 나타내는 개별 제1 신호 라인으로 간주될 수 있다. 유사하게, 제2 실드 라인(516)은 하측 배선 레벨 내의 복수의 제2 실드 라인을 나타내는 개별 제2 실드 라인으로 간주될 수 있고, 제2 신호 라인(518)은 하측 배선 레벨 내의 복수의 제2 신호를 나타내는 개별 제2 신호로 간주될 수 있다. The shield line 512 may be regarded as a separate first shield line representing a plurality of shield lines within the upper wiring level and the signal line 514 may be regarded as a separate first signal line representing a plurality of signal lines within the upper wiring level . Similarly, the second shield line 516 may be regarded as a separate second shield line representing a plurality of second shield lines in the lower wiring level, and the second signal line 518 may be regarded as a plurality of second Can be regarded as a separate second signal representing the signal.

제1 신호 라인(514)은 제1 실드 라인(512)에 바로 인접한데, "바로 인접한" 용어는 상측 배선 레벨 내에 신호 라인(514)과 실드 라인(512) 사이에 다른 신호 라인이 없음을(즉, 신호 라인(514)는 상측 배선 레벨 내에서 실드 라인(512)에 가장 가까운 신호 라인임을) 나타낸다.The first signal line 514 is immediately adjacent to the first shield line 512 and the term "immediately adjacent" means that there is no other signal line between the signal line 514 and the shield line 512 within the upper wiring level That is, the signal line 514 is the signal line closest to the shield line 512 within the upper wiring level).

제1 실드 라인(512)은 제1 실드 라인 제1 세그먼트(520), 제1 실드 라인 제2 세그먼트(522), 및 제1 세그먼트(520)와 제2 세그먼트(522) 사이의 링크 세그먼트(524)를 갖는다. 링크 세그먼트(524)는 제1 실드 라인 링크 세그먼트라 지칭될 수 있다.The first shield line 512 includes a first shield line first segment 520, a first shield line second segment 522 and a link segment 524 between the first segment 520 and the second segment 522 ). The link segment 524 may be referred to as a first shield line link segment.

신호 라인(514)은 제1 신호 라인 제1 세그먼트(526), 제1 신호 라인 제2 세그먼트(528), 및 제1 및 제2 세그먼트(526, 528) 사이의 링크 세그먼트(530)를 포함한다. 링크 세그먼트(530)는 제1 신호 라인 링크 세그먼트라 지칭될 수 있다. The signal line 514 includes a first signal line first segment 526, a first signal line second segment 528 and a link segment 530 between the first and second segments 526 and 528 . The link segment 530 may be referred to as a first signal line link segment.

제1 실드 라인 링크 세그먼트(524)는 제1 거리(D1)만큼 축(503)의 제1 방향을 따라 제1 신호 라인 링크 세그먼트(530)로부터 오프셋된다.The first shield line link segment 524 is offset from the first signal line link segment 530 along the first direction of the axis 503 by a first distance D 1 .

제2 실드 라인(516)은 제1 신호 라인 제1 세그먼트(526)의 영역 아래에 있는 제3 세그먼트(532)를 포함한다. 제2 실드 라인(516)은, 또한 신호 라인 제2 세그먼트(528)의 영역 아래로 연장하며 또한 제1 실드 라인 제1 세그먼트(520)의 영역 아래로 연장하는 제4 세그먼트(534)를 갖는다. 제2 실드 라인 링크 세그먼트(536)는 제3 세그먼트(532)와 제4 세그먼트(534)를 연결한다.The second shield line 516 includes a third segment 532 below the region of the first signal line first segment 526. The second shield line 516 also has a fourth segment 534 extending below the region of the signal line second segment 528 and extending below the region of the first shield line first segment 520. The second shield line link segment 536 connects the third segment 532 and the fourth segment 534.

수직 상호연결(546)은 제1 및 제2 실드 라인(512, 516)을 서로 전기적으로 결합하기 위해서(즉, 상측 배선층으로부터 실드 라인(512)을 하측 배선층으로부터 실드 라인(516)에 전기적으로 결합하기 위해서) 제1 실드 라인 제1 세그먼트(520)와 제2 실드 라인 제4 세그먼트(534) 사이에서 연장한다. The vertical interconnect 546 is used to electrically couple the first and second shield lines 512 and 516 to each other (i.e., to electrically connect the shield line 512 from the upper wiring layer to the shield line 516 from the lower wiring layer) And extends between the first shield line first segment 520 and the second shield line fourth segment 534.

제2 실드 라인 링크 세그먼트(536)는 제2 거리(D2)만큼 축(503)의 제1 방향을 따라 제1 신호 라인 링크 세그먼트(530)로부터 오프셋된다.The second shield line link segment 536 is offset from the first signal line link segment 530 along a first direction of the axis 503 by a second distance D 2 .

제2 거리(D2)는 제1 거리(D1)보다 크며, 일부 실시예에서는 제1 거리의 적어도 두배일 수 있다.The second distance D 2 is greater than the first distance D 1 , and in some embodiments may be at least twice the first distance.

도 3은 또한 제1 실드 라인(512)과 제1 신호 라인(514)이 피치에 대응하는 제3 거리(D3)만큼 서로 이격되어 있음을 도시하며, 실드 라인(512)과 신호 라인(514)의 인접한 코너가 축(507)에 대응하는 방향을 따라 연장하는 제4 거리(D4)만큼 이격된 것을 도시한다. 축(507)의 방향은 축(503, 505)의 방향의 중간이며, 일부 실시예에서는 약 45°(즉, 축(503, 505) 사이의 절반)이다.3 also shows that first shield line 512 and first signal line 514 are spaced from each other by a third distance D 3 corresponding to the pitch and shield line 512 and signal line 514 ) and a fourth distance (D 4) illustrates that the spaced apart adjacent to the corner to extend along a direction corresponding to the axis 507 of the. The direction of the axis 507 is intermediate the direction of the axes 503 and 505 and in some embodiments is about 45 degrees (i.e., half between the axes 503 and 505).

일부 실시예에서, D4 시프트는 D1 시프트와 함께 D3 시프트와 동등한 것으로 간주될 수 있다.In some embodiments, the D 4 shift may be considered equivalent to the D 3 shift with the D 1 shift.

일부 실시예에서, 도시된 링크 세그먼트(예를 들어, 524, 530 및 536)는 다양한 실드 라인 및 신호 라인을 따라 스텝 또는 브리지 경로를 정의하기 위해 고려될 수 있다.In some embodiments, the illustrated link segments (e.g., 524, 530, and 536) may be considered to define step or bridge paths along various shield lines and signal lines.

도 2 및 도 3의 배선 레벨(M2)은 도 1의 레벨(M1)과 유사한 또 다른 배선 레벨 위에 있을 수 있다. 도 4 및 도 4a는 도 2 및 도 3에 도시된 영역 아래의 어셈블리 영역(510)을 도시하며, 구체적으로 제2 배선 레벨(M2) 아래에 제3 배선 레벨(M1)을 도시한다(도면의 간략화를 위해 레벨(M3)은 도 4 및 도 4a에 도시되지 않았다). 도 4의 배선 레벨(M2)의 도시된 영역은 한쌍의 제2 신호 라인(518) 사이에 제2 실드 라인(516)을 갖는다.The wiring level M2 in FIGS. 2 and 3 may be above another wiring level similar to the level M1 in FIG. 4 and 4A illustrate the assembly area 510 below the areas shown in Figs. 2 and 3, specifically showing the third wiring level M1 below the second wiring level M2 Level M3 is not shown in Figures 4 and 4a for simplicity). The illustrated region of the wiring level M2 in Fig. 4 has a second shield line 516 between a pair of second signal lines 518. [

배선 레벨(M1)은 한쌍의 실드 라인(568) 사이에 신호 라인(566)을 포함한다. 제3 배선 레벨(M1) 내의 신호 라인 및 실드 라인은 제2 배선 레벨(M2) 내의 제2 실드 라인 및 제2 신호 라인과 구별하기 위해서 그리고 제1 배선 레벨(M3)(도 2) 내의 제1 실드 라인 및 제1 신호 라인과 구별하기 위해서, 제3 신호 라인 및 제3 실드 라인이라 지칭될 수 있다. 도시된 실시예에서, 배선 레벨(M1) 내의 실드 라인 및 신호 라인은 주로 축(505)의 방향을 따라 연장하는데, 즉, 제2 실드 라인(516)의 제3 및 제4 세그먼트(532, 534)에 실질적으로 직교한다.The wiring level M1 includes a signal line 566 between a pair of shield lines 568. [ The signal lines and the shield lines in the third wiring level M1 are used for distinguishing from the second shield line and the second signal line in the second wiring level M2 and the first wiring level M3 in the first wiring level M3 May be referred to as a third signal line and a third shield line in order to distinguish them from the shield line and the first signal line. The shield line and the signal line in the wiring level M1 extend mainly along the direction of the axis 505, i.e. the third and fourth segments 532 and 534 of the second shield line 516 ). ≪ / RTI >

제3 실드 라인(568)은 수직 상호연결(570)를 통해 제2 실드 라인(516)의 제3 및 제4 세그먼트(532, 534)에 전기적으로 결합된다(또는 대안적으로 고찰하여, 수직 상호연결(570)를 통해 제2 실드 라인의 제7 및 제8 부분(560, 562)에 전기적으로 결합된다). 일부 실시예에서, 수직 상호연결(546)(즉, 제1 배선 레벨(M3) 내의 실드 라인을 제2 배선 레벨(M2) 내의 실드 라인에 연결하기 위해 이용되는 상호연결)은 제1 상호연결 세트라 지칭될 수 있고, 상호연결(570)은 상호연결(570)을 상호연결(546)로부터 구별하기 위해 제2 상호연결 세트라 지칭될 수 있다. 상호연결(546, 570)는 상호연결(546, 570) 간에 명확한 시각적 구별을 제공하기 위해 도 4의 평면도에서 정사각형 및 원형인 것으로 도시되었다. 실제 실시에서, 상호연결(46, 70)은 서로 동일한 형상일 수 있거나 상이한 형상일 수 있는데; 예를 들어 정사각형, 직사각형, 원형, 타원형, 등을 포함하는 임의의 적합한 형상일 수 있다. 수직 상호연결(570)은 상호연결(570)이 라인(516) 아래에 있음을 나타내기 위해 도 4의 평면도에서 점선(팬텀(phantom))으로 도시되었고, 상호연결(546)는 이것이 이러한 도면에서 도시된 상호연결(546)의 위치임을 나타내기 위해 점선 도면으로 도시되었다(상호연결(546)은 상호연결(546)의 특정 아키텍처에 따라 그리고 도 4의 도면을 위해 선택된 위치가 상호연결(546)를 관통한 단면인지 여부에 따라 도 4의 도면에서 보여질 수도 있고 아닐 수도 있다).The third shield line 568 is electrically coupled (or alternatively considered) to the third and fourth segments 532 and 534 of the second shield line 516 via the vertical interconnect 570, And is electrically coupled to the seventh and eighth portions 560, 562 of the second shield line via connection 570. In some embodiments, the vertical interconnect 546 (i.e., the interconnect used to connect the shield line in the first interconnect level M3 to the shield line in the second interconnect level M2) And the interconnect 570 may be referred to as a second interconnect set to distinguish the interconnect 570 from the interconnect 546. Interconnects 546 and 570 are shown as being square and circular in plan view of FIG. 4 to provide a clear visual distinction between interconnects 546 and 570. In an actual implementation, the interconnects 46, 70 may be of the same shape or may be of different shapes; For example, square, rectangular, circular, elliptical, and the like. Vertical interconnect 570 is shown as a dotted line (phantom) in the plan view of FIG. 4 to illustrate that interconnect 570 is below line 516, (The interconnect 546 is shown in accordance with the particular architecture of the interconnect 546 and the location selected for the illustration of Figure 4 is the interconnect 546) Or may or may not be visible in the view of FIG.

또한, 도 5-도 8은 배선 레벨(M1, M2, M3)을 포함하는 어셈블리(510)를 도시한다. 도 5는 서로 스택된 배선 레벨을 나타내는 분해도이고, 도 6-도 8은 개별 배선 레벨(M1, M2, M3) 각각을 분리하여 도시한다. 레벨(M3) 내의 배선은 레벨(M2, M1) 내의 배선보다 약간 두꺼운 것으로 도시되어 있다. 실제로, 레벨(M1-M3) 내의 배선은 모두 동일한 두께일 수 있거나, 일부 배선은 용도에 따라 다른 배선과 비교하여 상이한 두께일 수 있다.5-8 also show an assembly 510 that includes wiring levels M1, M2, and M3. 5 is an exploded view showing the wiring levels stacked on each other, and FIGS. 6 to 8 show the individual wiring levels M1, M2 and M3 separately. The wiring in the level M3 is shown as being slightly thicker than the wiring in the levels M2 and M1. In practice, the wirings in levels M1-M3 may all be the same thickness, or some wirings may be of different thicknesses as compared to other wirings, depending on the application.

도 5 및 도 8의 어셈블리(510)는 상호연결(546)을 둘러싸는 연결 영역(572)을 포함하는 것으로 간주될 수 있으며, 보다 구체적으로 레벨(M3)의 실드 라인(512)의 부분이 레벨(M2)의 실드 라인(516)의 부분을 수직으로 중첩하는 위치를 둘러싼다. 레벨(M2, M3) 내의 실드 라인 및 신호 라인의 링크 영역은 연결 영역(572) 내에 있다(이러한 링크 영역은 도 2를 참조하여 위에서 기술되었고 대안적으로 벤딩 영역, 브리지 영역, 등으로 지칭될 수 있다).The assembly 510 of Figures 5 and 8 may be regarded as including a connection area 572 surrounding the interconnect 546 and more specifically a portion of the shield line 512 of level M3 may be referred to as a level And a portion of the shield line 516 of the second transistor M2 is vertically overlapped. The link areas of the shield lines and signal lines in the levels M2 and M3 are within the connection area 572 (this link area is described above with reference to Figure 2 and may alternatively be referred to as a bending area, a bridge area, have).

연결 영역은 제1 경계(571) 및 제2 경계(573)를 포함하는 것으로 간주될 수 있다. 제1 실드 영역(574)은 축(505)의 방향을 따라 연결 영역(572)으로부터 외측으로 연장하고, 제2 실드 영역(576)은 축(503)의 방향을 따라 연결 영역(572)으로부터 외측으로 연장한다. 레벨(M3)의 신호 라인(514)은 제1 및 제2 실드 영역(574, 576) 내의 레벨(M2)의 실드 라인(516)을 수직으로 중첩하며, 레벨(M3)의 실드 라인(512)은 제1 및 제2 실드 영역 내의 레벨(M2)의 신호 라인(518)을 수직으로 중첩한다.The connection region may be considered to include a first boundary 571 and a second boundary 573. [ The first shield region 574 extends outward from the connection region 572 along the direction of the axis 505 and the second shield region 576 extends from the connection region 572 along the direction of the axis 503 to the outside . The signal line 514 of level M3 vertically overlaps the shield line 516 of the level M2 in the first and second shield regions 574 and 576 and the shield line 514 of level M3, The signal lines 518 of the level M2 in the first and second shield regions are vertically overlapped.

도 5-도 8의 실시예에서, 배선 레벨(M3, M2, M1) 내의 모든 실드 라인은 Vss와 전기적으로 연결된다(전압(Vss)은 임의의 적절한 전압일 수 있고, 일부 실시예에서는 접지 또는 음의 서플라이 전압일 수 있다). 선 레벨(M3, M2, M1)으로부터의 다양한 실드 라인은 함께 도 9에 도시된 유형의 3차원 메시(578)를 형성할 수 있고, 이러한 메시는 일정한 전압 스루풋을 갖는다. 구체적으로, 도 9의 메시는 상측 배선 레벨(M3)로부터의 제1 실드 라인(512), 중간 배선 레벨(M2)로부터의 제2 실드 라인(516), 및 하측 배선 레벨(M1)로부터의 제3 실드 라인들(568)을 포함한다. 실드 라인(512, 516, 568)은 이들이 도 9의 도면에서 서로 구별될 수 있도록 상이한 두께의 라인들로 도시되었다. 실제 실시에서, 실드 라인은 모두 실질적으로 동일한 두께를 가질 수 있다(또는 일부 실시예에서, 실드 라인의 일부는 특정 용도에 적합하다면 다른 실드 라인과는 다른 두께를 가질 수 있다. 레벨(M3)로부터의 실드 라인이 레벨(M2)로부터의 실드 라인과 연결되는 영역은 중첩 영역(544)으로서 도시되며, 이는 수직 상호연결(546)(도 5-8에 도시되었지만 도 9에는 도시되지 않음)을 포함할 것이다.In the embodiment of Figures 5-8 all the shield lines in the wiring level M3, M2, M1 are electrically connected to Vss (the voltage Vss may be any suitable voltage, and in some embodiments, It may be a negative supply voltage). The various shield lines from the line levels M3, M2, M1 together can form a three-dimensional mesh 578 of the type shown in FIG. 9, which mesh has a constant voltage throughput. More specifically, the mesh of FIG. 9 is formed by the first shield line 512 from the upper wiring level M3, the second shield line 516 from the intermediate wiring level M2, and the second shield line 514 from the lower wiring level M1. And three shield lines 568. [ The shield lines 512, 516, and 568 are shown with lines of different thicknesses so that they can be distinguished from each other in the view of FIG. In actual practice, the shield lines may all have substantially the same thickness (or, in some embodiments, some of the shield lines may have a different thickness than the other shield lines if they are suitable for a particular application. From level M3 The area in which the shield line of level M is connected to the shield line from level M2 is shown as overlap area 544, which includes vertical interconnect 546 (shown in FIGS. 5-8, but not shown in FIG. 9) something to do.

도 9의 실시예의 한 측면은 최상위 배선 레벨(M3)으로부터의 제1 실드 라인(512) 각각이 중간 배선 레벨(M2)로부터 한쌍의 제2 실드 라인(516)에 직접 연결되고, 반대로, 중간 배선 레벨로부터의 제2 실드 라인(516) 각각은 최상위 배선 레벨로부터 한쌍의 제1 실드 라인(512)에 직접 연결된다는 것이다. 실드 라인(512, 516)은 앞서 설명된 브리지 영역(즉, 링크 영역)(524, 536)을 포함한다.One aspect of the embodiment of FIG. 9 is that each of the first shield lines 512 from the highest wiring level M3 is directly connected to the pair of second shield lines 516 from the intermediate wiring level M2, Each of the second shield lines 516 from the level is directly connected to the pair of first shield lines 512 from the highest level wiring level. The shield lines 512 and 516 include the bridge regions (i.e., link regions) 524 and 536 described above.

도 9는 제1 실드 라인의 다른 것들로부터 구별하기 위해 512a 및 512b로서 라벨링된 2개의 제1 실드 라인(512)을 도시하고, 제2 실드 라인의 다른 것들로부터 구별하기 위해 516a 및 516b로서 라벨링된 2개의 제2 실드 라인(516)을 도시한다. 제1 실드 라인(512a)은 주로 축(503)에 대응하는 제1 방향을 따라 연장되고, 서로에 대해 측방으로 오프셋된 2개의 제1 경로(580, 582)를 따라 연장된다. 유사하게, 제2 실드 라인(516b)은 주로 축(503)의 제1 방향을 따라 연장되고, 서로에 대해 측방으로 오프셋된 2개의 제2 경로(590, 592)를 따라 연장된다. 제1 실드 라인(512a)은 제1 실드 라인(512a)의 일부가 제2 실드 라인(516a, 516b)의 일부를 중첩하는 중첩 영역(544)을 제1 경로(580, 582)가 갖는 것을 제외하고는 주로 제2 실드 라인(516)으로부터 측방으로 오프셋된다. 제1 실드 라인(512a)의 일부가 제2 실드 라인(516a, 516b)의 일부를 중첩하는 특정 중첩 영역은 584 및 586로서 라벨링된다.Figure 9 shows two first shield lines 512 labeled as 512a and 512b to distinguish them from others of the first shield line and is labeled as 516a and 516b to distinguish it from others of the second shield line Two second shield lines 516 are shown. The first shield line 512a extends along a first direction 580, 582 that extends along a first direction, which corresponds primarily to the axis 503, and is laterally offset relative to each other. Similarly, the second shield line 516b extends primarily along two second paths 590 and 592 that extend along a first direction of the axis 503 and are laterally offset relative to each other. The first shield line 512a is formed so that the first path 580 and the second path 582 have a portion of the first shield line 512a overlapping the portions of the second shield lines 516a and 516b And is laterally offset from the second shield line 516. Certain overlap regions, in which a portion of the first shield line 512a overlaps portions of the second shield lines 516a and 516b, are labeled 584 and 586.

특히, 실드 라인(512a)의 경로(580)는 제2 실드 라인(516a)를 중첩하고, 동일한 제1 실드 라인(512a)의 경로(582)는 다른 제2 실드 라인(516b)를 중첩한다. 유사한 방식으로, 제2 실드 라인(516b)은 2개의 상이한 제1 실드 라인(512a, 512b)과 연결한다. 제1 실드 라인(512)과 제2 실드 라인(516)을 연결하기 위해 중첩 영역(544) 내에는 수직 상호연결(546)(도 9에는 도시되지 않음)가 제공된다.In particular, the path 580 of the shield line 512a overlaps the second shield line 516a and the path 582 of the same first shield line 512a overlaps the other second shield line 516b. In a similar manner, the second shield line 516b connects with two different first shield lines 512a and 512b. A vertical interconnect 546 (not shown in FIG. 9) is provided in the overlap region 544 to connect the first shield line 512 and the second shield line 516.

최하위 배선 레벨(M1)의 실드 라인(568)은 도 4를 참조하여 전술한 유형의 수직 컨택(570)(도 9에 도시되지 않음)을 통해 중간 배선 레벨(M2)의 실드 라인(516)에 연결될 수 있다. The shield line 568 of the lowest wiring level M1 is connected to the shield line 516 of the middle wiring level M2 via a vertical contact 570 of the type described above with reference to FIG. 4 (not shown in FIG. 9) Can be connected.

메시(578) 내의 제1, 제2 및 제3 배선 레벨 간에 섞어 짜여진 상호연결은 일관된 전압이 이러한 메시 내에서 뒤얽힌 모든 실드 라인을 전체에 걸쳐 유지될 수 있게 한다. 이는 본 개시의 "배경" 부분에서 상술한 문제점들을 완화하거나 방지할 수 있다.The interwoven interwoven between the first, second, and third wire levels in the mesh 578 allows a consistent voltage to be maintained across all intertwined shield lines within this mesh. This can alleviate or prevent the above-described problems in the "background" part of the present disclosure.

도 5-도 9는 모든 실드 라인이 공통 전압(Vss로서 도시되었지만, 다른 실시예에서는 Vss 이외의 공통 전압일 수 있음)에 유지되는 실시예를 도시한다. 일부 실시예에서, 실드 라인은 서로에 대해 서로 상이한 전압에 유지되는 그룹 간에 세분될 수 있다. 예를 들어, 일부 실시예에서, 실드 라인 중 일부는 Vss에 유지될 수 있고, 이외 다른 것들은 Vdd에 유지될 수 있다. 일부 실드 라인이 Vss에 전기적으로 연결되고 이외 다른 실드 라인이 Vdd에 전기적으로 연결되는 실시예가 도 10-도 14를 참조하여 설명된다.5-9 illustrate embodiments in which all shield lines are held at a common voltage (shown as Vss, but in other embodiments may be a common voltage other than Vss). In some embodiments, the shield lines can be subdivided into groups that are maintained at voltages different from each other with respect to each other. For example, in some embodiments, some of the shield lines may be held at Vss, while others may be held at Vdd. An embodiment in which some shield lines are electrically connected to Vss and other shield lines are electrically connected to Vdd will be described with reference to Figs. 10 to 14. Fig.

어셈블리(10)의 배선 레벨(M1, M2, M3)이 도 10-도 13에 도시되었다. 도 10은 서로 스택된 배선 레벨을 나타내는 분해도이고, 도 11-도 13은 개별 배선 레벨(M1, M2, M3) 각각을 분리하여 도시한다.The wiring levels (M1, M2, M3) of the assembly 10 are shown in Figures 10-13. FIG. 10 is an exploded view showing the wiring levels stacked on each other, and FIGS. 11 to 13 show the individual wiring levels M1, M2, and M3 separately.

도 10-도 13의 일반적인 아키텍처는 다양한 레벨(M1-M3) 내의 실드 라인이 Vdd와 전기적으로 연결된 일부 실드를 포함할 수 있고 이외 다른 것들이 Vss와 전기적으로 연결되도록 추가의 복잡성이 도입된다는 점을 제외하고는 도 5-8을 참조하여 위에 기술된 것과 유사하다.The general architecture of FIGS. 10-13 is that except that additional complexity is introduced so that the shield lines in the various levels (M1-M3) can include some shields electrically connected to Vdd and others electrically connected to Vss Are similar to those described above with reference to Figures 5-8.

배선 레벨(M3, M2, M1)로부터의 다양한 실드 라인은 함께 도 9에 도시된 메시와 유사한 한쌍의 3차원 메시를 형성할 수 있다. 이러한 메시 중 하나는 Vss에 전기적으로 연결되고, 다른 것은 Vdd에 전기적으로 연결된다. 도 14는 Vss와 전기적으로 연결된 3차원 메시(88)를 나타내고, 유사한 메시(도시되지 않음)는 Vdd와 전기적으로 연결될 것이다.The various shield lines from the wiring levels M3, M2, M1 together can form a pair of three-dimensional meshes similar to the mesh shown in Fig. One of these meshes is electrically connected to Vss and the other is electrically connected to Vdd. Fig. 14 shows a three-dimensional mesh 88 electrically connected to Vss, and a similar mesh (not shown) will be electrically connected to Vdd.

위에 논의된 어셈블리는 하지의 반도체 기판(미도시)에 의해 지지되는 집적 회로에 탑재될 수 있다. 기판은 예를 들어, 단결정 실리콘을 포함하거나, 본질적으로 구성될 수 있거나, 구성될 수 있다. 용어 "반도체 기판"은 반도체성 웨이퍼(단독으로 또는 다른 물질을 포함하는 어셈블리로) 및 반도체성 물질층(단독으로 또는 다른 물질을 포함하는 어셈블리로)과 같은 벌크 반도 체성 물질을 포함하는, 그러나 이들로 제한되지 않는, 반도체성 물질을 포함하는 임의의 구조를 의미한다. "기판"이라는 용어는 전술한 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 지칭한다.The assemblies discussed above may be mounted on an integrated circuit supported by a semiconductor substrate (not shown) on the base. The substrate may, for example, comprise, consist essentially of, or consist of monocrystalline silicon. The term "semiconductor substrate" includes bulk semosolid materials such as semiconductive wafers (either alone or in assemblies containing other materials) and semiconducting material layers (by themselves or in assemblies comprising other materials) But not limited to, semiconductive materials. The term "substrate " refers to any supporting structure, including, but not limited to, the above-described semiconductor substrate.

일부 실시예에서, 발명은 상측 배선층(예를 들어, M3)의 실드 라인을 하측 배선층(예를 들어, M2)의 실드 라인에 결합하는 상호연결 사이의 거리를 감소시켜 비아-바이패스 피치를 감소시키는 아키텍처를 포함한다. 소정의 비아-바이패스 피치 내의 신호 라인은 공통 버스와 결합될 수 있다. 따라서, 비아-바이패스 피치를 감소시키는 것은 각각의 버스와 관련된 신호 라인들의 수를 감소시킬 수 있게 하고, 따라서 신호 라인들 및 관련 버스들에 걸쳐 저항이 감소되게할 수 있다.In some embodiments, the invention reduces the distance between interconnects that couple the shield lines of the upper interconnect layer (e.g., M3) to the shield lines of the lower interconnect layer (e.g., M2) to reduce the via- . Signal lines within a given via-bypass pitch can be combined with a common bus. Thus, reducing the via-bypass pitch can reduce the number of signal lines associated with each bus, thereby reducing the resistance across the signal lines and associated buses.

또한, 도 15a 및 도 15b는 도 5의 배열을 포함하지만, 도 5와 관련하여 대안적인 방식으로 도시된 어셈블리(510)를 도시한다. 어셈블리(510)는 도 15a에 평면도로 도시되었고, 배선층의 라인은 과하게 압축되어있다. 최상위 배선층(M3)의 확장된 영역은 도 15a의 평면도를 이해하는데 독자를 돕기 위해 도 15b에 측단면도에 도시되었다. 도 5의 도시된 부분의 대략적인 위치는 "도 5"로 라벨링된 영역에 대응하는 것으로서 도시된 도 15a에 도식적으로 도시되었다. 연결 영역(572)은 도 15a의 평면도를 가로지르는 라인으로 도시되었다.15A and 15B illustrate an assembly 510 that includes the arrangement of FIG. 5 but is shown in an alternate manner with respect to FIG. The assembly 510 is shown in plan view in Figure 15a, and the lines of the wiring layer are over-compressed. The extended area of the topmost wiring layer M3 is shown in the side sectional view in Fig. 15B to assist the reader in understanding the top view of Fig. 15A. The approximate location of the depicted portion of FIG. 5 is shown schematically in FIG. 15a which is shown as corresponding to the region labeled "FIG. 5 ". The connection area 572 is shown as a line across the plan view of Figure 15A.

반도체 제조의 계속적인 목표는 회로 밀도를 증가시키는 것이다(즉, 집적 레벨을 증가시키는 것이다). 도 5, 도 15a 및 도 15b의 아키텍처에서의 문제는 실드 라인을 다른 배선층(예를 들어, 도 5 및 도 7에 도시된 배선층(M2)의 실드 라인(516))의 실드 라인에 결합하기 위해 이용되는 상호연결들(도 5의 546) 사이의 주어진 배선층(예를 들어, 도 5 및 도 6에 도시된 배선층(M3)의 개개의 실드 라인(512)을 따라 큰 거리가 있을 수 있다는 것이다. 이러한 문제는 상호연결 사이의 피치(즉, 비아-바이패스 피치)를 나타내는 화살표(320)와 함께 도 15a에 평면도로 도시되었다. 화살표(320)는 완전 비아-바이패스 피치가 도 15a의 평면도에서 보이지 않음을 나타내기 위해 제한적이지 않다.A continuing goal of semiconductor manufacturing is to increase the circuit density (i.e., increase the integration level). The problem with the architecture of FIG. 5, FIG. 15A and FIG. 15B is that the shield line is connected to the shield line of another wiring layer (for example, the shield line 516 of the wiring layer M2 shown in FIGS. 5 and 7) There may be a large distance along a given interconnect layer (e.g., individual interconnect lines 512 of interconnect layer M3 shown in FIGS. 5 and 6) between the interconnects used (546 in FIG. 5). This problem is illustrated in plan view in Figure 15A with arrow 320 indicating the pitch between interconnects (i.e., via-bypass pitch). Arrow 320 indicates that the full via- It is not restrictive to indicate invisible.

신호 라인(예를 들면, 배선층(M3)(도 6에 도시된)의 신호 라인 514, 배선층(M2)(도 7에 도시된)의 신호 라인(518), 등)은 관련 버스(즉, 전기 경로) 에 결합되고, 개별 버스와 결합된 신호 라인의 수는 비아-바이패스 피치와 상관될 수 있다.The signal line 514 of the wiring layer M3 (shown in Fig. 6), the signal line 518 of the wiring layer M2 (shown in Fig. 7), etc.) of the signal line (for example, Path), and the number of signal lines associated with the individual bus may be correlated with the via-bypass pitch.

회로 밀도가 증가함에 따라, 실드 라인에 대한 요구가 증가할 수 있다(예를 들어, 실드 라인을 따라 증가된 전압 및/또는 실드 라인을 따라 증가된 전류). 또한, 신호 라인의 증가된 밀도는 신호 라인 및 관련 버스를 따라 증가된 저항을 초래할 수 있다. 따라서, 하나의 배선층의 실드 라인을 다른 배선층의 실드 라인에 결합하는 상호연결 사이의 거리를 줄이고, 신호 라인 및 관련 버스를 따른 저항을 감소시키는 새로운 아키텍처를 개발하는 것이 바람직할 것이다.As the circuit density increases, the demand for shield lines may increase (e.g., increased voltage along the shield line and / or increased current along the shield line). In addition, increased density of signal lines can result in increased resistance along the signal lines and associated buses. Thus, it would be desirable to develop a new architecture that reduces the distance between the interconnects that couple the shield lines of one wiring layer to the shield lines of other wiring layers, and reduces the resistance along the signal lines and the associated buses.

일부 실시예에서, 비아-바이패스 피치의 감소를 가능하게 하기 위해 하나 이상의 리던던트(더미) 레인이 배선층(예를 들어, M2 및 M3)의 실드 라인/신호 라인 회로 내에 제공된다. 이러한 실시예에서, 버스 라인은 신호 라인/실드 라인 회로 내에 하나 이상의 리던던트(더미) 레인을 제공함으로써 서브-그룹들 사이에 배열되는 것이 고려될 수 있다. 예를 들어, 버스 라인의 수는 "n"으로 표현될 수 있고, 버스 라인은 "m" 서브-그룹으로 배열될 수 있는데, 각각의 "m" 서브-그룹은 "k" 신호 라인을 갖는다. 일부 실시예에서, 버스 라인이 서브-그룹으로 통합되지 않는 아키텍처에 비해 실드 라인 상의 비아-바이패스 피치는 1/m일 수 있다.In some embodiments, one or more redundant (dummy) lanes are provided in the shield line / signal line circuit of the interconnection layer (e.g., M2 and M3) to enable reduction of the via-bypass pitch. In such an embodiment, it can be contemplated that the bus lines are arranged between sub-groups by providing one or more redundant (dummy) lanes within the signal line / shield line circuitry. For example, the number of bus lines may be represented by "n ", and the bus lines may be arranged in an" m "sub-group, where each" m " In some embodiments, the via-bypass pitch on the shield line may be 1 / m compared to an architecture in which the bus lines are not integrated into the sub-group.

전술한 바와 같이, "더미(dummy)"라는 용어는 리던턴트 레인을 기술하기 위해 이용될 수 있으며, 이러한 용어는 리던턴트 레인이 실드/신호 라인을 포함하는 다른 레인과는 상이함을 나타낸다. 일부 맥락에서, "더미" 라벨은 스페이서로서 기능하는 것 이외의 기능을 갖지 않는(즉, 집적 회로의 배선 또는 성분으로서 이용되지 않는) 구조를 식별하기 위해 이용된다. 이는 일반적으로 현 맥락에서는 그렇지 않다. 대신에, "더미" 구조는 회로(예를 들어, 실드 라인)를 포함할 수 있고, 라벨 "더미"는 배선 층 내의 구조(예를 들어, 실드 라인)가 보다 통상적인 구성을 갖는 배선층에 걸쳐 다른 유사한 구조와는 상이한 구성 및/또는 사용을 가짐을 나타내기 위해 이용될 수 있다.As noted above, the term "dummy" can be used to describe a redundant lane, which term indicates that the redundant lanes are different from other lanes including shield / signal lines. In some contexts, a "dummy" label is used to identify a structure that does not have any function other than functioning as a spacer (i.e., not used as a wiring or component of an integrated circuit). This is generally not the case in the current context. Alternatively, the "dummy" structure may include a circuit (e.g., shield line) and the label "dummy" May be used to denote having a different configuration and / or use than other similar structures.

더미(즉, 리던턴트) 구조는 "레인(lane)"으로서 구성되거나, 또는 다른 적절한 구조 및 영역에 대응할 수 있다.The dummy (i.e., redundant) structure may be configured as a "lane" or may correspond to other suitable structures and regions.

288 개의 신호 라인을 갖는 구성에 대한 계산의 예는 단일 그룹(즉, 단지 하나의 서브-그룹)이 40.95 옴의 최악의 저항 값이 되게 하고, 2개의 서브-그룹은 21.85 옴의 최악의 저항 값이 되게 하고, 8개의 서브-그룹은 12.23 옴의 최악의 저항 값이 되게 하고, 16개의 서브-그룹은 6.73 옴의 최악의 저항 값이 되게 함을 나타낸다. 따라서, 서브-그룹들 사이의 신호 라인들의 배열은 상당히 개선되게 한다(특히, 저항 감소). 계산된 저항 값은 독자가 본 발명을 이해하는 것을 돕기 위해 제공되며, 있다고 해도, 어느 정도는 이러한 값이 청구범위에 명시적으로 언급된 것을 예외로 하고, 다음의 청구 범위를 제한하기 위해 이용되지 않는다. An example of a calculation for a configuration with 288 signal lines is that a single group (i.e., only one sub-group) would be the worst resistance value of 40.95 ohms, two sub-groups would have the worst resistance value of 21.85 ohms , Making the 8 sub-groups the worst resistance value of 12.23 ohms, and the 16 sub-groups the worst resistance value of 6.73 ohms. Thus, the arrangement of signal lines between sub-groups is significantly improved (in particular, resistance reduction). The calculated resistance values are provided to assist the reader in understanding the present invention and, to some extent, such values are not used to limit the scope of the following claims, except as expressly recited in the claims Do not.

도 16a 및 도 16b는 도 15a 및 도 15b의 어셈블리(510)와 유사한 어셈블리(10)를 도시한다. 이러한 어셈블리는 서로 위에 스택된 배선층(M1, M2, M3)(도 5의 것과 유사 함)을 포함할 수 있다. 도 16a는 상측 배선층(M3)의 라인이 과하게 압축된 평면도(도 15a의 평면도와 유사함)를 도시하고, 도 16b는 상측 배선층(M3)의 확장된 영역을 측단면도로 도시한다. 도 16b의 배선층(M3)은 도 15b의 실드 라인(512) 및 신호 라인(514)과 유사한 실드 라인(12) 및 신호 라인(14)을 포함한다. 또한, 도 16a 및 도 16b의 배선층(M3)은 배선층(M3)의 실드 라인/신호 라인을 서브-그룹(16a, 16b)으로 분리하는 리던던트(더미) 레인(15)을 포함한다.16A and 16B illustrate an assembly 10 similar to the assembly 510 of Figs. 15A and 15B. Such an assembly may include interconnection layers M1, M2, and M3 (similar to those of FIG. 5) stacked on top of each other. Fig. 16A shows a plan view (similar to the plan view in Fig. 15A) in which the lines of the upper wiring layer M3 are excessively compressed, and Fig. 16B shows the expanded regions of the upper wiring layer M3 in side sectional views. The wiring layer M3 in Fig. 16B includes a shield line 12 and a signal line 14 similar to the shield line 512 and the signal line 514 in Fig. 15B. The wiring layer M3 in FIGS. 16A and 16B includes a redundant (dummy) lane 15 for separating the shield line / signal line of the wiring layer M3 into the sub-groups 16a and 16b.

연결 영역(18a)은 서브-그룹(16a)과 관련되고, 연결 영역(18b)은 서브-그룹(16b)과 관련되며, 이러한 연결 영역(18a/18b)은 도 16a의 평면도를 가로지르는 라인으로 도식적으로 도시되었다. 연결 영역(18a/18b)은 도 15a의 연결 영역(372)과 유사하다. 그러나, 연결 영역(18a/18b)은 도 15a의 연결 영역(372)에 비해 감소된 피치 상에 있어, 비아-바이패스 피치를 감소시킨다. 구체적으로, 화살표(21)가 비아-바이패스 피치를 도식적으로 도시하기 위해 도 16a에 제공된다. 이러한 비아-바이패스 피치(21)는 도 15a의 어셈블리(510)의 비아-바이패스 피치(320)와 비교하여 실질적으로 감소된다(일부 실시예에서는 약 절반으로 감소될 수 있다). 비아-바이패스 피치의 감소는 도 15a의 어셈블리(510)와 비교하여 도 16a의 어셈블리(10)의 신호 라인 및 관련 버스를 따른 저항을 실질적으로 감소시킬 수 있다.The connection area 18a is associated with the sub-group 16a and the connection area 18b is associated with the sub-group 16b and this connection area 18a / 18b is a line crossing the plan view of Figure 16a It was schematically shown. The connection areas 18a / 18b are similar to the connection areas 372 of FIG. 15A. However, the coupling regions 18a / 18b are on a reduced pitch relative to the coupling region 372 of Figure 15A, reducing the via-bypass pitch. Specifically, an arrow 21 is provided in FIG. 16A to diagramically illustrate a via-bypass pitch. This via-bypass pitch 21 is substantially reduced (in some embodiments may be reduced to about half) compared to the via-bypass pitch 320 of the assembly 510 of FIG. 15A. The reduction of the via-bypass pitch can substantially reduce the resistance along the signal lines and associated buses of the assembly 10 of Figure 16A compared to the assembly 510 of Figure 15A.

또한, 도 17 및 도 18은 도 16의 어셈블리(10)의 대안적 도면을 도시하는데; 도 18의 도면은 도 17의 확장된 영역이다.Figures 17 and 18 also show alternative views of the assembly 10 of Figure 16; 18 is the extended area of Fig.

또한, 도 17 및 도 18은 배선층(M2) 위에 놓인 배선층(M3)을 도시하며, 도 5를 참조하여 상술한 상호연결(546, 570)와 유사한 상호연결(20, 22)를 각각 도시한다. 구체적으로, 상호연결(20)은 배선층(M3)의 실드 라인을 배선층(M2)의 실드 라인에 수직으로 연결하고, 상호연결(22)은 배선층(M1)의 실드 라인을 배선층(M2)(도 17 및 도 18에 도시되지 않음)의 실드 라인에 수직으로 연결한다. 상호연결(20, 22)은 상호연결(20)이 도시에서 상호연결(22)와 쉽게 구별될 수 있도록 정사각형 피처 및 원형 피쳐로서 각각 도시되지만, 다른 응용에서 상호연결(20, 22)은 다른 형상을 가질 수 있고, 서로 동일한 형상이거나 서로에 대해 상이한 형상일 수 있다.17 and 18 illustrate a wiring layer M3 overlying the wiring layer M2 and respectively show interconnections 20 and 22 similar to the interconnections 546 and 570 described above with reference to FIG. More specifically, the interconnection 20 connects the shield line of the interconnection layer M3 perpendicularly to the shield line of the interconnection layer M2, and the interconnection 22 connects the shield line of the interconnection layer M1 to the interconnection layer M2 17 and FIG. 18). The interconnections 20 and 22 are shown as square features and circular features, respectively, so that the interconnections 20 can be easily distinguished from interconnects 22 in the illustration, And may be the same shape as each other or different shapes with respect to each other.

배선층(M2) 및 배선층(M3)은 이들이 서로 구별할 수 있도록 각각 도 17 및 도 18에서 점선 및 실선으로 도시된다.The wiring layer M2 and the wiring layer M3 are shown by dotted lines and solid lines in Figs. 17 and 18, respectively, so that they can be distinguished from each other.

도 18은 어셈블리(10)를 가로질러 제공되는 한쌍의 라인(라인1, 라인2)을 도시하며, 각 라인의 위치에서 M2 및 M3 배선층에 물질의 상태(구성)는 도시된 어셈블리(10) 밑에 표로 기술되었다. 신호 라인은 "Sig"로 나타내고, 실드 라인은 "Vss"로 나타낸다. 용어 Vss는 배선층(M3, M2, M1)의 실드 라인이 Vss와 전기적으로 연결되는 것이 일반적이라는 점에서 선택된다(전압(Vss)은 임의의 적절한 전압일 수 있고, 일부 실시예에서는 접지 또는 음의 서플라이 전압일 수 있다). 실드 라인은 일부 실시예에서 Vss 이외의 전압과 결합될 수 있다.Figure 18 shows a pair of lines (line 1, line 2) provided across the assembly 10, wherein the state (configuration) of the material in the M2 and M3 wiring layers at each line location is shown below the illustrated assembly 10 Table. The signal line is denoted by "Sig ", and the shield line is denoted by" Vss ". The term Vss is chosen in that it is common for the shield lines of the wiring layers M3, M2, M1 to be electrically connected to Vss (the voltage Vss may be any suitable voltage and, in some embodiments, Supply voltage). The shield line may be combined with a voltage other than Vss in some embodiments.

도 18의 표는 리던던트 레인(15)이 라인1의 위치를 따라 배선층(M2/M3)의 다른 위치와는 상이함을 나타낸다. 구체적으로, 리던던트 레인(15)은 배선층(M3)의 신호 라인 아래 공간을 포함하고, 배선층(M2)의 실드 라인 위에 공간을 포함한다. 이와는 대조적으로, 리던던트 레인(15)은 라인2의 위치에서 배선층(M2/M3)의 다른 위치와 동일한 구성을 가지며, 단순히 M2의 신호 라인 위에 M3의 Vss 라인, 및 M2의 Vss 라인 위에 M3의 신호 라인을 포함한다. "공간(space)"이라는 용어가 라인1을 따른 위치를 기술하는데 이용되지만, "공간"으로서 표시된 위치는 절연 물질(예컨대, 질화실리콘, 이산화실리콘, 등)을 포함할 수 있음을 이해해야 한다.The table in Fig. 18 shows that the redundant lane 15 is different from other positions of the wiring layers M2 / M3 along the position of the line 1. Specifically, the redundant lane 15 includes a space below the signal line of the wiring layer M3, and includes a space above the shield line of the wiring layer M2. In contrast, the redundant lane 15 has the same configuration as the other positions of the wiring layer M2 / M3 at the position of the line 2, and simply has the Vss line of M3 on the signal line of M2 and the signal of M3 on the Vss line of M2 Line. It is to be understood that although the term "space" is used to describe a location along line 1, it is to be understood that the location indicated as "space" may include an insulating material (eg, silicon nitride, silicon dioxide,

도 19는 어셈블리(510)(도 15a를 참조하여 위에 기술된)를 다른 실시예의 어셈블리(10, 10a, 10b)와 비교한다. 어셈블리(10)는 도 16a을 참조하여 전술한 것과 유사하다. 어셈블리(10a, 10b)는 추가의 리던던트 레인(15)을 탑재하여 추가의 서브-그룹을 형성한다. 구체적으로, 어셈블리(10)는 2개의 서브-그룹(16a, 16b)을 갖는데; 어셈블리(10a)는 4개의 서브-그룹(16a, 16b, 16c, 16d)을 가지며; 어셈블리(10b)는 8개의 서브-그룹(16a, 16b, 16c, 16d, 16e, 16f, 16g, 16h)을 갖는다. 서브-그룹 내의 신호 라인 및 관련 버스에 걸친 저항의 예는 어셈블리(300)에 대해선 약 40.95 옴; 어셈블리(10)에 대해선 21.85 옴; 어셈블리(10a)에 대해선 12.23 옴; 어셈블리(10b)에 대해선 6.73옴인 것으로 추정된다. 따라서, 어셈블리(10, 10a, 10b) 내의 서브-그룹으로의 신호 라인의 배열은 상당히 개선(특히, 신호 라인 및 관련 버스에 걸친 저항의 감소)되게할 수 있다.Figure 19 compares assembly 510 (described above with reference to Figure 15A) to assembly 10, 10a, 10b of another embodiment. The assembly 10 is similar to that described above with reference to Figure 16A. The assemblies 10a and 10b mount additional redundant lanes 15 to form additional sub-groups. Specifically, the assembly 10 has two sub-groups 16a, 16b; Assembly 10a has four sub-groups 16a, 16b, 16c, 16d; Assembly 10b has eight sub-groups 16a, 16b, 16c, 16d, 16e, 16f, 16g, 16h. An example of a resistance across a signal line and an associated bus in a sub-group is about 40.95 ohms for assembly 300; 21.85 ohms for assembly 10; 12.23 ohms for assembly 10a; And 6.73 ohms for assembly 10b. Thus, the arrangement of the signal lines into the sub-groups within the assembly 10, 10a, 10b can make a significant improvement (especially a reduction of the resistance across the signal line and the associated bus).

도 20은 일부 실시예에서 이용될 수 있는 한쌍의 예시적 어셈블리(10c, 10d)의 평면도를 도시한다. 어셈블리(10c)는, 어셈블리의 중앙을 관통해 제1 평면(5)에 관하여 미러링되고 어셈블리의 중앙을 관통하고 제1 평면(5)에 직교하는 제2 평면(7)에 관하여 미러링되는 연결 영역(18a, 18b)을 갖는다. 연결 영역(18b)은 연결 영역(18a, 18b)이 서로 구별될 수 있도록 연결 영역(18a)보다 굵은 라인으로 도시되어있다. 영역(A)은 어셈블리(10c)에서 식별되며, 이러한 영역은 도 21 및 도 27를 참조하여 아래에서보다 상세하게 논의된다.Figure 20 shows a top view of a pair of exemplary assemblies 10c, 10d that may be used in some embodiments. The assembly 10c includes a connection area (not shown) that is mirrored about the first plane 5 through the center of the assembly and passes through the center of the assembly and is mirrored with respect to a second plane 7 orthogonal to the first plane 5 18a, 18b. The connection area 18b is shown as a line thicker than the connection area 18a so that the connection areas 18a and 18b can be distinguished from each other. Region A is identified in assembly 10c, and this region is discussed in more detail below with reference to Figures 21 and 27.

어셈블리(10d)는 어셈블리의 중앙을 관통해 평면(5)에 관하여 미러링되는 연결 영역(18a, 18b)을 갖는다. 영역(B, B')은 어셈블리(10d)에서 식별되며, 이러한 영역은 도 28 및 도 36를 참조하여 아래에서 보다 상세히 논의된다.Assembly 10d has connection areas 18a, 18b that are mirrored with respect to plane 5 through the center of the assembly. Areas B and B 'are identified in assembly 10d, and such regions are discussed in more detail below with reference to Figures 28 and 36. [

또한, 도 21-도 24는 어셈블리(10c)를 도시하고, 배선층(M1, M2, M3)을 도시한다. 도 21은 서로 스택된 배선층을 나타내는 분해도이며, 도 22-도24는 개별 배선층(M1, M2, M3)을 분리하여 도시한다.21 to 24 show the assembly 10c and show the wiring layers M1, M2 and M3. Fig. 21 is an exploded view showing a stacked wiring layer, and Figs. 22 to 24 show the individual wiring layers M1, M2, and M3 separately.

도 22를 참조하면, 배선층(M1)은 실드 라인(32)과 교번하는 신호 라인(30)을 포함한다. 신호 라인 및 실드 라인은 절연 물질(34)에 의해 서로 이격된다. 실드 라인(32)은 Vss로서 식별된 고정된 전압이 공급되는 것으로(즉, 결합된 것으로) 도시되었는데, 그러나 임의의 적절한 전압이 공급될 수도 있다.Referring to FIG. 22, the wiring layer M1 includes a shield line 32 and an alternating signal line 30. FIG. The signal lines and the shield lines are spaced apart from each other by an insulating material (34). The shield line 32 is shown as being supplied (i.e., coupled) with a fixed voltage identified as Vss, but any suitable voltage may be supplied.

신호 라인(30) 및 실드 라인(32)은 예를 들어 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 등), 금속-함유 조성(예를 들어, 금속 실리사이드, 질화금속, 금속 카바이드, 등), 및/또는 도전성으로 도핑된 반도체 물질(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄, 등) 중 하나 이상과 같은 임의의 적합한 전기적으로 도전성의 조성(들)을 포함할 수 있다. 신호 라인(30) 및 실드 라인(32)의 도전성 물질은 균질일 수 있거나, 2개 이상의 이산 조성을 포함할 수 있다. 실드 라인(32)의 도전성 물질은 신호 라인(30)의 도전성 물질과 동일할 수도 있고, 신호 라인의 도전성 물질과 다를 수도 있다.The signal line 30 and the shield line 32 may be formed from a variety of metals such as, for example, titanium, tungsten, cobalt, nickel, platinum, Any suitable electrically conductive composition (s), such as one or more of electrically conductive doped semiconducting materials (e.g., metal carbide, etc.), and / or electrically conductive doped semiconducting materials (e.g. electrically conductive doped silicon, electrically conductive doped germanium, . ≪ / RTI > The conductive material of the signal line 30 and the shield line 32 may be homogeneous or may include two or more discrete compositions. The conductive material of the shield line 32 may be the same as the conductive material of the signal line 30 or may be different from the conductive material of the signal line.

절연 물질(34)은 임의의 적합한 조성을 포함할 수 있고, 일부 실시예에서 이산화 실리콘 및 질화실리콘 중 하나 또는 둘 모두를 포함할 수 있거나, 본질적으로 구성될 수 있거나, 구성될 수 있다. 절연 물질(34)은 균질할 수 있거나, 둘 이상의 이산 조성을 포함할 수 있다.The insulating material 34 may comprise any suitable composition, and in some embodiments may comprise, consist essentially of, or consist of one or both of silicon dioxide and silicon nitride. The insulating material 34 may be homogeneous or may include two or more discrete compositions.

상호연결(22)(이들 중 일부만이 라벨링되었다)은 실드 라인(32)을 따라 도시되었는데, 이러한 상호연결(22)은 배선층(M1)의 실드 라인(32)을 배선층(M2)의 실드 라인(42)(도 23에 도시 됨)과 수직으로 연결하기 위해 이용된다.The interconnect 22 is shown along the shield line 32 which interconnects the shield line 32 of the wiring layer M1 with the shield line 32 of the wiring layer M2 42 (shown in Fig. 23).

도 23을 참조하면, 배선층(M2)은 실드 라인(42)과 교번하는 신호 라인(40)을 포함한다. 신호 라인 및 실드 라인은 절연 물질(34)에 의해 서로 이격되어있다. 실드 라인(42)은 Vss로 식별된 고정된 전압과 결합된 것으로 도시되었는데, 그러나 임의의 적절한 전압과 결합될 수도 있다.Referring to FIG. 23, the wiring layer M2 includes a shield line 42 and an alternate signal line 40. FIG. The signal lines and the shield lines are spaced apart from each other by an insulating material (34). The shield line 42 is shown coupled with a fixed voltage identified as Vss, but may be combined with any suitable voltage.

신호 라인(40) 및 실드 라인(42)은 예를 들어 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 등), 금속-함유 조성(예를 들어, 금속 실리사이드, 질화금속, 금속 카바이드, 등), 및/또는 도전성으로 도핑된 반도체 물질(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄, 등) 중 하나 이상과 같은 임의의 적합한 전기적으로 도전성의 조성(들)을 포함할 수 있다. 신호 라인(40) 및 실드 라인(42)의 도전성 물질은 균질일 수 있거나, 2개 이상의 이산 조성을 포함할 수 있다. 실드 라인(42)의 도전성 물질은 신호 라인(40)의 도전성 물질과 동일할 수도 있고, 신호 라인의 도전성 물질과 다를 수도 있다. 또한, 층(M2)의 라인(40/42)은 층(M1)의 라인(30/32) 중 하나 또는 둘 모두와 동일한 조성이거나, 또는 층(M1)의 라인(30/32) 중 하나 또는 둘 모두와 상이한 조성일 수 있다.The signal line 40 and the shield line 42 may be formed of any suitable material such as, for example, various metals (e.g., titanium, tungsten, cobalt, nickel, platinum, Any suitable electrically conductive composition (s), such as one or more of electrically conductive doped semiconducting materials (e.g., metal carbide, etc.), and / or electrically conductive doped semiconducting materials (e.g. electrically conductive doped silicon, electrically conductive doped germanium, . ≪ / RTI > The conductive material of the signal line 40 and the shield line 42 may be homogeneous or may include two or more discrete compositions. The conductive material of the shield line 42 may be the same as the conductive material of the signal line 40 or may be different from the conductive material of the signal line. It should also be noted that line 40/42 of layer M2 may have the same composition as one or both of lines 30/32 of layer M1 or one of lines 30/32 of layer M1, It can be a different composition from both.

상호연결(22)(이들 중 일부만이 라벨링되었다)은 실드 라인(42)을 따라 도시되었는데, 이러한 상호연결(22)은 배선층(M1)의 실드 라인(32)을 배선층(M2)의 실드 라인(42)(도 22에 도시됨)과 수직으로 연결하기 위해 이용된다. 상호연결(20)(이들 중 일부만이 라벨링되었다)은 실드 라인(42)을 따라 또한 도시되었는데, 이러한 상호연결(20)은 배선층(M2)의 실드 라인(42)을 배선층(M3)의 실드 라인(12)(도 24에 도시됨)과 수직으로 연결하기 위해 이용된다. 상호연결(20)은 쌍 배열로 도시되었다(즉, 2개의 상호연결(20)은 배선층(M2)의 실드 라인(42)이 배선층(M3)의 실드 라인(12)과 연결되는 각각의 위치에 있다). 다른 실시예에서, 단지 단일의 상호연결(20)만이 이러한 위치들 중 적어도 일부에 있을 수 있는데; 일부 실시예들에서, 2개 이상의 상호연결(20)은 이러한 위치들 중 적어도 일부에 있을 수 있다.The interconnect 22 is shown along the shield line 42 which interconnects the shield line 32 of the interconnect layer M1 with the shield line 32 of the interconnect layer M2 42 (shown in FIG. 22). The interconnection 20 is also shown along the shield line 42. This interconnect 20 connects the shield line 42 of the interconnection layer M2 to the shield line 42 of the interconnection layer M3, (Shown in Fig. 24). The interconnections 20 are shown in a paired arrangement (i.e., the two interconnects 20 are located at each location where the shield line 42 of the wiring layer M2 is connected to the shield line 12 of the wiring layer M3) have). In other embodiments, only a single interconnect 20 may be in at least some of these locations; In some embodiments, the two or more interconnects 20 may be in at least some of these locations.

도 24를 참조하면, 배선층(M3)은 실드 라인(12)과 교번하는 신호 라인(14)을 포함한다. 신호 라인 및 실드 라인은 절연 물질(34)에 의해 서로 이격된다. 실드 라인(12)은 Vss로서 식별된 고정 전압과 결합된 것으로 도시되었는데, 그러나 임의의 적절한 전압과 결합될 수도 있다.Referring to Fig. 24, the wiring layer M3 includes a shield line 12 and an alternating signal line 14. [ The signal lines and the shield lines are spaced apart from each other by an insulating material (34). The shield line 12 is shown coupled with a fixed voltage identified as Vss, but may be combined with any suitable voltage.

신호 라인(14) 및 실드 라인(12)은 예를 들어 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 등), 금속-함유 조성(예를 들어, 금속 실리사이드, 질화금속, 금속 카바이드, 등), 및/또는 도전성으로 도핑된 반도체 물질(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄, 등) 중 하나 이상과 같은 임의의 적합한 전기적으로 도전성의 조성(들)을 포함할 수 있다. 신호 라인(14) 및 실드 라인(12)의 도전성 물질은 균질일 수 있거나, 2개 이상의 이산 조성을 포함할 수 있다. 실드 라인(12)의 도전성 물질은 신호 라인(14)의 도전성 물질과 동일할 수도 있고, 신호 라인의 도전성 물질과 다를 수도 있다. 또한, 층(M3)의 라인(12/14)은 층(M1, M2)의 라인(30/32, 40/42) 중 하나 이상과 동일한 조성이거나, 또는 배선층(M1, M2)의 라인(30/32, 40/42) 중 하나 이상과 상이한 조성일 수 있다.The signal line 14 and the shield line 12 may be formed of any suitable material such as, for example, various metals (e.g., titanium, tungsten, cobalt, nickel, platinum, Any suitable electrically conductive composition (s), such as one or more of electrically conductive doped semiconducting materials (e.g., metal carbide, etc.), and / or electrically conductive doped semiconducting materials (e.g. electrically conductive doped silicon, electrically conductive doped germanium, . ≪ / RTI > The conductive material of the signal line 14 and the shield line 12 may be homogeneous or may include two or more discrete compositions. The conductive material of the shield line 12 may be the same as the conductive material of the signal line 14 or may be different from the conductive material of the signal line. The line 12/14 of the layer M3 may have the same composition as at least one of the lines 30/32 and 40/42 of the layers M1 and M2, / 32, 40/42). ≪ / RTI >

상호연결(20)(이들 중 일부만이 라벨링되었다)은 실드 라인(12)을 따라 도시되었는데, 이러한 상호연결(20)은 배선층(M3)의 실드 라인(12)을 배선층(M2)의 실드 라인(42)(도 23에 도시됨)과 수직으로 연결하기 위해 이용된다. 오버레이 영역(18a, 18b)은 도 23 및 도 24에 도식적으로 표시되었고, 이는 상호연결(20)이 배선층(M3)의 실드 라인(12)을 배선층(M2)의 실드 라인(42)과 수직으로 연결하는 영역에 대응한다.The interconnect 20 is shown along the shield line 12 which interconnects the shield line 12 of the wiring layer M3 with the shield line 12 of the wiring layer M2 42 (shown in Fig. 23). The overlay regions 18a and 18b are schematically shown in Figures 23 and 24 so that the interconnect 20 is electrically connected to the shield line 12 of the wiring layer M3 perpendicularly to the shield line 42 of the wiring layer M2 Corresponds to the connecting area.

영역 A는 도 23 및 도 24의 배선층(M2, M3)에 대하여 도식적으로 도시되어 있고, 이러한 영역은 리던던트(더미) 영역(예를 들어, 레인)을 포함한다. 도 23의 실드 라인(42) 중 하나는 이러한 실드 라인을 다른 것과 구별하기 위해 라벨(42a)로 식별되고, 배선층(M2)의 리던던트 영역은 실드 라인(42a)을 따라 넓어진 구조(45)를 포함한다. 도 24의 실드 라인(12) 중 하나는 이러한 실드 라인을 다른 것과 구별하기 위해 라벨(12a)로 식별되고, 배선층(M3)의 리던던트 영역은 실드 라인(12a)을 따라 넓어진 구조(17)를 포함한다.Region A is schematically illustrated for the wiring layers M2 and M3 in Figs. 23 and 24, and this region includes a redundant (dummy) region (e.g., a lane). One of the shield lines 42 of Figure 23 is identified as a label 42a to distinguish this shield line from the others and the redundant area of the wiring layer M2 includes a structure 45 that extends along the shield line 42a do. One of the shield lines 12 of Figure 24 is identified as a label 12a to distinguish these shield lines from others and the redundant area of the wiring layer M3 includes a structure 17 extending along the shield line 12a do.

일부 실시예에서, 도 23 및 도 24의 배선층(M2, M3)은 각각 하측-레벨 배선층 및 상측-레벨 배선층이라 지칭될 수 있고, 도시된 제1 배선 트랙, 제2 배선 트랙, 제3 배선 트랙 및 제4 배선 트랙(도 23 및 도 24에서 제1, 제2, 제3 및 제4 트랙으로 라벨링됨)을 포함하는 것으로 간주될 수 있다. 상측 배선층(M3)의 제1, 제2, 제3 및 제4 배선 트랙은 하측 배선층(M2)의 제1, 제2, 제3 및 제4 배선 트랙 위에 직접 놓이고, 리던던트 영역(즉, 리던던트 레인) 내에 있다.In some embodiments, the wiring layers M2 and M3 in FIGS. 23 and 24 may be referred to as a lower-level wiring layer and an upper-level wiring layer, respectively, and the first wiring track, the second wiring track, And a fourth wiring track (labeled as first, second, third and fourth tracks in Figures 23 and 24). The first, second, third and fourth wiring tracks of the upper wiring layer M3 are directly placed on the first, second, third and fourth wiring tracks of the lower wiring layer M2, and the redundant area Lane).

제1, 제2, 제3 및 제4 배선 트랙은 x-축을 따라 제1 방향으로 연장하고(x-축은 도 23 및 24를 따라 어셈블리(10c)의 부분에 인접하여 도시되었다), 서로 평행하게 연장된다(또는 적어도 서로 실질적으로 평행하며, "실질적으로 평행하다"는 용어는 제조 및 측정의 합리적인 허용오차 내에서 평행을 의미한다). 제1 및 제3 배선 트랙은 이들 사이의 제2 배선 트랙을 샌드위치하며 제2 및 제4 배선 트랙은 이들 사이의 제3 배선 트랙을 샌드위치한다.The first, second, third and fourth wiring tracks extend in a first direction along the x-axis (the x-axis is shown adjacent to the portion of the assembly 10c along Figs. 23 and 24) (Or at least substantially parallel to one another and the term "substantially parallel" means parallel within a reasonable tolerance of manufacture and measurement). The first and third wiring tracks sandwich the second wiring track therebetween, and the second and fourth wiring tracks sandwich the third wiring track therebetween.

일부 실시예에서, 하측-레벨 배선층(M2)은 실드 라인(42a)의 배선에 대응하는 제1 배선을 포함하는 것이 고려될 수 있다. 제1 배선은 제2 배선 트랙을 따라 연장되는 제1 부분(50), 제1 배선 트랙을 따라 연장되는 제2 부분(52), 및 제3 배선 트랙을 따라 연장되는 제3 부분(54)을 갖는 것이 고려될 수 있다. 제1 부분(50)은 제1 측(51) 및 제1 측과 대향하는 관계에 있는 제2 측(53)을 포함하는 것이 고려될 수 있다. 제2 부분(52)은 제1 오프셋 영역(56)에 의해 제1 부분(50)의 제1 측(51)으로부터 오프셋된 것이 고려될 수 있고, 제3 부분(54)은 제2 오프셋 영역(58)에 의해 제2 측(53)으로부터 오프셋된 것이 고려될 수 있다. 도시된 실시예에서, 제1, 제2 및 제3 부분(50, 52, 54)은 x-축 방향을 따라 연장된다. 제2 부분(52)은 y-축을 따라 연장되는 돌출(55, 57)에 의해 제2 배선 트랙으로부터 오프셋된다. 제3 부분(54)은 y-축을 따라 연장되는 돌출(59, 61)에 의해 제2 배선 트랙으로부터 오프셋된다. 제1, 제2 및 제3 부분(50, 52, 54)은 제1 방향(x-축의 방향)을 따라 연장되는 것이 고려될 수 있고, 돌출(55, 57, 59, 61)은 제2 방향(y-축의 방향)을 따라 연장되는 것이 고려될 수 있다. 도시된 실시예에서, 제2 방향은 제1 방향과 직교한다. 다른 실시예에서, 제1 및 제2 방향은 서로 직교하지 않고 서로 교차할 수 있다.In some embodiments, it may be considered that the lower-level wiring layer M2 includes a first wiring corresponding to the wiring of the shield line 42a. The first wiring includes a first portion 50 extending along the second wiring track, a second portion 52 extending along the first wiring track, and a third portion 54 extending along the third wiring track May be considered. It is contemplated that the first portion 50 includes a first side 51 and a second side 53 in opposing relationship to the first side. The second portion 52 may be considered offset from the first side 51 of the first portion 50 by the first offset region 56 and the third portion 54 may be considered offset from the second offset region 56 58 from the second side (53). In the illustrated embodiment, the first, second and third portions 50, 52, 54 extend along the x-axis direction. The second portion 52 is offset from the second wiring track by protrusions 55, 57 extending along the y-axis. The third portion 54 is offset from the second wiring track by protrusions 59, 61 extending along the y-axis. It is contemplated that the first, second and third portions 50,52 and 54 extend along a first direction (the direction of the x-axis), and the projections 55,57, 59 and 61 extend in the second direction (the direction of the y-axis). In the illustrated embodiment, the second direction is orthogonal to the first direction. In another embodiment, the first and second directions are not orthogonal to each other and may intersect with each other.

상측-레벨 배선층(M3)은 제2 배선(실드 라인(12a)의 배선)을 포함하는 것이 고려될 수 있다. 제2 배선(12a)은 상호연결(20a, 20b)를 통해 제1 배선(42a)에 연결된다(상호연결(20a, 20b)은 다른 상호연결(20)과 동일하지만, 이들이 다른 상호연결로부터 개별적으로 식별될 수 있도록 20a 및 20b로 라벨링되었다). 일부 실시예에서, 제2 배선(12a)은 제3 배선 트랙을 따라 연장되는 제4 부분(60)을 포함하고 제2 배선 트랙을 따라 연장되는 제5 부분(62)을 포함하는 것이 고려될 수 있다. 제1 배선(42a)(도 23)의 제3 부분(54)은 상호연결(20a)를 통해 제2 배선(12a)(도 24)의 제4 부분(60)에 전기적으로 결합되고, 제1 배선(42a)(도 23)의 제1 부분(50)은 배선(20b)을 통해 제2 배선(12a)(도 24)의 제5 부분(62)과 전기적으로 결합된다. 도 26은 도 23 및 도 24의 확장 영역의 오버레이를 도시하며, 제4 부분(60)에 제3 부분(54)의 중첩, 및 제1 부분(50)과 제5 부분(62)의 중첩을 도시한다.It can be considered that the upper-level wiring layer M3 includes the second wiring (wiring of the shield line 12a). The second wiring 12a is connected to the first wiring 42a via the interconnections 20a and 20b (the interconnections 20a and 20b are the same as the other interconnections 20, Lt; RTI ID = 0.0 > 20a < / RTI > In some embodiments, it is contemplated that the second wiring 12a includes a fourth portion 60 extending along the third wiring track and a fifth portion 62 extending along the second wiring track have. The third portion 54 of the first wiring 42a (FIG. 23) is electrically coupled to the fourth portion 60 of the second wiring 12a (FIG. 24) via the interconnect 20a, The first portion 50 of the wiring 42a (Figure 23) is electrically coupled to the fifth portion 62 of the second wiring 12a (Figure 24) through the wiring 20b. Figure 26 shows an overlay of the extended region of Figures 23 and 24 and illustrates the overlap of the third portion 54 and the overlap of the first portion 50 and the fifth portion 62 in the fourth portion 60 Respectively.

도 25는 도 23 및 도 24의 라인 25-25를 따른 단면을 도시하며, 상측-레벨 배선층(M3)의 실드 라인(12a)을 하측-레벨 배선층(M2)의 실드 라인(42a)과 전기적으로 결합하는 절연 물질(34)을 관통하여 연장하는 상호연결(20a/20b)를 도시한다. 도시된 실시예가 상호연결(20a/20b)에 대응하는 2개의 컨택 플러그를 도시하지만, 다른 실시예에서는 단지 단일의 컨택 플러그가 있을 수 있고, 또 다른 실시예에서는 2개 이상의 컨택 플러그가 있을 수 있다.25 shows a cross section along the line 25-25 in FIG. 23 and FIG. 24, in which the shield line 12a of the upper-level wiring layer M3 is electrically connected to the shield line 42a of the lower-level wiring layer M2 (20a / 20b) extending through the insulating material (34) to be joined. Although the illustrated embodiment shows two contact plugs corresponding to interconnect 20a / 20b, in other embodiments there may only be a single contact plug, and in another embodiment there may be more than two contact plugs .

일부 실시예에서, 하측-레벨 배선층(M2)의 제1 배선(42a)은 전술한 제1 부분(50), 제2 부분(52) 및 제3 부분(54)을 포함하는 것이 고려될 수 있고, 돌출(57)에 대응하는 제4 부분(이러한 제4 부분은 제1 부분(50)을 제2 부분(52)과 결합시킨다) 및 돌출(59)에 대응하는 제5 부분(제5 부분은 제1 부분(50)을 제3 부분(54)과 결합시킨다)를 포함하는 것이 더욱 고려될 수 있다. 이러한 실시예에서, 상측-레벨 배선층(M3)의 제2 배선(12a)은 제3 배선 트랙을 따라 연장되는 제6 부분으로서 부분(60)과, 제2 배선 트랙을 따라 연장되는 제7 부분으로서 부분(62)을 포함하는 것이 고려될 수 있다. 제2 배선(12a)은 또한 제4 배선 트랙을 따라 연장되는 제8 부분(64), y-축을 따라 연장되고 제7 부분(62)에 제6 부분(60)을 결합하는 제9 부분(66), 및 y-축을 따라 연장되고 제6 부분(60)을 제8 부분(64)과 결합하는 제10 부분(68)을 포함한다. 도 23 및 도 24의 컨택 플러그(20a)는 절연 물질(34)에 대응하는 절연층을 관통하여 제1 배선(42a)의 제3 부분(54)을 제2 배선(12a)의 제6 부분(60)과 결합하는 것이 고려될 수 있고; 유사하게 컨택 플러그(20b)는 절연 물질(34)에 대응하는 절연층을 관통하여 제1 배선(42a)의 제1 부분(50)을 제2 배선(12a)의 제7 부분(62)과 결합하는 것으로 고려될 수 있다.In some embodiments, it is contemplated that the first wiring 42a of the lower-level wiring layer M2 includes the first portion 50, the second portion 52, and the third portion 54 described above A fourth portion corresponding to the projection 57 which engages the first portion 50 with the second portion 52 and a fifth portion corresponding to the projection 59, To engage the first portion 50 with the third portion 54). In this embodiment, the second wiring 12a of the upper-level wiring layer M3 has a portion 60 as a sixth portion extending along the third wiring track and a seventh portion extending along the second wiring track It may be considered to include the portion 62 of FIG. The second wiring 12a also includes an eighth portion 64 extending along the fourth wiring track and a ninth portion 66 extending along the y-axis and joining the sixth portion 60 to the seventh portion 62 And a tenth portion 68 that extends along the y-axis and couples the sixth portion 60 with the eighth portion 64. The contact plugs 20a of Figures 23 and 24 extend through the insulating layer corresponding to the insulating material 34 and extend through the third portion 54 of the first wiring 42a to the sixth portion of the second wiring 12a 60; < / RTI > Similarly, the contact plug 20b penetrates the insulating layer corresponding to the insulating material 34 to connect the first portion 50 of the first wiring 42a to the seventh portion 62 of the second wiring 12a . ≪ / RTI >

일부 실시예에서, 하측-레벨 배선층(M2)은 제1 배선(42a)으로부터 전기적으로 단절되고; 제3 배선 트랙을 따라 제11 부분(70), 제4 배선 트랙을 따라 제12 부분(72), 및 y-축을 따라 연장되어 제11 부분(70)을 제12 부분(72)과 결합하는 제13 부분(71)을 갖는, 제3 배선(40a)(즉, 신호 라인 중 하나)을 더 포함하는 것이 고려될 수 있다.In some embodiments, the lower-level wiring layer M2 is electrically disconnected from the first wiring 42a; An eleventh portion 70 along the third wiring track, a twelfth portion 72 along the fourth wiring track, and a portion extending along the y-axis to couple the eleventh portion 70 with the twelfth portion 72 It may be contemplated to further include a third wire 40a (i.e., one of the signal lines) having a portion 13 of the first wire 40a.

일부 실시예에서, 상측-레벨 배선층(M3)은 제1 배선(12a)과 전기적으로 단절되고; 제2 배선을 따라 제14 부분(80), 제1 배선 트랙을 따라 제15 부분(82), 및 y-축을 따라 연장되어 제14 부분(80)을 제15 부분(82)과 결합하는 제16 부분(83)을 갖는, 제4 배선(14a)(즉, 신호 라인 중 하나)를 더 포함하는 것이 고려될 수 있다.In some embodiments, the upper-level wiring layer M3 is electrically disconnected from the first wiring 12a; A fourth portion 80 extending along the second wiring and a fifteenth portion 82 along the first wiring track and extending along the y-axis to connect the fourteenth portion 80 to the fifteenth portion 82, It may be considered to further include a fourth wiring 14a (i.e., one of the signal lines) having a portion 83. [

일부 실시예에서, 상측-레벨 배선층(M3)의 실드 라인(12a)은 제1 실드 라인이라 지칭될 수 있고, 또 다른 실드 라인(12b)은 제2 실드 라인이라 지칭될 수 있다. 제2 실드 라인(12b)은 제1 배선 트랙을 따라 연장되고, 하측-레벨 배선층(M2)의 실드 라인(42a)의 제2 부분(52)을 수직으로 중첩하는 부분(90)을 갖는다. 실드 라인(12b)의 부분(90)은 20c로서 라벨링된(도 23 및 도 24에 도시되고 또한 도 26에 도시된) 상호연결을 통해 실드 라인(42a)의 부분(52)과 결합된다.In some embodiments, the shield line 12a of the upper-level wiring layer M3 may be referred to as a first shield line and the other shield line 12b may be referred to as a second shield line. The second shield line 12b extends along the first wiring trace and has a portion 90 vertically overlapping the second portion 52 of the shield line 42a of the lower-level wiring layer M2. A portion 90 of shield line 12b is coupled to a portion 52 of shield line 42a through interconnects labeled 20c (shown in Figures 23 and 24 and also in Figure 26).

일부 실시예에서, 실드 라인(42a)의 돌출(55, 57, 59, 61)과 함께, 배선층(M2) 내의 실드 라인(42a)의 제1, 제2 및 제3 부분(50, 52, 54)은 실드 라인(42a)을 따라(도 23에 도시된) 넓어진 구조(45)를 포함하는 것이 고려될 수 있다. 도 27a-도 27c는 이러한 넓어진 구조(45)의 예시적 실시예를 도시한다. 도 27a는 도 23의 넓어진 구조(45)를 도시한다. 이는 돌출(55)(일부 실시예에서는 제5 부분이라 지칭될 수 있음)과 동일한 방향으로 연장되지만 돌출(55)에 관하여 전체적으로 정렬되지 않는(즉, x-축을 따라 변위된) 돌출(59)(일부 실시예에서는 실드 라인(42a)의 제4 부분이라 지칭될 수 있음)를 갖는다. 이는 또는 돌출(57)과 동일한 방향으로 연장하지만 돌출(57)에 대해 전체적으로 정렬되지 않는(즉, 오프셋) 돌출(61)을 갖는다. 대조적으로, 도 27b는 돌출(55)의 영역이 돌출(59)의 영역과 정렬되고 돌출(57)의 영역이 돌출(61)의 영역과 정렬되는 구성을 갖는 넓어진 구조(45a)를 도시한다.In some embodiments, the first, second and third portions 50, 52, 54 of the shield line 42a in the wiring layer M2, together with the projections 55, 57, 59, 61 of the shield line 42a, ) May be considered to include a widened structure 45 (shown in Fig. 23) along the shield line 42a. Figs. 27A-27C illustrate an exemplary embodiment of such a widened structure 45. Fig. Figure 27A shows the widened structure 45 of Figure 23. This may be a protrusion 59 (not shown) that extends in the same direction as protrusion 55 (which in some embodiments may be referred to as the fifth section) but is not totally aligned (i.e., displaced along the x-axis) with respect to protrusion 55 And in some embodiments may be referred to as the fourth portion of shield line 42a. It has a protrusion 61 which extends in the same direction as the protrusion 57 but which is not totally aligned (i.e. offset) with respect to the protrusion 57. 27B shows a widened structure 45a having a configuration in which the area of the protrusion 55 is aligned with the area of the protrusion 59 and the area of the protrusion 57 is aligned with the area of the protrusion 61. In contrast,

도 27a 및 도 27b의 실시예는 실드 라인(42a)의 제2 부분(52)과 제3 부분(54) 사이에 절연 영역(102)을 보유한다. 일부 실시예에서, 각각의 절연 영역(102)은 실드 라인(42a)의 제1 부분(50)과 실드 라인(42a)의 제2 부분(52) 사이의 제1 오프셋 영역(101)에 대응하는 제1 보이드 영역(104)을 포함하고 제1 부분(50)과 제3 부분(54)과 사이에 제2 오프셋 영역(103)에 대응하는 제2 보이드 영역(106)을 포함하는 것이 고려될 수 있다. 영역(104, 106)은 영역이 도전성 물질을 포함하지 않음을 나타내기 위해 "보이드(void)" 영역이라 지칭된다. 이러한 영역은 비어 있거나 비어 있지 않을 수 있음을 이해해야 하고; 예를 들어, 일부 실시예에서, 보이드 영역(104, 106)은 예를 들어 이를테면 이산화 실리콘 및 질화실리콘 중 하나 또는 둘 모두와 같은 절연 물질을 포함할 수 있다.27A and 27B has an insulating region 102 between the second portion 52 and the third portion 54 of the shield line 42a. In some embodiments, each of the isolation regions 102 includes a first portion 50 corresponding to the first offset region 101 between the first portion 50 of the shield line 42a and the second portion 52 of the shield line 42a It may be contemplated to include a second void region 106 that includes a first void region 104 and that corresponds to a second offset region 103 between the first portion 50 and the third portion 54 have. The regions 104 and 106 are referred to as "void" regions to indicate that the regions do not contain a conductive material. It should be appreciated that such areas may be empty or non-empty; For example, in some embodiments, the void regions 104, 106 may include an insulating material such as, for example, one or both of silicon dioxide and silicon nitride, for example.

넓어진 구조(45/45a) 내의 절연 영역(102)은 선택적이며, 도전성 물질로 대체될 수 있다. 예를 들어, 도 27c는 실드 라인(42a)의 도전 물질이 제1 및 제2 오프셋 영역(101, 103)을 채우는 구성(즉, 제1 및 제2 오프셋 영역(101, 103)이 전체적으로 도전 물질로 포함되는 구성)을 갖는 넓어진 구조(45b)를 도시한다.The insulating region 102 within the widened structure 45 / 45a is optional and may be replaced by a conductive material. For example, FIG. 27C shows a configuration in which the conductive material of the shield line 42a fills the first and second offset regions 101 and 103 (i.e., the first and second offset regions 101 and 103 are entirely filled with the conductive material As shown in Fig.

일부 실시예에서, 배선층(M3) 내의 실드 라인(12a)의 제6, 제7, 제8, 제9 및 제10 부분(60, 62, 64, 66, 68)은 도 24의 넓어진 구조(17)를 포함하는 것이 고려될 수 있다. 제9 및 제10 부분(66, 68)은 y-축을 따라 정렬되는 각각의 부분을 포함하고, y-축을 따라 정렬되지 않는 부분을 포함하는 부분을 포함한다. 일부 실시예에서, 제9 부분(66)의 전체는 y-축을 따라 제10 부분(68)의 전체와 정렬될 수 있고; 일부 실시예에서, 제9 부분(66)의 전체는 y-축을 따라 제10 부분(68)의 전체와 정렬되지 않을 수 있다(즉, 제10 부분에 대해 x-축을 따라 변위될 수 있다).In some embodiments, the sixth, seventh, eighth, ninth, and tenth portions 60, 62, 64, 66, 68 of the shield line 12a in the interconnection layer M3 are formed by the widened structure 17 ) May be considered. The ninth and tenth portions 66 and 68 include respective portions that are aligned along the y-axis and portions that include portions that are not aligned along the y-axis. In some embodiments, the entirety of the ninth portion 66 can be aligned with the entirety of the tenth portion 68 along the y-axis; In some embodiments, the entirety of the ninth portion 66 may not be aligned with the entirety of the tenth portion 68 along the y-axis (i.e., can be displaced along the x-axis with respect to the tenth portion).

도 24에 도시된 실시예에서, 실드 라인(12a)의 도전성 물질은 넓혀진 구조(17)에 걸쳐 전체적으로 연장된다. 다른 실시예에서, 도 27a 및 도 27b의 영역(102)과 유사한 절연 영역은 넓어진 구조(17) 내에 제공될 수 있다.In the embodiment shown in Fig. 24, the conductive material of the shield line 12a extends entirely over the widened structure 17. As shown in Fig. In another embodiment, an isolation region similar to the region 102 of Figures 27A and 27B may be provided in the widened structure 17.

도 28-도 31은 어셈블리(10d)(도 20에서 이전에 기술된)를 도시하고, 배선층(M1, M2, M3)을 도시한다. 도 28은 서로 스택된 배선층의 분해도이며, 도 29-도 31은 개별 배선층(M1, M2, M3)을 분리하여 도시한다.FIGS. 28-31 illustrate the assembly 10d (previously described in FIG. 20) and illustrate wiring layers M1, M2, and M3. Fig. 28 is an exploded view of stacked wiring layers, and Figs. 29 to 31 show the individual wiring layers M1, M2, and M3 separately.

도 29를 참조하면, 배선층(M1)은 실드 라인(32)과 교번하는 신호 라인(30)을 포함한다. 신호 라인 및 실드 라인은 절연 물질(34)에 의해 서로 이격되어 있다. 실드 라인(32)은 Vss로 식별된 고정 전압과 결합된 것으로 도시되어 있지만, 임의의 적절한 전압과 결합될 수도 있다.Referring to Fig. 29, the wiring layer M1 includes a shield line 32 and an alternating signal line 30. As shown in Fig. The signal lines and the shield lines are spaced apart from each other by an insulating material (34). The shield line 32 is shown coupled with a fixed voltage identified by Vss, but may be combined with any suitable voltage.

상호연결(22)(이들 중 일부만이 라벨링되었다)은 실드 라인(32)을 따라 도시되었는데, 이러한 상호연결(22)은 배선층(M1)의 실드 라인(32)을 배선층(M2)의 실드 라인(42)(도 30에 도시됨)과 수직으로 연결하기 위해 이용된다. The interconnect 22 is shown along the shield line 32 which interconnects the shield line 32 of the wiring layer M1 with the shield line 32 of the wiring layer M2 42 (shown in FIG. 30).

도 30을 참조하면, 배선층(M2)은 실드 라인(42)과 교번하는 신호 라인(40)을 포함한다. 신호 라인 및 실드 라인은 절연 물질(34)에 의해 서로 이격되어 있다. 실드 라인(42)은 Vss로 식별된 고정 전압과 결합된 것으로 도시되어 있지만, 임의의 적절한 전압과 결합될 수도 있다.Referring to FIG. 30, the wiring layer M2 includes a shield line 42 and an alternating signal line 40. FIG. The signal lines and the shield lines are spaced apart from each other by an insulating material (34). The shield line 42 is shown coupled to a fixed voltage identified by Vss, but may be coupled with any suitable voltage.

상호연결(22)(이들 중 일부만이 라벨링되었다)은 실드 라인(42)을 따라 도시되었는데, 이러한 상호연결(22)은 배선층(M2)의 실드 라인(42)을 배선층(M1)의 실드 라인(32)(도 29에 도시됨)과 수직으로 연결하기 위해 이용된다. 상호연결(20)(이들 중 일부만이 라벨링되었다)은 실드 라인(42)을 따라 도시되었는데, 이러한 상호연결(20)은 배선층(M2)의 실드 라인(42)을 배선층(M3)의 실드 라인(12)(도 31에 도시됨)과 수직으로 연결하기 위해 이용된다. 상호연결(20)은 쌍 배열로 도시되었다(즉, 2개의 상호연결(20)은 배선층(M2)의 실드 라인(42)이 배선층(M3)의 실드 라인(12)과 연결되는 각각의 위치에 있다). 다른 실시예에서, 단지 단일의 상호연결(20)만이 이러한 위치들 중 적어도 일부에 있을 수 있는데; 일부 실시예에서, 2개 이상의 상호연결(20)은 이러한 위치들 중 적어도 일부에 있을 수 있다.The interconnection 22 is shown along the shield line 42 which connects the shield line 42 of the interconnection layer M2 to the shield line 42 of the interconnection layer M1 32 (shown in FIG. 29). The interconnection 20 is shown along the shield line 42. This interconnect 20 connects the shield line 42 of the interconnection layer M2 to the shield line 42 of the interconnection layer M3 12 (shown in Fig. 31). The interconnections 20 are shown in a paired arrangement (i.e., the two interconnects 20 are located at each location where the shield line 42 of the wiring layer M2 is connected to the shield line 12 of the wiring layer M3) have). In other embodiments, only a single interconnect 20 may be in at least some of these locations; In some embodiments, two or more interconnections 20 may be in at least some of these locations.

도 31을 참조하면, 배선층(M3)은 실드 라인(12)과 교번하는 신호 라인(14)을 포함한다. 신호 라인 및 실드 라인은 절연 물질(34)에 의해 서로 이격된다. 실드 라인(12)은 Vss로서 식별된 고정 전압과 결합된 것으로 도시되었는데, 그러나 임의의 적절한 전압과 결합될 수도 있다.Referring to FIG. 31, the wiring layer M3 includes a shield line 12 and an alternate signal line 14. The signal lines and the shield lines are spaced apart from each other by an insulating material (34). The shield line 12 is shown coupled with a fixed voltage identified as Vss, but may be combined with any suitable voltage.

상호연결(20)(이들 중 일부만이 라벨링되었다)은 실드 라인(12)을 따라 도시되었는데, 이러한 상호연결(20)은 배선층(M3)의 실드 라인(12)을 배선층(M2)의 실드 라인(42)(도 30에 도시됨)과 수직으로 연결하기 위해 이용된다. 오버레이 영역(18a, 18b)은 도 30 및 도 31에 도식적으로 표시되었고, 이는 상호연결(20)이 배선층(M3)의 실드 라인(12)을 배선층(M2)의 실드 라인(42)과 수직으로 연결하는 영역에 대응한다.The interconnect 20 is shown along the shield line 12 which interconnects the shield line 12 of the wiring layer M3 with the shield line 12 of the wiring layer M2 42 (shown in FIG. 30). The overlay regions 18a and 18b are schematically shown in Figures 30 and 31 so that the interconnect 20 is electrically connected to the shield line 12 of the wiring layer M3 perpendicularly to the shield line 42 of the wiring layer M2 Corresponds to the connecting area.

영역 B 및 B'는 도 30 및 도 31의 배선층(M2, M3)에 대하여 도식적으로 도시되어 있고, 이러한 영역은 리던던트(더미) 영역(예를 들어, 레인)을 포함한다. 구체적으로, 도 30의 실드 라인(42) 중 하나는 이러한 실드 라인을 다른 것과 구별하기 위해 라벨(42a)로 식별된다. 배선층(M2)의 리던던트 영역은 영역 B에서 실드 라인(42a)을 따라 넓어진 구조(125)를 포함하고, 영역 B'에서 실드 라인(42a)을 따라 넓어진 구조(127)를 포함한다. 도 31의 실드 라인(12) 중 하나는 이러한 실드 라인을 다른 것과 구별하기 위해 라벨(12a)로 식별되고, 배선층(M3)의 리던던트 영역은 각각 영역 B 및 B'에서 실드 라인(12a)을 따라 넓어진 구조(131 및 133)를 포함한다.The regions B and B 'are schematically illustrated for the wiring layers M2 and M3 in FIGS. 30 and 31, and this region includes a redundant (dummy) region (for example, a lane). Specifically, one of the shield lines 42 of FIG. 30 is identified as a label 42a to distinguish these shield lines from others. The redundant region of the wiring layer M2 includes a structure 125 extending along the shield line 42a in the region B and a structure 127 extending along the shield line 42a in the region B ' One of the shield lines 12 of Figure 31 is identified as a label 12a to distinguish these shield lines from others and the redundant areas of the wiring layer M3 are located along the shield lines 12a in regions B and B ' And widened structures 131 and 133.

일부 실시예에서, 도 30 및 도 31의 배선층(M2, M3)은 각각 하측-레벨 배선층 및 상측-레벨 배선층이라 지칭될 수 있고; 도시된 제1 배선 트랙, 제2 배선 트랙, 제3 배선 트랙 및 제4 배선 트랙(도 30 및 도 31)에서 제1, 제2, 제3 및 제4 트랙으로 표기됨)을 포함하는 것이 고려될 수 있다. 상측 배선층(M3)의 제1, 제2, 제3 및 제4 배선 트랙은 하측 배선층(M2)의 제1, 제2, 제3 및 제4 배선 트랙 위에 직접 놓여진다.In some embodiments, the wiring layers M2 and M3 in Figs. 30 and 31 may be referred to as a lower-level wiring layer and an upper-level wiring layer, respectively; It is considered to include the first, second, third and fourth tracks in the illustrated first wiring track, second wiring track, third wiring track and fourth wiring track (FIGS. 30 and 31) . The first, second, third and fourth wiring tracks of the upper wiring layer M3 are directly placed on the first, second, third and fourth wiring tracks of the lower wiring layer M2.

제1, 제2, 제3 및 제4 배선 트랙은 x-축을 따라 제1 방향으로 연장되고, 서로 평행하게(또는 적어도 실질적으로 서로 평행하게) 연장된다. 제1 및 제3 배선 트랙은 이들 사이의 제2 배선 트랙을 샌드위치하고; 제2 및 제4 배선 트랙은 이들 사이의 제3 배선 트랙을 샌드위치한다.The first, second, third and fourth wiring tracks extend in a first direction along the x-axis and extend parallel to (or at least substantially parallel to) each other. The first and third wiring tracks sandwich the second wiring track therebetween; And the second and fourth wiring tracks sandwich the third wiring track therebetween.

일부 실시예에서, 하측-레벨 배선층(M2)은 실드 라인(42a)의 배선에 대응하는 제1 배선을 포함하는 것이 고려될 수 있다. 제1 배선은 도 21 - 도 24의 실시예와 관련하여 전술한 것과 유사한 부분(50, 52, 54)을 갖는 것이 고려될 수 있다. 구체적으로, 제1 배선(42a)은 제2 배선 트랙을 따라 연장되는(그리고 영역 B 및 B' 둘 다에 걸쳐 연장되는) 제1 부분(50), 제1 배선 트랙을 따라(그리고 영역 B'내에서) 연장되는 제2 부분(52), 및 제3 배선 트랙을 따라(그리고 영역 B 내에서) 연장되는 제3 부분(54)을 포함한다. 제1 부분(50)은 제1 측(51) 및 제1 측에 대향 관계에 있는 제2 측(53)을 포함하는 것이 간주될 수 있다. 제2 부분(52)은 제1 오프셋 영역(56)에 의해 제1 부분(50)의 제1 측(51)으로부터 오프셋된 것이 고려될 수 있고, 제3 부분(54)은 제2 오프셋 영역(58)에 의해 제2 측(53)으로부터 오프셋된 것이 고려될 수 있다. 도시된 실시예에서, 제1, 제2 및 제3 부분(50, 52, 54)은 x-축 방향을 따라 연장된다. 제2 부분(52)은 y-축을 따라 연장되는 돌출(55, 57)에 의해 제2 배선 트랙으로부터 오프셋된다. 제3 부분(54)은 y-축을 따라 연장되는 돌출(59, 61)에 의해 제2 배선 트랙으로부터 오프셋된다.In some embodiments, it may be considered that the lower-level wiring layer M2 includes a first wiring corresponding to the wiring of the shield line 42a. It is contemplated that the first wiring has portions 50,52, 54 similar to those described above in connection with the embodiment of Figures 21-24. Specifically, the first wiring 42a includes a first portion 50 extending along the second wiring track (and extending over both regions B and B '), a first portion 50 extending along the first wiring track (and a region B' , And a third portion 54 extending along (and within) the third wiring track. The first portion 50 may be considered to include a first side 51 and a second side 53 in opposed relationship to the first side. The second portion 52 may be considered offset from the first side 51 of the first portion 50 by the first offset region 56 and the third portion 54 may be considered offset from the second offset region 56 58 from the second side (53). In the illustrated embodiment, the first, second and third portions 50, 52, 54 extend along the x-axis direction. The second portion 52 is offset from the second wiring track by protrusions 55, 57 extending along the y-axis. The third portion 54 is offset from the second wiring track by protrusions 59, 61 extending along the y-axis.

상측-레벨 배선층(M3)은 실드 라인(12a)의 배선에 대응하는 제2 배선을 포함하는 것이 고려될 수 있다. 제2 배선(12a)은 제1 배선(42a)에 연결되고, 도 21 - 도 24의 실시예와 관련하여 전술한 것과 유사한 제4 부분(60)을 갖는 것이 고려될 수 있다. 제4 부분(60)은 제3 배선 트랙을 따라 연장되고, 상호연결(20a)를 통해 제1 배선(42a)(도 18)의 제3 부분(54)에 전기적으로 결합된다.The upper-level wiring layer M3 may be considered to include a second wiring corresponding to the wiring of the shield line 12a. It is contemplated that the second wiring 12a is connected to the first wiring 42a and has a fourth portion 60 similar to that described above in connection with the embodiment of Figures 21-24. The fourth portion 60 extends along the third wiring track and is electrically coupled to the third portion 54 of the first wiring 42a (FIG. 18) through the interconnect 20a.

도 32a는 도 30의 라인 32A-32A을 따른 단면을 도시하며, 상측-레벨 배선층(M3)의 실드 라인(12a)을 하측-레벨 배선층(M2)의 실드 라인(42a)과 전기적으로 결합하는 절연 물질(34)을 관통하여 연장하는 상호연결(20a)를 도시한다.32A shows a cross section taken along the line 32A-32A in Fig. 30, in which the shield line 12a of the upper-level wiring layer M3 is electrically insulated from the shield line 42a of the lower-level wiring layer M2 Lt; RTI ID = 0.0 > 20a < / RTI >

상측-레벨 배선층(M3)(도 31)은 도 21 - 도 24의 실시예의 부분(62)과 유사한 제5 부분(62)을 갖는 제3 배선(12b)을 포함한다. 제3 배선(12b)의 제5 부분(62)은 제1 배선 트랙을 따라 연장되고, 상호연결(20b)을 통해 하측-레벨 배선층(M2)(도 30)의 제2 부분(52)과 전기적으로 결합된다. 라인 32B-32B)을 따른 단면이 도 32b에 도시되었고, 이는 상호연결(20b)를 통한 제5 부분(62)과 제2 부분(52)의 결합을 도시한다.The upper-level wiring layer M3 (Figure 31) includes a third wiring 12b having a fifth portion 62 similar to portion 62 of the embodiment of Figures 21-24. The fifth portion 62 of the third wiring 12b extends along the first wiring track and electrically connects to the second portion 52 of the lower-level wiring layer M2 (FIG. 30) through the interconnect 20b Lt; / RTI > A section along line 32B-32B is shown in Fig. 32B, which illustrates the engagement of fifth portion 62 and second portion 52 via interconnect 20b.

일부 실시예에서, 하측-레벨 배선층(M2)의 제1 배선(42a)은 제1 부분(50), 제2 부분(52) 및 제3 부분(54)을 포함하는 것이 고려될 수 있다. 상측-레벨 배선층(M3)은 제2 배선으로서의 배선(12b)을 포함하고 제3 배선으로서의 배선(12a)을 포함하는 것이 고려될 수 있다. 제2 배선(12b)은 제1 배선 트랙을 따라 제4 부분(62)을 포함하고, 제3 배선(12a)은 제3 배선 트랙을 따라 연장되는 제5 부분(60)을 포함한다. 적어도 하나의 컨택 플러그(20b)는 절연 물질층 (34)을 관통하여 제1 배선(42a)의 제2 부분(52)을 제2 배선(12b)의 제4 부분(62)과 결합시키고; 적어도 하나의 컨택 플러그(20a)는 절연 물질층(34)을 관통하여 제1 배선(42a)의 제3 부분(54)을 제3 배선(12a)의 제5 부분(60)과 결합시킨다. 도시된 실시예에서, 제3 배선(12a)은, 제2 배선 트랙을 따라 연장되고 상호연결(20c)을 통해 하측-레벨 배선(42a)(도 30)의 제1 부분(50)과 전기적으로 연결되는 제6 부분(64)을 갖는다. 라인 32C-32C을 따른 단면이 도 32c에 도시되어 있고 이는 상호연결(20c)을 통한 제6 부분(64)과 제1 부분(50)의 결합을 도시한다.In some embodiments, it is contemplated that the first wiring 42a of the lower-level wiring layer M2 includes a first portion 50, a second portion 52, and a third portion 54. In some embodiments, It is conceivable that the upper-level wiring layer M3 includes the wiring 12b as the second wiring and includes the wiring 12a as the third wiring. The second wiring 12b includes a fourth portion 62 along the first wiring track and the third wiring 12a includes a fifth portion 60 extending along the third wiring track. At least one contact plug 20b penetrates through the layer of insulating material 34 to couple the second portion 52 of the first wiring 42a with the fourth portion 62 of the second wiring 12b; At least one contact plug 20a penetrates through the layer of insulating material 34 to join the third portion 54 of the first wiring 42a with the fifth portion 60 of the third wiring 12a. In the illustrated embodiment, the third wiring 12a extends along the second wiring track and is electrically connected to the first portion 50 of the lower-level wiring 42a (FIG. 30) through the interconnect 20c And a sixth portion 64 connected thereto. A cross section along line 32C-32C is shown in Fig. 32C, which illustrates the engagement of the sixth portion 64 and the first portion 50 via interconnect 20c.

일부 실시예에서, 상측-레벨 배선층(M3)의 제3 배선(12a)은 제4 배선 트랙을 따라 연장되는 제7 부분(66)을 더 포함하는 것이 고려될 수 있다. 제5 및 제6 부분(60, 64)은 제1 오프셋 영역(200)에 의해 서로 오프셋되고, 제5 및 제7 부분(60, 66)은 제2 오프셋 영역(202)에 의해 서로 오프셋된다. 제1 및 제2 오프셋 영역(200, 202)은 도 31에 도시된 바와 같이 보이드 영역을 포함할 수 있다. 대안적으로, 제1 및 제2 오프셋 영역(200, 202)은 도 33 및 도 34에 도시된 바와 같이, 실드 라인(12a)의 도전성 물질로 채워질 수 있다(즉, 이러한 도전성 물질을 완전히 포함할 수 있다). 일부 실시예에서, 도 31의 영역(64, 66)은 각각 제7 및 제8 영역으로 지칭될 수 있고, 제2 배선 트랙 및 제4 배선 트랙을 따라 각각 연장된다.In some embodiments, it is contemplated that the third wiring 12a of the upper-level wiring layer M3 further includes a seventh portion 66 extending along the fourth wiring track. The fifth and sixth portions 60 and 64 are offset from each other by the first offset region 200 and the fifth and seventh portions 60 and 66 are offset from each other by the second offset region 202. [ The first and second offset regions 200 and 202 may include a void region as shown in FIG. Alternatively, the first and second offset regions 200 and 202 may be filled with the conductive material of the shield line 12a (i. E., As shown in Figs. 33 and 34) . In some embodiments, regions 64 and 66 of FIG. 31 may be referred to as seventh and eighth regions, respectively, and extend along the second and fourth wiring tracks, respectively.

일부 실시예에서, 하측-레벨 배선층(M2)의 제1 배선(42a)은 제1 및 제2 부분(50, 52)을 서로 결합하기 위해 y-축을 따라 연장되는 제9 부분(돌출(55 또는 57)에 대응하는), 및 제1 부분(50)과 제3 부분(54)을 서로 결합시키기 위해 y-축을 따라 연장되는 제10 부분(돌출(59 또는 61)에 대응하는)을 더 포함하는 것이 고려될 수 있다.In some embodiments, the first wiring 42a of the lower-level wiring layer M2 includes a ninth portion (protrusion 55 or 52) extending along the y-axis for coupling the first and second portions 50, (Corresponding to projections 59 and 61) extending along the y-axis to couple the first portion 50 and the third portion 54 with each other Can be considered.

일부 실시예에서, 제1 배선(42a)의 제1 및 제2 부분(50, 52)은 제3 오프셋 영역(204)에 의해 서로 오프셋된 것이 고려될 수 있고, 제1 배선(42a)의 제1 및 제3 부분(50, 44)은 제4 오프셋 영역(206)에 의해 서로 오프셋된 것이 고려될 수 있다. 제3 및 제4 오프셋 영역(204, 206)은 도 30에 도시된 바와 같이 보이드 영역을 포함할 수 있다. 대안적으로, 제3 및 제4 오프셋 영역(204, 206)은 실드 라인(42a)의 도전성 물질로 채워질 수 있다(즉, 도 35 및 도 36에 도시된 바와 같이, 이러한 도전성 물질을 완전히 포함할 수 있다).The first and second portions 50 and 52 of the first wiring 42a may be considered to be offset from each other by the third offset region 204 and the first and second portions 50 and 52 of the first wiring 42a may be offset from each other by the third offset region 204. In some embodiments, 1 and the third portions 50, 44 may be considered to be offset from each other by the fourth offset region 206. The third and fourth offset regions 204 and 206 may include a void region as shown in FIG. Alternatively, the third and fourth offset regions 204, 206 may be filled with the conductive material of the shield line 42a (i.e., as shown in Figures 35 and 36, .

위에서 논의된 어셈블리는 전자 시스템에서 이용될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈, 및 응용 특정의 모듈에 사용될 수 있으며, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업용 제어 시스템, 항공기, 등과 같은 광범위한 시스템 중 어느 하나일 수 있다. , The assemblies discussed above can be used in electronic systems. Such electronic systems may be used, for example, in memory modules, device drivers, power modules, communication modems, processor modules, and application specific modules, and may include multi-layer, multi-chip modules. The electronic system may be any of a wide variety of systems, such as, for example, a camera, a wireless device, a display, a chipset, a set top box, a game, a light, a vehicle, a watch, a television, a mobile phone, a personal computer, . ,

도면에서 다양한 실시예의 특정 방위는 단지 예시적 목적을 위한 것이며, 실시예는 일부 응용에서 도시된 방위들에 대해 회전될 수 있다. 본원에 제공된 설명 및 다음의 청구 범위는 구조가 도면의 특정 방위에 있는지 아니면 이러한 방위에 대해 회전되는지에 관계없이 다양한 특징 사이에 기술된 관계를 갖는 임의의 구조에 관련된다.The particular orientations of the various embodiments in the figures are for illustrative purposes only, and embodiments may be rotated relative to orientations shown in some applications. The description provided herein and the following claims relate to any structure having a relationship described between various features regardless of whether the structure is in a particular orientation of the figure or rotated about that orientation.

첨부된 도면의 단면도는 단면 내의 특징만을 나타내고, 도면을 단순화하기 위해 달리 표시되지 않는 한 단면 뒤의 물질은 나타내지 않는다.The cross-sectional views of the attached drawings show only the features in the cross-section, and the materials behind the cross-sections are not shown unless otherwise indicated in order to simplify the drawings.

구조가 다른 구조의 "위에" 또는 "대항하여" 있는 것으로서 위에서 언급될 때, 이것은 다른 구조 상에 직접 있을 수 있거나 개재된 구조가 또한 있을 수 있다. 대조적으로, 구조가 다른 구조 "상에 직접" 또는 "직접로 대항하여" 있는 것으로 언급될 때, 개재하는 구조는 존재하지 않는다. 구조가 다른 구조에 "연결"되거나 "결합"되는 것으로 언급될 때, 다른 구조에 직접 연결되거나 결합될 수 있으며, 또는 개재된 구조가 존재할 수 있다. 대조적으로, 구조가 다른 구조에 "직접 연결" 또는 "직접 결합"되는 것으로 언급될 때, 개재된 구조가 존재하지 않는다.When a structure is referred to above as being "on" or "in opposition" to another structure, it may be directly on the other structure or there may also be an intervening structure. In contrast, when a structure is referred to as being " directly on " or "directly against " another structure, there is no intervening structure. When a structure is referred to as being "connected" or " coupled "to another structure, it may be directly connected or coupled to another structure, or intervening structures may exist. In contrast, when a structure is referred to as being "directly coupled" or "directly coupled" to another structure, there is no intervening structure.

일부 실시예는 교번하는 배열로 복수의 제1 실드 라인들(예를 들어, 512) 및 제1 신호 라인들(예를 들어, 514)을 가진 제1 배선 레벨(예를 들어, M3)을 갖는 어셈블리(예를 들어, 510)를 포함한다. 제1 실드 라인들 및 제1 신호 라인들은 제1 방향(예를 들어, 축(503)의 방향)을 따라 연장되는 제1 세그먼트들(예를 들어, 520, 526), 제1 방향을 따라 연장되고 제1 세그먼트들로부터 측방으로 오프셋된 제2 세그먼트들(예를 들어, 522, 528), 및 제1 및 제2 세그먼트들을 상호연결하는 제1 링크 세그먼트들(예를 들어, 524, 530)을 갖는다. 어셈블리는 제1 배선 레벨 아래에, 교번하는 배열로 복수의 제2 실드 라인들(예를 들어, 516) 및 제2 신호 라인들(예를 들어, 518)을 갖는 제2 배선 레벨(예를 들어, M2)을 포함한다. 제2 실드 라인들 및 제2 신호 라인들은 제1 방향을 따라 연장되는 제3 세그먼트들(예를 들어, 532, 538), 제1 방향을 따라 연장되고 제3 세그먼트들로부터 측방으로 오프셋된 제4 세그먼트들(예를 들어, 534, 540), 및 제3 세그먼트들과 제4 세그먼트들을 서로 상호연결하는 제2 링크 세그먼트들(예를 들어, 536, 542)을 갖는다. 제2 실드 라인들의 제4 세그먼트들은 제1 실드 라인들의 제1 세그먼트들 아래로 연장되고 수직 상호연결들(546)을 통해 제1 실드 라인들의 제1 세그먼트들에 전기적으로 결합된다.Some embodiments may have a first wiring level (e.g., M3) having a plurality of first shield lines (e.g., 512) and first signal lines (e.g., 514) in an alternating arrangement Assembly (e. G., 510). The first shield lines and the first signal lines may include first segments (e.g., 520, 526) extending along a first direction (e.g., the direction of the axis 503) (E.g., 522, 528) that are laterally offset from the first segments and first link segments (e.g., 524, 530) that interconnect the first and second segments . The assembly may include a second level of wiring (e.g., 516) having a plurality of second shield lines (e.g., 516) and second signal lines (e.g., 518) , M2. The second shield lines and the second signal lines may include third segments (e.g., 532, 538) extending along the first direction, fourth segments extending along the first direction and offset laterally from the third segments Segments (e.g., 534, 540), and second link segments (e.g., 536, 542) interconnecting the third and fourth segments. The fourth segments of the second shield lines extend under the first segments of the first shield lines and are electrically coupled to the first segments of the first shield lines through the vertical interconnects 546. [

일부 실시예는 교번하는 배열로 복수의 제1 실드 라인들(예를 들어, 512) 및 제1 신호 라인들(예를 들어, 514)을 포함하는 제1 배선 레벨(예를 들어, M3)을 갖는 어셈블리(예를 들어, 510)를 포함한다. 어셈블리는 제1 배선 레벨 아래에, 교번하는 배열로 복수의 제2 실드 라인들(예를 들어, 516) 및 제2 신호 라인들(예를 들어, 518)을 포함하는 제2 배선 레벨(예를 들어, M2)을 갖는다. 제1 실드 라인들 중 하나는 제1 방향(예를 들어, 축(503)의 방향)으로 연장하는 제1 부분(예를 들어, 548), 제2 방향(예를 들어, 축(505)의 방향)으로 연장하는 제2 부분(예를 들어, 550), 및 제1 방향으로 연장되는 제3 부분(예를 들어, 552)을 갖는다. 제2 부분은 제1 부분과 제3 부분을 상호연결한다. 제1 신호 라인들 중 하나는 제1 실드 라인들 중 상기 하나에 바로 인접한다. 제1 신호 라인 중 상기 하나는 제1 실드 라인 중 하나의 제3, 제2 및 제1 부분에 각각 실질적으로 평행한 제4, 제5 및 제6 부분(예를 들어, 554, 556, 558)을 갖는다. 제2 실드 라인들 중 하나는 각각 제1 실드 라인의 제3 부분 및 제1 신호 라인의 제4 부분 밑에 있고 이들과 실질적으로 수직으로 정렬된 제7 및 제8 부분(예를 들어, 560, 562)을 포함한다. 수직 상호연결(예컨대, 546)은 제1 실드 라인 중 상기 하나의 제3 부분을 제2 실드 라인 중 상기 하나의 제7 부분에 전기적으로 연결한다.Some embodiments may include a first wiring level (e.g., M3) that includes a plurality of first shield lines (e.g., 512) and first signal lines (e.g., 514) in an alternating arrangement (E. G., 510). ≪ / RTI > The assembly includes a second level of wiring (e.g., 516) including a plurality of second shield lines (e.g., 516) and second signal lines (e.g., 518) For example, M2. One of the first shield lines may include a first portion (e.g., 548) extending in a first direction (e.g., a direction of axis 503), a second portion (e.g., (E. G., 550) extending in a first direction (e. G., Direction) and a third portion (e. The second portion interconnects the first portion and the third portion. One of the first signal lines is immediately adjacent to the one of the first shield lines. The first one of the first signal lines includes fourth, fifth, and sixth portions (e.g., 554, 556, 558) substantially parallel to the third, second, and first portions of one of the first shield lines, Respectively. One of the second shield lines is connected to the third portion of the first shield line and the seventh and eighth portions (e. G., 560, 562 < RTI ID = 0.0 > ). A vertical interconnect (e.g., 546) electrically connects the one third portion of the first shield line to the one seventh portion of the second shield line.

일부 실시예는 교번하는 배열로 복수의 제1 실드 라인들(예를 들어, 512) 및 제1 신호 라인들(예를 들어, 514)을 포함하는 제1 배선 레벨(예를 들어, M3)을 갖는 어셈블리(예를 들어, 510)를 포함한다. 어셈블리는 제1 배선 레벨 아래에, 교번하는 배열로 복수의 제2 실드 라인들(예를 들어, 516) 및 제2 신호 라인들(예를 들어, 518)을 포함하는 제2 배선 레벨(예를 들어, M2)을 갖는다. 메시 구조(예를 들어, 578)는 제2 실드 라인들과 전기적으로 결합된 제1 실드 라인들을 포함한다. 메시 구조의 제1 실드 라인들 각각은 주로 제1 방향(예를 들어, 축(503)의 방향)을 따라 연장되고, 서로에 대해 측방으로 오프셋된 두 개의 제1 경로들(예를 들어, 580, 582)을 따라 연장된다. 메시 구조의 제2 실드 라인들의 각각은 주로 제1 방향을 따라 연장되고, 서로에 관하여 측방으로 오프셋된 두 개의 제2 경로(예, 590, 592)들을 따라 연장된다. 메시 구조의 제1 실드 라인들은 제1 실드 라인들 각각의 제1 경로들 각각이 제1 실드 라인들의 부분들이 제2 실드 라인들의 부분들을 수직으로 중첩하는 중첩 영역들(예를 들어, 544)을 갖는 것을 제외하고 메시 구조의 제2 실드 라인들로부터 주로 측방으로 오프셋된다. 수직 상호연결들(예를 들어, 546)은 제1 실드 라인들을 제2 실드 라인들에 연결하기 위해 상기 중첩 영역들 내에 있다. 개별 제1 실드 라인의 제1 경로들 중 하나는 개별 제1 실드 라인의 제1 경로들 중 다른 하나와는 상이한 제2 실드 라인 위에 있는 중첩 영역을 갖는다.Some embodiments may include a first wiring level (e.g., M3) that includes a plurality of first shield lines (e.g., 512) and first signal lines (e.g., 514) in an alternating arrangement (E. G., 510). ≪ / RTI > The assembly includes a second level of wiring (e.g., 516) including a plurality of second shield lines (e.g., 516) and second signal lines (e.g., 518) For example, M2. The mesh structure (e.g., 578) includes first shield lines electrically coupled to the second shield lines. Each of the first shield lines of the mesh structure extends primarily along a first direction (e.g., the direction of axis 503) and includes two first paths (e. G., 580 , 582). Each of the second shield lines of the mesh structure extends primarily along the first direction and along two second paths (e.g., 590, 592) that are laterally offset relative to each other. The first shield lines of the mesh structure may include overlapping regions (e.g., 544) in which each of the first paths of each of the first shield lines overlaps portions of the second shield lines vertically with portions of the first shield lines But offset sideways mainly from the second shield lines of the mesh structure. Vertical interconnections (e. G., 546) are within the overlap regions to connect the first shield lines to the second shield lines. One of the first paths of the respective first shield lines has an overlapping area on the second shield line different from the other one of the first paths of the respective first shield lines.

일부 실시예는 기판 위의 제1, 제2, 제3 및 제4 배선 트랙들을 갖는 어셈블리를 포함한다. 제1, 제2, 제3 및 제4 배선 트랙들은 제1 방향으로 연장한다. 제1 및 제3 배선 트랙들은 이들 사이에 제2 배선 트랙을 샌드위치하고, 제2 및 제4 배선 트랙들은 이들 사이에 제3 배선 트랙을 샌드위치한다. 하측-레벨 배선층은 제2 배선 트랙을 따라 연장되는 제1 부분, 제1 배선 트랙을 따라 연장되는 제2 부분, 제3 배선 트랙을 따라 연장되는 제3 부분을 갖는 제1 배선을 포함한다. 제2 부분은 제1 오프셋 영역에 의해 제1 부분의 제1 측을 따라 오프셋되고, 제3 부분은 제2 오프셋 영역에 의해 제1 부분의 제2 측을 따라 오프셋된다. 제1 측은 제2 측과 대향하는 관계에 있다. 상측-레벨 배선층은 제1 배선에 전기적으로 연결되고 제3 배선 트랙을 따라 연장되는 제4 부분을 갖는 제2 배선을 포함한다. 제1 배선의 제3 부분은 제2 배선의 제4 부분과 전기적으로 결합된다.Some embodiments include an assembly having first, second, third and fourth wiring tracks on a substrate. The first, second, third and fourth wiring tracks extend in a first direction. The first and third wiring tracks sandwich the second wiring track therebetween, and the second and fourth wiring tracks sandwich the third wiring track therebetween. The lower-level wiring layer includes a first portion extending along the second wiring track, a second portion extending along the first wiring track, and a first wiring having a third portion extending along the third wiring track. The second portion is offset along the first side of the first portion by the first offset region and the third portion is offset along the second side of the first portion by the second offset region. The first side is in a facing relationship with the second side. The upper-level wiring layer includes a second wiring having a fourth portion electrically connected to the first wiring and extending along the third wiring track. The third portion of the first wiring is electrically coupled to the fourth portion of the second wiring.

일부 실시예는 기판 위에 제1, 제2, 제3 및 제4 배선 트랙을 갖는 어셈블리를 포함한다. 제1, 제2, 제3 및 제4 배선 트랙들은 제1 방향으로 연장하고 서로 실질적으로 평행하다. 제1 및 제3 배선 트랙들은 이들 사이에 제2 배선 트랙을 샌드위치하고, 제2 및 제4 배선 트랙들은 이들 사이에 제3 배선 트랙을 샌드위치한다. 하측-레벨 배선층은 제1 배선을 포함한다. 제1 배선은 제2 배선 트랙을 따라 연장되는 제1 부분, 제1 배선 트랙을 따라 연장되는 제2 부분, 제3 배선 트랙을 따라 연장되는 제3 부분, 제1 부분과 제2 부분을 결합하도록 제1 방향과 교차하는 제2 방향으로 연장되는 제4 부분, 및 제1 부분과 제3 부분을 결합하도록 제2 방향으로 연장되는 제5 부분을 포함한다. 상측-레벨 배선층은 제1 배선에 전기적으로 연결된 제2 배선을 포함한다. 제2 배선은 제3 배선 트랙을 따라 연장되는 제6 부분, 제2 배선 트랙을 따라 연장되는 제7 부분, 제4 배선 트랙을 따라 연장되는 제8 부분, 제6 부분과 제7 부분을 결합하도록 제2 방향으로 연장되는 제9 부분, 및 제6 부분과 제8 부분을 결합하도록 제2 방향으로 연장되는 제10 부분을 포함한다.Some embodiments include an assembly having first, second, third and fourth wiring tracks on a substrate. The first, second, third and fourth wiring tracks extend in a first direction and are substantially parallel to each other. The first and third wiring tracks sandwich the second wiring track therebetween, and the second and fourth wiring tracks sandwich the third wiring track therebetween. The lower-level wiring layer includes a first wiring. The first wiring includes a first portion extending along the second wiring track, a second portion extending along the first wiring track, a third portion extending along the third wiring track, a first portion extending along the second wiring track, A fourth portion extending in a second direction that intersects the first direction, and a fifth portion extending in the second direction to couple the first portion and the third portion. The upper-level wiring layer includes a second wiring electrically connected to the first wiring. The second wiring may include a sixth portion extending along the third wiring track, a seventh portion extending along the second wiring track, an eighth portion extending along the fourth wiring track, A ninth portion extending in a second direction, and a tenth portion extending in a second direction to engage the sixth portion and the eighth portion.

일부 실시예는 기판 위에 제1, 제2, 제3 및 제4 배선 트랙을 갖는 어셈블리를 포함한다. 제1, 제2, 제3 및 제4 배선 트랙은 제1 방향으로 연장되고 서로 실질적으로 평행하다. 제1 및 제3 배선 트랙은 이들 사이의 제2 배선 트랙을 샌드위치하고, 제2 및 제4 배선 트랙은 이들 사이의 제3 배선 트랙을 샌드위치한다. 하측-레벨 배선층은 제1 배선을 포함한다. 제1 배선은 제2 배선 트랙을 따라 연장되는 제1 부분, 제1 배선 트랙을 따라 연장되는 제2 부분, 및 제3 배선 트랙을 따라 연장되는 제3 부분을 포함한다. 상측-레벨 배선층은 제1 배선에 전기적으로 연결된 제2 및 제3 배선을 포함한다. 제2 배선은 제1 배선 트랙을 따라 연장되는 제4 부분을 포함하고, 제3 배선은 제3 배선 트랙을 따라 연장되는 제5 부분을 포함한다. 절연층은 하측-레벨 배선층과 상측-레벨 배선층 사이에 있다. 적어도 하나의 컨택 플러그는 제1 배선의 제2 부분과 제2 배선의 제4 부분을 결합하기 위해 절연층을 관통한다. 적어도 하나의 컨택 플러그는 제1 배선의 제3 부분과 제3 배선의 제5 부분을 결합하기 위해 절연층을 관통한다.Some embodiments include an assembly having first, second, third and fourth wiring tracks on a substrate. The first, second, third and fourth wiring tracks extend in a first direction and are substantially parallel to each other. The first and third wiring tracks sandwich the second wiring track therebetween, and the second and fourth wiring tracks sandwich the third wiring track therebetween. The lower-level wiring layer includes a first wiring. The first wiring includes a first portion extending along the second wiring track, a second portion extending along the first wiring track, and a third portion extending along the third wiring track. The upper-level wiring layer includes second and third wirings electrically connected to the first wiring. The second wiring includes a fourth portion extending along the first wiring track and the third wiring includes a fifth portion extending along the third wiring track. The insulating layer is between the lower-level wiring layer and the upper-level wiring layer. At least one contact plug penetrates the insulating layer to join the second portion of the first wiring and the fourth portion of the second wiring. At least one contact plug penetrates the insulating layer to join the third portion of the first wiring and the fifth portion of the third wiring.

Claims (22)

어셈블리로서,
교번하는 배열로 복수의 제1 실드 라인(shield line)들 및 제1 신호 라인(signal line)들을 포함하는 제1 배선 레벨로서, 상기 제1 실드 라인들 및 제1 신호 라인들 각각은 제1 방향을 따라 연장되는 제1 세그먼트들, 상기 제1 방향을 따라 연장되고 상기 제1 세그먼트들로부터 측방으로 오프셋된(offset) 제2 세그먼트들, 및 상기 제1 및 제2 세그먼트들을 상호연결하는 제1 링크 세그먼트(linking segment)들을 갖는, 상기 제1 배선 레벨;
상기 제1 배선 레벨 아래에, 교번하는 배열로 복수의 제2 실드 라인들 및 제2 신호 라인들을 포함하는 제2 배선 레벨로서, 상기 제2 실드 라인들 및 제2 신호 라인들 각각은 상기 제1 방향을 따라 연장되는 제3 세그먼트들, 상기 제1 방향을 따라 연장되고 상기 제3 세그먼트들로부터 측방으로 오프셋된 제4 세그먼트들, 및 상기 제3 세그먼트들과 상기 제4 세그먼트들을 서로 상호연결하는 제2 링크 세그먼트들을 갖는, 상기 제2 배선 레벨; 및
상기 제1 실드 라인들의 상기 제1 세그먼트들 아래로 연장되고 수직 상호연결들을 통해 상기 제1 실드 라인들의 상기 제1 세그먼트들에 전기적으로 결합되는, 상기 제2 실드 라인들의 상기 제4 세그먼트들을 포함하는, 어셈블리.As an assembly,
A first wiring level comprising a plurality of first shield lines and first signal lines in an alternating arrangement, wherein each of the first shield lines and the first signal lines is in a first direction First segments extending along the first direction and offset laterally offset from the first segments, and first segments interconnecting the first and second segments, wherein the first segments extend along the first direction and are laterally offset from the first segments, The first wiring level having segments (linking segments);
A second wiring level below the first wiring level, the second wiring level including a plurality of second shield lines and second signal lines in an alternating arrangement, wherein each of the second shield lines and the second signal lines includes a first wiring level, A fourth segment extending along the first direction and laterally offset from the third segments, and a second segment interconnecting the third segments and the fourth segments, The second wiring level having two link segments; And
Wherein the first and second shield lines extend under the first segments of the first shield lines and are electrically coupled to the first segments of the first shield lines via vertical interconnections, , Assembly. 청구항 1에 있어서, 상기 제1 링크 세그먼트들은 상기 제1 및 제2 세그먼트들에 실질적으로 직교하여 연장하는, 어셈블리.The assembly of claim 1, wherein the first link segments extend substantially perpendicular to the first and second segments. 청구항 2에 있어서, 상기 제1 링크 세그먼트들은 제2 방향을 따라 연장되고, 상기 제2 링크 세그먼트들은 또한 상기 제2 방향을 따라 연장하는, 어셈블리.3. The assembly of claim 2, wherein the first link segments extend along a second direction and the second link segments extend along the second direction. 청구항 1에 있어서, 개별 제1 실드 라인은 개별 제1 실드 라인 제1 세그먼트와 개별 제1 실드 라인 제2 세그먼트를 가지며;
상기 개별 제1 실드 라인에 바로 인접한 개별 제1 신호 라인은 개별 제1 신호 제1 세그먼트 및 개별 제1 신호 라인 제2 세그먼트를 가지며;
상기 제1 링크 세그먼트들은 상기 개별 제1 실드 라인 제1 세그먼트를 상기 개별 제1 실드 라인 제2 세그먼트와 상호연결하는 개별 제1 실드 라인 링크 세그먼트를 포함하고, 상기 개별 제1 실드 라인 제1 세그먼트를 상기 개별 제1 실드 라인 제2 세그먼트와 상호연결하는 개별 제1 신호 라인 링크 세그먼트를 포함하고;
상기 개별 제1 실드 라인 링크 세그먼트는 제1 거리만큼 제1 방향을 따라 상기 개별 제1 신호 라인 링크 세그먼트로부터 오프셋되고;
개별 제2 실드 라인은 상기 개별 제1 신호 라인의 제1 세그먼트의 영역 아래에 개별 제2 실드 라인 제3 세그먼트, 및 상기 제1 실드 라인 제1 세그먼트의 영역 아래에 상기 개별 제1 신호 라인 제2 세그먼트의 영역 아래로 연장하는 개별 제2 실드 라인 제4 세그먼트를 가지며, 상기 개별 제2 실드 라인 제3 세그먼트와 상기 개별 제2 실드 라인 제4 세그먼트 사이에 개별 제2 링크 세그먼트를 가지며;
상기 개별 제2 실드 라인 제4 세그먼트는 상기 수직 상호연결들 개개를 통해 상기 개별 제1 실드 라인 제1 세그먼트에 전기적으로 결합되고;
상기 개별 제2 링크 세그먼트는 제2 거리만큼 상기 제1 방향을 따라 상기 개별 제1 신호 라인 링크 세그먼트로부터 오프셋되고; 및
상기 제2 거리는 상기 제1 거리보다 큰, 어셈블리.The method of claim 1, wherein the first separate shield line has a respective first first shield line first segment and a respective first shield line second segment;
Each separate first signal line immediately adjacent to the respective first shield line has a respective first signal first segment and a respective first signal line second segment;
Wherein the first link segments comprise a respective first shield line link segment interconnecting the individual first shield line first segment with the respective first shield line second segment and wherein the individual first shield line first segment A separate first signal line link segment interconnecting the individual first shield line second segment;
The individual first shield line link segments are offset from the respective first signal line link segments along a first direction by a first distance;
Each separate second shield line is connected to a respective second shield line third segment below the region of the first segment of the respective first signal line and a second second shield line segment below the region of the first shield line first segment, Segment having a respective second second shield line fourth segment extending below the region of the segment and having a separate second link segment between the respective second shield line third segment and the respective second shield line fourth segment;
The separate second shield line fourth segment being electrically coupled to the respective first shield line first segment through each of the vertical interconnects;
The discrete second link segments are offset from the discrete first signal line link segments along the first direction by a second distance; And
Wherein the second distance is greater than the first distance. 청구항 4에 있어서, 상기 제2 거리는 상기 제1 거리의 적어도 2배인, 어셈블리.5. The assembly of claim 4, wherein the second distance is at least twice the first distance. 청구항 1에 있어서, 상기 제1 실드 라인들은 모두 Vss와 전기적으로 연결되고; 및
상기 제2 실드 라인은 모두 Vss에 전기적으로 연결된, 어셈블리.The plasma display panel of claim 1, wherein the first shield lines are all electrically connected to Vss; And
And the second shield line is electrically connected to Vss. 청구항 1에 있어서, 상기 제1 실드 라인들은 Vdd와 전기적으로 연결된 일부 라인들 및 Vss와 전기적으로 연결된 일부 라인들을 포함하고; 및
상기 제2 실드 라인들은 Vdd에 전기적으로 연결된 일부 라인들 및 Vss에 전기적으로 연결된 일부 라인들을 포함하는, 어셈블리.The plasma display panel of claim 1, wherein the first shield lines include some lines electrically coupled to Vdd and some lines electrically coupled to Vss; And
Said second shield lines comprising some lines electrically connected to Vdd and some lines electrically connected to Vss. 청구항 1에 있어서, 상기 수직 상호연결들은 제1 세트의 수직 상호연결들이고, 그리고
상기 제2 배선 레벨 아래에, 교번하는 배열로 복수의 제3 실드 라인들 및 제3 신호 라인들을 포함하는 제3 배선 레벨;
상기 제3 및 제4 세그먼트들에 실질적으로 직교하여 연장하는 상기 제3 실드 라인들 및 제3 신호 라인들; 및
제2 세트의 수직 상호연결들을 통해 상기 제2 실드 라인들의 상기 제3 및 제4 세그먼트들에 전기적으로 결합되는 상기 제3 실드 라인들을 포함하는, 어셈블리.The method of claim 1, wherein the vertical interconnects are a first set of vertical interconnects, and
A third wiring level below the second wiring level, the third wiring level including a plurality of third shield lines and third signal lines in an alternating arrangement;
The third shield lines and the third signal lines extending substantially perpendicular to the third and fourth segments; And
And the third shield lines being electrically coupled to the third and fourth segments of the second shield lines through a second set of vertical interconnections. 어셈블리로서,
교번하는 배열로 복수의 제1 실드 라인들 및 제1 신호 라인들을 포함하는 제1 배선 레벨;
상기 제1 배선 레벨 아래에, 교번하는 배열로 복수의 제2 실드 라인들 및 제2 신호 라인들을 포함하는 제2 배선 레벨;
상기 제2 실드 라인들과 전기적으로 결합된 상기 제1 실드 라인들을 포함하는 메시 구조(mesh structure)로서, 상기 메시 구조의 상기 제1 실드 라인들 각각은 주로 제1 방향을 따라 연장되고, 서로에 대해 측방으로 오프셋된 2개의 제1 경로들을 따라 연장되며; 상기 메시 구조의 상기 제2 실드 라인들 각각은 주로 상기 제1 방향을 따라 연장되고, 서로에 대해 측방으로 오프셋된 2개의 제2 경로들을 따라 연장되는 것인, 상기 메시 구조;
상기 메시 구조의 상기 제1 실드 라인들은 상기 제1 실드 라인들 각각의 상기 제1 경로들 각각이 상기 제1 실드 라인들의 부분들이 상기 제2 실드 라인들의 부분들을 수직으로 중첩하는 중첩 영역(overlap region)들을 갖는 것을 제외하고 상기 메시 구조의 상기 제2 실드 라인들로부터 주로 측방으로 오프셋되고; 수직 상호연결들은 상기 제1 실드 라인들을 상기 제2 실드 라인들에 연결하기 위해 상기 중첩 영역들 내에 있고; 및
개별 제1 실드 라인의 제1 경로들 중 하나는 개별 제1 실드 라인의 상기 제1 경로들 중 다른 경로와 상이한 제2 실드 라인 위에 있는 중첩 영역을 갖는, 어셈블리.As an assembly,
A first wiring level including a plurality of first shield lines and first signal lines in an alternate arrangement;
A second wiring level below the first wiring level, the second wiring level including a plurality of second shield lines and second signal lines in an alternating arrangement;
A mesh structure comprising the first shield lines electrically coupled to the second shield lines, wherein each of the first shield lines of the mesh structure extends predominantly along a first direction, Extending along two first paths offset laterally relative to the first path; Wherein each of the second shield lines of the mesh structure extends along the second two paths that extend predominantly along the first direction and offset sideways relative to each other;
Wherein the first shield lines of the mesh structure are formed in such a manner that each of the first paths of each of the first shield lines includes an overlap region where portions of the first shield lines vertically overlap portions of the second shield lines ≪ / RTI > of the mesh structure; Vertical interconnects are in said overlap regions to connect said first shield lines to said second shield lines; And
Wherein one of the first paths of the respective first shield lines has an overlap region that is above a second one of the first paths of the respective first shield lines. 청구항 9에 있어서, 상기 제1 실드 라인 각각은 상기 2개의 제1 경로들을 서로 연결하는 제1 브리지 영역(bridging region)을 포함하는, 어셈블리.10. The assembly of claim 9, wherein each of the first shield lines includes a first bridging region connecting the two first paths to each other. 청구항 10에 있어서, 상기 제1 브리지 영역은 상기 제1 방향과 실질적으로 직교하는 제2 방향을 따라 연장하는, 어셈블리.11. The assembly of claim 10, wherein the first bridge region extends along a second direction that is substantially orthogonal to the first direction. 청구항 10에 있어서, 상기 제2 실드 라인들 각각은 상기 2개의 제2 경로들을 서로 연결하는 제2 브리지 영역을 포함하는, 어셈블리.11. The assembly of claim 10, wherein each of the second shield lines includes a second bridge region connecting the two second paths to each other. 청구항 12에 있어서, 상기 제1 및 제2 브리지 영역들은 상기 제1 방향과 실질적으로 직교하는 제2 방향을 따라 연장하는, 어셈블리.13. The assembly of claim 12, wherein the first and second bridge regions extend along a second direction that is substantially orthogonal to the first direction. 청구항 9에 있어서, 상기 제2 배선 레벨 아래에, 복수의 제3 실드 라인들을 포함하는 제3 배선 레벨을 포함하고; 상기 제3 실드 라인들은 주로 상기 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장되며; 상기 수직 상호연결들은 제1 수직 상호연결 세트에 대응하고, 상기 제3 실드 라인들은 제2 수직 상호연결 세트를 통해 상기 제2 실드 라인들에 전기적으로 결합되는, 어셈블리.The method of claim 9, further comprising a third wiring level below the second wiring level, the third wiring level comprising a plurality of third shield lines; The third shield lines extending along a second direction that is substantially orthogonal to the first direction; Wherein the vertical interconnections correspond to a first set of vertical interconnects and the third shield lines are electrically coupled to the second shield lines through a second set of vertical interconnects. 어셈블리로서,
기판 위에 제1, 제2, 제3 및 제4 배선 트랙들로서, 상기 제1, 제2, 제3 및 제4 배선 트랙들은 제1 방향으로 연장하고 서로 실질적으로 평행하며, 상기 제1 및 제3 배선 트랙들은 그 사이에 상기 제2 배선 트랙을 샌드위치하고, 상기 제2 및 제4 배선 트랙들은 그 사이에 상기 제3 배선 트랙을 샌드위치하는, 상기 제1, 제2, 제3 및 제4 배선 트랙들;
제1 배선을 포함하는 하측-레벨 배선층으로서, 상기 제1 배선은 상기 제2 배선 트랙을 따라 연장되는 제1 부분, 상기 제1 배선 트랙을 따라 연장되는 제2 부분, 상기 제3 배선 트랙을 따라 연장되는 제3 부분, 상기 제1 부분과 상기 제2 부분을 결합하도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제4 부분, 및 상기 제1 부분과 상기 제3 부분을 결합하도록 상기 제2 방향으로 연장되는 제5 부분을 포함하는, 상기 하측-레벨 배선층; 및
상기 제1 배선에 전기적으로 연결된 제2 배선을 포함하는 상측-레벨 배선층으로서, 상기 제2 배선은 상기 제3 배선 트랙을 따라 연장되는 제6 부분, 상기 제2 배선 트랙을 따라 연장되는 제7 부분, 상기 제4 배선 트랙을 따라 연장되는 제8 부분, 상기 제6 부분과 상기 제7 부분을 결합하도록 상기 제2 방향으로 연장되는 제9 부분, 및 상기 제6 부분과 상기 제8 부분을 결합하도록 상기 제2 방향으로 연장되는 제10 부분을 포함하는, 상기 상측-레벨 배선층을 포함하는, 어셈블리.As an assembly,
The first, second, third and fourth wiring tracks on the substrate, wherein the first, second, third and fourth wiring tracks extend in a first direction and are substantially parallel to each other, Third and fourth wiring tracks sandwiching the third wiring track therebetween, wherein the first and second wiring tracks sandwich the second wiring track therebetween, and the second and fourth wiring tracks sandwich the third wiring track therebetween. field;
A lower-level wiring layer comprising a first wiring, the first wiring comprising a first portion extending along the second wiring track, a second portion extending along the first wiring track, a second portion extending along the first wiring track, A fourth portion extending in a second direction that intersects the first direction to engage the first portion and the second portion, and a third portion extending in a second direction that intersects the first portion and the third portion, The lower-level wiring layer including a fifth portion extending in two directions; And
An upper-level wiring layer including a second wiring electrically connected to the first wiring, the second wiring includes a sixth portion extending along the third wiring track, a seventh portion extending along the second wiring track, An eighth portion extending along the fourth wiring track, a ninth portion extending in the second direction to couple the sixth portion and the seventh portion, and a third portion extending in the second direction to couple the sixth portion and the eighth portion And an upper portion that extends in the second direction. 청구항 15에 있어서, 상기 하측-레벨 배선층과 상기 상측-레벨 배선층 사이에 절연층, 및 상기 제1 배선의 상기 제1 부분과 상기 제2 배선의 상기 제7 배선을 결합하기 위해 상기 절연층을 관통하는 적어도 하나의 컨택 플러그(contact plug)를 더 포함하는, 어셈블리.16. The semiconductor device according to claim 15, further comprising: an insulating layer between the lower-level wiring layer and the upper-level wiring layer, and an insulating layer penetrating the insulating layer to join the first portion of the first wiring and the seventh wiring of the second wiring. The at least one contact plug. 청구항 15에 있어서, 상기 하측-레벨 배선층과 상기 상측-레벨 배선층 사이에 절연층, 및 상기 제1 배선의 상기 제3 부분과 상기 제2 배선의 상기 제6 배선을 결합하기 위해 상기 절연층을 관통하는 적어도 하나의 컨택 플러그를 더 포함하는, 어셈블리.16. The semiconductor device according to claim 15, further comprising: an insulating layer between the lower-level wiring layer and the upper-level wiring layer, and a second wiring of the second wiring, The at least one contact plug. 청구항 15에 있어서, 상기 제4 부분 및 상기 제5 부분은 상기 제2 방향으로 일렬로 정렬된 각각의 부분들을 포함하고, 상기 제9 부분 및 상기 제10 부분은 상기 제2 방향으로 일렬로 정렬된 각각의 부분들을 포함하는, 어셈블리.16. The method of claim 15, wherein the fourth portion and the fifth portion comprise respective portions aligned in a row in the second direction, and wherein the ninth portion and the tenth portion are aligned in a line in the second direction Each assembly comprising a respective portion. 청구항 15에 있어서, 상기 제4 부분은 상기 제2 방향에서 상기 제5 부분과 정렬되지 않고 상기 제9 부분은 상기 제2 방향에서 상기 제10 부분과 정렬되지 않는, 어셈블리.16. The assembly of claim 15, wherein the fourth portion is not aligned with the fifth portion in the second direction and the ninth portion is not aligned with the tenth portion in the second direction. 청구항 15에 있어서, 상기 제1 배선 및 상기 제2 배선 각각은 고정된 전압이 공급되는, 어셈블리.16. The assembly according to claim 15, wherein each of the first wiring and the second wiring is supplied with a fixed voltage. 청구항 15에 있어서, 상기 하측-레벨 배선층은 상기 제1 배선으로부터 전기적으로 단절된 제3 배선을 더 포함하고, 상기 제3 배선은 상기 제3 배선 트랙을 따라 연장되는 제11 부분, 상기 제4 배선을 따라 연장되는 제12 부분, 및 상기 제11 부분과 상기 제12 부분을 결합하기 위해 상기 제2 방향으로 연장되는 제13 부분을 포함하는, 어셈블리.16. The semiconductor device according to claim 15, wherein the lower-level wiring layer further comprises a third wiring electrically disconnected from the first wiring, the third wiring includes an eleventh part extending along the third wiring track, And a thirteenth portion extending in the second direction to engage the eleventh portion and the twelfth portion. 청구항 15에 있어서, 상기 상측-레벨 배선층은 상기 제2 배선으로부터 전기적으로 단절된 제4 배선을 더 포함하고, 상기 제4 배선은 상기 제2 배선 트랙을 따라 연장되는 제14 부분, 상기 제1 배선을 따라 연장되는 제15 부분, 및 상기 제14 부분과 상기 제15 부분을 결합하기 위해 상기 제2 방향으로 연장되는 제16 부분을 포함하는, 어셈블리.16. The semiconductor device according to claim 15, wherein the upper-level wiring layer further includes a fourth wiring electrically disconnected from the second wiring, the fourth wiring includes a fourteenth part extending along the second wiring track, A fifteenth portion extending along the second direction and a sixteenth portion extending in the second direction to engage the fourteenth portion and the fifteenth portion.
KR1020187025272A 2016-05-16 2017-03-29 Assembly with shield line at upper wiring level electrically coupled to shield line at lower wiring level KR102105785B1 (en)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US15/155,334 US9754872B1 (en) 2016-05-16 2016-05-16 Assemblies having shield lines of an upper wiring level electrically coupled with shield lines of a lower wiring level
US15/155,334 2016-05-16
US15/456,254 2017-03-10
US15/456,254 US10304771B2 (en) 2017-03-10 2017-03-10 Assemblies having shield lines of an upper wiring layer electrically coupled with shield lines of a lower wiring layer
PCT/US2017/024835 WO2017200639A1 (en) 2016-05-16 2017-03-29 Assemblies having shield lines of an upper wiring level electrically coupled with shield lines of a lower wiring level

Publications (2)

Publication Number Publication Date
KR20180101725A true KR20180101725A (en) 2018-09-13
KR102105785B1 KR102105785B1 (en) 2020-06-29

Family

ID=60325529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187025272A KR102105785B1 (en) 2016-05-16 2017-03-29 Assembly with shield line at upper wiring level electrically coupled to shield line at lower wiring level

Country Status (3)

Country Link
KR (1) KR102105785B1 (en)
CN (1) CN108701676B (en)
WO (1) WO2017200639A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210088609A (en) * 2018-10-29 2021-07-14 셀링크 코포레이션 Flexible Hybrid Interconnect Circuit

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607923B1 (en) * 2018-12-07 2020-03-31 Micron Technology, Inc. Integrated assemblies comprising redundant wiring routes, and integrated circuit decks having openings extending therethrough
CN110110659A (en) * 2019-05-07 2019-08-09 京东方科技集团股份有限公司 Array substrate and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510545B1 (en) * 2000-01-19 2003-01-21 Sun Microsystems, Inc. Automated shielding algorithm for dynamic circuits
KR20080030237A (en) * 2006-09-29 2008-04-04 주식회사 하이닉스반도체 Metal layer structure of semiconductor device
JP2008112974A (en) * 2006-10-05 2008-05-15 Matsushita Electric Ind Co Ltd Semiconductor capacitive element

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4115909C1 (en) * 1991-05-15 1992-11-12 Siemens Ag, 8000 Muenchen, De
JP2002260959A (en) * 2001-03-01 2002-09-13 Nec Corp Multilayer capacitor, its manufacturing method and semiconductor device comprising it, electronic circuit board
JP4278338B2 (en) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ Semiconductor memory device
US6734472B2 (en) * 2002-04-25 2004-05-11 Synplicity, Inc. Power and ground shield mesh to remove both capacitive and inductive signal coupling effects of routing in integrated circuit device
US7943436B2 (en) * 2002-07-29 2011-05-17 Synopsys, Inc. Integrated circuit devices and methods and apparatuses for designing integrated circuit devices
JP3793202B2 (en) * 2004-02-02 2006-07-05 キヤノン株式会社 Solid-state imaging device
KR100642643B1 (en) * 2005-03-18 2006-11-10 삼성전자주식회사 Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits
US7348667B2 (en) * 2005-03-22 2008-03-25 International Business Machines Corporation System and method for noise reduction in multi-layer ceramic packages
US20080083967A1 (en) * 2006-10-05 2008-04-10 Toshifumi Nakatani Capacitor integrated in semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510545B1 (en) * 2000-01-19 2003-01-21 Sun Microsystems, Inc. Automated shielding algorithm for dynamic circuits
KR20080030237A (en) * 2006-09-29 2008-04-04 주식회사 하이닉스반도체 Metal layer structure of semiconductor device
JP2008112974A (en) * 2006-10-05 2008-05-15 Matsushita Electric Ind Co Ltd Semiconductor capacitive element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210088609A (en) * 2018-10-29 2021-07-14 셀링크 코포레이션 Flexible Hybrid Interconnect Circuit

Also Published As

Publication number Publication date
CN108701676B (en) 2021-07-23
KR102105785B1 (en) 2020-06-29
WO2017200639A1 (en) 2017-11-23
CN108701676A (en) 2018-10-23

Similar Documents

Publication Publication Date Title
US10510651B2 (en) Hard macro having blockage sites, integrated circuit including same and method of routing through a hard macro
CN103000625B (en) The esd protection of 2.5D/3D integrated circuit (IC) system
US8283771B2 (en) Multi-die integrated circuit device and method
KR20180101725A (en) An assembly having an upper wiring level shield line electrically coupled to a shield line at a lower wiring level
JPH09162279A (en) Semiconductor integrated circuit device and manufacture thereof
US6534872B1 (en) Apparatus and system with increased signal trace routing options in printed wiring boards and integrated circuit packaging
US8823173B2 (en) Semiconductor device having plurality of wiring layers and designing method thereof
US20030052399A1 (en) Semiconductor device having semiconductor element packaged on interposer
US10304771B2 (en) Assemblies having shield lines of an upper wiring layer electrically coupled with shield lines of a lower wiring layer
US10573592B2 (en) Assemblies having shield lines of an upper wiring level electrically coupled with shield lines of a lower wiring level
WO2005076677A1 (en) Method for increasing a routing density for a circuit board and such a circuit board
US7768138B2 (en) Semiconductor device
US11600554B2 (en) Interconnection structures to improve signal integrity within stacked dies
CN113035864B (en) Power supply arrangement structure, integrated circuit device, and electronic apparatus
US7872293B2 (en) Capacitance cell, semiconductor device, and capacitance cell arranging method
KR101150454B1 (en) Memory module having star-type topology and method of fabricating the same
US6971081B2 (en) Routing for reducing impedance distortions
KR102351428B1 (en) Circuit board, circuit board design method, and semiconductor device
US7683490B2 (en) Semiconductor integrated circuit and semiconductor device having multilayer interconnection
US8013253B2 (en) Electrical connection board and assembly of such a board and a semiconductor component comprising an integrated circuit chip
US8125087B2 (en) High-density flip-chip interconnect
US20230292447A1 (en) Ball grid array solder pad trimming
JPS5870554A (en) Semiconductor integrated circuit
JPS6161700B2 (en)
JP2001036052A (en) Semiconductor ic device and design thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant