KR20180088388A - 디지털 방식으로 제어되는 제로 전압 스위칭 - Google Patents

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Abstract

일반적으로, 본 개시내용은 장치를 설명한다. 이 장치는 스위치 컨트롤러 회로를 포함한다. 스위치 컨트롤러 회로는 제1 스위치의 턴-오프와 제2 스위치의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 데드-타임 로직 회로를 포함한다. 제1 스위치 및 제2 스위치는 스위칭된 노드에서 결합된다. 추정된 데드-타임 간격은 제1 스위치를 턴-오프하기 직전에 스위칭된 노드에서 검출되는 스위칭된 전압(Vsw)과 입력 전압(Vin) 사이의 차이, 스위칭된 노드와 연관된 기생 커패시턴스(Cpar) 및 최대 인덕터 전류(IL,max)에, 적어도 부분적으로, 기초하여 결정된다. Vin과 Vsw 사이의 차이는 최대 인덕터 전류를 나타낸다.

Description

디지털 방식으로 제어되는 제로 전압 스위칭
본 개시내용은 스위칭 컨버터 전원에서의 제로 전압 스위칭을 위한 디지털 제어에 관한 것이다.
인덕터 기반 스위칭 컨버터, 예를 들어, 벅 DC-DC 컨버터(buck DC-DC converter)는 이상적이지 못한 회로 특성, 예를 들어 기생성분 및 지연으로 인해 스위치 노드에서 큰 전압 스윙 및 펄스형 전류를 가질 수 있다. 이러한 전압 스윙 및 펄스형 전류는 이때 연관된 전력 스위치, 예를 들어 트랜지스터에 효율 손실 및/또는 스트레스를 야기할 수 있다.
"소프트 스위칭" 기법은 컨버터의 전력 스위치의 제로 전압 스위칭을 제공할 수 있고, 이는 일반적으로 효율을 증가시키고 컴포넌트의 스트레스를 감소시킨다. 소프트 스위칭 기법은 일반적으로 감지 저항기, 전류 미러, 완충기(snubber), 증폭기 및/또는 비교기 등을 포함하는 아날로그 회로를 사용한다. 이러한 아날로그 회로는 고속 컨버터가 서브-마이크론 제조 프로세스에 통합됨에 따라, 스케일링 및 교정(calibrate)이 과제가 되고 있다.
청구된 주제의 특징 및 이점은 이에 준한 실시예에 대한 다음의 상세한 설명으로부터 명확히 알 수 있을 것이며, 이러한 설명은 첨부 도면을 참조하여 고려되어야 한다.
도 1은 본 개시내용의 다양한 실시예에 준한 전원 시스템을 도시한다.
도 2는 본 개시내용의 일 예시적인 실시예에 따른 예시적인 데드-타임 로직 회로(dead-time logic circuitry)를 도시한다.
도 3은 도 2의 데드-타임 로직 회로의 동작을 도시하는 타이밍(지연) 다이어그램이다.
도 4는 본 개시내용의 일 예시적인 실시예에 따른 예시적인 지연 조정 로직 회로를 도시한다.
도 5는 본 개시내용의 다양한 실시예에 준한 인덕터 전류, 스위치 노드 전압 및 스위치 제어 신호를 나타내는 플롯을 포함한다.
도 6은 본 개시내용의 일 실시예에 따른 제로 전압 스위칭 동작의 흐름도이다.
다음의 상세한 설명은 예시적인 실시예를 참조하여 진행될 것이지만, 통상의 숙련자는 그 다수의 대안, 수정 및 변형을 명백히 알 수 있을 것이다.
일반적으로, 본 개시내용은 진보된 CMOS(Complementary Metal Oxide Semiconductor) 프로세스에서 인덕터 기반 DC-DC 벅 조절기를 구현하는 것과 연관된 과제를 해결하도록 구성되는 회로, 시스템 및 방법에 관한 것이다. 이러한 인덕터 기반 스위칭 컨버터는 기생성분 및 지연으로 인해 스위치 노드(Vsw)에서 비교적 큰 전압 스윙 및 펄스형 전류를 가질 수 있어 전력 스위치에 효율 손실과 전기적 스트레스를 야기한다. 일부 실시예에서, 본 개시내용의 회로, 시스템 및 방법은 소프트 스위칭을 위한 디지털 표준 셀 기반 기법을 제공하도록 구성된다. 따라서 CMOS 프로세스에서 DC-DC 조절기를 구현하는 것이 용이해질 수 있어 연관 프로세스 기술의 스케일에 따른 스케일링을 가능하게 한다.
본 개시내용의 회로, 시스템 및 방법은, 특정 전이(예를 들어, 벅 컨버터의 스위치 노드 하강 에지(switch-node falling edge))의 과제를 해결하지만, 다른 접속-전-단절(break-before-make) 스위칭 전이에 또한 이용될 수 있다.
동작시, 벅 컨버터의 각각의 스위칭 사이클 동안, 인덕터의 전류가 거의 최대값일 때 하이 사이드 스위치(high-side switch)가 턴-오프되고, 인덕터 전류를 감소시키기 위해 로우 사이드 스위치(low-side switch)가 턴-온된다. 스위치는 입력 파워 소스의 회로 단락을 방지하기 위해 하나의 스위치를 턴-오프하는 것과 다른 스위치를 턴-온하는 것 사이에 '데드-타임'을 갖는다. 이 데드-타임이 최적일 경우, 스위칭 노드의 기생 커패시터는 인덕터 전류에 의해 자동 및 단열적으로 방전된다. 데드-타임이 너무 짧거나 길면, 로우 사이드 스위치에 전류 스트레스의 스파이크가 발생하여 효율을 열화시킨다. 비교적 큰 전압 스윙이 스위치 노드에서 발생하여 모든 스위치에 전압 스트레스를 야기할 수 있다. 따라서, 최적의 데드-타임을 보장하고 전류 및/또는 전압 스트레스를 회피하는 것이 유익할 수 있다.
회로, 시스템 및 방법은 디지털 지연 라인을 사용하여 최대 인덕터 전류를 감지하고 하이 사이드 스위치가 턴-오프되기 직전 최대 인덕터 전류를 나타내는 디지털(예를 들어, 2진) 코드를 래치하도록 구성된다. 이 코드는 그후 동일한 PWM(또는 PFM) 사이클 동안 하이 사이드 오프와 로우 사이드 온 사이의 데드-타임을 설정하는 데 사용될 수 있다. 데드-타임은 인덕터 전류에 반비례하도록 구성된다. 그후 스위치 노드는 인덕터를 통해 단열적으로 방전할 수 있다. 비례성은 에러 검출 회로(즉, 지연 조정 로직 회로)를 통해 동적으로 조정될 수 있다. 따라서 PVT(프로세스, 전압, 온도) 변동이 존재하는 경우에도 각각의 사이클에서 스위치 노드의 하강 에지에 대해 소프트 스위칭이 이루어질 수 있다. 회로, 시스템 및 방법은 퓨즈 없이 그리고 테스트 시간 교정 없이 구현될 수 있다.
인덕터 전류는 "저스트-인-타임(just-in-time)" 측정을 사용하여 결정될 수 있으므로 이력에 기초하는 휴리스틱 추정이나 계산을 회피할 수 있다. 회로, 시스템 및 방법은 디지털 방식으로 구현되며 실시간 감지에 기초하여 조정되어 교정 동작을 회피할 수 있다. 인덕터 전류 정보, 저스트-인-타임 및 디지털 구현을 사용하면 인덕터 전류 모델링 또는 스위칭 전압의 고속 피드백에 의존하는 일부 기존 해결책에 비해 개선을 제공할 수 있다. 그러한 기법은 서브-마이크론 제조 프로세스에서의 스케일링에 비실용적이다.
본 명세서에 설명된 로직 및 회로는 상보형 금속 산화물 반도체(CMOS) 설계 등과 같은 집적 회로(IC) 설계로서 구현될 수 있다. 다른 실시예에서, 전원 회로는, 각각의 전원이 공통 다이의 단편을 나타내는 모듈형 파워 트레인 집적 회로(PTIC)를 사용하여 구현될 수 있다.
도 1은 본 개시내용의 다양한 실시예에 준한 전원 시스템(100)을 도시한다. 전원 시스템(100)은 일반적으로 DC-DC 컨버터 회로(102)를 제어하도록 구성되는 스위치 컨트롤러 회로(104)를 포함한다. DC-DC 컨버터 회로(102)는 벅, 부스트, 벅-부스트(Buck-boost), SEPIC(single-ended primary inductor converter), 클래스 D 등과 같은, 스위칭된 DC/DC 컨버터 전원 토폴로지, 예를 들어, 공지된 및/또는 추후 개발될 스위칭된 DC/DC 컨버터 토폴로지를 포함할 수 있다.
도 1의 예에서는, DC-DC(즉, DC 대 DC) 컨버터 회로(102)는 전압 레일(즉, 공급 전압)(Vin)과 기준 노드(예를 들어, 접지) 사이에 결합된 하프 브리지 배열(112) 내에 한 쌍의 스위치, 예를 들어 제1 스위치(114A) 및 제2 스위치(114B)(예를 들어, CMOS 스위치 디바이스)를 포함하는 벅 컨버터 토폴로지이다. 스위치(114A)는 본 명세서에서 하이 사이드 스위치로 지칭될 수 있고, 스위치(114B)는 본 명세서에서 로우 사이드 스위치로 지칭될 수 있다.
벅 컨버터 토폴로지(102)는 또한 인덕터 회로(L) 및 커패시터 회로(C)를 포함하는 출력 스테이지를 포함할 수 있다. 벅 컨버터 토폴로지(102)는 벅 컨버터(102)의 이상적이지 못한 회로 특성을 고려하기 위해 커패시턴스(Cpar)를 갖는 기생 커패시턴스(116)를 더 포함할 수 있다. 스위치(114A)는 P 형 스위치(예를 들어, PMOS 디바이스)를 포함할 수 있고 스위치(114B)는 N 형 스위치(예를 들어, NMOS 디바이스)를 포함할 수 있지만, 다른 실시예들에서 스위치들(114A 및 114B)이 둘 다 NMOS 스위치 디바이스이거나, 둘 다 PMOS 스위치 디바이스이거나 및/또는 스위치(114A)는 NMOS 스위치 디바이스이고, 스위치(114B)는 PMOS 스위치 디바이스일 수 있다는 것을 이해할 것이다.
기생 커패시턴스(116), 인덕터 회로(L) 및 커패시터 회로(C)는 스위칭된 전압 노드(118)에서 스위치(114A 및 114B) 사이에 결합될 수 있다. 노드(118)에서의 전압은 이때 Vsw에 대응할 수 있다. 본 명세서에서 사용될 때, Vsw는 스위칭된 노드(118)에서의 전압 및/또는 스위칭된 노드 자체(118)를 지칭할 수 있다. 또한, "스위치 노드", "스위칭된 노드" 및 "스위칭 노드"라는 용어는 모두 노드(118)를 지칭한다.
스위치 컨트롤러 회로(104)는 출력 전압(Vout) 및 출력 전류를 생성하기 위해 스위치(114A 및 114B) 각각의 전도 상태를 제어하기 위해 스위치 제어 신호(105A 및 105B)를 생성하도록 구성된다. 일부 실시예에서, 스위치 컨트롤러 회로(104)는 Vout에 결합된 부하(도시되지 않음)에 전달되는 전력을 제어하기 위해 제어가능한 듀티 사이클을 갖는 펄스 폭 변조(PWM) 신호로서 스위치 제어 신호(105A 및 105B)를 생성하도록 구성될 수 있다. 다른 실시예에서, 스위치 컨트롤러 회로(104)는 Vout에 결합된 부하(도시되지 않음)에 전달되는 전력을 제어하기 위해 제어가능한 주파수를 갖는 펄스 주파수 변조(PFM) 신호로서 스위치 제어 신호(105A 및 105B)를 생성하도록 구성될 수 있다.
따라서, 스위치 컨트롤러 회로(104)는 Vout 및/또는 부하 전류를 감지하고 이에 따라 듀티 사이클 및/또는 주파수를 조정하도록 구성될 수 있다. 도 1의 예시적인 회로에서, 스위치 제어 신호(105A)가 로우일 때, PMOS 스위치(114A)가 턴-온(즉, 액티브 로우)되고, 스위치 제어 신호(105B)가 하이일 때, NMOS 스위치(114B)가 턴-온(즉, 액티브 하이)된다. 반대로, 스위치 제어 신호(105A)가 하이 일 때, PMOS 스위치(114A)는 턴-오프되고, 스위치 제어 신호(105B)가 로우 일 때, NMOS 스위치(114B)는 턴-오프된다. 회로 단락 및 공급 전압(Vin)으로부터 접지로의 슈트-쓰루 전류(shoot through current)를 방지하기 위해, 스위치 컨트롤러 회로(104)는 하나의 스위치의 턴-오프와 다른 스위치의 턴-온 사이에 데드-타임이 존재하도록 스위치(114A) 및 스위치(114B)를 제어한다. 따라서, 스위치 컨트롤러 회로(104)는 또한 아래에서 더 상세히 설명될 바와 같이 입력 전압(Vin)과 스위칭된 전압(Vsw) 사이의 차이에, 적어도 부분적으로, 기초하여 스위치(114A)의 턴-오프와 스위치(114B)의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 데드-타임 로직 회로(106)를 포함할 수 있다. 본 명세서에서 사용된 "데드-타임" 또는 "데드-타임 간격"은 하이 사이드 스위치(114A)의 턴-오프와 로우 사이드 스위치(114B)의 턴-온 사이의 시간을 지칭한다.
데드-타임 로직 회로(106)는 데드-타임 간격 T를 다음과 같이 결정하도록 구성될 수 있다:
T = Cpar * Vin / IL,max,
여기서, Cpar은 기생 커패시턴스(116)의 값이고, Vin은 공급 전압의 전압 값이고, IL,max 는 하이 사이드 스위치(114A)가 턴-오프될 때 인덕터에서의 최대 전류의 척도이다. 본 개시내용에서, IL,max의 값은 Vin과 Vsw 사이의 차이로서 추정될 수 있다.
하이 사이드 스위치(114A)가 턴-온되고 Vin이 인덕터(L)에 결합되면, 인덕터(L)에서 전류가 상승한다. 초기에, 하이 사이드 스위치(114A)가 턴-온될 때, 스위칭된 노드에서의 전압(Vsw)은 Vin과 대략 동일하지만, 하이 사이드 스위치(114A)의 온 사이클 동안, 전압 Vsw는 일반적으로 인덕터 전류(IL)의 상승 기울기에 반비례하여 감소한다. 하이 사이드 스위치(114A)가 (제어 신호(105A)의 듀티 사이클/주파수 제어에 의해) 턴-오프될 때, 턴-오프 지점은 일반적으로 인덕터(L)에서의 최대 전류(IL,max)를 나타내며, 인덕터(L)의 전류는 데드-타임 간격 동안 감소하기 시작하고, 로우 사이드 스위치(114B)의 온 시간 동안 계속해서 감소한다. 따라서, 데드-타임 로직 회로(106)는, 하이 사이드 스위치(114A)가 턴-오프될 때, 하이 사이드 스위치(114A)가 턴-오프될 때의 또는 그 직전의 Vsw의 값에 기초하여 IL,max의 추정치를 결정하도록 구성될 수 있다.
Cpar의 값은 추정된 값일 수 있으며, 반도체 제조 프로세스, 반도체 디바이스 공차 등 그리고/또는 특정 반도체 칩용으로 프로그램될 수 있는 사용자 프로그램가능 값 등에 기초하여 추정될 수 있다. 본 명세서에 설명된 적어도 하나의 실시예에서, 도 1의 회로는 반도체 디바이스에서 전체적으로 또는 부분적으로 구현될 수 있으며, Cpar의 값은 개별 반도체 디바이스 파라미터, 범위 및/또는 공차에 대한 선험적 지식에 기초하여 추정될 수 있다. 그러나, 일부 실시예에서, Cpar의 값은 데드-타임 간격 T를 결정하는 데 있어서 에러를 발생시키는 에러를 포함할 수 있다. 예를 들어, Cpar의 값은 프로세스, 전압 및/또는 온도 변동에 따라 달라질 수 있다. 따라서, 적어도 하나의 실시예에서, 스위치 컨트롤러 회로(104)는 아래에서 더 상세히 설명되는 바와 같이, 추정 에러의 결과로서 데드-타임 간격 T를 조정하도록 구성되는 지연 조정 로직 회로(108)를 또한 포함할 수 있다.
도 2는 본 개시내용의 일 예시적인 실시예에 따른 데드-타임 로직 회로(106')를 도시한다. 데드-타임 로직 회로(106')는 도 1의 데드-타임 로직 회로(106)의 일 예이다. 이 실시예의 데드-타임 로직 회로(106')는 차동 클로킹 회로(202) 및 위상 비교기 회로(208)를 포함한다. 차동 클로킹 회로(202)는 입력 전압(Vin)을 클로킹하도록 구성되는 제1 클로킹 회로(204) 및 스위칭된 노드 전압(Vsw)을 클로킹하도록 구성되는 제2 클로킹 회로(206)를 포함한다. 예를 들어, 제1 클로킹 회로(204) 및 제2 클로킹 회로(206)는 지연 발진기에 대응할 수 있다. 지연 발진기에서, 지연, 즉 입력 클록 신호와 출력 클록 신호 사이의 위상 차이는 지연 발진기에 대한 공급 전압과 연관된다. 달리 말해서, 지연 발진기에 대한 입력 전압(즉, 공급 전압)을 변경시키는 것은 입력 클록 신호와 출력 클록 신호 사이의 위상 차이를 변경시킨다. 이 예에서, 제1 클로킹 회로(202) 및 제2 클로킹 회로(206)에 입력되는 클록 신호(Clk)는 예를 들어 링 발진기 회로(도시되지 않음) 및/또는 비교적 안정한 클록 신호를 제공하도록 구성되는 다른 회로에 의해 생성될 수 있다.
제1 클로킹 회로(204)는, 입력 전압(Vin)에 기초하여, 입력 클록 신호(Clk)에 관련한 지연(또는 위상)을 갖는 제1 클로킹된 신호(205)를 생성하도록 구성된다. 따라서, Vin이 변경되면, 입력 클록 신호(Clk)에 대한 제1 클로킹된 신호(205)의 위상은 비례하여 변경된다. 유사하게, 제2 클로킹 회로(206)는, 스위칭된 전압(Vsw)에 기초하여, 입력 클록 신호(Clk)에 대한 지연(또는 위상)을 갖는 제2 클로킹된 신호(209)를 생성하도록 구성된다. 따라서, Vsw가 변경됨에 따라, 제2 클로킹된 신호(209)의 위상은 입력 클록 신호(Clk)에 비례하여 변경된다. 제1 클로킹된 신호(205)와 제2 클로킹된 신호(209) 사이의 위상 차이, 즉 지연은 이때 Vin과 Vsw 사이의 차이에 대응할 수 있다.
전술한 바와 같이, 초기에, 하이 사이드 스위치(114A)가 턴-온될 때, Vsw 및 Vin의 값은 대략 동일하고, 따라서, 제1 클로킹된 신호(205)의 위상은 제2 클로킹된 신호(209)의 위상(Clk에 상대적)과 대략 동일하다. 달리 말해서, 제1 클로킹된 신호(205) 및 제2 클로킹된 신호(209)는 일반적으로 시간적으로 정렬될 수 있다. Vin은 일반적으로 하이 사이드 스위치(114A)의 온 사이클을 전반에 걸쳐 비교적 일정하게 유지되고, 따라서 하이 사이드 스위치(114A)의 온 사이클 동안 Vsw가 감소함에 따라 제1 클로킹된 신호(205)와 제2 클로킹된 신호(209) 사이의 위상 차이가 증가한다. 위상 차이는 Vin과 Vsw 사이의 전압 차이에 비례한다.
위상 비교기 회로(208)는 일반적으로 제1 및 제2 클로킹된 신호(205, 209) 사이의 위상 차이에 대응하면서 인덕터 전류(IL)에 비례하는 Vsw의 전압 값을 나타내는 출력 2진(즉, 디지털) 코드(b0, b1, b2, …, bn)를 생성하도록 구성된다. 도 2의 예에서, 위상 비교기 회로(208)는 일반적으로 인덕터(L)의 전류(IL)의 값에 비례하는 Vin과 Vsw 사이의 전압 차이를 나타내거나 그에 비례하는 2진 코드(b0, b1, b2, …, bn)를 생성하도록 구성되는 적어도 하나의 플립-플롭 회로(210-0, 210-1, 210-2, …,210-n)를 포함한다. 각각의 플립-플롭 회로(210-0, 210-1, 210-2, …,210-n)는 D-타입 플립-플롭으로 구성될 수 있다. 각각의 플립-플롭 회로(210-0, 210-1, 210-2, …,210-n)는 제1 클로킹된 신호(205)(즉, 플립-플롭 회로(210-0)의 클록 입력) 또는 지연된 제1 클로킹된 신호(210-1, …, 210-n)를 수신하도록 구성되는 클록 입력을 포함한다. 각각의 플립-플롭 회로는 제2 클로킹된 신호(209)를 수신하도록 구성되는 D 입력을 더 포함한다. 일반적으로, 증가하는 수의 플립-플롭 회로(210-0, 210-1, 210-2, …,210-n)는 증가된 컴포넌트 수 및/또는 복잡도를 댓가로 하여 2진 코드 출력(b0, b1, b2, …, bn)의 증가된 정확도를 생성할 수 있다. 예를 들어, 플립-플롭 회로의 수는 5 내지 8의 범위일 수 있다.
위상 비교기 회로(208)는 또한 각각의 플립-플롭 회로(210-1, …, 210-n)에 대한 각각의 지연 클로킹된 신호의 제공에 앞서 각각의 추가 지연을 제1 클로킹된 신호(205)에 추가하도록 각각 구성되는 오프셋 회로(212-1, 212-2, …, 212-n)를 포함할 수 있다. 일반적으로, 각각의 오프셋 회로(212-1, 212-2, …, 212-n)는 오프셋 회로(212-1)가 최소 지연량(0보다 큼)을 제공하고 오프셋 회로(212-n)는 가장 많은 지연량을 제공하도록 증가하는 지연 시간을 제공하게 구성된다. 212-1과 212-n 사이의 오프셋 회로, 예를 들어 오프셋 회로(212-2)는 212-1의 지연과 212-n의 지연 사이의 지연량을 제공한다. 따라서, 예를 들어, 오프셋 회로(212-1)는 제1 지연 출력 신호(213-1)의 상승 에지가 제1 클로킹된 신호(205)의 상승 에지에 비해 지연되는 제1 지연 출력 신호(213-1)를 생성하도록 구성될 수 있다. 오프셋 회로(212-1)의 지연 시간은, 예를 들어, 출력 2진 코드(b0, b1, b2, …, bn)의 원하는 분해능, 집적 회로 컴포넌트의 기본 지연 단위의 배수(예를 들어, IC의 하나의 트랜지스터에 의해 야기되는 지연 등), 프리프로그래밍된 및/또는 사용자 프로그램가능 지연 기간 등에 기초하여 선택될 수 있다.
일 실시예에서, 각각의 오프셋 회로(210-1, …, 210-n)의 지연 시간은 지연 증분(Δt)의 정수 배수가 될 수 있다. 지연 증분(Δt)은 증분 전압(ΔV)과 관련될 수 있다. 지연 증분(Δt)은 예를 들어 증분 전압(ΔV) 및 출력 2진 코드(b0, b1, b2, …, bn)의 원하는 분해능에 기초하여 선택될 수 있다. 증분 전압(ΔV)은 Vin과 Vsw 사이의 차이에 대한 최소 분해능에 대응할 수 있다. 달리 말해서, Vin-Vsw = kΔV이고 여기서, k = 0, 1, 2, …, n이며, 따라서, 지연 시간은 kΔt에 대응할 수 있다. ΔV는 인덕터 전류(IL)의 최소 분해능을 나타낼 수 있다. 이 예를 계속 참조하면, 오프셋 회로(212-1)는 제1 클로킹된 신호(205)를 Δt만큼 지연시키도록 구성될 수 있고, 오프셋 회로(212-2)는 제1 클로킹된 신호(205)를 2Δt만큼 지연시키도록 구성될 수 있다. 이때, 오프셋 회로(212-n)는 nΔt만큼 제1 클로킹된 신호(205)를 지연시키도록 구성될 수 있다. 각각의 오프셋 회로(212-1, 212-2, …, 212-n)는 각각의 D 플립-플롭(210-1, 210-2, …, 210-n) 클록 입력에 결합된다. 따라서, 제2 클로킹된 신호(209)(각각의 D 플립-플롭(210-1, 210-2, …, 210-n)에 대한 데이터 신호에 대응함)는 제1 클로킹된 신호(205)의 상승 에지에 대한 대응 지연 시간 kΔt(k = 1, 2, …, n)에서 각각의 플립-플롭(210-1, 210-2, …, 210-n)에 의해 캡처된다(즉, 각각의 플립-플롭에서 클로킹된다).
도 3은 도 2의 데드-타임 로직 회로(106')의 동작을 도시하는 타이밍(즉, 지연) 다이어그램(300)을 도시한다. 도 3은 도 2와 함께 고려될 때 가장 잘 이해될 수 있다. 도 3은 플립-플롭(210-1, …, 210-n)의 클록 입력에 입력되는 클로킹된 신호들 및 2개의 데이터 신호(209-A, 209-B)를 도시한다.
타이밍 다이어그램(300)은 각각의 플립-플롭 회로(210-0, 210-1, …, 210-n)의 클록 입력에 입력되는 각각의 클로킹된 신호(205, 213-1, …, 213-n)(그리고, 예를 들어, 313-1, 313-2) 중 하나의 펄스를 포함한다. 클로킹된 신호들(313-1, 313-2)은 도 2의 213-2와 213-n 사이에 있는 지연된 클로킹된 신호들(도 2에 도시되지 않음)을 나타낸다. 타이밍 다이어그램은 하이 사이드 스위치(114A)가 턴-온되는 시간 기간 동안 2개의 상이한 시점에서 제2 클로킹된 신호(209)를 나타내는 제2 클로킹된 신호(209)의 2개의 예(209-A, 209-B) 중 하나의 펄스를 더 포함한다. 각각의 시간(t0, …t6)은 각각의 제1 클로킹된 신호(205) 또는 지연된 클록 신호들(213-1, 213-2, …, 213-n, 313-1, 313-2)의 상승 에지가 각각의 D 플립-플롭(210-0, …, 210-n)에 입사될 때의 시점을 나타낸다. 따라서, 인접 시간들(t i , t i+1 )은 지연 증분(Δt) 만큼 분리될 수 있다. 클로킹된 신호의 기간은 스위치(114A, 114B)를 구동하는 PWM(또는 PFM) 신호의 연관 기간 미만이다. D 플립-플롭들(210-0, …, 210-n)은 상승 에지 트리거되고, D 입력 상의 각각의 값을 래치하고 예를 들어 데드-타임 계산 로직(220)에 의해 리셋될 때까지 래치된 값을 유지하도록 구성된다. 유사한 동작이 하강 에지 트리거 플립-플롭으로 수행되어 반전된 디지털 코드를 초래할 수 있다.
제1 예에서, 클로킹된 신호(209-A)는 하이 사이드 스위치(114A)가 턴-온될 때 또는 그 직후의 제1 시점에 대응한다. 제2 예에서, 클로킹된 신호(209-B)는 제1 시점 이후의 어느 때인 제2 시점에 대응한다. 제1 예의 클로킹된 신호(209-A)는 Vin에 또는 그 부근에 있는 Vsw에 대응하고, 따라서 제1 예시적인 클로킹된 신호(209-A)와 제1 클로킹된 신호(205) 사이의 지연은 0이거나 0에 가깝다. 제2 예의 클로킹된 신호(209-B)는 Vsw < Vin에 대응하고, 따라서 제2 예의 클로킹된 신호(209-B)와 제1 클로킹된 신호(205) 사이의 지연은 0보다 크고 Vin과 Vsw 사이의 차이에 비례한다.
제1 예의 클로킹된 신호(209-A)를 고려하면, 시간 t0에서, 제1 클로킹된 신호(205)의 상승 에지는 플립-플롭(210-0)의 클록 입력에 도달한다. Vin
Figure pct00001
Vsw이면, 이때, 제1 예의 클로킹된 신호(209-A)의 상승 에지는 t0에서 또는 그 근처에서 플립-플롭(210-0)의 D 입력에 도달할 수 있다. 플립-플롭(210-0)은 이때 Vsw가 Vin에 얼마나 가까운 지와 플립-플롭(210-0) 상의 임의의 셋업 시간 제약에 따라 0 또는 1을 래치할 수 있다. 이때, b0은 0 또는 1일 수 있다.
시간 t1에서, 지연된 제1 클로킹된 신호(213-1)의 상승 에지는 플립-플롭(210-1)의 클록 입력에 도달한다. 제1 예의 클로킹된 신호(209-A)는 시간 t1에서 일정(즉, 하이)하다. 플립-플롭(210-1)은 1을 래치할 수 있고, 따라서 이때 b1은 1이 될 수 있다. 이러한 동작은 그후 시간 t2, …, t6 동안 반복될 수 있다. 시간 t6 이후에, 디지털 코드의 비트 b1, …, bn은 모두 1일 수 있고, 비트 b0은 0 또는 1일 수 있다. 따라서, 모든 1의 디지털 코드는 Vsw
Figure pct00002
Vin을 나타낼 수 있다.
이제 제2 예의 클로킹된 신호(209-B)를 참조하면, 시간 t0에서, 제1 클로킹된 신호(205)의 상승 에지는 플립-플롭(210-0)의 클록 입력에 도달한다. 이 제2 예에서 Vsw가 Vin보다 작기 때문에, 플립-플롭(210-0)으로의 데이터 입력에 입사하는 제2 예의 클로킹된 신호(209-B)는 0일 수 있다. 플립-플롭(210-0)은 0을 래치할 수 있고, 따라서 이때 b0은 0이 될 수 있다.
시간 t1, t2, t3 및 t4에 대해, 플립-플롭(210-0)의 D 입력에 입사하는 제2 예의 클로킹된 신호(209-B)는 0을 유지할 수 있다. 시간 t1에서, 지연된 제1 클로킹된 신호(213-1)의 상승 에지는 플립-플롭(210-1)의 클록 입력에 도달한다. 플립-플롭(210-1)은 0을 래치할 수 있고, 따라서, b1은 0일 수 있다. 유사하게, 플립-플롭(210-2)은 시간 t2에서 0을 래치할 수 있다. 시간 t4에서, 지연된 제1 클로킹된 신호(313-1)의 상승 에지는 대응하는 플립-플롭의 클록 입력에 도달할 수 있고, 본 명세서에서 설명된 바와 같이 0이 래치될 수 있다. t4와 t0 사이의 시간 간격은 이 예에서 이때 kΔt에 대응할 수 있고, k는 2와 n 사이이다.
시간 t4와 t5 사이에, 제2 예의 클로킹된 신호(209-B)의 상승 에지는 모든 플립-플롭(210-0, …, 210-n)의 D 입력에 도달한다. 플립-플롭들(210-0, …, 210-n)에 대한 D 입력은 그후 제2 예의 클로킹된 신호(209-B)의 펄스의 나머지에 대해 하이로 유지될 수 있다. 데이터 입력이 변경되었지만, 각각의 플립-플롭의 대응하는 클록 입력이 상승 에지를 수신하지 않았기 때문에, 비트(b0, b1, … bk)는 0으로 유지될 수 있다.
시간 t5에서, 지연된 클로킹된 신호(313-2)의 상승 에지는 대응하는 플립-플롭의 클록 입력에 도달할 수 있고, 본 명세서에 설명된 바와 같이 1이 래치될 수 있다. t0와 t5 사이의 시간 간격은 이때 (k + 1)Δt에 대응할 수 있다. 따라서, 시간 t5 이후에, 2진 코드의 비트 b0, …, bk는 0일 수 있고 비트 bk+1은 1일 수 있다.
시퀀스는 지연된 클록 신호(213-n)의 상승 에지가 플립-플롭(210-n)의 클록 입력에 도달할 때의 시간 t6까지 계속될 수 있다. 그후 플립-플롭(210-n)은 1을 래치할 수 있다. 따라서, 시간 t6 이후에, 디지털 코드의 비트 b0, …, bk 는 0일 수 있고 디지털 코드의 비트 bk +1, …, bn 은 1일 수 있다. 이때 디지털 코드 b0, …, bn은 Vin과 Vsw 사이의 차이를 나타낼 수 있다. 비교적 더 큰 전압 차이(Vin-Vsw)는 이때 비교적 적은 디지털 코드에 의해 표현될 수 있다.
따라서, 제1 클로킹된 신호(205) 및/또는 최대 지연(nΔt)의 각각의 시간 기간 동안, Vin과 Vsw 사이의 전압 차이에 대응하는 2진 코드가 결정될 수 있다. 전압과 연관된 분해능은 클록 신호(Clk)의 주파수(및 기간) 및 지연 증분(Δt)의 지속기간과 연관된다.
데드-타임 계산 로직(220)은 하이 사이드 스위치(114A)가 스위치 컨트롤러 회로(104)에 의해 턴-오프되는 지점까지 또는 그 직전까지 하이 사이드 스위치가 턴-온되는 시간 간격 동안 디지털 코드를 캡처하도록 구성된다. 데드-타임 계산 로직은 그후 캡처된 디지털 코드(IL,max를 나타냄), Vin 및 Cpar에, 적어도 부분적으로, 기초하여 T를 결정할 수 있다. 그후, 스위치 컨트롤러 회로(104)는 T에 대응하는 시간 기간 동안 하이 사이드 스위치(114A)를 턴-오프한 후 로우 사이드 스위치(114B)를 턴-온하는 것을 지연시키도록 구성될 수 있다. 스위치 컨트롤러 회로(104)는, 데드-타임 계산 로직이 추정치 T를 결정한 것과 동일한 PWM(또는 PFM) 사이클에서 추정치 T에 대응하는 지연을 구현할 수 있다. 캡처, 계산 및 지연은 PWM(또는 PFM) 신호의 각각의 사이클에 대해 반복될 수 있다. 따라서, 부하와 함께 인덕터 전류의 변동이 수용될 수 있고, 효율 열화 및/또는 스위치 스트레스가 회피될 수 있다.
일부 상황에서, 시간이 지남에 따라 달라질 수 있는 결정된 데드-타임에 에러가 있을 수 있다. 예를 들어, 결정된 추정된 데드-타임이 충분히 길지 않을 수 있거나, 또는 결정된 추정된 데드-타임이 너무 길어질 수 있다. 달리 말해서, 결정된 추정된 데드-타임 간격은 최적의 데드-타임 간격보다 작거나 클 수 있다. 최적의 데드-타임은 하이 사이드 스위치(114A) 제어 입력 신호(105A)가 스위치(114A)를 턴-오프시키도록 상태가 변하는 것과 Vsw가 0에 도달하는 것 사이의 시간 간격의 지속기간에 대응한다. 데드-타임 간격이 너무 짧으면, 로우 사이드 스위치(114B)는 Vsw = 0이 되기 전에, 즉 Vsw > 0인 동안 턴-온될 수 있다. 데드-타임 간격이 너무 길면, 이때 Vsw가 0에 도달하여 소정 시간 기간 동안 0으로 유지된다. 비최적의 데드-타임 간격은 따라서 스위치에 대한 스트레스 및/또는 효율 열화를 초래할 수 있다.
최적의 데드-타임 간격은 프로세스, 전압, 온도, 시기(age) 등에 따라 달라질 수 있다. 따라서, (IL,max를 나타내도록 구성되는) 검출되는 Vsw에, 적어도 부분적으로, 기초하여 결정되는 데드-타임 T는 항상 최적의 데드-타임에 대응하는 것은 아닐 수 있다. 기존 조건을 검출하는 것은 최적의 데드-타임 간격의 변동을 고려하도록 T를 조정하는 것을 용이하게 할 수 있다. 지연 조정 로직 회로(108)는 데드-타임 결정에서 이러한 "에러"를 검출하고 데드-타임 간격을 조정하도록 구성된다.
도 4는 본 개시내용의 일 예시적인 실시예에 따른 예시적인 지연 조정 로직 회로(108')를 도시한다. 지연 조정 로직 회로(108')는 도 1의 지연 조정 로직 회로(108)의 일 예이다. 지연 조정 로직 회로(108')는 NOR 게이트(402), AND 게이트(404) 및 결정 로직 회로(406)를 포함한다. 지연 조정 로직 회로(108')는 Vsw 및 로우 사이드 스위치 제어 입력(105B)을 수신하도록 구성되고, 이 둘은 출력으로서 지연 조정 신호(408)를 제공한다.
최적보다 긴 데드-타임은 효율을 열화시킬 수 있다. 예를 들어, 노드 Vsw가 0 볼트로 유지되는 동안 스위칭 주파수는 불필요하게 감소될 수 있다. 충분히 길지 않은 데드-타임은 스위칭된 노드에서의 전압 Vsw가 0에 도달하기 전에 로우 사이드 스위치(114B)를 턴-온시킬 수 있다. 따라서, 지연 조정 로직 회로(108')는 비최적의 데드-타임을 검출하도록 구성될 수 있다.
NOR 게이트(402)는 최적의 데드-타임보다 긴 데드-타임을 검출하도록, 즉, Vsw가 0으로 떨어지지만 로우 사이드 스위치는 켜지지 않는 경우를 검출하도록 구성된다. NOR 게이트(402)의 출력은 Vsw 및 로우 사이드 스위치 제어 입력(105B) 모두가 로우, 즉 0이면 로직 1(즉, 하이)이 되고, 그 이외의 경우 로직 0이 되도록 구성된다. 따라서, 로직 1의 NOR 게이트 출력은 최적보다 긴 데드-타임에 대응한다.
AND 게이트(404)는 충분히 길지 않은 데드-타임, 즉 Vsw가 0과 같지 않지만 로우 사이드 스위치(114B)가 턴-온되는 것을 검출하도록 구성된다. AND 게이트(404)의 출력은 Vsw 및 로우 사이드 스위치 제어 입력(105B)이 모두 하이인 경우 로직 1이 되고, 그 이외의 경우 로직 0이 되도록 구성된다. 따라서, 로직 1의 AND 게이트 출력은 충분히 길지 않은 데드-타임에 대응한다.
NOR 게이트(402) 및 AND 게이트(404)의 모두의 각각의 출력이 0이면, 이때, Vsw가 하이(즉, 0이 아님) 또는 로우 사이드 스위치 제어 입력(105B)이 하이, 예를 들어, 로우 사이드 스위치(114B)가 온이지만 둘 다 그러한 것은 아니다. 달리 말해서, NOR 게이트(402) 및 AND 게이트(404) 모두의 각각의 출력이 0이면, 로우 사이드 스위치를 오프 상태로 유지하는 것이 적절하고, 데드-타임에 대한 조정이 이루어지지 않아야 한다. NOR 게이트(402) 및 AND 게이트(404) 모두의 출력이 하이이면, 이때, 에러 조건이 표시된다. 달리 말해서, NOR 게이트(402) 및 AND 게이트(404) 모두의 출력이 하이 신호인 것은 데드-타임 간격이 너무 짧은 것 및 너무 긴 것 모두에 해당하여, 불가능한 조건을 나타낸다.
결정 로직 회로(406)는 NOR 게이트(402) 및 AND 게이트(404)의 출력을 수신하도록 구성된다. 결정 로직 회로(406)는 이때 NOR 게이트(402)의 출력에, 적어도 부분적으로, 기초하여, 그리고, AND 게이트(404)의 출력에, 적어도 부분적으로, 기초하여, 출력 신호(408)를 생성하도록 구성될 수 있다. 출력 신호는 검출되는 데드-타임 간격이 최적이거나, 너무 길거나(즉, 최적보다 큰 결정된 데드-타임 간격) 또는 충분히 길지 않은지(즉, 최적보다 작은 결정된 데드-타임 간격) 여부를 표시하도록 구성된다. 출력 신호(408)는 데드-타임 로직 회로(106) 및/또는 스위치 컨트롤러 로직(104)에 제공될 수 있다. 데드-타임은 그후 그에 따라 조정될 수 있다.
도 5는 본 개시내용의 다양한 실시예에 준한 인덕터 전류, 스위치 노드 전압 및 스위치 제어 신호를 각각 도시하는 플롯(500, 510, 520)을 포함한다. 3개의 플롯(500, 510, 520) 모두에 대해, 수평 축은 시간에 대응하고 3개의 플롯은 일반적으로 시간적으로 정렬된다. 플롯들(500, 510, 520)은 스위치(114A, 114B) 각각의 입력 상태, 즉, 제어 입력 신호들(105A, 105B)에 대해 플롯(520)에 도시된 복수의 시간 간격들을 포함한다. 시간 간격은 스위치(114A, 114B)에 대응하고, 따라서 제어 입력(105A, 105B) 상태 및 데드-타임 간격에 대응한다. 하이 사이드 스위치(114A)는 간격(522, 526) 동안 턴-온되고, 로우 사이드 스위치(114B)는 간격(524, 528) 동안 턴-온된다. 플롯(520)은 제1 데드-타임(534) 및 제2 데드-타임(536)을 추가로 도시한다. 본 명세서에 설명된 바와 같이, 제1 데드-타임 간격(534)은 제1 스위칭 간격(TD1)에 대응하고, 제2 데드-타임 간격(536)은 제2 스위칭 간격(TD2)에 대응한다.
플롯(500)은 복수의 PWM 기간에 걸쳐 인덕터 전류(502)를 도시한다. 인덕터 전류는 시간 간격(522) 동안 제1 피크(504)까지 상승하고, 간격(534 및 524) 동안 최소치로 감소하고, 시간 간격(526) 동안 제2 피크(506)까지 상승하고 시간 간격(536 및 528) 동안 다시 감소한다. 제1 피크(504)의 값은 IL,max1에 대응하고, 제2 피크(506)의 값은 IL,max2에 대응한다. IL,max1는 본 예에서 IL,max2보다 크고, IL,max1 및 Ilmax2는 도 1의 DC-DC 컨버터 회로(102) 상의 상이한 부하 조건을 나타낸다.
플롯(510)은 스위치 노드 전압(Vsw) 파형(512)을 포함한다. Vsw는 인덕터 전류가 시간 간격(522) 동안 제1 피크(504)까지 상승함에 따라 감소하고, 제1 스위칭 간격(TD1)(즉, 시간 간격(534))에 걸쳐 0으로 스위칭하고 인덕터 전류가 시간 간격(524) 동안 감소함에 따라 0으로 유지되며, 하이로 스위칭되고, 인덕터 전류가 시간 간격(526) 동안 제2 피크(506)까지 상승함에 따라 감소되고, 제2 스위칭 간격(TD2)(즉, 시간 간격(536))에 걸쳐 0으로 스위칭하고 시간 간격(528) 동안 인덕터 전류가 감소함에 따라 0으로 유지된다. 본 명세서에 설명된 바와 같이, 대응하는 제1 피크(504) 인덕터 전류(예를 들어, IL,max1)가 대응하는 제2 피크(506) 인덕터 전류(예를 들어, IL,max2)보다 클 때, 제1 스위칭 간격(TD1)의 지속기간은 제2 스위칭 간격(TD2)의 지속기간 보다 작다.
플롯(520)은 하이 사이드 스위치(114A) 제어 입력(즉, 게이트 전압, VG) 신호(105A) 및 로우 사이드 스위치(114B) 제어 입력 신호(105B)를 도시한다. 스위치 컨트롤러 회로(104)는 각각의 데드-타임(534, 536) 동안 하이 사이드 스위치(114A)를 턴-오프한 후 로우 사이드 스위치(114B)를 턴-온하는 것을 지연시키도록 구성된다. 달리 말해서, 스위치 컨트롤러 회로(104)는 데드-타임 로직 회로(106)로부터 제1 데드-타임 간격 지속기간 값을 수신할 수 있다. 데드-타임 로직 회로(106)는 본 명세서에서 설명된 바와 같이, 제1 피크 인덕터 전류(504)에 대응하는 디지털 코드에, 적어도 부분적으로, 기초하여 제1 데드-타임 간격을 결정할 수 있다. 그후, 스위치 컨트롤러 회로(104)는 제1 데드-타임 간격(534) 동안 하이 사이드 스위치(114A)를 턴-오프한 후에 로우 사이드 스위치(114B)를 턴-온하는 것을 지연시킬 수 있다. 데드-타임 로직 회로(106)는 그후 제2 피크 인덕터 전류(506)에 대응하는 제2 디지털 코드에, 적어도 부분적으로, 기초하여 제2 데드-타임 간격을 결정할 수 있다. 그후, 스위치 컨트롤러 회로(104)는 제2 데드-타임 간격(536) 또는 하이 사이드 스위치(114A)를 턴-오프한 후에 로우 사이드 스위치(114B)를 턴-온하는 것을 지연할 수 있다.
데드-타임 로직 회로에 의해 제공된, 즉 데드-타임 로직 회로로부터 획득된 데드-타임 간격은, 지연 조정 로직 회로(108, 108')로부터의 입력, 즉 출력 신호(408)에, 적어도 부분적으로, 기초하여 조정될 수 있다. 따라서, 기생 커패시턴스(Cpar)의 영향이 완화될 수 있고, 스위치 노드 전압(Vsw)이 0에 도달할 때까지 로우 사이드 스위치(114B)가 턴-온되지 않을 수 있다.
따라서, DC-DC 벅 컨버터에서 하이 사이드 스위치를 턴-오프하는 것과 로우 사이드 스위치를 턴-온하는 것 사이의 데드-타임은 인덕터 전류에, 적어도 부분적으로, 기초하여 결정될 수 있다. 공칭 데드-타임은 하이 사이드 스위치가 턴-오프되기 직전의, 스위칭된 노드(Vsw), 공급 전압(Vin) 및 최대 인덕터 전류와 연관된 기생 커패시턴스(Cpar)와 연관된다. 최대 인덕터 전류는 각각의 PWM(또는 PFM) 사이클 동안 결정될 수 있으며, 본 명세서에서 설명된 바와 같이 결정된 데드-타임 간격 T는 동일한 PWM 사이클에 대한 데드-타임을 설정하는 데 이용될 수 있다.
피크 인덕터 전류(IL,max)는 Vin과 Vsw 사이의 차이에, 적어도 부분적으로, 기초하여 결정된다. Vin과 Vsw 사이의 차이는 특히 지연 발진기, 복수의 D 플립-플롭 및 복수의 오프셋 회로, 예를 들어 지연 스테이지를 사용하여 결정될 수 있다. Vin과 Vsw 사이의 차이는 이때 디지털 코드에 대응할 수 있다. ILmax 값의 분해능은 디지털 코드의 비트 수, 그리고, 따라서, D 플립-플롭 수 및 오프셋 회로 수와 연관된다. 따라서, 데드-타임 로직 회로는 디지털 제조 프로세스에서의 구현을 용이하게 하는 디지털 컴포넌트를 사용하여 구현될 수 있다.
데드-타임 간격은 예를 들어, 지연 조정 로직 회로에 의해 추가로 모니터링될 수 있고, 데드-타임 간격은 이 결과에, 적어도 부분적으로, 기초하여 길어지거나 짧아질 수 있다. 지연 조정 로직 회로는 디지털 컴포넌트를 사용하여 유사하게 구현될 수 있다.
도 6은 본 개시내용의 일 실시예에 따른 제로 전압 스위칭 동작들(600)의 흐름도이다. 특히, 흐름도(600)는 제1 스위치(예를 들어, 하이 사이드 스위치(114A))의 턴-오프와 제2 스위치(예를 들어, 로우 사이드 스위치(114B))의 턴-온 사이의 추정된 데드-타임 간격 T를 결정하기 위한 동작의 일 예시적인 실시예를 도시한다. 흐름도(600)의 동작은 예를 들어, 도 1, 도 2 및/또는 도 4의 데드-타임 로직 회로(106, 106') 및/또는 지연 조정 로직 회로(108, 108')에 의해 수행될 수 있다.
이 실시예의 동작은 시작(602)에서 시작될 수 있다. 입력 전압(Vin)과 스위칭된 노드 전압(Vsw) 사이의 차이는 동작 604에서 결정될 수 있다. 예를 들어, 전압 차이는 제1 클로킹된 신호와 제2 클로킹된 신호 사이의 위상 차이(즉, 지연)에 대응할 수 있다. 클로킹된 신호의 상대 위상은 입력 클록 신호(Clk)에 상대적일 수 있다. 추정된 데드-타임 T는 동작 606에서 결정될 수 있다. 추정된 데드-타임 T는 입력 전압, 차동 전압 및 기생 커패시턴스(Cpar)에, 적어도 부분적으로, 기초하여 결정될 수 있다. 차동 전압은 본 명세서에서 설명된 최대 인덕터 전류와 관련될 수 있다. 동작 607에서, 데드-타임은 추정치 T마다 설정될 수 있다. 그 다음, 추정된 데드-타임이 동일한 PWM 사이클에 대해 하이 사이드 오프와 로우 사이드 온 사이의 데드-타임을 설정하는 데 이용될 수 있다.
일부 실시예들에서, 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 또는 작은지가 동작 608에서 결정될 수 있다. 예를 들어, 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 크거나 작은지는 스위칭된 전압에, 적어도 부분적으로, 기초하여, 그리고, 로우 사이드 스위치로의 제어 입력에, 적어도 부분적으로, 기초하여 결정될 수 있다. 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 크거나 작은 경우, 데드-타임 간격은 동작 610에서 조정될 수 있다. 동작들 608 및 610은 동작들 604 및 606에 대해 다음 PWM 사이클에서 수행될 수 있다. 프로그램 흐름은 그후 동작 612에서 계속될 수 있다. 따라서, 추정된 데드-타임 간격이 결정될 수 있다.
도 6의 흐름도는 다양한 실시예에 따른 동작을 도시하지만, 도 6에 도시된 동작 모두가 다른 실시예에 필수적인 것은 아님을 이해하여야 한다. 또한, 본 개시내용의 다른 실시예들에서, 도 6에 도시된 동작들 및/또는 본 명세서에 설명된 다른 동작들은 임의의 도면에 구체적으로 도시되지 않은 방식으로 결합될 수 있으며, 그러한 실시예들은 도 6에 도시된 것보다 적은 또는 더 많은 동작들을 포함할 수 있다는 것이 본 명세서에서 충분히 고려된다. 따라서, 하나의 도면에 정확하게 도시되지 않은 특징 및/또는 동작에 관한 청구항은 본 개시내용의 범위 및 내용 이내에 있는 것으로 간주된다.
메모리는 다음 메모리 타입들 중 하나 이상을 포함할 수 있다: 반도체 펌웨어 메모리, 프로그램가능 메모리, 비-휘발성 메모리, 판독 전용 메모리, 전기적 프로그램가능 메모리, 랜덤 액세스 메모리, 플래시 메모리, 자기 디스크 메모리 및/또는 광 디스크 메모리. 추가적으로 또는 대안적으로, 시스템 메모리는 다른 타입 및/또는 추후 개발될 타입의 컴퓨터-판독가능 메모리를 포함할 수 있다.
여기에 설명된 동작의 실시예는 하나 이상의 프로세서에 의해 실행될 때 그 방법을 수행하는 명령어들을 개별적으로 또는 조합하여 저장하는 하나 이상의 저장 디바이스를 포함하는 시스템에서 구현될 수 있다. 프로세서는 예를 들어 처리 유닛 및/또는 프로그램가능한 회로를 포함할 수 있다. 저장 디바이스는 임의의 타입의 유형의 비-일시적 저장 디바이스, 예를 들어, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memories), CD-RW(compact disk rewritables) 및 자기-광학적 디스크를 포함하는 임의의 타입의 디스크, 반도체 디바이스, 예컨대, ROM(read-only memories), RAM(random access memories) 예컨대, 동적 및 정적 RAM, EPROM(erasable programmable read-only memories), EEPROM(electrically erasable programmable read-only memories), 플래시 메모리, 자기 또는 광학 카드, 또는 전자 명령어들을 저장하기에 적합한 임의의 타입의 저장 디바이스를 포함하는 머신 판독가능 저장 매체를 포함할 수 있다.
본 명세서의 임의의 실시예에서 사용될 때, 용어 "로직"은 전술한 동작 중 임의의 것을 수행하도록 구성되는 앱, 소프트웨어, 펌웨어 및/또는 회로를 지칭할 수 있다. 소프트웨어는 비-일시적 컴퓨터 판독가능 저장 매체에 기록된 소프트웨어 패키지, 코드, 명령어들, 명령어 세트 및/또는 데이터로서 구현될 수 있다. 펌웨어는 메모리 디바이스에 하드-코딩(예를 들어, 비휘발성)되는 코드, 명령어들 또는 명령어 세트 및/또는 데이터로서 구현될 수 있다.
본 명세서의 임의의 실시예에서 사용되는 "회로"는 예를 들어, 고정배선 회로, 프로그램가능 회로, 예컨대, 하나 이상의 개별 명령어 처리 코어들을 포함하는 컴퓨터 프로세서, 상태 머신 회로 및/또는 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 단독으로 또는 임의의 조합으로 포함할 수 있다. 로직은 집합적으로 또는 개별적으로, 예를 들어 집적 회로(IC), 주문형 집적 회로(ASIC), SoC(system on-chip), 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 서버, 스마트 폰 등의 보다 큰 시스템의 일부를 형성하는 회로로서 구현될 수 있다.
일부 실시예들에서, 하드웨어 기술 언어(HDL)는 본 명세서에 설명된 다양한 로직 및/또는 회로에 대한 회로 및/또는 로직 구현(들)을 특정하는 데 사용될 수 있다. 예를 들어, 일 실시예에서, 하드웨어 기술 언어는 본 명세서에 설명된 하나 이상의 회로 및/또는 로직의 반도체 제조를 가능하게 하는 초고속 집적 회로(VHSIC) 하드웨어 기술 언어(VHDL)를 준수하거나 그와 호환가능할 수 있다. VHDL은 IEEE 표준 1076-1987, IEEE 표준 1076.2, IEEE1076.1, VHDL-2006의 IEEE 초안 3.0, VHDL-2008의 IEEE 초안 4.0 및/또는 IEEE VHDL 표준 및/또는 다른 하드웨어 기술 표준의 다른 버전을 준수하거나 그와 호환가능할 수 있다.
일부 실시예들에서, Verilog 하드웨어 기술 언어(HDL)는 본 명세서에 설명된 다양한 로직 및/또는 회로에 대한 회로 및/또는 로직 구현(들)을 특정하는 데 사용될 수 있다. 예를 들어, 일 실시예에서, HDL은 IEEE 표준 62530-2011(SystemVerilog - Unified Hardware Design, Specification, and Verification Language, 2011년 7월 7일자); IEEE Std 1800TM-2012(IEEE Standard for SystemVerilog-Unified Hardware Design, Specification, and Verification Language, 2013년 2월 21일자 발표됨); IEEE 표준 1364-2005(IEEE Standard for Verilog Hardware Description Language, 2006년 4월 18일자) 및/또는 Verilog HDL 및/또는 SystemVerilog 표준의 다른 버전들을 준수하거나 그와 호환가능할 수 있다.
따라서, 본 명세서에 설명된 바와 같은 시스템, 방법 및 장치는 제로 전압 스위칭을 구현하도록 구성된다. DC-DC 벅 컨버터에서 하이 사이드 스위치를 턴-오프하는 것과 로우 사이드 스위치를 턴-온하는 것 사이의 데드-타임의 추정치는 인덕터 전류에, 적어도 부분적으로, 기초하여 결정될 수 있다. 피크 인덕터 전류(IL,max)는 Vin과 Vsw 사이의 차이에, 적어도 부분적으로, 기초하여 결정된다. Vin과 Vsw 사이의 차이는 특히 지연 발진기, 복수의 D 플립-플롭 및 복수의 오프셋 회로, 예를 들어 지연 스테이지를 사용하여 결정될 수 있다. Vin과 Vsw 사이의 차이는 이때 디지털 코드에 대응할 수 있다. ILmax 값의 분해능은 디지털 코드의 비트 수, 그리고, 따라서, D 플립-플롭 수 및 오프셋 회로 수와 연관된다. 따라서, 데드-타임 로직 회로는 디지털 제조 프로세스에서의 구현을 용이하게 하는 디지털 컴포넌트를 사용하여 구현될 수 있다.
데드-타임 간격은 예를 들어, 지연 조정 로직 회로에 의해 추가로 모니터링될 수 있고, 데드-타임 간격은 이 결과에, 적어도 부분적으로, 기초하여 길어지거나 짧아질 수 있다. 지연 조정 로직 회로는 디지털 컴포넌트를 사용하여 유사하게 구현될 수 있다.
예들
본 개시내용의 예는 방법, 방법의 동작을 수행하는 수단, 디바이스, 머신에 의해 수행될 때 머신으로 하여금 방법의 동작을 수행하게 하는 명령어들을 포함하는 적어도 하나의 머신 판독가능 매체를 포함하며, 또는 아래에 논의된 바와 같이 제로 전압 스위칭을 구현하기 위한 장치 또는 시스템 같은 주제를 포함한다.
예 1: 본 예에 따르면, 장치가 제공된다. 이 장치는 스위치 컨트롤러 회로를 포함한다. 스위치 컨트롤러 회로는 제1 스위치의 턴-오프와 제2 스위치의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 데드-타임 로직 회로를 포함한다. 제1 스위치 및 제2 스위치는 스위칭된 노드에서 결합된다. 추정된 데드-타임 간격은 제1 스위치를 턴-오프하기 직전에 스위칭된 노드에서 검출되는 스위칭된 전압(Vsw)과 입력 전압(Vin) 사이의 차이, 스위칭된 노드와 연관된 기생 커패시턴스(Cpar) 및 최대 인덕터 전류(IL,max)에, 적어도 부분적으로, 기초하여 결정된다. Vin과 Vsw 사이의 차이는 최대 인덕터 전류를 나타낸다.
예 2: 본 예는 예 1의 요소를 포함하고, 데드-타임 로직 회로는 차동 클로킹 회로 및 위상 비교기 회로를 포함하고, 차동 클로킹 회로는 입력 전압 및 스위칭된 전압을 입력들로서 수신하고, 제1 클로킹된 신호 및 제2 클로킹된 신호를 출력들로서 제공하는 것이고, 제1 클로킹된 신호와 제2 클로킹된 신호 사이의 위상 차이는 Vin과 Vsw 사이의 차이를 나타내고, 위상 비교기 회로는 위상 차이를 결정하는 것이다.
예 3: 본 예는 예 2의 요소들을 포함하며, 위상 비교기 회로는 제1 복수의 D 플립-플롭 및 제2 복수의 오프셋 회로를 포함한다.
예 4: 본 예는 예 1 또는 2의 요소를 포함하고, 데드-타임이 T = Cpar*Vin/IL,max로서 결정되고, IL,max는 제1 스위치가 턴-오프되기 직전의 최대 인덕터 전류에 대응하며, IL,max는 Vin과 Vsw 사이의 차이에, 적어도 부분적으로, 기초하여 추정되며, 스위치 컨트롤러 회로는 추정된 데드-타임 간격이 결정된 것과 동일한 PWM(펄스 폭 변조) 사이클에서의 추정치로 데드-타임을 설정한다.
예 5: 본 예는 예 2의 요소들을 포함하며, 위상 비교기 회로의 출력은 위상 차이에 대응하는 디지털 코드이다.
예 6: 본 예는 예 1 또는 2의 요소들을 포함하며, 스위치 컨트롤러 회로는 스위칭된 전압에, 적어도 부분적으로, 기초하여 그리고 제2 스위치에 대한 제어 입력에, 적어도 부분적으로, 기초하여, 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 또는 작은지를 결정하는 지연 조정 로직 회로를 추가로 포함한다.
예 7: 본 예는 예 6의 요소를 포함하며, 지연 조정 로직 회로는 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 검출하는 NOR 게이트와, 추정된 타임 간격이 최적의 데드-타임 간격보다 작은지 검출하는 AND 게이트를 포함한다.
예 8: 본 예는 예 1 또는 2의 요소를 포함하고, 제1 스위치가 하이 사이드 스위치이고 제2 스위치가 DC-DC 컨버터의 로우 사이드 스위치이다.
예 9: 본 예는 예 2의 요소를 포함하고, 차동 클로킹 회로가 입력 전압을 클로킹하기 위한 제1 클로킹 회로 및 스위칭된 노드 전압을 클로킹하기 위한 제2 클로킹 회로를 포함한다.
예 10: 본 예는 예 3의 요소를 포함하고, 오프셋 회로는 제1 클로킹된 신호에 추가 지연을 추가하기 위한 것이다.
예 11: 본 예는 예 3의 요소들을 포함하고, 복수의 오프셋 회로들의 적어도 일부 오프셋 회로들의 각각의 지연 시간은 지연 증분(Δt)의 각각의 정수 배수이다.
예 12: 본 예는 예 11의 요소를 포함하고, 지연 증분은 Vin과 Vsw 사이의 차이에 대한 최소 분해능과 관련된다.
예 13: 본 예에 따르면, 방법이 제공된다. 이 방법은 데드-타임 로직 회로에 의해, 제1 스위치의 턴-오프와 제2 스위치의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 단계를 포함한다. 제1 스위치 및 제2 스위치는 스위칭된 노드에서 결합된다. 추정된 데드-타임 간격은 제1 스위치를 턴-오프하기 직전에 스위칭된 노드에서 검출되는 스위칭된 전압(Vsw)과 입력 전압(Vin) 사이의 차이, 스위칭된 노드와 연관된 기생 커패시턴스(Cpar) 및 최대 인덕터 전류(IL,max)에, 적어도 부분적으로, 기초하여 결정된다. Vin과 Vsw 사이의 차이는 최대 인덕터 전류를 나타낸다.
예 14: 본 예는 예 13의 요소들을 포함하고, 차동 클로킹 회로에 의해 입력 전압 및 스위칭된 전압을 입력들로서 수신하는 단계; 차동 클로킹 회로에 의해, 제1 클로킹된 신호 및 제2 클로킹된 신호를 출력들로서 제공하는 단계; 및 위상 비교기 회로에 의해, 제1 클로킹된 신호와 제2 클로킹된 신호 사이의 위상 차이를 결정하는 단계- 위상 차이는 Vin과 Vsw 사이의 차이를 나타냄 -를 추가로 포함한다.
예 15: 본 예는 예 14의 요소를 포함하고, 위상 비교기 회로는 제1 복수의 D 플립-플롭 및 제2 복수의 오프셋 회로를 포함한다.
예 16: 본 예는 예 13의 요소들을 포함하고, 스위치 컨트롤러 회로에 의해, 추정된 데드-타임 간격이 결정된 것과 동일한 PWM(펄스 폭 변조) 사이클에서의 추정치로 데드-타임을 설정하는 단계를 추가로 포함하며, 추정된 데드-타임은 T = Cpar*Vin/IL,max로서 결정되고, IL,max는 제1 스위치가 턴-오프되기 직전의 최대 인덕터 전류에 대응하며, IL,max는 Vin과 Vsw 사이의 차이에, 적어도 부분적으로, 기초하여 추정된다.
예 17: 본 예는 예 14의 요소들을 포함하며, 위상 비교기 회로의 출력은 위상 차이에 대응하는 디지털 코드이다.
예 18: 본 예는 예 13의 요소들을 포함하고, 지연 조정 로직 회로에 의해, 스위칭된 전압에, 적어도 부분적으로, 기초하여 그리고 제2 스위치에 대한 제어 입력에, 적어도 부분적으로, 기초하여, 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 또는 작은지를 결정하는 단계를 추가로 포함한다.
예 19: 본 예는 예 18의 요소를 포함하며, NOR 게이트에 의해, 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 검출하는 단계 및 AND 게이트에 의해, 추정된 타임 간격이 최적의 데드-타임 간격보다 작은지 검출하는 단계를 추가로 포함한다.
예 20: 본 예는 예 12의 요소들을 포함하고, 제1 스위치가 하이 사이드 스위치이고 제2 스위치가 DC-DC 컨버터의 로우 사이드 스위치이다.
예 21: 본 예는 예 14의 요소들을 포함하고, 제1 클로킹 회로에 의해 입력 전압을 클로킹하는 단계 및 제2 클로킹 회로에 의해 스위칭된 노드 전압을 클로킹하는 단계를 추가로 포함한다.
예 22: 본 예는 예 15의 요소들을 포함하고, 오프셋 회로는 제1 클로킹된 신호에 추가 지연을 추가하기 위한 것이다.
예 23: 본 예는 예 15의 요소들을 포함하고, 복수의 오프셋 회로들 중 적어도 일부 오프셋 회로들의 각각의 지연 시간은 지연 증분(Δt)의 각각의 정수 배수이다.
예 24: 본 예는 예 23의 요소들을 포함하고, 지연 증분은 Vin과 Vsw 사이의 차이에 대한 최소 분해능과 관련된다.
예 25: 본 예에 따르면, 시스템이 제공된다. 이 시스템은 DC-DC 컨버터 회로; 및 스위치 컨트롤러 회로를 포함한다. 스위치 컨트롤러 회로는 제1 스위치의 턴-오프와 제2 스위치의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 데드-타임 로직 회로를 포함한다. 제1 스위치 및 제2 스위치는 스위칭된 노드에서 결합된다. 추정된 데드-타임 간격은 제1 스위치를 턴-오프하기 직전에 스위칭된 노드에서 검출되는 스위칭된 전압(Vsw)과 입력 전압(Vin) 사이의 차이, 스위칭된 노드와 연관된 기생 커패시턴스(Cpar), 및 최대 인덕터 전류(IL,max)에, 적어도 부분적으로, 기초하여 결정된다. Vin과 Vsw 사이의 차이는 최대 인덕터 전류를 나타낸다.
예 26: 본 예는 예 25의 요소들을 포함하고, 데드-타임 로직 회로가 차동 클로킹 회로 및 위상 비교기 회로를 포함하고, 차동 클로킹 회로는 입력 전압 및 스위칭된 전압을 입력들로서 수신하고 제1 클로킹된 신호 및 제2 클로킹된 신호를 출력들로서 제공하기 위한 것이고, 제1 클로킹된 신호와 제2 클로킹된 신호 사이의 위상 차이는 Vin과 Vsw 사이의 차이를 나타내고, 위상 비교기 회로는 위상 차이를 결정하기 위한 것이다.
예 27: 본 예는 예 26의 요소들을 포함하며, 위상 비교기 회로는 제1 복수의 D 플립-플롭 및 제2 복수의 오프셋 회로를 포함한다.
예 28: 본 예는 예 25 또는 26의 요소를 포함하고, 데드-타임은 T = Cpar*Vin/IL,max로서 결정되고, IL,max는 제1 스위치가 턴-오프되기 직전의 최대 인덕터 전류에 대응하며, IL,max 는 Vin과 Vsw 사이의 차이에, 적어도 부분적으로, 기초하여 추정되며, 스위치 컨트롤러 회로는 추정된 데드-타임 간격이 결정된 것과 동일한 PWM(펄스 폭 변조) 사이클에서의 추정치로 데드-타임을 설정한다.
예 29: 본 예는 예 26의 요소들을 포함하며, 위상 비교기 회로의 출력은 위상 차이에 대응하는 디지털 코드이다.
예 30: 본 예는 예 25 또는 26의 요소들을 포함하며, 스위치 컨트롤러 회로는 스위칭된 전압에, 적어도 부분적으로, 기초하여 그리고 제2 스위치에 대한 제어 입력에, 적어도 부분적으로, 기초하여, 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 또는 작은지를 결정하는 지연 조정 로직 회로를 추가로 포함한다.
예 31: 본 예는 예 30의 요소들을 포함하며, 지연 조정 로직 회로는 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 검출하는 NOR 게이트 및 추정된 타임 간격이 최적의 데드-타임 간격보다 작은지 검출하는 AND 게이트를 포함한다.
예 32: 본 예는 예 25 또는 26의 요소들을 포함하고, 제1 스위치가 하이 사이드 스위치이고 제2 스위치가 DC-DC 컨버터의 로우 사이드 스위치이다.
예 33: 본 예는 예 26의 요소들을 포함하고, 차동 클로킹 회로는 입력 전압을 클로킹하기 위한 제1 클로킹 회로 및 스위칭된 노드 전압을 클로킹하기 위한 제2 클로킹 회로를 포함한다.
예 34: 본 예는 예 27의 요소들을 포함하고, 오프셋 회로는 제1 클로킹된 신호에 추가 지연을 추가하기 위한 것이다.
예 35: 본 예는 예 27의 요소들을 포함하며, 복수의 오프셋 회로들 중 적어도 일부 오프셋 회로들의 각각의 지연 시간은 지연 증분(Δt)의 각각의 정수 배수이다.
예 36: 본 예는 예 35의 요소들을 포함하며, 지연 증분은 Vin과 Vsw 사이의 차이에 대한 최소 분해능과 관련된다.
예 37: 본 예에 따르면, 제13항 내지 제24항 중 어느 한 항의 방법을 수행하도록 배열된 적어도 하나의 디바이스를 포함하는 시스템이 제공된다.
예 38: 본 예에 따르면, 제13항 내지 제24항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 디바이스가 제공된다.
예 39: 본 예에 따르면, 하나 이상의 프로세서에 의해 실행될 때, 제13항 내지 제24항 중 어느 한 항에 따른 방법을 포함하는 다음 동작을 초래하는 명령어들이 저장된 컴퓨터 판독가능 저장 디바이스가 제공된다.
본 명세서에서 사용된 용어 및 표현은 제한이 아닌 설명의 용어로서 사용되며, 이러한 용어 및 표현의 사용시에 도시되고 설명된 특징(또는 그 일부)의 임의의 균등물을 배제하는 의도는 없으며, 청구범위의 범주 내에서 다양한 수정이 가능한 것으로 인식된다. 따라서, 특허 청구범위는 모든 이런 균등물을 포함하는 것을 의도한다.

Claims (25)

  1. 장치로서,
    DC-DC 컨버터에서의 제1 스위치 및 제2 스위치의 전도 상태를 제어하는 스위치 컨트롤러 회로; 및
    상기 제1 스위치의 턴-오프와 상기 제2 스위치의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 데드-타임 로직 회로- 상기 제1 스위치와 상기 제2 스위치는 스위칭된 노드에서 결합되며, 상기 추정된 데드-타임 간격은 상기 제1 스위치를 턴-오프하기 직전에 상기 스위칭된 노드에서 검출되는 스위칭된 전압(Vsw)과 입력 전압(Vin) 사이의 차이, 상기 스위칭된 노드와 연관된 기생 커패시턴스(Cpar), 및 최대 인덕터 전류(IL,max)에, 적어도 부분적으로, 기초하여 결정되며, Vin과 Vsw 사이의 상기 차이는 상기 최대 인덕터 전류를 나타냄 -
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 데드-타임 로직 회로는 차동 클로킹 회로 및 위상 비교기 회로를 포함하고, 상기 차동 클로킹 회로는 상기 입력 전압 및 상기 스위칭된 전압을 입력들로서 수신하고, 제1 클로킹된 신호 및 제2 클로킹된 신호를 출력들로서 제공하는 것이고, 상기 제1 클로킹된 신호와 상기 제2 클로킹된 신호 사이의 위상 차이는 Vin과 Vsw 사이의 상기 차이를 나타내고, 상기 위상 비교기 회로는 상기 위상 차이를 결정하는 것인 장치.
  3. 제2항에 있어서,
    상기 위상 비교기 회로는 제1 복수의 D 플립-플롭 및 제2 복수의 오프셋 회로를 포함하는 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 데드-타임은 T = Cpar*Vin/IL,max로서 결정되고, IL,max는 상기 제1 스위치가 턴-오프되기 직전의 상기 최대 인덕터 전류에 대응하며, IL,max는 Vin과 Vsw 사이의 상기 차이에, 적어도 부분적으로, 기초하여 추정되며, 상기 스위치 컨트롤러 회로는 상기 추정된 데드-타임 간격이 결정된 것과 동일한 PWM(펄스 폭 변조) 사이클에서의 추정치로 데드-타임을 설정하는 장치.
  5. 제2항에 있어서,
    상기 위상 비교기 회로의 출력은 상기 위상 차이에 대응하는 디지털 코드인 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 스위치 컨트롤러 회로는 상기 스위칭된 전압에, 적어도 부분적으로, 기초하여 그리고 상기 제2 스위치에 대한 제어 입력에, 적어도 부분적으로, 기초하여, 상기 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 또는 작은지를 결정하는 지연 조정 로직 회로를 추가로 포함하는 장치.
  7. 제6항에 있어서,
    상기 지연 조정 로직 회로는, 상기 추정된 데드-타임 간격이 상기 최적의 데드-타임 간격보다 큰지를 검출하는 NOR 게이트와, 상기 추정된 타임 간격이 상기 최적의 데드-타임 간격보다 작은지를 검출하는 AND 게이트를 포함하는 장치.
  8. 제3항에 있어서,
    상기 복수의 오프셋 회로들 중 적어도 일부 오프셋 회로들의 각각의 지연 시간은 지연 증분(Δt)의 각각의 정수 배수인 장치.
  9. 제8항에 있어서,
    상기 지연 증분은 Vin과 Vsw 사이의 상기 차이에 대한 최소 분해능과 관련되는 장치.
  10. 방법으로서,
    스위치 컨트롤러 회로에 의해, DC-DC 컨버터에서의 제1 스위치 및 제2 스위치의 전도 상태를 제어하는 단계; 및
    데드-타임 로직 회로에 의해, 상기 제1 스위치의 턴-오프와 상기 제2 스위치의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 단계- 상기 제1 스위치와 상기 제2 스위치는 스위칭된 노드에서 결합되며, 상기 추정된 데드-타임 간격은 상기 제1 스위치를 턴-오프하기 직전에 상기 스위칭된 노드에서 검출되는 스위칭된 전압(Vsw)과 입력 전압(Vin) 사이의 차이, 상기 스위칭된 노드와 연관된 기생 커패시턴스(Cpar), 및 최대 인덕터 전류(IL,max)에, 적어도 부분적으로, 기초하여 결정되며, Vin과 Vsw 사이의 상기 차이는 상기 최대 인덕터 전류를 나타냄 -
    를 포함하는 방법.
  11. 제10항에 있어서,
    차동 클로킹 회로에 의해 상기 입력 전압 및 상기 스위칭된 전압을 입력들로서 수신하는 단계; 상기 차동 클로킹 회로에 의해, 제1 클로킹된 신호 및 제2 클로킹된 신호를 출력들로서 제공하는 단계; 및 위상 비교기 회로에 의해, 상기 제1 클로킹된 신호와 상기 제2 클로킹된 신호 사이의 위상 차이를 결정하는 단계- 상기 위상 차이는 Vin과 Vsw 사이의 상기 차이를 나타냄 -를 추가로 포함하는 방법.
  12. 제11항에 있어서,
    상기 위상 비교기 회로는 제1 복수의 D 플립-플롭 및 제2 복수의 오프셋 회로를 포함하는 방법.
  13. 제10항에 있어서,
    상기 스위치 컨트롤러 회로에 의해, 상기 추정된 데드-타임 간격이 결정된 것과 동일한 PWM(펄스 폭 변조) 사이클에서의 추정치로 데드-타임을 설정하는 단계를 추가로 포함하며, 상기 추정된 데드-타임은 T = Cpar*Vin/IL,max로서 결정되고, IL,max는 상기 제1 스위치가 턴-오프되기 직전의 상기 최대 인덕터 전류에 대응하며, IL,max는 Vin과 Vsw 사이의 상기 차이에, 적어도 부분적으로, 기초하여 추정되는 방법.
  14. 제11항에 있어서,
    상기 위상 비교기 회로의 출력은 상기 위상 차이에 대응하는 디지털 코드인 방법.
  15. 제10항에 있어서,
    지연 조정 로직 회로에 의해, 상기 스위칭된 전압에, 적어도 부분적으로, 기초하여 그리고 상기 제2 스위치에 대한 제어 입력에, 적어도 부분적으로, 기초하여, 상기 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 또는 작은지를 결정하는 단계를 추가로 포함하는 방법.
  16. 제15항에 있어서,
    NOR 게이트에 의해, 상기 추정된 데드-타임 간격이 상기 최적의 데드-타임 간격보다 큰지 검출하는 단계 및 AND 게이트에 의해, 상기 추정된 타임 간격이 상기 최적의 데드-타임 간격보다 작은지 검출하는 단계를 추가로 포함하는 방법.
  17. 제12항에 있어서,
    상기 복수의 오프셋 회로들 중 적어도 일부 오프셋 회로들의 각각의 지연 시간은 지연 증분(Δt)의 각각의 정수 배수인 방법.
  18. 시스템으로서,
    DC-DC 컨버터 회로;
    DC-DC 컨버터에서의 제1 스위치 및 제2 스위치의 전도 상태를 제어하는 스위치 컨트롤러 회로; 및
    상기 제1 스위치의 턴-오프와 상기 제2 스위치의 턴-온 사이의 추정된 데드-타임 간격을 결정하는 데드-타임 로직 회로- 상기 제1 스위치와 상기 제2 스위치는 스위칭된 노드에서 결합되며, 상기 추정된 데드-타임 간격은 상기 제1 스위치를 턴-오프하기 직전에 상기 스위칭된 노드에서 검출되는 스위칭된 전압(Vsw)과 입력 전압(Vin) 사이의 차이, 상기 스위칭된 노드와 연관된 기생 커패시턴스(Cpar), 및 최대 인덕터 전류(IL,max)에, 적어도 부분적으로, 기초하여 결정되며, Vin과 Vsw 사이의 상기 차이는 상기 최대 인덕터 전류를 나타냄 -
    를 포함하는 시스템.
  19. 제18항에 있어서,
    상기 데드-타임 로직 회로는 차동 클로킹 회로 및 위상 비교기 회로를 포함하고, 상기 차동 클로킹 회로는 상기 입력 전압 및 상기 스위칭된 전압을 입력들로서 수신하고, 제1 클로킹된 신호 및 제2 클로킹된 신호를 출력들로서 제공하는 것이고, 상기 제1 클로킹된 신호와 상기 제2 클로킹된 신호 사이의 위상 차이는 Vin과 Vsw 사이의 상기 차이를 나타내고, 상기 위상 비교기 회로는 상기 위상 차이를 결정하는 것인 시스템.
  20. 제19항에 있어서,
    상기 위상 비교기 회로는 제1 복수의 D 플립-플롭 및 제2 복수의 오프셋 회로를 포함하는 시스템.
  21. 제18항 또는 제19항에 있어서,
    상기 데드-타임은 T = Cpar*Vin/IL,max로서 결정되고, IL,max는 상기 제1 스위치가 턴-오프되기 직전의 상기 최대 인덕터 전류에 대응하며, IL,max는 Vin과 Vsw 사이의 상기 차이에, 적어도 부분적으로, 기초하여 추정되며, 상기 스위치 컨트롤러 회로는 상기 추정된 데드-타임 간격이 결정된 것과 동일한 PWM(펄스 폭 변조) 사이클에서의 추정치로 데드-타임을 설정하는 시스템.
  22. 제19항에 있어서,
    상기 위상 비교기 회로의 출력은 상기 위상 차이에 대응하는 디지털 코드인 시스템.
  23. 제18항 또는 제19항에 있어서,
    상기 스위치 컨트롤러 회로는, 상기 스위칭된 전압에, 적어도 부분적으로, 기초하여 그리고 상기 제2 스위치에 대한 제어 입력에, 적어도 부분적으로, 기초하여, 상기 추정된 데드-타임 간격이 최적의 데드-타임 간격보다 큰지 또는 작은지를 결정하는 지연 조정 로직 회로를 추가로 포함하는 시스템.
  24. 제23항에 있어서,
    상기 지연 조정 로직 회로는, 상기 추정된 데드-타임 간격이 상기 최적의 데드-타임 간격보다 큰지를 검출하는 NOR 게이트와, 상기 추정된 타임 간격이 상기 최적의 데드-타임 간격보다 작은지를 검출하는 AND 게이트를 포함하는 시스템.
  25. 제20항에 있어서,
    상기 복수의 오프셋 회로들 중 적어도 일부 오프셋 회로들의 각각의 지연 시간은 지연 증분(Δt)의 각각의 정수 배수인 시스템.
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