KR20180087925A - 논리 어드레스와 물리 어드레스 사이에서 해싱 기반 변환을 수행하는 스토리지 장치 - Google Patents

논리 어드레스와 물리 어드레스 사이에서 해싱 기반 변환을 수행하는 스토리지 장치 Download PDF

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박지형
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Abstract

본 발명은 메모리 장치들 및 컨트롤러를 포함하는 스토리지 장치를 제공한다. 컨트롤러는 호스트로부터 수신되는 논리 어드레스를, 메모리 장치들을 위한 물리 어드레스로 변환한다. 컨트롤러는 논리 어드레스들과 물리 어드레스들 사이의 대응 관계에 관한 제 1 대응 정보를 관리한다. 컨트롤러는 MPH(Minimal Perfect Hash) 함수의 정보를 포함하는 변환 정보를 관리한다. MPH 함수는 제 1 대응 정보에서 관리되는 논리 어드레스들에 의해 지시되는 메모리 영역의 크기가 기준 크기에 도달하는 경우에 기준 크기의 메모리 영역을 지시하는 논리 어드레스들을 키 값들로써 이용하여 생성된다. 컨트롤러는 키 값들로써 이용된 논리 어드레스들과 변환 정보의 MPH 함수 사이의 대응 관계에 관한 제 2 대응 정보를 관리한다. 본 발명에 따르면, 논리 어드레스와 물리 어드레스 사이의 변환을 수행하기 위해 참조되는 메타데이터의 양이 현저하게 감소할 수 있다.

Description

논리 어드레스와 물리 어드레스 사이에서 해싱 기반 변환을 수행하는 스토리지 장치 {STORAGE DEVICE PERFORMING HASHING-BASED TRANSLATION BETWEEN LOGICAL ADDRESS AND PHYSICAL ADDRESS}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 데이터를 저장/출력하는 스토리지 장치의 구성들 및 동작들에 관한 것이다.
근래 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 그것에 포함되는 전자 회로들의 동작들에 따라 고유의 기능(들)을 수행한다. 스토리지 장치는 전자 장치들의 한 예시이다. 스토리지 장치는 데이터를 저장하기 위한 메모리 장치를 포함한다. 메모리 장치는 데이터를 저장하거나 저장된 데이터를 출력하고, 이로써 스토리지 장치는 사용자에게 스토리지 서비스를 제공한다.
메모리 장치는 데이터를 저장하기 위한 복수의 메모리 위치를 포함한다. 메모리 위치는 어드레스로 불리는 값에 기초하여 식별되고 지시된다. 메모리 장치에서, 데이터는 어드레스에 의해 지시되는 메모리 위치에 저장되거나 어드레스에 의해 지시되는 메모리 위치로부터 출력된다. 스토리지 장치는 메모리 장치를 제어하기 위해 어드레스를 적절히 관리할 수 있다.
몇몇 경우, 스토리지 장치 외부의 호스트 장치에 의해 처리되는 어드레스는 메모리 장치 내에서 메모리 위치를 지시하는 어드레스와 상이할 수 있다. 따라서, 스토리지 장치는 호스트 장치에 의해 처리되는 어드레스와 메모리 장치를 위한 어드레스 사이에서 어드레스 변환(Address Translation, 예컨대, 어드레스 맵핑(Address Mapping))을 수행할 수 있다.
예로서, 스토리지 장치는 어드레스 맵핑 테이블을 관리할 수 있다. 어드레스 맵핑 테이블은 어드레스들 사이의 맵핑 관계에 관한 정보를 포함할 수 있다. 스토리지 장치는 어드레스 맵핑 테이블을 참조하여, 호스트 장치에 의해 처리되는 어드레스를, 메모리 장치를 위한 어드레스로 변환할 수 있다.
한편, 많은 용량을 갖는 메모리 장치에 대한 요구가 증가함에 따라, 메모리 장치의 용량이 급격히 증가하고 있다. 메모리 장치의 용량의 증가는 어드레스 맵핑 테이블의 크기의 증가를 야기한다. 어드레스 맵핑 테이블은 스토리지 장치에서 자원(예컨대, 버퍼, 캐시 등)의 할당을 요구하기 때문에, 어드레스 맵핑 테이블의 크기의 증가는 스토리지 장치의 관리 효율을 떨어뜨릴 수 있다.
본 발명의 실시 예들은 호스트에 의해 처리되는 논리 어드레스와 메모리 장치를 위한 물리 어드레스 사이에서 어드레스 변환을 수행하도록 구성되는 스토리지 장치를 제공할 수 있다. 몇몇 실시 예에서, 스토리지 장치는 논리 어드레스와 물리 어드레스 사이의 완전 맵핑(Full Mapping)을 제공하는 대신, 해시(Hash) 함수 및 해싱(Hashing) 연산을 이용하여 어드레스 변환을 수행할 수 있다.
몇몇 실시 예에서, 스토리지 장치는 메모리 장치들 및 컨트롤러를 포함할 수 있다. 컨트롤러는 호스트로부터 수신되는 요청 및 논리 어드레스에 기초하여 메모리 장치들을 제어할 수 있다. 컨트롤러는 호스트로부터 수신되는 논리 어드레스를, 메모리 장치들을 위한 물리 어드레스로 변환할 수 있다.
몇몇 실시 예에서, 컨트롤러는 논리 어드레스들과 물리 어드레스들 사이의 대응 관계에 관한 제 1 대응 정보를 관리할 수 있다. 컨트롤러는 MPH(Minimal Perfect Hash) 함수의 정보를 포함하는 변환 정보를 관리할 수 있다. MPH 함수는, 제 1 대응 정보에서 관리되는 논리 어드레스들에 의해 지시되는 메모리 장치들 상의 메모리 영역의 크기가 기준 크기에 도달하는 경우에, 기준 크기의 메모리 영역을 지시하는 논리 어드레스들을 키 값들로써 이용하여 생성될 수 있다. 컨트롤러는 키 값들로써 이용된 논리 어드레스들과 변환 정보의 MPH 함수 사이의 대응 관계에 관한 제 2 대응 정보를 관리할 수 있다.
몇몇 실시 예에서, 컨트롤러는 제 1 대응 관계 및 제 2 대응 관계 중 하나에서 수신된 논리 어드레스가 관리되는지 여부를 판별할 수 있다. 제 1 대응 관계는 제 1 복수의 논리 어드레스와 복수의 물리 어드레스 사이의 대응 관계를 포함할 수 있다. 제 2 대응 관계는 각각이 하나의 그룹의 논리 어드레스들에 기초하여 생성되는 복수의 MPH 함수와 제 2 복수의 논리 어드레스 사이의 대응 관계를 포함할 수 있다. 수신된 논리 어드레스가 제 2 대응 관계에서 관리되는 경우, 컨트롤러는 복수의 MPH 함수 중 수신된 논리 어드레스에 대응하는 선택된 MPH 함수 및 수신된 논리 어드레스에 기초하여, 수신된 논리 어드레스와 관련되는 물리 어드레스를 획득할 수 있다.
몇몇 실시 예에서, 각각이 하나의 그룹의 논리 어드레스들에 기초하여 생성되는 복수의 완전 해시 함수와 복수의 논리 어드레스 사이의 대응 관계에서 수신된 논리 어드레스가 관리되는 경우, 컨트롤러는 복수의 완전 해시 함수 중 수신된 논리 어드레스에 대응하는 완전 해시 함수 및 수신된 논리 어드레스에 기초하여, 수신된 논리 어드레스와 관련되는 메모리 장치들 상의 물리 어드레스를 획득할 수 있다.
본 발명의 실시 예들에 따르면, 논리 어드레스와 물리 어드레스 사이에서 어드레스 변환을 수행하기 위해 참조되는 메타데이터의 양이 현저하게 감소할 수 있다. 이러한 메타데이터는 스토리지 장치에서 적은 양의 자원을 점유할 수 있다. 메타데이터에 의해 점유되지 않은 가용 자원은 스토리지 장치의 다른 동작들을 수행하기 위해 이용될 수 있다. 따라서, 스토리지 장치의 관리 효율이 향상될 수 있다.
도 1은 본 발명의 실시 예들에 따른 스토리지 장치를 포함하는 전자 장치의 예시적인 구성을 보여주는 블록도이다.
도 2는 도 1의 스토리지 장치의 예시적인 구성을 보여주는 블록도이다.
도 3은 도 2의 스토리지 장치에서 수행되는 어드레스 변환을 설명하기 위한 개념도이다.
도 4는 어드레스 변환을 수행하기 위해 참조될 수 있는 예시적인 정보를 보여주는 표이다.
도 5는 도 3의 어드레스 관리 정보에 포함될 수 있는 예시적인 정보를 보여주는 개념도이다.
도 6은 도 5의 어드레스 관리 정보의 제 1 대응 정보를 참조하여 수행되는 예시적인 어드레스 변환을 설명하기 위한 개념도이다.
도 7 및 도 8은 도 5의 어드레스 관리 정보의 변환 정보를 생성하기 위한 예시적인 방법을 설명하기 위한 개념도들이다.
도 9는 도 5의 어드레스 관리 정보의 제 2 대응 정보 및 변환 정보를 참조하여 수행되는 예시적인 어드레스 변환을 설명하기 위한 개념도이다.
도 10은 도 5의 어드레스 관리 정보 및 도 2의 메모리 장치들의 예시적인 구성을 설명하기 위한 개념도이다.
도 11은 도 5의 어드레스 관리 정보에 기초하여 수행되는 예시적인 쓰기 동작을 설명하는 흐름도이다.
도 12 내지 도 15는 도 11의 예시적인 쓰기 동작에 따른 도 5의 어드레스 관리 정보의 예시적인 구성들을 설명하기 위한 개념도들이다.
도 16 및 도 17은 도 5의 변환 정보와 도 2의 메모리 장치들 사이의 예시적인 관계들을 설명하기 위한 개념도들이다.
도 18은 도 5의 변환 정보의 예시적인 구성을 설명하기 위한 개념도이다.
도 19는 몇몇 실시 예에서 다루어지는 물리 어드레스의 예시적인 구성을 설명하기 위한 개념도이다.
도 20은 도 5의 어드레스 관리 정보에 기초하여 수행되는 예시적인 어드레스 변환을 설명하기 위한 개념도이다.
도 21 및 도 22는 도 5의 어드레스 관리 정보의 제 1 대응 정보를 위한 다른 예시적인 구성들을 설명하기 위한 개념도들이다.
도 23은 도 5의 어드레스 관리 정보에 기초하여 수행되는 예시적인 읽기 동작을 설명하는 흐름도이다.
도 24는 도 5의 어드레스 관리 정보에 기초하여 수행되는 예시적인 쓰기 동작을 설명하는 흐름도이다.
도 25 및 도 26은 도 24의 예시적인 쓰기 동작에 따른 도 5의 어드레스 관리 정보의 예시적인 구성들을 설명하기 위한 개념도들이다.
아래에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하, 통상의 기술자)들이 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 본 발명의 실시 예들이 명확하고 상세하게 설명될 것이다.
I. 전체 시스템 구성
도 1은 본 발명의 실시 예들에 따른 스토리지 장치를 포함하는 전자 장치(1000)의 예시적인 구성을 보여주는 블록도이다.
전자 장치(1000)는 메인 프로세서(1101), 워킹 메모리(1200), 스토리지 장치(1300), 통신 블록(1400), 유저 인터페이스(1500), 및 버스(1600)를 포함할 수 있다. 예로서, 전자 장치(1000)는 데스크톱(Desktop) 컴퓨터, 랩톱(Laptop) 컴퓨터, 태블릿(Tablet) 컴퓨터, 스마트폰, 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션(Workstation), 서버(Server), 전기 자동차 등과 같은 전자 장치들 중 하나일 수 있다.
메인 프로세서(1101)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1101)는 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다. 이를 위해, 메인 프로세서(1101)는 연산들을 처리하도록 구성되는 전용 논리 회로(예컨대, FPGA(Field Programmable Gate Array), ASICs(Application Specific Integrated Circuits) 등)를 포함할 수 있다. 예로서, 메인 프로세서(1101)는 하나 이상의 프로세서 코어들을 포함할 수 있고, 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다.
워킹 메모리(1200)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 워킹 메모리(1200)는 메인 프로세서(1101)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(1200)는 전자 장치(1000)의 버퍼 또는 캐시로써 이용될 수 있다. 예로서, 워킹 메모리(1200)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)는 하나 이상의 메모리 장치들 및 컨트롤러를 포함할 수 있다. 스토리지 장치(1300)의 메모리 장치는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(1300)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리 장치를 포함할 수 있다. 예로서, 스토리지 장치(1300)는 SSD(Solid State Drive), 카드 스토리지, 임베디드(Embedded) 스토리지 등과 같은 스토리지 매체를 포함할 수 있다.
통신 블록(1400)은 전자 장치(1000)의 외부 장치/시스템과 통신할 수 있다. 예로서, 통신 블록(1400)은 LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Acess), GSM(Global System for Mobile communications), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP(Transfer Control Protocol/Internet Protocol), USB(Universal Serial Bus), Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나를 지원할 수 있다.
유저 인터페이스(1500)는 사용자와 전자 장치(1000) 사이의 통신을 중재할 수 있다. 예로서, 유저 인터페이스(1500)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스(1500)는 LCD(Liquid Crystal Display) 장치, LED(Light Emitting Diode) 표시 장치, OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, 스피커, 모터 등과 같은 출력 인터페이스를 포함할 수 있다.
버스(1600)는 전자 장치(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 장치(1000)의 구성 요소들은 버스(1600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예로서, 버스 포맷은 USB, SCSI(Small Computer System Interface), PCIe(Peripheral Component Interconnect Express), M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), EIDE(Enhanced IDE), NVMe(Nonvolatile Memory Express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예들에 따라 구현될 수 있다. 예로서, 스토리지 장치(1300)는 어드레스 변환(Address Translation)을 수행할 수 있다. 본 발명의 실시 예들에서, 스토리지 장치(1300)는 해시(Hash) 함수 및 해싱(Hashing) 연산에 기초하여 어드레스 변환을 수행할 수 있다. 스토리지 장치(1300)의 예시적인 구성들 및 동작들이 도 2 내지 도 26을 참조하여 설명될 것이다.
다만, 이하의 설명들에서 스토리지 장치(1300)가 제공되지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 실시 예들은 메모리 소자를 포함하는 어떠한 유형의 장치에든 채용될 수 있다. 예로서, 본 발명의 실시 예들은 워킹 메모리(1200)에 포함되는 휘발성 메모리 및/또는 불휘발성 메모리를 위해서도 채용될 수 있다. 이하의 설명들은 더 나은 이해를 가능하게 하기 위한 것이고, 본 발명을 한정하도록 의도되는 것은 아니다.
도 2는 도 1의 스토리지 장치(1300)의 예시적인 구성을 보여주는 블록도이다.
도 1을 참조하여 설명된 것과 같이, 메인 프로세서(1101)는 버스(1600)를 통해 스토리지 장치(1300)와 통신할 수 있다. 본 개시에서, 스토리지 장치(1300)로 접근할 수 있는 객체는 "호스트(1100)"로 불릴 수 있다. 메인 프로세서(1101)는 호스트(1100)로서 동작할 수 있는 객체들의 한 예시일 수 있으나, 본 발명은 여기에 한정되지 않는다.
호스트(1100)는 스토리지 장치(1300)와 데이터(DAT)를 교환할 수 있다. 스토리지 장치(1300)는 호스트(1100)로부터 수신되는 커맨드(CMD)에 응답하여, 호스트(1100)로 스토리지 서비스를 제공할 수 있다.
예로서, 호스트(1100)는 쓰기 커맨드 및 쓰기 데이터를 스토리지 장치(1300)로 제공할 수 있다. 스토리지 장치(1300)는 쓰기 커맨드에 응답하여, 요청된 쓰기 데이터를 저장할 수 있다. 예로서, 호스트(1100)는 읽기 커맨드를 스토리지 장치(1300)로 제공할 수 있다. 스토리지 장치(1300)는 읽기 커맨드에 응답하여, 요청된 읽기 데이터를 호스트(1100)로 출력할 수 있다.
스토리지 장치(1300)는 하나 이상의 메모리 장치들(1310) 및 컨트롤러(1330)를 포함할 수 있다. 스토리지 장치(1300)에 포함되는 메모리 장치들의 개수는 다양하게 변경 또는 수정될 수 있다.
메모리 장치들(1311, 1319) 각각은 호스트(1100)에 의해 요청되는 데이터를 저장할 수 있다. 이를 위해, 메모리 장치들(1311, 1319) 각각은 데이터를 저장하기 위한 메모리 영역(들)을 포함할 수 있다. 예로서, 메모리 장치들(1311, 1319) 각각이 낸드 플래시 메모리(NAND-type Flash Memory)를 포함하는 경우, 메모리 장치들(1311, 1319) 각각은 복수의 워드 라인 및 복수의 비트 라인을 따라 형성되는 메모리 셀 어레이를 포함할 수 있다. 그러나, 도 1을 참조하여 설명된 것과 같이, 메모리 장치들(1311, 1319) 각각의 유형 및 구성은 다양하게 변경 또는 수정될 수 있다.
메모리 장치들(1311, 1319) 각각은 데이터를 저장하기 위한 메모리 위치들을 포함할 수 있다. 메모리 위치는 어드레스로 불리는 값에 기초하여 식별되고 지시될 수 있다. 쓰기 데이터는 어드레스에 의해 지시되는 메모리 위치에 저장될 수 있고, 읽기 데이터는 어드레스에 의해 지시되는 메모리 위치로부터 출력될 수 있다. 본 개시에서, 하나의 메모리 영역은 복수의 어드레스에 의해 각각 지시되는 복수의 메모리 위치를 포함할 수 있다.
호스트(1100)는 메모리 장치들(1311, 1319)의 특정 메모리 위치 또는 특정 메모리 영역과 관련하여 데이터(DAT)를 교환하기 위해, 스토리지 장치(1300)로 어드레스(ADDR)를 제공할 수 있다. 스토리지 장치(1300)는 호스트(1100)로부터 수신되는 요청(예컨대, 커맨드(CMD)) 및 어드레스(ADDR)에 기초하여 메모리 장치들(1311, 1319)을 제어할 수 있다.
한편, 호스트(1100)에 의해 처리되는 어드레스(ADDR)는 메모리 장치들(1311, 1319) 내에서 메모리 위치를 지시하는 어드레스와 상이할 수 있다. 예로서, 호스트(1100)에 의해 처리되는 어드레스(ADDR)는 논리 어드레스로 불릴 수 있고, 메모리 장치들(1311, 1319)을 위한 어드레스는 물리 어드레스로 불릴 수 있다. 스토리지 장치(1300)는 메모리 장치들(1311, 1319)을 적절히 제어하기 위해, 호스트(1100)에 의해 처리되는 논리 어드레스와 메모리 장치들(1311, 1319)을 위한 물리 어드레스 사이에서 어드레스 변환을 수행할 수 있다.
컨트롤러(1330)는 스토리지 장치(1300)의 전반적인 동작들을 제어할 수 있다. 예로서, 컨트롤러(1330)는 메모리 장치들(1311, 1319)의 동작들을 스케줄링하거나, 스토리지 장치(1300)에서 처리되는 신호들/데이터를 인코딩 및 디코딩할 수 있다. 예로서, 컨트롤러(1330)는 메모리 장치들(1311, 1319)이 데이터를 저장하거나 출력하도록 메모리 장치들(1311, 1319)을 제어할 수 있다.
컨트롤러(1330)는 위에서 설명된 및 아래에서 설명될 기능들을 수행하도록 구성되는 하나 이상의 하드웨어 구성 요소들(예컨대, 아날로그 회로, 논리 회로 등)을 포함할 수 있다. 추가로 또는 대안적으로, 컨트롤러(1330)는 하나 이상의 프로세서 코어들을 포함할 수 있다. 위에서 설명된 및 아래에서 설명될 컨트롤러(1330)의 기능들은 소프트웨어 및/또는 펌웨어의 프로그램 코드로 구현될 수 있고, 컨트롤러(1330)의 프로세서 코어(들)는 프로그램 코드의 명령어 집합을 실행할 수 있다. 컨트롤러(1330)의 프로세서 코어(들)는 명령어 집합을 실행하기 위해 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다.
버퍼 메모리(1350)는 스토리지 장치(1300)의 동작에 이용되는 데이터를 버퍼링할 수 있다. 예로서, 버퍼 메모리(1350)는 컨트롤러(1330)에 의해 참조되는 데이터를 일시적으로 저장할 수 있다. 예로서, 버퍼 메모리(1350)는 메모리 장치들(1311, 1319)에 저장될 데이터 또는 메모리 장치들(1311, 1319)로부터 출력된 데이터를 일시적으로 저장할 수 있다. 예로서, 버퍼 메모리(1350)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
도 3은 도 2의 스토리지 장치(1300)에서 수행되는 어드레스 변환을 설명하기 위한 개념도이다.
몇몇 실시 예에서, 컨트롤러(1330)는 논리 어드레스와 물리 어드레스 사이에서 어드레스 변환을 수행할 수 있다. 예로서, 컨트롤러(1330)는 호스트(1100)로부터 수신되는 논리 어드레스를, 메모리 장치들(1310)을 위한 물리 어드레스로 변환할 수 있다. 따라서, 호스트(1100)로부터 제공된 논리 어드레스가 메모리 장치들(1310) 상의 특정 메모리 위치를 지시하는 물리 어드레스와 상이하더라도, 컨트롤러(1330)는 변환된 물리 어드레스에 기초하여 메모리 장치들(1310)을 제어할 수 있다.
컨트롤러(1330)는 어드레스 변환을 수행하기 위해, 어드레스 관리 정보(100)를 관리할 수 있다. 어드레스 관리 정보(100)는 논리 어드레스와 물리 어드레스 사이에서 어드레스 변환을 수행하기 위해 참조되는 메타데이터를 포함할 수 있다. 컨트롤러(1330)는 어드레스 관리 정보(100)에 포함되는 다양한 정보를 생성/수정/갱신/무효화할 수 있다. 나아가, 컨트롤러(1330)는 어드레스 관리 정보(100)에 포함되는 다양한 정보에 기초하여 어드레스 변환을 수행할 수 있다.
예로서, 어드레스 관리 정보(100)는 도 2의 버퍼 메모리(1350)에 저장될 수 있다. 대안적으로, 어드레스 관리 정보(100)는 컨트롤러(1330) 내부의 캐시 메모리 또는 메모리 장치들(1310)에 저장될 수 있다. 몇몇 경우, 어드레스 관리 정보(100)는 버퍼 메모리(1350), 컨트롤러(1330) 내부의 캐시 메모리, 및 메모리 장치들(1310) 중 적어도 하나에 분산하여 저장될 수 있다. 컨트롤러(1330)는 어드레스 변환을 수행하기 위해, 어드레스 관리 정보(100)를 저장하는 메모리로 액세스할 수 있다.
도 4는 어드레스 변환을 수행하기 위해 참조될 수 있는 예시적인 정보를 보여주는 표이다.
몇몇 예에서, 도 3의 컨트롤러(1330)는 완전 맵핑 테이블(Full Mapping Table, FMT)을 관리할 수 있다. 완전 맵핑 테이블(FMT)은 논리 어드레스들(La 내지 Lz)과 물리 어드레스들(Pa 내지 Pz) 사이의 맵핑 관계에 관한 정보를 포함할 수 있다. 완전 맵핑 테이블(FMT)은 룩-업(Look-up) 테이블의 유형으로 구현될 수 있다. 컨트롤러(1330)는 완전 맵핑 테이블(FMT)을 참조하여, 논리 어드레스를 물리 어드레스로 변환할 수 있다.
예로서, 논리 어드레스(La)는 물리 어드레스(Pa)와 대응할 수 있다. 컨트롤러(1330)가 도 3의 호스트(1100)로부터 논리 어드레스(La)를 수신한 경우, 컨트롤러(1330)는 논리 어드레스(La)를 물리 어드레스(Pa)로 맵핑할 수 있다. 따라서, 컨트롤러(1330)는 논리 어드레스(La)와 함께 호스트(1100)로부터 수신된 요청을, 물리 어드레스(Pa)에 의해 지시되는 메모리 위치와 연관하여 처리할 수 있다.
예로서, 완전 맵핑 테이블(FMT)은 도 3의 메모리 장치들(1310) 상의 물리 어드레스들(Pa 내지 Pz)을 완전히(Fully) 관리하기 위해 이용될 수 있다(예로서, 완전 맵핑 테이블(FMT)에서 관리되는 물리 어드레스들(Pa 내지 Pz)은 메모리 장치들(1310) 상의 모든 메모리 영역들을 완전히 커버할 수 있다). 이러한 예에서, 컨트롤러(1330)는, 호스트(1100)로부터 어떠한 논리 어드레스를 수신하더라도, 완전 맵핑 테이블(FMT)을 참조하여, 수신된 논리 어드레스를 그것에 대응하는 물리 어드레스로 맵핑할 수 있다.
그러나, 메모리 장치들(1310)의 용량이 증가하는 경우, 메모리 장치들(1310)과 관련하여 관리되는 물리 어드레스들의 양 역시 증가할 수 있다. 물리 어드레스들의 양의 증가는 완전 맵핑 테이블(FMT)의 크기의 증가를 야기할 수 있다. 완전 맵핑 테이블(FMT)은 도 2의 스토리지 장치(1300)에서 자원(예컨대, 버퍼 메모리(1350), 컨트롤러(1330) 내부의 캐시 메모리, 메모리 장치들(1310) 등)의 할당을 요구할 수 있다. 따라서, 완전 맵핑 테이블(FMT)의 크기의 증가는 스토리지 장치(1300)의 관리 효율을 떨어뜨릴 수 있다.
II. 예시적인 어드레스 변환
도 5는 도 3의 어드레스 관리 정보(100)에 포함될 수 있는 예시적인 정보를 보여주는 개념도이다.
도 3을 참조하여 설명된 것과 같이, 컨트롤러(1330)는 어드레스 관리 정보(100)에 포함되는 다양한 정보를 관리할 수 있다. 컨트롤러(1330)는 어드레스 관리 정보(100)를 참조하여, 논리 어드레스를 물리 어드레스로 변환할 수 있다. 몇몇 실시 예에서, 어드레스 관리 정보(100)는 제 1 대응 정보(110a), 변환 정보(130), 및 제 2 대응 정보(150)를 포함할 수 있다.
제 1 대응 정보(110a)는 논리 어드레스들(L1 내지 Lr)과 물리 어드레스들(P1 내지 Pr) 사이의 대응 관계와 관련될 수 있다. 제 1 대응 정보(110a)는 특정 논리 어드레스와 특정 물리 어드레스 사이의 대응 관계를 지시할 수 있다. 다만, 도 4의 완전 맵핑 테이블(FMT)과 달리, 컨트롤러(1330)는 제 1 대응 정보(110a)에서 도 3의 메모리 장치들(1310) 상의 물리 어드레스들을 완전히 관리하지 않을 수 있다.
대신, 컨트롤러(1330)는, 제 1 대응 정보(110a)에서 관리되는 논리 어드레스들(L1 내지 Lr)에 의해 지시되는 메모리 영역의 크기가 기준 크기에 도달할 때까지, 논리 어드레스들(L1 내지 Lr)과 물리 어드레스들(P1 내지 Pr) 사이의 대응 관계를 제 1 대응 정보(110a)에서 관리할 수 있다. 기준 크기는 도 10을 참조하여 설명될 것이다.
제 1 대응 정보(110a)에서 관리되는 논리 어드레스들(L1 내지 Lr)에 의해 지시되는 메모리 영역의 크기가 기준 크기에 도달한 경우, 컨트롤러(1330)는 논리 어드레스들(L1 내지 Lr)을 변환 정보(130) 및 제 2 대응 정보(150)와 연관하여 관리할 수 있고, 제 1 대응 정보(110a)의 대응 관계를 무효화할 수 있다. 이러한 동작들은 도 10 내지 도 15를 참조하여 더 설명될 것이다.
몇몇 실시 예에서, 변환 정보(130)는 MPH(Minimal Perfect Hash) 함수의 정보를 포함할 수 있다. 예로서, 변환 정보(130)는 MPH 함수들(MPH1() 내지 MPHm())의 정보를 포함할 수 있다. MPH 함수는 해시 충돌(Hash Collision) 없이, 제 1 집합의 n개의 원소들을 제 2 집합의 n개의 원소들로 맵핑하는 해시 함수를 의미할 수 있다.
몇몇 실시 예에서, 제 1 대응 정보(110a)에서 관리되는 논리 어드레스들에 의해 지시되는 메모리 영역의 크기가 기준 크기에 도달하는 경우, MPH 함수들(MPH1() 내지 MPHm()) 각각이 생성될 수 있다. MPH 함수들(MPH1() 내지 MPHm()) 각각은 하나의 그룹의 논리 어드레스들에 기초하여 생성될 수 있다. 몇몇 실시 예에서, MPH 함수들(MPH1() 내지 MPHm()) 각각은 기준 크기의 메모리 영역을 지시하는 논리 어드레스들을 키 값들로써 이용하여 생성될 수 있다. MPH 함수를 생성하기 위한 예시적인 알고리즘이 도 7 및 도 8을 참조하여 설명될 것이다.
제 2 대응 정보(150)는 논리 어드레스들(L11 내지 Lmr)과 MPH 함수들(MPH1 내지 MPHm) 사이의 대응 관계와 관련될 수 있다. 제 2 대응 정보(150)의 특정 논리 어드레스는 특정 MPH 함수를 생성하는 데에 키 값으로써 이용되었을 수 있다. 제 2 대응 정보(150)는 그 특정 논리 어드레스와 그 특정 MPH 함수 사이의 대응 관계를 지시할 수 있다. 따라서, 제 2 대응 정보(150)는 키 값들로써 이용된 논리 어드레스들과 그 논리 어드레스들을 키 값들로써 이용하여 생성된 MPH 함수 사이의 대응 관계와 관련될 수 있다.
제 1 대응 정보(110a), 변환 정보(130), 및 제 2 대응 정보(150)를 이용하는 어드레스 변환은 도 6 및 도 9를 참조하여 설명될 것이다.
도 6은 도 5의 어드레스 관리 정보(100)의 제 1 대응 정보(110a)를 참조하여 수행되는 예시적인 어드레스 변환을 설명하기 위한 개념도이다.
몇몇 경우, 도 2의 호스트(1100)로부터 수신되는 논리 어드레스가 제 1 대응 정보(110a)에서 관리될 수 있다. 도 5를 참조하여 설명된 것과 같이, MPH 함수를 생성하기 위해 키 값들로써 이용된 논리 어드레스는 도 5의 제 2 대응 정보(150)에서 관리될 수 있다. 따라서, 제 1 대응 정보(110a)에서 관리되는 논리 어드레스들에 의해 지시되는 메모리 영역의 크기가 기준 크기에 도달하기 전에, 어떤 MPH 함수를 생성하기 위한 키 값으로써 이용되지 않은 논리 어드레스는 제 1 대응 정보(110a)에서 관리될 수 있다.
호스트(1100)로부터 수신되는 논리 어드레스가 제 1 대응 정보(110a)에서 관리되는 경우, 컨트롤러(1330)는 제 1 대응 정보(110a)를 참조할 수 있다. 컨트롤러(1330)는 제 1 대응 정보(110a)를 참조하여, 수신된 논리 어드레스에 대응하는 물리 어드레스를 획득할 수 있다. 따라서, 컨트롤러(1330)는 수신된 논리 어드레스와 획득된 물리 어드레스 사이에서 어드레스 변환을 수행할 수 있다.
예로서, 도 6을 참조하면, 컨트롤러(1330)는 호스트(1100)로부터 논리 어드레스(L2)를 수신할 수 있다. 논리 어드레스(L2)는 제 1 대응 정보(110a)에서 관리될 수 있다. 컨트롤러(1330)는 제 1 대응 정보(110a)를 참조하여, 논리 어드레스(L2)에 대응하는 물리 어드레스(P2)를 획득할 수 있다.
예로서, 메모리 장치(1311)는 물리 어드레스들(P1 내지 Pi)에 의해 지시되는 메모리 위치들을 포함할 수 있고, 메모리 장치(1319)는 물리 어드레스들(Pj 내지 Pz)에 의해 지시되는 메모리 위치들을 포함할 수 있다. 컨트롤러(1330)는 물리 어드레스(P2)에 의해 지시되는 메모리 위치와 연관하여, 호스트(1100)의 요청을 처리할 수 있다.
도 7 및 도 8은 도 5의 어드레스 관리 정보(100)의 변환 정보(130)를 생성하기 위한 예시적인 방법을 설명하기 위한 개념도들이다.
도 5를 참조하여 설명된 것과 같이, 몇몇 실시 예에서, 변환 정보(130)는 MPH 함수의 정보를 포함할 수 있다. MPH 함수는 해시 충돌 없이(즉, 완전하게), 제 1 집합의 n개의 원소들을 제 2 집합의 n개의 원소들로(즉, 최소 개수의 원소들로) 맵핑하는 해시 함수를 의미할 수 있다.
도 7을 참조하면, 예로서, MPH 함수를 생성하기 위해 3개의 해시 함수들(h0, h1, h2)이 이용될 수 있다. 해시 함수들(h0, h1, h2)은 다양한 종류의 해시 함수들 중 어떠한 해시 함수들이든 포함할 수 있다. 해시 함수들(h0, h1, h2)은 동일한 종류의 해시 함수를 포함하거나, 상이한 종류들의 해시 함수들을 포함할 수 있다.
예로서, MPH 함수를 생성하기 위해 3개의 키 값들(x, y, z)이 이용될 수 있다. 키 값들(x, y, z)은 제 1 집합에 속하는 원소들일 수 있고, MPH 함수를 통해 제 2 집합의 원소들로 맵핑될 수 있다.
예로서, 키 값(x)을 해시 함수들(h0, h1, h2)에 대입함으로써 함수 값들(h0(x), h1(x), h2(x))이 산출될 수 있다. 함수 값들(h0(x), h0(y), h0(z))은 함수 공간 상에서 그래프(G1)를 형성할 수 있다. MPH 함수를 생성하기 위해 키 값(x)이 함수 값들(h0(x), h0(y), h0(z)) 중 하나에 대응할 수 있다.
유사하게, 키 값(y)을 해시 함수들(h0, h1, h2)에 대입함으로써 산출되는 함수 값들(h0(y), h1(y), h2(y))은 함수 공간 상에서 그래프(G2)를 형성할 수 있다. 예로서, 키 값(y)이 키 값(x)과 상이한 경우, 동일한 해시 함수들(h0, h1, h2)이 이용되더라도 그래프(G2)가 그래프(G1)와 중첩하지 않을 수 있다. MPH 함수를 생성하기 위해 키 값(y)이 함수 값들(h0(y), h1(y), h2(y)) 중 하나에 대응할 수 있다.
나아가, 키 값(z)을 해시 함수들(h0, h1, h2)에 대입함으로써 산출되는 함수 값들(h0(z), h1(z), h2(z))은 함수 공간 상에서 그래프(G3)를 형성할 수 있다. 예로서, 몇몇 경우, 키 값(z)이 키 값(x) 또는 키 값(y)과 상이하더라도, 그래프(G3)가 그래프들(G1, G2)과 중첩할 수 있다. MPH 함수를 생성하기 위해 키 값(z)이 함수 값들(h0(z), h1(z), h2(z)) 중 하나에 대응할 수 있다.
한편, MPH 함수는 해시 충돌을 피하기 위해 이용될 수 있다. 따라서, 키 값들(x, y, z)은 상이한 함수 값들에 각각 대응할 수 있다. 예로서, 키 값(x)은 함수 값(h1(x))에 대응할 수 있고, 키 값(y)은 함수 값(h0(y))에 대응할 수 있다. 그래프(G2)가 그래프(G3)와 중첩함에 따라, 함수 값(h0(y))이 함수 값(h0(z))과 동일할 수 있다. 이 경우, 해시 충돌을 피하기 위해, 키 값(z)은 함수 값(h0(z))에 대응하지 않을 수 있다. 예로서, 키 값(z)은 함수 값(h2(z))에 대응할 수 있다.
이러한 방식으로, 해시 충돌을 피하기 위해, 키 값들(x, y, z)에 각각 대응하는 함수 값들은 상이하게 선택될 수 있다. 즉, 키 값들에 대응하는 함수 값들이 중복되지 않도록, 해시 함수들을 이용하여 산출되는 함수 값들 중 일부가 선택될 수 있다.
다만, 도 7의 그래프들(G1, G2, G3) 및 키 값과 함수 값 사이의 대응은 더 나은 이해를 가능하기 위한 예시로서 제공되고, 본 발명을 한정하도록 의도되지는 않는다. 해시 함수들로부터 얻어지는 그래프들의 형태들은 함수 공간 상에서 다양하게 변경 또는 수정될 수 있고, 키 값과 함수 값 사이의 대응은 해시 충돌을 피하기 위해 다양하게 변경 또는 수정될 수 있다.
도 8을 참조하면, 0과 t 사이의 키 값들은 0과 u 사이의 함수 값들에 대응할 수 있다. 예로서, 도 7을 참조하여 설명된 것과 같이, 키 값들(x, y, z)은 각각 함수 값들(h1(x), h0(y), h2(z))에 대응할 수 있다.
예로서, 함수 값들의 크기에 의존하여, 함수 값들 각각에 랭크(Rank) 값이 할당될 수 있다. 예로서, 함수 값들(h1(x), h2(z), h0(y))의 순서에 따라, 함수 값들(h1(x), h0(y), h2(z))에 랭크 값들 "0, 2, 1"이 각각 할당될 수 있다.
따라서, 키 값(x)은 함수 값(h1(x))에 할당된 랭크 값 "0"으로 맵핑될 수 있다. 유사하게, 키 값(y)은 함수 값(h0(y))에 할당된 랭크 값 "2"로 맵핑될 수 있고, 키 값(z)은 함수 값(h2(z))에 할당된 랭크 값 "1"로 맵핑될 수 있다.
MPH 함수(MPH())는 키 값들(x, y, z)을 랭크 값들 "0, 2, 1"로 맵핑하도록 생성될 수 있다. MPH 함수(MPH())로 키 값들(x, y, z)이 입력되는 경우, MPH 함수는 랭크 값들 "0, 2, 1"을 각각 출력할 수 있다. 이러한 MPH 함수(MPH())는 해시 충돌 없이 최소 개수의 원소들로의 맵핑을 제공할 수 있다.
도 7 및 도 8을 참조하여 설명된 예시적인 방법은 본 발명의 실시 예들에서 MPH 함수를 생성하기 위해 이용될 수 있다. 몇몇 실시 예에서, 하나의 그룹의 논리 어드레스들이 MPH 함수를 생성하기 위한 키 값들로써 이용될 수 있다. MPH 함수는 키 값들로써 이용된 논리 어드레스들을 물리 어드레스들로 변환하도록 생성될 수 있다. MPH 함수로 키 값(즉, 논리 어드레스)이 입력되는 경우, MPH 함수는 입력된 키 값에 대응하는 물리 어드레스와 관련되는 값을 출력할 수 있다. 이러한 MPH 함수는 키 값들로써 이용된 논리 어드레스들을 각각 기준 크기의 메모리 영역의 물리 어드레스들과 충돌 없이 맵핑하기 위해 참조될 수 있다.
도 5의 컨트롤러(1330)는 MPH 함수를 생성하기 위해 하드웨어 구성 요소 및/또는 소프트웨어 구성 요소를 포함할 수 있다. 예로서, 컨트롤러(1330)는 도 7의 해시 함수들(h0, h1, h2) 및/또는 추가의 해시 함수(들)의 연산들을 수행하기 위해 복수의 해시 연산 회로를 포함할 수 있다. 예로서, 컨트롤러(1330)의 프로세서 코어(들)는 해시 함수들(h0, h1, h2) 및/또는 추가의 해시 함수(들)의 연산들을 설명하는 프로그램 코드의 명령어 집합을 실행할 수 있다.
예로서, 컨트롤러(1330)는 도 7을 참조하여 설명된 함수 값의 산출 및 선택을 수행하기 위해, 하드웨어 회로를 포함하거나, 및/또는 프로세서 코어(들)에 의해 관련 프로그램 코드의 명령어 집합을 실행할 수 있다. 예로서, 컨트롤러(1330)는 도 8을 참조하여 설명된 랭크 값의 할당 및 MPH 함수의 생성을 수행하기 위해, 하드웨어 회로를 포함하거나, 및/또는 프로세서 코어(들)에 의해 관련 프로그램 코드의 명령어 집합을 실행할 수 있다.
다만, 도 7 및 도 8은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명은 도 7 및 도 8의 도시로 한정되지 않는다. 예로서, MPH 함수를 생성하기 위해 이용되는 해시 함수들의 개수 및 키 값들의 개수는 다양하게 변경 또는 수정될 수 있다. 나아가, 도 7 및 도 8은 MPH 함수를 생성하기 위한 간단한 예시적인 방법을 보여줄 뿐이다. 본 발명의 실시 예들은 MPH 함수를 생성하기 위한 다른 알고리즘을 채용할 수 있다. 게다가, 몇몇 실시 예가 MPH 함수를 이용하는 것으로 설명되지만, 본 발명은 여기에 한정되지 않는다. 본 발명의 실시 예들은 해시 충돌을 피하기 위해 다른 유형의 완전 해시(Perfect Hash) 함수를 이용할 수 있다.
도 9는 도 5의 어드레스 관리 정보(100)의 제 2 대응 정보(150) 및 변환 정보(130)를 참조하여 수행되는 예시적인 어드레스 변환을 설명하기 위한 개념도이다.
몇몇 경우, 도 2의 호스트(1100)로부터 수신되는 논리 어드레스가 제 2 대응 정보(150)에서 관리될 수 있다. 도 5를 참조하여 설명된 것과 같이, MPH 함수를 생성하기 위해 키 값들로써 이용된 논리 어드레스는 제 2 대응 정보(150)에서 관리될 수 있다.
호스트(1100)로부터 수신되는 논리 어드레스가 제 2 대응 정보(150)에서 관리되는 경우, 컨트롤러(1330)는 먼저 제 2 대응 정보(150)를 참조할 수 있다. 컨트롤러(1330)는 제 2 대응 정보(150)를 참조하여, 어떤 MPH 함수가 수신된 논리 어드레스에 대응하는지 판별할 수 있다. 이후, 컨트롤러(1330)는 변환 정보(130)를 참조하여, 수신된 논리 어드레스에 대응하는 MPH 함수를 선택할 수 있고 선택된 MPH 함수의 정보를 획득할 수 있다.
선택된 MPH 함수는 수신된 논리 어드레스를 키 값들 중 하나로써 이용하여 생성되었을 수 있다. 따라서, 수신된 논리 어드레스가 선택된 MPH 함수로 입력되는 경우, 선택된 MPH 함수는 수신된 논리 어드레스에 대응하는 물리 어드레스와 관련되는 값을 출력할 수 있다. 컨트롤러(1330)는 선택된 MPH 함수 및 수신된 논리 어드레스에 기초하여, 수신된 논리 어드레스와 관련되는 물리 어드레스를 획득할 수 있다.
예로서, 도 9를 참조하면, 컨트롤러(1330)는 호스트(1100)로부터 논리 어드레스(L12)를 수신할 수 있다. 논리 어드레스(L12)는 제 2 대응 정보(150)에서 관리될 수 있다. 컨트롤러(1330)는 제 2 대응 정보(150) 및 변환 정보(130)를 참조하여, 논리 어드레스(L12)에 대응하는 MPH 함수(MPH1)의 정보를 획득할 수 있다.
컨트롤러(1330)는 MPH 함수(MPH1) 및 논리 어드레스(L12)에 기초하여, 논리 어드레스(L12)에 대응하는 물리 어드레스(P2)를 획득할 수 있다. 컨트롤러(1330)는 물리 어드레스(P2)에 의해 지시되는 메모리 위치와 연관하여, 호스트(1100)의 요청을 처리할 수 있다.
제 2 대응 정보(150) 및 변환 정보(130)가 이용되는 경우, 컨트롤러(1330)는 논리 어드레스들로부터 물리 어드레스들을 획득하기 위해 이용되는 MPH 함수들을 관리할 수 있다. 하나의 MPH 함수는 키 값들로써 이용된 여러 논리 어드레스를 여러 물리 어드레스와 관련시키기 위해 이용될 수 있다. 따라서, 컨트롤러(1330)는, 여러 논리 어드레스와 대응하는 물리 어드레스들을 일일이 관리하는 대신, 키 값들로써 이용된 논리 어드레스들을 위해 하나의 MPH 함수만을 관리할 수 있다.
결과적으로, 논리 어드레스와 물리 어드레스 사이에서 어드레스 변환을 수행하기 위해 참조되는 메타데이터(예컨대, 어드레스 관리 정보(100))의 양이 현저하게 감소할 수 있다. 이러한 메타데이터는 스토리지 장치(1300)에서 적은 양의 자원을 점유할 수 있다. 메타데이터에 의해 점유되지 않은 가용 자원은 스토리지 장치(1300)의 다른 동작들을 수행하기 위해 이용될 수 있다.
예로서, 컨트롤러(1330) 내부의 캐시 메모리 또는 도 2의 버퍼 메모리(1350) 상에서 메타데이터에 의해 점유되는 메모리 영역의 크기가 감소하는 경우, 읽기 캐시 및/또는 쓰기 캐시를 위한 메모리 영역이 충분히 확보될 수 있다. 예로서, 도 2의 메모리 장치들(1310) 상에서 메타데이터에 의해 점유되는 메모리 영역의 크기가 감소하는 경우, 씬 프로비저닝(Thin Provisioning)을 위한 메모리 영역이 충분히 확보될 수 있다. 따라서, 스토리지 장치(1300)의 관리 효율이 향상될 수 있다.
III. 기준 크기 및 초기 설정
도 10은 도 5의 어드레스 관리 정보(100) 및 도 2의 메모리 장치들(1310)의 예시적인 구성을 설명하기 위한 개념도이다.
메모리 장치들(1310)은 메모리 영역들(1310a, 1310b, 1310c, 1310n)을 포함할 수 있다. 메모리 영역들(1310a, 1310b, 1310c, 1310n) 각각은 기준 크기(R)를 가질 수 있다. 기준 크기(R)는 본 발명의 실시 예들에 따른 어드레스 변환과 연관하여, 컨트롤러(1330)에 의해 관리되는 메모리 영역의 크기를 의미할 수 있다.
예로서, 기준 크기(R)는 메모리 장치들(1310)에서 정의되는 페이지 크기 또는 블록 크기에 대응할 수 있다. 그러나, 본 발명은 여기에 한정되지 않는다. 기준 크기(R)는 어드레스 변환을 수행하고 어드레스 관리 정보(100)를 관리하기에 적합하도록 다른 크기에 대응할 수 있다. 예로서, 스토리지 장치(1300)의 제조사 또는 설계자는 스토리지 장치(1300)가 동작하기 전에 미리 기준 크기(R)를 선택할 수 있고, 컨트롤러(1330)는 선택된 기준 크기(R)에 기초하여 메모리 장치들(1310)을 관리할 수 있다.
컨트롤러(1330)는 제 1 대응 정보(110a)에서 기준 크기(R)만큼의 어드레스들을 관리할 수 있다. 도 5를 참조하여 설명된 것과 같이, 컨트롤러(1330)는, 제 1 대응 정보(110a)에서 관리되는 논리 어드레스들에 의해 지시되는 메모리 영역의 크기가 기준 크기(R)에 도달할 때까지, 논리 어드레스들과 물리 어드레스들 사이의 대응 관계를 제 1 대응 정보(110a)에서 관리할 수 있다.
컨트롤러(1330)는 변환 정보(130)에서 MPH 함수들의 정보를 관리할 수 있다. 도 5를 참조하여 설명된 것과 같이, MPH 함수들 각각은 기준 크기(R)의 메모리 영역을 지시하는 논리 어드레스들에 기초하여 생성될 수 있다. 도 16 및 도 17을 참조하여 설명될 것과 같이, MPH 함수들은 각각 메모리 영역들(1310a, 1310b, 1310c, 1310n)과 대응하도록 생성될 수 있다. 따라서, 변환 정보(130)에서 관리되는 MPH 함수들의 개수는 메모리 장치들(1310)의 메모리 영역들의 개수에 의존하여 변경될 수 있다.
스토리지 장치(1300)가 일단 제작되면, 메모리 장치들(1310)의 전체 용량은 고정될 수 있다. 따라서, 기준 크기(R)가 작게 선택되는 경우, 메모리 영역들의 개수가 증가할 수 있다. 반면, 기준 크기(R)가 크게 선택되는 경우, 메모리 영역들의 개수는 감소할 수 있다.
메모리 영역들의 개수가 증가하는 경우, 변환 정보(130)에서 관리되는 MPH 함수들의 개수 역시 증가할 수 있다. 따라서, 변환 정보(130) 및 제 2 대응 정보(150)에서 관리되는 메타데이터의 양이 증가할 수 있다. 한편, 기준 크기(R)가 작기 때문에, 제 1 대응 정보(110a)에서 관리되는 메타데이터의 양이 감소할 수 있다.
반면, 메모리 영역들의 개수가 감소하는 경우, 변환 정보(130) 및 제 2 대응 정보(150)에서 관리되는 메타데이터의 양이 감소할 수 있다. 그러나, 기준 크기(R)가 크기 때문에, 제 1 대응 정보(110a)에서 관리되는 메타데이터의 양이 증가할 수 있다.
따라서, 기준 크기(R)는 어드레스 관리 정보(100)의 전체 크기에 영향을 줄 수 있고, 이로써 메타데이터의 양 및 어드레스 변환의 성능에 영향을 줄 수 있다. 기준 크기(R)는 스토리지 장치(1300)의 목적, 동작 정책, 동작 환경, 요구되는 성능, 가용 자원들의 용량 등과 같은 다양한 요인을 고려하여 적절하게 선택될 수 있다.
한편, 스토리지 장치(1300)가 제작된 직후의 초기 상태에서, 어드레스 관리 정보(100)는 어떤 정보를 포함하지 않을 수 있다. 따라서, 제 1 대응 정보(110a), 변환 정보(130), 및 제 2 대응 정보(150)는 비어있을 수 있다. 이러한 초기 상태에서 수행되는 예시적인 쓰기 동작이 도 11 내지 도 15를 참조하여 설명될 것이다.
IV. 예시적인 선행 쓰기 동작 및 MPH 함수 생성
도 11은 도 5의 어드레스 관리 정보(100)에 기초하여 수행되는 예시적인 쓰기 동작을 설명하는 흐름도이다. 도 12 내지 도 15는 도 11의 예시적인 쓰기 동작에 따른 도 5의 어드레스 관리 정보(100)의 예시적인 구성들을 설명하기 위한 개념도들이다. 더 나은 이해를 가능하게 하기 위해, 도 11 내지 도 15가 함께 참조될 것이다.
도 11을 참조하면, S110 동작에서, 컨트롤러(1330)는 호스트(1100)로부터 쓰기 요청(예컨대, 쓰기 커맨드 및 쓰기 데이터)을 수신할 수 있다. 컨트롤러(1330)는 쓰기 요청과 함께, 호스트(1100)로부터 논리 어드레스를 수신할 수 있다. 논리 어드레스는 쓰기 데이터를 저장할 메모리 위치를 지시할 수 있다.
S120 동작에서, 컨트롤러(1330)는 제 1 대응 정보(110a) 및 제 2 대응 정보(150)에 이전에 기록된 논리 어드레스를 확인할 수 있다. 따라서, 컨트롤러(1330)는 S110 동작에서 수신된 논리 어드레스가 제 1 대응 정보(110a) 및 제 2 대응 정보(150) 중 하나에서 관리되는지 여부를 판별할 수 있다.
예로서, 스토리지 장치(1300)가 제작된 직후의 초기 상태에서, 제 1 대응 정보(110a), 변환 정보(130), 및 제 2 대응 정보(150)는 도 10을 참조하여 설명된 것과 같이 비어있을 수 있다. 따라서, 도 11의 예에서, 컨트롤러(1330)는 S110 동작에서 수신된 논리 어드레스가 제 1 대응 정보(110a) 및 제 2 대응 정보(150) 모두에서 관리되지 않음을 판별할 수 있다. 예로서, 비어있는 제 1 대응 정보(110a) 및 제 2 대응 정보(150) 각각은 미리 정의된 값을 반환할 수 있고, 컨트롤러(1330)는 미리 정의된 값에 응답하여 제 1 대응 정보(110a) 및 제 2 대응 정보(150)가 비어있음을 판별할 수 있다.
이후, S130 동작에서, 컨트롤러(1330)는 새롭게 선택되는 물리 어드레스에 의해 지시되는 메모리 위치에 쓰기 데이터가 저장되도록 메모리 장치들(1310)을 제어할 수 있다. 여기서, 새로운 물리 어드레스는 메모리 장치들(1310)의 관리 조건, 컨트롤러(1330)의 동작 정책 등 다양한 요인에 의존하여 다양하게 선택될 수 있다. 나아가, 컨트롤러(1330)는 S110 동작에서 수신된 논리 어드레스가 새로운 물리 어드레스에 대응하도록 제 1 대응 정보(110a)를 갱신할 수 있다.
도 12를 참조하면, 예로서, 컨트롤러(1330)는 호스트(1100)로부터 논리 어드레스(L11)를 수신할 수 있고, 논리 어드레스(L11)와 관련되는 쓰기 데이터는 물리 어드레스(P11)에 의해 지시되는 메모리 위치(예컨대, 메모리 영역(1310b)에 포함되는 메모리 위치)에 저장될 수 있다. 이 경우, 컨트롤러(1330)는 논리 어드레스(L11)와 물리 어드레스(P11) 사이의 대응 관계를 제 1 대응 정보(110a)에서 관리할 수 있다.
유사하게, 예로서, 컨트롤러(1330)는 호스트(1100)로부터 논리 어드레스(L12)를 수신할 수 있고, 논리 어드레스(L12)와 관련되는 쓰기 데이터는 물리 어드레스(P23)에 의해 지시되는 메모리 위치(예컨대, 메모리 영역(1310c)에 포함되는 메모리 위치)에 저장될 수 있다. 이 경우, 컨트롤러(1330)는 논리 어드레스(L12)와 물리 어드레스(P23) 사이의 대응 관계를 제 1 대응 정보(110a)에서 관리할 수 있다.
이러한 방식으로, 컨트롤러(1330)는, 제 1 대응 정보(110a)에서 관리되는 논리 어드레스들에 의해 지시되는 메모리 영역의 크기가 기준 크기에 도달할 때까지, 논리 어드레스들과 물리 어드레스들 사이의 대응 관계를 제 1 대응 정보(110a)에서 관리할 수 있다. 도 11의 S140 동작에서, 컨트롤러(1330)는 제 1 대응 정보(110a)가 가득 채워졌는지(즉, 제 1 대응 정보(110a)에서 관리되는 논리 어드레스들에 의해 지시되는 메모리 영역의 크기가 기준 크기에 도달하였는지) 여부를 판별할 수 있다.
제 1 대응 정보(110a)가 가득 채워지지 않은 경우, 컨트롤러(1330)는 S110 동작에서 호스트(1100)로부터 다음 쓰기 요청을 수신할 수 있다. S110, S120, 및 S130 동작들이 반복됨에 따라, 제 1 대응 정보(110a)가 가득 채워질 수 있다. 이 경우, S150 동작이 수행될 수 있다.
S150 동작에서, 컨트롤러(1330)는 MPH 함수를 생성할 수 있다. 몇몇 실시 예에서, MPH 함수는 기준 크기의 메모리 영역을 지시하는 하나의 그룹의 논리 어드레스들을 키 값들로써 이용하여 생성될 수 있다.
MPH 함수가 생성됨에 따라, 컨트롤러(1330)는 생성된 MPH 함수의 정보를 변환 정보(130)에서 관리하기 위해 변환 정보(130)를 갱신할 수 있다. 나아가, 컨트롤러(1330)는 키 값들로써 이용된 하나의 그룹의 논리 어드레스들이 생성된 MPH 함수에 대응하도록 제 2 대응 정보(150)를 갱신할 수 있다.
도 13을 참조하면, 예로서, 제 1 대응 정보(110a)가 논리 어드레스들(L11 내지 L1r)로 가득 채워질 수 있다(즉, 논리 어드레스들(L11 내지 L1r)이 기준 크기의 메모리 영역을 지시할 수 있다). 컨트롤러(1330)는 논리 어드레스들(L11 내지 L1r)을 키 값들로써 이용하여 MPH 함수(MPH1())를 생성할 수 있다. 컨트롤러(1330)는 하나의 그룹의 논리 어드레스들(L11 내지 L1r)을 수신함에 따라 하나의 MPH 함수(MPH1())를 생성할 수 있다.
컨트롤러(1330)는 MPH 함수(MPH1())의 정보를 변환 정보(130)에서 관리하기 위해 변환 정보(130)를 갱신할 수 있다. 컨트롤러(1330)는 논리 어드레스들(L11 내지 L1r)과 MPH 함수(MPH1()) 사이의 대응 관계를 제 2 대응 정보(150)에서 관리하기 위해 제 2 대응 정보(150)를 갱신할 수 있다.
예로서, MPH 함수(MPH1())는 논리 어드레스들(L11 내지 L1r)을 각각 물리 어드레스들(P1 내지 Pr)로 변환하기 위해 생성될 수 있다. 예로서, 물리 어드레스들(P1 내지 Pr)은 기준 크기의 메모리 영역(1310a)을 지시할 수 있다. 논리 어드레스들(L11 내지 L1r)과 관련되는 데이터는 MPH 함수(MPH1())에 기초하여 메모리 영역(1310a)에 저장될 수 있다.
몇몇 예에서, 제 1 대응 정보(110a)의 논리 어드레스에 의해 지시되는 메모리 위치는 제 2 대응 정보(150)의 논리 어드레스에 의해 지시되는 메모리 위치와 상이할 수 있다. 따라서, 제 1 대응 정보(110a)의 논리 어드레스들이 제 1 메모리 영역을 지시하더라도, 제 2 대응 정보(150)의 논리 어드레스들은 제 2 메모리 영역을 지시할 수 있다. 도 12 및 도 13을 참조하면, 예로서, 제 1 대응 정보(110a)의 논리 어드레스(L11)는 물리 어드레스(P11)를 갖는 메모리 위치를 지시할 수 있고, 제 2 대응 정보(150)의 논리 어드레스(L11)는 물리 어드레스(P1)를 갖는 메모리 위치를 지시할 수 있다.
MPH 함수(MPH1())가 생성됨에 따라, 컨트롤러(1330)는 논리 어드레스들(L11 내지 L1r)과 관련되는 데이터가 물리 어드레스들(P1 내지 Pr)에 의해 지시되는 메모리 위치들로 이동(Migration)하도록 메모리 장치들(1310)을 제어할 수 있다. 예로서, 컨트롤러(1330)의 제어에 따라, 물리 어드레스(P11)를 갖는 메모리 위치에 저장되었던 데이터는 물리 어드레스(P1)를 갖는 메모리 위치로 이동할 수 있다.
따라서, 도 9를 참조하여 설명된 것과 같이, MPH 함수(MPH1())가 생성된 후, 논리 어드레스들(L11 내지 L1r)은 제 2 대응 정보(150)의 대응 관계 및 변환 정보(130)의 MPH 함수(MPH1())의 정보에 기초하여 물리 어드레스들(P1 내지 Pr)로 각각 변환될 수 있다. 컨트롤러(1330)는 MPH 함수(MPH1()) 및 논리 어드레스들(L11 내지 L1r)에 기초하여 물리 어드레스들(P1 내지 Pr)을 각각 획득할 수 있다.
이후, 도 11의 S160 동작에서, 컨트롤러(1330)는 MPH 함수의 생성에 응답하여 제 1 대응 정보(110a)의 대응 관계를 무효화할 수 있다. 여기서, "무효화"는 대응 관계를 해제 또는 취소하는 것을 의미할 수 있다. 도 13을 참조하면, 컨트롤러(1330)는 MPH 함수(MPH1())의 생성에 응답하여 제 1 대응 정보(110a)의 대응 관계를 무효화할 수 있다. 따라서, 도 12와 도 13을 비교하면, 제 2 대응 정보(150)에서 관리되는 논리 어드레스들(L11 내지 L1r)이 제 1 대응 정보(110a)에서 관리되지 않을 수 있다.
제 1 대응 정보(110a)의 대응 관계가 무효화되는 경우, 그 대응 관계의 엔트리(Entry)는 제 1 대응 정보(110a)로부터 삭제될 수 있다. 삭제된 엔트리의 어드레스들과 관련되는 데이터는 메모리 장치들(1310)로부터 곧바로 삭제(또는, 무효화)될 수 있다. 또는, 삭제된 엔트리의 정보가 버퍼 메모리(1350) 또는 컨트롤러(1330) 내부의 캐시 메모리가 일시적으로 저장될 수 있다. 이후, 삭제된 엔트리의 어드레스들과 관련되는 데이터는, 일시적으로 저장된 정보에 기초하여, 가비지 콜렉션(Garbage Collection)과 같은 관리 동작이 수행되는 동안 메모리 장치들(1310)로부터 삭제(또는, 무효화)될 수 있다.
도 11의 예시적인 쓰기 동작은 다음 쓰기 요청에 응답하여 다시 수행될 수 있다. 도 14를 참조하면, 예로서, 컨트롤러(1330)는 호스트(1100)로부터 논리 어드레스(L21)를 수신할 수 있다(도 11의 S110 동작). 한편, 논리 어드레스(L21)가 제 1 대응 정보(110a) 및 제 2 대응 정보(150)에서 관리되지 않을 수 있다(도 11의 S120 동작).
따라서, 컨트롤러(1330)의 제어에 따라, 쓰기 데이터는 새로운 물리 어드레스(P21)에 의해 지시되는 메모리 위치에 저장될 수 있다. 나아가, 컨트롤러(1330)는 논리 어드레스(L21)와 물리 어드레스(P21) 사이의 대응 관계를 위해 제 1 대응 정보(110a)를 갱신할 수 있다(도 11의 S130 동작). 새로 수신된 논리 어드레스(L21)가 제 2 대응 정보(150)에서 관리되지 않는 경우, 컨트롤러(1330)는 새로 수신된 논리 어드레스(L21)를 제 1 대응 정보(110a)에서 관리할 수 있다.
이러한 방식으로, 제 1 대응 정보(110a)가 논리 어드레스들(L21 내지 L2r)로 채워질 수 있다(도 11의 S140 동작). 예로서, 논리 어드레스들(L21 내지 L2r)은 기준 크기의 메모리 영역을 지시할 수 있다.
도 15를 참조하면, 예로서, 컨트롤러(1330)는 하나의 그룹의 논리 어드레스들(L21 내지 L2r)에 기초하여 MPH 함수(MPH2())를 생성할 수 있다. 나아가, 컨트롤러(1330)는 MPH 함수(MPH2())의 정보를 위해 변환 정보(130)를 갱신할 수 있고, MPH 함수(MPH2())와 논리 어드레스들(L21 내지 L2r) 사이의 대응 관계를 위해 제 2 대응 정보(150)를 갱신할 수 있다(도 11의 S150 동작). 예로서, MPH 함수(MPH2())는 논리 어드레스들(L21 내지 L2r)을 메모리 영역(1310b)의 물리 어드레스들(P(r+1) 내지 P(2r))로 각각 변환하기 위해 생성될 수 있다.
이후, 컨트롤러(1330)는 제 1 대응 정보(110a)의 대응 관계를 무효화할 수 있다(도 11의 S160 동작). 따라서, 도 14와 도 15를 비교하면, 제 2 대응 정보(150)에서 관리되는 논리 어드레스들(L21 내지 L2r)이 제 1 대응 정보(110a)에서 관리되지 않을 수 있다.
동일한 MPH 함수에 대응하는 논리 어드레스들은 동일한 메모리 영역을 위한 물리 어드레스들로 변환될 수 있다. 예로서, MPH 함수(MPH1())에 대응하는 논리 어드레스들(L11, L1r)은 물리 어드레스들(P1, Pr)로 변환될 수 있다. 메모리 영역(1310a)은 물리 어드레스(P1)에 의해 지시되는 메모리 위치 및 물리 어드레스(Pr)에 의해 지시되는 메모리 위치를 포함할 수 있다.
반면, 상이한 MPH 함수들에 대응하는 논리 어드레스들은 상이한 메모리 영역들을 위한 물리 어드레스들로 변환될 수 있다. 예로서, MPH 함수(MPH1())에 대응하는 논리 어드레스(L11)는 물리 어드레스(P1)로 변환될 수 있고, MPH 함수(MPH2())에 대응하는 논리 어드레스(L21)는 물리 어드레스(P(r+1))로 변환될 수 있다. 물리 어드레스(P1)에 의해 지시되는 메모리 위치를 포함하는 메모리 영역(1310a)은 물리 어드레스(P(r+1))에 의해 지시되는 메모리 위치를 포함하는 메모리 영역(1310b)과 상이할 수 있다.
도 11의 예시적인 쓰기 동작이 완료된 이후의 예시적인 후속 읽기/쓰기 동작들이 도 23 내지 도 26을 참조하여 설명될 것이다.
V. 어드레스 관리 정보에 관한 예시들
도 16 및 도 17은 도 5의 변환 정보(130)와 도 2의 메모리 장치들(1310) 사이의 예시적인 관계들을 설명하기 위한 개념도들이다.
컨트롤러(1330)는 변환 정보(130)와 관련하여, 기준 크기의 단위로 메모리 영역들(1310a, 1310b, 1310c, 1310n)을 관리할 수 있다. 변환 정보(130)는 메모리 영역들(1310a, 1310b, 1310c, 1310n)에 각각 대응하는 MPH 함수들(MPH1() 내지 MPHn())의 정보를 포함할 수 있다. 컨트롤러(1330)는 어떤 메모리 영역이 특정 MPH 함수에 대응하는지 판별할 수 있다. 즉, 컨트롤러(1330)가 특정 MPH 함수를 선택하는 경우, 컨트롤러(1330)는 선택된 MPH 함수에 대응하는 메모리 영역을 식별할 수 있다.
도 16을 참조하면, 예로서, 도 2의 버퍼 메모리(1350)는 변환 정보(130a)에 포함되는 MPH 함수들(MPH1() 내지 MPHn())의 정보를 버퍼링할 수 있다. 몇몇 실시 예에서, MPH 함수들(MPH1() 내지 MPHn())의 정보는 버퍼 메모리(1350)의 고정된 메모리 위치들에서 버퍼링될 수 있다. 예로서, MPH 함수(MPH1())의 정보는 버퍼 메모리(1350)의 특정 메모리 위치에서만 버퍼링될 수 있고, 다른 메모리 위치에서는 버퍼링되지 않을 수 있다.
나아가, 메모리 장치들(1310) 상에서, 메모리 영역들(1310a, 1310b, 1310c, 1310n)의 메모리 위치들 역시 고정될 수 있다. 예로서, 메모리 영역(1310a)은 메모리 장치들(1310) 상의 특정 메모리 위치에서만 관리될 수 있고, 다른 메모리 위치에서는 관리되지 않을 수 있다.
몇몇 실시 예에서, 컨트롤러(1330)는 버퍼 메모리(1350)에서 MPH 함수들(MPH1() 내지 MPHn())의 정보가 버퍼링되는 고정된 메모리 위치들 및 메모리 장치들(1310) 상에서의 메모리 영역들(1310a, 1310b, 1310c, 1310n)의 고정된 메모리 위치들에 기초하여, MPH 함수들(MPH1() 내지 MPHn()) 각각에 대응하는 메모리 영역을 판별할 수 있다.
예로서, MPH 함수(MPH1())를 버퍼링하는 메모리 위치는 메모리 영역(1310a)의 메모리 위치에 고유하게 대응할 수 있다. 이 예에서, 컨트롤러(1330)가 MPH 함수(MPH1())에 대응하는 논리 어드레스를 수신하는 경우, 컨트롤러(1330)는 수신된 논리 어드레스를, 메모리 영역(1310a)을 위한 물리 어드레스로 변환할 수 있다. 이러한 방식으로, MPH 함수들(MPH1() 내지 MPHn())이 상이한 메모리 영역들(1310a, 1310b, 1310c, 1310n)에 각각 대응할 수 있다.
도 17을 참조하면, 몇몇 실시 예에서, 변환 정보(130b)는 MPH 함수들(MPH1() 내지 MPHn())과 각각 관련되는 포인터들(T1 내지 Tn)의 정보를 포함할 수 있다. 포인터들(T1 내지 Tn)은 MPH 함수들(MPH1() 내지 MPHn())에 대응하는 메모리 영역들(1310a, 1310b, 1310c, 1310n)의 메모리 위치들을 각각 지시하도록 구성될 수 있다. 따라서, 컨트롤러(1330)는 포인터들(T1 내지 Tn)에 의해 각각 지시되는 메모리 위치들에 기초하여, MPH 함수들(MPH1() 내지 MPHn()) 각각에 대응하는 메모리 영역을 판별할 수 있다.
예로서, MPH 함수(MPH1())와 관련되는 포인터(T1)는 메모리 영역(1310b)의 메모리 위치를 지시할 수 있다. 이 예에서, 컨트롤러(1330)가 MPH 함수(MPH1())에 대응하는 논리 어드레스를 수신하는 경우, 컨트롤러(1330)는 수신된 논리 어드레스를, 메모리 영역(1310b)을 위한 물리 어드레스로 변환할 수 있다. 이러한 방식으로, MPH 함수들(MPH1() 내지 MPHn())이 상이한 메모리 영역들(1310a, 1310b, 1310c, 1310n)에 각각 대응할 수 있다.
이러한 실시 예에서, 버퍼 메모리(1350)에서 MPH 함수들(MPH1() 내지 MPHn())의 정보가 버퍼링되는 메모리 위치들 및 메모리 장치들(1310) 상에서의 메모리 영역들(1310a, 1310b, 1310c, 1310n)의 메모리 위치들은 고정되지 않고 동적으로 변경될 수 있다.
도 16 및 도 17은 하나의 MPH 함수가 하나의 메모리 영역에 대응하는 것을 보여준다. 그러나, 본 발명은 여기에 한정되지 않고, 하나의 MPH 함수는 여러 메모리 영역에 대응하도록 생성될 수 있다.
도 18은 도 5의 변환 정보(130)의 예시적인 구성을 설명하기 위한 개념도이다.
몇몇 실시 예에서, 변환 정보(130c)는 MPH 함수들(MPH1() 내지 MPHn())과 각각 관련되는 시드(Seed) 값들(S1 내지 Sn)의 정보를 포함할 수 있다. 시드 값들(S1 내지 Sn)은 각각 MPH 함수들(MPH1() 내지 MPHn())을 생성하기 위해 이용될 수 있다. 시드 값들(S1 내지 Sn)의 정보는 각 MPH 함수를 생성하기 위해 이용된 시드 값을 지시할 수 있다.
MPH 함수는 해시 충돌을 피하기 위해 이용될 수 있다. 그러나, 최악의 경우, MPH 함수를 생성하기 전에 얻어지는 함수 값들(또는, 도 7에 나타낸 것들과 유사한 그래프들)이 과도하게 중첩할 수 있고, 모든 키 값을 위해 상이한 함수 값들을 선택하는 것이 불가능할 수 있다. 이러한 경우, 시드 값을 변경하는 것은 함수 값의 변경으로 이어질 수 있고, 따라서 해시 충돌을 피하는 데에 유용할 수 있다. 이러한 이유에 기인하여, 몇몇 실시 예에 따른 변환 정보(130c)는 시드 값들(S1 내지 Sn)의 정보를 포함할 수 있다.
도 19는 몇몇 실시 예에서 다루어지는 물리 어드레스의 예시적인 구성을 설명하기 위한 개념도이다. 도 20은 도 5의 어드레스 관리 정보(100)에 기초하여 수행되는 예시적인 어드레스 변환을 설명하기 위한 개념도이다. 더 나은 이해를 가능하게 하기 위해, 도 19 및 도 20이 함께 참조될 것이다.
예로서, 메모리 영역(1310a)은 물리 어드레스들(P1 내지 Pr)에 의해 지시되는 메모리 위치들을 포함할 수 있다. 메모리 영역(1310a)이 인접하는 메모리 위치들을 포함하는 경우, 물리 어드레스들(P1 내지 Pr)은 연속성 또는 규칙성을 가질 수 있다.
도 19를 참조하면, 예로서, 물리 어드레스(P1)는 "0x000000"으로 표현될 수 있고, 물리 어드레스(P2)는 "0x000010"으로 표현될 수 있다. 물리 어드레스(P3)는 "0x000020"으로 표현될 수 있고, 물리 어드레스(Pr)는 "0x0000F0"으로 표현될 수 있다. 이 예에서, 메모리 위치들이 서로 인접하는 경우, 물리 어드레스들(P1 내지 Pr)의 상위 비트들(UBs)이 동일하게 "0x0000"으로 표현될 수 있다.
반면, 물리 어드레스들(P1 내지 Pr)의 하위 비트들(LBs)은 상이하게 표현될 수 있다. 하위 비트들(LBs) 사이에는 오프셋이 있을 수 있다. 예로서, 물리 어드레스들(P1, P2)의 하위 비트들(LBs) 사이에는 "+10"만큼의 오프셋이 있을 수 있고, 물리 어드레스들(P1, P3)의 하위 비트들(LBs) 사이에는 "+20"만큼의 오프셋이 있을 수 있다.
물리 어드레스들(P1 내지 Pr)의 상위 비트들(UBs)이 동일하게 표현되는 경우, 하위 비트들(LBs)에만 기초하여 물리 어드레스들(P1 내지 Pr) 각각이 고유하게 식별될 수 있다. 또는, 기준 어드레스가 선택되는 경우, 기준 어드레스로부터의 오프셋에만 기초하여 물리 어드레스들(P1 내지 Pr) 각각이 고유하게 식별될 수 있다. 따라서, 물리 어드레스들(P1 내지 Pr)의 전체 값(Full Value)들을 관리하는 대신 하위 비트들(LBs) 또는 오프셋들만을 관리하는 것이 허용될 수 있다. 이는 어드레레스 변환을 수행하기 위해 참조되는 메타데이터의 양을 더욱 감소시킬 수 있다.
도 20을 참조하면, 컨트롤러(1330)는 MPH 함수 및 논리 어드레스에 기초하여 물리 어드레스를 획득할 수 있다. 이를 위해, 컨트롤러(1330)는 제 2 대응 정보(150)를 참조하여, 논리 어드레스에 대응하는 MPH 함수(MPHx())를 선택할 수 있다. 도 16 및 도 17을 참조하여 설명된 것과 같이, 컨트롤러(1330)는 MPH 함수(MPHx())를 선택함에 따라, MPH 함수(MPHx())에 대응하는 메모리 영역을 판별할 수 있다.
몇몇 실시 예에서, 컨트롤러(1330)는 판별된 메모리 영역의 대표 어드레스를 획득할 수 있다. 여기서, 대표 어드레스는 도 19의 오프셋이 적용될 기준 어드레스를 의미할 수 있다. 예로서, 대표 어드레스는 판별된 메모리 영역의 맨 앞의 메모리 위치의 물리 어드레스로서 선택될 수 있으나, 본 발명은 여기에 한정되지 않는다. 대표 어드레스의 선택은 다양하게 변경 또는 수정될 수 있다.
컨트롤러(1330)는 변환 정보(130)를 참조하여, 선택된 MPH 함수(MPHx())의 정보를 획득할 수 있다. 컨트롤러(1330)는 논리 어드레스를 선택된 MPH 함수(MPHx())에 입력할 수 있다. 몇몇 실시 예에서, MPH 함수(MPHx())는 입력된 논리 어드레스를 위한 오프셋을 출력하도록 생성될 수 있다. 이러한 실시 예에서, 컨트롤러(1330)는 MPH 함수(MPHx()) 및 논리 어드레스에 기초하여, 논리 어드레스를 위한 오프셋을 산출할 수 있다. 몇몇 경우, 컨트롤러(1330)는 적절한 오프셋을 산출하기 위해, MPH 함수(MPHx())의 출력을 인자(α)에 의해 보정할 수 있다.
이후, 컨트롤러(1330)는 산출된 오프셋 및 대표 어드레스에 기초하여 물리 어드레스를 획득할 수 있다. 따라서, 컨트롤러(1330)는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 획득된 물리 어드레스는 MPH 함수(MPHx())에 대응하는 메모리 영역 상에서, 대표 어드레스로부터 오프셋만큼 떨어진 메모리 위치를 지시할 수 있다.
예로서, 도 19를 함께 참조하여, 컨트롤러(1330)가 물리 어드레스(P3)로 변환될 논리 어드레스를 수신한 것으로 가정될 것이다. 컨트롤러(1330)는 수신된 논리 어드레스에 대응하는 MPH 함수(MPHx())를 선택할 수 있다. 컨트롤러(1330)는 선택된 MPH 함수(MPHx())가 메모리 영역(1310a)에 대응함을 판별할 수 있다. 예로서, 컨트롤러(1330)는 판별된 메모리 영역(1310a)의 맨 앞의 메모리 위치의 물리 어드레스(P1) "0x000000"을 대표 어드레스로서 선택할 수 있다.
컨트롤러(1330)는 수신된 논리 어드레스를 선택된 MPH 함수(MPHx())에 입력할 수 있다. 몇몇 경우, MPH 함수(MPHx())는 오프셋 "+20"을 바로 출력할 수 있다. 또는, MPH 함수(MPHx())를 생성하는 방식에 따라, 예로서, MPH 함수(MPHx())가 "2"의 값을 출력할 수 있다. 이 경우, 컨트롤러(1330)는 MPH 함수(MPHx())의 출력을 10배 보정하여(α=10) 오프셋 "+20"을 산출할 수 있다.
컨트롤러(1330)는 대표 어드레스 "0x000000" 및 오프셋 "+20"에 기초하여, 물리 어드레스(P3) "0x000020"을 획득할 수 있다. 물리 어드레스(P3)는 메모리 영역(1310a) 상에서, 대표 어드레스(즉, 물리 어드레스(P1))로부터 오프셋만큼 떨어진 메모리 위치를 지시할 수 있다. 따라서, 컨트롤러(1330)는 수신된 논리 어드레스를 물리 어드레스(P3)로 변환할 수 있다.
도 21 및 도 22는 도 5의 어드레스 관리 정보(100)의 제 1 대응 정보(110a)를 위한 다른 예시적인 구성들을 설명하기 위한 개념도들이다.
도 5 내지 도 20을 참조하여 설명된 제 1 대응 정보(110a)는 논리 어드레스들과 물리 어드레스들 사이의 대응 관계를 직접 지시할 수 있다. 그러나, 본 발명은 여기에 한정되지 않고, 제 1 대응 정보의 구성은 다양하게 변경 또는 수정될 수 있다.
도 21을 참조하면, 몇몇 실시 예에서, 어드레스 관리 정보(100)는 제 1 대응 정보(110b)를 포함할 수 있다. 제 1 대응 정보(110b)는 논리 어드레스들(L1 내지 Lr)에 대응하는 물리 어드레스들의 정보 대신, 물리 어드레스들로부터 산출되는 해시 값들(hP1 내지 hPr)의 정보를 포함할 수 있다. 제 1 대응 정보(110b)는 논리 어드레스들(L1 내지 Lr)과 해시 값들(hP1 내지 hPr) 사이의 대응 관계와 관련될 수 있다.
해시 값들(hP1 내지 hPr)은 논리 어드레스들(L1 내지 Lr)에 대응하는 물리 어드레스들에 대해 미리 선택된 해시 함수의 연산을 수행함으로써 산출될 수 있다. 예로서, 제 1 대응 정보(110b)는 쿠쿠 해시 테이블(Cuckoo Hash Table)의 유형으로 구현될 수 있다. 몇몇 경우, 상이한 논리 어드레스들이 동일한 해시 값에 대응할 수 있다. 이 경우, 예로서, 컨트롤러(1330)는 쿠쿠 해시 알고리즘에 따라 해시 충돌을 처리할 수 있다.
도 22를 참조하면, 몇몇 실시 예에서, 어드레스 관리 정보(100)는 제 1 대응 정보(110c)를 포함할 수 있다. 제 1 대응 정보(110c)는 논리 어드레스들(L1 내지 Lr)에 대응하는 물리 어드레스들의 정보 대신, 논리 어드레스들(L1 내지 Lr)과 관련되는 데이터(DAT1 내지 DATr)를 직접 포함할 수 있다. 제 1 대응 정보(110c)는 논리 어드레스들(L1 내지 Lr)과 데이터(DAT1 내지 DATr) 사이의 대응 관계와 관련될 수 있다.
도 22의 예에서, 호스트(1100)로부터 수신되는 데이터(DAT1 내지 DATr)는 먼저 제 1 대응 정보(110c)에서 관리될 수 있다. 이후, 데이터(DAT1 내지 DATr)는, MPH 함수가 생성된 후에, MPH 함수에 기초하여 획득되는 물리 어드레스들에 의해 지시되는 메모리 영역에 저장될 수 있다.
도 5의 제 1 대응 정보(110a) 및 도 21의 제 1 대응 정보(110b)는 MPH 함수를 생성함에 따라 데이터의 이동을 수반할 수 있다. 반면, 도 22의 제 1 대응 정보(110c)는 데이터의 이동을 수반하지 않을 수 있다.
VI. 예시적인 후속 읽기 동작
도 23은 도 5의 어드레스 관리 정보(100)에 기초하여 수행되는 예시적인 읽기 동작을 설명하는 흐름도이다. 도 23의 예시적인 읽기 동작은 도 11을 참조하여 설명된 예시적인 쓰기 동작 이후에 수행될 수 있다.
S210 동작에서, 컨트롤러(1330)는 호스트(1100)로부터 읽기 요청(예컨대, 읽기 커맨드)을 수신할 수 있다. 컨트롤러(1330)는 읽기 요청과 함께, 호스트(1100)로부터 논리 어드레스를 수신할 수 있다. 논리 어드레스는 읽기 데이터를 출력할 메모리 위치를 지시할 수 있다.
S220 동작에서, 컨트롤러(1330)는 S210 동작에서 수신된 논리 어드레스가 제 2 대응 정보(150)에 기록되었는지 여부를 판별할 수 있다. 컨트롤러(1330)가 수신된 논리 어드레스에 기초하여 MPH 함수를 이전에 생성한 경우, 수신된 논리 어드레스는 제 2 대응 정보(150)에서 관리될 수 있다.
S210 동작에서 수신된 논리 어드레스가 제 2 대응 정보(150)에서 관리되는 경우, S230 동작이 수행될 수 있다. S230 동작에서, 컨트롤러(1330)는 제 2 대응 정보(150)를 참조하여, 수신된 논리 어드레스에 대응하는 MPH 함수를 선택할 수 있다. 나아가, 컨트롤러(1330)는 변환 정보(130)를 참조하여, 선택된 MPH 함수의 정보를 획득할 수 있다. 컨트롤러(1330)는 선택된 MPH 함수를 이용하여, 예로서, 수신된 논리 어드레스에 대응하는 오프셋을 획득할 수 있다.
이후, S240 동작에서, 컨트롤러(1330)는 선택된 MPH 함수에 대응하는 메모리 영역의 대표 어드레스를 획득할 수 있다. 나아가, 컨트롤러(1330)는 오프셋 및 대표 어드레스에 기초하여, S210 동작에서 수신된 논리 어드레스와 관련되는 물리 어드레스를 획득할 수 있다. 따라서, 컨트롤러(1330)는 MPH 함수 및 논리 어드레스에 기초하여, 논리 어드레스를 물리 어드레스로 변환할 수 있다(도 9 참조).
한편, S210 동작에서 수신된 논리 어드레스가 제 2 대응 정보(150)에서 관리되지 않는 경우, S250 동작이 수행될 수 있다. S250 동작에서, 컨트롤러(1330)는 S210 동작에서 수신된 논리 어드레스가 제 1 대응 정보(110a)에 기록되었는지 여부를 판별할 수 있다. 예로서, 수신된 논리 어드레스가 MPH 함수를 생성하기 위해 참조되지 않았던 경우, 수신된 논리 어드레스는 제 1 대응 정보(110a)에서 관리될 수 있다.
S210 동작에서 수신된 논리 어드레스가 제 1 대응 정보(110a)에서 관리되는 경우, S260 동작이 수행될 수 있다. S260 동작에서, 컨트롤러(1330)는 제 1 대응 정보(110a)를 참조하여, S210 동작에서 수신된 논리 어드레스에 대응하는 물리 어드레스를 획득할 수 있다(도 6 참조).
S240 또는 S260 동작에서 물리 어드레스가 획득된 후, S270 동작이 수행될 수 있다. S270 동작에서, 컨트롤러(1330)는, 읽기 요청과 관련되는 읽기 데이터가 S240 또는 S260 동작에서 획득된 물리 어드레스에 의해 지시되는 메모리 위치로부터 출력되도록, 메모리 장치들(1310)을 제어할 수 있다.
도 14를 함께 참조하면, 컨트롤러(1330)는 제 1 대응 정보(110a) 또는 제 2 대응 정보(150)에서 관리되는 논리 어드레스를 수신할 수 있다. 예로서, 컨트롤러(1330)가 제 2 대응 정보(150)에서 관리되는 논리 어드레스(L11)를 수신하는 경우, 컨트롤러(1330)는 논리 어드레스(L11)에 대응하는 MPH 함수(MPH1())에 기초하여 메모리 영역(1310a)의 물리 어드레스(P1)를 획득할 수 있다(도 23의 S220, S230, 및 S240 동작들 참조). 컨트롤러(1330)의 제어에 따라, 물리 어드레스(P1)에 의해 지시되는 메모리 위치로부터 읽기 데이터가 출력될 수 있다.
예로서, 컨트롤러(1330)가 제 1 대응 정보(110a)에서 관리되는 논리 어드레스(L21)를 수신하는 경우, 컨트롤러(1330)는 논리 어드레스(L21)에 대응하는 메모리 영역(1310c)의 물리 어드레스(P21)를 획득할 수 있다(도 23의 S250 및 S260 동작들 참조). 컨트롤러(1330)의 제어에 따라, 물리 어드레스(P21)에 의해 지시되는 메모리 위치로부터 읽기 데이터가 출력될 수 있다.
도 23은 S220 동작이 S250 동작보다 먼저 수행되는 것을 설명한다. 그러나, 몇몇 실시 예에서, S250 동작이 S220 동작보다 먼저 수행될 수 있다. 또는, S250 동작이 S220 동작과 함께(예컨대, 병렬로 또는 동시에) 수행될 수 있다.
한편, 몇몇 경우, S210 동작에서 수신된 논리 어드레스가 제 1 대응 정보(110a) 및 제 2 대응 정보(150) 모두에서 관리되지 않을 수 있다. 이는 저장되지 않은 데이터에 대한 읽기 요청이 수신되었음을 의미할 수 있다. 따라서, 이러한 경우, 컨트롤러(1330)는 S280 동작에서 호스트(1100)를 위해 오류 응답을 출력할 수 있다.
VII. 예시적인 후속 쓰기 동작
도 24는 도 5의 어드레스 관리 정보에 기초하여 수행되는 예시적인 쓰기 동작을 설명하는 흐름도이다. 도 25 및 도 26은 도 24의 예시적인 쓰기 동작에 따른 도 5의 어드레스 관리 정보의 예시적인 구성들을 설명하기 위한 개념도들이다. 도 24의 예시적인 쓰기 동작은 도 11을 참조하여 설명된 예시적인 쓰기 동작 이후에 수행될 수 있다. 더 나은 이해를 가능하게 하기 위해, 도 24 내지 도 26이 함께 참조될 것이다.
도 24를 참조하면, S310 동작에서, 컨트롤러(1330)는 호스트(1100)로부터 쓰기 요청(예컨대, 쓰기 커맨드 및 쓰기 데이터)을 수신할 수 있다. 컨트롤러(1330)는 쓰기 요청과 함께, 호스트(1100)로부터 논리 어드레스를 수신할 수 있다. 몇몇 경우, 쓰기 요청과 함께 수신되는 논리 어드레스가 제 1 대응 정보(110a) 또는 제 2 대응 정보(150)에서 이미 관리되고 있을 수 있다. 이는 이전에 저장된 데이터의 값을 새로운 값으로 변경시키기 위한 쓰기 요청이 수신되었음을 의미할 수 있다.
S320 동작에서, 컨트롤러(1330)는 S310 동작에서 수신된 논리 어드레스가 이전에 제 2 대응 정보(150)에 기록되었는지 여부를 판별할 수 있다. 수신된 논리 어드레스가 제 2 대응 정보(150)에서 관리되는 경우, S330 동작이 수행될 수 있다.
S330 동작에서, 컨트롤러(1330)는 제 2 대응 정보(150)를 참조하여, 수신된 논리 어드레스에 대응하는 MPH 함수를 선택할 수 있다. 나아가, 컨트롤러(1330)는 변환 정보(130)를 참조하여, 선택된 MPH 함수의 정보를 획득할 수 있다. 컨트롤러(1330)는 선택된 MPH 함수를 이용하여, 예로서, 수신된 논리 어드레스에 대응하는 오프셋을 획득할 수 있다.
S340 동작에서, 컨트롤러(1330)는 선택된 MPH 함수에 대응하는 메모리 영역의 대표 어드레스를 획득할 수 있다. 나아가, 컨트롤러(1330)는 오프셋 및 대표 어드레스에 기초하여, S310 동작에서 수신된 논리 어드레스와 관련되는 물리 어드레스를 획득할 수 있다. 따라서, 컨트롤러(1330)는 MPH 함수 및 논리 어드레스에 기초하여, 논리 어드레스를 물리 어드레스로 변환할 수 있다(도 9 참조).
이후, S350 동작에서, 컨트롤러(1330)는 제 2 대응 정보(150)의 대응 관계를 무효화할 수 있다. 이전에 저장된 데이터의 값을 새로운 값으로 변경시키기 위해, 컨트롤러(1330)는 논리 어드레스와 MPH 함수 사이의 기존 대응 관계를 해제 또는 취소할 수 있다. 나아가, 컨트롤러(1330)는 S340 동작에서 획득된 물리 어드레스에 의해 지시되는 메모리 위치의 데이터를 삭제(또는, 무효화)할 수 있다. 데이터를 삭제하는 것은 곧바로 수행되거나, 가비지 콜렉션과 같은 관리 동작이 수행되는 동안 수행될 수 있다.
S310 동작에서 수신된 논리 어드레스가 제 2 대응 정보(150)에서 관리되는 경우, S360 동작도 수행될 수 있다. S360 동작에서, 컨트롤러(1330)는 새롭게 선택되는 물리 어드레스에 의해 지시되는 메모리 위치에 쓰기 데이터가 저장되도록 메모리 장치들(1310)을 제어할 수 있다. 나아가, 컨트롤러(1330)는 S310 동작에서 수신된 논리 어드레스가 새로운 물리 어드레스에 대응하도록 제 1 대응 정보(110a)를 갱신할 수 있다.
도 14를 함께 참조하면, 예로서, 컨트롤러(1330)는 호스트(1100)로부터 논리 어드레스(L11)를 수신할 수 있다. 한편, 논리 어드레스(L11)는 제 2 대응 정보(150)에서 이미 관리되고 있을 수 있다. 이는 논리 어드레스(L11)와 연관하여 이전에 저장된 데이터의 값을 새로운 값으로 변경시키기 위한 쓰기 요청이 수신되었음을 의미할 수 있다.
따라서, 도 25를 참조하면, 컨트롤러(1330)는 MPH 함수(MPH1())에 기초하여, 논리 어드레스(L11)와 관련되는 기존 물리 어드레스(P1)를 획득할 수 있다. 컨트롤러(1330)는 제 2 대응 정보(150)에서 논리 어드레스(L11)와 MPH 함수(MPH1()) 사이의 대응 관계를 무효화할 수 있다. 컨트롤러(1330)는 기존 물리 어드레스(P1)에 의해 지시되는 메모리 위치의 데이터를 삭제(또는, 무효화)할 수 있다. 한편, MPH 함수(MPH1())는 키 값들로서 이용된 다른 논리 어드레스들(L12 내지 L1r)을 위해 변환 정보(130)에서 여전히 관리될 수 있다.
게다가, 컨트롤러(1330)는 논리 어드레스(L11)를 위해 새롭게 선택되는 물리 어드레스(P13)에 의해 지시되는 메모리 위치에 쓰기 데이터가 저장되도록 메모리 장치들(1310)을 제어할 수 있다. 컨트롤러(1330)는 논리 어드레스(L11)와 새로운 물리 어드레스(P13) 사이의 대응 관계를 관리하기 위해 제 1 대응 정보(110a)를 갱신할 수 있다.
도 24는 S360 동작이 S330, S340, 및 S350 동작들과 병렬로 수행되는 것을 설명한다. 그러나, 몇몇 실시 예에서, S360 동작은 S330, S340, 및 S350 동작들과 함께 순차적으로(예컨대, 더 먼저 또는 더 늦게) 수행될 수 있다.
한편, S310 동작에서 수신된 논리 어드레스가 제 2 대응 정보(150)에서 관리되지 않는 경우, S370 동작이 수행될 수 있다. S370 동작에서, 컨트롤러(1330)는 S310 동작에서 수신된 논리 어드레스가 이전에 제 1 대응 정보(110a)에 기록되었는지 여부를 판별할 수 있다. 수신된 논리 어드레스가 제 1 대응 정보(110a)에서 관리되는 경우, S380 동작이 수행될 수 있다.
S380 동작에서, 컨트롤러(1330)는 제 1 대응 정보(110a)에 기초하여, 수신된 논리 어드레스에 대응하는 물리 어드레스를 획득할 수 있다. 컨트롤러(1330)는 제 1 대응 정보(110a)의 대응 관계를 무효화할 수 있다. 이전에 저장된 데이터의 값을 새로운 값으로 변경시키기 위해, 컨트롤러(1330)는 논리 어드레스와 물리 어드레스 사이의 기존 대응 관계를 해제 또는 취소할 수 있다. 컨트롤러(1330)는 기존 물리 어드레스에 의해 지시되는 메모리 위치의 데이터를 삭제(또는, 무효화)할 수 있다.
이후, S360 동작에서, 컨트롤러(1330)는 새롭게 선택되는 물리 어드레스에 의해 지시되는 메모리 위치에 쓰기 데이터가 저장되도록 메모리 장치들(1310)을 제어할 수 있다. 컨트롤러(1330)는 S310 동작에서 수신된 논리 어드레스가 새로운 물리 어드레스에 대응하도록 제 1 대응 정보(110a)를 갱신할 수 있다.
도 14를 함께 참조하면, 예로서, 컨트롤러(1330)는 호스트(1100)로부터 논리 어드레스(L21)를 수신할 수 있다. 한편, 논리 어드레스(L21)는 제 1 대응 정보(110a)에서 이미 관리되고 있을 수 있다.
따라서, 도 26을 참조하면, 컨트롤러(1330)는 제 1 대응 정보(110a)에 기초하여, 논리 어드레스(L21)와 관련되는 기존 물리 어드레스(P21)를 획득할 수 있다. 컨트롤러(1330)는 제 1 대응 정보(110a)에서 논리 어드레스(L21)와 물리 어드레스(P21) 사이의 대응 관계를 무효화할 수 있다. 컨트롤러(1330)는 기존 물리 어드레스(P21)에 의해 지시되는 메모리 위치의 데이터를 삭제(또는, 무효화)할 수 있다.
게다가, 컨트롤러(1330)는 논리 어드레스(L21)를 위해 새롭게 선택되는 물리 어드레스(P12)에 의해 지시되는 메모리 위치에 쓰기 데이터가 저장되도록 메모리 장치들(1310)을 제어할 수 있다. 컨트롤러(1330)는 논리 어드레스(L21)와 새로운 물리 어드레스(P12) 사이의 대응 관계를 관리하기 위해 제 1 대응 정보(110a)를 갱신할 수 있다.
도 24는 S380 동작이 S360 동작보다 먼저 수행되는 것을 설명한다. 그러나, 몇몇 실시 예에서, S380 동작이 S360 동작보다 늦게 수행될 수 있다. 또는, S380 동작이 S360 동작과 함께(예컨대, 병렬로 또는 동시에) 수행될 수 있다. 나아가, 도 24는 S320 동작이 S370 동작보다 먼저 수행되는 것을 설명한다. 그러나, 몇몇 실시 예에서, S370 동작이 S320 동작보다 먼저 수행될 수 있다. 또는, S370 동작이 S320 동작과 함께(예컨대, 병렬로 또는 동시에) 수행될 수 있다.
한편, 몇몇 경우, S310 동작에서 수신된 논리 어드레스가 제 1 대응 정보(110a) 및 제 2 대응 정보(150) 모두에서 관리되지 않을 수 있다. 이는 아직 관리되지 않은 새로운 논리 어드레스가 수신되었음을 의미할 수 있다. 따라서, 이러한 경우, 도 11의 S130 동작이 수행될 수 있다.
위에서, 논리 어드레스를 물리 어드레스로 변환하는 과정들에 설명되었다. 몇몇 경우, 위 설명들과 유사한 관점에서, 물리 어드레스가 논리 어드레스로 역변환될 수 있다. MPH 함수는 일 대 일 대응을 제공하기 때문에, MPH 함수의 역함수가 존재할 수 있다. 예로서, 컨트롤러(1330)는 MPH 함수의 역함수에 기초하여, 물리 어드레스를 논리 어드레스로 역변환할 수 있다.
위 설명들은 본 발명의 기술 사상을 구현하기 위한 예시적인 구성들 및 동작들을 제공하도록 의도된다. 본 발명의 기술 사상은 위에서 설명된 실시 예들뿐만 아니라, 위 실시 예들을 단순하게 변경하거나 수정하여 얻어질 수 있는 실시 예들도 포함할 것이다. 또한, 본 발명의 기술 사상은 위에서 설명된 실시 예들을 앞으로 용이하게 변형하거나 수정하여 실시될 수 있는 기술들도 포함할 것이다.
110a, 110b, 110c : 제 1 대응 정보 130 : 변환 정보
150, 150a, 150b, 150c : 제 2 대응 정보 1000 : 전자 장치

Claims (20)

  1. 메모리 장치들; 및
    호스트로부터 수신되는 논리 어드레스를, 상기 메모리 장치들을 위한 물리 어드레스로 변환하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러는:
    논리 어드레스들과 물리 어드레스들 사이의 대응 관계에 관한 제 1 대응 정보를 관리하고;
    상기 제 1 대응 정보에서 관리되는 논리 어드레스들에 의해 지시되는 상기 메모리 장치들 상의 제 1 메모리 영역의 크기가 기준 크기에 도달하는 경우에 상기 기준 크기의 상기 제 1 메모리 영역을 지시하는 상기 논리 어드레스들을 키 값들로써 이용하여 생성되는 MPH(Minimal Perfect Hash) 함수의 정보를 포함하는 변환 정보를 관리하고;
    상기 키 값들로써 이용된 상기 논리 어드레스들과 상기 변환 정보의 상기 MPH 함수 사이의 대응 관계에 관한 제 2 대응 정보를 관리하도록 더 구성되는 스토리지 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 MPH 함수를 참조하여, 상기 키 값들로써 이용된 상기 논리 어드레스들을 각각 상기 메모리 장치들 상의 상기 기준 크기의 제 2 메모리 영역의 물리 어드레스들과 충돌 없이 맵핑하도록 더 구성되는 스토리지 장치.
  3. 제 1 항에 있어서,
    상기 키 값들로써 이용된 상기 논리 어드레스들 중 제 1 논리 어드레스가 상기 호스트로부터 수신되는 경우, 상기 컨트롤러는:
    상기 제 2 대응 정보 및 상기 변환 정보를 참조하여, 상기 제 1 논리 어드레스에 대응하는 상기 MPH 함수의 상기 정보를 획득하고;
    상기 MPH 함수 및 상기 제 1 논리 어드레스에 기초하여, 상기 제 1 논리 어드레스와 관련되는 제 1 물리 어드레스를 획득하도록 더 구성되는 스토리지 장치.
  4. 제 3 항에 있어서,
    상기 컨트롤러는:
    상기 제 2 대응 정보로부터 상기 MPH 함수를 선택함에 따라, 상기 MPH 함수에 대응하는 메모리 영역의 대표 어드레스를 획득하고;
    상기 MPH 함수 및 상기 제 1 논리 어드레스에 기초하여 오프셋을 산출하고;
    상기 오프셋 및 상기 대표 어드레스에 기초하여 상기 제 1 물리 어드레스를 획득하도록 더 구성되는 스토리지 장치.
  5. 제 4 항에 있어서,
    상기 제 1 물리 어드레스는 상기 MPH 함수에 대응하는 상기 메모리 영역 상에서 상기 대표 어드레스로부터 상기 오프셋만큼 떨어진 메모리 위치를 지시하는 스토리지 장치.
  6. 제 1 항에 있어서,
    상기 키 값들로써 이용되지 않은 제 2 논리 어드레스가 상기 호스트로부터 수신되는 경우, 상기 컨트롤러는 상기 제 1 대응 정보를 참조하여, 상기 제 2 논리 어드레스에 대응하는 제 2 물리 어드레스를 획득하도록 더 구성되는 스토리지 장치.
  7. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 제 2 대응 정보에서 관리되는 논리 어드레스들이 상기 제 1 대응 정보에서 관리되지 않도록, 상기 MPH 함수의 생성에 응답하여 상기 제 1 대응 정보의 상기 대응 관계를 무효화하도록 더 구성되는 스토리지 장치.
  8. 제 1 항에 있어서,
    상기 컨트롤러는 상기 변환 정보와 연관하여, 상기 기준 크기의 단위로 상기 메모리 장치들의 메모리 영역들을 관리하도록 더 구성되고,
    상기 변환 정보는 상기 메모리 영역들에 각각 대응하는 MPH 함수들의 정보를 더 포함하는 스토리지 장치.
  9. 제 8 항에 있어서,
    상기 MPH 함수들의 상기 정보를 버퍼링하도록 구성되는 버퍼 메모리를 더 포함하되,
    상기 컨트롤러는, 상기 버퍼 메모리에서 상기 MPH 함수들의 상기 정보가 버퍼링되는 메모리 위치들 및 상기 메모리 장치들 상에서의 상기 메모리 영역들의 메모리 위치들에 기초하여, 상기 MPH 함수들 각각에 대응하는 메모리 영역을 판별하도록 더 구성되는 스토리지 장치.
  10. 제 8 항에 있어서,
    상기 변환 정보는 상기 MPH 함수들과 각각 관련되는 포인터들의 정보를 더 포함하고,
    상기 컨트롤러는, 상기 포인터들에 의해 각각 지시되는 상기 메모리 장치들 상의 메모리 위치들에 기초하여, 상기 MPH 함수들 각각에 대응하는 메모리 영역을 판별하도록 더 구성되는 스토리지 장치.
  11. 제 1 항에 있어서,
    상기 변환 정보는 상기 MPH 함수를 생성하기 위해 이용된 시드(Seed) 값의 정보를 더 포함하는 스토리지 장치.
  12. 제 1 항에 있어서,
    상기 컨트롤러는 상기 MPH 함수를 생성하기 위해 복수의 해시 연산 회로를 포함하는 스토리지 장치.
  13. 메모리 장치들; 및
    호스트로부터 수신되는 요청 및 논리 어드레스에 기초하여 상기 메모리 장치들을 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러는:
    제 1 복수의 논리 어드레스와 복수의 물리 어드레스 사이의 제 1 대응 관계, 및 각각이 하나의 그룹의 논리 어드레스들에 기초하여 생성되는 복수의 MPH(Minimal Perfect Hash) 함수와 제 2 복수의 논리 어드레스 사이의 제 2 대응 관계 중 하나에서 상기 수신된 논리 어드레스가 관리되는지 여부를 판별하고;
    상기 수신된 논리 어드레스가 상기 제 2 대응 관계에서 관리되는 경우, 상기 복수의 MPH 함수 중 상기 수신된 논리 어드레스에 대응하는 선택된 MPH 함수 및 상기 수신된 논리 어드레스에 기초하여, 상기 수신된 논리 어드레스와 관련되는 물리 어드레스를 획득하도록 더 구성되는 스토리지 장치.
  14. 제 13 항에 있어서,
    상기 요청이 쓰기 요청을 포함하고 상기 수신된 논리 어드레스가 상기 제 2 대응 관계에서 관리되는 경우, 상기 컨트롤러는 상기 제 2 대응 관계에서 상기 선택된 MPH 함수와 상기 수신된 논리 어드레스 사이의 대응 관계를 무효화하도록 더 구성되는 스토리지 장치.
  15. 제 13 항에 있어서,
    상기 요청이 쓰기 요청을 포함하고 상기 수신된 논리 어드레스가 상기 제 1 대응 관계에서 관리되는 경우, 상기 컨트롤러는:
    상기 제 1 대응 관계를 참조하여, 상기 수신된 논리 어드레스에 대응하는 물리 어드레스를 획득하고;
    상기 제 1 대응 관계에서 상기 수신된 논리 어드레스와 상기 대응하는 물리 어드레스 사이의 대응 관계를 무효화하도록 더 구성되는 스토리지 장치.
  16. 제 13 항에 있어서,
    상기 요청이 쓰기 요청을 포함하는 경우, 상기 컨트롤러는:
    상기 쓰기 요청과 관련되는 쓰기 데이터가 새로운 물리 어드레스에 의해 지시되는 상기 메모리 장치들 상의 메모리 위치에 저장되도록 상기 메모리 장치들을 제어하고;
    상기 수신된 논리 어드레스가 상기 새로운 물리 어드레스에 대응하도록 상기 제 1 대응 관계를 갱신하도록 더 구성되는 스토리지 장치.
  17. 제 13 항에 있어서,
    상기 요청이 읽기 요청을 포함하고 상기 수신된 논리 어드레스가 상기 제 2 대응 관계에서 관리되는 경우, 상기 컨트롤러는 상기 읽기 요청과 관련되는 읽기 데이터가 상기 획득된 물리 어드레스에 의해 지시되는 상기 메모리 장치들 상의 메모리 위치로부터 출력되도록 상기 메모리 장치들을 제어하도록 더 구성되는 스토리지 장치.
  18. 제 13 항에 있어서,
    상기 요청이 읽기 요청을 포함하고 상기 수신된 논리 어드레스가 상기 제 1 대응 관계에서 관리되는 경우, 상기 컨트롤러는:
    상기 제 1 대응 관계를 참조하여, 상기 수신된 논리 어드레스에 대응하는 물리 어드레스를 획득하고;
    상기 읽기 요청과 관련되는 읽기 데이터가 상기 대응하는 물리 어드레스에 의해 지시되는 상기 메모리 장치들 상의 메모리 위치로부터 출력되도록 상기 메모리 장치들을 제어하도록 더 구성되는 스토리지 장치.
  19. 제 13 항에 있어서,
    상기 요청이 읽기 요청을 포함하고 상기 수신된 논리 어드레스가 상기 제 1 대응 관계 및 상기 제 2 대응 관계에서 관리되지 않는 경우, 상기 컨트롤러는 상기 호스트를 위해 오류 응답을 출력하도록 더 구성되는 스토리지 장치.
  20. 메모리 장치들; 및
    제 1 논리 어드레스를 수신하고, 각각이 하나의 그룹의 논리 어드레스들에 기초하여 생성되는 복수의 완전 해시 함수와 제 1 복수의 논리 어드레스 사이의 제 1 대응 관계에서 상기 제 1 논리 어드레스가 관리되는 경우 상기 복수의 완전 해시 함수 중 상기 제 1 논리 어드레스에 대응하는 제 1 완전 해시 함수 및 상기 제 1 논리 어드레스에 기초하여 상기 제 1 논리 어드레스와 관련되는 상기 메모리 장치들 상의 제 1 물리 어드레스를 획득하도록 구성되는 컨트롤러를 포함하는 스토리지 장치.
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