KR20180078909A - 표시장치 - Google Patents

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Abstract

본 발명은 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 클럭 신호를 생성할 수 있는 레벨 쉬프터를 포함하는 표시장치에 관한 것이다. 본 발명의 실시예에 따른 표시장치는 스캔 라인, 데이터 라인, 및 스캔 라인과 데이터 라인에 접속된 화소를 포함하는 표시패널, 스캔 라인에 스캔 신호들을 공급하는 스캔 구동부, 데이터 라인에 데이터 전압을 공급하는 데이터 구동부, 데이터 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러, 및 타이밍 콘트롤러로부터 입력되는 복수의 게이트 클럭 제어신호들에 따라 복수의 클럭 신호들을 스캔 구동부로 출력하는 레벨 쉬프터를 구비한다. 레벨 쉬프터는 1 프레임 기간의 액티브 기간에 순차적으로 위상이 지연되는 h(h는 2 이상의 양의 정수) 상의 클럭 신호들을 출력하고, 블랭크 기간에 복수의 펄스들을 포함하는 적어도 하나의 클럭 신호를 출력한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다.
표시장치는 표시패널, 게이트 구동부, 데이터 구동부, 타이밍 콘트롤러, 및 레벨 쉬프터를 구비한다. 표시패널은 데이터 라인들과 게이트 라인들의 교차부에 형성되어 게이트 라인들에 게이트 신호들이 공급될 때 데이터 라인들의 데이터 전압들을 공급받는 복수의 화소들을 포함한다. 복수의 화소들 각각은 데이터전압들에 따라 소정의 밝기로 발광한다. 타이밍 콘트롤러는 레벨 쉬프터에 게이트 제어신호를 생성하기 위한 제1 게이트 제어신호를 공급하고 데이터 구동부에 데이터 제어신호를 공급하여 게이트 구동부와 데이터 구동부의 동작 타이밍을 제어한다. 레벨 쉬프터는 타이밍 제어부의 제1 게이트 제어신호에 따라 제2 게이트 제어신호를 생성하여 게이트 구동부에 공급한다. 게이트 구동부는 제2 게이트 제어신호에 따라 게이트라인들에 게이트신호들을 공급한다. 데이터 구동부는 데이터 제어신호에 따라 데이터라인들에 데이터전압들을 공급한다.
게이트 구동부는 GIP(gate driver in panel) 방식으로 표시패널의 비표시영역에 형성될 수 있다. 이 경우, 게이트 구동부는 레벨 쉬프터로부터 클럭 신호들을 제2 게이트 제어신호로 입력받는다.
게이트 구동부는 소정의 펄스 폭을 갖는 펄스를 포함하는 게이트 신호들을 순차적으로 게이트 라인들에 출력한다. 이로 인해, 레벨 쉬프터는 소정의 펄스 폭을 갖는 펄스가 소정의 주기로 반복되도록 클럭 신호들을 생성하여 게이트 구동부로 출력한다.
하지만, 게이트 구동부는 필요에 따라 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 게이트 신호들을 출력하도록 설계될 수 있다. 예를 들어, 표시장치가 유기발광 표시장치로 구현되는 경우 화소의 구동 트랜지스터의 문턱전압 또는 전자이동도를 센싱하기 위해서, 게이트 구동부는 1 프레임 기간의 버티컬 블랭크 기간 동안 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 게이트 신호들을 출력한다.
하지만, 레벨 쉬프터는 소정의 펄스 폭을 갖는 펄스가 소정의 주기로 반복되도록 클럭 신호들을 생성하도록 설계되어 있으므로, 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 클럭 신호들을 생성할 수 없다.
본 발명은 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 클럭 신호를 생성할 수 있는 레벨 쉬프터를 포함하는 표시장치를 제공한다.
본 발명의 실시예에 따른 표시장치는 스캔 라인, 데이터 라인, 및 스캔 라인과 데이터 라인에 접속된 화소를 포함하는 표시패널, 스캔 라인에 스캔 신호들을 공급하는 스캔 구동부, 데이터 라인에 데이터 전압을 공급하는 데이터 구동부, 데이터 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러, 및 타이밍 콘트롤러로부터 입력되는 복수의 게이트 클럭 제어신호들에 따라 복수의 클럭 신호들을 스캔 구동부로 출력하는 레벨 쉬프터를 구비한다. 레벨 쉬프터는 1 프레임 기간의 액티브 기간에 순차적으로 위상이 지연되는 h(h는 2 이상의 양의 정수) 상의 클럭 신호들을 출력하고, 블랭크 기간에 복수의 펄스들을 포함하는 적어도 하나의 클럭 신호를 출력한다.
본 발명의 실시예는 액티브 기간에서 클럭 신호들이 순차적으로 생성되는 기간에 LSP_in 신호가 입력되는 경우, 현재 출력되는 제r 클럭 신호보다 s 상 위상이 지연된 클럭 신호를 기억한다. 또한, 본 발명의 실시예는 블랭크 기간에서 LSP_in 신호가 입력되는 경우, 기억된 클럭 신호로 이동하고, 클럭 쉬프트 정지 신호에 따라 클럭 신호의 쉬프트를 정지한다. 그 결과, 본 발명의 실시예는 1 프레임 기간의 액티브 기간에 순차적으로 위상이 지연되는 클럭 신호들을 출력하고, 블랭크 기간에 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 적어도 하나의 클럭 신호를 생성할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다.
도 2는 도 1의 표시패널의 하부기판, 소스 드라이브 IC들, 타이밍 제어부, 데이터 보상부, 연성필름들, 소스 회로보드, 연성 케이블, 및 제어 회로보드를 보여주는 일 예시도면이다.
도 3은 도 2의 소스 드라이브 IC를 상세히 보여주는 블록도이다.
도 4는 도 1의 화소를 상세히 보여주는 회로도이다.
도 5는 표시 모드에서 화소에 공급되는 스캔신호와 센싱신호, 제1 및 제2 스위치들에 공급되는 제1 및 제2 스위치 제어신호들, 및 구동 트랜지스터의 게이트 전압과 소스 전압을 보여주는 파형도이다.
도 6a 및 도 6b는 표시 모드에서 제1 및 제2 기간들 동안 화소의 동작을 보여주는 예시도면들이다.
도 7은 센싱 모드에서 화소에 공급되는 스캔신호와 센싱신호, 제1 및 제2 스위치들에 공급되는 제1 및 제2 스위치 제어신호들, 및 구동 트랜지스터의 게이트 전압과 소스 전압을 보여주는 파형도이다.
도 8a 내지 도 8e는 센싱 모드에서 제1 내지 제3 기간들 동안 화소의 동작을 보여주는 예시도면들이다.
도 9는 도 1의 스캔신호 출력부의 스테이지들을 보여주는 일 예시도면이다.
도 10은 도 9의 스테이지를 개략적으로 보여주는 일 예시도면이다.
도 11은 도 1의 레벨 쉬프터를 상세히 보여주는 블록도이다.
도 12는 도 11의 레벨 쉬프터에 입력되는 신호들과 출력되는 신호들을 보여주는 파형도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 2는 도 1의 표시패널의 하부기판, 소스 드라이브 IC들, 타이밍 제어부, 데이터 보상부, 연성필름들, 소스 회로보드, 연성 케이블, 및 제어 회로보드를 보여주는 일 예시도면이다. 도 3은 도 2의 소스 드라이브 IC를 상세히 보여주는 블록도이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동부(20), 연성필름(22)들, 레벨 쉬프터(30), 스캔 구동부(40), 소스 회로보드(50), 타이밍 제어부(60), 데이터 보상부(70), 기준전압 공급부(50), 연성 케이블(91), 및 제어 회로보드(90)를 포함한다. 본 발명의 실시예에 따른 표시장치는 유기발광 표시장치(OLED: Organic Light Emitting Display)인 것을 중심으로 설명하였다.
표시패널(10)은 표시영역(AA)과 표시영역(AA)의 주변에 마련된 비표시영역(NDA)을 포함한다. 표시영역(AA)은 화소(P)들이 형성되어 화상을 표시하는 영역이다. 표시패널(10)에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 기준전압 라인들(R1~Rp, p는 2 이상의 양의 정수), 스캔라인들(S1~Sn, n은 2 이상의 양의 정수), 및 센싱신호라인들(SE1~SEn)이 마련된다. 데이터라인들(D1~Dm)과 기준전압 라인들(R1~Rp)은 스캔라인들(S1~Sn)과 센싱신호라인들(SE1~SEn)과 교차될 수 있다. 데이터라인들(D1~Dm)과 기준전압 라인들(R1~Rp)은 서로 나란할 수 있다. 스캔라인들(S1~Sn)과 센싱신호라인들(SE1~SEn)은 서로 나란할 수 있다.
화소(P)들 각각은 데이터라인들(D1~Dm) 중 어느 하나, 기준전압 라인들(R1~Rp) 중 어느 하나, 스캔라인들(S1~Sn) 중 어느 하나, 및 센싱신호라인들(SE1~SEn) 중 어느 하나에 접속될 수 있다. 표시패널(10)의 화소(P)들 각각은 도 4와 같이 유기발광다이오드(organic light emitting diode, OLED)와 유기발광다이오드(OLED)에 전류를 공급하기 위한 다수의 트랜지스터들을 포함할 수 있다. 화소(P)들 각각에 대한 자세한 설명은 도 4를 결부하여 후술한다.
데이터 구동부(20)는 도 2와 같이 다수의 소스 드라이브 IC(21)들을 포함할 수 있다. 소스 드라이브 IC(21)들 각각은 연성필름(22)들 각각에 실장될 수 있다. 연성필름(22)들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 연성필름(22)들 각각은 휘어지거나 구부러질 수 있다. 연성필름(22)들 각각은 하부기판(11)과 소스 회로보드(50)에 부착될 수 있다. 연성필름(22)들 각각은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 하부기판(11)상에 부착될 수 있으며, 이로 인해 소스 드라이브 IC(21)들은 데이터라인들(D1~Dm)에 연결될 수 있다. 소스 회로보드(50)는 연성 케이블(91)에 의해 제어 회로보드(90)에 연결될 수 있다. 소스 회로보드(50)는 인쇄회로보드(printed circuit board)일 수 있다.
소스 드라이브 IC(21)들 각각은 도 3과 같이 데이터전압 공급부(120), 아날로그 디지털 컨버터(analog digital converter, 이하 "ADC"라 칭함, 140), 및 스위치(SW)를 포함할 수 있다. 도 3에서는 설명의 편의를 위해, 하나의 소스 드라이브 IC(21)가 w(w는 1≤w≤m을 만족하는 양의 정수) 개의 데이터라인들(D1~Dw)과 z(z는 1≤z≤p을 만족하는 양의 정수) 개의 기준전압 라인들(R1~Rz)에 접속되는 것을 중심으로 설명하였다.
데이터전압 공급부(120)는 데이터라인들(D1~Dw)에 접속되어 데이터전압들을 공급한다. 데이터전압 공급부(120)는 타이밍 제어부(60)로부터 보상 비디오 데이터(CDATA)와 센싱 비디오 데이터(PDATA) 중 어느 하나와 데이터 제어신호(DCS)를 입력 받는다.
데이터전압 공급부(120)는 표시 모드에서 데이터 제어신호(DCS)에 따라 보상 비디오 데이터(CDATA)를 발광 데이터전압들로 변환하여 데이터라인들(D1~Dw)에 공급한다. 표시 모드는 화소(P)들이 발광하여 화상을 표시하는 모드이다. 발광 데이터전압은 화소(P)의 유기발광다이오드(OLED)를 소정의 휘도로 발광하기 위한 전압이다.
데이터전압 공급부(120)는 센싱 모드에서 데이터 제어신호(DCS)에 따라 센싱 비디오 데이터(PDATA)를 센싱 데이터전압으로 변환하여 데이터라인들(D1~Dw)에 공급한다. 센싱 모드는 화소(P)들 각각의 구동 트랜지스터의 전자 이동도(mobility)를 보상하기 위해 구동 트랜지스터(DT)의 소스 전압을 센싱하는 전자 이동도 보상 모드이다.
ADC(140)는 센싱 모드에서 기준전압 라인들(R1~Rz)로부터 센싱되는 전압들을 디지털 데이터인 센싱 데이터(SD)로 변환하여 데이터 보상부(70)로 출력한다.
제1 스위치(SW1)는 기준전압 라인들(R1~Rz)과 전압 공급부(80) 사이에 접속되어 기준전압 라인들(R1~Rz)과 전압 공급부(80) 사이의 접속을 스위칭한다. 제1 스위치(SW1)는 타이밍 제어부(60)로부터 입력되는 제1 스위치 제어신호(SCS1)에 의해 턴-온 및 턴-오프될 수 있다. 제1 스위치(SW1)가 제1 스위치 제어신호(SCS1)에 의해 턴-온되는 경우 기준전압 라인들(R1~Rz)은 전압 공급부(80)에 접속되므로, 전압 공급부(80)의 기준전압이 기준전압 라인들(R1~Rz)에 공급될 수 있다.
제2 스위치(SW2)들은 기준전압 라인들(R1~Rz)과 ADC(140) 사이에 접속되어 기준전압 라인들(R1~Rz)과 ADC(140) 사이의 접속을 스위칭한다. 제2 스위치(SW2)들은 타이밍 제어부(60)로부터 입력되는 제2 스위치 제어신호(SCS2)에 의해 턴-온 및 턴-오프될 수 있다. 제2 스위치(SW2)들이 제2 스위치 제어신호(SCS2)에 의해 턴-온되는 경우 기준전압 라인들(R1~Rz)은 ADC(140)에 접속되므로, 기준전압 라인들(R1~Rz) 각각을 통해 화소(P)들 각각의 구동 트랜지스터의 소스 전압이 센싱될 수 있다.
레벨 쉬프터(30)는 타이밍 제어부(60)로부터 제1 스캔 제어신호(SCS1)와 제1 센싱 제어 신호(SENCS1)를 입력받는다. 제1 스캔 제어신호(SCS1)는 제1 게이트 스타트 신호, 제1 및 제2 게이트 클럭 신호들, LSP_in 신호, 및 클럭 쉬프트 정지 신호를 포함할 수 있다. 제1 센싱 제어신호(SENCS1)는 제2 게이트 스타트 신호, 제3 및 제4 게이트 클럭 신호들을 포함할 수 있다.
레벨 쉬프터(30)는 제1 스캔 제어신호(SCS1)에 따라 스캔신호 출력부(41)의 동작 타이밍을 제어하기 위한 제2 스캔 제어신호(SCS2)를 생성한다. 제2 스캔 제어신호(SCS2)는 제1 스타트 신호, i(i는 2 이상의 정수) 상의 클럭 신호들, LSP 신호, 및 제1 리셋 신호를 포함할 수 있다. 또한, 레벨 쉬프터(30)는 제1 스캔 제어신호(SCS2)의 제1 로직 레벨 전압과 제2 로직 레벨 전압을 게이트 온 전압과 게이트 오프 전압으로 쉬프트한다. 게이트 온 전압은 표시패널(10)의 화소(P)들과 스캔 구동부(40)의 트랜지스터들을 턴-온시킬 수 있는 전압이고, 게이트 오프 전압은 표시패널(10)의 화소(P)들과 스캔 구동부(40)의 트랜지스터들을 턴-오프시킬 수 있는 전압이다.
레벨 쉬프터(30)는 제1 센싱 제어신호(SENCS1)에 따라 센싱신호 출력부(42)의 동작 타이밍을 제어하기 위한 제2 센싱 제어신호(SENCS2)를 생성한다. 제2 센싱 제어신호(SENCS2)는 제2 스타트 신호, h(h는 2 이상의 정수) 상의 클럭 신호들, 및 제2 리셋 신호를 포함할 수 있다. 또한, 레벨 쉬프터(30)는 제2 센싱 제어신호(SENCS2)의 제1 로직 레벨 전압과 제2 로직 레벨 전압을 게이트 온 전압과 게이트 오프 전압으로 쉬프트한다.
레벨 쉬프터(30)는 제1 스캔 제어신호(SCS1)를 스캔신호 출력부(41)로 출력하고, 제1 센싱 제어신호(SENCS1)를 센싱신호 출력부(42)로 출력한다. 레벨 쉬프터(30)에 대한 자세한 설명은 도 11을 결부하여 후술한다.
스캔 구동부(40)는 스캔신호 출력부(41)와 센싱신호 출력부(42)를 포함한다. 스캔신호 출력부(41)는 스캔라인들(S1~Sn)에 접속되어 스캔신호들을 공급한다. 스캔신호 출력부(41)는 레벨 쉬프터(30)로부터 입력되는 제2 스캔 제어신호(SCS2)에 따라 스캔라인들(S1~Sn)에 스캔신호들을 공급한다.
센싱신호 출력부(42)는 센싱신호라인들(SE1~SEn)에 접속되어 센싱신호들을 공급한다. 센싱신호 출력부(42)는 레벨 쉬프터(30)로부터 입력되는 제2 센싱 제어신호(SENCS2)에 따라 센싱신호라인들(SE1~SEn)에 센싱신호들을 공급한다.
스캔신호 출력부(41)와 센싱신호 출력부(42)는 다수의 트랜지스터들을 포함하여 GIP(Gate driver In Panel) 방식으로 표시패널(10)의 비표시영역(NDA)에 직접 형성될 수 있다. 또는, 스캔신호 출력부(41)와 센싱신호 출력부(42)는 구동 칩(chip) 형태로 형성되어 표시패널(10)에 접속되는 연성필름(미도시)상에 실장될 수 있다.
스캔신호 출력부(41)에 대한 자세한 설명은 도 9 및 도 10을 결부하여 후술한다.
타이밍 제어부(60)는 데이터 보상부(70)로부터 보상 비디오 데이터(CDATA) 또는 센싱 비디오 데이터(PDATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다.
타이밍 제어부(60)는 데이터 구동부(20), 스캔신호 출력부(41), 및 센싱신호 출력부(42)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 생성한다. 타이밍 제어신호들은 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS), 스캔신호 출력부(41)에 공급되는 제2 스캔 제어신호(SCS2)를 생성하기 위한 제1 스캔 제어신호(SCS1), 및 센싱신호 출력부(42)에 공급되는 제2 센싱 제어신호(SENCS2)의 동작 타이밍을 제어하기 위한 제1 센싱 제어신호(SENCS1)를 포함한다.
타이밍 제어부(60)는 보상 비디오 데이터(CDATA) 또는 센싱 비디오 데이터(PDATA)와 데이터 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(60)는 제1 스캔 제어신호(SCS1)와 제2 스캔 제어신호(SCS2)를 레벨 쉬프터(30)로 출력한다. 또한, 타이밍 제어부(60)는 데이터 구동부(20)의 제1 스위치(SW1)를 제어하기 위한 제1 스위치 제어신호(SCS1)와 제2 스위치(SW2)를 제어하기 위한 제2 스위치 제어신호(SCS2)를 출력할 수 있다.
타이밍 제어부(60)는 유기발광표시장치를 표시 모드와 센싱 모드 중 어느 하나로 제어할 수 있다. 표시 모드는 화소(P)들에 보상 비디오 데이터(CDATA)에 따른 발광 데이터전압들을 공급함으로써 화소(P)들을 발광시키는 모드이다. 센싱 모드는 화소(P)들에 센싱 비디오 데이터(PDATA)에 따른 센싱 데이터전압들을 공급하고, 기준전압 라인들(R1~Rp)을 통해 화소(P)들의 소정의 전압들을 센싱하는 모드이다. 센싱 모드는 화소(P)들 각각의 구동 트랜지스터의 전자 이동도를 보상하기 위해 구동 트랜지스터의 소스 전압을 센싱하는 모드이다. 센싱 모드에서 센싱된 구동 트랜지스터의 소스 전압은 ADC(140)에 의해 센싱 데이터(SD)로 변환되어 데이터 보상부(70)의 메모리에 저장될 수 있다.
센싱 모드는 유기발광표시장치의 전원이 켜지자마자 수행되거나, 유기발광표시장치의 전원이 켜진 상태에서 소정의 주기로 수행될 수 있다. 예를 들어, 1 프레임 기간이 액티브 기간과 블랭크 기간을 포함하는 경우, 액티브 기간은 표시 모드로 제어되고, 블랭크 기간은 센싱 모드로 제어될 수 있다. 블랭크 기간마다 하나의 수평 라인의 화소(P)들이 센싱 모드로 제어될 수 있다. 하나의 수평 라인의 화소(P)들은 하나의 스캔라인에 접속된 화소(P)들을 가리킨다.
데이터 보상부(70)는 센싱 데이터(SD)를 이용하여 디지털 비디오 데이터(DATA)를 보정할 보정 데이터를 생성한다. 데이터 보상부(70)는 외부로부터 디지털 비디오 데이터(DATA)에 보정 데이터를 적용하여 보상 비디오 데이터(CDATA)를 생성한다. 데이터 보상부(70)는 보상 비디오 데이터(CDATA)를 타이밍 콘트롤러(60)로 출력한다.
데이터 보상부(70)는 센싱 데이터(SD)를 저장하는 메모리를 포함할 수 있다. 데이터 보상부(70)의 메모리는 EEPROM(electrically erasable programmable read-only memory)과 같은 비휘발성 메모리일 수 있다. 데이터 보상부(70)는 타이밍 제어부(60)에 내장될 수 있다.
전압 공급부(80)는 기준전압을 생성하여 데이터 구동부(20)의 소스 드라이브 IC(21)들에 공급한다. 전압 공급부(80)는 기준전압 이외에도 유기발광표시장치의 구동에 필요한 구동 전압들을 생성하여 필요한 구성들에 공급할 수 있다.
타이밍 제어부(60), 데이터 보상부(70), 및 전압 공급부(80)는 제어 회로보드에 실장될 수 있다. 제어 회로보드(90)는 연성 케이블(91)에 의해 소스 회로보드(50)에 연결될 수 있다. 제어 회로보드(90)는 인쇄회로보드(printed circuit board)일 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 센싱 모드에서 센싱된 센싱 데이터(SD)를 이용하여 디지털 비디오 데이터(DATA)를 보상 비디오 데이터(CDATA)로 변환한다. 그 결과, 본 발명의 실시예는 화소들 각각의 구동 트랜지스터의 전자 이동도를 보상할 수 있다. 표시 모드에서 화소(P)의 동작은 도 5, 도 6a, 및 도 6b를 결부하여 후술하고, 센싱 모드에서 화소(P)의 동작은 도 7, 및 도 8a 내지 도 8e를 결부하여 후술한다.
도 4는 도 1의 화소를 상세히 보여주는 회로도이다.
도 4에서는 설명의 편의를 위해 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj), 제u(u는 1≤u≤p을 만족하는 양의 정수) 기준전압 라인(Ru), 제k(k는 1≤k≤n을 만족하는 양의 정수) 스캔라인(Sk), 및 제k 센싱신호라인(SEk)에 접속된 서브 화소, 전압 공급부(80), 데이터전압 공급부(120), ADC(140), 제u 기준전압 라인(Ru)과 전압 공급부(80) 사이에 접속된 제1 및 제2 스위치들(SW1, SW2)만을 도시하였다.
도 4를 참조하면, 표시패널(10)의 화소(P)는 유기발광다이오드(OLED), 구동 트랜지스터(DT), 제1 및 제2 스위칭 트랜지스터들(ST1, ST2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광다이오드(OLED)는 애노드전극과 캐소드전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다. 유기발광다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 제1 전원보다 낮은 제2 전원이 공급되는 제2 전원 라인(VSL)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 라인(EVL)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스위칭 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 제1 전원 라인(EVL)에 접속될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)의 제k 스캔신호에 의해 턴-온되어 제j 데이터라인(Dj)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 스위칭 트랜지스터(T1)의 게이트 전극은 제k 스캔라인(Sk)에 접속되고, 제1 전극은 제1 구동 트랜지스터(DT1)의 게이트 전극에 접속되며, 제2 전극은 제j 데이터라인(Dj)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)의 제k 센싱신호에 의해 턴-온되어 제u 기준전압 라인(Ru)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 스위칭 트랜지스터(ST3)의 게이트 전극은 제k 센싱신호라인(SEk)에 접속되고, 제1 전극은 제u 기준전압 라인(Ru)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DT)와 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 구동 트랜지스터(DT)와 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다. 이 경우 도 5와 도 7의 타이밍도는 P 타입 MOSFET의 특성에 맞게 적절하게 수정될 수 있다.
도 5는 표시 모드에서 화소에 공급되는 스캔신호와 센싱신호, 제1 및 제2 스위치들에 공급되는 제1 및 제2 스위치 제어신호들, 및 구동 트랜지스터의 게이트 전압과 소스 전압을 보여주는 파형도이다.
도 6을 참조하면, 표시 모드는 제1 기간(t1)과 제2 기간(t2)을 포함할 수 있다. 제1 기간(t1)은 구동 트랜지스터(DT)의 게이트 전극에 발광 데이터전압(EVdata)을 공급하고, 소스 전극을 기준전압(VREF)으로 초기화하는 기간이다. 제2 기간(t2)은 구동 트랜지스터(DT)의 전류(Ids)에 따라 유기발광다이오드(OLED)가 발광하는 기간이다. 제1 기간(t1)은 1 수평 기간일 수 있다. 1 수평 기간은 1 수평 라인의 화소(P)들에 데이터전압들이 공급되는 기간을 가리킨다.
제k 스캔라인(Sk)의 제k 스캔신호(SCANk)와 제k 센싱신호라인(SEk)의 제k 센싱신호(SENSk)는 제1 기간(t1) 동안 게이트 온 전압(Von)으로 공급되고, 제2 기간(t2) 동안 게이트 오프 전압(Voff)으로 공급된다. 화소(P)의 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)은 게이트 온 전압(Von)에 의해 턴-온되고, 게이트 오프 전압(Voff)에 의해 턴-오프될 수 있다.
제1 스위치 제어신호(SCS1)는 제1 및 제2 기간들(t1, t2) 동안 제1 로직 레벨 전압(V1)으로 공급될 수 있다. 제2 스위치 제어신호(SCS2)는 제1 및 제2 기간들(t1, t2) 동안 제2 로직 레벨 전압(V2)으로 공급될 수 있다. 제1 및 제2 스위치들(SW1, SW2) 각각은 제1 로직 레벨 전압에 의해 턴-온되고, 제2 로직 레벨 전압에 의해 턴-오프될 수 있다.
도 6a 및 도 6b는 표시 모드에서 제1 및 제2 기간들 동안 화소의 동작을 보여주는 예시도면들이다.
이하에서는, 도 5, 도 6a, 및 도 6b를 결부하여 표시 모드에서 화소(P)의 동작을 상세히 살펴본다.
표시 모드의 제1 및 제2 기간들(t1, t2) 동안 제1 스위치(SW1)는 제1 로직 레벨 전압(V1)의 제1 스위치 제어신호(SCS1)에 의해 턴-온되고, 제2 스위치(SW2)는 제2 로직 레벨 전압(V2)의 제2 스위치 제어신호(SCS2)에 의해 턴-오프된다. 이로 인해, 표시 모드에서는 제u 기준 전압 라인(Ru)에 전압 공급부(80)로부터 기준전압(VREF)이 공급된다.
첫 번째로, 도 6a와 같이 제1 기간(t1) 동안 제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)으로 공급되는 게이트 온 전압(Von)의 제k 스캔신호(SCANk)에 의해 턴-온된다. 제1 기간(t1) 동안 제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)으로 공급되는 게이트 온 전압(Von)의 제k 센싱신호(SENSk)에 의해 턴-온된다.
제1 기간(t1) 동안 제1 스위칭 트랜지스터(ST1)의 턴-온으로 인해 구동 트랜지스터(DT)의 게이트 전극에는 제j 데이터라인(Dj)의 발광 데이터전압(EVdata)이 공급된다. 제1 기간(t1) 동안 제2 스위칭 트랜지스터(ST2)의 턴-온으로 인해 구동 트랜지스터(DT)의 소스 전극에는 제u 기준전압 라인(Ru)의 기준전압(VREF)이 공급된다.
두 번째로, 도 6b와 같이 제2 기간(t2) 동안 제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)으로 공급되는 게이트 오프 전압(Voff)의 제k 스캔신호(SCANk)에 의해 턴-오프된다. 제2 기간(t2) 동안 제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)으로 공급되는 게이트 오프 전압(Voff)의 제k 센싱신호(SENSk)에 의해 턴-오프된다.
제2 기간(t2) 동안 구동 트랜지스터(DT)의 게이트 전압(Vg)과 소스 전압(Vs) 간의 전압 차에 따른 전류(Ids)는 유기발광다이오드(OLED)로 흐른다. 이로 인해, 유기발광다이오드(OLED)는 발광한다. 이하에서는, 설명의 편의를 위해 "구동 트랜지스터(DT)의 게이트 전압(Vg)과 소스 전압(Vs) 간의 전압 차에 따라 구동 트랜지스터(DT)를 통해 흐르는 전류(Ids)"를 "구동 트랜지스터의 전류(Ids)"로 정의한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 표시 모드에서 발광 데이터전압(EVdata)을 화소(P)에 공급한다. 발광 데이터전압(EVdata)은 센싱 모드에서 구동 트랜지스터(DT)의 소스 전압을 센싱한 후 디지털 비디오 데이터(DATA)를 보상한 보상 비디오 데이터(CDATA)에 따라 생성된 데이터전압이다. 그 결과, 본 발명의 실시예는 화소(P)의 유기발광다이오드(OLED)를 구동 트랜지스터(DT)의 문턱전압에 의존하지 않는 구동 트랜지스터(DT)의 전류(Ids)에 따라 발광할 수 있다. 따라서, 본 발명의 실시예는 화소(P)들의 휘도 균일도를 높일 수 있다.
도 7은 센싱 모드에서 화소에 공급되는 스캔신호와 센싱신호, 제1 및 제2 스위치들에 공급되는 제1 및 제2 스위치 제어신호들, 및 구동 트랜지스터의 게이트 전압과 소스 전압을 보여주는 파형도이다.
도 7을 참조하면, 센싱 모드는 제1 내지 제5 기간들(t1"~t5")을 포함할 수 있다. 제1 기간(t1")은 구동 트랜지스터(DT)의 소스 전극을 기준전압(VREF)으로 초기화하는 기간이다. 제2 기간(t2")은 구동 트랜지스터(DT)의 게이트 전극에 센싱 데이터전압(SVdata)을 인가하는 기간이다. 제3 기간(t3")은 구동 트랜지스터(DT)의 소스 전압을 센싱하는 기간이다. 제4 기간(t4")은 구동 트랜지스터(DT)의 게이트 전극에 발광 데이터전압(EVdata)을 공급하고, 소스 전극을 기준전압(VREF)으로 초기화하는 기간이다. 제5 기간(t5")은 구동 트랜지스터(DT)의 전류(Ids)에 따라 유기발광다이오드(OLED)가 발광하는 기간이다.
제k 스캔라인(Sk)의 제k 스캔신호(SCANk)는 제2 기간(t2")과 제4 기간(t4") 동안 게이트 온 전압(Von)으로 공급된다. 도 7에서는 제k 스캔라인(Sk)의 제k 스캔신호(SCANk)가 제1 기간(t1") 동안 게이트 오프 전압(Voff)으로 공급되는 것을 예시하였으나, 게이트 온 전압(Von)으로 공급될 수도 있다. 즉, 센싱 모드에서 제k 스캔신호(SCANk)는 서로 다른 펄스 폭을 갖는 두 개의 펄스들을 포함할 수 있다. 제1 펄스(P1)는 제2 기간(t2")에 발생하고, 제2 펄스(P2)는 제4 기간(t4")에 발생할 수 있다.
제k 센싱신호라인(SEk)의 제k 센싱신호(SENSk)는 제1 내지 제4 기간들(t1"~t4") 동안 게이트 온 전압(Von)으로 공급된다. 제1 스위치 제어신호(SCS1)는 제1 및 제4 기간들(t1", t4") 동안 제1 로직 레벨 전압(V1)으로 공급되고, 제2, 제3, 및 제5 기간들(t2", t3", t5") 동안 제2 로직 레벨 전압(V2)으로 공급된다. 제2 스위치 제어신호(SCS2)는 제2, 제3, 및 제5 기간들(t2", t3", t5") 동안 제1 로직 레벨 전압(V1)으로 공급되고, 제1 및 제4 기간들(t1", t4") 동안 제2 로직 레벨 전압(V2)으로 공급된다.
도 8a 내지 도 8e는 센싱 모드에서 제1 내지 제5 기간들 동안 화소의 동작을 보여주는 예시도면들이다.
이하에서는, 도 7, 도 8a 내지 도 8e를 결부하여 센싱 모드에서 화소(P)의 동작을 상세히 살펴본다.
첫 번째로, 도 8a와 같이 제1 기간(t1") 동안 제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)으로 공급되는 게이트 오프 전압(Voff)의 제k 스캔신호(SCANk)에 의해 턴-오프되고, 제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)으로 공급되는 게이트 온 전압(Von)의 제k 센싱신호(SENSk)에 의해 턴-온된다. 제1 기간(t1") 동안 제1 스위치(SW1)는 제1 로직 레벨 전압(V1)의 제1 스위치 제어신호(SCS1)에 의해 턴-온되며, 제2 스위치(SW2)는 제2 로직 레벨 전압(V2)의 제2 스위치 제어신호(SCS2)에 의해 턴-오프된다.
제1 기간(t1") 동안 제1 스위치(SW1)의 턴-온으로 인해 제u 기준 전압 라인(Ru)에는 전압 공급부(80)로부터 기준전압(VREF)이 공급된다. 제1 기간(t1") 동안 제2 스위칭 트랜지스터(ST2)의 턴-온으로 인해 구동 트랜지스터(DT)의 소스 전극에는 제u 기준전압 라인(Ru)의 기준전압(VREF)이 공급된다. 즉, 구동 트랜지스터(DT)의 소스 전극은 기준전압(VREF)으로 초기화된다.
두 번째로, 도 8b와 같이 제2 기간(t2") 동안 제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)으로 공급되는 게이트 온 전압(Von)의 제k 스캔신호(SCANk)에 의해 턴-온되고, 제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)으로 공급되는 게이트 온 전압(Von)의 제k 센싱신호(SENSk)에 의해 턴-온된다. 제2 기간(t2") 동안 제1 스위치(SW1)는 제2 로직 레벨 전압(V2)의 제1 스위치 제어신호(SCS1)에 의해 턴-오프되며, 제2 스위치(SW2)는 제1 로직 레벨 전압(V1)의 제2 스위치 제어신호(SCS2)에 의해 턴-온된다.
제2 기간(t2") 동안 제1 스위치(SW1)의 턴-오프로 인해 제u 기준 전압 라인(Ru)에는 기준전압(VREF)이 공급되지 않는다. 또한, 제2 기간(t2") 동안 제2 스위치(SW2)의 턴-온으로 인해 기준 전압 라인(Ru)은 ADC(140)에 접속된다. 제2 기간(t2") 동안 제1 스위칭 트랜지스터(ST1)의 턴-온으로 인해 구동 트랜지스터(DT)의 게이트 전극에는 제2 센싱 데이터전압(SVdata2)이 공급된다. 제2 기간(t2") 동안 제2 스위칭 트랜지스터(ST2)의 턴-온으로 인해 구동 트랜지스터(DT)의 소스 전극은 제u 기준전압 라인(Ru)을 통해 ADC(140)에 접속된다.
제2 기간(t2") 동안 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압 차(Vgs=SVdata2-VREF)가 구동 트랜지스터(DT)의 문턱전압(threshold voltage, Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 전류를 흘리게 된다. 이때, 구동 트랜지스터(DT)의 전류는 수학식 1과 같이 정의될 수 있다.
Figure pat00001
수학식 1에서, "Ids"는 구동 트랜지스터(DT)의 전류, "K"는 전자 이동도, "Cox"는 절연막의 커패시턴스, "W"는 구동 트랜지스터(DT)의 채널 폭, "L"은 구동 트랜지스터(DT)의 채널 길이를 의미한다.
구동 트랜지스터(DT)의 전류는 수학식 1과 같이 구동 트랜지스터(DT)의 전자 이동도(K)에 비례하므로, 제2 기간(t2") 동안 구동 트랜지스터(DT)의 소스전압(Vs)의 상승량은 구동 트랜지스터(DT)의 전자 이동도(K)에 비례한다. 즉, 구동 트랜지스터(DT)의 전자 이동도가 클수록 제2 기간(t2") 동안 구동 트랜지스터(DT)의 소스 전압(Vs)의 상승량은 더욱 커진다.
결국, 제2 기간(t2") 동안 구동 트랜지스터(DT)의 전자 이동도(K)에 따라 구동 트랜지스터(DT)의 소스 전압(Vs)의 상승량이 달라지며, 도 9에서는 전자 이동도(K)에 따른 소스 전압(Vs)의 상승량을 α로 정의하였다. 구동 트랜지스터(DT)의 소스 전압은 전자 이동도(K)에 따라 도 9와 같이 "VREF+α"까지 상승한다.
세 번째로, 도 8c와 같이 제3 기간(t3") 동안 제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)으로 공급되는 게이트 오프 전압(Voff)의 제k 스캔신호(SCANk)에 의해 턴-오프되고, 제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)으로 공급되는 게이트 온 전압(Von)의 제k 센싱신호(SENSk)에 의해 턴-온된다. 제3 기간(t3") 동안 제1 스위치(SW1)는 제2 로직 레벨 전압(V2)의 제1 스위치 제어신호(SCS1)에 의해 턴-오프되며, 제2 스위치(SW2)는 제1 로직 레벨 전압(V1)의 제2 스위치 제어신호(SCS2)에 의해 턴-온된다.
제3 기간(t3") 동안 제1 스위치(SW1)의 턴-오프로 인해 제u 기준 전압 라인(Ru)에는 기준전압(VREF)이 공급되지 않는다. 또한, 제3 기간(t3") 동안 제2 스위치(SW2)의 턴-온으로 인해 기준 전압 라인(Ru)은 ADC(140)에 접속된다. 제3 기간(t3") 동안 구동 트랜지스터(DT)의 소스 전압(VREF+α)는 ADC(140)에 의해 센싱될 수 있다. ADC(140)는 센싱된 전압을 디지털 데이터인 센싱 데이터(SD)로 변환하여 디지털 데이터 보상부(70)로 출력한다.
네 번째로, 도 8d와 같이 제4 기간(t4") 동안 제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)으로 공급되는 게이트 온 전압(Von)의 제k 스캔신호(SCANk)에 의해 턴-온된다. 제4 기간(t4") 동안 제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)으로 공급되는 게이트 온 전압(Von)의 제k 센싱신호(SENSk)에 의해 턴-온된다.
제4 기간(t4") 동안 제1 스위칭 트랜지스터(ST1)의 턴-온으로 인해 구동 트랜지스터(DT)의 게이트 전극에는 제j 데이터라인(Dj)의 발광 데이터전압(EVdata)이 공급된다. 제4 기간(t4") 동안 제2 스위칭 트랜지스터(ST2)의 턴-온으로 인해 구동 트랜지스터(DT)의 소스 전극에는 제u 기준전압 라인(Ru)의 기준전압(VREF)이 공급된다.
다섯 번째로, 도 8e와 같이 제5 기간(t5") 동안 제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)으로 공급되는 게이트 오프 전압(Voff)의 제k 스캔신호(SCANk)에 의해 턴-오프된다. 제5 기간(t5") 동안 제2 스위칭 트랜지스터(ST2)는 제k 센싱신호라인(SEk)으로 공급되는 게이트 오프 전압(Voff)의 제k 센싱신호(SENSk)에 의해 턴-오프된다.
제5 기간(t5") 동안 구동 트랜지스터(DT)의 게이트 전압(Vg)과 소스 전압(Vs) 간의 전압 차에 따른 전류(Ids)는 유기발광다이오드(OLED)로 흐른다. 이로 인해, 유기발광다이오드(OLED)는 발광한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 센싱 모드에서 서로 다른 펄스 폭을 갖는 두 개의 펄스들을 포함하는 제k 스캔신호(SCANk)를 제k 스캔 라인(Sk)에 공급한다. 이로 인해, 본 발명의 실시예는 제2 기간(t2") 동안 센싱 데이터전압(SVdata)을 화소(P)에 공급할 수 있다. 센싱 데이터전압(SVdata)은 유기발광다이오드(OLED)를 발광시키지 않으면서 구동 트랜지스터(DT)의 전자 이동도(K)를 센싱하기 위한 데이터전압이다. 따라서, 본 발명의 실시예는 구동 트랜지스터(DT)의 전자 이동도(K)가 반영된 소스 전압을 센싱할 수 있다. 또한, 본 발명의 실시예는 제4 기간(t4") 동안 발광 데이터전압(EVdata)을 화소(P)에 공급할 수 있으므로, 센싱 후 유기발광다이오드(OLED)를 다시 발광시킬 수 있다. 따라서, 본 발명의 실시예는 센싱 후 유기발광다이오드(OLED)가 발광하지 않아 휘도가 감소하는 것을 방지할 수 있다.
도 9는 도 1의 스캔신호 출력부의 스테이지들을 보여주는 일 예시도면이다.
도 9에서는 설명의 편의를 위해 스캔신호 출력부(41)의 제1 내지 제3 스테이지들(ST1, ST2, ST3)과 제1 및 제2 더미 스테이지들(DST1, DST2)만을 도시하였다.
스캔신호 출력부(41)에는 스타트 신호가 공급되는 스타트 신호 라인(VSTL), 리셋 신호가 공급되는 리셋 신호 라인(RL), LSP 신호가 공급되는 LSP 신호 라인(LSPL), 및 클럭 신호들이 공급되는 클럭 신호라인들(CLs)이 마련된다. 스타트 신호, 리셋 신호, LSP 신호, 및 클럭 신호들은 제2 스캔 제어신호(SCS2)로서 레벨 쉬프터(30)로부터 공급된다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 앞에 위치한 스테이지를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 뒤에 위치한 스테이지를 지시한다. 예를 들어, 제3 스테이지(ST3)의 전단 스테이지들은 제1 및 제2 스테이지들(ST1, ST2)을 지시하고, 제3 스테이지(ST3)의 후단 스테이지들은 제4 내지 제n 스테이지들을 지시한다.
스캔신호 출력부(41)의 제q(q는 1≤q≤n을 만족하는 양의 정수) 스테이지(STq)는 제q 스캔라인(Sq)에 접속된다. 따라서, 제q 스테이지(STq)는 제q 스캔라인(Sq)에 스캔신호를 출력한다. 더미 스테이지들(DST1, DST2)은 출력신호들을 스캔라인들에 출력하지 않는다. 더미 스테이지들(DST1, DST2)은 출력신호들을 캐리신호들로서 전단 스테이지의 리셋 단자(RT)와 후단 스테이지의 스타트 단자(ST)에 출력한다.
더미 스테이지들(DST1, DST2)과 스테이지들(ST1~ST3) 각각은 스타트 단자(ST), LSP 단자(LT), 리셋 단자(RT), 클럭 단자(CT), 초기화 단자(IT), 출력 단자(OT)를 포함한다.
스테이지들(ST1~ST3) 각각의 스타트 단자(ST)는 전단 스테이지의 제1 출력 단자(OT1)에 접속될 수 있다. 예를 들어, 제q 스테이지(STq)의 스타트 단자(ST)는 제q-2 스테이지(STq-2)의 제1 출력 단자(OT1)에 접속될 수 있다. 제1 및 제2 더미 스테이지들(DST1, DST2) 각각의 스타트 단자(ST)는 스타트 신호라인(VSTL)에 접속될 수 있다.
스테이지들(ST1~ST3) 각각의 LSP 단자(LT)는 LSP 신호가 입력되는 LSP 신호 라인(LSPL)에 접속될 수 있다. 또한, 더미 스테이지들(DST1, DST2)과 스테이지들(ST1~ST3) 각각의 초기화 단자(IT)는 리셋 라인(RL)에 접속될 수 있다.
더미 스테이지들(DST1, DST2)과 스테이지들(ST1~ST3) 각각의 리셋 단자(RT)는 후단 스테이지의 출력 단자(OT)에 접속될 수 있다. 예를 들어, 제q 스테이지(STq)의 리셋 단자(RT)는 제q+2 스테이지(STq+2)의 출력 단자(OT)에 접속될 수 있다.
더미 스테이지들(DST1, DST2)과 스테이지들(ST1~ST3) 각각의 클럭 단자(CT)는 클럭 라인들(CLs) 중 어느 하나에 접속된다. 클럭 신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 h(h는 2 이상의 자연수) 상 클럭 신호들로 구현되는 것이 바람직하다. 본 발명의 실시 예에서는 도 12에서 클럭 신호들이 소정의 기간만큼 중첩되고 순차적으로 위상이 지연되는 6 상 클럭 신호들인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 클럭 신호들 각각은 소정의 주기를 갖고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.
더미 스테이지들(DST1, DST2)과 스테이지들(ST1~ST3) 각각의 클럭 단자(CT)에는 클럭 신호들이 순차적으로 공급된다. 예를 들어, 제1 스테이지(ST1)의 클럭 단자(CT)는 제1 클럭 라인에 접속되어 제1 클럭 신호를 입력받고, 제2 스테이지(ST2)의 클럭 단자(CT)는 제2 클럭 라인에 접속되어 제2 클럭 신호를 입력받으며, 제3 스테이지(ST3)의 클럭 단자(CT)는 제3 클럭 라인에 접속되어 제3 클럭 신호를 입력받을 수 있다.
스테이지들(ST1~ST3) 각각의 출력 단자(OT)는 스캔라인에 접속되어 스캔신호를 출력한다. 예를 들어, 제q 스테이지(STq)의 초기화 단자(IT)는 제q 스캔라인(Sq)에 접속될 수 있다.
제1 및 제2 더미 스테이지들(DST1, DST2)은 스타트 단자(ST)로 입력되는 스타트 신호라인(VSTL)의 스타트 신호에 의해 풀-업되어 클럭 단자(CT)로 입력되는 클럭 신호를 출력 단자(OT)로 출력한다. 제1 및 제2 더미 스테이지들(DST1, DST2)은 리셋 단자(RT)로 입력되는 후단 스테이지의 출력 단자(OT)의 출력 신호에 의해 풀-다운된다. 도 9와 같이 제1 더미 스테이지(DST1)의 후단 스테이지는 제1 스테이지(ST1)이고, 제2 더미 스테이지(DST2)의 후단 스테이지는 제2 스테이지(ST2)일 수 있다. 제1 및 제2 더미 스테이지들(DST1, DST2) 각각은 초기화 단자(IT)로 입력되는 리셋 라인(RL)의 리셋 신호에 의해 풀-다운됨으로써 초기화될 수 있다.
스테이지들(ST1~ST3) 각각은 스타트 단자(ST)로 입력되는 전단 스테이지의 출력 단자(OT)의 출력 신호(전단 캐리신호)에 의해 풀-업되어 클럭 단자(CT)로 입력되는 클럭 신호를 출력 단자(OT)로 출력한다. 도 9와 같이 제1 스테이지(ST1)의 전단 스테이지는 제1 더미 스테이지(DST1)이고, 제2 스테이지(ST2)의 전단 스테이지는 제2 더미 스테이지(DST2)일 수 있다. 제1 및 제2 스테이지들(ST1, ST2)을 제외한 제q 스테이지(STq)의 전단 스테이지는 제q-2 스테이지(STq-2)일 수 있다. 스테이지들(ST1~ST3) 각각은 리셋 단자(RT)로 입력되는 후단 스테이지의 출력 단자(OT)의 출력 신호에 의해 풀-다운된다. 스테이지들(ST1~ST3) 각각은 초기화 단자(IT)로 입력되는 리셋 라인(RL)의 리셋 신호에 의해 풀-다운됨으로써 초기화될 수 있다.
이상에서 살펴본 바와 같이, 스캔신호 출력부(41)의 더미 스테이지들(DST1, DST2)과 스테이지들(ST1~ST4)은 스타트 신호라인(VSTL)의 스타트 신호(VST)에 의해 순차적으로 풀-업되어 클럭 단자(CT)로 입력되는 클럭 신호들을 순차적으로 출력함으로써, 스캔 라인들에 스캔 신호들을 출력할 수 있다.
도 10은 도 9의 제1 스테이지를 개략적으로 보여주는 일 예시도면이다.
도 10에서는 설명의 편의를 위해 도 9의 제1 스테이지(ST1)만을 도시하였으나, 스캔신호 출력부(41)의 스테이지들 각각은 도 9를 결부하여 설명한 바와 실질적으로 동일할 수 있다.
도 10을 참조하면, 스테이지(ST2)들 각각은 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 제1 노드 제어부(NC1), 및 제2 노드 제어부(NC2)를 포함할 수 있다.
풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 게이트 온 전압으로 충전되는 경우 턴-온된다. 풀-다운 트랜지스터(TD)는 풀-다운 노드(NQB)가 게이트 온 전압으로 충전되는 경우 턴-온된다.
제1 노드 제어부(NC1)는 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 제1 노드 제어부(NC1)는 스타트 신호 또는 전단 스테이지의 캐리신호가 입력되는 스타트 신호 라인(VSTL)에 접속된 스타트 단자(ST), 클럭 신호들이 입력되는 클럭 라인들(CLs) 중 어느 하나에 접속된 클럭 단자(CT), 리셋 신호가 입력되는 리셋 라인(RL)에 접속된 초기화 단자(IT), 후단 스테이지의 캐리신호가 입력되는 리셋 단자(RT)에 접속된다. 제1 노드 제어부(NC1)는 스타트 단자(ST)로 입력되는 전단 스테이지의 캐리신호에 따라 풀-업 노드(TU)와 풀-다운 노드(TD)의 충방전을 제어한다. 제1 노드 제어부(NC1)는 제1 스테이지(ST1)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 온 전압으로 충전되는 경우 풀-다운 노드(NQB)를 게이트 오프 전압으로 방전시키고, 풀-다운 노드(NQB)가 게이트 온 전압으로 충전되는 경우 풀-업 노드(NQ)를 게이트 오프 전압으로 방전시킨다.
풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 게이트 온 전압으로 충전되는 경우 턴-온되어 클럭 단자(CT)의 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 풀-다운 노드(NQB)가 게이트 온 전압으로 충전되는 경우 턴-온되어 출력 단자(OT)를 저전위 전압 단자(VSST)에 접속시켜 저전위 전압으로 방전시킨다. 저전위 전압은 게이트 오프 전압과 동일한 전압일 수 있다.
제2 노드 제어부(NC2)는 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 제2 노드 제어부(NC2)는 스타트 신호 또는 전단 스테이지의 캐리신호가 입력되는 스타트 신호 라인(VSTL)에 접속된 스타트 단자(ST), 리셋 신호가 입력되는 리셋 라인(RL)에 접속된 초기화 단자(IT), LSP 신호가 입력되는 LSP 단자(LT)에 접속된다. 제2 노드 제어부(NC2)는 LSP 단자(LT)로 입력되는 LSP 신호와 스타트 단자(ST)로 입력되는 전단 스테이지의 캐리신호에 따라 풀-업 노드(NQ)와 풀-다운 노드(NQB)를 충방전한다. 구체적으로, 제2 노드 제어부(NC2)는 게이트 온 전압의 LSP 신호가 입력되고, 게이트 온 전압의 전단 스테이지의 캐리신호가 입력되는 경우, 풀-업 노드(TU)를 게이트 온 전압으로 충전하고, 풀-다운 노드(TD)를 게이트 오프 전압으로 방전시킨다.
풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 게이트 온 전압으로 충전되는 경우 턴-온되어 클럭 단자(CT)의 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 풀-다운 노드(NQB)가 게이트 온 전압으로 충전되는 경우 턴-온되어 출력 단자(OT)를 저전위 전압 단자(VSST)에 접속시켜 저전위 전압으로 방전시킨다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 노드 제어부(NC1)를 이용하여 게이트 온 전압의 전단 스테이지의 캐리신호가 입력되는 경우 출력 단자(OT)를 통해 스캔신호를 출력할 수 있다. 따라서, 본 발명의 실시예는 스테이지들 각각은 순차적으로 출력을 발생할 수 있다.
또한, 본 발명의 실시예는 제3 노드 제어부(NC)를 이용하여 게이트 온 전압의 LSP 신호가 입력되고, 게이트 온 전압의 전단 스테이지의 캐리신호가 입력되는 경우, 제1 풀-업 노드(TU1)를 게이트 온 전압으로 충전하고, 제1 풀-다운 노드(TD1)를 게이트 오프 전압으로 방전시킨다. 따라서, 본 발명의 실시예는 제q 스테이지(STq)에 전단 스테이지의 캐리신호가 입력되는 동안 게이트 온 전압의 LSP 신호를 제q 스테이지(STq)에 공급하는 경우, 제q 스캔라인(Sq)에만 선택적으로 스캔신호를 출력할 수 있다. 즉, 본 발명의 실시예는 1 프레임 기간의 블랭크 기간에 어느 하나의 수평라인의 화소들을 센싱 모드로 제어할 수 있다.
한편, 도 1의 센싱신호 출력부(42)는 도 9 및 도 10에 도시된 스캔신호 출력부(41)의 스테이지들로부터 당업자가 변경 가능한 범위 내에서 유사하게 구현될 수 있으므로, 이에 대한 자세한 설명은 생략한다.
도 11은 도 1의 레벨 쉬프터를 상세히 보여주는 블록도이다. 도 12는 도 11의 레벨 쉬프터에 입력되는 신호들과 출력되는 신호들을 보여주는 파형도이다.
도 11에서는 타이밍 제어부(60)로부터 제1 스캔 제어신호(SCS1)를 입력받고, 제2 스캔 제어신호(SCS2)를 출력하는 제1 레벨 쉬프터(31)만을 도시하였다. 타이밍 제어부(60)로부터 제1 센싱 제어신호(SENCS1)를 입력받고, 제2 센싱 제어신호(SENCS2)를 출력하는 제2 레벨 쉬프터는 도 11에 도시된 제1 레벨 쉬프터(31)로부터 당업자가 변경 가능한 범위 내에서 유사하게 구현될 수 있으므로, 이에 대한 자세한 설명은 생략한다.
도 11 및 도 12를 참조하면, 제1 스캔 제어신호(SCS1)는 제1 게이트 스타트 신호(GST1), 제1 게이트 클럭 제어신호(GCLK), 제2 게이트 클럭 제어신호(MCLK), LSP_in 신호(LSP_in), 및 클럭 쉬프트 정지 신호(CSP)를 포함할 수 있다. 제1 게이트 스타트 신호(GST1), 제1 게이트 클럭 제어신호(GCLK), 제2 게이트 클럭 제어신호(MCLK), LSP_in 신호(LSP_in), 및 클럭 쉬프트 정지 신호(CSP)는 도 12와 같이 제1 로직 레벨 전압(V1)과 제2 로직 레벨 전압(V2)으로 입력된다. 제1 게이트 스타트 신호(GST1), 제1 게이트 클럭 제어신호(GCLK), 제2 게이트 클럭 제어신호(MCLK), LSP_in 신호(LSP_in), 및 클럭 쉬프트 정지 신호(CSP)는 도 12와 같이 제1 로직 레벨 전압(V1)과 제2 로직 레벨 전압(V2)으로 입력된다.
제2 스캔 제어신호(SCS2)는 스타트 신호(VST), 클럭 신호들(CLK1~CLK6), LSP 신호(LSP), 및 리셋 신호(RESET)를 포함할 수 있다. 스타트 신호(VST), 클럭 신호들(CLK1~CLK6), LSP 신호(LSP), 및 리셋 신호(RESET)는 도 12와 같이 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 공급된다.
제1 레벨 쉬프터(31)는 스타트 리셋 신호 생성부(131)와 클럭 신호 생성부(132)를 포함한다.
스타트 리셋 신호 생성부(131)는 제1 게이트 스타트 신호(GST1)와 제1 게이트 클럭 제어신호(GCLK)를 입력받는다. 스타트 리셋 신호 생성부(131)는 도 12와 같이 제1 로직 레벨 전압(V1)의 제1 게이트 스타트 신호(GST1)와 제2 로직 레벨 전압(V2)의 제1 게이트 클럭 제어신호(GCLK)가 입력되는 기간에 제1 로직 레벨 전압(V1)의 스타트 신호(VST)를 생성하여 스타트 신호 라인(VSTL)으로 출력한다. 이로 인해, 스타트 신호(VST)는 도 12와 같이 1 프레임 기간의 액티브 기간의 초기에 출력될 수 있다.
또한, 스타트 리셋 신호 생성부(131)는 도 12와 같이 제1 로직 레벨 전압(V1)의 제1 게이트 스타트 신호(GST1)와 제1 로직 레벨 전압(V1)의 제1 게이트 클럭 제어신호(GCLK)가 입력되는 기간에 제1 로직 레벨 전압(V1)의 리셋 신호(RESET)를 생성하여 리셋 라인(RL)으로 출력한다. 이로 인해, 리셋 신호(RESET)는 도 12와 같이 1 프레임 기간의 액티브 기간의 말기에 출력될 수 있다.
클럭 신호 생성부(132)는 제1 게이트 스타트 신호(GST1), 제1 게이트 클럭 제어신호(GCLK), 제2 게이트 클럭 제어신호(MCLK), LSP_in 신호(LSP_in), 및 CSP 신호(CSP)를 입력받는다. 클럭 신호 생성부(132)는 제1 게이트 클럭 제어신호(GCLK)와 제2 게이트 클럭 제어신호(MCLK)를 이용하여 1 프레임 기간의 액티브 기간에 순차적으로 위상이 지연되는 제1 내지 제6 클럭들(CLK1~CLK6)을 생성하여 제1 내지 제6 클럭 라인들(CL1~CL6)로 출력한다.
구체적으로, 클럭 신호 생성부(132)는 1 프레임 기간의 액티브 기간 동안 제1 게이트 클럭 제어신호(GCLK)가 제2 로직 레벨 전압(V2)에서 제1 로직 레벨 전압(V1)으로 상승하는 시점(라이징 시점)에 동기화하여 클럭 신호들을 순차적으로 라이징한다. 또한, 클럭 신호 생성부(132)는 제2 게이트 클럭 제어신호(MCLK)의 라이징 시점에 동기화하여 클럭 신호들을 순차적으로 제1 로직 레벨 전압(V1)보다 낮은 전압으로 변조한다. 또한, 클럭 신호 생성부(132)는 제2 게이트 클럭 제어신호(MCLK)가 제1 로직 레벨 전압(V1)에서 제2 로직 레벨 전압(V2)으로 하강하는 시점(폴링 시점)에 동기화하여 클럭 신호들을 순차적으로 폴링한다. 따라서, 클럭 신호 생성부(132)는 1 프레임 기간의 액티브 기간 동안 순차적으로 위상이 지연되는 제1 내지 제6 클럭 신호들(CLK1~CLK6)을 제1 내지 제6 클럭 라인들(CL1~CL6)로 출력할 수 있다.
클럭 신호 생성부(132)는 제1 게이트 스타트 신호(GST1), 제1 게이트 클럭 제어신호(GCLK), 및 LSP_in 신호(LSP_in)를 이용하여 LSP 신호(LSP)를 출력한다. LSP 신호(LSP)는 도 10과 같이 블랭크 기간 동안 제q 스캔라인(Sq)에만 선택적으로 스캔신호를 출력하기 위해 제q 스테이지(STq)의 풀-업 노드를 충전하기 위한 신호이다.
클럭 신호 생성부(132)는 도 12와 같이 제1 로직 레벨 전압(V1)의 제1 게이트 스타트 신호(GST1), 제2 로직 레벨 전압(V2)의 제1 게이트 클럭 제어신호(GCLK), 및 제1 로직 레벨 전압(V1)의 LSP_in 신호(LSP_in)가 입력되는 기간에 제1 로직 레벨 전압(V1)의 LSP 신호(LSP)를 생성하여 LSP 라인(LSPL)으로 출력한다.
또한, 클럭 신호 생성부(132)는 도 12와 같이 제2 로직 레벨 전압(V2)의 제1 게이트 스타트 신호(GST1)와 제1 로직 레벨 전압(V1)의 제1 게이트 클럭 제어신호(GCLK)가 입력되는 기간에 LSP_in 신호(LSP_in)가 제2 로직 레벨 전압(V2)에서 제1 로직 레벨 전압(V1)으로 상승(라이징)하는 경우, 현재 출력되는 제r(r은 1≤r≤h를 만족하는 양의 정수) 클럭 신호보다 s(s는 양의 정수) 상만큼 위상이 지연된 클럭 신호를 기억하며, LSP_in 신호(LSP_in)와 동기화되는 LSP 신호를 출력한다. 현재 출력되는 제r 클럭 신호는 LSP_in 신호(LSP_in)의 라이징 시점에 출력되는 클럭 신호를 가리킨다. 예를 들어, 클럭 신호 생성부(132)는 도 12와 같이 제1 로직 레벨 전압(V1)의 제1 게이트 클럭 제어신호(GCLK)가 입력되는 기간에 LSP_in 신호(LSP_in)가 라이징하는 경우, 현재 출력되는 제1 클럭 신호(CLK1)보다 2 상만큼 위상이 지연된 제3 클럭 신호(CLK3)를 기억할 수 있다.
또한, 클럭 신호 생성부(132)는 도 12와 같이 제2 로직 레벨 전압(V2)의 제1 게이트 스타트 신호(GST1)와 제2 로직 레벨 전압(V2)의 제1 게이트 클럭 제어신호(GCLK)가 입력되는 기간에 LSP_in 신호(LSP_in)가 라이징하는 경우, 기억된 클럭 신호로 이동한다. 또한, 클럭 신호 생성부(132)는 도 12와 같이 LSP 신호(LSP)가 제1 로직 레벨 전압(V1)으로 입력되는 기간에 클럭 신호와 LSP 신호(LSP)의 출력을 마스크한다. 예를 들어, 클럭 신호 생성부(132)는 도 12와 같이 제2 로직 레벨 전압(V2)의 제1 게이트 스타트 신호(GST1)와 제2 로직 레벨 전압(V2)의 제1 게이트 클럭 제어신호(GCLK)가 입력되는 기간에 LSP_in 신호(LSP_in)가 라이징하는 경우, 기억된 제3 클럭 신호(CLK)로 이동하고, LSP 신호(LSP)가 제1 로직 레벨 전압(V1)으로 입력되는 기간에 제3 클럭 신호(CLK)와 LSP 신호(LSP)의 출력을 마스크한다.
또한, 클럭 신호 생성부(132)는 도 12와 같이 1 프레임 기간의 블랭크 기간 동안 LSP_in 신호(LSP_in)가 제1 로직 레벨 전압(V1)에서 제2 로직 레벨 전압(V2)으로 하강(폴링)한 이후에 제1 로직 레벨 전압(V1)의 클럭 쉬프트 정지(clock shift pause) 신호(CSP)를 입력받는다. 클럭 신호 생성부(132)는 제1 로직 레벨 전압(V1)의 클럭 쉬프트 정지 신호(CSP)가 입력되는 경우 클럭 신호의 쉬프트를 정지한다. 따라서, 클럭 신호 생성부(132)는 도 12와 같이 블랭크 기간 동안 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 클럭 신호를 생성할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 액티브 기간에서 클럭 신호들이 순차적으로 생성되는 기간에 LSP_in 신호(LSP_in)가 입력되는 경우, 현재 출력되는 제r 클럭 신호보다 s 상만큼 위상이 지연된 클럭 신호를 기억한다. 또한, 본 발명의 실시예는 블랭크 기간에서 LSP_in 신호(LSP_in)가 입력되는 경우, 기억된 클럭 신호로 이동하고, 클럭 쉬프트 정지 신호(CSP)에 따라 클럭 신호의 쉬프트를 정지한다. 그 결과, 본 발명의 실시예는 1 프레임 기간의 액티브 기간에 순차적으로 위상이 지연되는 클럭 신호들을 출력하고, 블랭크 기간에 서로 다른 펄스 폭을 갖는 펄스들을 포함하는 적어도 하나의 클럭 신호를 생성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 20: 데이터 구동부
21: 소스 드라이브 IC 22: 연성 필름
30: 레벨 쉬프터 31: 제1 레벨 쉬프터
40: 스캔 구동부 41: 스캔신호 출력부
42: 센싱신호 출력부 50: 소스 회로보드
60: 타이밍 콘트롤러 70: 데이터 보상부
80: 전압 공급부 90: 제어 회로보드
91: 연성 케이블 120: 데이터전압 공급부
131: 스타트 리셋 신호 생성부 132: 클럭 신호 생성부
140: 아날로그 디지털 컨버터

Claims (9)

  1. 스캔 라인, 데이터 라인, 및 상기 스캔 라인과 상기 데이터 라인에 접속된 화소를 포함하는 표시패널;
    상기 스캔 라인에 스캔 신호들을 공급하는 스캔 구동부;
    상기 데이터 라인에 데이터 전압을 공급하는 데이터 구동부;
    상기 데이터 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러; 및
    상기 타이밍 콘트롤러로부터 입력되는 복수의 게이트 클럭 제어신호들에 따라 복수의 클럭 신호들을 상기 스캔 구동부로 출력하는 레벨 쉬프터를 구비하고,
    상기 레벨 쉬프터는 1 프레임 기간의 액티브 기간에 순차적으로 위상이 지연되는 h(h는 2 이상의 양의 정수) 상의 클럭 신호들을 출력하고, 블랭크 기간에 복수의 펄스들을 포함하는 적어도 하나의 클럭 신호를 출력하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 복수의 펄스들은 펄스 폭이 서로 다른 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서,
    상기 레벨 쉬프터는,
    상기 액티브 기간에서 상기 클럭 신호들이 출력되는 기간에 LSP_in 신호가 입력되는 경우, 현재 출력되는 제r(r은 1≤r≤h를 만족하는 양의 정수) 클럭 신호보다 s(s는 양의 정수) 상만큼 위상이 지연된 클럭 신호를 기억하고, 상기 블랭크 기간에서 상기 LSP_in 신호가 제1 로직 레벨 전압으로 입력되는 경우 기억된 클럭 신호로 이동하며, 상기 블랭크 기간에서 상기 LSP_in 신호가 상기 제1 로직 레벨 전압으로 입력되는 기간에 상기 클럭 신호들의 출력을 마스크하는 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 레벨 쉬프터는,
    상기 LSP_in 신호가 상기 제1 로직 레벨 전압에서 제2 로직 레벨 전압으로 하강한 이후에, 클럭 쉬프트 정지 신호가 상기 제1 로직 레벨 전압으로 입력되는 기간에 상기 클럭 신호의 쉬프트를 정지하는 것을 특징으로 하는 표시장치.
  5. 제 4 항에 있어서,
    상기 레벨 쉬프터는,
    상기 액티브 기간에서 제1 게이트 클럭 제어신호의 라이징 시점에 동기화하여 상기 클럭 신호들을 게이트 온 전압으로 순차적으로 라이징하고, 제2 게이트 클럭 제어신호의 라이징 시점에 동기화하여 상기 클럭 신호들을 순차적으로 상기 게이트 온 전압과 상기 게이트 오프 전압 사이의 전압으로 변조하며, 상기 제2 게이트 클럭 제어신호의 폴링 시점에 동기화하여 상기 클럭 신호들을 순차적으로 폴링하는 것을 특징으로 하는 표시장치.
  6. 제 4 항에 있어서,
    상기 레벨 쉬프터는,
    제1 게이트 스타트 신호가 상기 제1 로직 레벨 전압으로 입력되고, 상기 제1 게이트 클럭 제어신호가 상기 제2 로직 레벨 전압으로 입력되며, 상기 LSP_in 신호가 상기 제1 로직 레벨 전압으로 입력되는 기간에 LSP 신호를 상기 제1 로직 레벨 전압으로 출력하는 것을 특징으로 하는 표시장치.
  7. 제 6 항에 있어서,
    상기 레벨 쉬프터는,
    상기 제1 게이트 스타트 신호가 상기 제2 로직 레벨 전압으로 입력되고, 상기 제1 게이트 클럭 제어신호가 상기 제1 로직 레벨 전압으로 입력되며, 상기 LSP_in 신호가 라이징하는 경우, 상기 LSP_in 신호와 동기화되는 기간에 상기 LSP 신호를 상기 제1 로직 레벨 전압으로 출력하는 것을 특징으로 하는 표시장치.
  8. 제 7 항에 있어서,
    상기 레벨 쉬프터는,
    상기 블랭크 기간에서 상기 LSP_in 신호가 상기 제1 로직 레벨 전압으로 입력되는 기간에 상기 LSP 신호를 마스크하는 것을 특징으로 하는 표시장치.
  9. 제 7 항에 있어서,
    상기 스캔 구동부는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은,
    풀-업 노드가 상기 게이트 온 전압으로 충전되는 경우 클럭 단자로 입력되는 클럭 신호를 출력 단자로 출력하는 풀-업 트랜지스터;
    풀-다운 노드가 상기 게이트 온 전압으로 충전되는 경우 상기 출력 단자를 저전위 전압으로 방전하는 풀-다운 트랜지스터; 및
    상기 LSP 신호가 상기 제1 로직 레벨 전압으로 입력되는 기간에 전단 스테이지의 캐리 신호가 상기 제1 로직 레벨 전압으로 입력되는 경우, 상기 풀-업 노드를 충전하는 노드 제어부를 포함하는 것을 특징으로 하는 표시장치.
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