KR20180072942A - Semiconductor device using grain boundary of semiconductor material as charge-storage node - Google Patents

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박병국
백명현
김형진
권민우
황성민
장태진
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Abstract

The present invention provides a semiconductor device using a grain boundary of a semiconductor material as a charge storage. The semiconductor device using a grain boundary of a semiconductor material as a charge storage includes a floating body having one or more grain boundaries between a source and a drain, uses the grain boundaries as a charge storage to store excess holes or electrons created in a depletion layer in grain boundaries of a body of a device even if a thickness of the body is smaller than a thickness of the depletion layer to be used as a volatile memory device such as 1T DRAM or a synapse neuromorphic device allowing a short-term memory, forms a first and a second gate, which are asymmetric, while positioning the floating body having one or more grain boundaries therebetween to simultaneously realize a volatile memory and a nonvolatile memory device, realizes a synapse neuromorphic device switchable to a long-term memory by the second gate having a gate insulation film stack including a charge storage layer, and allows three-dimensional lamination.

Description

반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자{SEMICONDUCTOR DEVICE USING GRAIN BOUNDARY OF SEMICONDUCTOR MATERIAL AS CHARGE-STORAGE NODE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device using a grain boundary of a semiconductor material as a charge storage

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 채널영역에 있는 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device using a grain boundary of a semiconductor material in a channel region as a charge storage.

지금까지 반도체 소자는 스위칭 소자로 사용되든 혹은 메모리 소자로 사용되든 채널 저항을 최대한 낮추어 저전력으로 구동하기 위한 목적으로 개발되어 왔다.Until now, semiconductor devices have been developed for the purpose of driving the semiconductor device at low power with the lowest possible channel resistance, whether used as a switching device or a memory device.

따라서, 종래 채널 영역은 단결정 반도체 기판에 형성하거나, 다결정 또는 비정질 반도체 물질로 형성하더라도 결정을 열 공정 등을 통해 최대한 키워 채널 영역에 최소의 입계(결정립계, grain boundary)가 존재하도록 하고, 그 입계로 전하가 포획되어 구동전류에 영향을 주지 않도록 불순물로 채널 도핑을 하는 것이 일반적이다.Therefore, even when the conventional channel region is formed on a single crystal semiconductor substrate or formed of a polycrystalline or amorphous semiconductor material, crystals are maximally grown through a thermal process or the like so that a minimum grain boundary exists in the channel region, It is general to perform channel doping with an impurity so that the charge is captured and does not affect the driving current.

또한, 한국 등록특허 제10-1425857호에서와 같이 플로팅 바디에 전하를 저장하여 단기기억 수단으로 하는 시냅스 모방 소자로 이용하거나, 한국 등록특허 제10-0860744호의 종래기술에 개시된 바와 같이 별도 커패시터 없이도 플로팅 바디에 전하를 저장하여 1T DRAM의 메모리 소자로 이용하는 기술이 개발되어 왔다.In addition, as disclosed in Korean Patent No. 10-1425857, charges may be stored in a floating body to be used as a synaptic mimic element serving as a short-term storage means, or as a conventional method disclosed in Korean Patent No. 10-0860744, A technology has been developed in which charges are stored in a body and used as a memory element of a 1T DRAM.

이는 모두 플로팅 바디 효과를 이용하는 것인데, 이러한 플로팅 바디 효과를 제대로 얻기 위해서는 해당 소자의 바디 두께가 소자의 최대 공핑층 두께보다 두꺼워야 하는 문제점이 있다.In order to obtain such a floating body effect properly, the body thickness of the device must be thicker than the maximum thickness of the device.

이에 본 발명은 다결정 또는 비정질 반도체 물질의 입계를 전하저장소로 적극 활용하여 종래 문제점을 해결하고, 3차원 적층이 가능하며, 1T DRAM 등 메모리 소자는 물론 단기기억과 장기기억이 가능한 시냅스 모방 소자로 사용될 수 있는 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자를 제공하는 것을 그 목적으로 한다.Accordingly, the present invention can solve the conventional problems by positively utilizing the grain boundaries of polycrystalline or amorphous semiconductor materials as a charge storage, enable three-dimensional stacking, and can be used as a synaptic mimic element capable of short-term memory and long-term memory as well as memory devices such as 1T DRAM And a semiconductor device using the grain boundary of the semiconductor material as a charge storage.

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자는 제 1 도전형 반도체 물질로 주변과 전기적으로 고립된 플로팅 바디; 상기 제 1 도전형과 반대 타입의 제 2 도전형 반도체 물질로 상기 플로팅 바디를 사이에 두고 상기 플로팅 바디의 양측과 접하며 서로 이격되어 형성된 소스와 드레인; 및 상기 플로팅 바디 상에 게이트 절연막을 사이에 두고 형성된 제 1 게이트를 포함하여 구성되되, 상기 플로팅 바디는 상기 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가지고, 상기 입계를 전하저장소로 이용하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a floating body electrically isolated from a periphery by a first conductive semiconductor material; A source and a drain formed in contact with both sides of the floating body and spaced apart from each other with the floating body interposed therebetween, the second conductivity type semiconductor material of the opposite conductivity type to the first conductive type; And a first gate formed on the floating body with a gate insulating film interposed therebetween, the floating body having at least one grain boundary between the source and the drain, and using the grain boundary as a charge storage .

상기 플로팅 바디를 사이에 두고 상기 제 1 게이트와 마주보는 위치에 제 2 게이트가 더 형성된 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.Another feature of the semiconductor device according to the present invention is that a second gate is formed at a position facing the first gate with the floating body interposed therebetween.

상기 플로팅 바디와 상기 제 2 게이트 사이에는 전하저장층이 포함된 게이트 절연막 스택이 형성된 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.And a gate insulating layer stack including a charge storage layer is formed between the floating body and the second gate, according to another aspect of the present invention.

상기 플로팅 바디는 상기 소스 및 상기 드레인과 pn 접합으로 접하고, 상기 드레인 쪽의 공핍층에서 충격이온화로 생성된 과잉 홀(excess hole) 또는 상기 소스 쪽의 공핍층에서 충격이온화로 생성된 과잉 전자(excess electron)는 상기 입계에 저장되는 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.The floating body is in contact with the source and the drain in a pn junction, and an excess hole produced by impact ionization in the depletion layer on the drain side or excess electrons generated by impact ionization in the depletion layer on the source- electrons are stored in the grain boundaries as another feature of the semiconductor device according to the present invention.

상기 입계는 상기 소스 및 상기 드레인 중 어느 한 쪽에 편중되어 더 많이 형성된 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.And the grain boundaries are more concentrated on either the source or the drain, which is another feature of the semiconductor device according to the present invention.

상기 플로팅 바디는 상기 소스 및 상기 드레인 사이의 채널 영역에 1~10개의 입계를 가지는 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.And the floating body has 1 to 10 grain boundaries in a channel region between the source and the drain, according to another aspect of the present invention.

상기 플로팅 바디는 다결정 반도체 물질로 형성된 것을 본 발명에 의한 반도체 소자의 다른 특징으로 한다.The floating body is formed of a polycrystalline semiconductor material as another feature of the semiconductor device according to the present invention.

본 발명은 소스와 드레인 사이에 하나 이상의 입계를 가진 플로팅 바디를 구비하고, 상기 입계를 전하저장소로 이용함으로써, 소자의 바디 두께가 최대 공핑층 두께보다 작아도 공핑층에서 생성된 과잉 홀이나 전자가 바디의 입계에 저장되어 1T DRAM 등의 휘발성 메모리 소자나 단기기억이 가능한 시냅스 모방 소자로 사용될 수 있다.The present invention has a floating body having one or more intergranular boundaries between a source and a drain, and by using the intergranular body as a charge reservoir, even if the body thickness of the element is smaller than the maximum thickness of the boring layer, And can be used as a volatile memory device such as 1T DRAM or a synapse mimic device capable of short-term storage.

또한, 하나 이상의 입계를 가진 플로팅 바디를 사이에 두고 비대칭 제 1, 2 게이트를 형성함으로써, 휘발성 메모리와 비휘발성 메모리 소자를 동시 구현 가능하고, 전하저장층이 포함된 게이트 절연막 스택이 형성된 제 2 게이트를 통해 장기기억 전환이 가능한 시냅스 모방 소자를 구현할 수 있는 효과가 있다.In addition, by forming the asymmetric first and second gates with the floating body having one or more intergranular boundaries therebetween, it is possible to realize a nonvolatile memory device which can simultaneously form a volatile memory and a nonvolatile memory device, A synapse mimic element capable of long-term memory conversion can be implemented.

나아가, 본 발명에 의한 플로팅 바디는 단결정 반도체 기판이 아닌 다결정 또는 비정질 반도체 물질로 형성하게 되므로, 3차원 적층이 가능한 효과가 있다.Furthermore, since the floating body according to the present invention is formed of a polycrystalline or amorphous semiconductor material rather than a single crystal semiconductor substrate, there is an effect that three-dimensional lamination can be performed.

도 1은 본 발명의 일 실시 예에 의한 반도체 소자로, 플로팅 바디에 하나의 입계를 가진 구조를 보인 개념적 단면도이다.,
도 2는 본 발명의 다른 실시 예에 의한 반도체 소자로, 하나 이상의 입계를 가진 플로팅 바디를 사이에 두고 비대칭 제 1, 2 게이트를 형성한 구조를 보여주는 개념적 사시도이다.
도 3은 도 1의 구조로 시뮬레이션한 결과를 보여주는 전기적 특성도로, 구형파 드레인 전압에 대한 드레인 전류 특성을 보여준다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a conceptual cross-sectional view showing a structure having a single grain boundary in a floating body, according to an embodiment of the present invention.
2 is a conceptual perspective view showing a structure of a semiconductor device according to another embodiment of the present invention in which asymmetric first and second gates are formed with a floating body having at least one grain boundary therebetween.
FIG. 3 shows the drain current characteristics with respect to the square-wave drain voltage in terms of electrical characteristics showing the simulation result with the structure of FIG.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명에 의한 반도체 소자는 기본적으로, 도 1 및 도 2에 공통으로 도시된 바와 같이, 제 1 도전형(예컨대, p형) 반도체 물질로 주변과 전기적으로 고립된 플로팅 바디(20); 상기 제 1 도전형과 반대 타입의 제 2 도전형(예컨대, n형) 반도체 물질로 상기 플로팅 바디(20)를 사이에 두고 상기 플로팅 바디의 양측과 접하며 서로 이격되어 형성된 소스(10)와 드레인(30); 및 상기 플로팅 바디(20) 상에 게이트 절연막(40)을 사이에 두고 형성된 제 1 게이트(50; 52)를 포함하여 구성되되, 상기 플로팅 바디(20)는 상기 소스(10)와 드레인(30) 사이에 하나 이상의 입계(grain boundary, 22)를 가지고, 상기 입계(22)를 전하저장소로 이용하는 것을 특징으로 한다.The semiconductor device according to the present invention basically includes a floating body 20 electrically isolated from the periphery by a first conductive type (e.g., p-type) semiconductor material, as is commonly shown in Figs. 1 and 2; (10) and a drain (20) formed in contact with both sides of the floating body (20) and spaced apart from each other with the floating body (20) interposed therebetween by a second conductivity type 30); And a first gate 50 formed on the floating body 20 with a gate insulating film 40 interposed therebetween. The floating body 20 includes a source 10 and a drain 30, And has one or more grain boundaries (22) therebetween, and uses the grain boundaries (22) as a charge storage.

여기서, 상기 플로팅 바디(20)는 소스(10)/드레인(30)을 포함한 주변과 전기적으로 고립된 것으로, 자체에 충격이온화로 발생된 반송자(carrier, 과잉 홀이나 전자)를 저장할 수 있으나, 본 발명은 플로팅 바디(20)를 이루는 반도체 물질의 입계(22)에 저장되도록 함으로써, 소자의 바디 두께가 소스(10)/드레인(30)과의 경계에서 생기는 공핑층(미도시)의 최대 두께보다 작아도 채널 전도도에 영향을 줄 수 있도록 한 것에 본 발명의 기술적 사상이 있다.Here, the floating body 20 is electrically isolated from the surroundings including the source 10 and the drain 30, and may store carriers (excess holes or electrons) generated by impact ionization itself. However, The present invention can be stored in the grain boundary 22 of the semiconductor material of the floating body 20 so that the body thickness of the element is greater than the maximum thickness of the blanket layer (not shown) at the interface with the source 10 / It is possible to influence the channel conductivity even if it is smaller.

상기 플로팅 바디(20)가 주변과 전기적으로 고립되기 위한 구체적인 구조는 다양할 수 있으나, 우선 양측으로 접하는 소스(10) 및 드레인(30)과는 반도체 도전형을 달리하여, pn 접합에 의한 공핍층(공핍 영역)으로 격리되도록 하고, 다른 주변과는 절연막이나 공기층을 사이에 두거나 비접촉 방식으로 격리하게 할 수 있다. 물론, 소스(10) 및 드레인(30) 이외의 다른 주변과도 pn 접합에 의한 공핍 영역으로 격리시킬 수 있다.The floating body 20 may have a specific structure for electrically isolating the floating body 20 from the periphery. However, first, the source 10 and the drain 30, which are in contact with both sides of the floating body 20, (Depletion region), and isolating the insulating layer or the air layer from the other surroundings by a non-contact method or the like. Of course, it is possible to isolate a peripheral region other than the source 10 and the drain 30 from the depletion region due to the pn junction.

상기 입계(22)는 소스(10)와 드레인(30) 사이로 동작시 채널이 형성되는 채널 영역(미도시)에만 형성될 수도 있고, 채널 영역 밑에만 형성될 수도 있으며, 채널 영역을 포함한 플로팅 바디(20) 전 영역에 형성될 수도 있다. 이때, 상기 입계(22)가 플로팅 바디(20) 중 채널 영역 밑에만 형성함이 가장 바람직하나, 공정 측면을 고려하면 플로팅 바디(20) 전 영역에 형성함이 용이하다.The intergranular layer 22 may be formed only in a channel region (not shown) in which a channel is formed between the source 10 and the drain 30, may be formed only under the channel region, 20). At this time, it is most preferable that the grain boundary 22 is formed only under the channel region of the floating body 20, but it is easy to form in the entire region of the floating body 20 considering the process aspect.

상기 입계(22)가 채널 영역에 형성될 경우에는 소스(10)에서 주입된 반송자(구동용 반송자)의 일부가 저장하게 되어, 이로써, 차후 구동시 채널 전도도에 영향을 주게 되므로, 드레인(30) 쪽의 공핍 영역에서 충격이온화(impact ionization)로 과잉 홀(excess hole)을 유도하여 입계(22)에 저장할 필요가 없으므로, 드레인(30)에 낮은 전압을 인가해도 되는 장점이 있게 된다.When the grain boundary 22 is formed in the channel region, a part of the carrier (driving carrier) injected from the source 10 is stored, thereby affecting the channel conductivity at the time of subsequent driving, An excess hole is induced by impact ionization in the depletion region on the side of the drain region 30 so that it is not necessary to store the excess hole in the intergranular region 22 so that a low voltage may be applied to the drain region 30.

상기 실시 예에서, 채널 영역에 형성되는 입계(22)는 1~10개로 함이 바람직하다. 이는 10개를 초과하여 너무 많이 형성할 경우에는 구동용 반송자가 너무 많이 포획되어 저전력 구동이 어려워지는 문제점이 있고, 그렇다고 1개도 형성하지 않을 경우에는 본 발명의 목적을 달성할 수 없기 때문이다.In the above embodiment, the number of the grain boundaries 22 formed in the channel region is preferably 1 to 10. This is because, if the number is more than 10, the driving carrier is captured too much, which makes it difficult to drive the low power, and if one is not formed, the object of the present invention can not be achieved.

또한, 상기 입계(22)는 플로팅 바디(20) 내에서 균일하거나 불규칙하게 형성될 수 있으나, 소스(10) 및 드레인(30) 중 어느 한 쪽에 편중되어 더 많이 형성될 수 있다. The grain boundaries 22 may be uniformly or irregularly formed in the floating body 20 but may be more concentrated on one of the source 10 and the drain 30.

예컨대, n채널 소자 구조에서는 입계(22)가 드레인(30) 쪽으로, p채널 소자 구조에서는 소스(10) 쪽으로, 각각 편중되어 더 많이 형성되게 할 수 있다. For example, in the n-channel device structure, the grain boundaries 22 can be formed closer to the drain 30, and the p-channel device structure can be formed more biased toward the source 10.

이는 후술하는 실시 예로, 도 2와 같이, 상기 플로팅 바디(20)를 사이에 두고 상기 제 1 게이트(52)와 마주보는 위치에 제 2 게이트(54)가 더 형성된 구조에서, 상기 제 2 게이트(54)에 전하저장층(44)이 포함된 게이트 절연막 스택을 구비하여 비휘발성 메모리 소자를 동시 구현하거나 장기기억 전환이 가능한 시냅스 모방 소자로 구현할 때 더욱 바람직하다.2, in a structure in which a second gate 54 is further formed at a position facing the first gate 52 with the floating body 20 interposed therebetween, 54 is preferably provided with a gate insulating layer stack including the charge storage layer 44 to implement a nonvolatile memory element as a synapse mimic element capable of simultaneously or long-term memory switching.

즉, n채널 소자 구조에서 입계(22)가 드레인(30) 쪽으로 편중되어 더 많이 형성될 경우에는, 드레인(30) 쪽의 공핍 영역에서 충격이온화로 생성된 과잉 홀이 바디로 유입되어, 드레인(30) 가까이 형성된 입계(22)에 점점 많이 저장되면서 드레인(30) 쪽 플로팅 바디의 전도대를 점점 낮추어, 제 2 게이트(54)의 전하저장층(44) 쪽으로 내려오면서 충격이온화가 발생하게 되어, 그 결과로 드레인(30) 쪽의 공핍 영역 중 제 2 게이트(54) 쪽 아래에서 충격이온화로 발생 된 과잉 홀이 전하저장층(44)으로의 유입이 쉬워지기 때문이다.That is, in the n-channel device structure, when the grain boundaries 22 are biased more toward the drain 30, excess holes generated by impact ionization in the depletion region toward the drain 30 are introduced into the body, The conductive layer of the floating body on the side of the drain 30 is gradually lowered and is dropped toward the charge storage layer 44 of the second gate 54 to generate impact ionization, As a result, excessive holes generated by impact ionization in the depletion region of the drain 30 side near the second gate 54 are easily flowed into the charge storage layer 44.

한편, p채널 소자 구조에서 입계(22)가 스스(10) 쪽으로 편중되어 더 많이 형성될 경우에는, 소스(10) 쪽의 공핍 영역에서 충격이온화로 생성된 과잉 전자가 바디로 유입되어, 소스(10) 가까이 형성된 입계(22)에 점점 많이 저장되면서 소스(10) 쪽 플로팅 바디의 가전자대를 점점 높여, 제 2 게이트(54)의 전하저장층(44) 쪽으로 내려오면서 충격이온화가 발생하게 되어, 그 결과로 소스(10) 쪽의 공핍 영역 중 제 2 게이트(54) 쪽 아래에서 충격이온화로 발생 된 과잉 전자가 전하저장층(44)으로의 유입이 쉬워지기 때문이다.On the other hand, in the p-channel device structure, when the grain boundaries 22 are biased more toward the susceptor 10, excess electrons generated by impact ionization in the depletion region toward the source 10 are introduced into the body, 10 gradually increase in valence band of the floating body on the side of the source 10 and decrease toward the charge storage layer 44 of the second gate 54 to generate impact ionization, As a result, excess electrons generated by impact ionization in the depletion region of the source 10 side on the side of the second gate 54 become easy to flow into the charge storage layer 44.

상술한 바와 같이, 본 발명의 다른 실시 예에 의한 반도체 소자로, 도 2와 같이, 하나 이상의 입계(22)를 가진 플로팅 바디(20)를 사이에 두고 비대칭 제 1, 2 게이트(52, 54)를 형성한 구조를 가질 수 있다.As described above, in the semiconductor device according to another embodiment of the present invention, the asymmetric first and second gates 52 and 54 are formed with the floating body 20 having one or more grain boundaries 22 therebetween, May be formed.

여기서, 상기 비대칭 제 1, 2 게이트(52, 54)는, 도 2와 같이, 상하 구조로 서로 마주보는 위치로 형성될 수도 있으나, 플로팅 바디(20)를 중심에 두고 수평적 구조 또는 서로 마주보지 않고 하나의 모서리를 사이에 두거나 한 측면 상에 형성될 수도 있다.2, the asymmetric first and second gates 52 and 54 may be formed in positions facing each other in a vertical structure, but they may have a horizontal structure with the floating body 20 as a center, Or may be formed on one side or with one edge between them.

상기 플로팅 바디(20)와 상기 제 2 게이트(54) 사이에는, 도 2와 같이, 전하저장층(44)이 포함된 게이트 절연막 스택(42, 44, 46)이 형성될 수 있다. 여기서, 상기 전하저장층(44)은 홀이나 정공을 저장할 수 있는 물질층이면 어느 것도 가능하고, 일 예로 질화막(nitride)으로 형성할 수 있다. 기타 게이트 절연막 스택은 터널링 절연막(42)과 블로킹 절연막(46)으로, 각각 산화막으로 형성할 수 있다. As shown in FIG. 2, a gate insulating layer stack 42, 44, 46 including a charge storage layer 44 may be formed between the floating body 20 and the second gate 54. Here, the charge storage layer 44 may be a material layer capable of storing holes or holes, and may be formed of nitride, for example. The other gate insulating film stack may be formed of a tunneling insulating film 42 and a blocking insulating film 46, respectively.

상기 플로팅 바디(20)는 폴리 실리콘이나 폴리 게르마늄 등 입계가 명확한 다결정 반도체 물질로 형성함이 바람직하나, 비정질 반도체 물질로 형성하는 것도 가능하다.The floating body 20 is preferably formed of a polycrystalline semiconductor material having a definite grain boundary, such as polysilicon or poly-germanium. Alternatively, the floating body 20 may be formed of an amorphous semiconductor material.

이와 같이, 상기 플로팅 바디(20)를 단결정 반도체 기판이 아닌 다결정 또는 비정질 반도체 물질로 형성하게 되므로, 3차원 적층이 가능하게 된다.As described above, since the floating body 20 is formed of polycrystalline or amorphous semiconductor material rather than a single crystal semiconductor substrate, three-dimensional stacking becomes possible.

도 3은 도 1의 구조로 시뮬레이션한 결과를 보여주는 전기적 특성도로, 구형파 드레인 전압에 대한 드레인 전류 특성을 보여준다. 이는 도 1의 소자에서 일시적으로 충격이온화를 발생시키기 위해, 게이트(50)에 1 V의 constant bias, 드레인(30)에는 0.1 V -> 2 V -> 0.1 V의 pulse를 각각 인가하여 얻은 시뮬레이션 결과이다. FIG. 3 shows the drain current characteristics with respect to the square-wave drain voltage in terms of electrical characteristics showing the simulation result with the structure of FIG. This is because the simulation result obtained by applying a constant bias of 1 V to the gate 50 and a pulse of 0.1 V -> 2 V -> 0.1 V to the drain 30 in order to temporarily generate impact ionization in the device of FIG. to be.

도 3에 의하면, 드레인(30)에 구형파인 펄스 전압을 인가 직후 드레인 전류가 곧바로 이전의 전류 레벨로 돌아가지 않고 200 ㎲ 이상에 걸쳐 천천히 감소하는 것을 알 수 있다. 이로부터, 도 1의 입계(22)에 포획된 전자는 천천히 드레인(30)으로 빠져나가게 되므로, 입계(22)에 포획되어 남아 있는 동안 채널 전도도에 영향을 주게 되어, 도 1의 구조로 휘발성 메모리 소자나 단기기억이 가능한 시냅스 모방 소자로 구현할 수 있음을 알 수 있다.Referring to FIG. 3, it can be seen that, immediately after the application of the pulse voltage of a square wave to the drain 30, the drain current does not immediately return to the previous current level but slowly decreases over 200 μs. The electrons trapped in the grain boundaries 22 of FIG. 1 slowly escape to the drain 30, thus affecting the channel conductivity while remaining trapped in the grain boundaries 22. As a result, It can be realized that the device can be implemented as a synapse-mimic device capable of short-term memory.

기타, 상술한 각 실시 예에 의한 소자의 동작방법은 종래 동작방법에 따르면 되고, 특히 시냅스 모방 소자로의 동작방법에 대해서는 본 출원인의 한국 등록특허 제10-1425857호를 참조할 수 있다.In addition, the operation method of the device according to each of the above-described embodiments can be performed according to the conventional operation method, and in particular, it is possible to refer to Korean Patent Registration No. 10-1425857 of the present applicant for a method of operating the synaptic mimic element.

10: 소스 20: 플로팅 바디
22: 입계 30: 드레인
40: 게이트 절연막 42: 터널링 절연막
44: 전하저장층 46: 블로킹 절연막
50, 52: 제 1 게이트 54: 제 2 게이트
60: 매몰산화막10: Source 20: Floating body
22: grain boundary 30: drain
40: gate insulating film 42: tunneling insulating film
44: charge storage layer 46: blocking insulating film
50, 52: first gate 54: second gate
60: buried oxide film

Claims (7)

제 1 도전형 반도체 물질로 주변과 전기적으로 고립된 플로팅 바디;
상기 제 1 도전형과 반대 타입의 제 2 도전형 반도체 물질로 상기 플로팅 바디를 사이에 두고 상기 플로팅 바디의 양측과 접하며 서로 이격되어 형성된 소스와 드레인; 및
상기 플로팅 바디 상에 게이트 절연막을 사이에 두고 형성된 제 1 게이트를 포함하여 구성되되,
상기 플로팅 바디는 상기 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가지고, 상기 입계를 전하저장소로 이용하는 것을 특징으로 하는 반도체 소자.
A floating body electrically isolated from the periphery by the first conductive semiconductor material;
A source and a drain formed in contact with both sides of the floating body and spaced apart from each other with the floating body interposed therebetween, the second conductivity type semiconductor material of the opposite conductivity type to the first conductive type; And
And a first gate formed on the floating body with a gate insulating film interposed therebetween,
Wherein the floating body has at least one grain boundary between the source and the drain and uses the grain boundary as a charge storage.
제 1 항에 있어서,
상기 플로팅 바디를 사이에 두고 상기 제 1 게이트와 마주보는 위치에 제 2 게이트가 더 형성된 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
And a second gate is formed at a position facing the first gate with the floating body interposed therebetween.
제 2 항에 있어서,
상기 플로팅 바디와 상기 제 2 게이트 사이에는 전하저장층이 포함된 게이트 절연막 스택이 형성된 것을 특징으로 하는 반도체 소자.
3. The method of claim 2,
And a gate insulating layer stack including a charge storage layer is formed between the floating body and the second gate.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 플로팅 바디는 상기 소스 및 상기 드레인과 pn 접합으로 접하고, 상기 드레인 쪽의 공핍층에서 충격이온화로 생성된 과잉 홀(excess hole) 또는 상기 소스 쪽의 공핍층에서 충격이온화로 생성된 과잉 전자(excess electron)는 상기 입계에 저장되는 것을 특징으로 하는 반도체 소자.
4. The method according to any one of claims 1 to 3,
The floating body is in contact with the source and the drain in a pn junction, and an excess hole produced by impact ionization in the depletion layer on the drain side or excess electrons generated by impact ionization in the depletion layer on the source- electron is stored in the grain boundaries.
제 4 항에 있어서,
상기 입계는 상기 소스 및 상기 드레인 중 어느 한 쪽에 편중되어 더 많이 형성된 것을 특징으로 하는 반도체 소자.
5. The method of claim 4,
Wherein the grain boundaries are more concentrated on one of the source and the drain.
제 4 항에 있어서,
상기 플로팅 바디는 상기 소스 및 상기 드레인 사이의 채널 영역에 1~10개의 입계를 가지는 것을 특징으로 하는 반도체 소자.
5. The method of claim 4,
Wherein the floating body has 1 to 10 grain boundaries in a channel region between the source and the drain.
제 4 항에 있어서,
상기 플로팅 바디는 다결정 반도체 물질로 형성된 것을 특징으로 하는 반도체 소자. 5. The method of claim 4,
Wherein the floating body is formed of a polycrystalline semiconductor material.
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