KR20180070658A - 비선형 거동의 영향을 저감시키는 방법 및 장치 - Google Patents
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Abstract
본 발명은, 패터닝 디바이스를 포함하는 패터닝 프로세스에서 패터닝 에러에 관한 정보를 획득하는 단계; 상기 패터닝 에러 정보에 따라 수정 장치에 의해 상기 패터닝 에러를 수정하여 도입된 시간 주기에 걸친 비선형성을 결정하는 단계; 및 상기 결정된 비선형성에 기초하여 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 컴퓨터 시스템에 의해 결정하는 단계를 포함하는 방법을 제공한다
Description
본 출원은 2015년 10월 19일에 출원된 미국 출원 62/243,596 및 2016년 5월 12일에 출원된 미국 출원 62/335,445의 우선권을 주장하며, 이는 본 명세서에서 그 전문이 인용참조된다.
본 발명은 가령, 하나 또는 그 이상의 패터닝 디바이스를 수정함에 의하여 패터닝 프로세스 에러를 보정하기 위한 방법 및 장치에 관한 것이다.
리소그래피 장치는 기판 상에, 일반적으로 기판의 타겟부 상에 원하는 패턴을 적용시키는 기계이다. 리소그래피 장치는, 예를 들어, 집적 회로(IC) 또는 기능적으로 설계된 다른 디바이스들의 제조에 사용될 수 있다. 그 경우, 대안적으로 마스크 또는 레티클이라 칭하는 패터닝 디바이스가 기능적으로 설계된 디바이스의 개별 층 상에 형성될 회로 패턴을 생성하는데 사용될 수 있다. 이 패턴은 기판(예를 들어, 실리콘 웨이퍼) 상의 타겟부(예를 들어, 다이의 일부, 하나의 다이 또는 수 개의 다이를 포함) 상으로 전사될 수 있다. 패턴의 전사는 전형적으로 기판 상에 제공된 방사선-감응재(레지스트)의 층 상으로의 이미징을 통해 이루어진다. 일반적으로, 단일 기판은 연속적으로 패턴화되는 인접한 타겟부들의 네트워크를 포함할 것이다. 공지된 리소그래피 장치는 한번에 타겟부 상에 전체 패턴을 노광함으로써 각각의 타겟부가 조사되는 소위 스테퍼, 및 방사선 빔을 통해 패턴을 주어진 방향("스캐닝" 방향)으로 스캐닝함으로써 각각의 타겟부가 조사되면서, 기판을 동기적으로 이러한 방향과 평행하게 또는 역 평행하게 스캐닝하는, 소위 스캐너를 포함한다. 패턴을 기판 상에 임프린트(imprint)함으로써 패터닝 디바이스로부터 기판으로 패턴을 전사하는 것도 가능하다.
반도체 디바이스와 같은 디바이스들을 제조하는 것은 전형적으로 디바이스의 다양한 피처 및 다중 층을 형성하기 위해 다수의 제조 프로세스를 사용하여 기판(예를 들어, 반도체 웨이퍼)을 프로세싱하는 것을 포함한다. 이러한 층 및 피처는 전형적으로 예를 들어 증착, 리소그래피, 에칭, 화학적-기계적 연마 및 이온 주입을 사용하여 제조되고 처리된다. 복수의 디바이스가 기판 상의 복수의 다이 상에 제조된 다음 개별 디바이스로 분리될 수 있다. 이 디바이스 제조 공정은 패터닝 공정으로 간주될 수 있다. 패터닝 프로세스는 기판 상에 패턴을 제공하기 위해 리소그래피 장치를 사용하는 광학 및/또는 나노 임프린트 리소그래피와 같은 패터닝 단계를 포함하지만, 전형적으로, 그러나 선택적으로, 현상 장치에 의한 레지스트 현상 단계, 베이킹 도구를 사용하여 기판을 베이킹하는 단계, 에칭 장치를 사용하여 패턴을 에칭하는 단계 등과 같은 하나 이상의 관련 패터닝 프로세스 단계들을 포함한다. 또한, 하나 이상의 메트롤로지(metrology) 프로세스가 패터닝 프로세스가 포함된다.
메트롤로지 프로세스는 프로세스를 모니터링하고 제어하기 위해 패터닝 프로세스 동안 다양한 단계에서 사용된다. 예를 들어, 메트롤로지 프로세스는 패터닝 프로세스 동안 기판 상에 형성되는 피처의 상대 위치(가령, 레지스트레이션, 오버레이, 정렬 등) 또는 치수(가령, 선폭, 임계 치수(CD), 두께 등)와 같은 기판의 하나 이상의 특성을 측정하는 데 사용되어, 예를 들면 패터닝 프로세스의 성능이 하나 이상의 특성들로부터 결정될 수 있다. 하나 이상의 특성들이 수용 불가능한 경우 (가령, 특성(들)에 대한 소정의 범위 외), 하나 이상의 특성의 측정치는 패터닝 프로세스의 하나 이상의 파라미터를 변경하는데 사용될 수 있어서, 패터닝 프로세스에 의하여 제조된 추가 기판들이 수용 가능한 특성(들)을 가지게 된다.
리소그래피 및 다른 패터닝 프로세스 기술의 발전과 함께, 기능 소자(functional elements)의 치수는 계속 감소되어 온 반면, 트랜지스터와 같은 디바이스 당 기능 소자의 양은 수십 년 동안 꾸준히 증가되어 왔다. 한편, 오버레이, CD(Critical Dimension) 등의 정확성에 대한 요구가 점차 엄격해 졌다. 오버레이 에러, CD 에러 등과 같은 에러는 필연적으로 패터닝 프로세스에서 생성될 것이다. 예를 들어, 결상 오차는 광학 수차, 패터닝 디바이스 가열, 패터닝 디바이스 오차 및/또는 기판 가열로부터 생성될 수 있으며, 예를 들어, 오버레이 오차, CD 오차 등으로 특징화될 수 있다. 부가적으로 또는 대안적으로, 에칭, 현상, 베이크 등과 같은 패터닝 프로세스의 다른 부분에 에러가 도입될 수 있으며, 유사하게 오버레이 에러, CD 에러 등으로 특징화될 수 있다. 에러는 디바이스의 기능 관점에서의 문제를 직접적으로 야기할 수 있으며 이는 장치가 기능을 발휘하지 못하게 하거나 기능하는 장치의 하나 이상의 전기적 문제를 포함한다.
패터닝 프로세스에서 사용되는 하나 이상의 장치는 하나 이상의 오류를 (예를 들어, 전체적으로는 아니더라도 적어도 부분적으로) 정정하는데 사용될 수 있다. 예를 들어, 리소그래피 장치는 리소그래피 장치 내의 하나 이상의 액추에이터를 조정함으로써 에러의 일부를 보정할 수 있다. 그러나, 나머지 에러는 리소그래피 장치 내의 하나 이상의 액추에이터에 의해 정정 가능하지 않을 수도 있다. 따라서, 패터닝 프로세스에서 에러를 더 또는 더 잘 보정할 수 있는 방법 및/또는 장치를 제공하는 것이 바람직하다.
일 실시예에서, 패터닝 시스템의 패터닝 디바이스에 관한 측정 및/또는 시뮬레이션 결과에 기초하여 제 1 기판의 영역이 핫 스폿(hotspot)을 포함하는 것을 식별하는 단계; 상기 핫 스폿에서의 제 1 에러 정보를 결정하는 단계; 및 상기 제 1 에러 정보에 기초하여 상기 패터닝 디바이스를 수정하기 위한 제 1 수정 정보를 생성하여 수정된 패터닝 디바이스를 얻는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템의 패터닝 디바이스에 관한 측정 및/또는 시뮬레이션 결과에 기초하여 제 1 기판의 영역이 핫 스폿(hotspot)을 포함하는 것을 식별하는 단계; 상기 핫 스폿에서의 제 1 에러 정보를 결정하는 단계; 및 상기 제 1 에러 정보에 기초하여 상기 패터닝 디바이스를 수정하기 위한 제 1 수정 정보를 생성하여 수정된 패터닝 디바이스를 얻는 단계를 야기하는 시스템이 제공된다.
일 실시예에서, 패터닝 디바이스를 포함하는 패터닝 프로세스에 대한 패터닝 에러 정보를 얻는 단계; 및 상기 패터닝 에러 정보 및 상기 수정 장치에 관한 정보에 기초하여, 상기 패터닝 프로세스의 수정 장치에 대한 패터닝 에러 오프셋을 결정하는 단계를 포함하고, 상기 패터닝 에러 오프셋과 상기 패터닝 에러의 조합은 상기 수정 장치의 수정 범위 내에서 수정 가능한 방법이 제공된다.
일 실시예에서, 패터닝 시스템의 에칭 툴에 의해 처리된 후에 패턴의 측정 및/또는 시뮬레이션 결과를 얻는 단계; 상기 측정 및/또는 시뮬레이션 결과에 기초하여 에칭 로딩 효과로 인한 패터닝 에러를 결정하는 단계; 및, 패터닝 디바이스를 수정하거나 및/또는 상기 패터닝 에러에 기초하여 상기 에칭 툴로부터 상기 패터닝 시스템의 상류에서 수정 장치를 조정하기위한 수정 정보를 생성하는 단계를 포함하며, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되거나 상기 수정 장치가 상기 수정 정보에 따라 조정되는 경우에, 상기 패터닝 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 방법이 제공된다.
일 실시예에서, 패터닝 장치 레지스트레이션 에러에 추가로 또는 패터닝 디바이스 레지스트레이션 에러 이외의 에러에 관한 정보를 획득하는 단계 - 상기 에러의 일부는 패터닝 시스템의 수정 장치에 의해 보정 가능하지 않음 -; 및 상기 에러 정보에 기초하여 패터닝 디바이스를 수정하기 위한 수정 정보를 생성하는 단계 - 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우, 상기 수정 정보는 상기 에러의 일부를 상기 수정 장치를 위한 보정가능 에러로 전환시킴 - 를 포함하는 방법이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 디바이스를 포함하는 패터닝 프로세스에 대한 패터닝 에러 정보를 얻는 단계; 및 상기 패터닝 에러 정보 및 상기 수정 장치에 관한 정보에 기초하여, 상기 패터닝 프로세스의 수정 장치에 대한 패터닝 에러 오프셋을 결정하는 단계를 수행하도록 야기하고, 상기 패터닝 에러 오프셋과 상기 패터닝 에러의 조합은 상기 수정 장치의 수정 범위 내에서 수정 가능한 시스템이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템의 에칭 툴에 의해 처리된 후에 패턴의 측정 및/또는 시뮬레이션 결과를 얻는 단계; 상기 측정 및/또는 시뮬레이션 결과에 기초하여 에칭 로딩 효과로 인한 패터닝 에러를 결정하는 단계; 및, 패터닝 디바이스를 수정하거나 및/또는 상기 패터닝 에러에 기초하여 상기 에칭 툴로부터 상기 패터닝 시스템의 상류에서 수정 장치를 조정하기위한 수정 정보를 생성하는 단계를 수행하도록 야기하며, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되거나 상기 수정 장치가 상기 수정 정보에 따라 조정되는 경우에, 상기 패터닝 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 시스템이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 장치 레지스트레이션 에러에 추가로 또는 패터닝 디바이스 레지스트레이션 에러 이외의 에러에 관한 정보를 획득하는 단계 - 상기 에러의 일부는 패터닝 시스템의 수정 장치에 의해 보정 가능하지 않음 -; 및 상기 에러 정보에 기초하여 패터닝 디바이스를 수정하기 위한 수정 정보를 생성하는 단계 - 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우, 상기 수정 정보는 상기 에러의 일부를 상기 수정 장치를 위한 보정가능 에러로 전환시킴 - 를 수행하도록 야기하는 시스템이 제공된다.
일 실시예에서, 기판의 일 영역으로 제공되는 패턴의 측정 결과 및/또는 기판의 일 영역으로 제공되는 패턴을 위한 시뮬레이션 결과를 획득하는 단계 - 상기 패턴은 패터닝 시스템의 패터닝 디바이스를 사용하여 제공되었거나 제공될 것임 -; 상기 패턴과 타겟부 패턴 사이의 에러를 결정하는 단계; 및 상기 에러에 기초하여 패터닝 디바이스를 위한 수정 정보를 생성하는 단계를 포함하고, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우에, 상기 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 방법이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 기판의 일 영역으로 제공되는 패턴의 측정 결과 및/또는 기판의 일 영역으로 제공되는 패턴을 위한 시뮬레이션 결과를 획득하는 단계 - 상기 패턴은 패터닝 시스템의 패터닝 디바이스를 사용하여 제공되었거나 제공될 것임 -; 상기 패턴과 타겟부 패턴 사이의 에러를 결정하는 단계; 및 상기 에러에 기초하여 패터닝 디바이스를 위한 수정 정보를 생성하는 단계를 수행하도록 야기되고, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우에, 상기 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 시스템이 제공된다.
일 실시예에서, 패터닝 프로세스를 위해 패터닝 디바이스에 패턴 변경 툴에 의해 만들어 지거나 만들어 질 수정을 표현하는(describing) 정보를 획득하는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포를 얻는 단계; 및 상기 패터닝 디바이스의 변형 정보 및 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동(cracking behavior)을 예측하는 단계를 포함하는 방법을 제공한다.
일 실시예에서, 패터닝 시스템에 사용하기 위한 패터닝 디바이스의 온도 및/또는 변형의 공간 분포를 얻는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동에 대한 예측을 얻는 단계; 및 상기 패터닝 디바이스가 크래킹되거나 크래킹될 것이라는 예측에 응답하여 상기 패터닝 시스템에서 상기 패터닝 디바이스의 사용을 방지하는 단계를 포함하는 방법을 제공한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 프로세스를 위해 패터닝 디바이스에 패턴 변경 툴에 의해 만들어 지거나 만들어 질 수정을 표현하는(describing) 정보를 획득하는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포를 얻는 단계; 및 상기 패터닝 디바이스의 변형 정보 및 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동(cracking behavior)을 예측하는 단계를 수행하도록 야기되는 시스템을 제공한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템에 사용하기 위한 패터닝 디바이스의 온도 및/또는 변형의 공간 분포를 얻는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동에 대한 예측을 얻는 단계; 및 상기 패터닝 디바이스가 크래킹되거나 크래킹될 것이라는 예측에 응답하여 상기 패터닝 시스템에서 상기 패터닝 디바이스의 사용을 방지하는 단계를 수행하도록 야기되는 시스템을 제공한다.
일 실시예에서, 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 생성하는 단계를 포함하고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후, 일정 범위 내로 감소되는 방법이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 생성하는 단계를 수행하도록 야기되고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후, 일정 범위 내로 감소되는 시스템이 제공된다.
일 실시예에서, 제 1 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 제 2 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 생성하는 단계를 포함하고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후에 일정 범위 내로 감소되는 방법이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 제 1 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 제 2 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 생성하는 단계를 수행하도록 야기하고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후에 일정 범위 내로 감소되는 시스템이 제공된다.
일 실시예에서, 컴퓨터 시스템에 의해, 에러 수학적 모델을 사용하여 패터닝 시스템에서 패터닝 디바이스를 포함하는 패터닝 프로세스의 고분해능 패터닝 에러 정보를 모델링하는 단계; 상기 컴퓨터 시스템에 의해, 에러 수학 모델과 실질적으로 동일한 분해능을 갖는 보정 수학적 모델을 사용하여 패터닝 디바이스 수정 툴에 의해 수행될 수 있는 패터닝 에러의 보정을 모델링하는 단계; 및 상기 컴퓨터 시스템에 의해, 상기 에러 수학 모델에 의해 모델링된 상기 패터닝 에러 정보에 상기 보정 수학 모델을 적용함으로써 상기 패터닝 디바이스 수정 툴을 사용하여 상기 패터닝 디바이스를 수정하기 위한 수정 정보를 결정하는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 컴퓨터 시스템에 의해, 에러 수학적 모델을 사용하여 패터닝 시스템에서 패터닝 디바이스를 포함하는 패터닝 프로세스의 고분해능 패터닝 에러 정보를 모델링하는 단계; 상기 컴퓨터 시스템에 의해, 에러 수학 모델과 실질적으로 동일한 분해능을 갖는 보정 수학적 모델을 사용하여 패터닝 디바이스 수정 툴에 의해 수행될 수 있는 패터닝 에러의 보정을 모델링하는 단계; 및 상기 컴퓨터 시스템에 의해, 상기 에러 수학 모델에 의해 모델링된 상기 패터닝 에러 정보에 상기 보정 수학 모델을 적용함으로써 상기 패터닝 디바이스 수정 툴을 사용하여 상기 패터닝 디바이스를 수정하기 위한 수정 정보를 결정하는 단계를 수행하도록 야기하는 시스템이 제공된다.
일 실시예에서, 패터닝 디바이스를 포함하는 패터닝 프로세스에서 패터닝 에러에 관한 정보를 획득하는 단계; 상기 패터닝 에러 정보에 따라 수정 장치로 상기 패터닝 에러를 수정함에 의하여 도입된 일정 기간 동안의 비선형성을 결정하는 단계; 및 상기 결정된 비선형성에 기초하여 상기 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 컴퓨터 시스템에 의해 결정하는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 일정 기간에 걸친 비선형성에 관한 정보를 획득하는 단계로서, 상기 비선형성은 패터닝 에러를 수정하는 것으로부터 유도되는 단계; 컴퓨터 시스템에 의해, 비선형성에 기초한 패터닝 시스템의 적어도 2 개의 수정 장치들 사이의 보정을 위하여 패터닝 오차의 적어도 일부분을 배분하는 단계; 및 상기 배분에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나에 대한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 디바이스를 포함하는 패터닝 프로세스에서 패터닝 에러에 관한 정보를 획득하는 단계; 상기 패터닝 에러 정보에 따라 수정 장치로 상기 패터닝 에러를 수정함에 의하여 도입된 일정 기간 동안의 비선형성을 결정하는 단계; 및 상기 결정된 비선형성에 기초하여 상기 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 컴퓨터 시스템에 의해 결정하는 단계가 수행되도록 유도되는 시스템이 제공된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적(non-transitory) 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 일정 기간에 걸친 비선형성에 관한 정보를 획득하는 단계로서, 상기 비선형성은 패터닝 에러를 수정하는 것으로부터 유도되는 단계; 컴퓨터 시스템에 의해, 비선형성에 기초한 패터닝 시스템의 적어도 2 개의 수정 장치들 사이의 보정을 위하여 패터닝 오차의 적어도 일부분을 배분하는 단계; 및 상기 배분에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나에 대한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계가 수행되도록 유도되는 시스템이 제공된다.
일 측면에서, 프로세서 시스템으로 하여금 앞서 기재된 방법이 수행되도록 야기하는 기계-판독가능 명령어들을 포함하는 비-일시적 컴퓨터 프로그램 제품이 제공된다.
이제 첨부된 도면들을 참조하여, 단지 예시의 방식으로만 실시예들을 설명할 것이다:
도 1은 리소그래피 장치의 일 실시예를 개략적으로 도시한다.
도 2는 리소그래피 셀(lithographic cell) 또는 클러스터(cluster)의 일 실시예를 개략적으로 도시한다.
도 3은 리소그래피 프로세싱, 메트롤로지 및 패터닝 디바이스 수정 시스템의 실시예를 개략적으로 도시한다.
도 4는 패터닝 디바이스 수정 툴의 실시예를 개략적으로 도시한다.
도 5는 패터닝 디바이스 수정 툴에 의한 패터닝 디바이스 수정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 6은 패터닝 에러 수정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 7은 핫 스폿 제어 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 8은 에러 오프셋을 결합하기 전에 적용된 에러 보정의 그래프를 개략적으로 도시한다.
도 9는 에러 오프셋을 결합한 후의 에러 보정의 그래프를 개략적으로 도시한다.
도 10은 에러 오프셋을 사용함으로써 에러 보정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 11은 에러 오프셋을 결합한 후의 에러 보정의 그래프를 개략적으로 도시한다.
도 12는 패터닝 디바이스 크랙 방지 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 13은 패터닝 디바이스 크랙 방지 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 14는 패터닝 디바이스 대 패터닝 디바이스 매칭 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 15는 패터닝 디바이스 대 패터닝 디바이스 매칭 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 16은 패턴 수정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 17은 에칭 로딩 효과를 보정하기 위한 패터닝 디바이스 변형 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 18은 본 개시의 실시예들을 구현할 수 있는 컴퓨터 시스템을 개략적으로 도시한다.
도 1은 리소그래피 장치의 일 실시예를 개략적으로 도시한다.
도 2는 리소그래피 셀(lithographic cell) 또는 클러스터(cluster)의 일 실시예를 개략적으로 도시한다.
도 3은 리소그래피 프로세싱, 메트롤로지 및 패터닝 디바이스 수정 시스템의 실시예를 개략적으로 도시한다.
도 4는 패터닝 디바이스 수정 툴의 실시예를 개략적으로 도시한다.
도 5는 패터닝 디바이스 수정 툴에 의한 패터닝 디바이스 수정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 6은 패터닝 에러 수정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 7은 핫 스폿 제어 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 8은 에러 오프셋을 결합하기 전에 적용된 에러 보정의 그래프를 개략적으로 도시한다.
도 9는 에러 오프셋을 결합한 후의 에러 보정의 그래프를 개략적으로 도시한다.
도 10은 에러 오프셋을 사용함으로써 에러 보정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 11은 에러 오프셋을 결합한 후의 에러 보정의 그래프를 개략적으로 도시한다.
도 12는 패터닝 디바이스 크랙 방지 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 13은 패터닝 디바이스 크랙 방지 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 14는 패터닝 디바이스 대 패터닝 디바이스 매칭 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 15는 패터닝 디바이스 대 패터닝 디바이스 매칭 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 16은 패턴 수정 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 17은 에칭 로딩 효과를 보정하기 위한 패터닝 디바이스 변형 방법의 실시예의 흐름도를 개략적으로 도시한다.
도 18은 본 개시의 실시예들을 구현할 수 있는 컴퓨터 시스템을 개략적으로 도시한다.
실시예들을 상세히 설명하기에 앞서, 실시예들이 구현될 수 있는 예시적인 환경을 제시하는 것이 유익하다.
도 1은 리소그래피 장치(LA)를 개략적으로 도시한다. 상기 장치는:
방사선 빔(B)(예를 들어, UV 방사선, DUV 방사선 또는 EUV 방사선)을 컨디셔닝(condition)하도록 구성되는 조명 시스템(일루미네이터)(IL);
패터닝 디바이스(예를 들어, 마스크)(MA)를 지지하도록 구성되고, 소정 파라미터들에 따라 패터닝 디바이스를 정확히 위치시키도록 구성된 제 1 위치설정기(PM)에 연결되는 지지 구조체(예를 들어, 마스크 테이블)(MT);
기판(예를 들어, 레지스트-코팅된 웨이퍼)(W)을 유지하도록 구성되고, 소정 파라미터들에 따라 기판을 정확히 위치시키도록 구성된 제 2 위치설정기(PW)에 연결되는 기판 테이블(예를 들어, 웨이퍼 테이블)(WT); 및
기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(B)에 부여된 패턴을 투영하도록 구성되는 투영 시스템(예를 들어, 굴절 투영 렌즈 시스템)(PS)을 포함하고, 투영 시스템은 기준 프레임(reference frame: RF)에 지지된다.
조명 시스템은 방사선을 지향, 성형, 또는 제어하기 위하여, 굴절, 반사, 자기, 전자기, 정전기 또는 다른 타입의 광학 구성요소들, 또는 여하한의 그 조합과 같은 다양한 타입들의 광학 구성요소들을 포함할 수 있다.
지지 구조체는 패터닝 디바이스의 방위, 리소그래피 장치의 디자인, 및 예를 들어 패터닝 디바이스가 진공 환경에서 유지되는지의 여부와 같은 다른 조건들에 의존하는 방식으로 패터닝 디바이스를 지지한다. 지지 구조체는 패터닝 디바이스를 유지하기 위해 기계적, 진공, 정전기, 또는 다른 클램핑 기술들을 이용할 수 있다. 지지 구조체는, 예를 들어 필요에 따라 고정되거나 이동가능할 수 있는 프레임 또는 테이블일 수 있다. 지지 구조체는, 패터닝 디바이스가 예를 들어 투영 시스템에 대해 원하는 위치에 있을 것을 보장할 수 있다. 본 명세서의 "레티클" 또는 "마스크"라는 용어의 어떠한 사용도 "패터닝 디바이스"라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.
본 명세서에서 사용되는 "패터닝 디바이스"라는 용어는, 기판의 타겟부에 패턴을 생성하기 위해서 방사선 빔의 단면에 패턴을 부여하는 데 사용될 수 있는 여하한의 디바이스를 언급하는 것으로 폭넓게 해석되어야 한다. 방사선 빔에 부여된 패턴은, 예를 들어 상기 패턴이 위상-시프팅 피처(phase-shifting feature)들 또는 소위 어시스트 피처(assist feature)들을 포함하는 경우, 기판의 타겟부 내의 원하는 패턴과 정확히 일치하지 않을 수도 있다는 것을 유의하여야 한다. 일반적으로, 방사선 빔에 부여된 패턴은 집적 회로와 같이 타겟부에 생성될 디바이스 내의 특정 기능 층에 해당할 것이다.
패터닝 디바이스는 투과형 또는 반사형일 수 있다. 패터닝 디바이스의 예로는 마스크, 프로그램가능한 거울 어레이 및 프로그램가능한 LCD 패널들을 포함한다. 마스크는 리소그래피 분야에서 잘 알려져 있으며, 바이너리(binary)형, 교번 위상-시프트형 및 감쇠 위상-시프트형과 같은 마스크 타입들, 및 다양한 하이브리드(hybrid) 마스크 타입들을 포함한다. 프로그램가능한 거울 어레이의 일 예시는 작은 거울들의 매트릭스 구성을 채택하며, 그 각각은 입사하는 방사선 빔을 상이한 방향으로 반사시키도록 개별적으로 기울어질 수 있다. 기울어진 거울들은 거울 매트릭스에 의해 반사되는 방사선 빔에 패턴을 부여한다.
본 명세서에서 사용되는 "투영 시스템"이라는 용어는, 사용되는 노광 방사선에 대하여, 또는 침지 액체의 사용 또는 진공의 사용과 같은 다른 인자들에 대하여 적절하다면, 굴절, 반사, 카타디옵트릭(catadioptric), 자기, 전자기 및 정전기 광학 시스템, 또는 여하한의 그 조합을 포함하는 여하한 타입의 투영 시스템을 포괄하는 것으로서 폭넓게 해석되어야 한다. 본 명세서의 "투영 렌즈"라는 용어의 어떠한 사용도 "투영 시스템"이라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.
투영 시스템(PS)은 비-균일할 수 있는 광학적 전달 함수를 갖고, 이는 기판(W) 상에 이미징되는 패턴에 영향을 줄 수 있다. 편광되지 않은 방사선에 대해서는, 이러한 효과들이 2 개의 스칼라 맵(scalar map)들에 의해 상당히 잘 설명될 수 있으며, 이는 그 퓨필 평면 내의 위치의 함수로서 투영 시스템(PS)을 나가는 방사선의 투과[아포다이제이션(apodization)] 및 상대 위상(수차)을 설명한다. 투과 맵 및 상대 위상 맵이라 할 수 있는 이 스칼라 맵들은 기저 함수들의 전체 세트(complete set)의 선형 조합으로서 표현될 수 있다. 특히 편리한 세트는 제르니케 다항식(Zernike polynomials)이며, 이는 단위 원(unit circle) 상에 정의되는 직교 다항식들의 세트를 형성한다. 각각의 스칼라 맵의 결정이 이러한 전개식(expansion)에서 계수들을 결정하는 단계를 수반할 수 있다. 제르니케 다항식들이 단위 원 상에서 직교이기 때문에, 제르니케 계수들은 차례로 각각의 제르니케 다항식과 측정된 스칼라 맵의 내적(inner product)을 계산하고 이를 제르니케 다항식의 놈(norm)의 제곱으로 나눔으로써 결정될 수 있다.
투과 맵 및 상대 위상 맵은 필드 및 시스템 의존적이다. 즉, 일반적으로 각각의 투영 시스템(PS)이 각각의 필드 지점(즉, 그 이미지 평면 내의 각각의 공간 위치)에 대해 상이한 제르니케 전개식을 가질 것이다. 그 퓨필 평면 내의 투영 시스템(PS)의 상대 위상은, 예를 들어 투영 시스템(PS)의 대상물 평면(object plane)[즉, 패터닝 디바이스(MA)의 평면]에서의 점-형 소스(point-like source)로부터 투영 시스템(PS)을 통해 방사선을 투영하고 파면(즉, 동일한 위상을 갖는 지점들의 자취)을 측정하기 위해 시어링 간섭계(shearing interferometer)를 이용함으로써 결정될 수 있다. 시어링 간섭계는 공통 광로 간섭계(common path interferometer)이며, 이에 따라 유리하게는 파면을 측정하기 위해 이차 기준 빔이 필요하지 않다. 시어링 간섭계는 투영 시스템의 이미지 평면[즉, 기판 테이블(WT)] 내의 회절 격자, 예를 들어 2 차원 그리드, 및 투영 시스템(PS)의 퓨필 평면에 켤레인 평면에서 간섭 패턴을 검출하도록 배치되는 검출기를 포함할 수 있다. 간섭 패턴은 시어링 방향으로의 퓨필 평면의 좌표에 대한 방사선의 위상의 미분계수와 관련된다. 검출기는, 예를 들어 전하 결합 소자(charge coupled device: CCD)와 같은 감지 요소들의 어레이를 포함할 수 있다.
회절 격자는, 투영 시스템(PS)의 좌표계의 축선들(x 및 y)과 일치할 수 있거나 이 축선들에 대해 45 도와 같은 각도를 가질 수 있는 2 개의 수직 방향들로 연속하여 스캐닝될 수 있다. 스캐닝은 정수의 격자 주기들, 예를 들어 1의 격자 주기에 걸쳐 수행될 수 있다. 스캐닝은 한 방향으로의 위상 변동을 평균하여, 다른 방향으로의 위상 변동이 재구성되게 한다. 이는 파면으로 하여금 두 방향들의 함수로서 결정되게 한다.
리소그래피 장치(LA)의 현 기술 수준의 투영 시스템(PS)은 가시적 프린지(visible fringe)들을 생성하지 않을 수 있고, 이에 따라 파면의 결정의 정확성이 예를 들어 회절 격자를 이동시키는 것과 같은 위상 스테핑 기술(phase stepping technique)을 이용하여 향상될 수 있다. 스테핑은 측정의 스캐닝 방향에 수직인 방향으로, 및 회절 격자의 평면에서 수행될 수 있다. 스테핑 범위는 1의 격자 주기일 수 있고, 적어도 3 개의 (균일하게 분포된) 위상 스텝들이 사용될 수 있다. 따라서, 예를 들어 3 개의 스캐닝 측정들이 y-방향으로 수행될 수 있고, 각각의 스캐닝 측정은 x-방향에서 상이한 위치에 대해 수행된다. 회절 격자의 이 스테핑은 위상 변동들을 세기 변동들로 효과적으로 변환하여, 위상 정보가 결정되게 한다. 격자는 회절 격자에 수직인 방향(z 방향)에서 스테핑되어 검출기를 캘리브레이션할 수 있다.
그 퓨필 평면 내의 투영 시스템(PS)의 투과(아포다이제이션)는, 예를 들어 투영 시스템(PS)의 대상물 평면[즉, 패터닝 디바이스(MA)의 평면]에서의 점-형 소스로부터 투영 시스템(PS)을 통해 방사선을 투영하고, 검출기를 이용하여 투영 시스템(PS)의 퓨필 평면에 켤레인 평면에서 방사선의 세기를 측정함으로써 결정될 수 있다. 수차들을 결정하기 위해 파면을 측정하는 데 사용되는 것과 동일한 검출기가 사용될 수 있다.
투영 시스템(PS)은 복수의 광학(예를 들어, 렌즈) 요소들을 포함할 수 있고, 수차들(필드 도처에서의 퓨필 평면에 걸친 위상 변동들)을 보정하기 위해 광학 요소들 중 1 이상의 조정하도록 구성되는 조정 메카니즘(PA)을 더 포함할 수 있다. 이를 달성하기 위해, 조정 메카니즘(PA)은 1 이상의 상이한 방식으로 투영 시스템(PS) 내의 1 이상의 광학(예를 들어, 렌즈) 요소를 조작하도록 작동가능할 수 있다. 투영 시스템은 그 광학 축선이 z 방향으로 연장되는 좌표계를 가질 수 있다. 조정 메카니즘(PA)은 다음: 즉, 1 이상의 광학 요소를 변위시키는 것; 1 이상의 광학 요소를 기울이는 것; 및/또는 1 이상의 광학 요소를 변형시키는 것의 여하한의 조합을 행하도록 작동가능할 수 있다. 광학 요소들의 변위는 여하한의 방향(x, y, z 또는 이들의 조합)으로 이루어질 수 있다. 광학 요소들의 기울임은 통상적으로 x 또는 y 방향들의 축선들을 중심으로 회전함으로써 광학 축선에 수직인 평면을 벗어나지만, z 축선을 중심으로 한 회전이 비-회전 대칭인 비구면 광학 요소들에 대해 사용될 수 있다. 광학 요소들의 변형은 저주파수 형상들(low frequency shapes)[예를 들어, 비점수차(astigmatic)] 및 고주파수 형상들(high frequency shape)[예를 들어, 프리폼 비구면(free form aspheres)]을 모두 포함할 수 있다. 광학 요소의 변형은, 예를 들어 광학 요소의 1 이상의 측면에 힘을 가하도록 1 이상의 액추에이터를 이용함으로써, 및/또는 광학 요소의 1 이상의 선택된 구역을 가열하도록 1 이상의 가열 요소를 이용함으로써 수행될 수 있다. 일반적으로, 아포다이제이션(퓨필 평면에 걸친 투과 변동)을 보정하기 위해 투영 시스템(PS)을 조정하는 것이 가능하지 않을 수 있다. 투영 시스템(PS)의 투과 맵은 리소그래피 장치(LA)에 대한 패터닝 디바이스(예를 들어, 마스크)(MA)를 디자인하는 경우에 사용될 수 있다. 연산적 리소그래피 기술(computational lithography technique)을 이용하여, 패터닝 디바이스(MA)는 아포다이제이션들을 적어도 부분적으로 보정하도록 디자인될 수 있다.
본 명세서에 도시된 바와 같이, 장치는 (예를 들어, 투과 마스크를 채택하는) 투과형으로 구성된다. 대안적으로, 장치는 (예를 들어, 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이를 채택하거나, 반사 마스크를 채택하는) 반사형으로 구성될 수 있다.
리소그래피 장치는 2 개(듀얼 스테이지) 이상의 테이블들[예를 들어, 2 이상의 기판 테이블들(WTa, WTb), 2 이상의 패터닝 디바이스 테이블들, 기판 테이블(WTa)과, 예를 들어 세정 및/또는 측정을 용이하게 하는 데 지정되는 기판이 없는 투영 시스템 아래의 테이블(WTb) 등]을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 기계에서는 추가적인 테이블이 병행하여 사용될 수 있으며, 또는 1 이상의 테이블이 노광에 사용되고 있는 동안 1 이상의 다른 테이블에서는 준비작업 단계가 수행될 수 있다. 예를 들어, 정렬 센서(AS)를 이용한 정렬 측정들 및/또는 레벨 센서(LS)를 이용한 레벨(높이, 기울기 등) 측정들이 수행될 수 있다.
또한, 리소그래피 장치는 투영 시스템과 기판 사이의 공간을 채우기 위해서, 기판의 전체 또는 일부분이 비교적 높은 굴절률을 갖는 액체, 예컨대 물로 덮일 수 있는 형태로도 구성될 수 있다. 또한, 침지 액체는 리소그래피 장치 내의 다른 공간들, 예를 들어 패터닝 디바이스와 투영 시스템 사이에도 적용될 수 있다. 침지 기술은 투영 시스템의 개구수를 증가시키는 기술로 당업계에 잘 알려져 있다. 본 명세서에서 사용되는 바와 같은 "침지"라는 용어는 기판과 같은 구조체가 액체 내에 담그어져야 함을 의미하는 것이라기보다는, 단지 액체가 노광 시 투영 시스템과 기판 사이에 놓인다는 것을 의미한다.
도 1을 참조하면, 일루미네이터(IL)는 방사선 소스(SO)로부터 방사선 빔을 수용한다. 예를 들어, 소스가 엑시머 레이저(excimer laser)인 경우, 소스 및 리소그래피 장치는 별도의 개체일 수 있다. 이러한 경우, 소스는 리소그래피 장치의 일부분을 형성하는 것으로 간주되지 않으며, 방사선 빔은 예를 들어 적절한 지향 거울 및/또는 빔 익스팬더(beam expander)를 포함하는 빔 전달 시스템(BD)의 도움으로 소스(SO)로부터 일루미네이터(IL)로 통과된다. 다른 경우, 예를 들어 소스가 수은 램프인 경우, 소스는 리소그래피 장치의 통합부일 수 있다. 소스(SO) 및 일루미네이터(IL)는, 필요에 따라 빔 전달 시스템(BD)과 함께 방사선 시스템이라고 칭해질 수 있다.
일루미네이터(IL)는 방사선 빔의 각도 세기 분포를 조정하도록 구성되는 조정기(AD)를 포함할 수 있다. 일반적으로, 일루미네이터의 퓨필 평면 내의 세기 분포의 적어도 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)가 조정될 수 있다. 또한, 일루미네이터(IL)는 인티그레이터(IN) 및 콘덴서(CO)와 같이, 다양한 다른 구성요소들을 포함할 수도 있다. 일루미네이터는 방사선 빔의 단면에 원하는 균일성(uniformity) 및 세기 분포를 갖기 위해, 방사선 빔을 컨디셔닝하는 데 사용될 수 있다.
방사선 빔(B)은 지지 구조체(예를 들어, 마스크 테이블)(MT) 상에 유지되는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사되며, 패터닝 디바이스에 의해 패터닝된다. 패터닝 디바이스(MA)를 가로질렀으면, 방사선 빔(B)은 투영 시스템(PS)을 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔을 포커스한다. 제 2 위치설정기(PW) 및 위치 센서(IF)(예를 들어, 간섭계 디바이스, 리니어 인코더, 2-D 인코더 또는 용량성 센서)의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(B)의 경로 내에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기(PM) 및 (도 1에 명확히 도시되지 않은) 또 다른 위치 센서는, 예를 들어 마스크 라이브러리(mask library)로부터의 기계적인 회수 후에, 또는 스캔하는 동안, 방사선 빔(B)의 경로에 대해 패터닝 디바이스(MA)를 정확히 위치시키는 데 사용될 수 있다. 일반적으로, 지지 구조체(MT)의 이동은 장-행정 모듈(long-stroke module: 개략 위치설정) 및 단-행정 모듈(short-stroke module: 미세 위치설정)의 도움으로 실현될 수 있으며, 이는 제 1 위치설정기(PM)의 일부분을 형성한다. 이와 유사하게, 기판 테이블(WT)의 이동은 장-행정 모듈 및 단-행정 모듈을 이용하여 실현될 수 있으며, 이는 제 2 위치설정기(PW)의 일부분을 형성한다. (스캐너와는 대조적으로) 스테퍼의 경우, 지지 구조체(MT)는 단-행정 액추에이터에만 연결되거나 고정될 수 있다. 패터닝 디바이스(MA) 및 기판(W)은 패터닝 디바이스 정렬 마크들(M1, M2) 및 기판 정렬 마크들(P1, P2)을 이용하여 정렬될 수 있다. 비록, 예시된 기판 정렬 마크들은 지정된(dedicated) 타겟부들을 차지하고 있지만, 그들은 타겟부들 사이의 공간들 내에 위치될 수도 있다[이들은 스크라이브-레인 정렬 마크(scribe-lane alignment mark)들로 알려져 있음]. 이와 유사하게, 패터닝 디바이스(MA) 상에 1보다 많은 다이가 제공되는 상황들에서, 패터닝 디바이스 정렬 마크들은 다이들 사이에 위치될 수 있다.
도시된 장치는 다음 모드들 중 적어도 1 이상에서 사용될 수 있다:
스텝 모드에서, 지지 구조체(MT) 및 기판 테이블(WT)은 기본적으로 정지 상태로 유지되는 한편, 방사선 빔에 부여된 전체 패턴은 한 번에 타겟부(C) 상에 투영된다[즉, 단일 정적 노광(single static exposure)]. 그 후, 기판 테이블(WT)은 상이한 타겟부(C)가 노광될 수 있도록 X 및/또는 Y 방향으로 시프트된다. 스텝 모드에서, 노광 필드의 최대 크기는 단일 정적 노광 시에 이미징되는 타겟부(C)의 크기를 제한한다.
스캔 모드에서, 지지 구조체(MT) 및 기판 테이블(WT)은 방사선 빔(B)에 부여된 패턴이 타겟부(C) 상에 투영되는 동안에 동기적으로 스캐닝된다[즉, 단일 동적 노광(single dynamic exposure)]. 지지 구조체(MT)에 대한 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PS)의 확대(축소) 및 이미지 반전 특성에 의하여 결정될 수 있다. 스캔 모드에서, 노광 필드의 최대 크기는 단일 동적 노광 시 타겟부(C)의 (스캐닝 되지 않는 방향으로의) 폭을 제한하는 반면, 스캐닝 동작의 길이는 타겟부(C)의 (스캐닝 방향으로의) 높이를 결정한다.
또 다른 모드에서, 지지 구조체(MT)는 프로그램가능한 패터닝 디바이스를 유지하여 기본적으로 정지된 상태로 유지되며, 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영되는 동안 기판 테이블(WT)이 이동되거나 스캐닝된다. 이 모드에서는, 일반적으로 펄스화된 방사선 소스(pulsed radiation source)가 채택되며, 프로그램가능한 패터닝 디바이스는 기판 테이블(WT)의 매 이동 후, 또는 스캔 중에 계속되는 방사선 펄스 사이사이에 필요에 따라 업데이트된다. 이 작동 모드는 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크없는 리소그래피(maskless lithography)에 용이하게 적용될 수 있다.
또한, 상술된 사용 모드들의 조합 및/또는 변형, 또는 완전히 다른 사용 모드들이 채택될 수도 있다.
도 2에 나타낸 바와 같이, 리소그래피 장치(LA)는 때때로 리소셀(lithocell) 또는 클러스터라고도 칭하는 리소그래피 셀(LC)의 일부분을 형성할 수 있으며, 이는 기판 상에서 전-노광(pre-exposure) 및 후-노광(post-exposure) 공정들을 수행하는 장치를 포함한다. 통상적으로, 이들은 1 이상의 레지스트 층을 증착시키는 1 이상의 스핀 코터(spin coater: SC), 노광된 레지스트를 현상하는 1 이상의 디벨로퍼(developer: DE), 1 이상의 칠 플레이트(chill plate: CH) 및/또는 1 이상의 베이크 플레이트(bake plate: BK)를 포함한다. 기판 핸들러 또는 로봇(RO)이 입력/출력 포트(I/O1, I/O2)로부터 1 이상의 기판을 집어올리고, 이를 상이한 공정 장치들 사이에서 이동시킨 후, 리소그래피 장치의 로딩 베이(loading bay: LB)로 전달한다. 흔히 집합적으로 트랙이라고도 하는 이 장치들은, 리소그래피 제어 유닛(LACU)을 통해 리소그래피 장치를 제어하는 감독 제어 시스템(supervisory control system: SCS)에 의해 자체 제어되는 트랙 제어 유닛(TCU)의 제어를 받는다. 따라서, 스루풋과 처리 효율성을 최대화하기 위해 상이한 장치들이 작동될 수 있다.
리소그래피 장치에 의해 노광되는 기판이 올바르고 일관성있게(consistently) 노광되기 위해서는, 후속한 층들 간의 오버레이 오차, 라인 두께, 임계 치수(CD) 등과 같은 1 이상의 속성을 측정하도록 노광된 기판을 검사하는 것이 바람직하다. 따라서, 리소셀(LC)이 위치되는 제조 시설은 통상적으로 리소셀에서 처리된 기판(W)들 중 일부 또는 전체를 수용하는 메트롤로지 시스템(MET)도 포함한다. 메트롤로지 시스템(MET)은 리소셀(LC)의 일부분일 수 있고, 예를 들어 이는 리소그래피 장치(LA)의 일부분일 수 있다.
메트롤로지 결과들은 감독 제어 시스템(SCS)에 간접적으로 또는 직접적으로 제공된다. 오차가 검출되는 경우, [특히 검사가 뱃치(batch)의 1 이상의 다른 기판이 여전히 노광되도록 충분히 빠르게 행해질 수 있다면] 후속한 기판의 노광에 대해, 및/또는 노광된 기판의 후속한 노광에 대해 조정이 수행될 수 있다. 또한, 이미 노광된 기판은 수율을 개선하도록 벗겨져서(strip) 재작업(rework)되거나, 버려져서 결점이 있다고 알려진 기판에 또 다른 처리를 수행하는 것을 회피할 수 있다. 기판의 몇몇 타겟부들에만 결점이 있는 경우, 양호한 타겟부들 상에만 또 다른 노광들이 수행될 수 있다.
메트롤로지 시스템(MET) 내에서, 검사 장치는 기판의 1 이상의 속성을 결정하는 데 사용되며, 특히 상이한 기판들 또는 동일한 기판의 상이한 층들의 1 이상의 속성이 층마다 어떻게 변하는지를 결정하는 데 사용된다. 검사 장치는 리소그래피 장치(LA) 또는 리소셀(LC)에 통합될 수 있으며, 또는 독립형 디바이스(stand-alone device)일 수 있다. 신속한 측정을 가능하게 하기 위해, 검사 장치는 노광 직후에 노광된 레지스트 층에서 1 이상의 속성을 측정하는 것이 바람직하다. 하지만, 레지스트 내의 잠상(latent image)은 낮은 콘트라스트(contrast)를 갖고 - 방사선에 노광된 레지스트의 부분들과 노광되지 않은 레지스트의 부분들 사이에 굴절률에 있어서 매우 작은 차이만 존재하고 - 모든 검사 장치가 잠상의 유용한 측정들을 수행하기에 충분한 감도를 갖는 것은 아니다. 그러므로, 측정들은 통상적으로 노광된 기판 상에서 수행되는 제 1 단계이고 레지스트의 노광된 부분과 노광되지 않은 부분 간의 콘트라스트를 증가시키는 노광후 베이크 단계(PEB) 이후에 수행될 수 있다. 이 단계에서, 레지스트 내의 이미지는 반-잠상(semi-latent)이라고 칭해질 수 있다. 또한, 현상된 레지스트 이미지 - 이때, 레지스트의 노광된 부분 또는 노광되지 않은 부분 중 하나는 제거되었음 - 의 측정들을 수행하는 것이 가능하고, 또는 에칭과 같은 패턴 전사 단계 이후에 수행하는 것이 가능하다. 후자의 가능성은 결점이 있는 기판들의 재작업에 대한 가능성을 제한하지만, 여전히 유용한 정보를 제공할 수 있다.
적어도 하나의 패터닝 단계(예를 들어, 광학 리소그래피 단계)를 포함하는 패터닝 프로세스(예를 들어, 디바이스 제조 프로세스)를 모니터링하기 위해, 패터닝된 기판이 검사되고 패터닝된 기판의 하나 이상의 파라미터가 측정된다. 하나 이상의 파라미터는, 예를 들어, 패터닝된 기판 내에 또는 상에 형성된 연속적인 층들 사이의 오버레이 오차, 예를 들어, 패터닝된 기판 내에 또는 상에 형성된 피처의 임계 치수(CD) (예를 들어, 임계 선폭), 광학 리소그래피 단계의 포커스 또는 포커스 오차, 광학 리소그래피 단계의 도즈 또는 도즈 오차, 광학 리소그래피 단계의 광학 수차 등을 포함할 수 있다. 이 측정은 제품 기판 자체의 타겟 및/또는 기판 상에 제공된 전용 메트롤로지(metrology) 타겟 상에서 수행된다. 스캐닝 전자 현미경, 이미지 기반 측정 또는 검사 도구 및/또는 다양한 특수 도구의 사용을 포함하여, 패터닝 프로세스에서 형성된 구조물을 측정하기 위한 다양한 기술들이 있다. 신속하고 비-침습적인 특수 메트롤로지 및/또는 검사 도구는, 방사선 빔이 기판 표면상의 타겟 상으로 지향되고, 산란된(회절/반사된) 빔의 특성들이 측정되는 것이다. 기판에 의해 산란되기 전후의 빔의 하나 이상의 특성을 비교함으로써, 기판의 하나 이상의 특성이 결정될 수 있다. 이는 회절 기반 메트롤로지 또는 검사라고 할 수 있다. 이 회절 기반 메트롤로지 또는 검사의 특정 적용은 주기적 타겟 내에서 피처 비대칭의 측정에 있다. 가령, 오버레이 에러의 척도로 사용할 수 있지만 다른 응용들도 알려져 있다. 예를 들어, 비대칭은 회절 스펙트럼의 반대 부분을 비교하여 측정할 수 있다(가령, 주기 격자의 회절 스펙트럼에서 -1 차 및 +1 차를 비교). 이것은, 예를 들어, 본원에 그 전체가 참고로 인용된 미국 특허 출원 공보 US2006-066855에서와 같이 간단하게 설명될 수 있다.
패터닝 프로세스를 가능하게 하는 중요한 양상은 프로세스 자체를 개발하고, 모니터링 및 제어를 위해 이를 설정하고, 실제로 프로세스 자체를 모니터링 및 제어하는 것을 포함한다. [패터닝 디바이스 패턴(들), 레지스트 타입(들), (현상, 에칭 등과 같은) 리소그래피 후 처리 공정 단계들과 같은] 패터닝 프로세스의 기본 구성을 가정하면, 기판 상으로 패턴을 전사하기위한 리소그래피 장치를 설정하고, 프로세스를 모니터링하기위한 하나 이상의 메트롤로지 타겟을 개발하고, 메트롤로지 타겟을 측정하기 위한 메트롤로지 프로세스를 셋업한 다음, 측정치에 기초하여 프로세스를 모니터링하고 제어하는 프로세스를 구현하는 것이 바람직하다. 본원의 논의는 기판 상에 형성되는 디바이스의 하나 이상의 층들 사이의 오버레이를 측정하도록 설계된 메트롤로지 프로세스 및 메트롤로지 타겟의 실시예를 고려할 것이지만, 본 명세서의 실시예는 (가령, 패터닝 디바이스와 기판 사이의) 정렬을 측정하기 위한 프로세스와 타겟, 임계 치수를 측정하기 위한 프로세스 및 타겟과 같이 다른 메트롤로지 프로세스 및 타겟 등에도 동일하게 적용될 수 있다. 따라서, 본 원에서 오버레이 메트롤로지 타겟, 오버레이 데이터 등에 대한 참조는 다른 종류의 메트롤로지 프로세스 및 타겟으로 가능하도록 적절히 수정될 수 있는 것으로 고려되어야 한다.
도 3을 참조하면, 리소그래피 프로세싱, 메트롤로지 및 패터닝 디바이스 수정 시스템이 도시된다. 상기 시스템은 패터닝 시스템(300)(예를 들어, 나노 임프린트 리소그래피 툴, 도 1과 관련하여 기술된 바와 같은 광학 리소그래피 장치, 도 2와 관련하여 기술된 바와 같은 트랙 툴, 에칭 툴, 패터닝 프로세스에서의 다른 장치, 또는 이들의 조합), 메트롤로지 장치(310), 패터닝 디바이스 수정 툴(320), 및 소프트웨어 애플리케이션(330)을 포함한다. 패터닝 시스템(300), 메트롤로지 장치(310) 및 패터닝 디바이스 수정 툴(320)의 일부 또는 전부는 소프트웨어 애플리케이션(330)과 연통되어 있어, 패터닝 시스템(300), 메트롤로지 장치(310) 및/또는 패터닝 디바이스 수정 툴(320)의 결과, 설계, 데이터 등이 동시적으로 또는 다른 시간에 소프트웨어 애플리케이션(330)에 의해 저장 및 분석될 수 있다.
전술된 바와 같이, 패터닝 시스템(300)은 도 1의 리소그래피 장치(LA)로서 구성될 수 있다. 패터닝 시스템(300)은 패터닝 프로세스의 패터닝 양상을 실행하도록 설정될 수 있고, 선택적으로, 패터닝 시스템(300) 내에서 또는 패터닝 프로세스 내 하나 이상의 다른 프로세스 또는 장치들 내에서 발생하는 편차들을 보정하도록 구성될 수 있다. 일 실시예에서, 패터닝 시스템(300)은 패터닝 시스템(300)의 하나 이상의 수정 장치를 조정함으로써 에러(예를 들어, 이미징 에러, 포커스 에러, 도스 에러 등)의 보정을 적용할 수 있다. 즉, 일 실시예에서, 패터닝 에러를 의도적으로 수정할 수 있는 패터닝 시스템 내의 임의의 제조 공정 툴에 의해 보정이 이루어질 수 있다.
예를 들어, 패터닝 시스템(300)이 광학 리소그래피 장치를 포함하는 경우, 리소그래피 장치의 하나 이상의 수정 장치를 조정, 예를 들어, 보정 메커니즘(AM)을 사용하여 수정 또는 적용함에 의하여, 또는 패터닝 디바이스 지지 구조체(MT)의 포지셔너(PM) 및/또는 기판 테이블(WT)의 포지셔너(PW)를 사용하여 패터닝 디바이스 지지 구조체(MT) 및/또는 기판 테이블(WT) 각각의 위치를 보정 또는 수정함 등에 의하여, 에러의 보정이 수행될 수 있다. 가령, 패터닝 시스템(300)이 트택 툴을 포함하는 경우, 트랙 툴의 하나 이상의 수정 장치를 조정, 예를 들어, 트랙의 베이킹 툴의 베이킹 온도를 수정하거나 트랙의 현상 툴의 현상 파라미터를 수정함 등에 의하여 오차의 보정이 수행될 수 있다. 유사하게, 예를 들어, 패터닝 시스템(300)이 에칭 툴을 포함하는 경우, 에칭 툴의 하나 이상의 수정 장치를 조정, 가령, 에천트 유형, 에천트 속도 등과 같은 에칭 파라미터를 수정함으로써 에러의 보정이 이루어질 수 있다. 유사하게, 예를 들어, 패터닝 시스템(300)이 평탄화 툴을 포함하는 경우, 평탄화 파라미터의 수정과 같은 평탄화 툴의 하나 이상의 수정 장치를 조정함으로써 에러의 보정이 이루어질 수 있다. 유사하게, 예를 들어, 패터닝 시스템 (300)이 증착 툴을 포함하는 경우, 증착 툴의 하나 이상의 수정 장치를 조정, 예를 들어, 증착 파라미터를 수정함으로써 에러의 보정이 이루어질 수 있다.
일 실시예에서, 패터닝 시스템(300)의 하나 이상의 수정 장치는 에러의 3 차 다항식 보정(예를 들어, 이미징 에러, 포커스 에러, 도즈 에러 등)에까지 적용될 수 있다.
메트롤로지 장치(310)는 패터닝 시스템(300)에 의해 패턴으로 프린팅된 기판에 관련된 측정치를 획득하도록 구성된다. 일 실시예에서, 메트롤로지 장치(310)는 하나 이상의 파라미터(예를 들어, 오버레이 오차, 도즈, 포커스, CD 등)을 측정하거나 결정하도록 구성된다. 일 실시예에서, 메트롤로지 장치(310)은 오버레이, 임계치수 및/또는 다른 파라미터를 측정할 수 있는 회절 기반 오버레이 메트롤로지 툴이다. 일 실시예에서, 메트롤로지 장치(310)는 패터닝 디바이스와 기판 사이와 같이 2 개의 물체 사이의 상대 위치를 측정하는데 사용되는 정렬 장치이다. 일 실시예에서, 메트롤로지 장치(310)는 표면의 위치, 예를 들어 기판 표면의 높이 및/또는 회전 위치를 측정하는 레벨 센서이다.
일 실시예에서, 메트롤로지 장치(310)는 패터닝 프로세스의 에러와 관련된 하나 이상의 파라미터(예를 들어, 오버레이 에러, CD, 포커스, 도즈 등)의 하나 이상의 값을 측정 및/또는 결정한다. 메트롤로지 장치(310)가 측정 또는 결정을 완료한 후에, 소프트웨어 애플리케이션(330)은 측정 데이터(예를 들어, 오버레이 에러, CD, 포커스, 도즈 등)에 기초하여 수정 정보를 생성한다. 일 실시예에서, 소프트웨어 애플리케이션(330)은 허용 범위 내에 있는지를 결정하기 위해 하나 이상의 파라미터의 하나 이상의 값을 평가한다. 그렇지 않은 경우, 소프트웨어 애플리케이션(330)은 하나 이상의 파라미터의 허용 오차를 벗어나는 하나 이상의 값에 의해 반영된 에러를 정정하기 위한 수정 정보를 결정한다. 일 실시예에서, 소프트웨어 애플리케이션(330)은 패터닝 시스템(300)의 하나 이상의 수정 장치에 의해 보정 가능한 오류를 결정하고 하나 이상의 수정 장치의 하나 이상의 파라미터(예를 들어, 수정 정보)에 대한 정보를 제공하기 위해 하나 이상의 수학적 모델을 사용하며, 이는 하나 이상의 파라미터가 패터닝 시스템 (300)의 하나 이상의 수정 장치의 구성으로 하여금 에러를 정정(예를 들어, 허용 오차 범위 내에서 제거 또는 감소)시킬 수 있게 한다. 일 실시예에서, 하나 이상의 수학적 모델은 일단 파라미터화 된 데이터에 적합한 베이스 함수들의 세트를 정의한다. 일 실시예에서, 하나 이상의 수학적 모델은 패터닝 시스템(300)에 대한 정정 가능한 에러를 시뮬레이션 하도록 구성된 모델을 포함한다. 일 실시예에서, 모델은 패터닝 시스템(300)의 하나 이상의 수정 장치가 만들 수 있는 변경 범위 내의 정정 가능한 에러를 결정한다. 즉, 범위는 패터닝 시스템(300)의 특정 수정 장치가 만들 수 있는 수정의 양에 대한 상한값, 하한값 및/또는 둘 모두를 특정할 수 있다.
일 실시예에서, 소프트웨어 애플리케이션(330)은 패터닝 디바이스 수정 툴(320)에 의해 정정 가능한 에러를 결정하고 패터닝 디바이스 수정 툴(320)의 하나 이상의 파라미터들(예를 들어, 수정 정보)에 대한 정보를 제공하기 위해 하나 이상의 수학적 모델들을 사용하며, 하나 이상의 파라미터는 패터닝 디바이스 수정 툴(320)의 구성이 에러를 정정(예를 들어, 허용 범위 내에서 제거 또는 감소)하도록 한다. 일 실시예에서, 하나 이상의 수학적 모델은 일단 파라미터화 된 데이터에 적합한 베이스 함수들의 세트를 정의한다. 일 실시예에서, 하나 이상의 수학적 모델은 패터닝 디바이스 수정 툴(320)에 대한 정정 가능한 에러를 시뮬레이션 하도록 구성된 모델을 포함한다. 일 실시예에서, 상기 모델은 패터닝 디바이스 수정 툴(320)이 정정 가능 에러 범위 내에 만들 수 있는 수정 범위를 특정한다. 즉, 이러한 범위는 패터닝 디바이스 수정 툴(320)이 만들 수 있는 수정 양에 대한 상한값, 하한값 및/또는 둘 다를 특정할 수 있다.
일 실시예에서, 패터닝 시스템(300)의 하나 이상의 수정 장치에 의해 각각 정정 가능하고 패터닝 디바이스 수정 툴(320)에 의해 정정 가능한 에러 결정의 동시 최적화가 제공된다. 일 실시예에서, 패터닝 시스템(300)의 복수의 수정 장치에 의해 정정 가능한 에러의 결정에 대한 동시 최적화가 제공된다. 일 실시예에서, 패터닝 장치 수정 툴(320)에 의해 정정 가능한 에러를 결정하기 위해 패터닝 시스템(300) 및/또는 하나 이상의 수학적 모델의 하나 이상의 수정 장치에 의해 정정 가능한 에러를 결정하기 위한 하나 이상의 수학적 모델들이 사용되거나 및/또는 공동 최적화를 가능하게 하기 위해 결합된다. 일 실시예에서, 동시 최적화는, 패터닝 시스템 (300)의 수정 장치에 의한 정정 불가능한 에러를, 패터닝 시스템(300)의 하나 이상의 다른 수정 장치에 의한 및/또는 패터닝 디바이스 수정 툴(320)에 의한 패터닝 디바이스의 수정에 의한 정정 가능한 에러로 변환하는 결과를 가져온다. 이러한 변환의 일례로서, 패터닝 시스템(300)의 수정 장치에 대한 정정 불가능 공간 분해능을 갖는 에러는, 추가적인 에러를 더함에 의하여 정정될 수 있어서, 전체적인 에러는 패터닝 시스템(300)의 수정 장치에 의하여 정정 가능한 공간 분해능을 갖게 된다. 일 실시예에서, 추가된 에러는 패터닝 시스템(300)의 복수의 다른 수정 장치들 사이에 분할되거나 또는 패터닝 시스템 (300)과 패터닝 디바이스 수정 툴(320)의 하나 이상의 다른 수정 장치들 사이에 분할된다.
일 실시예에서, 오버 최적화 에러, 포커스 에러, 도즈 에러 등을 위해 개별적으로 또는 조합된 방식으로 수행되는 것과 같이, 상이한 유형의 에러에 대해 개별적으로 또는 조합에 기초하여 동시 최적화가 수행된다. 일 실시예에서, 패터닝 시스템(300)의 소정의 수정 장치는 특정 타입의 에러를 양호하게 보정할 수 있고, 따라서 에러 보정은 패터닝 시스템(300)의 적절한 상이한 수정 장치들 사이에서 적절하게 가중되거나 할당될 수 있다.
일 실시예에서, 사용자는 수학적 모델이 적합하다고 결정되는지 여부와 상관없이 복수의 수학적 모델의 집합으로부터 하나 이상의 수학적 모델을 지정할 수 있다. 예를 들어, (그래픽 사용자 인터페이스와 같은) 인터페이스는 사용자가 수학적 데이터 모델을 고려하여 지정할 수 있도록 허용할 수 있다. 일 실시예에서, 복수의 측정 수학적 데이터 모델이 결정되거나 특정된다. 일 실시예에서, 하나 이상의 수학적 모델은 최적의 잡음 억제(예를 들어, 여분의 차수를 제거하거나 고차의 사용을 감소시킴)를 위해 튜닝될 수 있다.
예를 들어, 일 실시예에서, 좌표 (x, y)에서의 x 방향으로의 정정 가능한 에러 Δx는 다음과 같이 모델링 된다:
Δx = k1+k3x+k5y+k7x2+k9xy+k11y2+k13x3+k15x2y+k17xy2+k19y3
(1)
여기서, k1은 파라미터(상수일 수 있음)이며, k3, k5, k7, k9, k11, k13, k15, k17 및 k19는 x, y, x2, xy, y2, x3, x2y, xy2 및 y3에 대한 각각의 파라미터(상수일 수 있음)이다. k1,k3, k5, k7, k9, k11, k13, k15, k17 및 k19는 중 하나 이상은 0 일 수 있다.
이와 관련하여, 일 실시예에서, 좌표 (x, y)에서의 y 방향의 정정 가능한 에러 Δy는 다음과 같이 모델링 된다:
Δy = k2+k4y+k6x+k8y2+k10yx+k12x2+k14y3+k16y2x+k18yx2+k20x3
(2)
여기서, k2는 파라미터(상수일 수 있음)이며, k4, k6, k8, k10, k12, k14, k16, k18 및 k20은 y, x, y2, yx, x2, y3, y2x, yx2 및 x3에 대한 각각의 파라미터(상수일 수 있음)이다. k2,k4, k6, k8, k10, k12, k14, k16, k18 및 k20은 중 하나 이상은 0 일 수 있다.
일 실시예에서, 정정 가능한 에러의 적어도 일부는 패터닝 시스템(300)의 하나 이상의 수정 장치를 조정함으로써 패터닝 시스템(300)에 의해 정정된다. 따라서, 일 실시예에서, 정정 가능한 에러의 적어도 일부는, 수학적 모델이 패터닝 시스템 (300)의 하나 이상의 수정 장치를 조정함으로써 패터닝 시스템(300)에 의해 정정 가능하다.
패터닝 프로세스에서 처리되는 특정 기판에 대한 최소 잔여 시스템 변화는 기판의 처리에 사용되는 특정 서브 프로세스 또는 장치에 특정될 수 있다. 최소 잔여 시스템 변화는 핑거프린트로 지칭되기도 한다. 일 실시예에서, 핑거프린트는 패터닝 디바이스 수정 툴(320)을 사용하여 패터닝 디바이스를 수정함으로써 정정된다. 일 실시예에서, 측정 데이터와 모델 (1) 및 모델 (2)을 사용하여 계산된 상응 데이터 사이의 잔여 시스템 변화는 파라미터(예를 들어, k1 내지 k20 중 하나 이상)를 최적화함으로써 최소화된다.
일 실시예에서, 소프트웨어 애플리케이션(330)은 패터닝 디바이스 수정 툴(320)에 의해 패터닝 디바이스를 수정하기 위한 제 1 수정 정보를 생성하고, 패터닝 디바이스 수정 툴(320)에 제 1 수정 정보를 전송한다. 일 실시예에서, 제 1 수정 정보에 기초하여 패터닝 디바이스에 의한 수정시에 패터닝 시스템(300)에 의한 정정 불가능한 에러를 패터닝 시스템(300)에 대한 정정 가능한 에러로 변환한다. 일 실시예에서, 패터닝 디바이스를 수정한 후에, 소프트웨어 애플리케이션(330)은, 패터닝 디바이스 수정 툴(320)에게 변형된 패터닝 디바이스를 패터닝 시스템(300)에 전송하여 예를 들어 생산에 사용하도록 명령한다. 일 실시예에서, 변형된 패터닝 디바이스의 추가 에러 정정 및/또는 검증이 이하에서 논의되는 바와 같이 수행된다.
일 실시예에서, 소프트웨어 애플리케이션(330)은 패터닝 시스템(300)의 하나 이상의 수정 장치에 대한 제 2 수정 정보를 더 생성하고 패터닝 시스템(300)에 제 2 수정 정보를 전송한다. 일 실시예에서, 제 2 수정 정보는, 제 2 수정 정보에 기초하여 패터닝 시스템(300)의 하나 이상의 수정 장치에 의한 패터닝 프로세스를 조정하고 패터닝 시스템(300)의 수정된 패터닝 디바이스를 사용하는 경우, 패터닝 시스템(300)의 하나 이상의 수정 장치에 의한 패터닝 디바이스의 정정 가능한 에러를 정정할 수 있도록 해 준다. 즉, 일 실시예에서, 패터닝 시스템(300)의 하나 이상의 수정 장치는 제 1 수정 정보에 기초하여 수정된 패터닝 디바이스에 의해 생성된 정정 가능 에러를 정정하도록 구성된다. 일 실시예에서, 추가적으로 또는 대안적으로, 제 2 수정 정보는 제 1 수정 정보에 기초하여 패터닝 디바이스의 수정 후에 남아있는 잔류 패터닝 에러를 정정한다.
일 실시예에서, 수정된 패터닝 디바이스 및/또는 조정된 패터닝 프로세스를 갖는 패터닝 시스템(300)에서 프로세싱된 기판은 측정을 위해 메트롤로지 장치(310)로 전송된다. 메트롤로지 장치(310)는 에러가 허용 범위 내에 있는지 [예를 들어, 메트롤로지 장치(310)에 의해 측정되거나 결정된 기판의 (오버레이 에러, CD, 포커스, 도즈 등과 같은) 하나 이상의 파라미터의 하나 이상의 값을 평가함으로써] 평가하기 위해 전술한 것과 유사한 방식으로 측정을 수행한다. 에러가 허용 오차 내에 있지 않으면, 일 실시예에서, 패터닝 디바이스 수정 툴(320)에 의한 패터닝 디바이스의 추가 수정 및/또는 패터닝 시스템(300)의 하나 이상의 수정 디바이스들의 하나 이상의 파라미터들의 조정은 여기서 유사하게 논의된 바와 같이 수행된다.
도 4는 패터닝 디바이스(예를 들어, 포토 리소그래피 마스크, 나노 임프린트 리소그래피용 임프린트 템플레이트 등)의 기판을 수정하도록 구성된 예시적인 패터닝 디바이스 수정 툴(320)의 블록도를 개략적으로 도시한다. 패터닝 디바이스 수정 툴(320)은 최대 6 차원으로 이동할 수 있는 테이블(420)을 포함한다. 패터닝 디바이스(410)는 예를 들어 클램핑을 사용함으로써 테이블(420)에 의해 유지될 수 있다.
패터닝 디바이스 수정 툴(320)은 방사선 빔(435)(예를 들어, 방사선 펄스들)을 생성하도록 구성된 방사선 소스(예를 들어, 펄스 레이저 소스)(430)를 포함한다. 상기 소스(430)는 가변 지속 기간의 방사 펄스를 생성한다. 통상적으로, 상기 소스는 패터닝 디바이스(410)의 기판의 밴드 갭보다 작은 광자 에너지를 가지며 펨토초 범위의 지속 기간을 갖는 펄스를 생성할 수 있다.
예를 들어, 소스(430)(예를 들어, 레이저 시스템)로부터의 펨토초 또는 초단파 방사선 펄스는 기판의 재료 특성을 변경함으로써 패터닝 디바이스의 기판에 국소 밀도 및/또는 전송 변화의 배열을 기록할 수 있다. 국소 밀도 변화는 패터닝 디바이스의 표면상의 하나 이상의 패턴 요소를 소정 위치로 이동시킬 수 있다. 따라서, 기판의 유도된 밀도 변화는, 예를 들어, 패터닝 디바이스의 표면상의 패턴 배치를 수정하거나 정정할 수 있다. 추가적으로 또는 대안적으로, 패터닝 디바이스를 통과하는 방사선의 광학 투과율을 수정하거나 정정하는 패터닝 디바이스의 기판에 국부적인 투과 변형의 배열을 기재할 수 있다. 추가적으로 또는 대안적으로, 패터닝 디바이스를 통과하는 방사선의 광학 투과율을 수정하거나 보정하는 패터닝 디바이스의 기판에 국부적인 투과 변형의 배열을 기재할 수 있다. 이러한 방식으로, 수정 또는 보정은 패터닝 디바이스의 기판 표면 상에 하나 이상의 패턴 요소의 이동을 유도하지 않고 구현될 수 있다. 패턴 배치 및 광 투과율을 수정하거나 교정하는 국부적 밀도 및 투과율 변화의 배치가 정의되고 기록될 수 있다. 일 실시예에서, 국부 밀도 및/또는 투과율 변화는 기판의 중앙 또는 내부 부분에 도입될 수 있다. 기판의 중심부 또는 내부 부분에서의 국부적인 밀도 및/또는 투과율 변동은 기판의 일부의 벤딩을 피할 수 있는데, 이는 패터닝 디바이스로 패터닝된 기판 상에 또 다른 에러를 초래하는 결함을 가져올 수 있다.
조향 미러(490)는 빔(435)을 대물렌즈(440)을 포커싱하도록 지향한다. 대물렌즈(440)는 빔(435)을 패터닝 디바이스(410) 상에 초점을 맞춘다. 패터닝 디바이스 수정 툴(320)은 또한 제어기(480) 및 컴퓨터 시스템(460)을 포함하며, 이는 빔에 일반적으로 직교하는 평면 내(x 및/또는 y 방향)에서의 테이블(420)의 위치설정 스테이지의 병진운동 및/또는 평면에 평행한 축을 중심(x 및/또는 y 방향을 중심)으로 병진운동을 관리한다. 제어기(480) 및 컴퓨터 시스템(460)은 평면에 수직인 방향(z 방향)으로의 테이블(420)의 병진운동 및/또는 그 방향을 중심(z 방향을 중심)으로 하는 회전운동을 제어할 수 있다. 부가 적으로 또는 대안적으로, 제어기(480) 및 컴퓨터 시스템(460)은 대물 렌즈(440)가 고정되는 위치설정 스테이지(450)를 통해 대물 렌즈(440)의 병진 및/또는 회전을 제어할 수 있다. 일 실시예에서, 패터닝 디바이스 수정 툴(320)은 (예를 들어, 단지 편의를 위해 도시되지 않은) 하나 이상의 센서들을 포함하여 테이블(420) 및/또는 대물렌즈(440)와 같은 요소들의 위치를 검출하고 포커싱/레벨링 등을 결정한다.
패터닝 디바이스 수정 툴(320)은 또한 광학 엘리먼트(445)를 통해 테이블(420)에 배치된 조명 소스로부터 방사선을 수용하는 CCD (전하 결합 디바이스) 카메라(465)를 포함하는 뷰잉 시스템을 제공할 수 있다. 뷰잉 시스템은 패터닝 디바이스(410)의 목표 위치로의 네비게이션을 용이하게 해준다. 또한, 뷰잉 시스템은 소스(430)의 빔(435)에 의해 패터닝 디바이스(410)의 기판 재료 상의 변형된 영역의 형성을 관찰하는데 사용될 수도 있다.
컴퓨터 시스템(460)은 마이크로 프로세서, 범용 프로세서, 특수 목적 프로세서, CPU(중앙 처리 장치), GPU(그래픽 처리 장치) 등 일 수 있다. 제어기(480)에 배치될 수도 있고, 또는 PC(퍼스널 컴퓨터), 워크 스테이션, 메인 프레임 등과 같은 별도의 유닛일 수도 있다. 컴퓨터(460)는 키보드, 터치 패드, 마우스, 비디오/그래픽 디스플레이, 프린터 등과 같은 I/O(입력/출력) 유닛을 더 포함할 수 있다. 또한, 컴퓨터 시스템(460)은 또한 휘발성 및/또는 비 휘발성 메모리를 포함할 수 있다. 컴퓨터 시스템(460)은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 또한, 컴퓨터(460)는 소스 (430)를 제어할 수 있다. 컴퓨터 시스템(460)은 패터닝 디바이스 수정 툴(320)에 대한 제어 신호를 수신된 데이터, 예를 들어 실험 데이터로부터 생성할 수 있게 해주는 하드웨어, 소프트웨어 또는 둘 모두로 실현된 하나 이상의 알고리즘을 포함할 수 있다. 제어 신호는 예를 들어, 수신된 데이터에 따라 패턴 배치 또는 광 투과를 정정하기 위해 패터닝 디바이스(410)의 기판에서의 국부 밀도 및/또는 투과율 변화의 배열의 기록을 제어할 수 있다. 특히, 컴퓨터 시스템(460)은 소스(430) 및/또는 테이블(420) 위치 설정 및/또는 대물 렌즈(440) 위치 설정 또는 광학 파라미터 및/또는 CCD 카메라(465)를 제어할 수 있다.
일 실시예에서, 국부 밀도 및/또는 투과 변화의 영향은 빔에 의해 야기된 변형을 나타내는 물리적 수학적 모델에 의해 기술될 수 있다. 변형의 방향은 상이한 변형 특성을 갖는 기판에서 상이한 국소 밀도 및/또는 투과 변화를 인가함으로써 제어된다. 크기 및 방향과 같은 주어진 국소 밀도 및/또는 투과 변화의 변형 특성은 특정 모드를 나타낸다. 예를 들어, "X 모드"는 X 축을 따른 변형을 나타내며 "X 모드" 변형 속성으로 설명된다. 제어 신호가 계산될 때, 하나 이상의 알고리즘은 각각의 유형의 국부 밀도 및/또는 투과 변화가 어디에 그리고 어떤 밀도에서 기록되어야 하는지를 계산한다. 예를 들어, X 방향에서의 레지스트레이션 에러는 X 모드 타입의 국부 밀도 및/또는 투과 변화에 의해 보정될 수 있다. 모델은 특정 문제에 대해 최상의 솔루션을 최적화하기 위해 여러 모드를 사용할 수 있다. 일반적으로 서로 직교하는 X 및 Y 모드가 사용되지만 45 ° 및 135 °와 같은 다른 모드도 필요할 경우 사용할 수 있다.
따라서, 예시적인 패터닝 디바이스 제조 프로세스에서, 흡수 요소들의 패턴은 패턴 발생기를 갖는 패터닝 디바이스의 기판 상의 흡수층 상에 기록된다. 후속하는 에칭 공정에서, 흡수 패턴 요소는 흡수 재료로부터 형성된다. 패터닝 디바이스상의 흡수층에 종종 사용되는 재료는 크롬 또는 텅스텐이다.
예시적인 패터닝 디바이스 수정 프로세스에서, 생성된 흡수 패턴 요소들의 위치는, 예를 들어 패턴 기록 프로세스가 성공적인지 여부, 즉 패턴 요소가 미리 결정된 크기와 형태, 그리고 원하는 위치에 있는지 여부를 결정하기 위하여, 레지스트레이션 메트롤로지 시스템으로 결정될 수 있다. 부가적으로 또는 대안적으로, 본 명세서에서 논의된 바와 같이, 하나 이상의 패터닝 오차가 (예를 들어, 측정 및/또는 시뮬레이션에 의해) 결정될 수 있다. 만약 결정된 에러가 미리 결정된 레벨 내에 있지 않으면, 예를 들어 도 4의 패터닝 디바이스 수정 툴(320)을 사용하여, 패터닝 디바이스의 기판에 국소 밀도 및/또는 투과 변화의 배열이 기록된다. 패터닝 디바이스 내의 또는 그 위에 있는 하나 이상의 패턴 요소의 위치를 소정 위치로 이동시키고, 국부적인 투과 변동은 빔에 패턴을 부여하는 것에 있어서 하나 이상의 패턴 요소가 다르게 행동하도록 야기할 수 있다. 그 다음, 패터닝 디바이스의 수정이 성공적이었는지 여부가 측정될 수 있다. 예를 들어, 측정된 위치 측정 오차가 이제 소정의 임계치 아래에 있다면, 패터닝 디바이스는 추가로 처리될 수 있거나 (예를 들어, 펠리클의 추가) 생산 단계에서 직접 사용될 수 있다.
일 실시예에서, 패터닝 디바이스 수정 툴(320)은 패터닝 디바이스의 패턴을 기록하는 툴을 포함한다. 예를 들어, 전자-빔 라이터는 패터닝 디바이스의 패턴을 생성하는데 사용될 수 있다. 여기에 기술된 수정 정보는 패터닝 디바이스의 생성을 변경하기 위해 그러한 툴에 제공될 수 있다. 그러한 경우, 수정 정보는 패터닝 디바이스의 다른 카피 본을 사용하거나 유사한 패터닝 디바이스를 사용하여 측정 및/또는 시뮬레이션 결과에 기초하여 결정될 수 있다. 이러한 데이터는 생성되는 패터닝 디바이스의 측정된 데이터 (예를 들어, 패터닝 디바이스의 생성시에 얻어진 측정치)에 의해 보충될 수 있다.
도 5를 참조하면, 디바이스 변형을 패터닝하는 방법의 실시예의 흐름도가 도시된다. 도 5의 흐름도에서 수행된 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다.
500에서, 패터닝 시스템에서 사용하기 위한 패터닝 디바이스에 대해 패터닝의 에러에 관한 정보가 얻어진다. 일 실시예에서, 패터닝 에러는 패터닝 디바이스 레지스트레이션 에러 이외에 추가된 에러 또는 패터닝 디바이스 레지스트레이션 에러 이외의 에러이다. 일 실시예에서, 에러의 일부는 패터닝 시스템의 수정 장치(예를 들어, 패터닝 시스템(300))에 의해 정정 가능하지 않다. 일 실시예에서, 패터닝 에러 정보는 측정 및/또는 시뮬레이션에 기초하여 도출된다. 일 실시예에서, 패터닝 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다.
510에서, 에러 정보에 기초하여 패터닝 디바이스를 수정하기 위한 수정 정보가 생성된다. 일 실시예에서, 수정 정보는 패터닝 디바이스가 수정 정보에 따라 수정될 때 패터닝 시스템의 수정 장치에 대한 에러의 부분을 수정 가능한 에러로 변환한다. 일 실시예에서, 수정 정보는 패터닝 시스템의 수정 장치의 수정 범위에 기초하여 생성된다. 일 실시예에서, 수정 정보는 (도 4와 관련하여 설명된 시스템과 동일하거나 유사한 시스템과 같은) 패터닝 디바이스 수정 툴(320)에 의해 사용된다.
일 실시예에서, 패터닝 시스템의 수정 장치에 대한 수정 정보는 패터닝 장치를 수정하기 위한 오류 정보 및 수정 정보에 기초하여 생성되며, 상기 패터닝 시스템의 수정 장치에 대한 수정 정보는 정보 수정된 패터닝 디바이스에 의해 생성된 정정 가능한 에러에 관한 것이다. 일 실시예에서, 패터닝 디바이스를 수정하기 위한 수정 정보 및 패터닝 시스템의 수정 디바이스를 조정하기 위한 수정 정보는 동시-최적화된다.
실시예에서, 510에서, 수정 정보는 패터닝 디바이스의 기판 내의 하나 이상의 유도된 국부 밀도 및/또는 투과 변화를 패터닝 디바이스를 통해 공간적으로 분배하는 레시피로 변환된다(520). 공간적으로 분포된 하나 이상의 유도된 국부 밀도 및/또는 투과 변화는 패터닝 시스템의 부분(예를 들어, 패터닝 시스템(300))에 대한 패터닝 에러의 부분을 정정 가능한 에러로 변환시킨다. 530에서, 하나 이상의 유도된 국부 밀도 및/또는 투과 변화가 패터닝 디바이스의 기판 내에 생성된다. 일 실시예에서, 유도된 국부 밀도 및/또는 투과 변화를 생성하는 단계는 도 4와 관련하여 전술한 바와 같이 기판의 재료 특성을 변화시키기 위해 레이저 펄스를 사용함으로써 유도된 국부 밀도 및/또는 투과 변화를 생성하는 단계를 포함한다. 이 방법은 그 후 종료된다.
도 6을 참조하면, 패터닝 에러 수정 방법의 실시예의 흐름도가 도시된다. 도 6의 흐름도에서 수행된 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다.
600에서, 제 1 패터닝 에러 정보가 패터닝 디바이스에 관련하여 얻어진다. 일 실시예에서, 제 1 패터닝 오차 정보는 측정을 통해 메트롤로지 장치(310)로부터 얻어진다. 일 실시예에서, 제 1 패터닝 오차 정보는 시뮬레이션을 통해 얻어진다. 제 1 패터닝 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함할 수 있다.
610에서, 제 1 패터닝 에러 정보가 소정의 허용 오차 범위 내에 있는 지가 결정된다. 제 1 패터닝 오차 정보가 허용 오차 범위 내에 있으면, 본 방법은 종료된다. 그렇지 않으면, 방법은 620로 진행한다.
620에서, 제 1 패터닝 에러 정보에 기초한 패터닝 디바이스에 대한 제 1 수정 정보가 생성된다. 제 1 수정 정보는 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))이 패터닝 디바이스의 수정(예를 들어, 변형 수정)을 구현하도록 명령하거나 또는 가능하게 한다. 630에서, 제 1 수정 정보는 패터닝 디바이스 수정 툴에 전송된다.
640에서, 선택적으로, 제 1 패터닝 에러 정보 및 제 1 수정 정보에 기초하여 패터닝 시스템(예를 들어, 패터닝 시스템(300))에 대한 제 2 수정 정보가 생성된다. 제 2 수정 정보는 패터닝 시스템이 하나 이상의 패터닝 시스템의 수정 장치를 조정함으로써 패터닝 프로세스의 조정(예를 들어, 왜곡 보정)을 구현하도록 지시하거나 또는 가능하게 한다. 650에서, 제 2 수정 정보는 패터닝 시스템으로 전송된다.
상기 방법은 600으로 되돌아 가서, 제 1 수정 정보에 따라 수정된 패터닝 디바이스 및 제 2 수정 정보에 따라 조정된 패터닝 시스템에 대해 제 2 패터닝 에러 정보가 얻어진다. 다음, 610에서, 제 2 패터닝 에러 정보가 허용 오차 범위 내에 있는지 여부가 결정된다. 제 2 패터닝 에러 정보가 허용 오차 내에 있지 않으면, 방법은 제 2 패터닝 에러 정보에 기초하여 수정된 패터닝 디바이스에 대해 제 3 수정 정보가 생성되는 단계(620)로 진행한다. 제 3 수정 정보는 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))이 수정된 패터닝 디바이스의 수정(예를 들어, 변형 수정)을 구현하도록 지시하거나 또는 가능하게 한다. 630에서, 제 3 수정 정보는 패터닝 디바이스 수정 툴에 전송된다. 유사하게, 제 2 패터닝 오차 정보 및 제 3 수정 정보에 기초한 패터닝 시스템(예를 들어, 패터닝 시스템(300))의 하나 이상의 수정 장치에 대한 제 4 수정 정보가 생성되어 패터닝 시스템에 전송될 수 있다. 패터닝 디바이스 및/또는 패터닝 시스템의 이러한 반복적 수정은 패터닝 에러 정보가 하용 오차 내에 있을 때까지 계속될 수 있다.
일 실시예에서, 패터닝 디바이스 수정은 증분으로 이루어진다. 즉, 정정 불가능한 에러를 패터닝 시스템(300)에 의해 제 1 레벨의 100 % 이상, 98 % 이상, 95 % 이상 또는 90 % 이상으로 보정 가능한 에러로 변환하거나 및/또는 제 1 레벨의 100 %, 98 % 이상, 95 % 이상, 90 % 이상으로 오류를 감소시키는 수정 정보가 생성된다. 그리고, 제 1 레벨의 95 % 이하, 제 1 레벨의 90 % 이하, 또는 제 1 레벨의 85 % 이하와 같이 제 1 레벨보다 작은 제 2 레벨로 수정 정보가 수정되도록 그 변경 정보를 재구성한다. 그 다음, 패터닝 디바이스는 제 2 레벨에 대한 수정 정보에 따라 수정되어, 에러의 일부만이 정정된다. 그 다음, 수정된 패터닝 디바이스는 패터닝 시스템과 관련하여 추가 시뮬레이션 및/또는 측정 결과를 사용하여 평가되어 제 1 및 제 2 레벨 사이의 차이를 줄이기 위해 제 3 레벨에서의 추가 수정에 도달한다. 이러한 방식으로, 예를 들어 과도한 보정이 회피될 수 있다. 예를 들어, 패터닝 시스템에서의 장기간 드리프트 및/또는 패터닝 디바이스의 수정 장치의 설정점(set points)과 수정 장치의 실제 성능 - 이는 제 1 보정에서 적절히 설명되지 않았을 수도 있는 추가 보정(들)에서 설명될 수 있음 - 과의 차이(delta)가 있을 수 있다.
핫 스폿은, 결함이 생성되거나 생성될 가능성이 있는 하나 이상의 패턴 피처를 포함하는 영역 또는 위치로 지칭된다. 예를 들어, 핫 스폿은 인접한 패턴 선이 서로 가깝게 떨어져 있지만 서로 결합하거나 결합할 가능성이 있는 영역 또는 위치일 수 있다. 핫 스폿(예를 들어, 연결된 패턴 라인)에 의해 생성된 결함은 장치의 고장 또는 심각한 전기적 문제를 유발할 수 있다. 핫 스폿의 근본 원인은 포커스 시프트, 도즈 시프트, 조명 변화, 광학 수차로 인한 파면 변화 등을 포함할 수 있다. 예를 들어, 리소그래피 이미징 시스템에서 핫 스폿을 치유하는 해결책은 리소그래피 이미징 시스템의 도즈 및/또는 포커스를 조정하는 것일 수 있다. 그러나, 이러한 해결책(또는 다른 해결책)은 패터닝 시스템의 수정 장치의 제한된 공간 주파수 분해능으로 인해 핫 스폿과 관련된 에러를 정확하거나 완전하게 정정하지는 못할 수 있다.
따라서, 도 7을 참조하면, 핫 스폿 제어 방법의 실시예의 흐름도가 도시된다. 도 7의 흐름도에서 수행된 방법은 핫 스폿과 관련된 에러를 감소시키거나 제거하기 위해 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다. 700에서, 제 1 기판의 영역에 제공된 제 1 패턴의 측정 결과 및/또는 제 1 기판의 영역에 제공될 제 1 패턴에 대한 시뮬레이션 결과가 얻어진다. 제 1 패턴은 패터닝 시스템(예를 들어, 패터닝 시스템(300))의 패터닝 디바이스를 사용함으로써 제공되거나 제공될 수 있다. 일 실시예에서, 제 1 기판의 영역상의 제 1 패턴의 측정 결과는 메트롤로지 장치(310)로부터 얻어진다.
710에서, 제 1 패턴의 측정 및/또는 시뮬레이션 결과에 기초하여 제 1 기판의 영역이 핫 스폿을 포함하는지가 결정된다. 일 실시예에서, 핫 스폿은 패터닝 프로세스에서 패턴(또는 그 일부)의 프로세스 윈도우를 제한하는 역할을 하는 패턴(또는 그의 일부)의 어느 하나 이상의 패턴 피처를 식별함으로써 패터닝 프로세스 수학적 시뮬레이션에 의해 식별된다. 패턴(또는 그 일부)의 피처는 상이한 프로세스 윈도우[즉, 피처가 스펙 내에서 생성될 프로세스 파라미터(예를 들어, 도즈 및 포커스)의 공간]를 가질 수 있다. 잠재적인 시스템 결함과 관련된 사양의 예로는 넥킹(necking), 라인 풀 백(line pull back), 라인 띠닝(line thinning), CD, 에지 배치, 겹침, 레지스트 톱 로스(resist top loss), 레지스트 언더컷 및/또는 브리징(bridging) 등이 있다. 패턴(또는 그 일부분)의 모든 피처의 프로세스 윈도우는 각각의 개별 피처의 프로세스 윈도우를 병합(예를 들어, 중첩)함으로써 획득될 수 있다. 모든 피처의 프로세스 윈도우의 경계는 일부 피처의 프로세스 윈도우의 경계를 포함한다. 모든 피처의 프로세스 윈도우의 경계를 정의하는 이러한 개별 피처는 모든 피처의 프로세스 윈도우를 제한한다. 이들 특징은 "핫 스폿"으로 식별될 수 있다. 제 1 기판의 영역이 핫 스폿을 포함하는 것으로 결정되면, 본 방법은 단계 720로 진행한다. 그렇지 않은 경우, 본 방법은 종료된다.
720에서, 핫 스폿에서의 제 1 에러 정보가 결정된다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성되는 물리적 구조의 시뮬레이션에 기초하여 유도된다.
730에서, 제 1 에러 정보에 기초한 패터닝 디바이스에 대한 제 1 수정 정보가 생성되어 변형된 패터닝 디바이스를 얻는다. 일 실시예에서, 제 1 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다. 일 실시예에서, 제 1 에러는 패터닝 시스템에 의한 제 1 비-정정 가능 에러를 포함한다.
740에서, 수정 정보 및 패터닝 디바이스는 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))로 전송되어 제 1 수정 정보에 기초하여 패터닝 디바이스를 수정한다. 일 실시예에서, 제 1 비-정정 가능 에러는 제 1 수정 정보에 따라 패터닝 디바이스를 수정함으로써, 패터닝 시스템의 하나 이상의 수정 장치에 의해 정정 가능한 에러로 변환된다. 일 실시예에서, 패터닝 시스템 수정 정보는 패터닝 시스템의 하나 이상의 수정 장치에 대해 수정된 패터닝 장치의 정정 가능 에러를 정정하도록 생성되고 패터닝 시스템 수정 정보에 의해 표현된 정정을 구현하기 위해 패터닝 시스템에 제공된다. 수정된 패터닝 디바이스는 생산에 사용될 수 있다.
선택적으로, 본 방법은 제 2 기판의 영역에 제공된 제 2 패턴의 측정 결과 및/또는 제 2 기판의 영역에 제공될 제 2 패턴에 대한 시뮬레이션 결과가 얻어지는 단계(700)로 되돌아 간다. 제 2 패턴은 패터닝 시스템(예를 들어, 패터닝 시스템(300))에서 수정된 패터닝 디바이스를 사용함으로써 제공되거나 제공될 수 있다. 일 실시예에서, 제 2 기판의 영역상의 제 2 패턴의 측정은 메트롤로지 장치(310)로부터 얻어진다. 일 실시예에서, 제 2 기판은 재 작업 후의 제 1 기판이다. 일 실시예에서, 제 2 기판은 상이한 기판이다.
710에서, 제 2 패턴의 측정 및/또는 시뮬레이션 결과에 기초하여 제 2 기판의 영역이 핫 스폿을 포함하는지가 결정된다. 제 2 기판의 영역이 핫 스폿을 포함하는 것으로 확인되면, 본 방법은 단계 720로 진행한다. 그렇지 않은 경우, 본 방법은 종료된다.
720에서, 핫 스폿이 있는 제 2 기판의 영역에서의 제 2 에러 정보가 결정된다. 일 실시예에서, 제 2 에러 정보는 패터닝 시스템에서 수정된 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 수정된 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 에러는 패터닝 시스템에 의한 제 2 정정 가능 에러를 포함한다. 일 실시예에서, 제 2 에러는 패터닝 시스템에 의한 제 2의 비-정정 가능 에러를 포함한다. 일 실시예에서, 제 2 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다.
730에서, 제 2 에러 정보에 기초하여 수정된 패터닝 디바이스에 대한 제 2 수정 정보가 생성된다. 일 실시예에서, 740에서, 제 2 수정 정보 및 수정된 패터닝 디바이스는 제 2 수정 정보에 따라 정정된 패터닝 디바이스를 수정하기 위해 패터닝 디바이스 수정 툴에 전송된다. 일 실시예에서, 제 2 비-정정 가능 에러는 제 1 수정 정보에 따라 패터닝 디바이스를 변경함으로써 패터닝 시스템의 하나 이상의 수정 장치에 의해 정정 가능 에러로 변환된다. 일 실시예에서, 패터닝 시스템 수정 정보는 패터닝 시스템의 하나 이상의 수정 장치에 대해 수정된 패터닝 장치의 정정 가능 에러를 정정하도록 생성되고, 패터닝 시스템 수정 정보에 의해 표현된 정정을 구현하기 위해 패터닝 시스템에 제공된다. 그런 다음, 이 방법은 선택적으로 700으로 돌아간다. 이러한 반복 수정은 하나 이상의 핫 스폿과 관련된 오류가 허용 범위 내에 있을 때까지 계속된다.
일 실시예에서, 패터닝 디바이스 수정은 패터닝 디바이스를 통과하는 방사선을 제어하여 도즈를 제어하도록 패터닝 디바이스 기판에 음영/산란 요소들을 부가하는 것을 포함한다. 일 실시예에서, 패터닝 디바이스 수정은 패터닝 디바이스를 통과하는 방사선의 초점을 맞추기 위해 패터닝 디바이스 기판에 대한 Z 변형(deformation)을 포함한다.
일 실시예에서, 패터닝 디바이스 수정은 조명 퓨필을 변경하는 것을 포함한다. 즉, 패터닝 디바이스 기판에 대한 Z 변형 정도에 따라, 예를 들어 투영 시스템에서의 수차를 보상할 수 있는 조명 퓨필에서 흐려짐(blur)이 야기될 수 있다.
도 8을 참조하면, 패터닝 시스템의 수정 장치에 의한 패터닝 프로세스에 대한 수정의 예시적인 그래프가 도시된다. 수평축은 시간을 나타내고, 수직축은 수정의 파라미터를 나타낸다. 일 실시예에서, 파라미터는 패터닝 프로세스에 적용되는 수정(예를 들어, 에러 정정)을 정의하는 패터닝 시스템의 수정 장치의 파라미터이다. 예를 들어, 파라미터는 모델 1 또는 2의 파라미터일 수 있다. 따라서, 일 실시예에서, 그래프는 패터닝 시스템의 수정 장치에 의한 시간에 따른 예시적인 수정 또는 에러 정정(810)을 도시한다. 도 8에 도시된 바와 같이, 패터닝 시스템의 수정 장치(예를 들어, 패터닝 시스템 (300))의 수정 범위는 하부 수정 한계(840)와 상부 수정 한계(820) 사이에 있다. 에러 정정(810)은 투영 시스템 가열 및/또는 패터닝 디바이스 가열과 같은 시변(time-varying) 효과로 인해 시간이 지남에 따라 증가한다. 수정(810)은 시간 t0까지 수정 범위에 머문다. 시간 t0 이후에, 수정(810)은 상부 수정 한계(820)와 동일하고, 패터닝 에러는 패터닝 시스템의 수정 장치의 상부 수정 한계(820)를 초과한다. 그 결과, 잔여 정정 에러(830)가 도입된다. 잔여 정정 에러는 패터닝 에러와 시간 t0 후에 생성된 상부 수정 한계(820) 사이의 차이일 수 있다. 일 실시예에서, 잔류 정정 에러(830)는 패터닝 시스템의 하나 이상의 수정 장치를 조정함으로써 보정될 수 없고, 시간이 지남에 따라 계속 증가할 수 있다. 잔여 정정 에러(830)는 패터닝 프로세스의 파라미터에서의 에러일 수 있거나 또는 이를 나타낼 수 있다. 예를 들어, 잔여 정정 에러(830)는 오버레이 에러 패널티(overlay error penalty)이거나 이를 표현할 수 있다. 즉, 일 실시예에서, 에러 정정(810)은 오버레이 에러의 중요한 부분을 정정하지만 "클리핑(clipping)"(즉, 원하는 정정(810)이 패터닝 시스템의 수정 장치의 수정 한계를 넘음) 때문에, 오버레이 에러의 부분이 정정되지 않는다(즉, 오버레이 패널티).
일 실시예에서, 패터닝 시스템의 수정 장치의 잔류 정정 에러(830)를 제거하지 못하면 이를 감소시키기 위해, 적절한 에러 오프셋이 적용되어, 에러 오프셋 및 에러 정정(810)의 조합이 패터닝 시스템의 수정 장치의 에러 정정 범위 내에 있거나 또는 적어도 에러 오프셋이 없는 경우보다 긴 시간 동안 에러 정정 범위 내에 잔류한다.
도 9를 참조하면, 에러 오프셋과 결합된 에러 정정의 예시적인 그래프가 도시된다. 이 예시에서 네거티브 에러 오프셋(930)이 적용된다. 네거티브 에러 오프셋(930)을 적용한 후에, 에러 정정(810)(즉, 에러 오프셋없이)과 네거티브 에러 오프셋(930)의 조합은 결과적인 에러 정정(910)에 의해 도시된다. 도 9에 도시된 바와 같이, 결과적인 에러 정정(910)은 연장된 시간주기(즉, 적어도 에러 오프셋이 없는 것보다 긴 시간 기간)에 걸쳐 패터닝 시스템의 수정 장치의 에러 정정 범위 내에 머무른다. 일 실시예에서, 시간주기는 패터닝 디바이스가 단일 기판 상에 패턴을 프린트하는 시간주기와 적어도 동일하다. 일 실시예에서, 결과적인 에러 정정(910)은 에러 정정 범위를 "클립"하지 않는다. 결과적인 에러 정정(910)은 시간이 지남에 따라 변하기 때문에, 정정은 동적 정정(dynamic correction)으로 지칭될 수 있다(그리고 동적 에러를 정정하기 위해 사용된다). 도 8 및 도 9는 상대적으로 연속적이고 상대적으로 부드러운(smooth) 에러 정정(810, 910)을 도시하지만, 에러 정정은 불연속적일 필요도 없고 불연속적일 수도 있다(예를 들어, 복수의 불연속을 포함하는 단계적 에러 정정).
동적 정정을 위해 에러 오프셋(이러한 네거티브 에러 오프셋 (930))을 도입하기 위해 다양한 방법이 수행될 수 있다. 예를 들어, 일 실시예에서, 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))을 사용하여 패터닝 디바이스를 수정함으로써 에러 오프셋이 도입된다. 일 실시예에서, 부가적으로 또는 대안적으로, 에러 오프셋은 예를 들어 에러 정정(810)를 적용하는 다운 스트림 수정 장치와 함께 사용하기 위한 조정 메커니즘(AM), 트랙 수정 장치 등과 같은 패터닝 시스템 내의 다른 수정 장치에 의해 도입된다.
일 실시예에서, 에러 정정(810)은 초기에 에러 정정 범위 밖에 있다(예를 들어, 상위 수정 한계(820)을 초과 또는 하위 수정 한계(840) 미만). 이것은 정적 에러(static error)로 칭해질 수 있다. 이 경우, 적절한 에러 오프셋이 도입되어 패터닝 시스템의 수정 장치의 에러 정정 범위 내에 에러 정정을 놓을 수 있다. 동적 에러와 마찬가지로, 일 실시 예에서, 에러 오프셋은 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))에 의하거나 및/또는 예를 들어 에러 정정(810)를 적용하는 다운 스트림 수정 장치와 함께 사용하기 위한 조정 메커니즘(AM), 트랙 수정 장치 등과 같은 패터닝 시스템 내의 다른 수정 장치에 의해 도입될 수 있다. 일 실시예에서, 정적 에러는 동적 에러와 결합되고, 따라서 에러 오프셋은 정정 에러와, 동적 에러의 전체가 아니라면 적어도 일부를 고려할 필요가 있을 것이다.
도 10을 참조하면, 에러 오프셋을 결합함으로써 에러 정정 방법의 실시예의 흐름도가 도시된다. 도 10의 흐름도에서 수행된 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다. 패터닝 디바이스를 포함하는 패터닝 프로세스에 대해 패터닝 에러 정보가 얻어진다. 일 실시예에서, 패터닝 에러 정보는 측정 및/또는 시뮬레이션에 의해 획득된다. 일 실시예에서, 패터닝 에러 정보는 오버레이 에러 및/또는 패터닝 디바이스 레지스트레이션 에러를 포함한다.
1010에서, 패터닝 에러 정보에 기초하여, 패터닝 에러가 지정된 시간 주기 동안(예를 들어, 처음부터, 일정한 유한 시간 동안 또는 항상) 패터닝 시스템(예를 들어, 패터닝 시스템(300))의 수정 장치의 (예를 들어, 상부 수정 한계(820)와 하부 수정 한계(840) 사이의) 일정한 수정 범위 내에서 정정 가능한지의 여부가 결정된다. 만약 패터닝 에러가 지정된 기간 동안 에러 정정 범위 내에서 정정 가능하지 않은 것으로 결정되면, 방법은 단계 1020로 진행한다. 그렇지 않으면, 본 방법은 종료된다.
1020에서, 패터닝 시스템의 수정 장치에 대한 패터닝 에러 오프셋은 패터닝 에러 정보에 기초하여 결정된다. 패터닝 에러 오프셋은 패터닝 에러 오프셋과 패터닝 에러의 조합이 적어도 지정된 시간 동안 패터닝 시스템의 변형 장치의 수정 범위 내에서 정정될 수 있도록 선택된다.
일 실시예에서, 패터닝 디바이스에 대한 제 1 수정 정보는 단계 1030에서 패터닝 에러 오프셋에 기초하여 생성된다. 패터닝 에러 오프셋의 적어도 일부는 제 1 수정 정보에 따라 정정된 패터닝 디바이스가 패터닝 시스템에서 사용된 이후에 패터닝 에러와 결합된다.
일 실시예에서, 제 1 수정 정보에 추가적으로 또는 대안적으로, 패터닝 시스템 내의 하나 이상의 수정 장치에 대한 제 2 수정 정보가 1030에서의 패터닝 에러 오프셋에 기초하여 생성된다. 패터닝 에러 오프셋의 적어도 일부는 제 2 수정 정보에 따라 패터닝 시스템의 하나 이상의 수정 장치가 조정된 후에 패터닝 에러와 조합된 패터닝 시스템이 패터닝 시스템에서 사용된다. 일 실시예에서, 하나 이상의 수정 장치는 조정기(AD), 조정기구(AM) 및/또는 트랙 내의 수정 장치를 포함한다. 일 실시예에서, 제 2 수정 정보는 패터닝 시스템의 복수의 수정 장치에 대해 생성되며, 이들은 함께 패터닝 오차 오프셋의 전부 또는 일부를 제공한다.
따라서, 일 실시예에서, 패터닝 시스템의 하나 또는 수정 장치의 전체 범위를 개선하기 위해 패터닝 오차 오프셋이 제공될 수 있다. 특히, 일 실시예에서, 패터닝 디바이스 정정(또는 다른 수정 장치에 의한 정정)이 구현될 수 있어 (예를 들어, 리소그래피 장치에서의 생산 동안 투영 시스템 및/또는 패터닝 디바이스의 가열 동안) 동적 패터닝 에러에 종속되는 경우 패터닝 시스템의 수정 장치의 이용 가능한 범위가 사용될 수 있다. 일례로서, 패터닝 디바이스 오프셋은 모델 1 및/또는 2의 특정 k- 파라미터에 대한 오프셋으로서 새로운 상이한 세트 포인트에 도입되어, 패터닝 에러가 세트 포인트 주변의 수정 장치 범위 내에 남게 된다. 이러한 수정 정보는 하나 이상의 패터닝 프로세스 파라미터(예를 들어, 오버레이) 및 패터닝 에러에 대해 수정할 수 있는 패터닝 시스템의 연관된 하나 이상의 수정 장치에 미치는 공지된 효과를 알면 유도될 수 있다. (가령, 에러가 투영 시스템 가열로부터 유도된다면, 조정 메커니즘(AM)이 사용될 수 있다.)
일 실시예에서, 추가적으로 또는 대안적으로, 패터닝 디바이스에 대한 수정 정보는 안정/정적으로 알려져 있는 패터닝 시스템의 하나 이상의 수정 장치에 의해 정정 가능한 에러를 제거하는데 사용된다. 따라서, 패터닝 시스템의 하나 이상의 수정 장치가 동적 변화/변동을 정정하는데 사용될 수 있다.
일 실시예에서, 수정 정보는 패터닝 시스템의 수정 장치에 의해 정정될 수 없는 인트라-필드 잔류 에러(intra-field residual errors)를 효과적으로 감소시킬 수 있고 및/또는 패터닝 시스템의 수정 장치에 의해 정정 가능한 인트라-필드 에러 핑거프린트(intra-field error fingerprint)을 유도할 수 있다. 이러한 수정 정보는 패터닝 디바이스 및/또는 패터닝 시스템의 하나 이상의 다른 수정 장치에 대한 수정일 수 있다. 일 실시예에서, 인트라-필드 에러 핑거프린트에 대응하는 패터닝 시스템의 하나 이상의 수정 장치에 대한 수정 정보가 제공된다.
일 실시예에서, 패터닝 에러의 정정의 일부분은 패터닝 시스템의 수정 장치들 사이 또는 패터닝 디바이스 수정과 패터닝 시스템의 하나 이상의 수정 장치들 사이에서 시프트될 수 있다. 예를 들어, 패터닝 시스템의 수정 장치에 의해 수정 가능한 에러의 적어도 일부는 패터닝 디바이스 수정에 의해 보정되도록 시프트될 수 있다. 예를 들어, 패터닝 시스템의 수정 장치에 의해 정정되지 않는 에러의 적어도 일부는 패터닝 디바이스 수정에 의해 정정되도록 시프트될 수 있고 정정 가능한 나머지를 남길 수 있다. 다른 예로서, 특정 수정 장치에 의해 정정 가능한 에러의 적어도 일부가 다른 수정 장치(패터닝 디바이스 수정에 대한 에러의 적어도 일부를 시프트하는 것을 통해 포함)에 의해 정정되도록 시프트될 수 있다. 다른 예로서, 수정 장치에 의해 정정할 수 없는 에러의 적어도 일부는 패터닝 디바이스 수정 및/또는 다른 수정 장치에 의해 정정되도록 변형될 수 있다. 일례로서, 모델 1 또는 2의 특정 k 항의 일부 정정은, 모델 1 또는 2의 또 다른 k 항이 패터닝 시스템의 수정 장치에 의해 정정될 수 있도록 패터닝 디바이스 수정에 의하여 이루어질 수 있다.
일 실시예에서, 최적화는 최저 인트라-필드 잔류(예를 들어, 최저 오버레이 에러 잔류)를 목표로 한다. 일 실시예에서, 최적화는, 패터닝 디바이스 수정 툴을 사용하여 패터닝 디바이스의 수정에 의하여 이용 가능한 공간 주파수 정정의 범위, 및/또는 패터닝 시스템의 하나 이상의 수정 장치들에 의해 이용 가능한 공간 주파수 정정의 범위를 특정하는 정보를 사용한다(예를 들어, 정보는 모든 수정 장치, 또는 수정 장치의 개별 또는 그룹들에 대해 지정될 수 있다). 일 실시예에서, 공간 주파수 정보는 상이한 방향(예컨대, x 방향, y 방향 등)에 대해 특정된다.
일 실시예에서, 자동 프로세스 제어(APC)는 패터닝 시스템의 하나 이상의 수정 장치를 사용하여 패터닝 에러를 정정하도록 구현된다. 일 실시예에서, APC는 피드백 기반 제어 시스템이다. 동작시, APC는 패터닝 에러의 파라미터 표현(예를 들어, 모델 1 및/또는 모델 2에서 k1 내지 k20 중 하나 이상)을 측정하고, 패터닝 시스템의 수정 장치에 보정을 적용하도록 명령하고, (예를 들어, 결합된 패터닝 에러를 임계치와 비교함으로써) 추가 정정을 적용할지 여부를 결정하기 위해 수정 장치에 의한 정정의 적용 후에 패터닝 에러의 파라미터 표현을 측정한 다음, 추가 보정이 바람직한 경우 패터닝 에러 측정과 정정 루프를 반복한다.
일 실시예에서, 하나 이상의 수정 장치들의 APC에서 중요한 세트-겟-델타(set-get delta), 잡음 또는 다른 비선형성이 있을 수 있다는 것이 발견되었다. 즉, 예를 들어, 수정 장치에 의한 수정을 위한 세트 포인트와 수정 장치에 의한 최종 정정 사이에는 불일치가 있을 수 있다. 따라서, 적용되도록 설정된 정정과 정정 적용 후의 측정된 패터닝 에러 사이의 불일치가 존재할 수 있으며, 이는 일 실시예에서 과 정정(overcorrection)으로 이어진다. 따라서, 일 실시예에서, 패터닝 에러의 정정이 안정화되고 패터닝 에러의 파라미터 표현이 임계치 아래로 저하될 때까지, 그러나 예를 들어 에러가 과 정정될 때까지, 복수의 정정의 적용이 필요할 수 있다. 세트-겟-델타, 잡음 및/또는 다른 비선형성은 본 명세서에서 개별적으로 또는 임의의 조합으로 비선형성으로 지칭된다.
따라서, 비 제한적인 특정예로서, k13 정정의 비선형성 때문에, 제어 루프는 정정을 적용한 후에 k13에 대해 0이 아닌 값을 측정한다. 제어 루프는 측정값이 약 k13까지 수렴될 때까지 추가 보정을 적용하여 과 보상을 한다. 예를 들어 약 k13 수준까지 내려가려면 약 3 번의 반복이 필요할 수 있다. k13이 많이 변경되면 제어 루프에 비선형성이 있다는 결론이다. 그 결과는 예를 들어 과 보상된 k13으로 인해 잔류(residuals)가 증가할 때 패터닝 에러(예를 들어, 오버레이 충격)일 수 있다. 과 정정된 k13에 의해, 패터닝 시스템(예를 들어, 리소그래피 장치) 최적화는 조정되지 않고, 예를 들어 리소그래피 장치 슬릿 잔류의 증가를 초래할 수 있다.
APC의 비선형성은 패터닝 시스템의 수정 장치에 의해 적용된 패터닝 에러 정정의 크기와 양의 상관 관계가 있다는 것이 밝혀졌다. 즉, 수정 장치에 의한 특정의 오류에 대한 정정량이 클수록 결과적인 비선형성이 커진다. 따라서, 예를 들어, 패터닝 시스템의 수정 장치에 의해 대량의 패터닝 에러 정정이 적용된 후에, 상당한 비선형성이 생성되어 피드백 신호(즉, 패터닝의 측정된 파라미터 표현)와 함께 APC에 포함될 수 있다. 결과적으로, 비선형성의 추가로 인해 정정 정확도가 상당히 감소될 수 있다.
도 11을 참조하면, 일정 시간(시간 0에서 시간 t2까지)에 걸친 패터닝 시스템의 수정 장치에 의한 에러 정정에 응답하여 발생할 수 있는 비선형 효과의 예시적인 그래프가 도시된다. 본 명세서의 설명은 비선형성으로서 잡음에 초점을 맞추지만, APC의 임의의 다른 비선형성(예를 들어, 수정 장치에 의한 비선형 에러 정정)에도 동일하게 적용 가능하다. 상술한 바와 같이, 패터닝 시스템의 수정 장치(예를 들어, 패터닝 시스템 (300))의 수정 범위는 하부 수정 한계(840)와 상부 수정 한계(820) 사이에 있다. 일 실시예에서, 그래프는 패터닝 시스템의 수정 장치에 의해 시간 경과에 따른 예시적 수정 또는 에러 정정(810)을 나타낸다. 에러 정정(810)은 시간 t0까지의 투영 시스템 가열 및/또는 패터닝 디바이스 가열과 같은 시변 효과로 인해 시간이 지남에 따라 증가한다. 시간 t0에서 시간 t2까지, 수정(810)은 클리핑으로 인해 패터닝 시스템의 수정 장치의 상부 수정 한계(820)로 제한된다. 즉, 추가 정정이 요구될 수 있지만 (클리핑으로 인해 적용될 수는 없지만) 에러 정정의 최대량이 수정 장치에 의해 적용된다. 나아가, 앞서 논의된 바와 같이, 제 1 잡음(940)은 수정(810)으로부터 발생된다. 이 경우, (일 실시예에서 앞서 논의된 바와 같이, 잡음은 수정 장치에 의한 에러 정정의 크기와 관련되기 때문에) 수정(810)으로부터의 제 1 잡음(940)은 시간 0으로부터 시간 t0까지 증가하고, (에러 정정 크기가 수정 장치에서 클리핑 되기 때문에) 시간 t0에서 시간 t2까지 편평하게 유지된다.
도 11은 또한, 에러 오프셋(930)이 적용된 후에 패터닝 시스템의 수정 장치에 의해 (t0부터 t2까지의) 시간 주기에 걸친 조합 패터닝 에러[즉, (예를 들어, 오류 오프셋 (930)과 같은) 에러 오프셋과 패터닝 에러의 조합]의 예시적 수정 또는 에러 정정(910)을 도시한다. 일 실시예에서, 결과적인 에러 정정(910)은, 도 11에 도시된 바와 같이, 패터닝 시스템의 수정 장치의 정정 범위 내에 머무른다. 에러 정정(910)은, 전술한 바와 같이, 시변 효과로 인해 시간 주기에 걸쳐 증가한다. 이 경우, 제 1 노이즈(940)과 유사하게, 제 2 노이즈(950)는 수정(910)으로부터 발생한다. 이 경우, 비-제로 노이즈는 오프셋(930)으로 인한 수정(810)과 비교하여 거의 즉각적으로 발생한다. 에러 정정(910)의 크기가 감소하기 때문에, 수정(910)으로부터의 제 2 노이즈(950)은 시간 0에서 시간 t1까지 감소한다. 제 2 노이즈(950)은 수정(910)의 크기가 증가함에 따라 시간 t1에서 시간 t2까지 증가한다. 바람직하게는, 시간 0에서 시간 t2까지의 제 2 노이즈(950)의 최대값은 제 1 노이즈(940)의 최대값보다 작다. 이는, 수정(910)의 최대 크기가 시간 0에서 시간 t2까지 수정(810)의 최대 크기보다 작기 때문이다.
노이즈에 기초하여 결정된 적절한 에러 오프셋(930)으로, 제 2 노이즈(950)의 최대량은 최소화될 수 있다. 일 실시예에서, 시간 0에서 시간 t2까지의 제 2 노이즈(950)의 최대량은, 시간 주기의 초기에서 (즉, 시간 0에서) 조합된 패터닝 에러의 수정이 시간 주기의 말기에서 (즉, 시간 t2에서) 조합된 패터닝 에러의 수정 값과 대략 동일한 절대값을 가질 때 최소화될 수 있다. 또는 보다 일반적으로, 일 실시예에서, 제 2 노이즈(950)의 최대량은, 시간 주기의 초기에서 (즉, 시간 0에서) 조합된 패터닝 에러의 수정이, 수정이 더 이상 현저한 방식으로 증가하고 있지 않는 (즉, 시간 t2와 같은 정상 상태 조건) 시간에서 조합된 패터닝 에러의 수정 값과 대략 동일한 절대값을 가질 때 최소화될 수 있다. 따라서, 일 실시예에서, 수정(910)은 0을 기준으로 본질적으로 중심화되어 있어서 수정의 최대 음의 값이 수정의 최대 양의 값과 거의 동일하다.
일 실시예에서, 제 1 노이즈(940)는 도 11에 도시된 바와 같이 시간 t4에서 제 2 노이즈(950)와 교차한다. 비록 제 2 노이즈(950)의 최대값은, 에러 오프셋 (930)의 도입으로 인해, 시간 주기(가령 시간 0에서 시간 t2)에 걸쳐 제 1 노이즈(940)의 최대값보다 작지만, 제 1 노이즈(950)가 거의 0의 값을 갖는 반면 제 2 노이즈(950)는 시간 주기의 초기에서 (즉, 시간 0에서) 비교적 큰 오프셋을 가진다. 거의 시간 0에서 상대적으로 큰 제 2 노이즈(950)는 패터닝 에러의 정정의 정확도에 악영향을 줄 수 있다. 또한, 제 2 노이즈(950)는 도 11에 도시된 바와 같이 시간 0에서 시간 t4까지의 대응하는 제 1 노이즈(940)보다 크게 남아 있다. 일 실시예에서, 에러 오프셋(930)의 도입 후의 초기 잡음은 감소된다. 다양한 방법들이 에러 오프셋(930)의 도입 후에 이러한 초기 잡음을 감소시키는데 사용될 수 있다. 이들 방법은 최적 성능을 위해 단독으로 또는 조합하여 수행될 수 있다.
에러 오프셋(930)이 적용되는 실시예에서, 패터닝 시스템의 수정 장치는 초기 잡음을 감소시키기 위해 시간 0 이후의 특정 기간 후에 그의 보정을 적용하기 시작할 수 있다. 예를 들어, 패터닝 시스템의 수정 장치는 대략 시간 t1에서 그 보정을 적용하기 시작할 수 있다. 결과적으로, 노이즈는 약 0에서 시작하고, t1에서 t2까지의 제 2 노이즈(950)의 최대값은 동일한 시간 주기에서 여전히 제 1 노이즈(940)의 최대값 이하로 유지된다. 이 경우, 다른 수정 장치는 시간 0으로부터 대략 시간 t1까지의 시간 주기에서 정정을 적용할 수 있다.
일 실시예에서, 보다 작은 에러 오프셋(930)이 도입되어 초기 잡음이 감소된다. 일 실시예에서, 보다 작은 에러 오프셋(930)은, 수정(910)이 0을 기준으로 중심화되어 있지 않지만 제 1 노이즈(940)의 것보다 더 작은 최대치를 갖는 제 2 노이즈(950)를 야기하며(yield) 더 큰 에러 오프셋(930)을 갖는 제 2 노이즈(950)보다 더 높다. 이러한 실시예에서는, 수정(910)은 한계(820)에서 클리핑을 여전히 피할 수 있을 것이다. 일 실시예에서, 더 작은 에러 오프셋(930)은, 수정(910)이 0에 중심을 두지 않지만 일부 시점(가령, t2)에서 제 1 노이즈(940)와 동일한 최대값을 갖는 제 2 노이즈(950)를 생성하도록 한다. 따라서, 수정(910)은 이 시점에서 한계(820)에서 클립할 수 있다. 그러나, 그 시점까지, 제 2 노이즈(950)은 일반적으로 노이즈(940)보다 낮은 값을 가질 수 있다.
일 실시예에서, 패터닝 시스템의 2 이상의 수정 장치가 조합된 패터닝 에러를 정정하는데 사용될 수 있다. 예를 들어, 조합된 패터닝 오차의 적어도 일부는 시간 주기(예를 들어, 시간 0에서 시간 t2까지) 동안 패터닝 시스템의 둘 이상의 수정 장치 간에 동적으로 할당된다. 또한, APC 또는 다른 컴퓨터 시스템은 각각의 할당된 패터닝 에러의 정정을 적용하기 위해 각각의 할당된 패터닝 에러에 따라 패터닝 시스템의 수정 장치 각각에 대한 수정 정보를 생성할 수 있다. 결과적으로, 패터닝 시스템의 수정 장치 각각은 (예를 들어, 수정(950)에 도시된 바와 같이) 조합된 패터닝 에러의 일부만을 보정한다. 따라서, 수정 장치들 각각으로부터 발생하는 노이즈는, 예를 들어, 보다 낮은 크기의 정정이 적용되기 때문에, 시간 주기에 걸쳐 감소된다. 따라서, 결과적인 노이즈의 최대값 및 시간 0에서의 초기 노이즈는 상당히 감소될 수 있다. 또한, 조합된 패터닝 에러를 정정하는 패터닝 시스템의 2 이상의 수정 장치를 사용하여, 정적 에러 오프셋(예를 들어, 패터닝 디바이스 정정에 의해 생성된 에러 오프셋(930))이 적용될 수 있다.
앞선 논의에서, 에러 오프셋(예를 들어, 에러 오프셋(930))은 클리핑을 피하기 위해 적용된다. 그러나, 이는 패터닝 시스템의 2 이상의 수정 장치가 패터닝 에러를 정정하기 위해 이용 가능할 때 필요하지 않을 수도 있다. 예를 들어, 패터닝 에러는 패터닝 시스템의 2 이상의 수정 장치들 사이에 적어도 일정 기간 (예를 들어, 시간 0 내지 시간 t2) 동안 할당될 수 있다. 그러나 에러 오프셋은 여전히 비선형 효과를 줄이기 위해 사용될 수 있다. 따라서, 비록 패터닝 에러가 (클리핑을 초래하는 도 11에 도시된 바와 같이) 시간 t0 후에 패터닝 시스템의 수정 장치의 수정 상한(820)을 초과하더라도, 패터닝 시스템의 각 수정 장치에 대한 할당된 패터닝 에러가 크게 감소한다. 예를 들어, 수정 장치들 중 하나는 클립하지 않거나 훨씬 늦은 시간까지 클립하지 않을 수 있다. 따라서, 각 수정 장치로부터 결과적인 비선형 효과는 시간 주기에 걸쳐 상당히 감소될 수 있다.
따라서, 하나 이상의 수정 장치에 대한 수정 정보를 통해 오프셋이 적용되면, (예를 들어, 패터닝 디바이스 수정을 통해) 정적 오프셋으로서 오프셋의 일부와 하나 이상의 수정 장치들을 경유하여 오프셋의 일부를 적용하거나 하나 이상의 수정 장치들(예를 들어, 둘 이상의 수정 장치) 사이에서 오프셋의 일부 또는 전부를 적용하는 것들 사이에서 선택이 이루어질 수 있다. 따라서, 오프셋의 적절한 (최적화된) 할당이 결정될 수 있다.
따라서, 보다 일반적으로, 비선형성의 효과(예를 들어, 세트-겟 델타)를 최저 또는 하위 수준으로 감소시키면서 원하는 정정을 얻기 위한 수정 장치 사용/ 패터닝 디바이스 수정의 최상, 최적의 또는 개선된 조합에 대한 선택이 이루어질 수 있다. 따라서, 오프셋은 (예를 들어, 패터닝 디바이스 수정에 의해 만들어진) 완전히 정적 오프셋 일 수 있다. 또는, 오프셋은 (예를 들어, 하나 이상의 수정 장치에 의해 만들어진) 완전히 동적일 수 있다. 또는 오프셋은 동적 오프셋과 정적 오프셋의 조합일 수 있다. 그리고, 동적 및/또는 정적 오프셋의 선택 내에서, 정적 오프셋은 하나 이상의 수정 장치에 의해 또는 패터닝 디바이스 수정에 의해 만들어질 수 있고 및/또는 동적 오프셋은 하나 이상의 수정 장치에 의해 만들어질 수 있다. 어느 것이 선택될지의 선택은 정정되어야 할 에러와 비선형성의 효과(예를 들어, 세트-겟 델타)를 낮추는 능력에 대한 함수이다. 또한, 제한없이, 오프셋은 패터닝 프로세스 내의 임의의 위치에서 비선형성의 효과를 개선하도록 패터닝 프로세스 내의 임의의 위치에 적용될 수 있다. 예를 들어, 오프셋은 트랙 내의 비선형성을 정정하기 위해 리소그래피 장치에 적용될 수 있다(또는 그 반대). 선택적으로 또는 부가적으로, 예를 들어, 에칭 툴에서 비선형성을 정정하기 위해 리소그래피 장치에 오프셋이 적용될 수 있다(또는 그 반대). 선택적으로 또는 부가적으로, 예를 들어, 오프셋이 화학 기계적 평탄화 툴에서 비선형성을 정정하기 위해 리소그래피 장치에 적용될 수 있다(또는 그 반대). 선택적으로 또는 부가적으로, 예를 들어, 리소그래피 장치에 오프셋을 적용하여 증착 도구의 비선형성을 정정할 수 있다(또는 그 반대).
따라서, 일 실시예에서, 수정 장치의 비선형 거동(예를 들어, 수정 장치의 세트-겟 델타로서 나타나는 비선형 거동)의 영향을 감소시키기 위해 수정 장치 외부의 조정(예를 들어, 정적 및/또는 동적 오프셋)이 적용된다. 일 실시예에서, 조정은 다른 수정 장치 및/또는 패터닝 디바이스 수정에 의해 이루어질 수 있다. 일 실시예에서, 수정 장치들의 조합은 특정 정정을 더 좋게 또는 가장 잘 만들기 위해 선택되고, 하나 이상의 수정 장치의 비선형 거동의 더 낮은 또는 가장 낮은 효과(예를 들어, 세트-겟 델타의 효과 감소)에 의해 선택된다. 이는 예를 들어 APC 피드백 루프에서의 잡음을 감소시킬 수 있다.
본 명세서에서 논의된 바와 같이, 일 실시예에서, 수정 정보는 패터닝 디바이스를 수정하고 및/또는 패터닝 시스템의 수정 장치를 제어하기 위해 사용될 수 있다.
클램핑, 가열 및 패터닝 시스템의 패터닝 디바이스에 적용되는 다른 조건을 고려할 때 패터닝 디바이스가 깨질 수 있다는 것이 밝혀졌다. 예를 들어, 패터닝 디바이스 또는 패터닝 프로세스에서의 에러를 정정하기 위해 본 명세서에 기재된 패터닝 디바이스에 대한 수정이 이루어질 수 있다. 일 실시예에서, 이러한 수정은 패터닝 디바이스에서의 재료 특성 변화(예를 들어, 패터닝 디바이스의 변형을 수반할 수 있는 국부 밀도 및/또는 투과 변화)를 유도하는 것을 포함한다. 그러나, 그러한 변형은 패터닝 디바이스에서 균열을 일으키지 않을 수도 있지만, 패터닝 시스템의 패터닝 디바이스에 적용되는 추가 조건 (클램핑, 가열 등)은 패터닝 디바이스의 균열로 이어질 수 있거나 이어짐이 현실화되었다. 따라서, 본 명세서에서 설명된 바와 같은 패터닝 디바이스의 수정이 크래킹의 높은 위험으로 인식하지 못한 채 이어질 수 있다. 이는 고비용의 손상, 가령, 고가의 패터닝 디바이스 자체, 패터닝 시스템의 오염, 중단 시간 및 수리/교체 시간 등을 초래할 수 있다.
따라서, 일 실시예에서, 패터닝 시스템 거동 지식 및/또는 패터닝 시스템 모델은 실제 또는 계획된 패터닝 디바이스 수정과 함께 패터닝 디바이스의 실제 또는 예측 균열의 표시에 도달하는데 사용된다. 일 실시예에서, 패터닝 시스템 거동 지식은 패터닝 시스템의 패터닝 디바이스의 온도 및/또는 변형 측정치를 포함한다. 일 실시예에서, 패터닝 시스템 모델은 패터닝 시스템의 패터닝 디바이스의 예상 온도 및/또는 변형의 모델을 포함한다. 일 실시예에서, 모델은 경험적 측정에 기초하고 및/또는 제 1 원리에 기초하여 계산된다(예를 들어, 패터닝 디바이스 상의 방사선의 공간 분포, 방사선의 에너지, 슬릿 프로파일 등을 기초로 하여 계산, 및/또는 클램핑 압력에 기초하여 계산, 및/또는 패터닝 시스템에서의 진동에 기초하여 계산, 및/또는 펠리클로부터의 응력에 기초하여 계산). 패터닝 시스템 정보는 사용(또는 휴지 시간) 동안의 측정, 패터닝 시스템 세팅, 패터닝 시스템 캘리브레이션 등으로부터 얻을 수 있다. 일 실시예에서, 실제 또는 의도한 패터닝 디바이스 수정은 패터닝 디바이스에서의 재료 특성 변화의 공간 위치 정보를 포함한다.
일 실시예에서, 예를 들어, 패터닝 디바이스 변경들로 인해 발생하는 왜곡 프로파일은 패터닝 시스템으로 인해 패터닝 디바이스의 왜곡 프로파일과 결합(예를 들어, 합산)되어 조합된 왜곡 프로파일을 얻을 수 있다. 예를 들어, 패터닝 시스템 거동 지식 및/또는 패터닝 시스템 모델은 실제 또는 의도된 패터닝 디바이스 수정과 함께 패터닝 디바이스의 변형(strain) 또는 응력(stress)의 공간 분포에 도달하도록 사용될 수 있다. 공간 분포 또는 프로파일은 2 차원 또는 3 차원일 수 있다. 또한, 공간 분포 또는 프로파일은 시변일 수 있다.
크랙의 측정은 왜곡 프로파일을 평가(예를 들어, 변형 또는 응력의 공간 분포를 평가)함으로써 결정될 수 있다. 예를 들어, 변형 또는 응력이 특정 임계값을 초과하면 균열이 발생할 수 있다. 일 실시예에서, 패터닝 시스템 거동 지식 및/또는 패터닝 시스템 모델은, 크래킹 시간이 예측될 수 있도록 온도 및/또는 변형(deformation)의 공간 분포에 대한 시간 정보를 포함한다.
크래킹이 예측되면, 하나 이상의 조치가 취해질 수 있다. 일 실시예에서, 패터닝 프로세스 내의 하나 이상의 단계들은 패터닝 디바이스의 응력 또는 변형을 감소시키도록 변경된다. 예로서, 냉각주기가 도입되거나 연장되거나 및/또는 방사선의 강도가 변경될 수 있다. 다른 예로서, 클램핑 압력은 일정 기간 동안 감소되거나 해제될 수 있다. 일 실시예에서, 패터닝 디바이스의 수정은 패터닝 디바이스에 적용되기 전에 변경되거나, 패터닝 디바이스의 추가 수정이 이루어진다. 일 실시예에서, 패터닝 시스템의 수정 장치에 의해 이루어진 수정은 패터닝 디바이스 수정 툴을 사용하여 패터닝 디바이스에 대한 수정과 함께 최적화되어 크랙의 위험이 감소되거나 제거된다. 일 실시예에서, 비-수정 장치 조정(예를 들어, 냉각주기 추가)은 패터닝 시스템의 수정 장치에 의해 이루어진 수정과 패터닝 디바이스 수정 툴을 사용하여 패터닝 장치에 대한 수정으로 동시-최적화된다. 일 실시 예에서, 동시-최적화(co-optimization)는 지정된 시간주기(예를 들어, 한정된 시간량, 항상 등)에 걸친 전체 패터닝 디바이스 변형이 패터닝 디바이스 크래킹 임계치 내에 머무르게 하는 것이다.
따라서, 일 실시예에서, 패터닝 디바이스 변형 툴에 의해 이루어진 패터닝 디바이스 수정에 관한 정보와 함께 패터닝 프로세스에서의 패터닝 디바이스 변형에 관한 정보의 조합은 크랙 동작의 예측을 가능하게 한다. 또한, 일 실시예에서, 패터닝 시스템의 하나 이상의 변화, 패터닝 디바이스의 변형 및/또는 패터닝 디바이스의 변형 장치에 의한 조정은, 패터닝 시스템의 전체 패터닝 디바이스 변형이 크래킹 임계값 내에 머무르는 것을 제공하도록 사용된다.
전술한 바와 같이, 패터닝 디바이스 변형 툴(예를 들어, 패터닝 디바이스 변형 툴(320))에 의한 수정 후에, 패터닝 디바이스는 패터닝 시스템(예를 들어, 패터닝 시스템 (300))에서의 사용 중에 크랙의 위험이 더 높다. 따라서, 도 12를 참조하면, 패터닝 디바이스 크랙 방지 방법의 실시예의 흐름도가 도시된다. 도 12의 흐름도에서 수행된 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다.
1100에서, 패터닝 디바이스의 수정 정보가 얻어진다. 일 실시예에서, 수정 정보는 수정의 공간 분포 정보를 포함한다. 일 실시예에서, 수정 정보는 패터닝 프로세스를 위한 패터닝 디바이스에 대해 패턴 수정 툴에 의해 만들어 지거나 변경될 수정을 표현한다.
1110에서, 패터닝 시스템에서 발생하는 패터닝 디바이스의 온도 및/또는 변형 공간 분포가 얻어진다. 일 실시예에서, 패터닝 디바이스의 온도 및/또는 분포는 모델로부터 (예를 들어, 시뮬레이션을 통해) 및/또는 측정에 의해 얻어진다.
1120에서, 패터닝 디바이스의 크래킹 거동은 패터닝 디바이스의 변형 정보에 기초하고 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 예측된다. 일 실시예에서, 단계 1120은 단계 1124 및 단계 1128을 포함할 수 있다. 1124에서, 패터닝 디바이스의 수정 정보에 기초하고 패터닝 프로세스 내 패터닝 디바이스의 온도 및/또는 변형의 공간 분포에 기초하여 패터닝 디바이스의 응력 또는 변형 맵이 결정된다. 1128에서, 크래킹의 측정은 패터닝 디바이스의 응력 또는 변형 맵에 기초하여 결정된다.
1130에서, 패터닝 디바이스 크랙 임계치를 통과하는 크랙의 측정에 응답하여 패터닝 디바이스가 크랙킹될 것으로 예측되는 것으로 결정된다. 일 실시예에서, 크래킹의 측정은 패터닝 디바이스 크랙 임계치를 통과하는지 여부에 대해 평가되는 크래킹 수를 포함한다. 패터닝 디바이스가 크래킹될 것으로 예측되면, 이 방법은 1140으로 진행한다. 그렇지 않은 경우, 패터닝 디바이스는 크랙이 발생되지 않을 것으로 예측되고 그 방법은 종료된다.
1140에서, 균열의 위험을 제거하지는 않지만 감소시키기 위해 하나 이상의 조치가 취해진다. 일 실시예에서, 패터닝 프로세스 내의 하나 이상의 단계들은 패터닝 디바이스의 응력 또는 변형을 감소시키도록 변경된다. 예로서, 냉각주기가 도입되거나 연장될 수 있다. 다른 예로서, 클램핑 압력은 일정 기간 동안 감소되거나 해제될 수 있다. 일 실시예에서, 패터닝 디바이스의 수정은 패터닝 디바이스에 적용되기 전에 변경되거나 패터닝 디바이스의 추가 수정이 이루어진다. 일 실시예에서, 패터닝 시스템의 수정 장치에 의해 이루어진 수정은 패터닝 디바이스 수정 툴을 사용하여 패터닝 디바이스에 대한 수정과 함께 최적화되어 크랙의 위험이 감소되거나 제거된다. 일 실시예에서, 비-수정 장치 조정(예를 들어, 냉각주기 추가)은 패터닝 시스템의 수정 장치에 의해 이루어진 수정과 패터닝 장치 수정 도구를 사용하여 패터닝 장치에 대한 수정으로 동시-최적화된다. 일 실시예에서, 동시-최적화(co-optimization)는 지정된 시간주기(예를 들어, 한정된 시간량, 항상 등)에 걸친 전체 패터닝 디바이스 변형이 패터닝 디바이스 크래킹 임계치 내에 머무르게 하는 것이다.
일 실시예에서, 단계 1140은, 패터닝 디바이스 크랙킹 임계치로 크랙의 위험을 방지하기 위해 패터닝 디바이스의 수정을 구현하도록 패터닝 디바이스 수정 툴에 명령하는 제 1 수정 정보를 생성하는 단계를 포함한다. 일 실시 형태에서, 제 1 수정 정보는 동시 최적화에 기초한다. 일 실시예에서, 제 1 수정 정보는 패터닝 디바이스 수정 툴에 전송된다. 일 실시예에서, 단계 1140는 추가적으로 또는 대안적으로, 패터닝 시스템의 하나 이상의 수정 장치에 의한 조정을 구현하도록 패터닝 시스템에 명령하는 제 2 수정 정보를 생성하는 단계를 더 포함한다. 일 실시 형태에서, 제 2 수정 정보는 동시 최적화에 기초한다. 일 실시예에서, 제 2 수정 정보는 패터닝 시스템의 하나 이상의 수정 장치로 전송된다.
그 다음, 방법은 1120으로 복귀한다. 반복적인 수정 방법은 크래킹의 측정이 패터닝 디바이스 크래킹 임계치 내에 있을 때까지 계속될 수 있다.
도 13을 참조하면, 패터닝 디바이스 크랙 방지 방법의 실시예의 흐름도가 도시된다. 도 13의 흐름도에서 수행된 방법은 패터닝 디바이스 크랙 방지를 위한 노광 동안 패터닝 시스템(300)에 의해 수행될 수 있다. 1210에서, 패터닝 시스템 내의 패터닝 디바이스의 공간 온도 및/또는 변형 분포가 결정된다. 일 실시예에서, 패터닝 디바이스의 공간 온도 및/또는 변형 분포는 패터닝 시스템(예를 들어, 패터닝 시스템(300))의 온도 및/또는 변형 센서에 의해 결정된다. 일 실시예에서, 패터닝 디바이스의 공간 온도 및/또는 변형 분포는 패터닝 디바이스의 표면상 또는 그 부근의 복수의 위치에서의 온도 및/또는 변형의 측정에 기초하여 유도된다. 일 실시예에서, 패터닝 디바이스는 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))에 의해 정정되었다.
1220에서, 패터닝 디바이스의 크랙킹 거동에 대한 예측이 온도 및/또는 변형 분포에 기초하여 얻어진다. 일 실시예에서, 패터닝 시스템은 패터닝 디바이스의 온도 및/또는 변형 분포를 소프트웨어 애플리케이션(330)에 전송한다. 패터닝 시스템은 나아가 패터닝 디바이스의 온도 및/또는 변형 분포와 소프트웨어 애플리케이션(330)으로부터 패터닝 디바이스에 대한 수정 정보에 기초하여 패터닝 디바이스의 크랙킹 거동에 대한 예측을 획득한다.
1230에서, 패터닝 시스템에서 패터닝 디바이스의 사용은 패터닝 디바이스가 깨졌거나 깨질 것이라는 표시에 응답하여 방지된다. 선택적으로, 단계 1240에서, 패터닝 디바이스는 패터닝 시스템에서 패터닝 디바이스의 사용을 방지한 후에 수정을 위해 패터닝 디바이스 수정 툴로 보내진다.
패터닝 시스템(예를 들어, 패터닝 시스템(300)) 및 패터닝 디바이스 모두는 패터닝 시스템 및 패터닝 디바이스를 갖는 기판을 생성하는데 에러를 야기할 수 있다. 패터닝 시스템 및 패터닝 디바이스 조합의 선택은 예를 들어 패터닝 시스템에 대한 정정 가능 및 비-정정 가능 오류의 크기를 결정한다. 따라서, 패터닝 시스템과 패터닝 디바이스의 최적 조합을 제공하는 방법이 제공된다.
도 14를 참조하면, 패터닝 디바이스 대 패터닝 디바이스를 매칭하는 방법의 실시예의 흐름도가 도시된다. 실시예에서, 패터닝 디바이스 대 패터닝 디바이스는 동일한 패터닝 시스템을 사용하는 상이한 패터닝 디바이스의 자격을 포함한다. 도 14의 흐름도에서 수행된 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다.
1300에서, 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공되는 제 1 패턴의 측정 결과 및/또는 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공될 제 1 패턴에 대한 시뮬레이션 결과가 얻어진다. 단계 1310에서, 제 1 에러 정보는 제 1 패턴의 측정 및/또는 시뮬레이션 결과에 기초하여 유도된다. 일 실시예에서, 제 1 에러 정보는 제 1 패터닝 디바이스 레지스트레이션 에러 및/또는 제 1 오버레이 에러를 포함한다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다.
1320에서, 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공되는 제 2 패턴에 대한 측정 결과 및/또는 패터닝 시스템 내의 제 2 패터닝 디바이스에 의해 제공될 제 2 패턴에 대한 시뮬레이션 결과가 얻어진다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 동일한 층에서 생성된다. 일 실시예에서, 제 1 패턴은 제 2 패턴과 다른 기판에서 생성된다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 상이한 층들에서 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 동일한 패터닝 디바이스의 상이한 복사본이다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 상이한 패터닝 디바이스이다.
단계 1330에서, 제 2 에러 정보는 제 2 패턴의 측정 및/또는 시뮬레이션 결과에 기초하여 결정된다. 일 실시예에서, 제 2 에러 정보는 제 2 패터닝 디바이스 레지스트레이션 에러 및/또는 제 2 오버레이 에러를 포함한다. 일 실시예에서, 제 2 오차 정보는 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다
1340에서, 제 1 에러 정보와 제 2 에러 정보 간의 차이가 결정된다. 1350에서, 제 1 에러 정보와 제 2 에러 정보 간의 차이가 허용 한계치 내에 있는지가 결정된다. 허용 오차 임계치를 넘지 않는 제 1 에러 정보와 제 2 에러 정보 간의 차이에 응답하여, 본 방법은 종료된다. 그렇지 않으면, 방법은 1360으로 진행한다.
1360에서, 제 1 패터닝 디바이스 및/또는 제 2 패터닝 디바이스에 대한 수정 정보가 제 1 에러 정보와 제 2 에러 정보 간의 차이에 기초하여 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및/또는 제 2 패터닝 디바이스가 수정 정보에 따라 수정된 후에, 제 1 에러 정보와 제 2 에러 정보 간의 차이가 특정 범위 내에서 감소된다. 따라서, 일 실시예에서, 제 1 및/또는 제 2 패터닝 디바이스는 여전히 제 1 패터닝 디바이스와 제 2 패터닝 디바이스 사이의 오차의 차이가 감소되는 것을 제외하고는 나머지 에러를 갖는다. 일 실시예에서, 수정은 제 1 및 제 2 패터닝 디바이스들 사이에 배분된다.
그 다음, 상기 방법은 수정 정보가 생성된 패터닝 디바이스(들)에 따라 1300, 1320 또는 둘 모두로 복귀할 수 있다. 이 반복적인 수정 방법은 제 1 에러 정보와 제 2 에러 정보 간의 차이가 범위 내에 있을 때까지 계속될 수 있다.
도 14의 흐름도에서 수행되는 방법은 상이한 사용 케이스들에 대해 수행될 수 있다. 제 1 사용예에서, 다수의 상이한 패터닝 디바이스가 동일한 패터닝 시스템에 의해 동일한 층을 처리하는데 사용된다. 예를 들어, 첫 번째 사용 사례는 더블 패터닝 적용의 경우일 수 있다. 그러므로, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 이 경우 상이한 패터닝 디바이스이다. 이 방법을 구현한 후에, 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴 (320))을 사용하여 제 1 패터닝 디바이스, 제 2 패터닝 디바이스, 또는 양자 모두를 정정함으로써, 제 1 패턴, 제 2 패턴 또는 둘 모두와 관련된 에러가 감소될 수 있다. 이 사용 케이스는 "인트라레이어 플리트 매칭(Intralayer Fleet Matching)"이라고 칭해질 수 있다.
제 2 사용예에서, 동일한 패터닝 디바이스의 다수의 복사본은 동일한 패터닝 시스템에 의해 동일한 층을 처리하는데 사용된다. 그러므로, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 이 경우에 동일한 패터닝 디바이스의 상이한 복사본이다. 동일한 패터닝 디바이스의 다수의 복사본이 예를 들어 패터닝 디바이스 가열로 인한 오버레이 에러를 제어하는데 사용될 수 있다. 패터닝 디바이스의 제 1 복사본은 패터닝 디바이스의 제 2 복사본으로 대체될 수 있다. 이 두 번째 사용 사례에 대한 방법의 적용은 패터닝 공정을 균일하게 유지함으로써 그러한 교체를 가능하게 할 수 있다. 또한, 이 사용 경우는 손상되거나 오염된 패터닝 디바이스의 제 1 복사본에 응답하여 패터닝 디바이스의 제 1 복사본을 패터닝 디바이스의 제 2 복사본으로 교체하는 것에 적용 가능할 것이다. 이 방법의 사용 케이스는 "인트라필드 플리트 매칭(Intrafield Fleet Matching)"으로 칭해질 수 있다.
제 3 사용예에서, 다수의 상이한 패터닝 디바이스가 동일한 패터닝 시스템에 의해 상이한 층을 처리하는데 사용된다. 그러므로, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 이 경우 상이한 패터닝 디바이스이다. 상기 방법을 구현한 후에, 제 1 패터닝 디바이스에 의한 제 1 패턴과 제 2 패터닝 디바이스에 의한 제 2 패턴 간의 오차 차이 (예를 들어, 오버레이 오차)는 제 1 패터닝 디바이스, 제 2 패터닝 디바이스 또는 이들 모두를 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))을 포함할 수 있다. 이 방법의 사용 사례는 "스택 플리트 매칭(Stack Fleet Matching)"이라고 할 수 있다.
도 15를 참조하면, 패터닝 디바이스 대 패터닝 디바이스를 매칭하는 방법의 실시예의 흐름도가 도시된다. 패터닝 디바이스 대 패터닝 디바이스 매칭은 동일한 패터닝 디바이스 또는 상이한 패터닝 시스템을 사용하는 상이한 패터닝 디바이스의 자격을 수반한다. 도 15의 흐름도에서 수행된 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수있다.
1400에서, 제 1 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공되는 제 1 패턴의 측정 결과 및/또는 제 1 패터닝 디바이스에 의해 제공될 제 1 패턴의 시뮬레이션 결과가 얻어진다. 1410에서, 제 1 에러 정보는 제 1 패턴의 측정 및/또는 시뮬레이션 결과에 기초하여 결정된다. 일 실시예에서, 제 1 에러 정보는 제 1 패터닝 시스템에서 제 1 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 제 1 패터닝 시스템에서 제 1 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 도출된다. 일 실시예에서, 제 1 에러 정보는 제 1 패터닝 디바이스 레지스트레이션 에러 및/또는 제 1 오버레이 에러를 포함한다.
단계 1420에서, 제 2 패터닝 시스템에서 제 2 패터닝 디바이스에 의해 제공되는 제 2 패턴의 측정 결과 및/또는 제 2 패터닝 디바이스에 의해 제공될 제 2 패턴에 대한 시뮬레이션 결과가 얻어진다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 동일한 층에서 생성된다. 일 실시예에서, 제 1 패턴은 제 2 패턴과 다른 기판 상에 생성된다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 상이한 층들에서 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 동일한 패터닝 디바이스의 상이한 복사본이다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 상이한 패터닝 디바이스이다.
단계 1430에서, 제 2 패턴의 측정 또는 시뮬레이션 결과에 기초하여 제 2 에러 정보가 결정된다. 일 실시예에서, 제 2 에러 정보는 제 2 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 제 2 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 에러 정보는 제 2 패터닝 디바이스 레지스트레이션 에러 및/또는 제 2 오버레이 에러를 포함한다.
1440에서, 제 1 에러 정보와 제 2 에러 정보 간의 차이가 결정된다. 1450에서, 제 1 에러 정보와 제 2 에러 정보 간의 차이가 소정의 허용 범위 내에 있는지 여부가 판정된다. 제 1 에러 정보와 제 2 에러 정보 간의 차이가 허용 오차 범위 내에 있는 것에 응답하여, 본 방법은 종료된다. 그렇지 않으면, 방법은 1460으로 진행한다.
단계 1460에서, 제 1 패터닝 디바이스 및/또는 제 2 패터닝 디바이스에 대한 수정 정보가 제 1 오류 정보와 제 2 오류 정보 간의 차이에 기초하여 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및/또는 제 2 패터닝 디바이스가 수정 정보에 따라 수정된 후에, 제 1 에러 정보와 제 2 에러 정보 간의 차이가 특정 범위 내로 감소된다. 따라서, 일 실시예에서, 제 1 및 / 또는 제 2 패터닝 디바이스는 여전히 제 1 패터닝 디바이스와 제 2 패터닝 디바이스 사이의 오차의 차이가 감소되는 것을 제외하고는 나머지 에러를 갖는다. 일 실시예에서, 수정은 각각의 패터닝 시스템이 차이의 전부 또는 일부를 정정하는 능력에 기초하여 제 1 및 제 2 패터닝 디바이스들 사이에 분배된다. 예를 들어, 제 1 패터닝 시스템은 제 2 패터닝 시스템보다 상기 차이 내에서 특정 공간 분해능의 에러를 처리하는 것이 더 좋을 수 있다.
일 실시예에서, 제 1 패터닝 시스템의 수정 장치 및/또는 제 2 패터닝 시스템의 수정 장치에 대한 수정 정보가 생성된다. 일 실시예에서, 제 1 및 제 2 패터닝 디바이스와 제 1 및 제 2 패터닝 시스템 간의 최적의 조합의 정정을 결정하기 위해 동시-최적화가 수행된다.
그 다음, 방법은 수정 정보가 생성된 패터닝 디바이스(들)에 따라 1400, 1420 또는 둘 모두로 복귀할 수 있다. 이러한 반복적인 수정 방법은 제 1 에러 정보와 제 2 에러 정보 간의 차이가 특정 범위 내에 있을 때까지 계속될 수 있다.
도 15의 흐름도에서 수행된 방법은 상이한 사용 케이스들에서 수행될 수 있다. 제 1 사용예에서는, 상이한 패터닝 시스템에 의해 동일한 층을 처리하기 위해 다수의 상이한 패터닝 디바이스가 사용된다. 예를 들어, 첫 번째 사용 케이스는 이중 패터닝 응용 의 경우일 수 있다. 그러므로, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 이 경우 상이한 패터닝 디바이스이다. 이 방법을 구현한 후에, 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 변형 툴(320))을 사용하여 제 1 패터닝 디바이스, 제 2 패터닝 디바이스, 또는 양자 모두를 보정함으로써, 제 1 패턴, 제 2 패턴 또는 둘 모두와 관련된 에러가 감소될 수 있다. 이 사용 케이스는 "인트라레이어 플리트 매칭(Intralayer Fleet Matching)"이라고 할 수 있다.
제 2 사용예에서, 동일한 패터닝 디바이스의 다수의 복사본은 상이한 패터닝 시스템에 의해, 예를 들어 동일한 기판 상에 또는 상이한 기판 상에 있는 동일한 층을 처리하는데 사용된다. 그러므로, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 이 경우에 동일한 패터닝 디바이스의 상이한 복사본이다. 동일한 패터닝 디바이스의 다수의 복사본은 다수의 패터닝 시스템에 걸쳐 대량 생산을 가능하게 할 수 있다. 이 두 번째 사용 케이스에 대한 방법의 적용은 다중 패터닝 시스템에 걸쳐 균일한 패터닝 프로세스를 유지할 수 있게 한다. 이 방법의 사용 케이스는 "인트라필드 플리트 매칭(intrafield fleet matching)"라고 할 수 있다.
제 3 사용예에서는, 상이한 패터닝 시스템에 의해 상이한 층을 처리하기 위해 다수의 상이한 패터닝 디바이스가 사용된다. 그러므로, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 이 경우 상이한 패터닝 디바이스이다. 상기 방법을 구현한 후에, 제 1 패터닝 디바이스에 의한 제 1 패턴과 제 2 패터닝 디바이스에 의한 제 2 패턴 간의 에러 차이(예를 들어, 오버레이 오차)는 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴 (320))과 함께 제 1 패터닝 디바이스, 제 2 패터닝 디바이스 또는 이들 모두를 정정함에 의하여 감소될 수 있다. 이 사용 케이스에서, 각각의 패터닝 시스템은 동일한 타입일 수 있다. 이 방법의 사용 케이스는 "스택 플리트 매칭(stack fleet matching)"이라고 할 수 있다.
제 4 사용예에서는, 상이한 패터닝 시스템에 의해 상이한 층을 처리하기 위해 다수의 상이한 패터닝 디바이스가 사용된다. 그러므로, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 이 경우 상이한 패터닝 디바이스이다. 상기 방법을 구현한 후에, 제 1 패터닝 디바이스에 의한 제 1 패턴과 제 2 패터닝 디바이스에 의한 제 2 패턴 간의 에러 차이(예를 들어, 오버레이 오차)는 제 1 패터닝 디바이스, 제 2 패터닝 디바이스 또는 이들 모두를 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴 (320))과 함께 정정함에 의하여 감소될 수 있다. 이 사용예에서, 각각의 패터닝 시스템은 상이한 유형일 수 있다. 따라서, 일 실시예에서, 상이한 유형의 패터닝 시스템 사이에서 에러가 어떻게 최소화될 수 있는지에 따라 특정 패터닝 디바이스에 대한 정정이 이루어진다. 예를 들어, 일 유형의 패터닝 시스템은 EUV 리소그래피 시스템일 수 있는 반면에, 다른 유형의 패터닝 시스템은 DUV (예를 들어, 침지 DUV) 리소그래피 시스템일 수 있다.
일 실시 예에서, 패터닝 디바이스 대 패터닝 디바이스 매칭은 패터닝 시스템 대 패터닝 시스템 매칭을 가능하게 한다. 즉, 각 패터닝 시스템의 하나 이상의 수정 장치에 대한 수정 정보가 상기 매칭에 포함될 수 있다. 예를 들어, 하나의 패터닝 시스템의 하나 이상의 수정 장치들의 수정 정보는 다른 패터닝 시스템의 성능 및/또는 다른 패터닝 시스템의 하나 이상의 수정 장치들의 수정 정보와 관련하여 변화될 수 있다. 따라서, 하나 이상의 패터닝 프로세스 파라미터들(예를 들어, 포커스, 도즈, 오버레이 에러 등)에 관한 성능의 차이는 패터닝 디바이스 수정(들)의 최적화된 조합 및/또는 패터닝 시스템(들)의 하나 이상의 수정 장치의 조정에 의하여 패터닝 시스템들 사이에서 감소될 수 있다.
일 실시예에서, 패터닝 디바이스 대 패터닝 디바이스 매칭은 패터닝 시스템 관련 효과가 분석으로부터 제거되도록 수행된다. 이러한 방식으로, 매칭 패터닝 디바이스는 상이한 패터닝 시스템들에 사용될 수 있다. 따라서, 패터닝 시스템 특유의 효과는 최적화를 벗어날 수 있다. 예를 들어, 상이한 패터닝 시스템의 광학 리소그래피 장치들 사이의 투영 시스템 대 투영 시스템 변화가 고려될 수 있다(factored out). 유사하게, 리소그래피 장치들 간의 그리드 변화(예를 들어, 상이한 리소그래피 장치들의 기판 테이블들의 이동의 변화)가 고려될 수 있다. 일 실시예에서, 이는 예를 들어, 패터닝 디바이스 핑거프린트를 제거하여 패터닝 시스템 관련 효과를 식별하고, 이러한 패터닝 시스템 관련 효과를 제거함으로써 수행될 수 있다. 이는 다른 패터닝 시스템에서 기준 패터닝 디바이스 또는 동일한 패터닝 디바이스의 다른 복사본을 사용하는 것을 포함할 수 있다. 일 실시예에서, 이는 패터닝 시스템의 패터닝 디바이스를 사용하고 패터닝 시스템의 효과를 측정함으로써 수행될 수 있다.
일 실시예에서, 연속적인 층을 평가할 때, 비-정정 가능 에러에 관한 잔여 정정 가능 에러 및 결과 인트라필드 오버레이의 계산 평가(computational assessment)는 다음 정보에 기초하여 결정될 수 있다: 패터닝 시스템 장치 핑거프린트 및 주어진 패터닝 시스템 - 패터닝 디바이스 조합 - 에 대한 패터닝 디바이스 핑거프린트. 이 평가는 인트라필드 비-정정 가능 에러를 줄이기 위해, 볼륨 램핑 동안(다중 패터닝 시스템/패터닝 디바이스 복사본) 뿐만 아니라 층/스택의 셋업 동안 평가될 수 있다. 셋업 외에, 분석은 또한 패터닝 프로세스의 모니터링(및 패터닝 프로세스의 제어)을 위해 생산 중에 사용될 수 있다.
매칭을 통한 패터닝 시스템의 패터닝 디바이스(들) 및/또는 수정 디바이스(들)로의 수정 정보를 배분하는 최적 조합은 다양한 사용 케이스들에 대해 수행될 수 있다. 하나의 사용 케이스에서, 더블 패터닝 적용 당 일 층 내의 다수의 다른 패터닝 디바이스 - 패터닝 시스템 조합(가령, n*(litho-etch) ("인트라레이어 플리트 매칭"))은 매칭을 위하여 평가될 수 있다. 다른 사용 케이스에서는, 표준 단일 노광 적용(“인트라필드 플리트 매칭(intrafield fleet matching”))을 위한 일 층 내의 패터닝 디바이스 - 패터닝 시스템의 다수 복사본이 매칭을 위하여 평가될 수 있다. 또 다른 사용 케이스에서, 2 이상의 패터닝 디바이스 - 패터닝 시스템 조합이 동일한 유형의 패터닝 시스템("스택 플리트 매칭")에 대한 표준 단일 노광 조합에 대한 오버레이 에러에 기여하는, 기판 스택을 통한 다수의 다른 패터닝 디바이스가 매칭을 위하여 평가될 수 있다. 2 (이상의) 패터닝 디바이스 - 패터닝 시스템 조합은 다른 유형의 패터닝 시스템(가령, EUV 시스템 및 침지 시스템)에 관한 표준 단일 노광 조합에 대한 오버레이 오차에 기여하는(“플랫폼 플리트 매칭”), 기판 스택을 통하여 다수의 다른 패터닝 디바이스들이 매칭을 위하여 평가될 수 있다. 플랫폼 플리트 매칭과 관련된 또 다른 사용 케이스에서, 계산 평가는 어떤 패터닝 디바이스/패터닝 시스템 핑거프린트 정정이 어떤 유형의 패터닝 시스템에서 최적으로 이루어질 수 있는지를 결정하는 것을 포함할 수 있다(예를 들어, 침지 시스템 상의 특정 정정 및 EUV 시스템 상의 또다른 정정). 추가의 사용 케이스에서, 패터닝 디바이스 - 패터닝 시스템의 이전에 최적화된 조합에 속하는 패터닝 디바이스의 교체(예를 들어, 손상, 마모 등)의 경우 최적의 보정에 대한 계산적 평가가 이루어질 수 있다.
일 실시예에서, 최적화는 예를 들어 처리량/사이클 시간을 설명하는 비용 함수를 포함할 수 있다.
도 16을 참조하면, 패턴 수정 방법의 실시예의 흐름도가 도시된다. 도 16의 흐름도에서 수행되는 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다. 1500에서, 패터닝 시스템(예를 들어, 패터닝 시스템 (300)) 내 패터닝 디바이스에 의해 제공된 패턴의 측정 결과 및/또는 제공될 패턴에 대한 시뮬레이션 결과가 얻어진다. 일 실시예에서, 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 패턴의 측정은 메트롤로지 장치(310)로부터 얻어진다.
1510에서, 패턴과 목표 패턴 사이의 에러가 결정된다. 일 실시예에서, 에러는 임계 치수 에러이다. 일 실시예에서, 에러는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다.
1520에서, 에러가 소정의 허용 오차 범위 내에 있는지 여부가 결정된다. 허용 오차 범위 내에 있는 에러에 응답하여, 상기 방법은 종료된다. 그렇지 않으면, 방법은 1530으로 진행한다.
1530에서, 패터닝 디바이스에 대한 수정 정보가 에러에 기초하여 생성된다. 일 실시예에서, 패터닝 디바이스가 수정 정보에 따라 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴 (320))에 의해 수정될 때 패터닝 시스템의 하나 이상의 수정 장치에 의해 에러의 적어도 일부가 수정 가능한 에러로 변환된다. 일 실시예에서, 추가적으로 또는 대안적으로, 패터닝 디바이스가 수정의 정보에 따라 패터닝 디바이스 수정 툴 (예를 들어, 패터닝 디바이스 수정 툴(320))에 의해 수정될 때, 에러의 적어도 일부가 감소된다. 그런 다음 방법은 1500으로 돌아간다. 오류가 허용 범위 내에 올 때까지 반복 수정을 계속할 수 있다.
도 17을 참조하면, 에칭-로딩 효과를 정정하기 위한 패터닝 디바이스 수정 방법의 실시예의 흐름도가 도시된다. 에칭-로딩 효과는 패터닝 오차(예를 들어, 오버레이 오차)에 기여하는 인자이다. 예를 들어, 에칭-로딩 효과는 3 차원 NAND 플래시 메모리 제품의 제조에 중요한 영향을 미칠 수 있다. 에칭 로딩 효과는 에칭 비가 에칭될 재료의 양에 의존한다는 것을 나타낸다. 즉, 에칭 속도는 기판상의 상이한 밀도의 패턴에 따라 변한다. 상이한 에칭 속도는 상이한 패터닝 오차(예를 들어, CD의 오차)를 유도할 수 있다. 도 17의 흐름도에서 수행된 방법은 소프트웨어 애플리케이션(330)에 의해 수행될 수 있다.
1600에서, 패터닝 시스템(예를 들어, 패터닝 시스템 (300))의 패터닝 디바이스에 의해 제공된 패턴의 측정 결과 및/또는 제공될 패턴에 대한 시뮬레이션 결과가 얻어진다. 일 실시 예에서, 측정 또는 시뮬레이션 결과는 패터닝 시스템의 에칭 툴에 의한 프로세싱 이후의 패턴의 결과이다. 일 실시예에서, 측정 또는 시뮬레이션 결과는 패터닝 시스템의 에칭 툴에 의해 처리되기 전에 패턴의 측정 또는 시뮬레이션 정보를 포함하여, 예를 들어, 에칭-로딩 효과의 식별을 가능하게 하고 및/또는 에칭 툴의 상류에 도입된 에러를 설명할 수 있다.
1610에서, 측정 및/또는 시뮬레이션 결과에 기초한 패터닝 에러 정보가 결정된다. 일 실시예에서, 패터닝 에러 정보는 에칭-로딩 효과로 인한 에러를 포함한다.
1620에서, 패터닝 에러 정보가 어떤 허용 오차 범위 내에 있는지 여부가 결정된다. 허용 오차 범위 내에 있는 패터닝 오차 정보에 응답하여, 상기 방법은 종료된다. 그렇지 않으면, 방법은 1630으로 진행한다.
1630에서, 패터닝 디바이스를 수정하고 및/또는 에칭 툴로부터 패터닝 시스템의 업스트림 수정 디바이스를 조정하기 위한 수정 정보가 패터닝 에러에 기초하여 생성된다. 일 실시예에서, 패터닝 디바이스가 패터닝 디바이스 수정 정보에 따라 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))에 의해 수정될 경우 및/또는 상기 수정 시스템의 수정 장치가 조정되는 경우에, 패터닝 시스템의 하나 이상의 수정 장치에 의해 에러의 적어도 일부가 수정 가능한 에러로 변환된다. 일 실시예에서, 추가적으로 또는 대안적으로, 패터닝 디바이스 수정 정보에 따라 패터닝 디바이스가 패터닝 디바이스 수정 툴(예를 들어, 패터닝 디바이스 수정 툴(320))에 의해 수정되는 경우 및/또는 수정 장치 수정 정보에 의해 패터닝 시스템의 수정 장치가 조정되는 경우, 적어도 일부의 에러는 감소된다. 일 실시예에서, 수정 장치를 수정하기 위한 수정 정보 및 수정 장치를 조정하기 위한 수정 정보는 동시 최적화되어, 예를 들어 수정 장치에 의해 정정 가능한 패터닝 에러의 일부분의 최대 정정 및 패터닝 디바이스 수정에 의한 잔존 에러의 정정을 가능하게 한다.
그 다음, 방법은 1600으로 복귀한다. 반복적인 수정은 패터닝 오차가 허용 오차 범위 내에 있을 때까지 계속될 수 있다.
전술한 바와 같이, 패터닝 시스템은 에러를 겪을 수 있고, 패터닝 시스템의 하나 이상의 수정 장치에 의해 에러의 일부가 (전형적으로는 에러의 공간 분해능으로 인하여) 정정 가능하지 않을 수도 있다. 전술한 바와 같이, 일 실시예에서, 하나의 수정 장치에 의해 수정될 수 없는 에러는 (예를 들어, 에러 보정을 위해 더 높은 공간 분해능을 갖는) 하나 이상의 다른 수정 장치에 의해 및/또는 패터닝 디바이스의 수정(예를 들어, 높은 공간 분해능 정정)에 의해 적어도 일부가 정정될 것이다. 이러한 에러 정정을 가능하게 하기 위해, 측정 결과를 사용하여 에러(가령, 공간 분포 포함)를 결정할 수 있다. 메트롤로지 장치(310)(예를 들어, 메트롤로지 시스템(MET))는 그러한 측정을 가능하게 하고 오버레이 오차, 도즈, 포커스, 임계 치수 등과 같은 에러 정보를 결정할 수 있다.
이러한 측정을 이용하고 수정 정보의 생성을 가능하게 하기 위해, 전술한 바와 같이, 하나 이상의 수학적 모델이 사용될 수 있다. 일 실시예에서, 소프트웨어 애플리케이션(330)은 모델링 및 모델링의 사용이 수정 정보에 도달할 수 있게 한다.
일 실시예에서, 패터닝 시스템의 패터닝 디바이스를 사용하여 패터닝 프로세스의 패터닝 에러 정보(예를 들어, 핑거프린트)를 모델링하기 위한 에러 수학적 모델이 제공된다. 일 실시예에서, 에러 수학적 모델은 패터닝 시스템에서 패터닝 디바이스를 사용하여 패터닝 프로세스에서 패터닝된 기판의 패터닝 에러 정보를 모델링한다. 일 실시예에서, 에러 수학적 모델은 하나 이상의 유형의 고분해능 에러에 동조된다. 고분해능 에러의 유형의 예는, 에칭 로딩 효과로 인한 에러, (예를 들어, 투영 방사선으로부터의) 투영 시스템 가열에 기인한 에러, (예를 들어, 조명 방사선으로부터의) 패턴화 디바이스 가열 로 인한 에러, (예를 들어, 투영된 방사선으로부터의) 기판 가열로 인한 에러, (예를 들어, 리소그래피 장치의 투영 시스템의) 조명 수차 감도로부터의 에러, 패터닝 시스템 대 패터닝 시스템 매칭(예를 들어, 리소그래피 장치 대 리소그래피 장치 매칭)에서의 에러, 패터닝 디바이스 대 패터닝 디바이스 매칭에서의 에러를 포함한다.
일 실시예에서, 패터닝 시스템의 하나 이상의 수정 장치 및/또는 패터닝 디바이스 수정 툴(도 4와 관련하여 기술된 툴과 같은 패터닝 디바이스 수정 툴(320))에 의해 만들어 질 수 있는 패터닝 에러의 정정을 모델링하기 위해 정정 수학적 모델이 제공된다. 일 실시예에서, 패터닝 시스템의 하나 이상의 수정 장치에 의해 만들어 질 수 있는 패터닝 에러의 정정을 모델링하기 위한 정정 수학적 모델이 제공된다. 일 실시예에서, 패터닝 디바이스 수정 툴(예를 들어, 도 4 관련하여 기술된 툴과 같은 패터닝 디바이스 수정 툴(320))에 의해 행해질 수 있는 패터닝 에러의 정정을 모델링하기 위한 정정 수학적 모델이 제공된다. 일 실시예에서, 패터닝 디바이스 수정 툴에 대한 정정 수학적 모델은 하나 이상의 수정 디바이스에 대한 정정 수학적 모델보다 높은 분해능을 갖는다. 일 실시예에서, 에러 수학적 모델은 패터닝 디바이스 수정 툴에 대한 정정 수학적 모델과 동일하거나 그에 상응하는 분해능을 갖는다. 일 실시예에서, 고분해능은 1mm 이하의 기판상의 공간 주파수를 포함한다.
따라서, 일 실시예에서, 하나 이상의 수정 장치 및/또는 패터닝 디바이스 수정 툴에 대한 수정 정보는 하나 이상의 적용 가능한 정정 수학적 모델을 상기 에러 수학 모델에 의해 모델링된 패터닝 에러에 적용함으로써 획득될 수 있다.
일 실시예에서, 에러 수학적 모델을 파라미터화 하기 위해, 메트롤로지 장치(310)는 패터닝 에러 정보를 측정하고 결정한다. 일 실시예에서, 패터닝 에러 정보는 오버레이 에러, 포커스, 도즈 및/또는 임계 치수를 포함한다. 측정을 수행하기 위해, 메트롤로지 장치(310)는 기판 상에 하나 이상의 메트롤로지 타겟(예를 들어, 격자와 같은 회절주기 구조 또는 디바이스 패턴 자체의 구조)을 사용할 수 있다. 바람직하게는, 하나 이상의 메트롤로지 타겟이 정확하게 패터닝 오차를 나타내며, 기판 전체의 패터닝 오차를 적절히 특성화하기 위해 메트롤로지 타겟의 충분한 양 및 위치가 측정된다.
따라서, 일 실시예에서, 소프트웨어 애플리케이션(330)은 측정을 위한 하나 이상의 메트롤로지 타겟을 식별하고 하나 이상의 메트롤로지 타겟에 대한 메트롤로지 레시피를 개발하도록 구성된다. 메트롤로지 레시피는 하나 이상의 메트롤로지 타겟을 측정하는데 사용되는 메트롤로지 장치(310) 자체 및/또는 메트롤로지 프로세스와 연관된 하나 이상의 파라미터 (및 하나 이상의 연관 값)이며, 측정 빔의 하나 이상의 파장, 측정 빔의 하나 이상의 극성화 유형, 측정 빔의 하나 이상의 도즈 값들, 측정 빔의 하나 이상의 대역폭들, 측정 빔과 함께 사용되는 검사 장치의 하나 이상의 어퍼처 세팅들, 타겟 상에 측정 빔을 위치시키도록 사용되는 정렬 마크, 사용되는 정렬 방식(scheme), 샘플링 방식, 타겟 및/또는 관심 지점을 측정하기 위한 메트롤로지 타겟의 레이아웃 및 이동 방식 등과 같다. 일 실시예에서, 메트롤로지 레시피는 에러 수학적 모델을 기반으로 선택된다.
일 실시예에서, 하나 이상의 메트롤로지 타겟들은 패터닝 프로세스를 위해 설계되고 규정될 수 있다. 예를 들어, 복수의 메트롤로지 타겟 설계가 잔류 편차(시스템적 및/또는 무작위)를 최소화하는 하나 이상의 메트롤로지 타겟을 식별하도록 평가될 수 있다. 일 실시예에서, 다수의 메트롤로지 타겟 설계가 평가되어, 그 성능이 디바이스와 매치되는 하나 이상의 메트롤로지 타겟을 식별할 수 있으며, 예를 들어, 오버레이 에러 측정치가 디바이스의 오버레이 에러와 매치되는 메트롤로지 타겟을 식별한다. 메트롤로지 타겟은 예를 들어, 오버레이, 포커스, 임계 치수(CD), 정렬, 타겟 내의 비대칭 또는 그로부터 선택된 임의의 조합의 측정을 위해 설계될 수 있다.
일 실시예에서, 메트롤로지 장치(310)는 메트롤로지 프로세스에 대한 하나 이상의 샘플링 방식을 적용할 수 있다. 일 실시예에서, 샘플링 방식은 : 기판 당 샘플 포인트 수, 샘플링된 로트 당 기판 수; 샘플링된 로트 당 또는 로트 당의 기판의 수치 지정; 샘플링된 필드의 수; 기판상의 샘플링된 필드의 레이아웃/위치; 각 필드의 사이트 수; 필드 내 사이트의 위치; 샘플의 주파수; 메트롤로지 타겟 유형; 또는 측정 알고리즘으로부터 선택된 하나 이상의 파라미터를 포함할 수 있다.
일 실시예에서, 소프트웨어 애플리케이션(330)은, 에러 수학적 모델 및 샘플 포인트의 수의 조합(예를 들어, 샘플링된 기판의 수 및/또는 샘플링된 기판 당 포인트 수)을 위한 하나 이상의 양상(예를 들어, 샘플링된 위치/타겟의 레이아웃)을 더 결정하기 위해 샘플 방식 최적화 모듈을 사용할 수 있다. 예를 들어, 샘플 방식 최적화 모듈은 비-항복 다이(non-yielding die)를 피하기 위해 기판의 에지로부터 최소화된 거리에서 샘플링 위치를 선택하는 것과 같은 다양한 제약 또는 제한을 고려할 수 있다.
일 실시예에서, 샘플링 방식 최적화 모듈은 메트롤로지 장치(310)의 스루풋 모델에 적어도 부분적으로 기초한 메트롤로지 레시피를 사용하여 메트롤로지 타겟과 함께 데이터를 측정하기 위한 샘플링 방식을 결정할 수 있다. 실시예에서, 샘플링 방식은 더 나아가 에러 수학적 모델에 기초할 수 있다. 샘플링 방식 최적화 모듈은 측정 데이터 및 샘플링 방식에 기초하여 평가 파라미터를 더 결정(예를 들어, 자체 계산) 할 수 있다. 예를 들어, 평가 파라미터는 다수의 기판 내의 기판 대 기판 변화, 잔류 불확실성, 잔류 시스템 변동 등을 포함할 수 있다. 그 다음, 샘플 방식 최적화 모듈은 평가 파라미터가 임계치를 교차하는지를 결정할 수 있다. 그리고, 평가 파라미터가 임계치를 교차하는 것으로 결정되면, 샘플 방식 최적화 모듈은 스루풋 모델에 적어도 부분적으로 기초하여 샘플링 방식을 변경할 수 있다(예를 들어, 샘플링 방식을 수정하여 샘플링 방식이 여전히 스루풋 모델의 하나 이상의 범주를 만족시킬 것임). 샘플링 방식 최적화 모듈은 또한 상기 샘플링 방식이 변경된 경우, 적어도 상기 측정 데이터 및 상기 변경된 샘플링 방식에 기초하여 상기 평가 파라미터를 결정하는 것과, 측정 데이터와 변경된 샘플링 방식에 기초하여 결정된 평가 파라미터가 임계치를 교차하는지 여부를 결정하는 것을 재-수행할 수 있다.
보다 높은 차수의 기저 함수(higher order basis functions)를 사용하는 피팅 데이터는 전형적으로 노이즈에 대한 감도를 증가시킨다. 한편, 오더 기반 함수가 증가함에 따라 잔차(residual)가 감소할 것이다. 따라서 샘플링 방식 최적화 모듈은, 잔차를 줄이는 더 높은 차수를 고려하지만 샘플링을 제어하여 노이즈에 대한 민감도를 낮게 유지하는 비용 함수를 통해 균형을 이룸으로써 모델을 매칭하는 위한 샘플링 방식에 도달함에 있어서 이를 설명할 수 있다. 예를 들어, 샘플링 방식은 입력 노이즈의 감소에 영향을 미치고, 로트 당 측정할 수 있는 기판의 수는 노이즈 감소에 영향을 미치며, 및/또는 로트 샘플링은 출력 노이즈에 영향을 미친다. 따라서 최적화의 일부로서, 다양한 샘플링 방식 변수들이 사용될 수 있다. 예를 들어, 측정된 로트 당 기판의 수는 감소될 수 있고 및/또는 기판 당 샘플링된 위치의 수는 감소될 수 있다. 추가 예로서, 기저 함수가 "가장 급격하게" 거동할 수 있고 따라서 더 많은 정보가 요구되기 때문에, 더 많은 측정 포인트가 필드 및/또는 기판의 경계 근처에서 선택될 수 있다.
일 실시예에서, 샘플링 방식 최적화 모듈은 잠재적 측정 위치들의 세트로부터 측정 위치들의 최적 서브 세트를 선택한다. 따라서, 샘플 방식 최적화 모듈에 대한 입력은 하나 또는 그 이상의 수학적 모델일 수 있으며, 이는 측정된 데이터 및 샘플링 방식이 결정될 수 있는 측정 레이아웃(가령, 측정 타겟들이 위치될 수 있거나 위치되는, 가령, 기판 상의 측정될 수 있는 모든 위치들)에서의 패터닝 에러(가령, 핑거프린트)를 나타낼 수 있다. 이 입력으로부터, 샘플링 방식 최적화 모듈은 하나 이상의 모델과 측정 레이아웃을 평가하여 비용 함수에 기초하여 측정 위치의 하위 집합(가령, 측정의 수 및/또는 특정 위치)을 포함하는 하나 이상의 샘플링 방식에 도달할 수 있다. 비용 함수는 잔존 불확실성을 줄이고, 측정 위치의 균일한 분포를 얻으며, 측정 위치의 클러스터링을 감소시키고, 로트 간 변동을 감소시키며, 기판 대 기판 변화를 감소시키고 및/또는 빠른 실행 시간을 얻는 것을 포함할 수 있다. 일 실시예에서, 사용자는, 예를 들어, 측정될 포인트의 수, 제외된 특정 필드 또는 인트라필드 포인트, 포인트의 분포를 나타내는 파라미터(가령, 중심을 향하는 더 많은 포인트 또는 에지를 향하는 더 많은 포인트) 등의 제약조건을 더 부과할 수도 있다. 일 실시예에서, 샘플 방식 최적화 모듈은 비-항복 다이로부터의 측정 포인트의 배제와 같은 제약을 부과할 수 있다. 또한, 샘플 방식 최적화 모듈은 하나 이상의 샘플 방식이 스루풋 모델의 기준을 충족시키도록 스루풋 모델을 사용하여 평가를 제한할 수 있다. 샘플 방식 최적화 모듈의 출력은 하나 이상의 샘플 방식이다. 일 실시예에서, 샘플 방식 최적화 모듈은 입력 및 제약을 가능하게 하는 그래픽 사용자 인터페이스를 제공할 수 있다. 또한, 그래픽 사용자 인터페이스는 샘플 방식(예를 들어, 그들의 위치와 함께 그래픽으로 묘사된 측정 위치의 수를 갖는 기판의 다이어그램 또는 그림)의 그래픽 표현을 제공할 수 있다. 그래픽 사용자 인터페이스는 (예를 들어, 상이한 방향에 대한) 잔존 불확실성과 같은 샘플링 방식에 관한 성능 정보를 제공할 수도 있다.
따라서, 샘플 방식 최적화 모듈은 수학적 모델, 이용 가능한 레이아웃 및 스루풋 모델에 기초한 성긴 샘플링 방식(sparse sampling scheme)과 밀집한 샘플링 방식 사이에서 최적화할 수 있다. 성긴 샘플링은 잔여 불확실성이 가장 낮을 수 있으며 (따라서, 수학 모델의 견실성 확보(robust capture)) 하지만, 기판과 핑거프린트 간의 불일치(mismatch)에 대한 열악한 견실성과 기판의 커버리지가 떨어질 수 있습니다. 다른 한편으로, 밀집한 샘플링은 크거나 광범위하게 가변하는 잔여 불확실성을 가질 수 있지만, 기판의 양호한 커버리지를 가질 수 있고, 클러스터링을 피할 수 있으며, 모델과 핑거프린트 간의 불일치에 대해 양호한 견실성을 가질 수 있다.
일 실시예에서, 상술한 바와 같이, 사용자는 샘플링 방식에 대한 제한, 예를 들어 기판 당 최대 샘플 수, 샘플링된 로트 당 최대 기판 수 등을 지정할 수 있다. 예를 들어, (그래픽 사용자 인터페이스와 같은) 인터페이스는 사용자로 하여금 제약을 지정할 수 있게 할 수 있다. 일 실시예에서, 사용자는 평가될 하나 이상의 샘플링 방식을 지정할 수 있다. 예를 들어, (그래픽 사용자 인터페이스와 같은) 인터페이스는 하나 이상의 또는 모든 샘플링 방식을 선택하기 위한 다수의 샘플링 방식을 사용자에게 제공할 수 있거나 또는 있고, 사용자가 고려할 샘플링 방식을 추가할 수 있게 한다.
일 실시예에서, 새로운 또는 수정된 디바이스 패턴이 (그리고 이에 따라 새로운 측정 데이터) 달리 동일한 패터닝 프로세스 및 동일한 층에 대해 사용되면, 하나 이상의 이전에 결정된 모델 (그러나 새로운 측정 데이터에 대해 파라미터화 됨) 및 샘플링 방식이 사용될 수 있다. 따라서, 하나 이상의 수학적 모델을 새롭게 결정하거나 하나 이상의 샘플링 방식을 새롭게 결정할 필요가 없을 수도 있다.
일 실시예에서, 샘플 방식 최적화 모듈(sample scheme optimizer)은, 특정 모델이 주어지면, 모델 피팅 프로세스에 가장 유익한 메트롤로지 포인트 위치를 선택한다. 동시에 샘플링 방식 최적화 알고리즘은 두 개의 목표(objectives)가 균형을 이루도록 선택된 메트롤로지 포인트를 균일한 방식으로 배치하고자 시도한다. 일 실시예에서, 샘플링 방식 최적화는 잠재적인 메트롤로지 포인트 위치들의 리스트로 입력된다. 그 다음, 샘플링 방식은 소수의 초기 선택된 메트롤로지 포인트 위치를 선택하여 초기화된다. 초기 선택된 메트롤로지 포인트 위치는 모델에 따라 하나 이상의 기준에 따라 선택되어야 한다. 일 실시예에서, 이들 선택된 메트롤로지 포인트 위치들 각각은 기판의 유효 영역의 에지에 위치되고, 등 각도로 분리된 메트롤로지 포인트 위치들일 수 있다. 상기 초기화 단계는 또한 각각의 선택된 메트롤로지 포인트 위치 주위에 제외 영역(exclusion zone)을 정의하는 단계를 포함할 수 있다. 제외영역 외부에 있는 모든 메트롤로지 포인트 위치는 후보 메트롤로지 포인트 위치로서, 즉 향후 반복에서 "선택 가능"하다. 제외 영역은 원형 일 수 있고, 각각의 선택된 메트롤로지 포인트 위치에 집중될 수 있다. 즉, 선택된 메트롤로지 포인트 위치의 특정 거리 내의 모든 메트롤로지 포인트 위치는 제외 영역 내에 있을 수 있다. 그 다음, 모든 후보 메트롤로지 포인트 위치, 즉 제외 영역 내에 있지 않은 모든 비-선택된 메트롤로지 포인트 위치가 평가된다. 각각의 후보 메트롤로지 포인트 위치에 대해, 그 메트롤로지 포인트 위치가 선택되면 샘플 방식의 정보성(informativity)이 얼마나 향상될지 계산된다. 평가에 사용된 기준은 D- 최적성(D-optimality)일 수 있다. 초기 제외 영역의 크기는 후보 메트롤로지 포인트 위치의 초기 세트가 너무 크지 않도록 선택되어야 한다. 후보 메트롤로지 포인트 위치의 수는 최종 샘플링 방식의 균일성, 정보성(가령, D-최적성)과 알고리즘 속도 사이의 절충안이어야 한다. 모든 후보 메트롤로지 포인트 위치를 평가한 후, 평가에 따라 샘플링 방식에 가장 많은 정보를 제공하는 메트롤로지 포인트 위치가 샘플링 방식에 추가된다. 샘플링 방식이 충분한 선택된 메트롤로지 포인트 위치를 포함하는지가 결정된다. 이 경우 샘플링 방식이 준비된다. 샘플링 방식에 충분한 선택된 메트롤로지 포인트 위치가 없는 경우, 제외 영역이 새로 선택된 메트롤로지 포인트 위치 주변에 추가된다. (다른 선택된 메트롤로지 포인트 위치도 제외 영역을 가진다.) 그 다음, 정보성 및 균일성 사이의 적절한 균형을 유지하면서, 선택하기에 충분한 후보 메트롤로지 포인트 위치가 충분한지 여부가 결정된다. 일 실시예에서, 너무 적은 후보 메트롤로지 포인트 위치가 있다고 결정되면, 이는 제외 영역을 축소시킴으로써 해결될 수 있다. 제외 영역은 그 당시의 샘플링 방식에 포함된 모든 선택된 메트롤로지 포인트 위치 또는 이러한 선택된 메트롤로지 포인트 위치의 서브 세트에 대해서만 축소될 수 있다. 그 다음, 선택하기에 충분한 후보 메트롤로지 포인트 위치가 존재하는지 여부의 결정과 (필요하다면) 수축은 샘플링 방식을 완료하기에 충분한 수의 후보 메트롤로지 포인트 위치가 있을 때까지 반복적으로 반복된다. 충분한 수의 후보 메트롤로지 포인트 위치가 있을 때, 후보 메트롤로지 포인트 위치 평가 및 후속 단계가 반복된다. 일 실시예에서, 최적화는 상이한 기판에 대한 상이한 샘플링 방식을 결정할 수 있다. 또한, 상이한 기판의 상이한 샘플링 방식이 연결되어, 선택된 메트롤로지 포인트 위치가 복수의 기판, 예를 들어 기판의 로트 당 높은 균일도로 분포된다. 특히, 샘플링 방식 최적화 방법은 (이전 기판에 대한) 이전 샘플링 방식에 대해 선택된 메트롤로지 포인트 위치가 로트 내의 (후속 기판에 대한) 후속 샘플링 방식을 위해 선택되지 않도록 할 수 있다. 이러한 방식으로 다수의 기판에 대해 선택된 각 메트롤로지 포인트 위치가 고유하다. 일 실시예에서, 최적화는 각각의 개별 기판에 대해 정규화된 모델 불확실성이 최소화되도록 보장하는데, 모든 파라미터 값은 개선된 정밀도로 결정될 수 있다. 측정의 변화가 모델 예측의 변화에 미치는 영향을 최소화함으로써 이를 수행한다.
일 실시예에서, 패터닝 시스템의 패터닝 디바이스에 관한 측정 및/또는 시뮬레이션 결과에 기초하여 제 1 기판의 영역이 핫 스폿(hotspot)을 포함하는 것을 식별하는 단계; 상기 핫 스폿에서의 제 1 에러 정보를 결정하는 단계; 및 상기 제 1 에러 정보에 기초하여 상기 패터닝 디바이스를 수정하기 위한 제 1 수정 정보를 컴퓨터 시스템에 의하여 생성하여 수정된 패터닝 디바이스를 얻는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 상기 방법은, 상기 패터닝 시스템 내 패터닝 디바이스를 사용하여, 상기 제 1 기판의 영역으로 제공된 제 1 패턴에 대한 측정결과, 및/또는 상기 제 1 기판의 영역으로 제공될 제 1 패턴에 대한 시뮬레이션 결과를 획득하는 단계를 더 포함한다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템 내 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템 내 패터닝 디바이스를 사용하여 생성되는 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 1 에러는 패터닝 시스템에 대한 제 1 보정 가능 에러를 포함한다. 일 실시예에서, 제 1 에러는 패터닝 시스템에 대한 제 1 보정 불가능 에러를 포함한다. 일 실시예에서, 제 1 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다. 일 실시예에서, 상기 방법은: 상기 패터닝 시스템에서 상기 변형된 패터닝 디바이스를 사용함으로써 제 2 기판의 영역 상에 제공되거나 제공될 제 2 패턴에 대한 측정 및/또는 시뮬레이션 결과를 얻는 단계; 및 상기 제 2 패턴의 측정 및/또는 시뮬레이션 결과에 기초하여 상기 제 2 기판의 영역이 핫 스폿을 포함하는지 여부를 결정하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 핫 스폿을 포함하는 상기 제 2 기판의 영역에 응답하여 상기 제 2 패턴에 기초하여 상기 제 2 기판의 영역에서 제 2 에러 정보를 결정하는 단계; 및 상기 제 2 에러 정보에 기초하여 상기 수정된 패터닝 디바이스를 수정하기 위한 제 2 수정 정보를 생성하는 단계를 더 포함한다. 일 실시예에서, 제 2 에러 정보는 패터닝 시스템에서 수정된 패터닝 디바이스를 사용하여 생성 된 물리적 구조의 측정 및/또는 패터닝 시스템의 수정된 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 오차는 패터닝 시스템에 대한 제 2 보정 가능한 오차를 포함한다. 일 실시예에서, 제 2 오차는 패터닝 시스템에 대한 제 2의 보정 불가능한 오차를 포함한다. 일 실시예에서, 제 2 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템의 패터닝 디바이스에 관한 측정 및/또는 시뮬레이션 결과에 기초하여 제 1 기판의 영역이 핫 스폿(hotspot)을 포함하는 것을 식별하는 단계; 상기 핫 스폿에서의 제 1 에러 정보를 결정하는 단계; 및 상기 제 1 에러 정보에 기초하여 상기 패터닝 디바이스를 수정하기 위한 제 1 수정 정보를 생성하여 수정된 패터닝 디바이스를 얻는 단계를 야기하는 시스템이 제공된다.
일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 시스템 내 패터닝 디바이스를 사용하여, 상기 제 1 기판의 영역으로 제공된 제 1 패턴에 대한 측정결과, 및/또는 상기 제 1 기판의 영역으로 제공될 제 1 패턴에 대한 시뮬레이션 결과를 획득하는 단계를 더 수행하도록 야기한다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템 내 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템 내 패터닝 디바이스를 사용하여 생성되는 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 1 에러는 패터닝 시스템에 대한 제 1 보정 가능 에러를 포함한다. 일 실시예에서, 제 1 에러는 패터닝 시스템에 대한 제 1 보정 불가능 에러를 포함한다. 일 실시예에서, 제 1 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 시스템에서 상기 변형된 패터닝 디바이스를 사용함으로써 제 2 기판의 영역 상에 제공되거나 제공될 제 2 패턴에 대한 측정 및/또는 시뮬레이션 결과를 얻는 단계; 및 상기 제 2 패턴의 측정 및/또는 시뮬레이션 결과에 기초하여 상기 제 2 기판의 영역이 핫 스폿을 포함하는지 여부를 결정하는 단계를 더 수행하도록 야기한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 핫 스폿을 포함하는 상기 제 2 기판의 영역에 응답하여 상기 제 2 패턴에 기초하여 상기 제 2 기판의 영역에서 제 2 에러 정보를 결정하는 단계; 및 상기 제 2 에러 정보에 기초하여 상기 수정된 패터닝 디바이스를 수정하기 위한 제 2 수정 정보를 생성하는 단계를 더 수행하도록 야기한다. 일 실시예에서, 제 2 에러 정보는 패터닝 시스템에서 수정된 패터닝 디바이스를 사용하여 생성 된 물리적 구조의 측정 및/또는 패터닝 시스템의 수정된 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 오차는 패터닝 시스템에 대한 제 2 보정 가능한 오차를 포함한다. 일 실시예에서, 제 2 오차는 패터닝 시스템에 대한 제 2의 보정 불가능한 오차를 포함한다. 일 실시예에서, 제 2 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다.
일 실시예에서, 패터닝 디바이스를 포함하는 패터닝 프로세스에 대한 패터닝 에러 정보를 얻는 단계; 및 상기 패터닝 에러 정보 및 상기 수정 장치에 관한 정보에 기초하여, 상기 패터닝 프로세스의 수정 장치에 대한 패터닝 에러 오프셋을 컴퓨터 시스템에 의하여 결정하는 단계를 포함하고, 상기 패터닝 에러 오프셋과 상기 패터닝 에러의 조합은 상기 수정 장치의 수정 범위 내에서 수정 가능한 방법이 제공된다.
일 실시예에서, 상기 패터닝 에러 정보를 얻는 단계는 측정 및/또는 시뮬레이션에 의해 패터닝 에러 정보를 얻는 단계를 포함한다. 일 실시예에서, 패터닝 에러는 시간에 따라 변하며, 패턴 에러 오프셋 없는 수정 장치에 의한 패터닝 에러의 보정은 수정 범위 밖에 있거나 있을 것이다. 일 실시예에서, 상기 방법은 패터닝 에러 오프셋에 기초하여 패터닝 디바이스에 대한 제 1 수정 정보를 생성하는 단계를 더 포함하며, 상기 제 1 수정 정보에 따른 수정 이후 패터닝 프로세스에서 패터닝 디바이스가 사용되는 경우에 상기 패터닝 에러 오프셋의 적어도 일부는 상기 패터닝 에러와 결합된다. 일 실시예에서, 상기 방법은 상기 패터닝 에러 오프셋에 기초하여 상기 패터닝 프로세스에서 사용되는 제조 처리 툴에 대한 제 2 수정 정보를 생성하는 단계를 더 포함하며, 상기 제조 처리 툴은 상기 제 2 변형 정보에 따라 수정 후 사용된다. 일 실시예에서, 제조 처리 툴은 트랙 툴, 증착 툴, 평탄화 툴 및/또는 에칭 툴을 포함한다.
일 실시예에서, 패터닝 시스템의 에칭 툴에 의해 처리된 후에 패턴의 측정 및/또는 시뮬레이션 결과를 얻는 단계; 상기 측정 및/또는 시뮬레이션 결과에 기초하여 에칭 로딩 효과로 인한 패터닝 에러를 결정하는 단계; 및, 패터닝 디바이스를 수정하거나 및/또는 상기 패터닝 에러에 기초하여 상기 에칭 툴로부터 상기 패터닝 시스템의 상류에서 수정 장치를 조정하기위한 수정 정보를 컴퓨터 시스템에 의하여 생성하는 단계를 포함하며, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되거나 상기 수정 장치가 상기 수정 정보에 따라 조정되는 경우에, 상기 패터닝 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 방법이 제공된다.
일 실시예에서, 상기 방법은 상기 패터닝 디바이스에 대한 상기 수정 정보를 생성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 에칭 툴로부터 패터닝 시스템의 수정 장치 업스트림에 대한 수정 정보를 생성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 패터닝 디바이스를 수정하기 위한 수정 정보와 상기 수정 장치를 조정하기위한 수정 정보를 병행하여 최적화하는(co-optimizing) 단계를 더 포함한다.
일 실시예에서, 패터닝 장치 레지스트레이션 에러에 추가로 또는 패터닝 디바이스 레지스트레이션 에러 이외의 에러에 관한 정보를 획득하는 단계 - 상기 에러의 일부는 패터닝 시스템의 수정 장치에 의해 보정 가능하지 않음 -; 및 상기 에러 정보에 기초하여 패터닝 디바이스를 수정하기 위한 수정 정보를 컴퓨터 시스템에 의하여 생성하는 단계 - 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우, 상기 수정 정보는 상기 에러의 일부를 상기 수정 장치를 위한 보정가능 에러로 전환시킴 - 를 포함하는 방법이 제공된다.
일 실시예에서, 상기 수정 정보를 생성하는 단계는 상기 수정 장치의 수정 범위에 기초하여 상기 수정 정보를 생성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 상기 패터닝 디바이스를 수정하기 위한 상기 에러 정보 및 수정 정보에 기초하여 상기 패터닝 시스템의 상기 수정 장치에 대한 수정 정보를 생성하는 단계를 더 포함하며, 상기 수정 장치에 대한 수정 정보는 상기 수정된 패터닝 디바이스에 의하여 생성된 수정가능 에러에 관한 정보를 더 포함한다. 일 실시예에서, 상기 방법은 상기 패터닝 디바이스를 수정하기 위한 수정 정보와 상기 수정 장치를 조정하기 위한 수정 정보를 병행하여 최적화하는 단계를 더 포함한다. 일 실시예에서, 패터닝 에러 정보는 측정 및/또는 시뮬레이션에 기초하여 도출된다. 일 실시예에서, 패터닝 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다. 일 실시예에서, 패터닝 에러의 부분을 패터닝 시스템에 대한 보정 가능한 에러로 변환하는 단계는 패터닝 디바이스의 기판 내에 유도된 국부 밀도 및/또는 전송 변화를 생성하는 단계를 포함한다. 일 실시예에서, 유도된 국부 밀도 변화를 생성하는 단계는 기판의 물질 특성을 변화시키기 위해 레이저 펄스를 사용함으로써 유도된 국부 밀도 및/또는 전송 변화를 생성하는 단계를 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 디바이스를 포함하는 패터닝 프로세스에 대한 패터닝 에러 정보를 얻는 단계; 및 상기 패터닝 에러 정보 및 상기 수정 장치에 관한 정보에 기초하여, 상기 패터닝 프로세스의 수정 장치에 대한 패터닝 에러 오프셋을 결정하는 단계를 수행하도록 야기하고, 상기 패터닝 에러 오프셋과 상기 패터닝 에러의 조합은 상기 수정 장치의 수정 범위 내에서 수정 가능한 시스템이 제공된다.
일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 에러 정보를 얻는 단계는 측정 및/또는 시뮬레이션에 의해 패터닝 에러 정보를 얻는 단계를 더 수행하도록 야기한다. 일 실시예에서, 패터닝 에러는 시간에 따라 변하며, 패턴 에러 오프셋 없는 수정 장치에 의한 패터닝 에러의 보정은 수정 범위 밖에 있거나 있을 것이다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 패터닝 에러 오프셋에 기초하여 패터닝 디바이스에 대한 제 1 수정 정보를 생성하는 단계를 더 수행하도록 야기하며, 상기 제 1 수정 정보에 따른 수정 이후 패터닝 프로세스에서 패터닝 디바이스가 사용되는 경우에 상기 패터닝 에러 오프셋의 적어도 일부는 상기 패터닝 에러와 결합된다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 에러 오프셋에 기초하여 상기 패터닝 프로세스에서 사용되는 제조 처리 툴에 대한 제 2 수정 정보를 생성하는 단계를 더 수행하도록 하며, 상기 제조 처리 툴은 상기 제 2 변형 정보에 따라 수정 후 사용된다. 일 실시예에서, 제조 처리 툴은 트랙 툴, 증착 툴, 평탄화 툴 및/또는 에칭 툴을 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템의 에칭 툴에 의해 처리된 후에 패턴의 측정 및/또는 시뮬레이션 결과를 얻는 단계; 상기 측정 및/또는 시뮬레이션 결과에 기초하여 에칭 로딩 효과로 인한 패터닝 에러를 결정하는 단계; 및, 패터닝 디바이스를 수정하거나 및/또는 상기 패터닝 에러에 기초하여 상기 에칭 툴로부터 상기 패터닝 시스템의 상류에서 수정 장치를 조정하기위한 수정 정보를 생성하는 단계를 수행하도록 야기하며, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되거나 상기 수정 장치가 상기 수정 정보에 따라 조정되는 경우에, 상기 패터닝 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 시스템이 제공된다.
일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 디바이스에 대한 상기 수정 정보를 생성하는 단계를 더 수행하도록 야기한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 에칭 툴로부터 패터닝 시스템의 수정 장치 업스트림에 대한 수정 정보를 생성하는 단계를 더 수행하도록 한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 디바이스를 수정하기 위한 수정 정보와 상기 수정 장치를 조정하기 위한 수정 정보를 병행하여 최적화하는(co-optimizing) 단계를 더 수행하도록 한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 장치 레지스트레이션 에러에 추가로 또는 패터닝 디바이스 레지스트레이션 에러 이외의 에러에 관한 정보를 획득하는 단계 - 상기 에러의 일부는 패터닝 시스템의 수정 장치에 의해 보정 가능하지 않음 -; 및 상기 에러 정보에 기초하여 패터닝 디바이스를 수정하기 위한 수정 정보를 생성하는 단계 - 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우, 상기 수정 정보는 상기 에러의 일부를 상기 수정 장치를 위한 보정가능 에러로 전환시킴 - 를 수행하도록 야기하는 시스템이 제공된다.
일 실시예에서, 상기 프로세서 시스템으로 하여금 수정 정보를 생성하게 하는 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 수정 장치의 수정 범위에 기초하여 상기 수정 정보를 생성하는 단계를 더 수행하게 야기한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 디바이스를 수정하기 위한 상기 에러 정보 및 수정 정보에 기초하여 상기 패터닝 시스템의 상기 수정 장치에 대한 수정 정보를 생성하는 단계를 더 수행하게 하며, 상기 수정 장치에 대한 수정 정보는 상기 수정된 패터닝 디바이스에 의하여 생성된 수정가능 에러에 관한 정보를 더 포함한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 디바이스를 수정하기 위한 수정 정보와 상기 수정 장치를 조정하기 위한 수정 정보를 병행하여 최적화하는 단계를 더 수행하게 한다. 일 실시예에서, 패터닝 에러 정보는 측정 및/또는 시뮬레이션에 기초하여 도출된다. 일 실시예에서, 패터닝 에러 정보는 임계 치수 정보, 오버레이 에러 정보, 포커스 정보 및/또는 도즈 정보로부터 선택된 하나 또는 그 이상을 포함한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 패터닝 디바이스의 기판 내에 유도된 국부 밀도 및/또는 전송 변화를 생성하는 단계를 더 수행하도록 하여 패터닝 에러의 부분을 패터닝 시스템에 대한 보정 가능한 에러로 변환할 수 있다. 일 실시예에서, 상기 프로세서 시스템으로 하여금 유도된 국부 밀도 변화를 생성하도록 하는 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 기판의 물질 특성을 변화시키기 위해 레이저 펄스를 사용함으로써 유도된 국부 밀도 및/또는 전송 변화를 생성하는 단계를 더 수행하도록 야기한다.
일 실시예에서, 기판의 일 영역으로 제공되는 패턴의 측정 결과 및/또는 기판의 일 영역으로 제공되는 패턴을 위한 시뮬레이션 결과를 획득하는 단계 - 상기 패턴은 패터닝 시스템의 패터닝 디바이스를 사용하여 제공되었거나 제공될 것임 -; 상기 패턴과 타겟부 패턴 사이의 에러를 결정하는 단계; 및 상기 에러에 기초하여 패터닝 디바이스를 위한 수정 정보를 컴퓨터 시스템에 의하여 생성하는 단계를 포함하고, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우에, 상기 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 방법이 제공된다.
일 실시예에서, 에러는 임계 치수 에러이다. 일 실시예에서, 에러는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 기판의 일 영역으로 제공되는 패턴의 측정 결과 및/또는 기판의 일 영역으로 제공되는 패턴을 위한 시뮬레이션 결과를 획득하는 단계 - 상기 패턴은 패터닝 시스템의 패터닝 디바이스를 사용하여 제공되었거나 제공될 것임 -; 상기 패턴과 타겟부 패턴 사이의 에러를 결정하는 단계; 및 상기 에러에 기초하여 패터닝 디바이스를 위한 수정 정보를 생성하는 단계를 수행하도록 야기되고, 상기 패터닝 디바이스가 상기 수정 정보에 따라 수정되는 경우에, 상기 오류는 보정 가능 에러로 변환되거나 및/또는 특정 범위로 감소되는 시스템이 제공된다.
일 실시예에서, 에러는 임계 치수 에러이다. 일 실시예에서, 에러는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다.
일 실시예에서, 패터닝 프로세스를 위해 패터닝 디바이스에 패턴 변경 툴에 의해 만들어 지거나 만들어 질 수정을 표현하는(describing) 정보를 획득하는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포를 얻는 단계; 및 상기 패터닝 디바이스의 변형 정보 및 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동(cracking behavior)을 컴퓨터 시스템에 의하여 예측하는 단계를 포함하는 방법을 제공한다.
일 실시예에서, 상기 크래킹 거동을 예측하는 단계는, 패터닝 디바이스의 변형 정보 및 패터닝 디바이스의 온도 및/또는 변형의 공간 분포에 기초하여 패터닝 디바이스의 응력 또는 변형 맵을 결정하는 단계; 및 패터닝 디바이스의 응력 또는 변형 맵에 기초하여 크랙의 측정을 유도하는 단계를 포함하고, 상기 패터닝 디바이스는 패터닝 디바이스 크랙 임계치를 통과하는 크랙의 측정에 응답하여 크래킹될 것으로 예상된다. 일 실시 예에서, 상기 방법은 패터닝 프로세스에서 사용되는 패터닝 시스템의 수정 장치에 의한 패터닝 프로세스의 조정과 패터닝 디바이스 수정 툴에 의해 수행될 패터닝 디바이스의 수정을 동시에 최적화하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 상기 동시-최적화에 기초하여 제 1 수정 정보를 생성하는 단계를 더 포함하며, 상기 제 1 수정 정보는 상기 패터닝 디바이스 수정 툴에 상기 패터닝 디바이스의 수정을 구현하도록 지시한다. 일 실시예에서, 상기 방법은 상기 동시-최적화에 기초하여 제 2 수정 정보를 생성하는 단계를 더 포함하며, 상기 제 2 수정 정보는 상기 패터닝 시스템의 수정 장치에 상기 조정을 수행하도록 지시한다. 일 실시예에서, 패턴 수정 툴에 의해 만들어 지거나 만들어 질 수정은 패터닝 디바이스의 기판에 유도된 국소 밀도 변화를 포함한다.
일 실시예에서, 패터닝 시스템에 사용하기 위한 패터닝 디바이스의 온도 및/또는 변형의 공간 분포를 얻는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동에 대한 예측을 컴퓨터 시스템에 의하여 얻는 단계; 및 상기 패터닝 디바이스가 크래킹되거나 크래킹될 것이라는 예측에 응답하여 상기 패터닝 시스템에서 상기 패터닝 디바이스의 사용을 방지하는 단계를 포함하는 방법을 제공한다.
일 실시예에서, 패터닝 디바이스는 패터닝 디바이스 수정 툴에 의해 수정되었다. 일 실시예에서, 온도 및/또는 변형의 공간 분포를 얻는 단계는 패터닝 디바이스의 표면 상 또는 그 부근의 복수의 위치에서 온도 및/또는 변형을 측정하는 단계를 포함한다. 일 실시예에서, 상기 방법은 패터닝 시스템에서 패터닝 디바이스의 사용을 방지한 후의 수정을 위해 패터닝 디바이스 수정 툴에 패터닝 디바이스를 보내는 단계를 더 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 프로세스를 위해 패터닝 디바이스에 패턴 변경 툴에 의해 만들어 지거나 만들어 질 수정을 표현하는(describing) 정보를 획득하는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포를 얻는 단계; 및 상기 패터닝 디바이스의 변형 정보 및 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동(cracking behavior)을 예측하는 단계를 수행하도록 야기되는 시스템을 제공한다.
일 실시예에서, 상기 프로세서 시스템으로 하여금 상기 크래킹 거동을 예측하도록 한 명령어들은 상기 프로세서 시스템으로 하여금, 패터닝 디바이스의 변형 정보 및 패터닝 디바이스의 온도 및/또는 변형의 공간 분포에 기초하여 패터닝 디바이스의 응력 또는 변형 맵을 결정하는 단계; 및 패터닝 디바이스의 응력 또는 변형 맵에 기초하여 크랙의 측정을 유도하는 단계를 더 수행하도록 야기하고, 상기 패터닝 디바이스는 패터닝 디바이스 크랙 임계치를 통과하는 크랙의 측정에 응답하여 크래킹될 것으로 예상된다. 일 실시 예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 패터닝 프로세스에서 사용되는 패터닝 시스템의 수정 장치에 의한 패터닝 프로세스의 조정과 패터닝 디바이스 수정 툴에 의해 수행될 패터닝 디바이스의 수정을 동시에 최적화하는 단계를 더 수행하도록 야기한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 동시-최적화에 기초하여 제 1 수정 정보를 생성하는 단계를 더 수행하도록 야기하며, 상기 제 1 수정 정보는 상기 패터닝 디바이스 수정 툴에 상기 패터닝 디바이스의 수정을 구현하도록 지시한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 동시-최적화에 기초하여 제 2 수정 정보를 생성하는 단계를 더 수행하도록 하며, 상기 제 2 수정 정보는 상기 패터닝 시스템의 수정 장치에 상기 조정을 수행하도록 지시한다. 일 실시예에서, 패턴 수정 툴에 의해 만들어 지거나 만들어 질 수정은 패터닝 디바이스의 기판에 유도된 국소 밀도 변화를 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템에 사용하기 위한 패터닝 디바이스의 온도 및/또는 변형의 공간 분포를 얻는 단계; 상기 패터닝 디바이스의 온도 및/또는 변형의 공간적 분포에 기초하여 상기 패터닝 디바이스의 크래킹 거동에 대한 예측을 얻는 단계; 및 상기 패터닝 디바이스가 크래킹되거나 크래킹될 것이라는 예측에 응답하여 상기 패터닝 시스템에서 상기 패터닝 디바이스의 사용을 방지하는 단계를 수행하도록 야기되는 시스템을 제공한다.
일 실시예에서, 패터닝 디바이스는 패터닝 디바이스 수정 툴에 의해 수정되었다. 일 실시예에서, 상기 시스템은 온도 및/또는 변형 센서를 더 포함하고, 상기 프로세서 시스템으로 하여금 온도 및/또는 변형의 공간 분포를 얻도록 야기하는 명령어들은 상기 프로세서 시스템으로 하여금, 패터닝 디바이스의 표면 상 또는 그 부근의 복수의 위치에서 온도 및/또는 변형을 측정하는 단계를 더 수행하도록 야기한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 패터닝 시스템에서 패터닝 디바이스의 사용을 방지한 후의 수정을 위해 패터닝 디바이스 수정 툴에 패터닝 디바이스를 보내는 단계를 더 수행하도록 야기한다.
일 실시예에서, 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 컴퓨터 시스템에 의하여 생성하는 단계를 포함하고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후, 일정 범위 내로 감소되는 방법이 제공된다.
일 실시예에서, 상기 방법은, 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공된 제 1 패턴의 제 1 측정 결과 및/또는 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공될 제 1 패턴에 대한 제 1 시뮬레이션 결과를 획득하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공된 제 2 패턴의 제 2 측정 결과 및/또는 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공될 제 2 패턴에 대한 제 2 시뮬레이션 결과를 획득하는 단계를 더 포함한다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 1 에러 정보는 제 1 패터닝 디바이스 레지스트레이션 에러 및/또는 제 1 오버레이 에러를 포함한다. 일 실시예에서, 제 2 에러 정보는 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 제 2 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 에러 정보는 제 2 패터닝 디바이스 레지스트레이션 에러 및/또는 제 2 오버레이 에러를 포함한다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 동일한 층에서 생성된다. 일 실시예에서, 제 1 패턴은 제 2 패턴과 다른 기판 상에 생성된다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 상이한 층들에서 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 동일한 패터닝 디바이스의 상이한 복사본이다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 상이한 패터닝 디바이스이다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 생성하는 단계를 수행하도록 야기되고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후, 일정 범위 내로 감소되는 시스템이 제공된다.
일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공된 제 1 패턴의 제 1 측정 결과 및/또는 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공될 제 1 패턴에 대한 제 1 시뮬레이션 결과를 획득하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공된 제 2 패턴의 제 2 측정 결과 및/또는 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공될 제 2 패턴에 대한 제 2 시뮬레이션 결과를 획득하는 단계를 더 포함한다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 1 에러 정보는 제 1 패터닝 디바이스 레지스트레이션 에러 및/또는 제 1 오버레이 에러를 포함한다. 일 실시예에서, 제 2 에러 정보는 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 제 2 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 에러 정보는 제 2 패터닝 디바이스 레지스트레이션 에러 및/또는 제 2 오버레이 에러를 포함한다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 동일한 층에서 생성된다. 일 실시예에서, 제 1 패턴은 제 2 패턴과 다른 기판 상에 생성된다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 상이한 층들에서 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 동일한 패터닝 디바이스의 상이한 복사본이다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 상이한 패터닝 디바이스이다.
일 실시예에서, 제 1 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 제 2 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 컴퓨터 시스템에 의하여 생성하는 단계를 포함하고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후에 일정 범위 내로 감소되는 방법이 제공된다.
일 실시예에서, 상기 방법은, 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공된 제 1 패턴의 제 1 측정 결과 및/또는 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공될 제 1 패턴에 대한 제 1 시뮬레이션 결과를 획득하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공된 제 2 패턴의 제 2 측정 결과 및/또는 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공될 제 2 패턴에 대한 제 2 시뮬레이션 결과를 획득하는 단계를 더 포함한다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 1 에러 정보는 제 1 패터닝 디바이스 레지스트레이션 에러 및/또는 제 1 오버레이 에러를 포함한다. 일 실시예에서, 제 2 에러 정보는 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 제 2 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 에러 정보는 제 2 패터닝 디바이스 레지스트레이션 에러 및/또는 제 2 오버레이 에러를 포함한다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 동일한 층에서 생성된다. 일 실시예에서, 제 1 패턴은 제 2 패턴과 다른 기판 상에 생성된다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 상이한 층들에서 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 동일한 패터닝 디바이스의 상이한 복사본이다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 상이한 패터닝 디바이스이다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 제 1 패터닝 시스템의 제 1 패터닝 디바이스에 관한 제 1 측정치 및/또는 시뮬레이션 결과에 기초하여 제 1 에러 정보를 결정하는 단계; 제 2 패터닝 시스템의 제 2 패터닝 디바이스에 관한 제 2 측정치 및/또는 시뮬레이션 결과에 기초하여 제 2 에러 정보를 결정하는 단계; 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이를 결정하는 단계; 및 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이에 기초하여 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스에 대한 수정 정보를 생성하는 단계를 수행하도록 야기하고, 상기 제 1 에러 정보와 상기 제 2 에러 정보 간의 차이는, 상기 제 1 패터닝 디바이스 및/또는 상기 제 2 패터닝 디바이스가 상기 수정 정보에 따라 수정된 후에 일정 범위 내로 감소되는 시스템이 제공된다.
일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공된 제 1 패턴의 제 1 측정 결과 및/또는 상기 패터닝 시스템의 제 1 패터닝 디바이스에 의해 제공될 제 1 패턴에 대한 제 1 시뮬레이션 결과를 획득하는 단계; 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공된 제 2 패턴의 제 2 측정 결과 및/또는 상기 패터닝 시스템의 제 2 패터닝 디바이스에 의해 제공될 제 2 패턴에 대한 제 2 시뮬레이션 결과를 획득하는 단계를 더 포함한다. 일 실시예에서, 제 1 에러 정보는 패터닝 시스템에서 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 1 에러 정보는 제 1 패터닝 디바이스 레지스트레이션 에러 및/또는 제 1 오버레이 에러를 포함한다. 일 실시예에서, 제 2 에러 정보는 패터닝 시스템에서 제 2 패터닝 디바이스를 사용하여 생성된 물리적 구조의 측정 및/또는 패터닝 시스템의 제 2 패터닝 디바이스를 사용하여 생성될 물리적 구조의 시뮬레이션에 기초하여 유도된다. 일 실시예에서, 제 2 에러 정보는 제 2 패터닝 디바이스 레지스트레이션 에러 및/또는 제 2 오버레이 에러를 포함한다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 동일한 층에서 생성된다. 일 실시예에서, 제 1 패턴은 제 2 패턴과 다른 기판 상에 생성된다. 일 실시예에서, 제 1 패턴 및 제 2 패턴은 기판의 상이한 층들에서 생성된다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 동일한 패터닝 디바이스의 상이한 복사본이다. 일 실시예에서, 제 1 패터닝 디바이스 및 제 2 패터닝 디바이스는 상이한 패터닝 디바이스이다.
일 실시예에서, 컴퓨터 시스템에 의해, 에러 수학적 모델을 사용하여 패터닝 시스템에서 패터닝 디바이스를 포함하는 패터닝 프로세스의 고분해능 패터닝 에러 정보를 모델링하는 단계; 상기 컴퓨터 시스템에 의해, 에러 수학 모델과 실질적으로 동일한 분해능을 갖는 보정 수학적 모델을 사용하여 패터닝 디바이스 수정 툴에 의해 수행될 수 있는 패터닝 에러의 보정을 모델링하는 단계; 및 상기 컴퓨터 시스템에 의해, 상기 에러 수학 모델에 의해 모델링된 상기 패터닝 에러 정보에 상기 보정 수학 모델을 적용함으로써 상기 패터닝 디바이스 수정 툴을 사용하여 상기 패터닝 디바이스를 수정하기 위한 수정 정보를 결정하는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 상기 방법은 추가 보정 수학 모델을 사용하여 상기 패터닝 시스템의 하나 이상의 수정 장치에 의해 행해질 수 있는 상기 패터닝 오차의 보정을 모델링하는 단계를 더 포함하며, 상기 추가 보정 수학 모델은 상기 수정 수학 모델보다 낮은 분해능을 갖는다. 일 실시예에서, 고분해능 패터닝 에러는, 에칭-로딩 효과로 인한 에러, 투영 시스템 가열로 인한 에러, 패터닝 디바이스 가열로 인한 에러, 기판 가열로 인한 에러, 조명 수차 감도로 인한 에러, 패터닝 시스템 매칭에 대한 패터닝 시스템의 에러, 및/또는 패터닝 디바이스 대 패터닝 디바이스 매칭 에러로부터 선택되는 하나 또는 그 이상을 포함한다. 일 실시예에서, 상기 방법은 하나 이상의 기판 상의 복수의 메트롤로지 타겟의 샘플을 사용하여 패터닝 에러 정보를 측정하기 위한 샘플 방식(scheme)을 선택하는 단계를 더 포함하고, 상기 선택은 상기 에러 수학 모델 및 하나 이상의 제약에 기초한다. 일 실시예에서, 고분해능은 1mm 이하의 기판 상의 공간 주파수를 포함한다. 일 실시예에서, 패터닝 에러 정보는 오버레이 에러, 도즈 량, 포커스 및/또는 임계 치수를 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 컴퓨터 시스템에 의해, 에러 수학적 모델을 사용하여 패터닝 시스템에서 패터닝 디바이스를 포함하는 패터닝 프로세스의 고분해능 패터닝 에러 정보를 모델링하는 단계; 상기 컴퓨터 시스템에 의해, 에러 수학 모델과 실질적으로 동일한 분해능을 갖는 보정 수학적 모델을 사용하여 패터닝 디바이스 수정 툴에 의해 수행될 수 있는 패터닝 에러의 보정을 모델링하는 단계; 및 상기 컴퓨터 시스템에 의해, 상기 에러 수학 모델에 의해 모델링된 상기 패터닝 에러 정보에 상기 보정 수학 모델을 적용함으로써 상기 패터닝 디바이스 수정 툴을 사용하여 상기 패터닝 디바이스를 수정하기 위한 수정 정보를 결정하는 단계를 수행하도록 야기하는 시스템이 제공된다.
일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 추가 보정 수학 모델을 사용하여 상기 패터닝 시스템의 하나 이상의 수정 장치에 의해 행해질 수 있는 상기 패터닝 오차의 보정을 모델링하는 단계를 더 수행하도록 야기하며, 상기 추가 보정 수학 모델은 상기 수정 수학 모델보다 낮은 분해능을 갖는다. 일 실시예에서, 고분해능 패터닝 에러는, 에칭-로딩 효과로 인한 에러, 투영 시스템 가열로 인한 에러, 패터닝 디바이스 가열로 인한 에러, 기판 가열로 인한 에러, 조명 수차 감도로 인한 에러, 패터닝 시스템 매칭에 대한 패터닝 시스템의 에러, 및/또는 패터닝 디바이스 대 패터닝 디바이스 매칭 에러로부터 선택되는 하나 또는 그 이상을 포함한다. 일 실시예에서, 상기 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 하나 이상의 기판 상의 복수의 메트롤로지 타겟의 샘플을 사용하여 패터닝 에러 정보를 측정하기 위한 샘플 방식을 선택하는 단계를 더 수행하도록 야기하고, 상기 선택은 상기 에러 수학 모델 및 하나 이상의 제약에 기초한다. 일 실시예에서, 고분해능은 1mm 이하의 기판 상의 공간 주파수를 포함한다. 일 실시예에서, 패터닝 에러 정보는 오버레이 에러, 도즈 량, 포커스 및/또는 임계 치수를 포함한다.
일 실시예에서, 패터닝 디바이스를 포함하는 패터닝 프로세스에서 패터닝 에러에 관한 정보를 획득하는 단계; 상기 패터닝 에러 정보에 따라 수정 장치로 상기 패터닝 에러를 수정함에 의하여 도입된 일정 기간 동안의 비선형성을 결정하는 단계; 및 상기 결정된 비선형성에 기초하여 상기 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 컴퓨터 시스템에 의해 결정하는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 상기 시간 주기에 걸친 비선형성의 최대값은 상기 패터닝 에러 오프셋의 적어도 일부와 상기 수정 장치에 의한 패터닝 에러의 수정의 조합에 의해 감소된다. 일 실시예에서, 상기 조합은, 상기 시간 주기의 마지막에 상기 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 상기 수정 장치에 의한 보정을 위한 패터닝 에러를 야기한다. 일 실시예에서, 상기 패터닝 에러 오프셋은 상기 시간 주기에 걸쳐 변화하지 않는 정적 패터닝 오차 오프셋을 포함한다. 일 실시예에서, 상기 패터닝 에러 오프셋에 기초하여 상기 패터닝 디바이스의 수정을 위한 제 1 수정 정보를 생성하는 단계를 더 포함하며, 상기 패터닝 디바이스가 상기 제 1 수정 정보에 따라 수정된 후에 패터닝 공정에서 사용되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 패터닝 에러의 수정과 결합된다. 일 실시예에서, 상기 패터닝 에러 오프셋은 상기 시간 주기 동안 변화하는 동적 패터닝 에러 오프셋을 포함한다. 일 실시예에서, 상기 패터닝 에러 오프셋에 기초하여 패터닝 공정에서 사용되는 제조 공정 툴을 위한 제 2 수정 정보를 생성하는 단계를 더 포함하고, 상기 제조 공정 툴이 상기 패터닝 공정에서 사용되고 상기 제 2 수정 정보에 따라 수정되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 상기 패터닝 에러의 수정과 결합된다. 일 실시예에서, 상기 제조 공정 툴은 트랙 툴, 증착 툴, 평탄화 툴 및/또는 에칭 툴을 포함한다. 일 실시예에서, 패터닝 시스템의 적어도 2 개의 수정 장치들 중 패터닝 에러의 적어도 일부를 컴퓨터 시스템에 의해 배분하는 단계; 및 상기 배분 및 상기 패터닝 에러 오프셋에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계를 더 포함한다. 일 실시예에서, 상기 패터닝 에러는 시변(time-varying)이고, 상기 패터닝 에러 오프셋의 적어도 일부가 없는 상기 수정 장치에 의한 상기 패터닝 에러의 보정은 상기 수정 장치의 수정 범위 밖에 있거나 또는 있을 것이다. 일 실시예에서, 상기 비선형성은 상기 시간 주기에 걸쳐 변한다. 일 실시예에서, 상기 패터닝 에러 정보를 얻는 단계는 측정 및/또는 시뮬레이션에 의해 상기 패터닝 에러 정보를 얻는 단계를 포함한다. 일 실시예에서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함한다.
일 실시예에서, 일정 기간에 걸친 비선형성에 관한 정보를 획득하는 단계로서, 상기 비선형성은 패터닝 에러를 수정하는 것으로부터 유도되는 단계; 컴퓨터 시스템에 의해, 비선형성에 기초한 패터닝 시스템의 적어도 2 개의 수정 장치들 사이의 보정을 위하여 패터닝 오차의 적어도 일부분을 배분하는 단계; 및 상기 배분에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나에 대한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 상기 적어도 하나의 수정 장치를 위한 수정 정보는 패터닝 에러 오프셋을 생성하여, 상기 패터닝 에러 오프셋과 적어도 하나의 다른 수정 장치에 의한 패터닝 에러의 수정과의 결합은, 상기 적어도 하나의 다른 수정 장치를 위한 시간 주기에 걸친 비선형성에 있어서의 감소를 야기한다(yield). 일 실시예에서, 상기 시간 주기에 걸친 비선형성의 최대치는 상기 수정 정보에 따른 상기 적어도 하나의 수정 장치의 수정에 의하여 감소된다. 일 실시예에서, 상기 수정 정보에 따른 적어도 하나의 수정 장치의 수정은, 상기 시간 주기의 말기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러를 야기한다(yield). 일 실시예에서, 상기 수정 정보는 상기 시간 주기에 걸쳐 변하지 않는 정적 패터닝 에러 오프셋을 제공한다. 일 실시예에서, 상기 분배 또는 비선형성에 기초하여 상기 패터닝 디바이스의 수정을 위한 수정 정보를 생성하는 단계를 더 포함하고, 상기 패터닝 디바이스는 상기 수정 정보에 따른 수정 이후 패터닝 프로세스에서 사용된다. 일 실시예에서, 상기 패터닝 에러는 시변이며, 적어도 하나의 수정 장치의 수정 없이 적어도 하나의 다른 수정 장치에 의한 상기 패터닝 에러의 보정은, 상기 적어도 하나의 다른 수정 장치의 수정 범위를 벗어나거나 벗어날 것이다. 일 실시예에서, 상기 비선형성에 관한 정보를 획득하는 단계는 측정 및/또는 시뮬레이션에 의한 비선형성 정보를 획득하는 단계를 포함한다. 일 실시예에서, 상기 비선형성은 상기 시간 주기에 걸쳐 변한다. 일 실시예에서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 패터닝 디바이스를 포함하는 패터닝 프로세스에서 패터닝 에러에 관한 정보를 획득하는 단계; 상기 패터닝 에러 정보에 따라 수정 장치로 상기 패터닝 에러를 수정함에 의하여 도입된 일정 기간 동안의 비선형성을 결정하는 단계; 및 상기 결정된 비선형성에 기초하여 상기 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 컴퓨터 시스템에 의해 결정하는 단계가 수행되도록 유도되는 시스템이 제공된다.
일 실시예에서, 상기 시간 주기에 걸친 비선형성의 최대값은 상기 패터닝 에러 오프셋의 적어도 일부와 상기 수정 장치에 의한 패터닝 에러의 수정의 조합에 의해 감소된다. 일 실시예에서, 상기 조합은, 상기 시간 주기의 말기에 상기 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 상기 수정 장치에 의한 보정을 위한 패터닝 에러를 야기한다(yield). 일 실시예에서, 상기 패터닝 에러 오프셋은 상기 시간 주기에 걸쳐 변화하지 않는 정적 패터닝 오차 오프셋을 포함한다. 일 실시예에서, 실행될 때, 상기 기계판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 에러 오프셋에 기초하여 상기 패터닝 디바이스의 수정을 위한 제 1 수정 정보를 생성하도록 더 야기하며, 상기 패터닝 디바이스가 상기 제 1 수정 정보에 따라 수정된 후에 패터닝 공정에서 사용되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 패터닝 에러의 수정과 결합된다. 일 실시예에서, 상기 패터닝 에러 오프셋은 상기 시간 주기에 걸쳐 변화하는 동적 패터닝 에러 오프셋을 포함한다. 일 실시예에서, 실행될 때, 상기 기계판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 에러 오프셋에 기초하여 패터닝 공정에서 사용되는 제조 공정 툴을 위한 제 2 수정 정보를 생성하도록 더 야기하고, 상기 제조 공정 툴이 상기 패터닝 공정에서 사용되고 상기 제 2 수정 정보에 따라 수정되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 상기 패터닝 에러의 수정과 결합된다. 일 실시예에서, 상기 제조 공정 툴은 트랙 툴, 증착 툴, 평탄화 툴 및/또는 에칭 툴을 포함한다. 일 실시예에서, 실행될 때, 상기 기계판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 패터닝 시스템의 적어도 2 개의 수정 장치들 중 패터닝 에러의 적어도 일부를 컴퓨터 시스템에 의해 배분하는 단계; 및 상기 배분 및 상기 패터닝 에러 오프셋에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계를 수행하도록 더 야기한다. 일 실시예에서, 상기 패터닝 에러는 시변이고, 상기 패터닝 에러 오프셋의 적어도 일부가 없는 상기 수정 장치에 의한 상기 패터닝 에러의 보정은 상기 수정 장치의 수정 범위 밖에 있거나 또는 있을 것이다. 일 실시예에서, 상기 비선형성은 상기 시간 주기에 걸쳐 변한다. 일 실시예에서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함한다.
일 실시예에서, 하드웨어 프로세서 시스템; 및 기계-판독가능 명령어들을 저장한 비-일시적 컴퓨터 판독 가능 저장 매체를 포함하고, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금 다음 단계들, 즉: 일정 기간에 걸친 비선형성에 관한 정보를 획득하는 단계로서, 상기 비선형성은 패터닝 에러를 수정하는 것으로부터 유도되는 단계; 컴퓨터 시스템에 의해, 비선형성에 기초한 패터닝 시스템의 적어도 2 개의 수정 장치들 사이의 보정을 위하여 패터닝 오차의 적어도 일부분을 배분하는 단계; 및 상기 배분에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나에 대한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계가 수행되도록 유도되는 시스템이 제공된다.
일 실시예에서, 상기 적어도 하나의 수정 장치를 위한 수정 정보는 패터닝 에러 오프셋을 생성하여, 상기 패터닝 에러 오프셋과 적어도 하나의 다른 수정 장치에 의한 패터닝 에러의 수정과의 결합은, 상기 적어도 하나의 다른 수정 장치를 위한 시간 주기에 걸친 비선형성에 있어서의 감소를 야기한다(yield). 일 실시예에서, 상기 시간 주기에 걸친 비선형성의 최대치는 상기 수정 정보에 따른 상기 적어도 하나의 수정 장치의 수정에 의하여 감소된다. 일 실시예에서, 상기 수정 정보에 따른 적어도 하나의 수정 장치의 수정은, 상기 시간 주기의 말기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러를 야기한다(yield). 일 실시예에서, 상기 수정 정보는 상기 시간 주기에 걸쳐 변하지 않는 정적 패터닝 에러 오프셋을 제공한다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 분배 또는 비선형성에 기초하여 상기 패터닝 디바이스의 수정을 위한 수정 정보를 생성하도록 더 야기하고, 상기 패터닝 디바이스는 상기 수정 정보에 따른 수정 이후 패터닝 프로세스에서 사용된다. 일 실시예에서, 상기 패터닝 에러는 시변이며, 적어도 하나의 수정 장치의 수정 없이 적어도 하나의 다른 수정 장치에 의한 상기 패터닝 에러의 보정은, 상기 적어도 하나의 다른 수정 장치의 수정 범위를 벗어나거나 벗어날 것이다. 일 실시예에서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 측정 및/또는 시뮬레이션에 의한 비선형성 정보를 획득하도록 더 야기한다. 일 실시예에서, 상기 비선형성은 상기 시간 주기에 걸쳐 변한다. 일 실시예에서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함한다.
도 18을 참조하여, 컴퓨터 시스템(100)이 도시된다. 컴퓨터 시스템(100)은 정보를 전달하는 버스(102) 또는 다른 통신 기구, 및 정보를 처리하는 버스(102)와 커플링된 프로세서(104)[또는 다중 프로세서들(104 및 105)]를 포함한다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 의해 실행될 정보 및 명령어들을 저장하는 RAM(random access memory) 또는 다른 동적 저장 디바이스와 같은, 버스(102)에 커플링된 주 메모리(106)를 포함한다. 또한, 주 메모리(106)는 프로세서(104)에 의해 실행될 명령어들의 실행 시 임시 변수(temporary variable)들 또는 다른 매개 정보(intermediate information)를 저장하는 데 사용될 수도 있다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 대한 정적 정보 및 명령어들을 저장하는 버스(102)에 커플링된 ROM(read only memory: 108) 또는 다른 정적 저장 디바이스를 포함한다. 정보 및 명령어들을 저장하는 자기 디스크 또는 광학 디스크와 같은 저장 디바이스(110)가 제공되며 버스(102)에 커플링된다.
컴퓨터 시스템(100)은 버스(102)를 통해, 컴퓨터 사용자에게 정보를 보여주는 CRT(cathode ray tube) 또는 평판(flat panel) 또는 터치 패널 디스플레이(touch panel display)와 같은 디스플레이(112)에 커플링될 수 있다. 영숫자 및 다른 키들을 포함한 입력 디바이스(114)는 정보 및 명령 선택(command selection)들을 프로세서(104)로 전달하기 위해 버스(102)에 커플링된다. 또 다른 형태의 사용자 입력 디바이스는 방향 정보 및 명령 선택들을 프로세서(104)로 전달하고, 디스플레이(112) 상의 커서의 움직임을 제어하는 마우스, 트랙볼(trackball) 또는 커서 방향키들과 같은 커서 제어부(cursor control: 116)이다. 이 입력 디바이스는, 통상적으로 디바이스로 하여금 평면에서의 위치들을 명시하게 하는 2 개의 축선인 제 1 축선(예를 들어, x) 및 제 2 축선(예를 들어, y)에서 2 자유도를 갖는다. 또한, 입력 디바이스로서 터치 패널(스크린) 디스플레이가 사용될 수도 있다.
주 메모리(106)에 포함된 1 이상의 명령어들의 1 이상의 시퀀스들을 실행하는 프로세서(104)에 응답하여 도 5-7, 10, 12-17에 기재된 방법들을 수행하도록 컴퓨터 시스템(100)이 적합화될 수 있다. 이러한 명령어들은 저장 디바이스(110)와 같은 또 다른 컴퓨터-판독가능한 매체로부터 주 메모리(106)로 읽혀질 수 있다. 주 메모리(106) 내에 포함된 명령어들의 시퀀스들의 실행은, 프로세서(104)가 본 명세서에 설명된 공정 단계들을 수행하게 한다. 또한, 주 메모리(106) 내에 포함된 명령어들의 시퀀스들을 실행하기 위해 다중 처리 구성(multi-processing arrangement)의 1 이상의 프로세서가 채택될 수도 있다. 대안적인 실시예들에서, 하드웨어에 내장된 회로(hard-wired circuitry)가 소프트웨어 명령어들과 조합하거나 그를 대신하여 사용될 수 있다. 따라서, 실시예들은 하드웨어 회로와 소프트웨어의 여하한의 특정 조합에 제한되지 않는다.
본 명세서에서 사용된 "컴퓨터-판독가능한 매체"라는 용어는 실행을 위해 프로세서(104)에 명령어들을 제공하는 데 관여하는 여하한의 매체를 칭한다. 이러한 매체는 비휘발성 매체(non-volatile media), 휘발성 매체 및 전송 매체를 포함하는 다수의 형태를 취할 수 있으며, 이에 제한되지는 않는다. 비휘발성 매체는, 예를 들어 저장 디바이스(110)와 같은 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 주 메모리(106)와 같은 동적 메모리를 포함한다. 전송 매체는 버스(102)를 포함하는 와이어(wire)들을 포함하여, 동축 케이블(coaxial cable), 구리선 및 광섬유(fiber optics)를 포함한다. 또한, 전송 매체는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 시 발생되는 파장들과 같이 음파(acoustic wave) 또는 광파의 형태를 취할 수도 있다. 컴퓨터-판독가능한 매체의 보편적인 형태들은, 예를 들어 플로피 디스크(floppy disk), 플렉시블 디스크(flexible disk), 하드 디스크, 자기 테이프, 여하한의 다른 자기 매체, CD-ROM, DVD, 여하한의 다른 광학 매체, 펀치 카드(punch card), 종이 테이프(paper tape), 홀(hole)들의 패턴을 갖는 여하한의 다른 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM, 여하한의 다른 메모리 칩 또는 카트리지(cartridge), 이후 설명되는 바와 같은 반송파(carrier wave), 또는 컴퓨터가 판독할 수 있는 여하한의 다른 매체를 포함한다.
다양한 형태의 컴퓨터 판독가능한 매체는 실행을 위해 1 이상의 명령어들의 1 이상의 시퀀스들을 프로세서(104)로 전달하는 데 관련될 수 있다. 예를 들어, 명령어들은 초기에 원격 컴퓨터의 자기 디스크 상에 저장되어 있을 수 있다(bear). 원격 컴퓨터는 그 동적 메모리로 명령어들을 로딩(load)할 수 있으며, 모뎀을 이용하여 전화선을 통해 명령어들을 보낼 수 있다. 컴퓨터 시스템(100)에 국한된 모뎀(modem)이 전화선 상의 데이터를 수신할 수 있으며, 상기 데이터를 적외선 신호로 전환하기 위해 적외선 송신기를 사용할 수 있다. 버스(102)에 커플링된 적외선 검출기는 적외선 신호로 전달된 데이터를 수신할 수 있으며, 상기 데이터를 버스(102)에 놓을 수 있다. 버스(102)는, 프로세서(104)가 명령어들을 회수하고 실행하는 주 메모리(106)로 상기 데이터를 전달한다. 주 메모리(106)에 의해 수신된 명령어들은 프로세서(104)에 의한 실행 전이나 후에 저장 디바이스(110)에 선택적으로 저장될 수 있다.
또한, 컴퓨터 시스템(100)은 버스(102)에 커플링된 통신 인터페이스(118)를 포함할 수 있다. 통신 인터페이스(118)는 로컬 네트워크(122)에 연결되는 네트워크 링크(120)에 커플링하여 양방향(two-way) 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(118)는 ISDN(integrated services digital network) 카드 또는 대응하는 형태의 전화선에 데이터 통신 연결을 제공하는 모뎀일 수 있다. 또 다른 예시로서, 통신 인터페이스(118)는 호환성 LAN에 데이터 통신 연결을 제공하는 LAN(local area network) 카드일 수 있다. 또한, 무선 링크가 구현될 수도 있다. 여하한의 이러한 구현에서, 통신 인터페이스(118)는 다양한 형태의 정보를 나타내는 디지털 데이터 스트림들을 전달하는 전기적, 전자기적 또는 광학적 신호들을 송신하고 수신한다.
통상적으로, 네트워크 링크(120)는 1 이상의 네트워크를 통해 다른 데이터 디바이스에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(120)는 로컬 네트워크(122)를 통해 호스트 컴퓨터(host computer: 124), 또는 ISP(Internet Service Provider: 126)에 의해 작동되는 데이터 장비로의 연결을 제공할 수 있다. 차례로, ISP(126)는 이제 통상적으로 "인터넷"(128)이라고 칭하는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(122) 및 인터넷(128)은 디지털 데이터 스트림을 전달하는 전기적, 전자기적 또는 광학적 신호들을 사용한다. 다양한 네트워크를 통한 신호들, 및 컴퓨터 시스템(100)에 또한 그로부터 디지털 데이터를 전달하는 통신 인터페이스(118)를 통한 네트워크 링크(120) 상의 신호들은 정보를 전달하는 반송파의 형태들이다.
컴퓨터 시스템(100)은 네트워크(들), 네트워크 링크(120) 및 통신 인터페이스(118)를 통해 프로그램 코드를 포함하는 메시지들을 송신하고 데이터를 수신할 수 있다. 인터넷 예시에서는, 서버(130)가 인터넷(128), ISP(126), 로컬 네트워크(122) 및 통신 인터페이스(118)를 통해 어플리케이션 프로그램에 대한 요청된 코드를 전송할 수 있다. 1 이상의 실시예에 따르면, 예를 들어 하나의 이러한 다운로드된 어플리케이션은 실시예의 조명 최적화에 대해 제공될 수 있다. 수신된 코드는 수신될 때 프로세서(104)에 의해 실행될 수 있고, 및/또는 추후 실행을 위해 저장 디바이스(110) 또는 다른 비휘발성 저장소에 저장될 수 있다. 이러한 방식으로, 컴퓨터 시스템(100)은 반송파의 형태로 어플리케이션 코드를 얻을 수 있다.
본 발명의 일 실시예는 본 명세서에 기재된 바와 같은 방법을 설명하는 기계-판독가능한 명령어들의 1 이상의 시퀀스를 포함한 컴퓨터 프로그램, 또는 이러한 컴퓨터 프로그램이 저장되어 있는 데이터 저장 매체(예를 들어, 반도체 메모리, 자기 또는 광학 디스크)의 형태를 취할 수 있다. 또한, 기계 판독가능한 명령어는 2 이상의 컴퓨터 프로그램들로 구현될 수 있다. 2 이상의 컴퓨터 프로그램들은 1 이상의 상이한 메모리 및/또는 데이터 저장 매체에 저장될 수 있다.
본 명세서에서 설명되는 여하한의 제어기들은 각각 또는 조합하여, 1 이상의 컴퓨터 프로그램이 리소그래피 장치의 적어도 하나의 구성요소 내에 위치되는 1 이상의 컴퓨터 프로세서에 의해 판독되는 경우에 작동가능할 수 있다. 제어기들은 각각 또는 조합하여, 신호들을 수신, 처리 및 송신하는 여하한의 적절한 구성을 가질 수 있다. 1 이상의 프로세서가 제어기들 중 적어도 하나와 통신하도록 구성된다. 예를 들어, 각각의 제어기가 앞서 설명된 방법들에 대한 기계-판독가능한 명령어들을 포함하는 컴퓨터 프로그램들을 실행하는 1 이상의 프로세서를 포함할 수 있다. 제어기들은 이러한 컴퓨터 프로그램들을 저장하는 데이터 저장 매체, 및/또는 이러한 매체를 수용하는 하드웨어를 포함할 수 있다. 이에 따라, 제어기(들)는 1 이상의 컴퓨터 프로그램의 기계 판독가능한 명령어들에 따라 작동할 수 있다. 본 명세서에서는 IC 제조에 있어서 검사 장치의 특정 사용예에 대하여 언급되지만, 본 명세서에 서술된 검사 장치는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 평판 디스플레이(flat-panel display), 액정 디스플레이(LCD), 박막 자기 헤드 등의 제조와 같이 다른 적용예들을 가질 수도 있음을 이해하여야 한다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "웨이퍼" 또는 "다이"라는 용어의 어떠한 사용도 각각 "기판" 또는 "타겟부"라는 좀 더 일반적인 용어와 동의어로 간주될 수도 있음을 이해할 것이다. 본 명세서에서 언급되는 기판은 노광 전후에, 예를 들어 트랙(전형적으로, 기판에 레지스트 층을 도포하고 노광된 레지스트를 현상하는 툴), 메트롤로지 툴 및/또는 검사 툴에서 처리될 수 있다. 적용가능하다면, 이러한 기판 처리 툴과 다른 기판 처리 툴에 본 명세서의 기재내용이 적용될 수 있다. 또한, 예를 들어 다층 IC를 생성하기 위하여 기판이 한 번 이상 처리될 수 있으므로, 본 명세서에 사용되는 기판이라는 용어는 이미 여러 번 처리된 층들을 포함한 기판을 칭할 수도 있다.
앞서 광학 리소그래피와 관련하여 본 발명의 실시예들의 특정 사용예를 언급하였지만, 본 발명은 다른 적용예들, 예를 들어 임프린트 리소그래피에 사용될 수 있으며, 본 명세서가 허용한다면 광학 리소그래피로 제한되지 않는다는 것을 이해할 것이다. 나노임프린트 리소그래피의 경우에 있어서, 패터닝 디바이스는 임프린트 템플릿 또는 몰드이다. 본 명세서에서 사용된 "방사선" 및 "빔"이라는 용어는 이온 빔 또는 전자 빔과 같은 입자 빔뿐만 아니라, (예를 들어, 365, 355, 248, 193, 157 또는 126 nm, 또는 그 정도의 파장을 갖는) 자외(UV) 방사선 및 (예를 들어, 5 내지 20 nm 범위 내의 파장을 갖는) 극자외(EUV) 방사선을 포함하는 모든 형태의 전자기 방사선을 포괄한다.
본 명세서가 허용하는 "렌즈"라는 용어는, 굴절, 반사, 자기, 전자기 및 정전기 광학 구성요소들을 포함하는 다양한 형태의 광학 구성요소들 중 어느 하나 또는 그 조합으로 언급될 수 있다.
본 명세서에서, 임계치를 넘거나 통과한다는 것은, 특정 값보다 낮거나 특정 값 이하를 갖는 것, 특정 값보다 높거나 특정 값 이상을 갖는 것, 가령 파라미터 등에 기초하여 (가령, 정렬을 통하여) 어떤 것보다 높거나 낮게 서열화된 것을 포함할 수 있다.
본 명세서에서 에러를 보정한다는 것과 에러의 보정은 에러를 제거하거나 허용 오차 범위 내로 에러를 감소시키는 것을 포함한다.
본 명세서에서 사용 된 용어 "최적화" 및 "최적"은, 결과치 및/또는 리소그래피 프로세스 또는 패터닝 프로세스가, 기판 상에 디자인 레이아웃을 투영하는 높은 정확성, 보다 큰 프로세스 윈도우 등과 같은 더 바람직한 특성을 갖도록 리소그래피 장치, 패터닝 프로세스 등을 조정하는 것을 지칭하거나 또는 조정하는 것을 의미한다. 따라서, 본 명세서에서 사용된 용어 "최적화"및 "최적"은, 하나 이상의 파라미터에 대한 하나 이상의 초기 세트 값과 비교되는, 적어도 하나의 관련 메트릭에서 국부적 최적과 같은 개선을 제공하는 하나 이상의 파라미터를 식별하는 프로세스를 지칭하거나 의미한다. "최적" 및 기타 관련 용어는 그에 따라 해석되어야 한다. 일 실시예에서, 최적화 단계는 하나 이상의 메트릭에서 추가 개선을 제공하기 위해 반복적으로 적용될 수 있다.
시스템의 최적화 프로세스에서, 시스템 또는 프로세스의 성능 지수(figure of merit)는 비용 함수(cost function)로서 표현될 수 있다. 최적화 프로세스는 비용 함수를 최적화(예컨대, 최소화 또는 최대화)하는 시스템 또는 프로세스의 파라미터 세트(설계 변수)를 찾는 프로세스로 귀결된다. 비용 함수는 최적화의 목표에 따라 적절한 형식을 가질 수 있다. 예를 들어, 비용 함수는 특정 특성의 의도된 값(예를 들어, 이상적인 값)에 대한 시스템 또는 프로세스의 특정 특성(평가 포인트)의 편차의 가중 평균 제곱근(RMS)일 수 있다. 비용 함수는 이들 편차의 최대값(즉, 최소 편차)일 수도 있다. 본 명세서의 "평가 포인트"라는 용어는 시스템 또는 프로세스의 특성을 포함하도록 광범위하게 해석되어야 한다. 시스템의 설계 변수는 유한 범위로 제한되거나 시스템 또는 프로세스 구현의 실용성으로 인해 상호 의존적일 수 있다. 리소그래피 장치 또는 패터닝 프로세스의 경우, 제약은 종종 조정가능한 범위와 같은 하드웨어의 특징과 물리적 특성, 및/또는 패터닝 디바이스 제조 가능성 설계 규칙과 관련되며, 평가 포인트는, 도즈 및 포커스와 같은 비-물리적 특성 뿐만 아니라 기판 상 레지스트 이미지에서의 물리적 포인트를 포함할 수 있다
본 발명은 다음 절들을 사용하여 더 기술될 수 있다.
1. 패터닝 디바이스를 포함하는 패터닝 프로세스에서 패터닝 에러에 관한 정보를 획득하는 단계;
상기 패터닝 오차 정보에 따라 수정 장치에 의해 상기 패터닝 에러를 수정하여 도입된 시간 주기에 걸친 비선형성을 결정하는 단계; 및
상기 결정된 비선형성에 기초하여 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 컴퓨터 시스템에 의해 결정하는 단계
를 포함하는 방법.
2. 제 1 절에 있어서, 상기 시간 주기에 걸친 비선형성의 최대값은 상기 패터닝 에러 오프셋의 적어도 일부와 상기 수정 장치에 의한 패터닝 에러의 수정의 조합에 의해 감소되는 방법.
3. 제 2 절에 있어서, 상기 조합은, 상기 시간 주기의 마지막에 상기 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 상기 수정 장치에 의한 보정을 위한 패터닝 에러를 야기하는(yield) 방법.
4. 앞선 절 중 하나에 있어서, 상기 패터닝 에러 오프셋은 상기 시간 주기에 걸쳐 변화하지 않는 정적 패터닝 오차 오프셋을 포함하는 방법.
5. 앞선 절 중 하나에 있어서, 상기 패터닝 에러 오프셋에 기초하여 상기 패터닝 디바이스의 수정을 위한 제 1 수정 정보를 생성하는 단계를 더 포함하며, 상기 패터닝 디바이스가 상기 제 1 수정 정보에 따라 수정된 후에 패터닝 공정에서 사용되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 패터닝 에러의 수정과 결합되는 방법.
6. 앞선 절 중 하나에 있어서, 상기 패터닝 에러 오프셋은 상기 시간 주기 동안 변화하는 동적 패터닝 에러 오프셋을 포함하는 방법.
7. 앞선 절 중 하나에 있어서, 상기 패터닝 에러 오프셋에 기초하여 패터닝 공정에서 사용되는 제조 공정 툴을 위한 제 2 수정 정보를 생성하는 단계를 더 포함하고, 상기 제조 공정 툴이 상기 패터닝 공정에서 사용되고 상기 제 2 수정 정보에 따라 수정되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 상기 패터닝 에러의 수정과 결합되는 방법.
8. 제 7 절에 있어서, 상기 제조 공정 툴은 트랙 툴, 증착 툴, 평탄화 툴 및/또는 에칭 툴을 포함하는 방법.
9. 앞선 절 중 하나에 있어서,
패터닝 시스템의 적어도 2 개의 수정 장치들 중 패터닝 에러의 적어도 일부를 컴퓨터 시스템에 의해 배분하는 단계; 및
상기 배분 및 상기 패터닝 에러 오프셋에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계
를 더 포함하는 방법.
10. 앞선 절 중 하나에 있어서, 상기 패터닝 에러는 시변(time-varying)이고, 상기 패터닝 에러 오프셋의 적어도 일부가 없는 상기 수정 장치에 의한 상기 패터닝 에러의 보정은 상기 수정 장치의 수정 범위 밖에 있거나 또는 있을 수 있는 방법.
11. 앞선 절 중 하나에 있어서, 상기 비선형성은 상기 시간 주기에 걸쳐 변하는 방법.
12. 앞선 절 중 하나에 있어서, 상기 패터닝 에러 정보를 얻는 단계는 측정 및/또는 시뮬레이션에 의해 상기 패터닝 에러 정보를 얻는 단계를 포함하는 방법.
13. 앞선 절 중 하나에 있어서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함하는 방법.
14. 시간 주기에 걸쳐 비선형성에 관한 정보를 획득하는 단계 - 상기 비선형성은 패터닝 에러를 수정하는 것으로부터 도입됨 -;
컴퓨터 시스템에 의하여, 상기 비선형성에 기초하여 패터닝 시스템의 적어도 2 개의 수정 장치들 중에서 보정을 위한 패터닝 에러의 적어도 일부를 배분하는 단계; 및
상기 컴퓨터 시스템에 의하여, 상기 배분에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 생성하는 단계
를 포함하는 방법.
15. 제 14 절에 있어서, 상기 적어도 하나의 수정 장치를 위한 수정 정보는 패터닝 에러 오프셋을 생성하여, 상기 패터닝 에러 오프셋과 적어도 하나의 다른 수정 장치에 의한 패터닝 에러의 수정과의 결합은, 상기 적어도 하나의 다른 수정 장치를 위한 시간 주기에 걸친 비선형성에 있어서의 감소를 야기하는(yield) 방법.
16. 제 14 절 또는 제 15 절에 있어서, 상기 시간 주기에 걸친 비선형성의 최대치는 상기 수정 정보에 따른 상기 적어도 하나의 수정 장치의 수정에 의하여 감소되는 방법.
17. 제 16 절에 있어서, 상기 수정 정보에 따른 적어도 하나의 수정 장치의 수정은, 상기 시간 주기의 말기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러를 나타내는(yield) 방법.
18. 제 14 내지 17 절 중 어느 한 절에 있어서, 상기 수정 정보는 상기 시간 주기에 걸쳐 변하지 않는 정적 패터닝 에러 오프셋을 제공하는 방법.
19. 제 14 내지 18 절 중 어느 한 절에 있어서, 상기 분배 또는 비선형성에 기초하여 상기 패터닝 디바이스의 수정을 위한 수정 정보를 생성하는 단계를 더 포함하고, 상기 패터닝 디바이스는 상기 수정 정보에 따른 수정 이후 패터닝 프로세스에서 사용되는 방법.
20. 제 14 내지 19 절 중 어느 한 절에 있어서, 상기 패터닝 에러는 시변이며, 적어도 하나의 수정 장치의 수정 없이 적어도 하나의 다른 수정 장치에 의한 상기 패터닝 에러의 보정은, 상기 적어도 하나의 다른 수정 장치의 수정 범위를 벗어나거나 벗어날 것인 방법.
21. 제 14 내지 20 절 중 어느 한 절에 있어서, 상기 비선형성에 관한 정보를 획득하는 단계는 측정 및/또는 시뮬레이션에 의한 비선형성 정보를 획득하는 단계를 포함하는 방법.
22. 제 14 내지 21 절 중 어느 한 절에 있어서, 상기 비선형성은 상기 시간 주기에 걸쳐 변하는 방법.
23. 제 14 내지 22 절 중 어느 한 절에 있어서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함하는 방법.
24. 비-일시적(non-transitory) 컴퓨터 프로그램 제품으로서, 프로세서 시스템으로 하여금 제 1 절 내지 제 23 절 중 어느 하나에 의한 방법의 수행을 야기하기 위한 기계-판독가능 명령어들을 포함하는 제품.
25. 하드웨어 프로세서 시스템; 및
기계-판독가능 명령어들을 저장하는 비-일시적인(non-transitory) 컴퓨터판독가능 저장매체를 포함하고,
상기 기계-판독가능 명령어들은, 실행될 때, 상기 프로세서 시스템으로 하여금,
패터닝 디바이스를 포함하는 패터닝 공정에서, 패터닝 에러에 관하여 획득된 정보에 따라 수정 장치에 의해 패터닝 에러를 수정함으로써 도입된 시간 주기에 걸친 비선형성을 결정하는 단계; 및
상기 결정된 비선형성에 기초하여 상기 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 결정하는 단계
를 수행하도록 하는 시스템.
26. 제 25 절에 있어서, 상기 시간 주기에 걸친 비선형성의 최대값은 상기 패터닝 에러 오프셋의 적어도 일부와 상기 수정 장치에 의한 패터닝 에러의 수정의 조합에 의해 감소되는 시스템.
27. 제 26 절에 있어서, 상기 조합은, 상기 시간 주기의 말기에 상기 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 상기 수정 장치에 의한 보정을 위한 패터닝 에러를 야기하는(yield) 시스템.
28. 제 25 내지 27 절 중 어느 한 절에 있어서, 상기 패터닝 에러 오프셋은 상기 시간 주기에 걸쳐 변화하지 않는 정적 패터닝 오차 오프셋을 포함하는 시스템.
29. 제 25 내지 28 절 중 어느 한 절에 있어서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 에러 오프셋에 기초하여 상기 패터닝 디바이스의 수정을 위한 제 1 수정 정보를 생성하도록 더 야기하며, 상기 패터닝 디바이스가 상기 제 1 수정 정보에 따라 수정된 후에 패터닝 공정에서 사용되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 패터닝 에러의 수정과 결합되는 시스템.
30. 제 25 내지 29 절 중 하나에 있어서, 상기 패터닝 에러 오프셋은 상기 시간 주기에 걸쳐 변화하는 동적 패터닝 에러 오프셋을 포함하는 시스템.
31. 제 25 내지 제 30 절 중 하나에 있어서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 패터닝 에러 오프셋에 기초하여 패터닝 공정에서 사용되는 제조 공정 툴을 위한 제 2 수정 정보를 생성하도록 더 야기하고, 상기 제조 공정 툴이 상기 패터닝 공정에서 사용되고 상기 제 2 수정 정보에 따라 수정되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 상기 패터닝 에러의 수정과 결합되는 시스템.
32. 제 31 절에 있어서, 상기 제조 공정 툴은 트랙 툴, 증착 툴, 평탄화 툴 및/또는 에칭 툴을 포함하는 방법.
33. 제 25 내지 32 절 중 어느 한 절에 있어서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금,
패터닝 시스템의 적어도 2 개의 수정 장치들 중 패터닝 에러의 적어도 일부를 컴퓨터 시스템에 의해 배분하는 단계; 및
상기 배분 및 상기 패터닝 에러 오프셋에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계
를 수행하도록 더 야기하는 시스템.
34. 제 25 내지 33 절 중 어느 한 절에 있어서, 상기 패터닝 에러는 시변(time-varying)이고, 상기 패터닝 에러 오프셋의 적어도 일부가 없는 상기 수정 장치에 의한 상기 패터닝 에러의 보정은 상기 수정 장치의 수정 범위 밖에 있거나 또는 있을 수 있는 시스템.
35. 제 25 내지 34 절 중 어느 한 절에 있어서, 상기 비선형성은 상기 시간 주기에 걸쳐 변하는 시스템.
36. 제 25 내지 35 절 중 어느 한 절에 있어서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함하는 시스템.
37. 하드웨어 프로세서 시스템; 및
기계-판독가능 명령어들을 저장하는 비-일시적인(non-transitory) 컴퓨터판독가능 저장매체를 포함하고,
상기 기계-판독가능 명령어들은, 실행될 때, 상기 프로세서 시스템으로 하여금,
시간 주기에 걸쳐 비선형성에 관한 정보를 획득하는 단계 - 상기 비선형성은 패터닝 에러를 수정하는 것으로부터 도입됨 -;
상기 비선형성에 기초하여 패터닝 시스템의 적어도 2 개의 수정 장치들 중에서 보정을 위한 패터닝 에러의 적어도 일부를 배분하는 단계; 및
상기 배분에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 생성하는 단계
를 수행하도록 야기하는 시스템.
38. 제 37 절에 있어서, 상기 적어도 하나의 수정 장치를 위한 수정 정보는 패터닝 에러 오프셋을 생성하여, 상기 패터닝 에러 오프셋과 적어도 하나의 다른 수정 장치에 의한 패터닝 에러의 수정과의 결합은, 상기 적어도 하나의 다른 수정 장치를 위한 시간 주기에 걸친 비선형성에 있어서의 감소를 나타내는(yield) 시스템.
39. 제 37 절 또는 제 38 절에 있어서, 상기 시간 주기에 걸친 비선형성의 최대치는 상기 수정 정보에 따른 상기 적어도 하나의 수정 장치의 수정에 의하여 감소되는 시스템.
40. 제 39 절에 있어서, 상기 수정 정보에 따른 적어도 하나의 수정 장치의 수정은, 상기 시간 주기의 말기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 적어도 하나의 다른 수정 장치에 의한 보정을 위한 패터닝 에러를 야기하는(yield) 시스템.
41. 제 37 내지 40 절 중 어느 한 절에 있어서, 상기 수정 정보는 상기 시간 주기에 걸쳐 변하지 않는 정적 패터닝 에러 오프셋을 제공하는 시스템.
42. 제 37 내지 41 절 중 어느 한 절에 있어서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 상기 분배 또는 비선형성에 기초하여 상기 패터닝 디바이스의 수정을 위한 수정 정보를 생성하도록 더 야기하고, 상기 패터닝 디바이스는 상기 수정 정보에 따른 수정 이후 패터닝 프로세스에서 사용되는 시스템.
43. 제 37 내지 42 절 중 어느 한 절에 있어서, 상기 패터닝 에러는 시변이며, 적어도 하나의 수정 장치의 수정 없이 적어도 하나의 다른 수정 장치에 의한 상기 패터닝 에러의 보정은, 상기 적어도 하나의 다른 수정 장치의 수정 범위를 벗어나거나 벗어날 것인 시스템.
44. 제 14 내지 20 절 중 어느 한 절에 있어서, 실행될 때, 상기 기계-판독가능 명령어들은 상기 프로세서 시스템으로 하여금, 측정 및/또는 시뮬레이션에 의한 비선형성 정보를 획득하도록 더 야기하는 시스템.
45. 제 37 내지 44 절 중 어느 한 절에 있어서, 상기 비선형성은 상기 시간 주기에 걸쳐 변하는 시스템.
46. 제 37 내지 45 절 중 어느 한 절에 있어서, 상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함하는 시스템.
이상, 본 발명의 특정 실시예가 설명되었지만, 본 발명은 설명된 것과 다르게 실시될 수 있다는 것을 이해할 것이다. 예를 들어, 본 발명은 앞서 개시된 바와 같은 방법을 설명하는 기계-판독가능한 명령어들의 1 이상의 시퀀스를 포함한 컴퓨터 프로그램, 또는 이러한 컴퓨터 프로그램이 저장되어 있는 데이터 저장 매체(예를 들어, 반도체 메모리, 자기 또는 광학 디스크)의 형태를 취할 수 있다.
상기 서술내용은 예시를 위한 것이지, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에 설명되는 청구항들의 범위를 벗어나지 않고 서술된 본 발명에 대한 변형예가 행해질 수도 있음을 이해할 것이다.
Claims (15)
- 패터닝 디바이스를 포함하는 패터닝 프로세스에서 패터닝 에러에 관한 정보를 획득하는 단계;
상기 패터닝 에러 정보에 따라 수정 장치에 의해 상기 패터닝 에러를 수정하여 도입된 시간 주기에 걸친 비선형성을 결정하는 단계; 및
상기 결정된 비선형성에 기초하여 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 컴퓨터 시스템에 의해 결정하는 단계
를 포함하는 방법. - 제 1 항에 있어서,
상기 시간 주기에 걸친 비선형성의 최대값은 상기 패터닝 에러 오프셋의 적어도 일부와 상기 수정 장치에 의한 패터닝 에러의 수정의 조합에 의해 감소되는 방법. - 제 2 항에 있어서,
상기 조합은, 상기 시간 주기의 말기에 상기 수정 장치에 의한 정정을 위한 패터닝 에러와 실질적으로 동일한 절대값을 갖는, 상기 시간 주기의 초기에 상기 수정 장치에 의한 정정을 위한 패터닝 에러를 생산하는(yield) 방법. - 제 1 항에 있어서,
상기 패터닝 에러 오프셋은 상기 시간 주기에 걸쳐 변화하지 않는 정적 패터닝 에러 오프셋을 포함하는 방법. - 제 1 항에 있어서,
상기 패터닝 에러 오프셋에 기초하여 상기 패터닝 디바이스의 수정을 위한 제 1 수정 정보를 생성하는 단계를 더 포함하며, 상기 패터닝 디바이스가 상기 제 1 수정 정보에 따라 수정된 후에 패터닝 공정에서 사용되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 패터닝 에러의 수정과 결합되는 방법. - 제 1 항에 있어서,
상기 패터닝 에러 오프셋은 상기 시간 주기 동안 변화하는 동적 패터닝 에러 오프셋을 포함하는 방법. - 제 1 항에 있어서,
상기 패터닝 에러 오프셋에 기초하여 패터닝 공정에서 사용되는 제조 공정 툴을 위한 제 2 수정 정보를 생성하는 단계를 더 포함하고, 상기 제조 공정 툴이 상기 패터닝 공정에서 사용되고 상기 제 2 수정 정보에 따라 수정되는 경우 상기 패터닝 에러 오프셋의 적어도 일부는 상기 수정 장치에 의한 상기 패터닝 에러의 수정과 결합되는 방법. - 제 7 항에 있어서,
상기 제조 공정 툴은 트랙 툴, 증착 툴, 평탄화 툴 및/또는 에칭 툴을 포함하는 방법. - 제 1 항에 있어서,
패터닝 시스템의 적어도 2 개의 수정 장치들 중 패터닝 에러의 적어도 일부를 컴퓨터 시스템에 의해 배분하는 단계; 및
상기 배분 및 상기 패터닝 에러 오프셋에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 상기 컴퓨터 시스템에 의해 생성하는 단계
를 더 포함하는 방법. - 제 1 항에 있어서,
상기 패터닝 에러는 시변(time-varying)이고, 상기 패터닝 에러 오프셋의 적어도 일부가 없는 상기 수정 장치에 의한 상기 패터닝 에러의 정정은 상기 수정 장치의 수정 범위 밖에 있거나 또는 있을 수 있는 방법. - 제 1 항에 있어서,
상기 비선형성은 상기 시간 주기에 따라 변하는 방법. - 제 1 항에 있어서,
상기 패터닝 에러 정보를 얻는 단계는 측정 및/또는 시뮬레이션에 의해 상기 패터닝 에러 정보를 얻는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 패터닝 에러는, 임계 치수 정보, 오버레이 오차 정보, 초점 정보 및/또는 도즈 정보로부터 선택되는 하나 또는 그 이상을 포함하는 방법. - 하드웨어 프로세서 시스템; 및
기계판독가능 명령어들을 저장하는 비-일시적인(non-transitory) 컴퓨터 판독가능 저장 매체를 포함하고, 상기 기계판독가능 명령어들은, 실행될 때, 상기 프로세서 시스템으로 하여금,
패터닝 디바이스를 포함하는 패터닝 공정에서, 패터닝 에러에 관하여 획득된 정보에 따라 수정 장치에 의해 패터닝 에러를 수정함으로써 도입된 시간 주기에 걸친 비선형성을 결정하는 단계; 및
상기 결정된 비선형성에 기초하여 상기 수정 장치와 함께 사용하기 위한 패터닝 에러 오프셋을 결정하는 단계
를 수행하도록 하는 시스템. - 하드웨어 프로세서 시스템; 및
기계판독가능 명령어들을 저장하는 비-일시적인(non-transitory) 컴퓨터 판독가능 저장 매체를 포함하고, 상기 기계판독가능 명령어들은, 실행될 때, 상기 프로세서 시스템으로 하여금,
시간 주기에 걸친 비선형성에 관한 정보를 얻는 단계 - 상기 비선형 성은 패터닝 에러를 수정함으로부터 도입됨 - ;
상기 비선형성에 기초하여 패터닝 시스템의 적어도 2 개의 수정 장치들 사이의 정정을 위한 상기 패터닝 에러의 적어도 일부분을 배분하는 단계; 및
상기 배분에 따라 상기 패터닝 시스템의 적어도 2 개의 수정 장치들 중 적어도 하나를 위한 수정 정보를 생성하는 단계
를 수행하도록 하는 시스템.
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