KR20180068269A - 코스 타이밍(coarse timing) 및 주파수 동기화를 위한 장치 및 방법 - Google Patents

코스 타이밍(coarse timing) 및 주파수 동기화를 위한 장치 및 방법 Download PDF

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Abstract

코스 타이밍(coarse timing) 및 주파수 동기화를 위한 장치 및 방법이 제공된다. 코스 타이밍(coarse timing) 및 주파수 동기화를 위한 장치는 샘플 그룹을 수신받고, 샘플 그룹의 상관(correlation)을 생성하는 복수의 상관 프로세서, 복수의 상관 프로세서 중 어느 하나로부터의 상관에 가중치를 곱하는 복수의 멀티플라이어, 시간 n에 대해, 복수의 멀티플라이어의 가중치가 곱해진 상관을 합산하여 합을 생성하는 합산 프로세서 및 합에 기초하여, 코스(coarse) 타이밍 및 코스 주파수를 생성하는 코스 타이밍 및 코스 주파수 프로세서를 포함하고, n은 정수이고, 상 복수의 멀티플라이어 중 적어도 어느 하나의 가중치는, 복수의 멀티플라이어 중 적어도 다른 하나의 가중치와 상이하다.

Description

코스 타이밍(coarse timing) 및 주파수 동기화를 위한 장치 및 방법{APPARATUS AND METHOD FOR COARSE TIMING AND FREQUENCY SYNCHRONIZATION}
본 발명은 무선 통신 시스템에 관한 것으로, 좀 더 구체적으로는 코스 타이밍과 주파수 동기화를 위한 장치 및 방법에 관한 것이다.
OFDM(Orthogonal frequency division multiplexing) 기술은 구현 복잡성이 낮고 다중 경로 전파(multi-path propagation)의 효과에 대한 견고성으로 인해, 예를 들어, LTE(long term evolution) 및 IEEE 802.11a/n/ac와 같은 광대역 무선 통신 시스템에 널리 채택되어 왔다. 그러나, OFDM 시스템은 단일 반송파 시스템보다 동기화 오류에 더욱 민감하다. 타이밍과 주파수 동기화는 OFDM 수신기 설계의 중요한 부분일 수 있다. OFDM 신호의 동기화는, 심볼 타이밍과 반송파 주파수 오프셋을 찾아야 한다. 부정확한 타이밍은, 시스템 성능을 심각하게 저하시킬 수 있는 심볼 간 간섭(inter-symbol interference (ISI)) 및 반송파 간 간섭(inter-carrier interference (ICI))을 야기시킬 수 있다.
IEEE 802.11a/n/ac는 자동 이득 제어(automatic gain control (AGC)) 정산, 코스 타이밍 동기화 및 코스 주파수 오프셋 추정을 위해 각각 16개의 샘플을 갖는 10개의 숏 트레이닝 필드(short training fields (STF))을 갖는다. AGC 이득은, 최댓값으로 설정되고, 적정 값으로 점차 감소된다. 따라서, 몇몇 STF 심볼은 불안정한 AGC 이득으로 손상될 수 있다. 이러한 손상된 STF 심볼을 이용하는 코스 동기화 및 코스 주파수 오프셋 추정은, 동기화 성능을 저하시킬 수 있다.
자동 상관(Auto-correlation) 및 상호 상관(cross-correlation)는 STF를 이용하여 코스 주파수 오프셋 추정과 코스 타이밍 동기화를 수행하는 두 개의 기본적인 방법이다. 그러나, 전술한 바와 같이, 비이상적인 통신 시스템에서, 처음 몇 개의 STF 심볼은, 활성 AGC 수렴 기간에서 손상될 수 있다. 이로 인해, STF 자동 상관이 매우 평탄해질 수 있고, 코스 타이밍 동기화가 잘못될 수 있다. 또한, 이로 인해, 적당한 입력 신호 전력으로, 초기에 큰 AGC 이득으로 인해 피크 검출이 빨라질 수 있다.
하나의 해결책은, 코스 타이밍 위치를 얻은 후, LTF(long training field (LTF)) 검색 윈도우를 증가시키는 것일 수 있다. 그러나, 이는 더 큰 메모리와 더 많은 작업을 갖기 때문에, 하드웨어 복잡성을 증가시킬 수 있다. 또 다른 해결책은, 높은 AGC 게인으로 손상된 여러 STF 심볼의 시작 부분을 제거하는 것일 수 있다. 그러나, 이는 수신기가 수신된 샘플 중 어떤 샘플이 손상된 STF 심볼에 속하는지 결정하는 것이 일반적으로 어려울 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 서로 다른 심볼 상관(예를 들어, STF 심폴 상관)에 서로 다른 가중치를 적용하여 AGC의 이득으로 인한 손상(예를 들어, STF 손상)의 영향을 감소시킬 수 있는 코스 타이밍(coarse timing) 및 주파수 동기화를 위한 장치 및 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 코스 타이밍(coarse timing) 및 주파수 동기화를 위한 장치는 샘플 그룹을 수신받고, 샘플 그룹의 상관(correlation)을 생성하는 복수의 상관 프로세서, 복수의 상관 프로세서 중 어느 하나로부터의 상관에 가중치를 곱하는 복수의 멀티플라이어, 시간 n에 대해, 복수의 멀티플라이어의 가중치가 곱해진 상관을 합산하여 합을 생성하는 합산 프로세서 및 합에 기초하여, 코스(coarse) 타이밍 및 코스 주파수를 생성하는 코스 타이밍 및 코스 주파수 프로세서를 포함하고, n은 정수이고, 상 복수의 멀티플라이어 중 적어도 어느 하나의 가중치는, 복수의 멀티플라이어 중 적어도 다른 하나의 가중치와 상이하다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화 방법은, 복수의 상관 프로세서 각각이 샘플 그룹을 수신하고, 상기 복수의 상관 프로세서 각각이, 상기 샘플 그룹 각각의 상관(correlation)을 생성하고, 복수의 멀티플라이어 각각이, 상기 복수의 상관 프로세서 중 어느 하나로부터의 상관에 가중치를 곱하고, 합산 프로세서가 시간 n에 대해, 상기 복수의 멀티플라이어의 상기 가중치가 곱해진 상관을 합산하고, 코스 타이밍 및 코스 주파수 프로세서가, 상기 시간 n에 대해 상기 복수의 멀티플라이어의 상기 가중치가 곱해진 상관의 합산에 기초하여, 코스 타이밍 및 코스 주파수를 결정하는 것을 포함하고, 상기 n은 정수이고, 상기 복수의 멀티플라이어 중 적어도 어느 하나의 가중치는, 상기 복수의 멀티플라이어 중 적어도 다른 하나의 가중치와 상이할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화 장치의 제조 방법은 적어도 하나의 다른 코스 타이밍 및 주파수 동기화 장치를 갖는 패키지와 웨이퍼 중 어느 하나 상에 코스 타이밍 및 주파수 동기화 장치를 형성하되, 상기 코스 타이밍 및 주파수 동기화 장치는, 복수의 가중된 상관 프로세서, 합산 프로세서와, 코스 타이밍 및 코스 주파수 프로세서를 포함하고, 상기 코스 타이밍 및 주파수 동기화 장치를 테스트하는 것을 포함하고, 상기 코스 타이밍 및 주파수 동기화 장치를 테스트하는 것은, 하나 이상의 전기 광학 컨버터, 광학 신호를 두 개 이상의 광학 신호로 분리하는 하나 이상의 광학 스플리터, 및 하나 이상의 광학 전기 컨버터를 이용하여, 상기 코스 타이밍 및 주파수 동기화 장치를 테스트하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 집적 회로 제조 방법은 집적 회로의 레이어에 대한 피처(feature) 세트를 위한 마스크 레이아웃을 생성하되, 상기 마스크 레이아웃은 하나 이상의 회로 피처에 대한 표준 셀 라이브러리 매크로를 포함하고, 상기 하나 이상의 회로 피처는, 복수의 가중된 상관 프로세서, 합산 프로세서와 코스 타이밍 및 코스 주파수 프로세서를 포함하는, 코스 타이밍 및 주파수 동기화 장치를 포함하고, 상기 마스크 레이아웃의 생성 중, 레이아웃 디자인 룰에 부합하도록 상기 매크로의 상대적인 위치를 무시하고, 상기 마스크 레이아웃의 생성 후, 상기 레이아웃 디자인 룰에 부합하도록 상기 매크로의 상대적인 위치를 확인하고, 상기 레이아웃 디자인 룰에 부합하지 않는 매크로가 발견되면, 상기 레이아웃 디자인 룰에 부합하지 않는 매크로가 상기 레이아웃 디자인 룰에 부합하도록 수정함으로써, 상기 마스크 레이아웃을 수정하고, 상기 수정된 마스크 레이아웃에 따라, 상기 집적 회로의 상기 레이어에 대한 상기 피처 세트를 갖는 마스크를 생성하고, 상기 마스크에 따라 상기 집적 회로의 레이어를 제조하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예뜰에 따른 코스 타이밍과 주파수 동기화를 위한 장치의 예시적인 블록도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화를 위한 장치의 예시적인 블록도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 도 2의 복수의 가중된 상관 프로세서의 예시적인 블록도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화의 방법을 설명하기 위한 예시적인 순서도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화의 방법을 설명하기 위한 예시적인 순서도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화 장치를 제조하는 방법을 설명하기 위한 예시적인 순서도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 집적 회로를 제조하는 방법을 설명하기 위한 예시적인 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예들에 따르면, 본 발명의 기술적 사상에 따른 장치 및 방법은, AGC의 이득으로 인한 손상(예를 들어, STF 손상)의 영향을 감소시키기 위해, 서로 다른 심볼 상관(예를 들어, STF 심폴 상관)에 서로 다른 가중치를 적용할 수 있다. 본 발명의 기술적 사상에 따른 장치 및 방법은, IEEE(Institute of Electrical and Electronics Engineers (IEEE)) 표준 802.11a/n/ac 시스템 및 프리앰블(preamble)을 갖는 다른 통신 시스템에 적용될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
도 1은 본 발명의 몇몇 실시예뜰에 따른 코스 타이밍과 주파수 동기화를 위한 장치의 예시적인 블록도이다.
도 1을 참조하면, 장치(100)는 N개의 메모리(101, 103, 105), N개의 상관 프로세서(107, 109, 111), N개의 멀티플라이어(113, 115, 117), 합산 프로세서(119), 및 코스 타이밍 및 코스 주파수 프로세서(121)를 포함할 수 있다. 여기서, N개의 상관 프로세서(107, 109, 111)는 예를 들어, STF 상관 프로세서일 수 있다. 또한, 여기서 N은 정수일 수 있으며, 예를 들어, N은 9일 수 있다.
숫자 0부터 N-1까지 번호가 매겨진 N개의 메모리(101, 103, 105) 각각은, j개의 STF 샘플을 N개의 STF 샘플의 그룹으로 그룹화한 결과인 N개의 샘플 또는 심볼의 그룹 중 어느 하나를 저장할 수 있다. 여기서, N개의 심볼의 그룹은, 예를 들어, STF 심볼일 수 있고, j는 정수일 수 있으며, j개의 STF 샘플은 예를 들어, 160개의 STF 샘플일 수 있다. N개의 그룹 각각은, Cd개의 STF 샘플을 포함할 수 있고, 여기서 Cd는 정수일 수 있다. 예를 들어, Cd는 16일 수 있다.
숫자 0부터 N-1까지 번호가 매겨진 N개의 상관 프로세서(107, 109, 111) 각각은, 대응되는 N개의 메모리(101, 103, 105)로부터 Cd개의 샘플을 수신할 수 있다. 여기서, N개의 상관 프로세서(107, 109, 111)는 예를 들어, N개의 STF 상관 프로세서일 수 있다. 또한, 여기서 Cd 샘플은 예를 들어, STF 샘플일 수 있다. N개의 상관 프로세서(107, 109, 111) 각각은, 수신된 Cd 개의 샘플에 대해 코릴레이션(correlation)을 수행하고, 대응되는 상관 값을 출력할 수 있다. 즉, 제1 상관 프로세서(0 CORREALATION)(107)는 j개의 샘플의 첫번째 (또는 0번째)부터 Cd-1번째 샘플 및 Cd번째부터 2Cd-1번째 샘플에 대한 상관 값을 생성할 수 있다. 제2 상관 프로세서(109)는 j개의 샘플의 Cd번째부터 2Cd-1번째 샘플 및 2Cd-1번째부터 3Cd-1번째 샘플에 대한 상관 값을 생성할 수 있다. N-1번째 상관 프로세서(111)는, j개의 샘플의 (N-2)Cd번째부터 (N-1)Cd-1번째 샘플 및 (N-1)Cd번째부터 NCd-1번째 샘플에 대한 상관 값을 생성할 수 있다.
숫자 0부터 N-1까지 번호가 매겨진 N개의 멀티플라이어(113, 115, 117) 각각은, N개의 상관 프로세서(107, 109, 111) 중 어느 하나와 연결될 수 있다. N개의 멀티플라이어(113, 115, 117) 각각은, 대응되는 N개의 상관 프로세서(107, 109, 111)로부터의 상관 값에 가중치를 곱하여, 대응되는 상관의 가중된 상관을 제공할 수 있다. 숫자 0부터 N-1까지 번호가 매겨진 N개의 가중치가 있을 수 있다. 몇몇 실시예에서, 가중치들은 모두 동일하지 않을 수 있다.
합산 프로세서(119)는 N개의 멀티플라이어(113, 115, 117)의 출력과 연결되는 입력과 가중된 상관의 합을 제공하기 위한 출력을 포함할 수 있다.
j개의 샘플을 그룹화하는 것은, 가중치들을 저장하는데에 필요한 메모리를 감소시킬 수 있고, 하나의 상관 값을 얻는데 필요한 곱셈의 수를 더욱 감소시킬 수 있다. 따라서, 메모리에 저장되어야 할 N개의 가중치만 있을 수 있다.
본 발명의 몇몇 실시예들에 따르면, 작은 가중치는, 큰 값의 불안정한 AGC 이득의 영향을 감소시키기 위해, 처음 몇 개의 가중치들에 대해 적용될 수 있다. 여기서 처음 몇 개는 예를 들어, 처음 k개의 가중치일 수 있고, k는 정수이다. 서로 다른 가중치들은, 프리앰블(preamble) 상관(예를 들어, 자동 상관)에 적용될 수 있다. 상관 결과는, 코스 타이밍 동기화 및 코스 주파수 오프셋 추정을 얻기위해 이용될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 처음 몇 개의 가중치는 숫자 0으로 설정될 수 있고, 나머지 가중치는 숫자 1로 설정될 수 있으며, 이는 감소된 상관 길이로 언급될 수 있다. 더 나은 타이밍을 얻기 위해, 0이 아닌 타이밍 추정 바이어스가 필요할 수 있다. 예를 들어, 추정 바이어스는, 0이 아닌 수의 절반일 수 있다.
본 발명의 몇몇 실시예들에 따르면, 가중치 자동 상관 스킴은 아래의 식 1과 같이 표현될 수 있다.
Figure pat00001
(식 1)
여기서 n, l, 및 Mw는 정수이고, N은 정수인 그룹 개수이며,
Figure pat00002
는 i번째 STF 자동 상관
Figure pat00003
Figure pat00004
Figure pat00005
의 가중치일 수 있다. 또한,
Figure pat00006
는 시점(time instant)
Figure pat00007
Figure pat00008
Figure pat00009
에서의 입력 데이터 샘플일 수 있고,
Figure pat00010
는 시점
Figure pat00011
에서의 지연된 입력 데이터 샘플의 컨주게이트(conjugate)일 수 있다.
Figure pat00012
는 l개의 가중된 순간 상관(instant correlation)을 Mw개의 샘플 지연과 합산한 결과인 시점 n에서의 STF 자동 상관일 수 있다.
본 발명의 몇몇 실시예들에 따르면, N이 9이고, l이 114이고, Cd가 16일 때, 가중된 STF 자동 상관 스킴은 아래의 식 2와 같이 표현될 수 있다. 이 때, 16은 하나의 STF의 길이일 수 있다.
Figure pat00013
(식 2)
여기서 n은 정수이고,
Figure pat00014
는 i번째 STF 자동 상관
Figure pat00015
의 가중치일 수 있고,
Figure pat00016
는 시점
Figure pat00017
에서의 입력 데이터 샘플일 수 있고,
Figure pat00018
는 시점
Figure pat00019
에서의 지연된 입력 데이터 샘플의 컨주게이트일 수 있다.
Figure pat00020
는 144개의 가중된 순간 상관과 16개의 샘플 지연의 합의 결과인, 시점 n에서의 STF 자동 상관일 수 있다. 여기서, l이 114이고, STF의 길이가 16인 것으로 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 다른 l값과 다른 STF의 길이가 가능함은 물론이다.
종래의 STF 상관에서, 모든 가중치
Figure pat00021
는 1과 동일하다. 몇몇 실시예에서, 처음 몇 개의 가중치는 0으로 설정될 수 있고, 다른 가중치는 1로 설정될 수 있으며, 이는 STF 상관의 감소된 길이로 언급될 수 있다.
계산상의 복잡성을 감소시키기 위해, l개의 STF 자동 상관(예를 들어, l은 144일 수 있다)은, 그룹 당 Mw STF 상관 값(예를 들어, Mw=16)을 갖는 N개의 그룹(예를 들어, N=9)으로 그룹화될 수 있다. 따라서,
Figure pat00022
는 아래의 식 3과 같이 표현될 수 있다.
Figure pat00023
(식 3)
여기서 n, l, 및 Mw는 정수일 수 있고, N은 정수인 그룹의 개수일 수 있고,
Figure pat00024
는 시점
Figure pat00025
에서의 입력 데이터 샘플일 수 있다. 또한,
Figure pat00026
는 시점
Figure pat00027
에서의 지연된 입력 데이터 샘플의 컨주게이트일 수 있고,
Figure pat00028
는 p번째의 STF 자동 상관
Figure pat00029
의 가중치일 수 있으며,
Figure pat00030
는 가중치
Figure pat00031
와 합산된 상관일 수 있다.
몇몇 실시예에서,
Figure pat00032
는 재귀적으로
Figure pat00033
로 결정될 수 있으며, 이는 하드웨어 복잡성을 상당부분 감소시킬 수 있다.
N=9, l=114, Cd=16인 몇몇 실시예에서, 가중된 STF 자동 상관 스킴은 아래의 식 4와 같이 표현될 수 있다.
Figure pat00034
(식 4)
여기서 Mw는 정수일 수 있고, N은 정수인 그룹의 개수일 수 있으며,
Figure pat00035
는 시점
Figure pat00036
에서의 입력 데이터 샘플일 수 있고,
Figure pat00037
는 시점
Figure pat00038
에서의 지연된 입력 데이터 샘플의 컨주게이트일 수 있다. 또한,
Figure pat00039
는 p번째 STF 자동 상관
Figure pat00040
의 가중치일 수 있고,
Figure pat00041
는 가중치
Figure pat00042
와 합산된 상관일 수 있다.
몇몇 실시예에서,
Figure pat00043
는 재귀적으로
Figure pat00044
로 계산될 수 있고, 이는 하드웨어 복잡성을 상당부분 감소시킬 수 있다.
본 발명의 몇몇 실시예에서, STF 상관 값의 개수(l)는 114일 수 있고, STF 상관 값의 그룹의 개수(N)는 9일 수 있다. 이에 따라, 그룹 당 STF 상관 값의 개수(Mw)는 16일 수 있다. 이는 실제로 입력 샘플 당 18번의 곱셈과 80번의 합산이 필요할 수 있다. 나아가, 9개의 복소수
Figure pat00045
가 저장되어야 한다.
코스 타이밍 및 코스 주파수 프로세서(121)는 합산 프로세서(119)의 출력과 연결되는 입력 및, 합계
Figure pat00046
에 기초하는 코스 타이밍 및 코스 주파수를 제공하는 출력을 포함할 수 있다.
Figure pat00047
Figure pat00048
Figure pat00049
는 아래의 식 5에 표현된 바와 같이, 임의의 STF 자동 상관 피크 검색 방법을 이용하여, 코스 타이밍 위치를 결정하는데에 이용될 수 있다.
Figure pat00050
(식 5)
타이밍 추정 바이어스는, 아래의 식 6에 표현된 바와 같이, 최종 추정 타이밍 위치를 얻기 위해,
Figure pat00051
에 추가적으로 적용될 필요가 있을 수 있다.
Figure pat00052
(식 6)
코스 주파수 추정은, 아래의 식 7 또는 식 8에 표현된 바와 같이 결정될 수 있다.
Figure pat00053
(식 7)
Figure pat00054
(식 8)
도 2는 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화를 위한 장치의 예시적인 블록도이다.
도 2를 참조하면, 장치(200)는 복수의 가중된 상관 프로세서(201, 203, 205), 합산 프로세서(207) 및 코스 타이밍 및 코스 주파수 프로세서(209)를 포함할 수 있다. 여기서, 가중된 상관은 예를 들어, 자동 상관일 수 있고, 복수의 가중된 상관 프로세서(201, 203, 205)는, 예를 들어, STF 프로세서일 수 있다.
복수의 가중된 상관 프로세서(201, 203, 205)는 데이지 체인(daisy-chain) 방식으로 연결되어 있을 수 있고, 복수의 가중된 상관 프로세서(201, 203, 205)의 개수는, 상관 값을 그룹화한 그룹의 개수인 N과 동일할 수 있다. N은 예를 들어, 9일 수 있다.
복수의 가중된 상관 프로세서(201, 203, 205) 각각은, 시간 n에서 상관 값 c(n)을 수신하기 위한 제1 입력을 포함할 수 있다. 여기서, n은 정수일 수 있다. 또한, 복수의 가중된 상관 프로세서(201, 203, 205) 각각은, 대응되는 상관 값에 대한 가중치 w(p)를 수신하기 위한 제2 입력을 포함할 수 있다. 여기서, 가중치의 개수는 그룹의 개수인 N과 동일할 수 있고, N은 정수일 수 있다.
나아가, 복수의 가중된 상관 프로세서(201, 203, 205) 각각은, 지연된 Mw 상관 값인 c(n)의 상관인 c(n-Mw)을 제공하는 제1 출력을 포함할 수 있다. 여기서, Mw는 그룹 당 상관 값의 개수일 수 있고, l은 STF 상관의 총 개수일 수 있으며, Mw과 l은 정수일 수 있다. 또한, 복수의 가중된 상관 프로세서(201, 203, 205) 각각은 제2 출력을 포함할 수 있고, 최종 가중된 상관 프로세서(205)는
Figure pat00055
를 합산 프로세서(207)에 제공하는 제1 출력을 포함할 수 있다.
Figure pat00056
는, 대응되는 그룹 p의 w(p)에 의해 가중된 c(n)의 가중된 합산 상관일 수 있다.
몇몇 실시예에서, l은 144일 수 있고, N은 9일 수 있다. 이에 따라, Mw는 16일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 다른 그룹화 스킴 또한 적용될 수 있다. 예를 들어, 몇몇 실시예에서, l은 144이고, N은 18이고, Mw는 8일 수 있다. 또는, l은 144이고, N은 12이고, Mw는 12일 수 있다. 또는, l은 144이고, N은 9이고, Mw는 18일 수 있다. 또는, l은 144이고, N은 6이고, Mw는 24일 수 있다. 또는, l은 144이고, N은 4이고, Mw는 36 등일 수 있다.
본 발명의 몇몇 실시예들에 따르면, 가중치 w(p)는 다양한 방법으로 결정될 수 있다. 예를 들어, 작은 가중치는, STF 자동 상관의 시작점에 할당될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 가중치 w(p)는 하나의 가중된 STF 상관 프로세서(201, 203, 205)로부터 선형적으로, 또는 지수적으로 증가할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 가중치 w(p)는 정규화 또는 비정규화(un-normalized)될 수 있다. 여기서 정규화는, 예를 들어, 가중치 w(p)의 평균이 1인 것일 수 있고, 비정규화는, 예를 들어, 가중치 w(p)의 평균이 1과 같지 않은 것일 수 있다. 아래의 표 1은, 비정규화된 STF 상관 가중치의 예시적인 표이다. 아래의 표 2는 정규화된 STF 상관 가중치의 예시적인 표이다.
W0 W1 W2 W3 W4 W5 W6 W7 W8
Weights 1 8/16 9/16 10/16 11/16 12/16 13/16 14/16 15/16 1
Weights 2 24/32 25/32 26/32 27/32 28/32 29/32 30/32 31/32 1
Weights 3 40/48 41/48 42/48 43/48 44/48 45/48 46/48 47/48 1
Weights 4 1/2 1/2 1/2 1/2 1 1 1 1 1
W0 W1 W2 W3 W4 W5 W6 W7 W8
Weights 1 12/16 13/16 14/16 15/16 1 17/16 18/16 19/16 20/16
Weights 2 28/32 29/32 30/32 31/32 1 33/32 34/32 35/32 36/32
Weights 3 44/48 45/48 46/48 47/48 1 49/48 50/48 51/48 52/48
Weights 4 1/2 1/2 1/2 1/2 1 3/2 3/2 3/2 3/2
Weights 5 1/2 1/2 1/2 1 1 1 3/2 3/2 3/2
Weights 6 1/2 1/2 1 1 1 1 1 3/2 3/2
Weights 7 1/2 1/2 1 1 1 1 1 1 2
Weights 8 4/8 5/8 6/8 7/8 1 9/8 10/8 11/8 12/8
Weights 9 2/4 2/4 3/4 3/4 1 5/4 5/4 6/4 6/4
본 발명의 몇몇 실시예들에 따르면, AGC 안정화 시간은 가중치를 결정하기 위해 이용될 수 있다. 예를 들어, AGC가 5 STF 후에 안정화된다면, 처음 4번째에서 5번째 가중치는 다른 가중치보다 작을 수 있다.
본 발명의 몇몇 실시예들에 따르면, AGC 이득 단계 크기는, AGC 안정화 전, 연속적인 가중치들 간의 차이를 결정하는데에 이용될 수 있다.
합산 프로세서(207)는 복수의 가중된 상관 프로세서(201, 203, 205) 각각의 가중된 합산 상관
Figure pat00057
을 수신하기 위한 입력 버스와, 복수의 가중된 상관 프로세서(201, 203, 205)의 모든 가중된 합계 상관
Figure pat00058
의 가중된 STF 상관
Figure pat00059
을 제공하기 위한 출력을 포함할 수 있다. 여기서
Figure pat00060
는 코스 타이밍 및 주파수 동기화를 결정하는데에 이용될 수 있다.
코스 타이밍 및 코스 주파수 프로세서(209)는 합산 프로세서(207)의 출력과 연결되는 입력, 및 합산
Figure pat00061
에 기초하여 코스 주파수 및 코스 타이밍을 제공하는 출력을 포함할 수 있다.
Figure pat00062
Figure pat00063
Figure pat00064
는 위의 식 5에 표현된 바와 같은 임의의 STF 자동 상관 피크 검색 방법으로 코스 타이밍 위치를 결정하는데에 이용될 수 있다. 타이밍 추정 바이어스는 위의 식 6에 표현된 바와 같이, 최종 추정된 타이밍 위치를 얻기 위해,
Figure pat00065
에 추가적으로 적용될 필요가 있을 수 있다. 코스 주파수 추정은, 식 7 또는 식 8과 같이 결정될 수 있다.
도 3은 본 발명의 몇몇 실시예들에 따른 도 2의 복수의 가중된 상관 프로세서(201, 203, 205)의 예시적인 블록도이다.
도 3을 참조하면, 복수의 가중된 상관 프로세서(201, 203, 205) 각각은 상관 값 Mw의 상관 지연 프로세서(301), 제1 가산기(303), 제2 가산기(305), 하나의 값의 상관 지연 프로세서(307), 및 멀티플라이어(309)를 포함할 수 있다. 여기서, 복수의 가중된 상관 프로세서(201, 203, 205)는 예를 들어, STF 프로세서일 수 있고, 상관 값(l)은 N개의 그룹으로 그룹화될 수 있으며, N개의 그룹 각각에 Mw의 상관 값이 있을 수 있다. 예를 들어, l은 144일 수 있고, N은 9일 수 있으며, Mw는 16일 수 있다.
상관 값인 Mw의 상관 지연 프로세서(301)는 시점 n에서 상관 c(n)을 수신하기 위한 입력과, c(n-Mw)를 제공하기 위한 출력을 포함할 수 있다. 여기서, n은 정수일 수 있고, c(n-Mw)는 예를 들어, c(n-16)일 수 있으며, c(n-Mw)는 상관(c(n)) 지연된 상관 값(Mw)일 수 있다.
제1 가산기(303)는 상관 c(n)을 수신하는 제1 입력과, 제2 입력 및 출력을 포함할 수 있다.
제2 가산기(305)는 c(n-Mw)를 수신하는 제1 입력, 제1 가산기(303)의 출력과 연결되는 제2 입력, 및 c(n)의 합산된 상관인
Figure pat00066
를 제공하기 위한 출력을 포함할 수 있다.
하나의 값의 상관 지연 프로세서(307)는, 제2 가산기(305)의 출력과 연결되는 입력 및, 지연된 하나의 값의 c(n)의 합산 상관인
Figure pat00067
을 제공하기 위한 제1 가산기(303)의 제2 입력과 연결되는 출력을 포함할 수 있다.
멀티플라이어(309)는 복수의 가중된 상관 프로세서(201, 203, 205)에 대응되는 N 개의 그룹의 가중치 중 어느 하나인 가중치 w(p)를 수신하기 위한 제1 입력,
Figure pat00068
을 수신하기 위해 제2 가산기(305)의 출력과 연결되는 제2 입력, 및 상관 c(n)의 가중된 합산인
Figure pat00069
를 제공하기 위한 출력을 포함할 수 있다.
도 4는 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화의 방법을 설명하기 위한 예시적인 순서도이다.
도 4를 참조하면, 본 발명의 기술적 사상에 따른 방법은, 단계(401)에서 l개의 STF 샘플을 N개의 STF 샘플의 그룹으로 그룹화한 결과인 N개의 STF 샘플 또는 심볼의 그룹 각각의 상관 값 Mw를 저장할 수 있다. 여기서, 상관 값 Mw는 STF 샘플일 수 있고, 정수일 수 있다. 또한, l은 144개의 STF 샘플일 수 있으며, 정수일 수 있다. Mw는 예를 들어, 16일 수 있다.
단계(403)에서, 본 발명의 기술적 사상에 따른 방법은, 대응되는 N개의 메모리에서 Mw 샘플 각각에 대해 N개의 상관 프로세서를 이용하여 상관을 결정할 수 있다. 상관은 자동 상관을 수행할 수 있다.
단계(405)에서, N개의 멀티플라이어는, 대응되는 상관의 가중된 상관을 제공하기 위해, 대응되는 N개의 상관 프로세서로부터의 상관 값에 가중치를 곱할 수 있다. N개의 가중치가 있을 수 있다. 몇몇 실시예에서, 가중치들은 모두 같지는 않을 수 있다.
단계(407)에서, 합산 프로세서는, N개의 멀티플라이어에 의해 제공된 가중된 상관들을 합할 수 있다.
단계(409)에서, 코스 타이밍 및 코스 주파수는 합산에 기초하여 결정될 수 있다.
몇몇 실시예에서, 합산은 위의 식 5에 표현된 바와 같이, 임의의 자동 상관 피크 검색 방법으로 코스 타이밍 위치를 결정하는데에 이용될 수 있다. 타이밍 추정 바이어스는, 위의 식 6에 표현된 바와 같이 최종 추정된 타이밍 위치를 얻기 위해,
Figure pat00070
에 추가적으로 적용될 필요가 있을 수 있다. 코스 주파수 추정은, 위의 식 7 또는 식 8에 표현된 바와 같이 결정될 수 있다.
도 5는 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화의 방법을 설명하기 위한 예시적인 순서도이다.
도 5를 참조하면, 본 발명의 기술적 사상에 따른 방법은, 단계(501)에서, 복수의 데이지 체인으로 연결된 가중된 상관 프로세서에 의해 가중된 합산 상관을 생성하는 것을 포함할 수 있다. 여기서, 복수의 가중된 상관 프로세서에 포함되는 제1 가중된 상관 프로세서는, 제1 상관을 수신하고, 다음 가중된 상관 프로세서에 상관 지연된 상관 값 Mw를 제공할 수 있다. 또한, 후속의 복수의 가중된 상관 프로세서 각각은, 그 다음 가중된 상관 프로세서에 상관 지연된 상관 값 Mw를 제공할 수 있다. 이 경우, l은 상관 값의 개수일 수 있고, 예를 들어, l은 144 STF 상관 값일 수 있다. 또한 N은 l개의 상관 값이 그룹화된 그룹의 개수일 수 있고, 예를 들어, N은 9일 수 있다. 또한, Mw, l, 및 N은 정수일 수 있다. Mw는, 예를 들어, 16일 수 있다.
단계(503)에서, 가중된 합산 상관은, 합산 프로세서에 의해 합산될 수 있다.
단계(505)에서, 코스 타이밍 및 코스 주파수는, 합산에 기초하여 결정될 수 있다.
몇몇 실시예에서, 합산은, 위의 식 5에 표현된 바와 같은 임의의 자동 상관 피크 검색 방법으로 코스 타이밍 위치를 결정하는데에 이용될 수 있다. 타이밍 추정 바이어스는 위의 식 6에 표현된 바와 같이, 최종 추정된 타이밍 위치를 얻기 위해,
Figure pat00071
에 추가적으로 적용될 필요가 있을 수 있다. 코스 주파수 추정은, 식 7 또는 식 8과 같이 결정될 수 있다.
도 6은 본 발명의 몇몇 실시예들에 따른 코스 타이밍 및 주파수 동기화 장치를 제조하는 방법을 설명하기 위한 예시적인 순서도이다.
도 6을 참조하면, 단계(601)에서, 코스 타이밍 및 주파수 동기화 장치는, 적어도 하나의 다른 코스 타이밍 및 주파수 동기화 장치를 갖는 패키지 또는 웨이퍼 상에 형성될 수 있다. 여기서 코스 타이밍 및 주파수 동기화 장치는, 복수의 가중된 상관(예를 들어, 자동 상관) 프로세서, 합산 프로세서와, 코스 타이밍 및 코스 주파수 프로세서를 포함할 수 있다.
단계(602)에서, 코스 타이밍 및 주파수 동기화 장치는 테스트될 수 있다. 코스 타이밍 및 주파수 동기화 장치를 테스트하는 것은, 하나 이상의 전기 광학 컨버터, 광학 신호를 두 개 이상의 광학 신호로 분리하는 하나 이상의 광학 스플리터, 및 하나 이상의 광학 전기 컨버터를 이용하여, 코스 타이밍 및 주파수 동기화 장치를 테스트하는 것을 포함할 수 있다.
도 7은 본 발명의 몇몇 실시예들에 따른 집적 회로를 제조하는 방법을 설명하기 위한 예시적인 순서도이다.
도 7을 참조하면, 단계(701)에서, 초기 레이아웃 데이터가 생성될 수 있다. 예를 들어, 마스크 레이아웃은, 집적 회로의 레이어들에 대한 피처(feature)세트를 위해 생성될 수 있다. 여기서 마스크 레이아웃은, 하나 이상의 회로 피처를 위한 표준 셀 라이브러리 매크로를 포함할 수 있다. 하나 이상의 회로 피처는, 복수의 가중된 상관(예를 들어, 자동 상관) 프로세서, 및 합산 프로세서를 포함하는 코스 타이밍 및 주파수 동기화 장치를 포함할 수 있다.
또한, 마스크 레이아웃 생성 중, 레이아웃 디자인 룰에 부합하기 위해, 매크로의 상대적인 위치는 무시될 수 있다.
단계(703)에서, 디자인 룰 검사가 수행될 수 있다. 예를 들어, 본 발명의 기술적 사상에 따른 방법은, 마스크 레이아웃 생성 후에, 레이아웃 디자인 룰에 부합하기 위해 매크로의 상대적인 위치를 검사할 수 있다.
단계(705)에서, 레이아웃이 조정될 수 있다. 예를 들어, 본 발명의 기술적 사상에 따른 방법은, 임의의 매크로가 레이아웃 디자인 룰에 부합되지 않음이 발견되는 경우, 레이아웃 디자인 룰에 부합하지 않는 매크로 각각이 레이아웃 디자인 룰에 부합되도록 수정함으로써, 마스크 레이아웃을 수정할 수 있다.
단계(707)에서, 새로운 레이아웃 데이터가 생성될 수 있다. 예를 들어, 본 발명의 기술적 사상에 따른 방법은, 집적 회로의 레이어에 대한 피처 세트를 갖는, 수정된 마스크 레이아웃에 따른 마스크를 생성할 수 있다. 이어서, 마스크에 따른 집적 회로 레이어가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101, 103, 105: N개의 메모리 107, 109, 111: N개의 상관 프로세서
113, 115, 117: N개의 멀티플라이어
119: 합산 프로세서
121: 코스 타이밍 및 코스 주파수 프로세서

Claims (10)

  1. 샘플 그룹을 수신받고, 상기 샘플 그룹의 상관(correlation)을 생성하는 복수의 상관 프로세서;
    상기 복수의 상관 프로세서 중 어느 하나로부터의 상관에 가중치를 곱하는 복수의 멀티플라이어;
    시간 n에 대해, 상기 복수의 멀티플라이어의 상기 가중치가 곱해진 상관을 합산하여 합을 생성하는 합산 프로세서; 및
    상기 합에 기초하여, 코스(coarse) 타이밍 및 코스 주파수를 생성하는 코스 타이밍 및 코스 주파수 프로세서를 포함하고,
    상기 n은 정수이고,
    상기 복수의 멀티플라이어 중 적어도 어느 하나의 가중치는, 상기 복수의 멀티플라이어 중 적어도 다른 하나의 가중치와 상이한 코스 타이밍 및 주파수 동기화를 위한 장치.
  2. 제 1항에 있어서,
    상기 복수의 상관 프로세서 각각은, STF(short training field) 샘플의 N개의 그룹으로부터 하나의 STF 샘플을 수신하고, 상기 STF 샘플의 총 개수는 j개이고, Cd는 그룹 당 샘플의 개수이며, 상기 N, j, 및 Cd는 정수인 코스 타이밍 및 주파수 동기화를 위한 장치.
  3. 제 1항에 있어서,
    상기 샘플 그룹의 제1 그룹은 0에서 Cd-1까지의 STF(short training field) 샘플을 포함하고,
    상기 샘플 그룹의 제2 그룹은 Cd에서 2Cd-1까지의 STF 샘플을 포함하고,
    상기 샘플 그룹의 마지막 그룹은 (N-1)Cd에서 NCd-1까지의 STF 샘플을 포함하는 코스 타이밍 및 주파수 동기화를 위한 장치.
  4. 제 1항에 있어서,
    상기 복수의 멀티플라이어 중 첫번째 멀티플라이어부터 k번째 멀티플라이어의 가중치 각각은, 상기 복수의 멀티플라이어 중 나머지 멀티플라이어의 가중치 각각보다 작은 코스 타이밍 및 주파수 동기화를 위한 장치.
  5. 제 1항에 있어서,
    상기 합산 프로세서는,
    Figure pat00072

    를 이용하여, 상기 복수의 멀티플라이어의 상기 가중치가 곱해진 상관을 합산하여 상기 합을 생성하고,
    여기서 Mw는 정수이고,
    Figure pat00073
    는 시점
    Figure pat00074
    에서의 입력 데이터 샘플이고,
    Figure pat00075
    는 시점
    Figure pat00076
    에서 지연된 입력 데이터 샘플의 컨주게이트(conjugate)이고,
    Figure pat00077
    는 p번째 STF(short training field) 자동 상관
    Figure pat00078
    의 가중치이고,
    Figure pat00079
    는 상기 가중치
    Figure pat00080
    와 합산된 상관인 코스 타이밍 및 주파수 동기화를 위한 장치.
  6. 제 5항에 있어서,
    Figure pat00081
    는 재귀적으로(recursively)
    Figure pat00082
    로 계산될 수 있는 코스 타이밍 및 주파수 동기화를 위한 장치.
  7. 제 5항에 있어서,
    상기 코스 타이밍 및 코스 주파수 프로세서는, 상기
    Figure pat00083
    를 이용하여,
    Figure pat00084
    과 같이 STF 자동 상관 피크 검색 방법을 이용하여 상기 코스 타이밍을 결정하고,
    상기 코스 주파수는
    Figure pat00085
    를 이용하여 결정되는 코스 타이밍 및 주파수 동기화를 위한 장치.
  8. 제 6항에 있어서,
    상기 코스 타이밍 및 코스 주파수 프로세서는, 상기
    Figure pat00086
    를 이용하여,
    Figure pat00087
    와 같이 STF 자동 상관 피크 검색 방법을 이용하여 코스 타이밍 위치를 결정하고,
    타이밍 추정 바이어스(timing estimation bias)는
    Figure pat00088
    와 같이
    Figure pat00089
    에 추가적으로 적용되어 최종 추정된 타이밍 위치를 얻고,
    상기 코스 주파수는
    Figure pat00090
    와 같이 결정되는 코스 타이밍 및 주파수 동기화를 위한 장치.
  9. 복수의 상관 프로세서 각각이 샘플 그룹을 수신하고,
    상기 복수의 상관 프로세서 각각이, 상기 샘플 그룹 각각의 상관(correlation)을 생성하고,
    복수의 멀티플라이어 각각이, 상기 복수의 상관 프로세서 중 어느 하나로부터의 상관에 가중치를 곱하고,
    합산 프로세서가 시간 n에 대해, 상기 복수의 멀티플라이어의 상기 가중치가 곱해진 상관을 합산하고,
    코스 타이밍 및 코스 주파수 프로세서가, 상기 시간 n에 대해 상기 복수의 멀티플라이어의 상기 가중치가 곱해진 상관의 합산에 기초하여, 코스 타이밍 및 코스 주파수를 결정하는 것을 포함하고,
    상기 n은 정수이고,
    상기 복수의 멀티플라이어 중 적어도 어느 하나의 가중치는, 상기 복수의 멀티플라이어 중 적어도 다른 하나의 가중치와 상이한 코스 타이밍 및 주파수 동기화 방법.
  10. 제 9항에 있어서,
    상기 복수의 상관 프로세서 각각이 상기 샘플 그룹을 수신하는 것은,
    상기 복수의 상관 프로세서 각각이 N개의 STF(of short training field) 샘플 그룹으로부터 하나의 STF 샘플을 수신하는 것을 포함하고,
    상기 STF 샘플의 총 개수는 j개이고, Cd는 그룹 당 샘플의 개수이며, 상기 N, j, 및 Cd는 정수인 코스 타이밍 및 주파수 동기화 방법.
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