KR20180052062A - Semiconductor package, manufacturing method thereof, and electronic component module using the same - Google Patents

Semiconductor package, manufacturing method thereof, and electronic component module using the same Download PDF

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KR20180052062A
KR20180052062A KR1020170026215A KR20170026215A KR20180052062A KR 20180052062 A KR20180052062 A KR 20180052062A KR 1020170026215 A KR1020170026215 A KR 1020170026215A KR 20170026215 A KR20170026215 A KR 20170026215A KR 20180052062 A KR20180052062 A KR 20180052062A
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김태현
강창수
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삼성전기주식회사
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Abstract

The present invention relates to a semiconductor package with improved heat radiation performance. The semiconductor package can comprise: a substrate part including a core layer having an element accommodation part formed therein and a buildup layer stacked on both sides of the core layer; an electronic element disposed in the element accommodation part; and a block conductor disposed on a build-up layer and electrically connected to a terminal of the electronic element.

Description

반도체 패키지와 그 제조 방법, 및 이를 이용한 전자 소자 모듈{SEMICONDUCTOR PACKAGE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC COMPONENT MODULE USING THE SAME}Technical Field [0001] The present invention relates to a semiconductor package, a method of manufacturing the same, and an electronic device module using the same. BACKGROUND OF THE INVENTION [0002]

본 발명은 반도체 패키지와 그 제조 방법 및 이를 이용한 전자 소자 모듈에 관한 것이다.
The present invention relates to a semiconductor package, a manufacturing method thereof, and an electronic device module using the same.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
One of the main trends of technology development related to semiconductor chips in recent years is to reduce the size of components. Accordingly, in the field of packages, it is required to implement a large number of pins with a small size in response to a surge in demand of small semiconductor chips and the like .

이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃(Fan out) 반도체 패키지이다. 팬-아웃 반도체 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
One of the proposed package technologies to meet this is the fan-out semiconductor package. The fan-out semiconductor package rewires the connection terminal out of the region where the semiconductor chip is disposed, thereby realizing a plurality of pins with a small size.

한국공개특허 제2015-0079189호Korean Patent Publication No. 2015-0079189

본 발명의 목적은　방열 성능이 향상된 반도체 패키지와 그 제조 방법, 및 이를 이용한 전자 소자 모듈을 제공하는 데에 있다.
It is an object of the present invention to provide a semiconductor package having improved heat dissipation performance, a manufacturing method thereof, and an electronic device module using the same.

본 발명의 실시예에 따른 반도체 패키지는, 내부에 소자 수용부가 형성된 코어층과, 상기 코어층의 양면에 적층되는 빌드업층을 포함하는 기판부, 상기 소자 수용부에 배치되는 전자 소자, 및 상기 빌드업층에 배치되어 상기 전자 소자의 단자와 전기적으로 연결되는 블록 도체를 포함할 수 있다.A semiconductor package according to an embodiment of the present invention includes a substrate portion including a core layer having an element accommodating portion formed therein and a buildup layer laminated on both surfaces of the core layer, an electronic element disposed in the element accommodating portion, And a block conductor disposed on the upper layer and electrically connected to the terminal of the electronic device.

또한 본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 코어층에 관통 구멍 형태의 소자 수용부를 형성하는 단계, 상기 소자 수용부에 전자 소자를 배치하는 단계, 및 상기 코어층의 양면에 절연층과 배선층을 형성하여 빌드업층을 형성하는 단계를 포함하며, 상기 빌드업층을 형성하는 단계는 상기 절연층에 상기 전자 소자의 단자와 전기적으로 연결되는 블록 도체를 적어도 하나 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, comprising: forming a through-hole-like element accommodating portion in a core layer; disposing an electronic element in the element accommodating portion; And forming a build-up layer by forming a wiring layer, wherein the step of forming the build-up layer may include forming at least one block conductor electrically connected to the terminal of the electronic device in the insulation layer.

또한 본 발명의 실시예에 따른 전자 소자 모듈은, 내부에 전자 소자가 매립되는 코어층, 상기 코어층의 양면에 적층되는 빌드업층, 및 상기 빌드업층 내에 배치되어 상기 전자 소자의 열을 외부로 방출하는 다수의 블록 도체를 포함하는 반도체 패키지 및 상기 반도체 패키지의 일면에 실장되는 적어도 하나의 전자 부품를 포함할 수 있다.
Further, an electronic device module according to an embodiment of the present invention includes a core layer in which an electronic device is embedded, a buildup layer that is laminated on both surfaces of the core layer, and a buildup layer that is disposed in the buildup layer, And at least one electronic component mounted on one surface of the semiconductor package.

본 발명에 따른 반도체 패키지는, 블록 도체를 통해 전자 소자와 연결되는 전기적 경로인 층간 접속 도체 및 패턴의 구조를 최적화하므로, IR 드롭(IR Drop)을 최소화 하여 전력의 손실(Power loss)을 최소화 할 수 있다. 더하여 전력 손실이 낮아지면 상기 전기적 경로에서 발생하는 열량이 감소되고, 이에 의해 열에 의해 발생되는 추가적인 손실도 최소화할 수 있어 전자 소자의 효율을 높일 수 있다.
The semiconductor package according to the present invention optimizes the structure of the interlayer connection conductors and patterns, which are electrical paths connected to the electronic devices through the block conductors, so that the IR drop is minimized to minimize the power loss . In addition, if the power loss is reduced, the amount of heat generated in the electrical path is reduced, thereby further minimizing the loss caused by heat, thereby increasing the efficiency of the electronic device.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도.
도 2는 도 1의 A 부분을 확대하여 도시한 확대 단면도.
도 3은 본 발명의 실시예에 따른 블록 도체의 다양한 변형 예를 도시한 도면.
도 4 내지 도 6은 도 1에 도시된 반도체 패키지 제조 방법을 설명하기 위한 도면.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도.
도 8은 본 발명의 실시예에 따른 전자 소자 모듈을 개략적으로 도시한 단면도.
도 9는 본 발명의 또 다른 실시예에 따른 전자 소자 모듈을 개략적으로 도시한 단면도.
도 10은 본 발명의 또 다른 실시예에 따른 전자 소자 모듈을 개략적으로 도시한 단면도.1 is a cross-sectional view schematically showing a semiconductor package according to an embodiment of the present invention.
FIG. 2 is an enlarged cross-sectional view showing an enlarged view of a portion A in FIG. 1; FIG.
3 shows various modifications of a block conductor according to an embodiment of the present invention.
FIGS. 4 to 6 are views for explaining the semiconductor package manufacturing method shown in FIG. 1. FIG.
7 is a cross-sectional view schematically showing a semiconductor package according to another embodiment of the present invention.
8 is a cross-sectional view schematically showing an electronic device module according to an embodiment of the present invention.
9 is a cross-sectional view schematically showing an electronic device module according to another embodiment of the present invention.
10 is a cross-sectional view schematically showing an electronic device module according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. In addition, the shape and size of elements in the figures may be exaggerated for clarity.

도 1은 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이고, 도 2는 도 1의 A 부분을 확대하여 도시한 확대 단면도이다. FIG. 1 is a cross-sectional view schematically showing a semiconductor package according to an embodiment of the present invention, and FIG. 2 is an enlarged cross-sectional view showing an enlarged view of a portion A in FIG.

도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는 기판부(40)와, 기판부(40)의 내부에 매립되는 적어도 하나의 전자 소자(1)를 포함한다.1 and 2, the semiconductor package 100 according to the present embodiment includes a substrate portion 40 and at least one electronic element 1 embedded in the substrate portion 40. The substrate portion 40 is formed of a conductive material.

기판부(40)는 다수의 절연층(L1~L4)과 배선층(41~45)이 반복적으로 적층되며 내부에 소자 수용부(49)를 구비한다.The substrate portion 40 has a plurality of insulating layers L1 to L4 and wiring layers 41 to 45 repeatedly stacked and has an element receiving portion 49 therein.

또한 기판부(40)는 코어층(10), 코어층(10)의 외부에 적층되는 빌드업층(20), 빌드업층(20)의 외부에 적층되는 절연 보호층(30), 및 코어층(10) 내에 배치되는 재배선층(15)으로 구분될 수 있다.
The substrate portion 40 includes a core layer 10, a build-up layer 20 laminated on the outside of the core layer 10, an insulating protective layer 30 laminated on the outside of the build-up layer 20, And a redistribution layer 15 disposed within the semiconductor substrate 10.

기판부(40)의 절연층(L1~L4)은 절연성을 갖는 수지 재질로 형성될 수 있다. 절연층(L1~L4)으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. The insulating layers L1 to L4 of the substrate portion 40 may be formed of a resin material having an insulating property. As the insulating layers L1 to L4, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as a glass fiber or an inorganic filler, for example, a prepreg may be used, But is not limited thereto.

코어층(10)의 절연층(L1)과 빌드업층(20)의 절연층(L2, L3), 그리고 재배선층(15)의 절연층(L4)은 각각 서로 다른 재질로 형성되거나, 부분적으로 동일한 재질로 형성될 수 있다. 예를 들어, 코어층(10)의 절연층(L1)은 폴리머 재질로 형성하고 빌드업층(20)과 재배선층(15)의 절연층(L2, L3, L4)은 에폭시 재질로 형성할 수 있으며, 그 반대로 형성할 수도 있다. 또한 필요에 따라 기판부(40)의 절연층(L1~L4)을 모두 동일한 재질로 형성하는 등 다양한 변형이 가능하다. The insulating layer L1 of the core layer 10 and the insulating layers L2 and L3 of the buildup layer 20 and the insulating layer L4 of the rewiring layer 15 may be formed of different materials, And may be formed of a material. For example, the insulation layer L1 of the core layer 10 may be formed of a polymer material, and the insulation layers L2, L3, and L4 of the buildup layer 20 and the re-distribution layer 15 may be formed of an epoxy material , Or vice versa. In addition, if necessary, the insulating layers L1 to L4 of the substrate portion 40 may be formed of the same material and various modifications are possible.

각 절연층(L1~L4)의 일면 또는 양면에는 배선층(41~45)이 배치된다. Wiring layers 41 to 45 are disposed on one or both surfaces of each of the insulating layers L1 to L4.

배선층(41~45) 중 가장 외측에 배치된 배선층들(43, 44)은 일부가 외부로 노출되어 접속 패드(50)로 기능할 수 있다.The wiring layers 43 and 44 arranged outermost among the wiring layers 41 to 45 are partially exposed to the outside and can function as the connection pads 50. [

또한 각 절연층(L1~L4) 내에는 층간 접속 도체들(48)이 절연층(L1~L4)을 관통하는 형태로 배치된다. 층간 접속 도체(48)는 접속 패드들(50)이나 배선층들(41~45)을 서로 전기적으로 연결한다.Also, interlayer connection conductors 48 are disposed in the insulating layers L1 to L4 so as to pass through the insulating layers L1 to L4. The interlayer connection conductors 48 electrically connect the connection pads 50 and the wiring layers 41 to 45 with each other.

배선층(41~45)과 층간 접속 도체(48)는 포토리소그래피 방법(Photolithography)을 통해 형성될 수 있다. 예를 들어, 배선층(41~45)은 동박(Cu foil)과 같은 금속층을 패터닝하여 형성할 수 있다. 또한 층간 접속 도체(48)는 절연층(L1~L3)에 비아 홀을 형성한 후, 비아 홀 내부에 도전성 물질을 충진하여 형성할 수 있다. 그러나 본 발명의 구성이 반드시 이에 제한되는 것은 아니다.
The wiring layers 41 to 45 and the interlayer connection conductors 48 can be formed by photolithography. For example, the wiring layers 41 to 45 can be formed by patterning a metal layer such as a copper foil. The interlayer connection conductors 48 may be formed by forming via holes in the insulating layers L1 to L3 and filling the via holes with a conductive material. However, the constitution of the present invention is not necessarily limited thereto.

코어층(10)은 기판부(40)의 중심에 배치되며 단층으로 형성된다. 그러나 이에 한정되지 않으며, 필요에 따라 다층 기판으로 형성하는 것도 가능하다.
The core layer 10 is disposed at the center of the substrate portion 40 and is formed as a single layer. However, the present invention is not limited to this, and it is also possible to form the multilayer substrate as required.

기판부(40)의 내부에는 적어도 하나의 전자 소자(1)가 내장되는 소자 수용부(49)가 형성된다.The element receiving portion 49 in which at least one electronic element 1 is embedded is formed in the substrate portion 40. [

소자 수용부(49)는 코어층(10) 내에 형성된다. 그러나 필요에 따라 부분적으로 빌드업층(20)로 확장될 수 있다. The element receiving portion 49 is formed in the core layer 10. However, it can be partially extended to the build-up layer 20 as necessary.

소자 수용부(49)의 내부에는 절연 부재(49a)가 배치된다. 절연 부재(49a)는 전자 소자(1)와 코어층(10) 사이의 공간을 메우는 형태로 소자 수용부(49)에 충진된다. An insulating member 49a is disposed inside the element accommodating portion 49. [ The insulating member 49a is filled in the element accommodating portion 49 in such a manner as to fill a space between the electronic element 1 and the core layer 10. [

절연 부재(49a)는 절연성을 가지며 소자 수용부(49)에 용이하게 충진될 수 있는 재질로 형성된다. 예를 들어 절연 부재(49a)는 반 경화 상태의 수지나 폴리머를 소자 수용부(49)를 충진한 후, 이를 경화시켜 형성할 수 있다. 그러나 이에 한정되는 것은 아니다.
The insulating member 49a is made of a material which is insulating and can be easily filled in the element accommodating portion 49. [ For example, the insulating member 49a may be formed by filling a semi-cured resin or polymer into the element accommodating portion 49 and then curing the resin accommodating portion 49a. However, the present invention is not limited thereto.

소자 수용부(49) 내에 매립되는 전자 소자(1)는 동작 시 열이 많이 발생하는 발열 소자일 수 있다. 예를 들어 전자 소자(1)로 전력 증폭기(power amplifier)가 이용될 수 있다. 그러나 본 발명의 구성이 이에 한정되는 것은 아니며, 필터, 집적회로(IC), 스위칭 소자 등 다양한 소자들을 포함할 수 있으며, 발열이 크고 기판 내에 매립이 가능한 소자라면 다양한 소자들이 적용될 수 있다. The electronic element 1 embedded in the element accommodating portion 49 may be a heat generating element that generates a lot of heat during operation. For example, a power amplifier may be used as the electronic device 1. [ However, the configuration of the present invention is not limited thereto, and may include various devices such as a filter, an integrated circuit (IC), a switching device, and the like, and various devices can be applied if the device has a large heat generation and can be embedded in a substrate.

본 실시예에 따른 전자 소자(1)는 웨이퍼에서 절단된 베어 다이(bare die, 또는 베어 칩)의 상태로 소자 수용부(49)에 수용된다. 따라서 반도체 패키지(100)의 전체적인 크기를 최소화할 수 있다. The electronic element 1 according to the present embodiment is accommodated in the element accommodating portion 49 in the state of a bare die (bare chip) cut from the wafer. Therefore, the overall size of the semiconductor package 100 can be minimized.

전자 소자(1)는 단자가 형성된 활성면과, 활성면의 반대면인 비활성면을 포함한다. 또한 전자 소자(1)의 단자는 전원 단자(1a)와 접지 단자(1b)를 포함할 수 있다.
The electronic device 1 includes an active surface on which a terminal is formed and an inactive surface opposite to the active surface. The terminal of the electronic device 1 may include a power supply terminal 1a and a ground terminal 1b.

재배선층(15)은 코어층(10)의 소자 수용부(49) 내에 배치되며, 전자 소자(1)의 활성면 상에 형성된다. 재배선층(15)은 전자 소자(1)의 단자들(1a, 1b)과, 후술되는 블록 도체(48a, 48b)를 전기적으로 연결한다. The re-distribution layer 15 is disposed in the element accommodating portion 49 of the core layer 10 and is formed on the active surface of the electronic element 1. [ The re-distribution layer 15 electrically connects the terminals 1a and 1b of the electronic element 1 to the block conductors 48a and 48b described later.

이를 위해, 재배선층(15)은 절연층(L4)과 절연층(L4)의 내부에 배치되는 다수의 층간 접속 도체(48), 그리고 절연층(L4) 상에 배치되는 배선층(45)을 포함할 수 있다.The re-distribution layer 15 includes a plurality of interlayer connection conductors 48 disposed inside the insulation layer L4 and the insulation layer L4 and a wiring layer 45 disposed on the insulation layer L4 can do.

전술한 바와 같이, 재배선층(15)의 절연층(L4)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지 중 어느 하나가 선택적으로 이용될 수 있으나, 특별히 이에 한정되는 것은 아니다. As described above, the insulating layer L4 of the re-distribution layer 15 may be formed of any one of a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or inorganic filler But the present invention is not limited thereto.

재배선층(15)에 형성되는 배선층(45)은 전자 소자(1)의 활성면에 배치된 전원 단자들(1a)들을 서로 전기적으로 연결한다. 또한 전자 소자(1)의 접지 단자들(1b)도 서로 전기적으로 연결한다.The wiring layer 45 formed in the re-distribution layer 15 electrically connects the power supply terminals la disposed on the active surface of the electronic device 1 to each other. The ground terminals 1b of the electronic device 1 are also electrically connected to each other.

재배선층(15)이 코어층(10)의 소자 수용부(49) 내에 배치됨에 따라, 재배선층(15)의 배선층(45)은 코어층(10)의 배선층(41)과 동일한 평면상에 배치될 수 있다.
The wiring layer 45 of the re-distribution layer 15 is arranged on the same plane as the wiring layer 41 of the core layer 10 as the re-distribution layer 15 is disposed in the element accommodating portion 49 of the core layer 10 .

빌드업층(20)은 코어층(10)의 양면에 각각 배치된다. 빌드업층(20)은 코어층(10) 상에 빌드 업(Build-Up) 공법을 통해 형성될 수 있다. The build-up layers 20 are disposed on both sides of the core layer 10, respectively. The build-up layer 20 may be formed on the core layer 10 through a build-up method.

빌드업층(20)을 구성하는 절연층들(L2, L3)은 모두 동일한 재질로 형성될 수 있으나, 필요에 따라 서로 다른 재질로 형성할 수도 있다. 또한 빌드업층(20)은 노광 및 식각 공정을 통해 블록 도체(48a, 48b)가 위치하는 캐비티(도 5의 26)를 형성할 수 있는 재질로 형성된다.
The insulating layers L2 and L3 constituting the build-up layer 20 may all be formed of the same material, but they may be formed of different materials as required. The build-up layer 20 is formed of a material capable of forming cavities (26 in FIG. 5) where the block conductors 48a and 48b are located through the exposure and etching processes.

절연 보호층(30)은 솔더레지스트(solder resist)로 형성될 수 있다. 그러나 이에 한정되는 것은 아니다. The insulating protection layer 30 may be formed of a solder resist. However, the present invention is not limited thereto.

절연 보호층(30)은 빌드업층(20)의 외부에 배치된다. 따라서 절연 보호층(30)은 기판부(40)의 가장 외측에 배치되어 기판부(40)의 표면을 형성한다. 또한 절연 보호층(30)은 접속 패드(50)를 외부로 노출시키는 다수의 개구를 구비한다. 개구를 통해 후술되는 블록 도체(48a, 48b)도 부분적으로 기판부(40)의 외부로 노출된다.
The insulating protective layer 30 is disposed outside the build-up layer 20. The insulating protection layer 30 is disposed on the outermost side of the substrate portion 40 to form the surface of the substrate portion 40. [ The insulating protection layer 30 also has a plurality of openings for exposing the connection pads 50 to the outside. The block conductors 48a and 48b described later through the openings are also partially exposed to the outside of the substrate portion 40. [

본 실시예에 따른 층간 접속 도체(48)는 적어도 하나의 블록 도체(48a, 48b)를 포함한다. The interlayer connection conductor 48 according to the present embodiment includes at least one block conductor 48a, 48b.

블록 도체(48a, 48b)는 다른 층간 접속 도체들(48)에 비해 상대적으로 큰 부피를 가지며, 블록 형태로 형성된다. The block conductors 48a and 48b have a relatively large volume compared to other interlayer connection conductors 48 and are formed in a block shape.

블록 도체(48a, 48b)는 전자 소자(1)의 활성면과 대응하는 위치에 배치되며, 빌드업층(20) 내에 배치된다. 따라서 블록 도체(48a, 48b)의 두께는 빌드업층(20)의 두께와 동일하거나 유사하게 형성된다. The block conductors 48a and 48b are disposed at positions corresponding to the active surface of the electronic device 1 and disposed in the buildup layer 20. [ The thickness of the block conductors 48a and 48b is formed to be equal to or similar to the thickness of the buildup layer 20. [

블록 도체(48a, 48b)는 전자 소자(1)의 활성면에 대면하는 형태로 전자 소자(1)의 활성면 상부에 배치된다.The block conductors 48a and 48b are disposed above the active surface of the electronic device 1 in a form facing the active surface of the electronic device 1. [

블록 도체(48a, 48b)는 전자 소자(1)의 단자들(1a, 1b) 및 배선층(41, 43, 45)과 전기적으로 연결되어 전자 소자(1)의 단자들(1a, 1b) 및 배선층(41, 43, 45)을 서로 전기적으로 연결한다. 본 실시예에서 전자 소자(1)는 전원 단자(1a)와 접지 단자(1b)를 구비한다. 따라서 블록 도체(48a, 48b)는 전원 단자(1a)에 연결되는 제1 블록 도체(48a), 그리고 접지 단자(1b)에 연결되는 제2 블록 도체(48b)로 구분될 수 있다. The block conductors 48a and 48b are electrically connected to the terminals 1a and 1b and the wiring layers 41 and 43 and 45 of the electronic element 1 to connect the terminals 1a and 1b of the electronic element 1, (41, 43, 45) are electrically connected to each other. In the present embodiment, the electronic device 1 has a power supply terminal 1a and a ground terminal 1b. The block conductors 48a and 48b can be divided into a first block conductor 48a connected to the power supply terminal 1a and a second block conductor 48b connected to the ground terminal 1b.

본 실시예와 같이 전자 소자(1)의 전원 단자(1a)가 다수 개인 경우, 다수의 전원 단자들(1a)은 제1 블록 도체(48a)에 모두 연결될 수 있다. 마찬가지로, 접지 단자(1b)가 다수 개인 경우, 다수의 접지 단자들(1b)은 제2 블록 도체(48b)에 모두 연결될 수 있다. The plurality of power terminals 1a may be connected to the first block conductor 48a when the power source terminal 1a of the electronic device 1 has a plurality of power terminals 1a as in the present embodiment. Similarly, when there are a plurality of ground terminals 1b, a plurality of ground terminals 1b may be all connected to the second block conductor 48b.

블록 도체(48a, 48b)는 절연층(L2)을 형성하고 노광, 식각 등의 공정을 거쳐 절연층(L2) 내에 캐비티(도 5의 26)를 형성한 후, 캐비티(26) 내에 도금 등의 방법으로 도전성 물질 충진하여 형성할 수 있다. 따라서 블록 도체(48a, 48b)는 캐비티(26)의 형상에 대응하는 형상으로 형성된다.
The block conductors 48a and 48b are formed by forming an insulating layer L2 and forming cavities 26 in the insulating layer L2 through exposing and etching processes and then filling the cavities 26 with plating The conductive material may be filled to form the conductive layer. Accordingly, the block conductors 48a and 48b are formed in a shape corresponding to the shape of the cavity 26. [

도 3은 본 발명의 실시예에 따른 블록 도체(48a, 48b)의 다양한 변형 예를 도시한 도면이다. 도 3을 참조하면, 본 실시예에 따른 블록 도체(48a, 48b)는 도 3의 a)에 도시된 바와 같이 직육면체 형상으로 형성된다. 그러나 이에 한정되지 않으며, 도 3의 b) 내지 e)에 도시된 바와 같이 블록 도체(48a, 48b)는 전자 소자(1)의 단자들(1a, 1b) 배치 구조에 대응하여 다양한 형상으로 형성될 수 있다.
3 is a view showing various modifications of the block conductors 48a and 48b according to the embodiment of the present invention. Referring to FIG. 3, the block conductors 48a and 48b according to the present embodiment are formed in a rectangular parallelepiped shape as shown in FIG. 3A). However, the present invention is not limited thereto, and the block conductors 48a and 48b may be formed in various shapes corresponding to the arrangement structure of the terminals 1a and 1b of the electronic device 1, as shown in FIGS. 3B to 3E .

블록 도체(48a, 48b)의 일면에는 적어도 하나의 접속 패드들(50)이 배치된다. 접속 패드(50)에는 외부 접속 단자(60)가 접합되거나, 전자 부품(미도시)이 실장될 수 있다. 따라서 블록 도체(48a, 48b) 상에 배치된 접속 패드(50)에 전자 부품이 실장되는 경우, 전자 부품과 전자 소자(1)와의 전기적 경로를 최소화할 수 있다. 또한 상기한 전기적 경로 상에 블록 도체(48a, 48b)가 배치되므로, 상기 전기적 경로에서 발생하는 열을 매우 효과적으로 방출할 수 있어 전기적 경로에서 열에 의해 발생하는 손실을 최소화할 수 있다.
At least one connection pads 50 are disposed on one side of the block conductors 48a and 48b. An external connection terminal 60 may be joined to the connection pad 50, or an electronic component (not shown) may be mounted. Therefore, when the electronic component is mounted on the connection pad 50 disposed on the block conductors 48a and 48b, the electrical path between the electronic component and the electronic device 1 can be minimized. In addition, since the block conductors 48a and 48b are disposed on the electrical path, the heat generated in the electrical path can be very effectively discharged, thereby minimizing the loss caused by heat in the electrical path.

이와 같이 구성되는 본 실시예에 따른 기판부(40)는 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 인쇄 회로 기판, 세라믹 기판, 유리 기판, 연성 기판 등)이 이용될 수 있다. The substrate portion 40 according to this embodiment configured as described above may be used with various types of substrates (e.g., a printed circuit board, a ceramic substrate, a glass substrate, a flexible substrate, etc.) well known in the art.

한편 기판부(40)는 복수의 배선층(41~45)을 갖는 다층 기판으로, 본 실시예에서는 기판부(40)가 5개의 배선층(41~45)을 구비하는 경우를 예로 들고 있으나, 이에 한정되는 것은 아니며, 필요에 따라 더 많거나 더 적은 배선층을 구비할 수 있다.
On the other hand, the substrate portion 40 is a multilayer substrate having a plurality of wiring layers 41 to 45. In this embodiment, the substrate portion 40 includes five wiring layers 41 to 45, But may have more or less wiring layers as required.

이상에서 설명한 본 실시예에 따른 반도체 패키지(100)는 발열 소자인 전자 소자(1)의 단자(1a, 1b)에 블록 도체(48a, 48b)가 연결된다. 따라서 전자 소자(1)에서 발생한 열을 효과적으로 방출할 수 있다. In the semiconductor package 100 according to the present embodiment described above, the block conductors 48a and 48b are connected to the terminals 1a and 1b of the electronic element 1 as a heat generating element. Therefore, heat generated in the electronic device 1 can be effectively released.

전자 소자(1)에서 발생한 열이 원활하게 방출되지 않는 경우, 전자 소자(1)의 전기적 경로를 따라 열이 전달되어 상기 전기적 경로의 온도가 상승하게 된다. 이 경우, 열에 의해 상기 전기적 경로의 저항이 증가하게 되므로 전기적인 손실도 증가하게 된다. When the heat generated in the electronic device 1 is not smoothly discharged, heat is transferred along the electrical path of the electronic device 1 to raise the temperature of the electrical path. In this case, since the resistance of the electrical path is increased by the heat, the electrical loss also increases.

전자 소자에는 주요한 파워 라인들이 있으며 이 라인에는 수 mA에서 수십 A의 전류가 흐를 수 있다. 하지만 종래의 인쇄 회로 기판의 경우, 층간 접속 도체인 비아(Via)가 원형 구조로 이루어져 있고 크기에 한계가 있다. 이와 더불어 최근에 모듈이나 패키지에서 경박단소 및 다기능을 구비하는 인쇄 회로 기판이 요구되고 있어, 기판의 디자인이나 제작에서 많은 어려움이 발생하고 있다.Electronic devices have major power lines, which can flow from a few mA to tens of amperes. However, in the case of a conventional printed circuit board, the via, which is an interlayer connecting conductor, is formed in a circular shape and has a limited size. In addition, recently, a printed circuit board having light, thin, small, and multiple functions is required in a module or a package, and many difficulties arise in the design and manufacture of a substrate.

이를 해소하기 위해, 본 실시예에 따른 반도체 패키지(100)는 블록 도체(48a, 48b)를 구비한다. 블록 도체(48a, 48b)를 통해 전자 소자(1)와 연결되는 전기적 경로인 층간 접속 도체 및 패턴의 구조를 최적화하므로, IR 드롭(IR Drop)을 최소화 하여 전력의 손실(Power loss)을 최소화 할 수 있다. 더하여 전력 손실이 낮아지면 상기 전기적 경로에서 발생하는 열량이 감소되고, 이에 의해 열에 의해 발생되는 추가적인 손실도 최소화할 수 있어 전자 소자의 효율을 높일 수 있다. In order to solve this problem, the semiconductor package 100 according to the present embodiment includes block conductors 48a and 48b. It is possible to minimize the IR drop and minimize the power loss by optimizing the structure of interlayer connection conductors and patterns which are electrical paths connected to the electronic device 1 through the block conductors 48a and 48b . In addition, if the power loss is reduced, the amount of heat generated in the electrical path is reduced, thereby further minimizing the loss caused by heat, thereby increasing the efficiency of the electronic device.

또한 블록 도체(48a, 48b)가 전자 소자(1)의 전기적인 경로 상에 배치되므로, 전자 소자(1)의 방열을 위해 전자 소자(1)의 비활성면에 별도의 방열 부재를 부가할 필요가 없다.
Since the block conductors 48a and 48b are disposed on the electrical path of the electronic device 1, it is necessary to add a separate heat radiating member to the inactive surface of the electronic device 1 for heat dissipation of the electronic device 1 none.

이어서, 반도체 패키지의 제조 방법을 설명한다. Next, a method of manufacturing the semiconductor package will be described.

도 4 내지 도 6은 도 1에 도시된 반도체 패키지 제조 방법을 설명하기 위한 도면이다.4 to 6 are views for explaining the method of manufacturing the semiconductor package shown in FIG.

이를 참조하면, 먼저 도 4에 도시된 바와 같이 절연층(L1)의 상면 및 하면에 금속층(M1, M2)이 형성된 적층판을 마련한다(S01). 예를 들어, 동박적층판(Copper Clad Laminate; CCL)을 상기 적층판으로 이용할 수 있다.
Referring to FIG. 4, a laminate plate having metal layers M1 and M2 formed on the upper and lower surfaces of the insulating layer L1 is formed as shown in FIG. 4 (S01). For example, a copper clad laminate (CCL) may be used as the laminate.

이어서, 적층판의 금속층(M1, M2)을 패터닝 하여 배선층(41, 42)을 형성한다(S02). 이는 노광, 식각 공정 등을 통해 수행될 수 있다. Subsequently, the metal layers M1 and M2 of the laminate are patterned to form wiring layers 41 and 42 (S02). This can be performed through an exposure, an etching process, or the like.

이와 동시에 금속층(M1, M2) 의 일정 영역을 제거한다. 이 과정에서 금속층(M1, M2)이 제거된 영역은 후에 소자 수용부(49)로 형성된다. 따라서 금속층(M1, M2)은 소자 수용부(49)의 크기와 형상에 대응하는 면적으로 제거된다.At the same time, a certain region of the metal layer (M1, M2) is removed. The region where the metal layers M1 and M2 are removed in this process is later formed as the element accommodating portion 49. [ Therefore, the metal layers M1 and M2 are removed in an area corresponding to the size and shape of the element accommodating portion 49. [

또한 본 단계에서 절연층(L1)에 층간 접속 도체(48)를 형성한다. 층간 접속 도체(48)는 절연층(L1)에 관통 홀을 형성한 후, 관통 홀 내부에 도전성 물질을 도포하거나 충진함으로써 형성할 수 있다.
In this step, an interlayer connection conductor 48 is formed in the insulating layer L1. The interlayer connection conductor 48 may be formed by forming a through hole in the insulating layer L 1 and then applying or filling a conductive material into the through hole.

이어서, 절연층(L1)의 일부를 제거하여 소자 수용부(49)를 형성한 후, 코어층(10)의 일면에 전자 소자(1)를 지지하기 위한 테이프(T)를 부착한다(S03).Subsequently, a part of the insulating layer L1 is removed to form the element accommodating portion 49, and a tape T for supporting the electronic element 1 is attached to one surface of the core layer 10 (S03) .

소자 수용부(49)는 관통 구멍의 형태로 형성될 수 있으며, 내장되는 전자 소자(1)의 크기나 형상에 대응하는 크기로 형성된다. The element accommodating portion 49 may be formed in the form of a through hole and may have a size corresponding to the size or shape of the electronic element 1 to be embedded.

소자 수용부(49)를 형성하려는 영역에는 배선층이 배치되지 않는다. 따라서 소자 수용부(49)는 레이저를 이용하여 절연층을 제거함으로써 용이하게 형성할 수 있다. 그러나 이에 한정되는 것은 아니며 천공 방식이나 드릴 방식 등 코어층(10) 내에 소자 수용부(49)를 형성할 수만 있다면 다양한 방법이 이용될 수 있다.
The wiring layer is not disposed in a region where the element accommodating portion 49 is to be formed. Therefore, the element accommodating portion 49 can be easily formed by removing the insulating layer using a laser. However, the present invention is not limited thereto, and various methods can be used as long as the element accommodating portion 49 can be formed in the core layer 10 such as a perforation method or a drill method.

이어서, 활성면에 단자(1a)가 형성된 전자 소자(1)를 소자 수용부(49) 내에 배치한다(S04). 이때, 전자 소자(1)는 비활성면이 테이프(T)에 접촉하도록 배치된다. Then, the electronic element 1 having the terminal 1a formed on the active surface is placed in the element accommodating portion 49 (S04). At this time, the electronic element 1 is arranged so that the inactive surface contacts the tape T.

전자 소자(1)가 소자 수용부(49) 내에 배치되면, 소자 수용부(49)의 내부에 절연 부재(49a)를 충진한 후, 경화시킨다. 절연 부재(49a)는 소자 수용부(49)의 내부에 유입되어 전자 소자(1)의 주변에 형성된 공간을 채우며 전자 소자(1)를 고정시킨다. When the electronic element 1 is disposed in the element accommodating portion 49, the insulator 49a is filled in the element accommodating portion 49 and then cured. The insulating member 49a flows into the element accommodating portion 49 to fill the space formed in the periphery of the electronic element 1 and fix the electronic element 1. [

절연 부재(49a)는 액상이나 겔(gel) 형태로 소자 수용부(49)에 유입된 후 경화되어 형성될 수 있다.
The insulating member 49a may be introduced into the element accommodating portion 49 in the form of liquid or gel and then cured.

이어서, 테이프(T)를 제거한 후 전자 소자(1)의 활성면 상에 재배선층(15)을 형성한다(S05). 재배선층(15)은 전자 소자(1)의 활성면 상에 절연층(L4)을 형성하고, 포토리소그래피 공정을 통해 절연층(L4) 상에 배선층(45)을 형성함으로써 구현될 수 있다. 이때, 절연층(L4)의 내부에는 전자 소자(1)의 단자들과 연결되는 다수의 층간 접속 도체(48)가 형성된다.
Subsequently, after the tape T is removed, a re-wiring layer 15 is formed on the active surface of the electronic device 1 (S05). The re-distribution layer 15 can be realized by forming an insulating layer L4 on the active surface of the electronic element 1 and forming a wiring layer 45 on the insulating layer L4 through a photolithography process. At this time, a plurality of interlayer connection conductors 48 connected to the terminals of the electronic device 1 are formed in the insulating layer L4.

이어서, 빌드업층(20)을 형성한다. Then, a buildup layer 20 is formed.

먼저 코어층(10)의 일면에 절연층(L2)을 적층한다(S06). 본 실시예에서는 전자 소자(1)의 활성면과 인접한 코어층(10)의 일면에 먼저 빌드업층(20)을 형성하는 경우를 예로 들어 설명한다. 그러나 이에 한정되는 것은 아니며, 코어층(10)의 타면에 먼저 빌드업층(20)을 형성하거나, 코어층(10)의 양면에 동시에 빌드업층(20)을 형성하는 등 다양한 변형이 가능하다.
First, the insulating layer L2 is laminated on one surface of the core layer 10 (S06). In this embodiment, the case where the build-up layer 20 is first formed on one surface of the core layer 10 adjacent to the active surface of the electronic device 1 will be described as an example. However, the present invention is not limited thereto, and various modifications are possible, for example, by forming the build-up layer 20 on the other surface of the core layer 10 or by forming the build-up layer 20 on both surfaces of the core layer 10 at the same time.

이어서, 절연층(L2)에 층간 접속 도체(48)를 형성하기 위해 비아 홀(27)과 캐비티(26)를 형성한다(S07). Then, a via hole 27 and a cavity 26 are formed to form an interlayer connection conductor 48 in the insulating layer L2 (S07).

층간 접속 도체(48)는 포토리소그래피(Photolithography) 방법을 통해 형성될 수 있다. 따라서 본 단계에서는 노광 및 식각 공정을 통해 절연층(L2) 내에 비아 홀(27)과 다수의 캐비티(26)를 형성한다. The interlayer connection conductors 48 may be formed through a photolithography method. Therefore, in this step, via holes 27 and a plurality of cavities 26 are formed in the insulating layer L2 through an exposure and etching process.

본 단계에서 캐비티(26)는 전자 소자(1)의 상부에 형성되며, 재배선층(15)의 배선층(45)은 캐비티(26)를 통해 외부로 노출된다.
In this step, the cavity 26 is formed on the top of the electronic element 1, and the wiring layer 45 of the re-wiring layer 15 is exposed to the outside through the cavity 26.

이어서, 도금 공정을 통해 비아 홀(27)과 캐비티(26) 내부를 도전성 물질로 채우며 층간 접속 도체(48)와 배선층(41)을 형성한다(S08). 본 단계에서 캐비티(26) 내부에 충진된 도전성 물질은 블록 도체(48a, 48b)로 형성된다. 따라서 블록 도체(48a, 48b)는 절연층(L2)과 동일하거나 유사한 두께로 형성되며, 절연층의 양면을 전기적으로 연결한다. Subsequently, the interlayer connection conductors 48 and the wiring layers 41 are formed by filling the via holes 27 and the inside of the cavities 26 with a conductive material through a plating process (S08). In this step, the conductive material filled in the cavity 26 is formed of the block conductors 48a and 48b. Accordingly, the block conductors 48a and 48b are formed to have the same or similar thickness as the insulating layer L2, and electrically connect the both surfaces of the insulating layer.

한편, 본 단계에서 형성된 배선층(43)은 배선층들(41-45) 중 가장 외측에 배치되는 배선층이므로, 적어도 하나의 전극 패드(50)를 포함한다.
On the other hand, the wiring layer 43 formed in this step includes at least one electrode pad 50 because it is the wiring layer disposed on the outermost side of the wiring layers 41-45.

이어서, 빌드업층(20) 상에 절연 보호층(30)을 각각 형성한 후, 절연 보호층(30)에 다수의 개구를 형성하여 전극 패드들(50)을 외부로 노출시킨다(S09). 절연 보호층(30)은 솔더 레지스트(Solder resist)로 형성될 수 있다. 또한 필요에 따라 절연 보호층(30)도 다층으로 형성될 수 있다.
Subsequently, the insulating protection layer 30 is formed on the build-up layer 20, and a plurality of openings are formed in the insulating protection layer 30 to expose the electrode pads 50 to the outside (S09). The insulating protection layer 30 may be formed of a solder resist. In addition, the insulating protection layer 30 may be formed in multiple layers as required.

이 후, 코어층(10)의 타면도 상기한 S06 내지 S09 단계를 반복 수행하여 빌드업층(20)을 완성한다(S10). 이에 코어층(10)의 양면에 배치되는 빌드업층(20)이 완성되며, 전자 소자(1)는 코어층(10)과 빌드업층(20) 내부에 완전히 매립된다.
Thereafter, steps S06 to S09 are repeated for the other surface of the core layer 10 to complete the build-up layer 20 (S10). The buildup layer 20 disposed on both sides of the core layer 10 is completed and the electronic element 1 is completely embedded in the core layer 10 and the buildup layer 20. [

본 실시예에서는 빌드업층(20)이 코어층(10)의 양면에 각각 1층씩만 적층되는 경우를 예로 들고 있다. 그러나 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들어, 코어층(10) 상에 다수의 절연층을 적층하고, 그 사이에 각각 배선층을 형성하여 다층으로 빌드업층(20)을 형성하는 것도 가능하다.
In this embodiment, the buildup layer 20 is stacked on only one layer on both sides of the core layer 10 as an example. However, the present invention is not limited thereto. For example, it is also possible to form a buildup layer 20 in multiple layers by laminating a plurality of insulating layers on the core layer 10 and forming interconnection layers therebetween.

이어서, 전극 패드(50)에 외부 접속 단자(60)를 형성하여 도 1에 도시된 반도체 패키지(100)를 완성한다.
Next, an external connection terminal 60 is formed on the electrode pad 50 to complete the semiconductor package 100 shown in FIG.

이와 같이 구성되는 본 실시예에 따른 반도체 패키지 제조 방법은, 전자 소자의 전원 라인 상에 블록 도체를 배치하여 전원 라인에 가해지는 열을 효과적으로 방출한다. In the method of manufacturing a semiconductor package according to the present embodiment having such a structure, a block conductor is disposed on a power supply line of the electronic device to effectively dissipate heat applied to the power supply line.

전자 소자가 전력 증폭기인 경우, 전원 라인에는 매우 높은 열이 발생할 수 있다. 따라서 본 발명은 전원 라인에서 열에 의해 발생되는 손실을 줄일 수 있어 전자 소자의 효율을 높일 수 있다. When the electronic device is a power amplifier, very high heat may be generated in the power supply line. Therefore, the present invention can reduce the loss caused by heat in the power supply line, thereby increasing the efficiency of the electronic device.

또한 종래의 경우, 층간 접속 도체를 형성하기 위해 레이져 드릴이나 기계적 드릴을 이용하고 있으나, 이 경우 본 실시예와 같이 넓은 크기의 캐비티를 형성하기 어렵다. 그러나 본 실시예에 따른 제조 방법은 노광 및 식각 공정을 통해 캐비티를 형성하므로, 다양한 크기와 형상으로 블록 도체를 형성할 수 있다.
Further, in the conventional case, a laser drill or a mechanical drill is used to form the interlayer connection conductor, but in this case, it is difficult to form a cavity of a wide size as in this embodiment. However, the fabrication method according to this embodiment forms cavities through the exposure and etching processes, so that block conductors can be formed in various sizes and shapes.

한편, 본 발명에 따른 반도체 패키지는 전술한 실시예에 한정되지 않으며, 다양한 변형이 가능하다. Meanwhile, the semiconductor package according to the present invention is not limited to the above-described embodiment, and various modifications are possible.

도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이다. 7 is a cross-sectional view schematically showing a semiconductor package according to another embodiment of the present invention.

도 7을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 전자 소자(1)에 패드 형태의 단자(1a, 1b)가 구비된다. 그리고 패드 형태의 단자(1a, 1b)에 블록 도체(48a, 48b)가 면 접촉하는 형태로 연결된다. 예를 들어, 본 실시예에 따른 단자는 블록 도체(48a, 48b)의 하부면 면적에 대응하는 크기와 형상으로 형성될 수 있다. Referring to FIG. 7, the semiconductor package 200 according to the present embodiment includes terminals 1 a and 1 b in the form of pads in the electronic device 1. The block conductors 48a and 48b are connected to the pad-shaped terminals 1a and 1b in a surface contact manner. For example, the terminal according to the present embodiment may be formed in a size and shape corresponding to the bottom surface area of the block conductors 48a and 48b.

이 경우, 전자 소자(1)의 단자(1a, 1b)와 블록 도체(48a, 48b) 간의 접촉 면적을 최대화할 수 있으므로 열 전도도를 높일 수 있어 방열효과를 극대화할 수 있다. In this case, since the contact area between the terminals 1a and 1b of the electronic element 1 and the block conductors 48a and 48b can be maximized, the thermal conductivity can be increased and the heat radiation effect can be maximized.

본 실시예에 따른 블록 도체(48a, 48b)는 도금 방식을 통해 형성될 수 있으며, 전자 소자(1)의 단자(1a, 1b)로부터 도전성 물질을 성장시켜 형성할 수 있다. 그러나 이에 한정되는 것은 아니다. The block conductors 48a and 48b according to the present embodiment may be formed by a plating method and may be formed by growing a conductive material from the terminals 1a and 1b of the electronic device 1. [ However, the present invention is not limited thereto.

한편, 본 실시예에 따른 반도체 패키지(200)는 재배선층이 생략되고 전자 소자(1)의 단자들(1a, 1b)이 직접 블록 도체(48a, 48b)에 연결된다. 그러나 이에 한정되는 것은 아니며, 전자 소자(1)의 크기에 따라 재배선층을 구비할 수도 있다.
In the semiconductor package 200 according to the present embodiment, the rewiring layer is omitted and the terminals 1a and 1b of the electronic device 1 are directly connected to the block conductors 48a and 48b. However, the present invention is not limited thereto, and a re-wiring layer may be provided depending on the size of the electronic device 1. [

도 8은 본 발명의 실시예에 따른 전자 소자 모듈을 개략적으로 도시한 단면도이다.8 is a cross-sectional view schematically showing an electronic device module according to an embodiment of the present invention.

도 8을 참조하면 본 실시예에 따른 전자 소자 모듈은 전술한 도 1에 도시된 반도체 패키지(100) 상에 적어도 하나의 전자 부품(300)이 실장된다. 또한, 밀봉부(5)에 의해 전자 부품(300)이 밀봉되도록 구성된다. Referring to FIG. 8, the electronic device module according to the present embodiment includes at least one electronic component 300 mounted on the semiconductor package 100 shown in FIG. Further, the electronic part 300 is configured to be sealed by the sealing part 5.

본 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속 패드(50)가 배치된다. 따라서 양면 중 제2면은 메인 기판에 실장되는 데 이용되고, 제1면에는 별도로 제조된 전자 부품(300)이 실장될 수 있다.In the semiconductor package 100 according to the present embodiment, the connection pads 50 are disposed on both sides. Therefore, the second surface of the two surfaces is used to be mounted on the main board, and the separately manufactured electronic component 300 can be mounted on the first surface.

전자 부품(300)으로는 공지된 능동 소자나 수동 소자 중 적어도 하나가 이용될 수 있다. 또한 밀봉부(5)는 EMC(Epoxy Molding Compound)와 같은 공지된 밀봉 부재가 이용될 수 있다. As the electronic component 300, at least one of known active elements and passive elements may be used. A known sealing member such as EMC (Epoxy Molding Compound) may be used for the sealing portion 5.

본 실시예에 따른 반도체 패키지(100)는 제1면 전체에 접속 패드(50)를 배치할 수 있다. 이에 따라 제1면을 통해 많은 수의 접속 패드(50)를 제공할 수 있으므로 다수의 전자 부품들(300)을 제1면에 실장할 수 있다. 이에 집적도를 높일 수 있다.
In the semiconductor package 100 according to the present embodiment, the connection pad 50 may be disposed on the entire first surface. Accordingly, a large number of connection pads 50 can be provided through the first surface, so that the plurality of electronic components 300 can be mounted on the first surface. Therefore, the degree of integration can be increased.

도 9는 본 발명의 또 다른 실시예에 따른 전자 소자 모듈을 개략적으로 도시한 단면도이다. 9 is a cross-sectional view schematically showing an electronic device module according to another embodiment of the present invention.

도 9를 참조하면 본 실시예에 따른 전자 소자 모듈은 전술한 도 1에 도시된 반도체 패키지(100) 상에 패키지 형태의 전자 부품(300a)이 실장되는 패키지 온 패키지(Package on Package, PoP)의 형태로 구성된다.9, the electronic device module according to the present embodiment includes a package-on-package (PoP) package 300 on which a package-type electronic component 300a is mounted on the semiconductor package 100 shown in FIG. .

본 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속 패드(50)가 배치된다. 따라서 양면 중 제2면은 메인 기판에 실장되는 데 이용되고, 제1면에는 별도로 제조된 전자 부품(300a)이 실장될 수 있다.In the semiconductor package 100 according to the present embodiment, the connection pads 50 are disposed on both sides. Therefore, the second surface of the both surfaces is used to be mounted on the main board, and the separately manufactured electronic part 300a can be mounted on the first surface.

전자 부품(300a)으로는 공지된 반도체 패키지 중 어느 하나가 이용될 수 있다. 예를 들어, 전자 부품(300a)은 기판(7) 상에 전자 소자(8)가 실장되고, 밀봉부(5a)에 의해 전자 소자(8)가 밀봉되도록 구성될 수 있다. 그러나 이에 한정되는 것은 아니며, 방열 부재 등 반도체 패키지(100)의 제1면에 실장 가능한 전자 부품이라면 모두 이용될 수 있다.As the electronic component 300a, any one of known semiconductor packages may be used. For example, the electronic component 300a may be configured such that the electronic component 8 is mounted on the substrate 7 and the electronic component 8 is sealed by the sealing portion 5a. However, the present invention is not limited thereto, and any electronic component that can be mounted on the first surface of the semiconductor package 100 such as a heat dissipating member can be used.

본 실시예에 따른 반도체 패키지(100)는 제1면 전체에 접속 패드(50)를 배치할 수 있다. 이에 따라 제1면을 통해 많은 수의 접속 패드(50)를 제공할 수 있으므로 I/O 단자가 많은 패키지도 제1면에 실장할 수 있다. 또한 제1면에 실장되는 전자 부품(300a)과의 접합 신뢰성도 높일 수 있다.
In the semiconductor package 100 according to the present embodiment, the connection pad 50 may be disposed on the entire first surface. Accordingly, since a large number of connection pads 50 can be provided through the first surface, packages having many I / O terminals can be mounted on the first surface. Also, reliability of bonding with the electronic component 300a mounted on the first surface can be increased.

도 10은 본 발명의 또 다른 실시예에 따른 전자 소자 모듈을 개략적으로 도시한 단면도이다. 도 10을 참조하면 본 실시예에 따른 전자 소자 모듈은 전술한 도 1에 도시된 반도체 패키지(도 1의 100)를 변형한 반도체 패키지(100a) 상에 패키지 형태의 전자 부품(300b)이 실장되는 패키지 온 패키지(Package on Package, PoP)의 형태로 구성된다.10 is a cross-sectional view schematically showing an electronic device module according to another embodiment of the present invention. Referring to FIG. 10, the electronic device module according to the present embodiment includes a semiconductor package 100a of which the semiconductor package 100 shown in FIG. 1 is modified as shown in FIG. 1, and a packaged electronic component 300b is mounted on the semiconductor package 100a Package on Package (PoP).

반도체 패키지(100a)는 내부에 복수의 전자 소자(1, 1′)를 포함한다는 점에서만 차이가 있을 뿐, 다른 구성에 있어서는 도 1에 도시된 반도체 패키지와 동일하게 구성된다. 전자 소자(1, 1′)는 전력 증폭기나 필터, 집적회로(IC)를 포함할 수 있으며, 전술한 바와 같이 베어 다이(bare die)의 형태로 매립된다.The semiconductor package 100a differs from the semiconductor package 100a only in that it includes a plurality of electronic elements 1 and 1 '. In other respects, the semiconductor package 100a is configured similarly to the semiconductor package shown in FIG. The electronic device 1, 1 'may comprise a power amplifier or filter, an integrated circuit (IC), and is embedded in the form of a bare die as described above.

전자 부품(300b)으로는 공지된 반도체 패키지 중 어느 하나가 이용될 수 있다. 예를 들어, 전자 부품(300b)은 회로 기판(7) 상에 전자 소자(8, 8′)가 실장되고, 밀봉부(5a)에 의해 전자 소자(8, 8′)가 밀봉되도록 구성될 수 있으나 이에 한정되는 것은 아니다.As the electronic component 300b, any one of known semiconductor packages may be used. For example, the electronic component 300b may be configured such that the electronic components 8 and 8 'are mounted on the circuit board 7 and the electronic components 8 and 8' are sealed by the sealing portion 5a But is not limited thereto.

또한 본 실시예에 따른 전자 소자 모듈의 표면에는 금속층(70)이 배치된다. The metal layer 70 is disposed on the surface of the electronic device module according to the present embodiment.

금속층(70)은 전자기파를 차폐하기 위해 구비된다. 따라서 금속층(70)은 반도체 패키지(100a)와 전자 부품(300b)이 형성하는 표면을 따라 형성될 수 있다. 이 경우, 반도체 패키지(100a)와 전자 부품(300b) 사이에는 절연 물질(9)이 충진될 수 있다.The metal layer 70 is provided for shielding electromagnetic waves. Therefore, the metal layer 70 may be formed along the surface formed by the semiconductor package 100a and the electronic component 300b. In this case, an insulating material 9 may be filled between the semiconductor package 100a and the electronic component 300b.

한편 본 실시예에 따른 금속층(70)은 상기 구성으로 한정되지 않으며, 필요에 따라 반도체 패키지(100a)와 전자 부품(300b) 중 어느 하나의 표면에만 형성될 수도 있다. 또한 금속층(70)은 전자 부품(300b)에 구비되는 전자 소자들(8, 8′) 사이에 개재되어 전자 소자들(8, 8′) 상호 간의 간섭을 차단할 수 있다.
Meanwhile, the metal layer 70 according to the present embodiment is not limited to the above structure, and may be formed only on the surface of either the semiconductor package 100a or the electronic component 300b, if necessary. The metal layer 70 is interposed between the electronic devices 8 and 8 'provided in the electronic device 300b to block interference between the electronic devices 8 and 8'.

이와 같이 구성되는 본 실시예에 따른 반도체 패키지는 베어 다이(bare die)의 상태의 전자 소자(1, 1′)를 내부에 매립하며, 양면에 접속 패드들(50)이 배치된다. 따라서 반도체 패키지의 크기를 최소화하면서 패키지 온 패키지(PoP) 구조에 활용될 수 있다.The semiconductor package according to the present embodiment thus constructed bury the electronic elements 1 and 1 'in the state of a bare die, and the connection pads 50 are disposed on both sides. Therefore, it can be utilized in a package-on-package (PoP) structure while minimizing the size of the semiconductor package.

더하여 블록 도체를 통해 전자 소자에서 발생되는 열을 효과적으로 배출할 수 있으므로, 동작 중에 반도체 패키지의 온도가 증가하는 것을 억제할 수 있다.In addition, the heat generated in the electronic device can be effectively discharged through the block conductor, so that the temperature of the semiconductor package can be prevented from increasing during operation.

또한 본 실시예에 따른 전자 소자 모듈은 반도체 패키지 상에 다양한 형태의 전자 부품을 실장하여 제조할 수 있다. 따라서 집적도를 높일 수 있다.
In addition, the electronic device module according to the present embodiment can be manufactured by mounting various types of electronic parts on a semiconductor package. Therefore, the degree of integration can be increased.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be obvious to those of ordinary skill in the art.

1: 전자 부품
10: 코어층
15: 재배선층
20: 빌드업층
30: 절연 보호층
40: 기판부
41~45: 배선층
48: 층간 접속 도체
48a, 48b: 블록 도체
49: 소자 수용부
100, 200: 반도체 패키지1: Electronic parts
10: core layer
15:
20: buildup layer
30: Insulation protective layer
40:
41 to 45: wiring layer
48: interlayer connection conductor
48a, 48b: block conductor
49:
100, 200: semiconductor package

Claims (16)

내부에 소자 수용부가 형성된 코어층과, 상기 코어층의 양면에 적층되는 빌드업층을 포함하는 기판부;
상기 소자 수용부에 배치되는 전자 소자; 및
상기 빌드업층에 배치되어 상기 전자 소자의 단자와 전기적으로 연결되는 블록 도체;
를 포함하는 반도체 패키지.
A substrate portion including a core layer having an element accommodating portion formed therein, and a buildup layer stacked on both sides of the core layer;
An electronic element disposed in the element accommodating portion; And
A block conductor disposed in the build-up layer and electrically connected to a terminal of the electronic device;
≪ / RTI >
제1항에 있어서, 상기 블록 도체는,
도금 방식을 통해 상기 전자 소자의 단자 상에 직접 형성되는 반도체 패키지.
The circuit breaker according to claim 1,
And directly formed on a terminal of the electronic device through a plating method.
제1항에 있어서,
상기 전자 소자의 단자 상에는 재배선층이 형성되고,
상기 블록 도체는 상기 재배선층에 형성된 배선층 상에 형성되는 반도체 패키지.
The method according to claim 1,
A re-wiring layer is formed on the terminal of the electronic device,
Wherein the block conductor is formed on a wiring layer formed in the re-wiring layer.
제3항에 있어서, 상기 재배선층은,
상기 소자 수용부 내에 배치되는 반도체 패키지.
The semiconductor device according to claim 3, wherein the re-
And a semiconductor package disposed within the element accommodating portion.
제1항에 있어서,
상기 빌드업층 상에 배치되는 절연 보호층을 더 포함하며,
상기 절연 보호층은 상기 블록 도체를 부분적으로 노출시키는 적어도 하나의 개구를 포함하는 반도체 패키지.
The method according to claim 1,
Further comprising an insulating protective layer disposed on the buildup layer,
Wherein the insulating protective layer comprises at least one opening partially exposing the block conductor.
제1항에 있어서, 상기 전자 소자는,
전력 증폭기(power amplifier)이고, 상기 단자는 다수의 전원 단자와 다수의 접지 단자를 포함하는 반도체 패키지.
The electronic device according to claim 1,
A power amplifier, the terminal comprising a plurality of power terminals and a plurality of ground terminals.
제6항에 있어서, 상기 블록 도체는,
상기 다수의 전원 단자에 연결되는 제1 블록 도체와, 상기 다수의 접지 단자에 연결되는 다수의 제2 블록 도체를 포함하는 반도체 패키지.
7. The circuit breaker according to claim 6,
A first block conductor connected to the plurality of power terminals, and a plurality of second block conductors connected to the plurality of ground terminals.
제1항에 있어서, 상기 블록 도체는,
상기 빌드업층과 동일한 두께로 형성되는 반도체 패키지.
The circuit breaker according to claim 1,
And the thickness of the buildup layer is the same as that of the buildup layer.
제1항에 있어서, 상기 블록 도체는,
상기 전자 소자의 활성면에 대면하는 형태로 배치되는 반도체 패키지.
The circuit breaker according to claim 1,
And is arranged to face the active surface of the electronic device.
제1항에 있어서,
상기 전자 소자의 단자는 상기 블록 도체의 면적에 대응하는 크기의 패드로 형성되며,
상기 블록 도체는 도금 방식을 통해 상기 단자로부터 도전성 물질을 성장시켜 형성되는 반도체 패키지.
The method according to claim 1,
The terminal of the electronic device is formed of a pad having a size corresponding to the area of the block conductor,
Wherein the block conductor is formed by growing a conductive material from the terminal through a plating method.
코어층에 관통 구멍 형태의 소자 수용부를 형성하는 단계;
상기 소자 수용부에 전자 소자를 배치하는 단계; 및
상기 코어층의 양면에 절연층과 배선층을 형성하여 빌드업층을 형성하는 단계;
를 포함하며,
상기 빌드업층을 형성하는 단계는,
상기 절연층에 상기 전자 소자의 단자와 전기적으로 연결되는 블록 도체를 적어도 하나 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
Forming an element receiving portion in the form of a through hole in the core layer;
Disposing an electronic element in the element accommodating portion; And
Forming an insulating layer and a wiring layer on both sides of the core layer to form a buildup layer;
/ RTI >
The step of forming the build-
And forming at least one block conductor electrically connected to a terminal of the electronic device in the insulating layer.
제11항에 있어서, 상기 블록 도체를 형성하는 단계는,
상기 코어층에 상기 절연층을 형성하는 단계;
상기 절연층에 캐비티를 형성하는 단계; 및
상기 캐비티에 도전성 물질을 충진하여 블록 도체를 형성하는 단계;
를 포함하는 반도체 패키지 제조 방법.
12. The method of claim 11, wherein forming the block conductor comprises:
Forming the insulating layer on the core layer;
Forming a cavity in the insulating layer; And
Filling the cavity with a conductive material to form a block conductor;
≪ / RTI >
제12항에 있어서, 상기 캐비티는,
노광 공정 및 식각 공정을 통해 형성되는 반도체 패키지 제조 방법.
13. The method of claim 12,
Wherein the semiconductor substrate is formed through an exposure process and an etching process.
제11항에 있어서, 상기 빌드업층을 형성하는 단계 이후,
상기 빌드업층 상에 절연 보호층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
12. The method of claim 11, wherein after forming the buildup layer,
And forming an insulating protective layer on the buildup layer.
내부에 전자 소자가 매립되는 코어층, 상기 코어층의 양면에 적층되는 빌드업층, 및 상기 빌드업층 내에 배치되어 상기 전자 소자의 열을 외부로 방출하는 다수의 블록 도체를 포함하는 반도체 패키지; 및
상기 반도체 패키지의 일면에 실장되는 적어도 하나의 전자 부품;
를 포함하는 전자 소자 모듈.
A semiconductor package including a core layer in which an electronic device is embedded, a buildup layer stacked on both sides of the core layer, and a plurality of block conductors arranged in the buildup layer to discharge heat of the electronic device to the outside; And
At least one electronic component mounted on one surface of the semiconductor package;
.
제15항에 있어서,
상기 반도체 패키지와 상기 전자 부품이 형성하는 표면을 따라 배치되어 전자기파를 차폐하는 금속층을 더 포함하는 전자 소자 모듈.16. The method of claim 15,
And a metal layer disposed along the surface of the semiconductor package and the electronic component to shield the electromagnetic wave.
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