KR20170034809A - Semiconductor Device And Fabricating Method Thereof - Google Patents

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KR20170034809A
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김재윤
문현일
김진영
강대병
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앰코 테크놀로지 코리아 주식회사
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Abstract

The present invention provides a semiconductor device capable of embedding a semiconductor die and performing three-dimensional connection with other components in a position close to the embedded semiconductor die, and implementing a structure to receive the embedded semiconductor die on a heat discharge pad, at the same time, and implementing selective shielding by using a wiring layer, and a manufacturing method thereof. The semiconductor device includes a first wiring layer which is made of metal, the semiconductor die which is formed on the upper side of the first wiring layer, an insulation layer which is formed to surround the semiconductor die, a second wiring layer which is electrically connected to at least one of the first wiring layer and the semiconductor die, and a component which is mounted on the upper side of the second wiring layer.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor Device And Fabricating Method Thereof}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device and a fabricating method thereof.

본 발명은 반도체 다이 내장이 가능하며 내장된 반도체 다이와 근접한 위치에서 다른 컴포넌트와 3차원 연결이 가능하며, 동시에 내장되는 반도체 다이를 열방출 패드에 안착시킬수 있는 구조 구현이 가능하고, 배선층을 이용해 선택적 차폐 구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.The present invention is capable of embedding a semiconductor die and enabling a three-dimensional connection with other components at a position close to the embedded semiconductor die, and simultaneously realizing a structure capable of placing a built-in semiconductor die on a heat release pad, And a method of manufacturing the semiconductor device.

현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.It is required that the function of the semiconductor device incorporated into the product is increased and the size thereof is reduced due to the thinning tendency of the present product. In order to meet these demands, various semiconductor device packaging techniques have been developed.

그리고 이러한 요구에 따라, 반도체 디바이스를 다수개 3차원 적층하여 형성되는 3차원 반도체 디바이스 패키지 스택 구조가 연구 개발되고 있다. 그런데, 이러한 3차원 반도체 디바이스 패키지 스택 구조는 상부와 하부에 위치하는 반도체 디바이스간 전기적 연결에 있어서, 연결될 수 있는 입력/출력 단자 수나 연결 경로 거리가 중요하다.In accordance with this demand, a three-dimensional semiconductor device package stack structure formed by three-dimensionally stacking a plurality of semiconductor devices is being researched and developed. However, in the three-dimensional semiconductor device package stack structure, the number of input / output terminals and the distance of the connection path that can be connected are important in the electrical connection between the upper and lower semiconductor devices.

한편, 반도체 다이로부터 발생하는 열을 효과적으로 방열처리하는 요구가 지속으로 증가할 것으로 예상되며, 반도체 디바이스 동작의 신뢰성을 확보를 위해 전자파나 외부로부터의 서지에 대한 차폐 기술도 요구되고 있다. On the other hand, it is expected that the demand for effectively dissipating the heat generated from the semiconductor die is expected to increase steadily. In order to secure the reliability of the operation of the semiconductor device, shielding technology against electromagnetic waves or surges from the outside is also required.

본 발명은 반도체 다이 내장이 가능하며 내장된 반도체 다이와 근접한 위치에 다른 컴포넌트를 3차원 실장하여 내장된 반도체 다이와 다른 컴포넌트 간의 3차원 연결이 가능하며, 동시에 내장된 반도체 다이를 열방출 패드에 안착시킬 수 있는 구조 구현이 가능하고, 배선층을 이용해 선택적 차폐구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.The present invention is capable of embedding a semiconductor die and enabling three-dimensional connection between the embedded semiconductor die and other components by three-dimensionally mounting other components in close proximity to the embedded semiconductor die, The present invention also provides a semiconductor device capable of realizing a selective shielding structure using a wiring layer and a manufacturing method thereof.

본 발명에 따른 반도체 디바이스는 제 1 방향으로 배열되고 금속으로 형성된 제 1 배선층; 상기 제 1 배선층의 상부에 안착된 반도체 다이; 상기 반도체 다이를 감싸도록 형성된 절연층; 및 상기 절연층을 상기 제 1 방향에 수직한 제 2 방향으로 관통하여 상기 제 1 배선층 및 상기 반도체 다이 중 적어도 하나와 전기적으로 연결된 제 2 배선층을 포함할 수 있다.A semiconductor device according to the present invention includes: a first wiring layer arranged in a first direction and formed of a metal; A semiconductor die mounted on top of the first wiring layer; An insulating layer formed to surround the semiconductor die; And a second wiring layer electrically connected to at least one of the first wiring layer and the semiconductor die through the insulating layer in a second direction perpendicular to the first direction.

여기서, 상기 제 1 배선층의 하부 또는 제 2 배선층의 상부에 형성되어 상기 제 1 배선층 또는 제 2 배선층을 감싸되 일부 영역을 노출시키는 패시배이션층을 더 포함할 수 있다.The device may further include a passivation layer formed on a lower portion of the first wiring layer or on the second wiring layer to surround the first wiring layer or the second wiring layer and expose a portion of the first wiring layer or the second wiring layer.

그리고 상기 제 1 배선층 및 제 2 배선층은 금속 재질로 형성될 수 있다.The first wiring layer and the second wiring layer may be formed of a metal material.

또한, 상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성될 수 있다.The insulating layer may be formed of a material selected from the group consisting of ABM (Ajinomoto Build-up Film), polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine May be formed through at least one of them.

또한, 상기 제 2 배선층의 상부에 형성된 컴포넌트를 더 포함할 수 있다.The second wiring layer may further include a component formed on the second wiring layer.

또한, 상기 컴포넌트는 상기 반도체 다이와 상기 제 2 배선층을 통해 전기적으로 연결될 수 있다.In addition, the component may be electrically connected to the semiconductor die through the second wiring layer.

더불어, 본 발명에 따른 반도체 디바이스의 제조 방법은 캐리어 기판을 구비하는 단계; 상기 캐리어 기판에 시드층을 형성하는 단계; 상기 시드층을 이용한 전해 도금을 통해 제 1 배선층을 형성하는 단계; 상기 제 1 배선층의 패드에 반도체 다이를 안착하는 단계; 상기 반도체 다이를 감싸도록 절연층을 형성하는 단계; 상기 절연층 표면에서 반도체 다이 본드 패드나 제 1 배선층까지 비아홀을 형성하는 단계; 상기 비아홀의 벽이나 내부를 충진하며 제 2 배선층을 형성하는 단계; 및 상기 캐리어 기판을 제거하는 단계를 포함할 수 있다.In addition, a method of manufacturing a semiconductor device according to the present invention includes: providing a carrier substrate; Forming a seed layer on the carrier substrate; Forming a first wiring layer through electrolytic plating using the seed layer; Placing a semiconductor die on a pad of the first wiring layer; Forming an insulating layer to surround the semiconductor die; Forming a via hole from the surface of the insulating layer to the semiconductor die bond pad or the first wiring layer; Filling a wall or an interior of the via hole with a second wiring layer; And removing the carrier substrate.

여기서, 상기 캐리어 기판은 스테인레스 스틸로 형성될 수 있다.Here, the carrier substrate may be formed of stainless steel.

그리고 상기 시드층은 상기 캐리어 기판의 표면에 금속을 도금 하여 형성될 수 있다.The seed layer may be formed by plating a metal on the surface of the carrier substrate.

또한, 상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성될 수 있다.The insulating layer may be formed of a material selected from the group consisting of ABM (Ajinomoto Build-up Film), polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine May be formed through at least one of them.

또한, 상기 절연층을 형성하는 단계와 상기 비아홀을 형성하는 단계의 사이에는 상기 절연층의 상면에 상부 커버층을 형성하는 단계가 더 이루어질 수 있다. 또한, 상기 상부 커버층은 구리 금속 포일이나 무전해 구리 도금을 통해 형성될 수 있다.In addition, a step of forming an upper cover layer on the upper surface of the insulating layer may be further provided between the step of forming the insulating layer and the step of forming the via hole. In addition, the upper cover layer may be formed through a copper metal foil or electroless copper plating.

또한, 상기 캐리어 기판을 제거하는 단계는 상기 캐리어 기판을 식각을 통해 제거시키는 것일 수 있다.In addition, the step of removing the carrier substrate may include removing the carrier substrate through etching.

더불어, 본 발명에 따른 반도체 디바이스의 제조 방법은 상부에 금속 포일이 형성된 캐리어 기판을 구비하는 단계; 상기 금속 포일을 이용한 전해 도금을 통해 제 1 배선층을 형성하는 단계; 상기 캐리어 기판에 반도체 다이를 형성하는 단계; 상기 반도체 다이를 감싸도록 절연층을 형성하는 단계; 상기 절연층 표면에서 반도체 다이 본드 패드나 제 1 배선층까지 비아홀을 형성하는 단계; 상기 비아홀의 벽이나 내부를 충진하며 제 2 배선층을 형성하는 단계; 및 상기 캐리어 기판을 제거하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a carrier substrate having a metal foil formed thereon; Forming a first wiring layer through electrolytic plating using the metal foil; Forming a semiconductor die on the carrier substrate; Forming an insulating layer to surround the semiconductor die; Forming a via hole from the surface of the insulating layer to the semiconductor die bond pad or the first wiring layer; Filling a wall or an interior of the via hole with a second wiring layer; And removing the carrier substrate.

여기서, 상기 금속 포일은 구리 포일을 통해 형성되고, 상기 금속 포일의 적어도 일부에 접착제를 도포하여 상기 캐리어 기판에 접착될 수 있다.Here, the metal foil is formed through a copper foil, and may be adhered to the carrier substrate by applying an adhesive to at least a part of the metal foil.

그리고 상기 금속 포일은 구리 포일로 구성되고, 상기 캐리어 기판은 CCL(Copper clad laminate) 구조로 형성될 수 있다.The metal foil may be formed of a copper foil, and the carrier substrate may be formed of a copper clad laminate (CCL) structure.

또한, 상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성될 수 있다.The insulating layer may be formed of a material selected from the group consisting of ABM (Ajinomoto Build-up Film), polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine May be formed through at least one of them.

또한, 상기 절연층을 형성하는 단계와 상기 비아홀을 형성하는 단계의 사이에는 상기 절연층의 상면에 상부 커버층을 형성하는 단계가 더 이루어질 수 있다.In addition, a step of forming an upper cover layer on the upper surface of the insulating layer may be further provided between the step of forming the insulating layer and the step of forming the via hole.

또한, 상기 상부 커버층은 구리 금속 포일이나 무전해 구리 도금을 통해 형성될 수 있다. In addition, the upper cover layer may be formed through a copper metal foil or electroless copper plating.

또한, 상기 캐리어 기판을 제거하는 단계는 상기 캐리어 기판과 금속 포일의 사이에 노치를 형성하여 상기 캐리어 기판을 제거시키는 것일 수 있다.The step of removing the carrier substrate may include forming a notch between the carrier substrate and the metal foil to remove the carrier substrate.

본 발명에 의한 반도체 디바이스 및 그 제조 방법은 장방형 또는 정방형의 플레이트 또는 스트립 형상의 캐리어 기판을 통해 다수의 반도체 다이들와 배선층의 연결을 전기 도금을 통해 한번에 수행하여 제조 공정을 단순화시키고 제조 시간을 줄일 수 있고, 배선층을 이용하여 내장된 반도체 다이와 근접한 위치에 컴포넌트를 3차원적으로 연결시킬 수 있어 내장된 반도체 다이와 컴포넌트의 3차원 연결시 그 전기적 경로의 길이를 줄일 수 있는 장점이 있다. 또한, 동시에 내장된 반도체 다이를 열방출 패드에 안착시킬 수 있는 구조 구현이 가능하고, 배선층을 이용해 선택적 차폐 구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.The semiconductor device and the method of manufacturing the same according to the present invention can simplify the manufacturing process and shorten the manufacturing time by performing the connection of a plurality of semiconductor dies and the wiring layer through a plating process by electroplating through a rectangular or square plate or a strip- In addition, since the wiring layer can be used to connect the components three-dimensionally close to the embedded semiconductor die, it is possible to reduce the length of the electrical path when the integrated semiconductor die and components are connected in three dimensions. The present invention also provides a semiconductor device capable of implementing a structure capable of placing a built-in semiconductor die on a heat releasing pad and capable of implementing selective shielding by using a wiring layer, and a manufacturing method thereof.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 다바이스의 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 반도체 디바이스의 일 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 디바이스의 다른 제조 방법을 설명하기 위한 도면이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
2 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.
3A to 3K are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
4A to 4H are views for explaining another manufacturing method of a semiconductor device according to an embodiment of the present invention.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 배선층(110), 상기 제 1 배선층(110)에 형성된 반도체 다이(120), 상기 제 1 배선층(110)의 상부에 상기 반도체 다이(120)를 감싸도록 형성된 절연층(130), 상기 절연층(130)을 관통하여 형성된 제 2 배선층(140), 상기 제 1 배선층(110) 및 제 2 배선층(130)의 패턴을 노출시키는 패시배이션층(150), 상기 제 2 배선층(140)에 결합된 컴포넌트(160)를 포함한다. 또한, 상기 컴포넌트(160)를 감싸는 인캡슐런트(170)를 더 포함할 수 있다.1, a semiconductor device 100 according to an embodiment of the present invention includes a first wiring layer 110, a semiconductor die 120 formed on the first wiring layer 110, A second wiring layer 140 formed through the insulating layer 130 and a second wiring layer 140 formed on the first wiring layer 110 and the second wiring layer 130 so as to surround the semiconductor die 120. [ A passivation layer 150 for exposing the pattern, and a component 160 coupled to the second wiring layer 140. Further, it may further include an encapsulant 170 surrounding the component 160.

상기 제 1 배선층(110)은 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 외부 회로 등에 연결되기 위한 패턴을 형성한다. 상기 제 1 배선층(110)은 구리(Cu)와 같은 금속 재질로 형성될 수 있으며, 패턴된 단일층으로 구성된다.The first wiring layer 110 forms a pattern for connecting the semiconductor device 100 according to an embodiment of the present invention to an external circuit or the like. The first wiring layer 110 may be formed of a metal material such as copper (Cu), and is formed of a patterned single layer.

또한, 상기 제 1 배선층(110)이 하부로 노출된 영역을 통해 외부 회로와 연결되기 위한 랜드 구조가 형성될 수 있다. 보다 구체적으로, 상기 패시배이션(150)에 의해 상기 제 1 배선층(110)의 일부 영역만 하면이 노출되며, 상기 노출된 영역은 솔더 등의 구성을 통해 외부 회로와 연결될 수 있다.In addition, a land structure may be formed for connecting the first wiring layer 110 to an external circuit through a region exposed downward. More specifically, the passivation layer 150 exposes only a portion of the first wiring layer 110, and the exposed region may be connected to an external circuit through a solder or the like.

그리고 상기 제 1 배선층(110)의 랜드는 상기 반도체 다이(120)에 비해 수평 방향에서 연장된 구조를 갖는다. 따라서, 상기 제 1 배선층(110)은 상기 반도체 다이(120)의 본드 패드(121)에 비해 연장된 입출력 단자를 제공하여, 팬 아웃 구조(fan-out structure)를 제공할 수 있다.The land of the first wiring layer 110 has a structure extending in the horizontal direction as compared with the semiconductor die 120. Thus, the first wiring layer 110 provides input and output terminals that are extended relative to the bond pads 121 of the semiconductor die 120 to provide a fan-out structure.

상기 반도체 다이(120)는 별도의 접착제 또는 다이 어태치 필름으로 구성된 접착 부재(120a)를 통해 상기 제 1 배선층(110)의 상부 패드에 부착된다. 상기 반도체 다이(120)에서 발생하는 열은 상기 제 1 배선층(110)의 반도체 다이가 부착된 패드를 통해 외부로 용이하게 전달될 수 있다. 즉, 이렇게 반도체 다이(120)가 부착된 상기 제 1 배선층(110)의 패드는 열방출 패드의 역할을 할 수 있다. 또한, 이를 위해, 상기 접착 부재(120a)는 열 전도성 필름으로 형성될 수 있다. 또한, 상기 반도체 다이(120)는 상기 제 1 배선층(110)을 통해 그라운드 신호를 인가받는 것도 가능하다. 상기 그라운드 신호가 상기 반도체 다이(120)에 전달되면, 상기 반도체 다이(120)는 전기적으로 안정된 동작을 수행할 수 있다.The semiconductor die 120 is attached to the upper pad of the first wiring layer 110 through an adhesive member 120a composed of a separate adhesive or a die attach film. The heat generated in the semiconductor die 120 can be easily transferred to the outside through the pad to which the semiconductor die of the first wiring layer 110 is attached. That is, the pads of the first wiring layer 110 to which the semiconductor die 120 is attached can serve as heat release pads. Also, for this purpose, the adhesive member 120a may be formed of a thermally conductive film. Also, the semiconductor die 120 may receive a ground signal through the first wiring layer 110. When the ground signal is transmitted to the semiconductor die 120, the semiconductor die 120 may perform an electrically stable operation.

상기 반도체 다이(120)는 일면에 복수개의 본드 패드(121)를 포함한다. 상기 반도체 다이(130)는 상기 본드 패드(121)가 상측을 향하도록 위치하며, 상기 본드 패드(121)는 상기 제 2 배선층(140)과 전기적으로 연결된다. 따라서, 상기 제 2 배선층(140) 뿐만 아니라 상기 배선층(140)과 연결된 컴포넌트(160)와 전기적으로 연결되어, 전기적 신호가 입출력될 수 있다. 또한, 상기 반도체 다이(120)의 본드 패드(121)에 근접한 위치에 상기 컴포넌트(160)를 3차원 실장 연결시키면 상기 반도체 다이(120)와 컴포너트의 전기적 연결 경로 길이를 줄일 수 있기 때문에, 상호간 전기적 신호의 입출력시 저항을 줄일 수 있다.The semiconductor die 120 includes a plurality of bond pads 121 on one side. The semiconductor die 130 is positioned such that the bond pad 121 faces upward and the bond pad 121 is electrically connected to the second wiring layer 140. Therefore, not only the second wiring layer 140 but also the component 160 connected to the wiring layer 140 can be electrically connected to input and output electrical signals. In addition, since the length of the electrical connection path between the semiconductor die 120 and the component can be reduced by connecting the component 160 in a three-dimensional manner close to the bond pad 121 of the semiconductor die 120, The resistance can be reduced when inputting and outputting electrical signals.

상기 절연층(130)은 상기 제 1 배선층(110)의 상부에 형성되며, 상기 반도체 다이(120)를 커버하도록 형성된다. 상기 절연층(130)은 인쇄 회로 기판(Printed Circiuit Board, PCB)의 제조에 통상적으로 사용되는 ABF(Ajinomoto Build-up Film)를 통해 형성될 수 있다. 또한, 선택에 따라, 상기 제 1 절연층(140)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 등으로 구성될 수도 있으나, 상기 재질로 본 발명의 내용을 한정하는 것은 아니다.The insulating layer 130 is formed on the first wiring layer 110 and covers the semiconductor die 120. The insulating layer 130 may be formed through an ABF (Ajinomoto Build-up Film) that is commonly used in the manufacture of a printed circuit board (PCB). Optionally, the first insulation layer 140 may be formed of polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine (BT), phenolic resin However, the material is not limited to the contents of the present invention.

상기 제 2 배선층(140)은 상기 절연층(130)의 상부에 형성되며, 상기 제 1 배선층(110) 또는 상기 반도체 다이(120)와 도전성 비아(Via)를 통해 전기적으로 연결된다. 상기 제 2 배선층(140)은 상기 상기 절연층(130)을 수직 방향에서 관통하는 도전성 비아(141)와 상기 절연층(130)의 상면을 따라 연장되어 형성된 재배선부(142)를 포함한다.The second wiring layer 140 is formed on the insulating layer 130 and is electrically connected to the first wiring layer 110 or the semiconductor die 120 through conductive vias. The second wiring layer 140 includes a conductive via 141 penetrating the insulating layer 130 in the vertical direction and a rewiring part 142 extending along the upper surface of the insulating layer 130.

상기 도전성 비아(141)는 상기 절연층(130)의 내부에 대해 상면으로부터 레이저 가공 등의 방법으로 비아홀을 형성하고 난 뒤, 비아홀 벽이나 내부를 구리(Cu)와 같은 도전성 재질을 도금 공법으로 충진함으로써 형성될 수 있다. 상기 도전성 비아(141)는 상기 제 1 배선층(110)의 일부 영역과 접촉하거나, 상기 반도체 다이(120)의 본드 패드(121)에 접촉하도록 형성됨으로써, 상기 구성들의 전기적 경로를 형성한다.After the via hole is formed in the insulating layer 130 from the upper surface by a method such as laser machining or the like, the conductive via 141 is filled with a conductive material such as copper (Cu) . The conductive vias 141 are formed to contact a portion of the first wiring layer 110 or to contact the bond pads 121 of the semiconductor die 120 to form the electrical path of the structures.

상기 재배선부(142)는 상기 절연층(130)을 따라 연장되는 패턴으로 형성된다. 상기 재배선부(142)는 상기 도전성 비아(141)와 동시에 일체로 형성될 수 있다. 따라서, 상기 도전성 비아(141)를 통해 전달된 상기 제 1 배선층(110) 또는 반도체 다이(120)의 본드 패드(121)로부터의 전기적 신호들은 상기 재배선부(142)를 따라 외부 회로 또는 상기 컴포넌트(160)에 전달될 수 있다.The redistribution section 142 is formed in a pattern extending along the insulation layer 130. The re-routing part 142 may be integrally formed with the conductive via 141 at the same time. The electrical signals from the bond pads 121 of the first wiring layer 110 or the semiconductor die 120 transferred through the conductive vias 141 are electrically connected to the external circuit or the component 160 < / RTI >

상기 패시배이션층(150)은 상기 제 1 배선층(110)의 하면에 형성된 제 1 패시배이션층(151) 및 상기 제 2 배선층(140)의 상면을 따라 형성된 제 2 패시배이션층(152)을 포함할 수 있다. 상기 패시배이션층(150)은 통상의 솔더마스크와 같은 재질로 형성될 수 있으나, 상기 재질로 본 발명의 내용을 한정하는 것은 아니다.The passivation layer 150 includes a first passivation layer 151 formed on the lower surface of the first wiring layer 110 and a second passivation layer 152 formed along the upper surface of the second wiring layer 140 ). The passivation layer 150 may be formed of the same material as a conventional solder mask. However, the present invention is not limited thereto.

상기 제 1 패시배이션층(151)은 상기 제 1 배선층(110)을 감싸되 일부만 노출시켜서 상기 제 1 배선층(110)에 랜드 구조를 형성한다.The first passivation layer 151 surrounds the first wiring layer 110 and exposes only a part of the first wiring layer 110 to form a land structure in the first wiring layer 110.

또한, 상기 제 2 패시배이션층(152)은 상기 제 2 배선층(140)의 재배선부(142)를 감싸되 역시 일부만 노출시켜서 상기 컴포넌트(160)와 연결될 수 있도록 경로를 제공한다.The second passivation layer 152 covers the rewiring portion 142 of the second wiring layer 140 and exposes only a part of the rewiring portion 142 to provide a path for connection with the component 160.

상기 제 1 배선층(110) 또는 상기 제 2 배선층(140)에 보드 실장을 위한 랜드 형성이나 솔더볼 부착이 되는데, 상기 제 2 배선층(140)에 보드 실장을 위한 랜드 형성나 솔더볼 부착이 되는 경우, 상기 제 1 배선층(110)은 차폐막(선택적 영역의 차폐막도 가능) 역할로도 사용될 수 있다. When land formation or solder ball attachment for board mounting is performed on the second wiring layer 140, land formation or solder ball attachment for board mounting is performed on the first wiring layer 110 or the second wiring layer 140. In this case, The first wiring layer 110 can also be used as a shielding film (a shielding film of a selective region is also possible).

상기 컴포넌트(160)는 반도체 다이, 능동 또는 수동 소자(예를 들어 Integrated Passive Device, IPD)의 형태로 구비될 수 있다. 상기 컴포넌트(160)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 다양한 기능을 수행하기 위해 구성되며, 도면에서는 상기 절연층(130)의 상부에 형성된 구성만 도시되어 있으나, 필요에 따라 상기 절연층(130)의 내부에 위치할 수도 있다. 특히, 상기 컴포넌트(160)가 IPD로 구성된 경우, 두께가 약 50[um] 이하로 얇게 형성될 수 있기 때문에 상기 절연층(130)의 내부에 위치하여도 반도체 디바이스(100)의 두께를 크게 증가시키지 않는 장점이 있다.The component 160 may be provided in the form of a semiconductor die, active or passive device (e.g., Integrated Passive Device, IPD). The component 160 is configured to perform various functions of the semiconductor device 100 according to an exemplary embodiment of the present invention. In the drawing, only the structure formed on the insulating layer 130 is shown. However, Or may be located inside the insulating layer 130. Particularly, when the component 160 is composed of an IPD, since the thickness of the component 160 is less than about 50 [mu] m, the thickness of the semiconductor device 100 can be increased There is an advantage not to do.

상기 컴포넌트(160)는 단자(161)를 통해 상기 제 2 배선층(140)의 재배선부(142)와 전기적으로 연결된다. 따라서, 상기 컴포넌트(160)는 상기 반도체 다이(120) 또는 외부 회로와 전기적으로 연결될 수 있다. 또한, 반도체 다이(120)의 본드 패드(121)에 근접하게 상기 컴포넌트(160)의 단자(161)를 배열시켜서 3차원적 전기 연결을 시킬 수 있기 때문에, 연결 경로를 줄일 수 있어서 전기적 신호의 전달이 용이할 수 있다.The component 160 is electrically connected to the re-wiring portion 142 of the second wiring layer 140 through the terminal 161. [ Thus, the component 160 may be electrically connected to the semiconductor die 120 or external circuitry. In addition, since the terminal 161 of the component 160 can be arranged close to the bond pad 121 of the semiconductor die 120 to make a three-dimensional electrical connection, the connection path can be reduced, .

상기 인캡슐런트(170)는 상기 컴포넌트(160)를 감싸도록 형성되며, 상기 제 2 패시배이션층(152)의 상부에 형성된다. 상기 인캡슐런트(170)는 상기 컴포넌트(160)를 포함한 반도체 디바이스(110)의 구성들을 외부 환경으로부터 보호하도록 형성된다. 다만, 상기 인캡슐런트(170)는 방열을 위해 상기 컴포넌트(160)의 상면을 노출시키도록 형성되는 것도 가능하다.The encapsulant 170 is formed to surround the component 160 and is formed on the second passivation layer 152. The encapsulant 170 is formed to protect the components of the semiconductor device 110 including the component 160 from the external environment. However, the encapsulant 170 may be formed to expose the upper surface of the component 160 for heat dissipation.

이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.Hereinafter, the structure of a semiconductor device according to another embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 반도체 다바이스의 단면도이다.2 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 제 1 배선층(110), 반도체 다이(120), 절연층(130), 제 2 배선층(140), 패시배이션층(150), 컴포넌트(160), 인캡슐런트(170), 상기 제 1 배선층(110)에 형성된 솔더볼(280)을 더 포함할 수 있다. 앞서 설명한 실시예와 동일한 구성 및 작용을 갖는 부분에 대해서는 동일한 도면부호를 붙였으며, 이하에서는 앞선 실시예와 차이점을 위주로 설명하도록 한다.Referring to FIG. 2, a semiconductor device 200 according to another embodiment of the present invention includes a first wiring layer 110, a semiconductor die 120, an insulating layer 130, a second wiring layer 140, A component 160, an encapsulant 170, and a solder ball 280 formed on the first wiring layer 110, as shown in FIG. The same reference numerals are given to the parts having the same configurations and functions as those of the above-described embodiments, and the differences from the preceding embodiments will be mainly described below.

상기 솔더볼(280)은 상기 제 1 배선층(110)의 하면을 통해 노출된 랜드에 결합된다. 상기 랜드와 상기 솔더볼(280)의 사이에는 추가적으로 언더 범프 메탈(Under Bump Metal, UBM)이 더 형성되는 것도 가능하다. 상기 솔더볼은 주석 및 납의 합금으로서 형성될 수 있으나, 상기 솔더볼(280)의 재질로서 본 발명의 내용을 한정하는 것은 아니다. 상기 솔더볼(280)은 상기 외부 회로와 결합을 용이하게 수행되도록 하는 역할을 수행할 수 있다.The solder ball 280 is coupled to a land exposed through a lower surface of the first wiring layer 110. An under bump metal (UBM) may be additionally formed between the land and the solder ball 280. The solder ball may be formed as an alloy of tin and lead, but is not limited to the material of the solder ball 280. The solder ball 280 can be easily combined with the external circuit.

이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스의 일 제조 방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 반도체 디바이스의 일 제조 방법을 설명하기 위한 도면이다.3A to 3K are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

먼저, 도 3a를 참조하면, 캐리어 기판(10)을 구비하는 단계가 이루어진다. 상기 캐리어 기판(10)은 스테인리스 스틸 재질로 형성될 수 있으며, 장방형/정방형의 패널 또는 일 방향으로 길게 형성된 스트립 형상을 가질 수 있다. 상기 캐리어 기판(10)의 구조를 통해, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 동시에 다수개가 이루어질 수 있기 때문에, 제조 공정을 단순화하고 시간을 단축할 수 있다.First, referring to FIG. 3A, a step of providing a carrier substrate 10 is performed. The carrier substrate 10 may be formed of a stainless steel material, and may have a rectangular / square panel or a long strip formed in one direction. Through the structure of the carrier substrate 10, since a plurality of semiconductor device manufacturing methods according to an embodiment of the present invention can be performed at the same time, the manufacturing process can be simplified and the time can be shortened.

여기서, 상기 캐리어 기판(10)은 50[um] 내지 300[um]의 두께로 형성될 수 있다. 상기 캐리어 기판(10)의 두께가 50[um] 이상인 경우 후속 공정에 필요한 강성을 제공할 수 있다. 또한, 상기 캐리어 기판(10)의 두께가 300[um] 이하인 경우 후속 공정에서 상기 캐리어 기판(10)을 제거가 가능하다.Here, the carrier substrate 10 may have a thickness ranging from 50 [mu] m to 300 [mu] m. When the thickness of the carrier substrate 10 is 50 [mu] m or more, the rigidity required for a subsequent process can be provided. Further, when the thickness of the carrier substrate 10 is 300 [mu] m or less, the carrier substrate 10 can be removed in a subsequent process.

도 3b를 참조하면, 상기 캐리어 기판(10)의 상하면에 시드층(20, 21)을 형성하는 단계가 이루어진다. 상기 시드층(20, 21)은 구리(Cu) 도금 등으로 형성될 수 있다. 또한, 상기 시드층(20, 21)은 후속 공정에서 이루어지는 전해 도금의 시드로서 작용할 수 있다.Referring to FIG. 3B, seed layers 20 and 21 are formed on the upper and lower surfaces of the carrier substrate 10. The seed layers 20 and 21 may be formed of copper (Cu) plating or the like. Further, the seed layers 20 and 21 may serve as seeds of electrolytic plating in a subsequent process.

도 3c를 참조하면, 상기 시드층(20, 21)의 상면에 제 1 배선층(110)을 형성하는 단계가 이루어진다. 상기 제 1 배선층(110)은 상기 시드층(10)과 동일한 재질로서 형성될 수 있으며, 상기 시드층(20, 21)의 상면에 패턴된 드라이 필름(dry film)을 도포한 이후, 전해 도금을 수행하는 방법으로 이루어질 수 있다. 이 경우, 상기 필름에 의해 감싸진 영역에는 전해 도금이 수행되지 않고, 상기 필름의 패턴에 의해 노출된 영역에만 도금이 수행되어 제 1 배선층(110)이 형성될 수 있다.Referring to FIG. 3C, a step of forming a first wiring layer 110 on the upper surfaces of the seed layers 20 and 21 is performed. The first wiring layer 110 may be formed of the same material as the seed layer 10 and may be formed by applying a patterned dry film on the upper surfaces of the seed layers 20 and 21, And the like. In this case, the first wiring layer 110 may be formed by performing plating only on a region exposed by the pattern of the film, without performing electrolytic plating on the region surrounded by the film.

도 3d를 참조하면, 상기 제 1 배선층(110)의 상부에 반도체 다이(120)를 실장하는 단계가 이루어진다. 상기 반도체 다이(120)는 접착 부재(120a)를 통해 상기 제 1 배선층(110)의 일 영역에 접착될 수 있다. 여기서, 상기 접착 부재(120a)는 별도의 접착제 또는 다이 어태치 필름으로 형성될 수 있고, 필요에 따라 열 전도성 필름으로 구비될 수 있다.Referring to FIG. 3D, a semiconductor die 120 is mounted on the first wiring layer 110. The semiconductor die 120 may be bonded to a region of the first wiring layer 110 through an adhesive member 120a. Here, the adhesive member 120a may be formed of a separate adhesive or a diatomic film, and may be provided as a thermally conductive film, if necessary.

도 3e를 참조하면, 상기 반도체 다이(120)를 감싸도록 상기 제 1 배선층(110)의 상부에 절연층(130)을 형성하는 단계가 이루어진다. 상기 절연층(130)은 최소 상기 반도체 다이(120)의 두께 이상으로 구비되며, 인쇄 회로 기판(Printed Circiuit Board, PCB)의 제조에 통상적으로 사용되는 ABF(Ajinomoto Build-up Film)를 통해 형성될 수 있다. 또한, 선택에 따라, 상기 제 1 절연층(140)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 등으로 구성될 수 있다.Referring to FIG. 3E, an insulating layer 130 is formed on the first wiring layer 110 so as to surround the semiconductor die 120. The insulation layer 130 is formed at least over the thickness of the semiconductor die 120 and is formed through an ABF (Ajinomoto Build-up Film) that is typically used in the manufacture of a printed circuit board (PCB) . Optionally, the first insulation layer 140 may be formed of polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine (BT), phenolic resin Lt; / RTI >

또한, 상기 절연층(130)의 상면에는 다시 상부 커버층(30)이 더 형성될 수 있다. 상기 상부 커버층(30)은 구리 포일이나 무전해 구리 도금을 통해 형성될 수 있다. 이러한 상기 상부 커버층(30)은 제 2 배선층(140) 형성을 위한 시드층으로 사용된다. 또한, 후술할 바와 같이 상기 제 2 배선층(140)을 형성하는 마지막 단계에서 상기 상부 커버층을 식각을 통해 제거하는 단계가 더 이루어질 수 있다. 상기 상부 커버층(30)은 2[um] 이하의 두께로 형성될 수 있다. 상기 상부 커버층(30)이 2[um] 이하로 형성되는 경우 최종 구조를 위해 상기 상부 커버층(30)을 제거하는 공정이 간소화될 수 있다.The upper cover layer 30 may be further formed on the upper surface of the insulating layer 130. The upper cover layer 30 may be formed by copper foil or electroless copper plating. The upper cover layer 30 is used as a seed layer for forming the second wiring layer 140. Further, as described later, the step of removing the upper cover layer through etching may be further performed in the final step of forming the second wiring layer 140. [ The upper cover layer 30 may have a thickness of 2 [um] or less. When the upper cover layer 30 is formed to be 2 [um] or less, the process of removing the upper cover layer 30 for the final structure can be simplified.

도 3f를 참조하면, 상기 절연층(130)의 상부로부터 비아홀(130a)을 형성하는 단계가 이루어진다. 상기 비아홀(130a)을 레이저 드릴(laser drill)과 같은 방법으로 형성될 수 있다. 또한, 상기 비아홀(130a)의 형성 이후, 상기 비아홀(130a)을 세정하는 공정이 추가적으로 이루어질 수 있다.Referring to FIG. 3F, a step of forming a via hole 130a from the upper portion of the insulating layer 130 is performed. The via hole 130a may be formed by a method such as a laser drill. Further, after the formation of the via hole 130a, a process of cleaning the via hole 130a may be additionally performed.

도 3g를 참조하면, 상기 절연층(130)및 상부 커버층(30)의 상부로부터 무전해 도금과 전해 도금을 수행하여 제 2 배선층(140)을 형성하는 단계가 이루어진다. 상기 단계를 통해, 상기 비아홀(130a)의 벽이나 내부가 충진되어 도전성 비아(141)가 형성되며 동시에 절연층(130)의 상부에 형성된 재배선부(142)가 형성될 수 있다. 이러한 제 2 재 배선층(140)은 단층은 물론 다층으로도 형성이 될 수 있다.Referring to FIG. 3G, the second wiring layer 140 is formed by performing electroless plating and electrolytic plating from the upper portion of the insulating layer 130 and the upper cover layer 30. Through the above-described steps, the via hole 130a may be filled with the conductive via 141 and the rewiring portion 142 formed on the insulating layer 130 may be formed. The second rewiring layer 140 may be formed not only as a single layer but also as a multilayer.

도 3h를 참조하면, 상기 캐리어 기판(10), 시드층(20, 21) 및 상부 커버층(30)을 제거하는 단계가 이루어진다. 상기 제거 단계는 식각을 통해 수행될 수 있으며, 이에 따라 하면으로 상기 제 1 배선층(110), 상면으로 상기 제 2 배선층(140)이 노출된 구조가 이루어질 수 있다. 또한, 상기 상부 커버층(30)의 식각시 상기 제 2 배선층(140)의 일부 영역도 함께 일부 식각되나, 상기 상부 커버층(30)의 두께가 상대적으로 얇기 때문에 이를 통한 손실은 크지 않다.Referring to FIG. 3H, a step of removing the carrier substrate 10, the seed layers 20 and 21, and the upper cover layer 30 is performed. The removal step may be performed by etching so that the first wiring layer 110 is exposed on the lower surface and the second wiring layer 140 is exposed on the upper surface. In addition, a part of the second wiring layer 140 is partially etched when the upper cover layer 30 is etched. However, since the thickness of the upper cover layer 30 is relatively thin, the loss through the etching is not large.

도 3i를 참조하면, 상기 제 1 배선층(110)의 하면, 상기 제 2 배선층(140)의 상면에 패시배이션층(150)을 형성하는 단계가 이루어진다. 상기 패시배이션층(150)은 솔더마스크를 통해 형성될 수 있으며, 위치에 따라 하면에 형성된 제 1 패시배이션층(151), 상면에 형성된 제 2 패시배이션층(152)으로 구성될 수 있다.Referring to FIG. 3I, a passivation layer 150 is formed on the lower surface of the first wiring layer 110 and on the upper surface of the second wiring layer 140. The passivation layer 150 may be formed through a solder mask and may include a first passivation layer 151 formed on the lower surface and a second passivation layer 152 formed on the upper surface of the passivation layer 150, have.

상기 제 1 패시배이션층(151)의 개구(151a)를 통해 상기 제 1 배선층(110)의 랜드 구조가 노출되며, 상기 제 2 패시배이션층(152)의 개구(152a)를 통해 상기 제 2 배선층(140)의 상면 일부가 노출될 수 있다.The land structure of the first wiring layer 110 is exposed through the opening 151a of the first passivation layer 151 and the land structure of the first wiring layer 110 is exposed through the opening 152a of the second passivation layer 152, A part of the upper surface of the second wiring layer 140 can be exposed.

도 3j를 참조하면, 상기 제 2 패시배이션층(152)의 상부에 컴포넌트(160)를 실장하는 단계가 이루어진다. 상기 컴포넌트(160)는 단자(161)를 통해 노출된 상기 제 2 패시배이션층(152)에 연결될 수 있다. 또한, 상술한 것과 같이, 상기 제 2 패시배이션층(152)의 개구(152a)를 상기 반도체 다이(120)의 본드 패드(121)와 근접한 거리에 위치시키면 반도체 다이(120)와 컴포넌트(160)의 전기적 연결 경로를 줄일 수 있어서 반도체 디바이스의 전기적 성능을 향상시킬 수 있다.Referring to FIG. 3J, a step of mounting the component 160 on the second passivation layer 152 is performed. The component 160 may be connected to the second passivation layer 152 exposed through the terminal 161. As described above, when the opening 152a of the second passivation layer 152 is positioned close to the bond pad 121 of the semiconductor die 120, the semiconductor die 120 and the component 160 Can be reduced and the electrical performance of the semiconductor device can be improved.

도 3k를 참조하면, 상기 컴포넌트(160)를 감싸도록 인캡슐런트(170)를 형성하는 단계가 이루어진다. 상기 인캡슐런트(170)는 상기 컴포넌트(160) 및 하부의 구성들을 외부 충격으로부터 보호할 수 있으며, 필요에 따라 상기 컴포넌트(160)의 상면을 노출시키도록 형성되는 것도 가능하다.Referring to FIG. 3K, an encapsulant 170 is formed to enclose the component 160. The encapsulant 170 may protect the component 160 and underlying components from external impact and may be formed to expose the top surface of the component 160 as needed.

상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있으며, 상기 구조에서 상기 제 1 배선층(110)의 하부에 솔더볼을 더 형성하게 되면, 앞서 설명한 본 발명의 다른 실시예에 따른 반도체 디바이스(200)가 제조될 수 있다.As described above, the semiconductor device 100 according to an embodiment of the present invention can be manufactured. In addition, when a solder ball is further formed under the first wiring layer 110 in the above structure, The semiconductor device 200 according to the embodiment can be manufactured.

이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스의 다른 제조 방법을 설명하도록 한다.Hereinafter, another method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 디바이스의 다른 제조 방법을 설명하기 위한 도면이다.4A to 4H are views for explaining another manufacturing method of a semiconductor device according to an embodiment of the present invention.

먼저, 도 4a 및 도 4b를 참조하면, 캐리어 기판(40)을 구비하는 단계가 이루어진다. 상기 캐리어 기판(40)은 역시 장방형/정방형의 패널 또는 일 방향으로 길게 형성된 스트립 형상을 가질 수 있다. 상기 캐리어 기판(40)은 인쇄 회로 기판(PCB)에서 사용되는 CCL(Copper clad laminate) 구조를 가질 수 있다. 상기 캐리어 기판(40)은 동박 적층판 구조로서, 절연층(41)의 상하면에 동박(42)을 형성한 구조를 갖는다.First, referring to FIGS. 4A and 4B, a step of providing a carrier substrate 40 is performed. The carrier substrate 40 may also have a rectangular / square panel shape or a strip shape elongated in one direction. The carrier substrate 40 may have a copper clad laminate (CCL) structure used in a printed circuit board (PCB). The carrier substrate 40 is a copper clad laminate structure having a structure in which a copper foil 42 is formed on the upper and lower surfaces of the insulating layer 41.

또한, 상기 캐리어 기판(40)의 상부에 구리 포일(50)을 접착제를 통해 부착된 구조가 구비된다. 상기 구리 포일(50)은 시드층으로서 역할을 수행할 수 있다.또한, 상기 구리 포일(50)의 접착시 상기 접착제를 상기 캐리어 기판(40)의 가장자리를 따라서만 형성하면, 상기 구리 포일(50)을 임시적으로 접착할 수 있기 때문에, 후술할 바와 같이 이후 상기 캐리어 기판(40)을 용이하게 제거할 수 있다.Also, a structure in which the copper foil 50 is attached to the upper portion of the carrier substrate 40 through an adhesive is provided. When the adhesive is formed only along the edge of the carrier substrate 40 when the copper foil 50 is adhered to the copper foil 50, the copper foil 50 may function as a seed layer. ) Can be temporarily adhered, so that the carrier substrate 40 can be easily removed thereafter, as will be described later.

도 4c를 참조하면, 상기 구리 포일(50)의 상면에 제 1 배선층(110)을 형성하는 단계가 이루어진다. 상기 제 1 배선층(110)은 상기 시드층(20, 21)의 상면에 패턴된 드라이 필름(dry film)을 도포한 이후, 전해 도금을 수행하는 방법으로 이루어질 수 있다. 또한, 역시 상기 필름에 의해 감싸진 영역에는 전해 도금이 수행되지 않고, 상기 필름의 패턴에 의해 노출된 영역에만 도금이 수행되어 제 1 배선층(110)이 형성될 수 있다.Referring to FIG. 4C, a step of forming a first wiring layer 110 on the upper surface of the copper foil 50 is performed. The first wiring layer 110 may be formed by applying a patterned dry film on the upper surfaces of the seed layers 20 and 21 and then performing electrolytic plating. Also, the first wiring layer 110 may be formed by performing plating only on the region exposed by the pattern of the film, without performing electroplating on the region surrounded by the film.

도 4d를 참조하면, 상기 제 1 배선층(110)의 상부에 반도체 다이(120)를 실장하는 단계가 이루어진다. 상기 반도체 다이(120)는 접착 부재(120a)를 통해 상기 제 1 배선층(110)의 일 영역에 접착될 수 있다. 여기서, 상기 접착 부재(120a)는 별도의 접착제 또는 다이 어태치 필름으로 형성될 수 있고, 필요에 따라 열 전도성 필름으로 구비될 수 있다.Referring to FIG. 4D, a step of mounting the semiconductor die 120 on the first wiring layer 110 is performed. The semiconductor die 120 may be bonded to a region of the first wiring layer 110 through an adhesive member 120a. Here, the adhesive member 120a may be formed of a separate adhesive or a diatomic film, and may be provided as a thermally conductive film, if necessary.

도 4e를 참조하면, 상기 반도체 다이(120)를 감싸도록 상기 제 1 배선층(110)의 상부에 절연층(130)을 형성하는 단계가 이루어진다. 상기 절연층(130)은 인쇄 회로 기판(Printed Circiuit Board, PCB)의 제조에 통상적으로 사용되는 ABF(Ajinomoto Build-up Film)를 통해 형성될 수 있다. 또한, 선택에 따라, 상기 제 1 절연층(140)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 등으로 구성될 수 있다.Referring to FIG. 4E, an insulating layer 130 is formed on the first wiring layer 110 so as to surround the semiconductor die 120. The insulating layer 130 may be formed through an ABF (Ajinomoto Build-up Film) that is commonly used in the manufacture of a printed circuit board (PCB). Optionally, the first insulation layer 140 may be formed of polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine (BT), phenolic resin Lt; / RTI >

*또한, 상기 절연층(130)의 상면에는 다시 상부 커버층(30)이 더 형성될 수 있다. 상기 상부 커버층(30)은 구리 금속 포일이나 무전해 구리 도금을 통해 형성될 수 있다. 이러한 상기 상부 커버층(30)은 제 2 배선층(140) 형성을 위한 시드층으로 사용된다. 또한, 후술할 바와 같이 상기 제 2 배선층(140)을 형성하는 마지막 단계에서 상기 상부 커버층(30)을 식각을 통해 제거하는 단계가 더 이루어질 수 있다. In addition, the upper cover layer 30 may be further formed on the upper surface of the insulating layer 130. The upper cover layer 30 may be formed through a copper metal foil or electroless copper plating. The upper cover layer 30 is used as a seed layer for forming the second wiring layer 140. In addition, as described later, the step of removing the upper cover layer 30 by etching may be further performed in the final step of forming the second wiring layer 140.

*도 4f를 참조하면, 상기 절연층(130)의 상부로부터 비아홀(130a)을 형성하는 단계가 이루어진다. 상기 비아홀(130a)을 레이저 드릴(laser drill)과 같은 방법으로 형성될 수 있다. 또한, 상기 비아홀(130a)의 형성 이후, 상기 비아홀(130a)을 세정하는 공정이 추가적으로 이루어질 수 있다.Referring to FIG. 4F, a step of forming a via hole 130a from the top of the insulating layer 130 is performed. The via hole 130a may be formed by a method such as a laser drill. Further, after the formation of the via hole 130a, a process of cleaning the via hole 130a may be additionally performed.

도 4g를 참조하면, 상기 절연층(130)및 상부 커버층(30)의 상부로부터 무전해 도금을 수행하여 제 2 배선층(140)을 형성하는 단계가 이루어진다. 상기 단계를 통해, 상기 비아홀(130a)의 벽이나 내부가 충진되어 도전성 비아(141)가 형성되며, 동시에 절연층(130)의 상부에 형성된 재배선부(142)가 형성될 수 있다. 이러한 제 2 재 배선층(140)은 단층은 물론 다층으로도 형성이 될 수 있다.Referring to FIG. 4G, the second wiring layer 140 is formed by performing electroless plating from the upper portion of the insulating layer 130 and the upper cover layer 30. The conductive via 141 is formed by filling the wall or the inside of the via hole 130a and the rewiring portion 142 formed on the insulating layer 130 may be formed. The second rewiring layer 140 may be formed not only as a single layer but also as a multilayer.

또한, 도 4g를 참조하면, 상기 캐리어 기판(40)을 제거하는 단계가 이루어진다. 상기 캐리어 기판(40)은 상기 구리 포일(50)과 접착제를 통해 임시적으로 접착된 상태이기 때문에, 상기 캐리어 기판(40)과 구리 포일(50)의 사이에 노치(notch)를 형성하면, 상기 캐리어 기판(40)은 상기 구리 포일(50)로부터 용이하게 분리될 수 있다.Referring to FIG. 4G, a step of removing the carrier substrate 40 is performed. Since the carrier substrate 40 is temporarily bonded to the copper foil 50 through an adhesive agent when a notch is formed between the carrier substrate 40 and the copper foil 50, The substrate 40 can be easily separated from the copper foil 50.

도 4h를 참조하면, 구리 포일(50) 및 상부 커버층(30)을 제거하는 단계가 이루어진다. 상기 제거 단계는 식각을 통해 수행될 수 있으며, 이에 따라 하면으로 상기 제 1 배선층(110), 상면으로 상기 제 2 배선층(140)이 노출된 구조가 이루어질 수 있다.Referring to FIG. 4H, a step of removing the copper foil 50 and the upper cover layer 30 is performed. The removal step may be performed by etching so that the first wiring layer 110 is exposed on the lower surface and the second wiring layer 140 is exposed on the upper surface.

또한, 앞서 설명한 도 3i 내지 도 3k의 단계가 후속되어, 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있다. 또한, 마찬가지로 최종 단계 이후, 솔더볼을 형성하는 단계가 더 수행됨으로써, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 구조가 형성되는 것이 가능하다.Further, following the steps of Figs. 3i to 3k described above, the semiconductor device 100 according to an embodiment of the present invention can be manufactured. Further, similarly, after the final step, the step of forming the solder balls is further performed, whereby it is possible to form the structure of the semiconductor device 200 according to another embodiment of the present invention.

이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.It is to be understood that the present invention is not limited to the above-described embodiment, but may be embodied in various forms without departing from the spirit or scope of the invention. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100, 200; 반도체 디바이스 110; 제 1 배선층
120; 반도체 다이 130; 절연층
140; 제 2 배선층 150; 패시배이션층
160; 컴포넌트 170; 인캡슐런트
280; 솔더볼 10, 40; 캐리어 기판
20, 21; 시드층 30; 상부 커버층
50; 구리 포일100, 200; A semiconductor device 110; The first wiring layer
120; A semiconductor die 130; Insulating layer
140; A second wiring layer 150; Passivation layer
160; Component 170; Encapsulant
280; Solder balls 10, 40; Carrier substrate
20, 21; A seed layer 30; The upper cover layer
50; Copper foil

Claims (20)

제 1 방향으로 배열되고 금속으로 형성된 제 1 배선층;
상기 제 1 배선층의 상부에 형성된 반도체 다이;
상기 반도체 다이를 감싸도록 형성된 절연층; 및
상기 절연층을 상기 제 1 방향에 수직한 제 2 방향으로 관통하여 상기 제 1 배선층 및 상기 반도체 다이 중 적어도 하나와 전기적으로 연결된 제 2 배선층; 및
상기 제 2 배선층의 상부에 실장된 컴포넌트를 포함하는 반도체 디바이스.A first wiring layer arranged in a first direction and formed of a metal;
A semiconductor die formed on the first wiring layer;
An insulating layer formed to surround the semiconductor die; And
A second wiring layer electrically connected to at least one of the first wiring layer and the semiconductor die through the insulating layer in a second direction perpendicular to the first direction; And
And a component mounted on the second wiring layer. 제 1항에 있어서,
상기 제 2 배선층의 상부에 형성된 추가의 배선층을 더 포함하는 반도체 디바이스.The method according to claim 1,
And an additional wiring layer formed on the second wiring layer. 제 1 항에 있어서,
상기 제 1 배선층의 하부 또는 제 2 배선층의 상부에 형성되어 상기 제 1 배선층 또는 제 2 배선층을 감싸되 일부 영역을 노출시키는 패시배이션층을 더 포함하는 반도체 디바이스.The method according to claim 1,
And a passivation layer formed on the lower portion of the first wiring layer or on the upper portion of the second wiring layer to surround the first wiring layer or the second wiring layer and expose a portion of the first wiring layer or the second wiring layer. 제 1 항에 있어서
상기 반도체 다이가 상기 제 1 배선층의 상부에 부착되고, 상기 반도체 다이 부착을 위한 제 1 배선층의 패드가 보드와 연결시 열방출 패드 역할을 할 수 있는 반도체 다이 열방출 패드 구조를 더 포함하는 반도체 디바이스.The method of claim 1, wherein
Wherein the semiconductor die is attached to an upper portion of the first wiring layer and the pad of the first wiring layer for attaching the semiconductor die is capable of serving as a heat release pad when connected to the board. . 제 1 항에 있어서,
제 1 배선층 또는 제 2 배선층에 보드 실장을 위한 랜드나 솔더볼이 형성이 되는 반도체 디바이스.The method according to claim 1,
Wherein a land or a solder ball for board mounting is formed in the first wiring layer or the second wiring layer. 제 3 항에 있어서,
상기 패시배이션 층은 솔더 마스크를 통해 형성된 반도체 디바이스.The method of claim 3,
Wherein the passivation layer is formed through a solder mask. 제 6 항에 있어서,
상기 실장된 컴포넌트와 제 2 배선층 또는 패시배이션 층을 감싸도록 형성된 인캡슐란트를 더 포함하는 반도체 디바이스.The method according to claim 6,
Further comprising an encapsulant formed to enclose the mounted component and the second wiring layer or the passivation layer. 제 3 항에 있어서,
상기 패시배이션층 형성 이후, 상기 패시배이션의 오픈 영역에 형성된 LGA(Land Grid Array) 패드 또는 솔더볼을 더 포함하는 반도체 디바이스.The method of claim 3,
Further comprising a Land Grid Array (LGA) pad or solder ball formed in an open region of the passivation layer after formation of the passivation layer. 캐리어 기판을 구비하는 단계;
상기 캐리어 기판에 시드층을 형성하는 단계;
상기 시드층을 이용한 전해 도금을 통해 제 1 배선층을 형성하는 단계;
상기 제 1 배선층 상부에 반도체 다이를 안착하는 단계;
상기 반도체 다이를 감싸도록 절연층을 형성하는 단계;
상기 절연층에 비아홀을 형성하는 단계;
상기 비아홀 벽이나 내부를 전도성 금속으로 충진하며 제 2 배선층을 형성하는 단계;
상기 캐리어 기판을 제거하는 단계; 및
상기 제 2 배선층의 상부에 컴포넌트를 실장하는 단계를 포함하는 반도체 디바이스의 제조 방법.Providing a carrier substrate;
Forming a seed layer on the carrier substrate;
Forming a first wiring layer through electrolytic plating using the seed layer;
Placing a semiconductor die on top of the first wiring layer;
Forming an insulating layer to surround the semiconductor die;
Forming a via hole in the insulating layer;
Filling the via hole or the inside with a conductive metal to form a second wiring layer;
Removing the carrier substrate; And
And mounting a component on top of the second wiring layer. 제 9 항에 있어서,
상기 캐리어 기판이 스테인레스 스틸로 형성되는 반도체 디바이스의 제조 방법.10. The method of claim 9,
Wherein the carrier substrate is made of stainless steel. 제 9 항에 있어서,
상기 캐리어 기판이 CCL(Copper clad laminate)로 형성되는 반도체 디바이스의 제조 방법.10. The method of claim 9,
Wherein the carrier substrate is formed of CCL (Copper Clad laminate). 제 9 항에 있어서,
캐리어 기판이 스테인레스 스틸인 경우, 상기 시드층이 구리 도금으로 형성되는 반도체 디바이스의 제조 방법.10. The method of claim 9,
Wherein when the carrier substrate is stainless steel, the seed layer is formed by copper plating. 제 9 항에 있어서,
캐리어 기판이 CCL(Copper clad laminate)인 경우, 상기 시드층이 구리 금속 포일 압착 공법으로 형성되는 반도체 디바이스의 제조 방법.10. The method of claim 9,
Wherein when the carrier substrate is a CCL (Copper Clad laminate), the seed layer is formed by a copper metal foil pressing method. 제 9 항에 있어서,
상기 제 1 배선층과 제 2 배선층이 구리 등 전도성 금속으로 형성된 반도체 디바이스의 제조 방법.10. The method of claim 9,
Wherein the first wiring layer and the second wiring layer are formed of a conductive metal such as copper. 제 9 항에 있어서,
상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성되는 반도체 디바이스의 제조 방법.10. The method of claim 9,
The insulating layer may be at least one selected from the group consisting of Ajinomoto Build-up Film (ABF), Polyimide (PI), Benzo Cyclo Butene (BCB), Polybenz Oxazole (PBO), Bismaleimide Triazine Wherein the semiconductor device is formed through one. 제 9 항에 있어서,
상기 절연층을 형성하는 단계와 상기 비아홀을 형성하는 단계의 사이에 상기 절연층의 상면에 상부 커버층을 형성하는 단계가 더 이루어지는 반도체 디바이스의 제조 방법.10. The method of claim 9,
And forming an upper cover layer on an upper surface of the insulating layer between the step of forming the insulating layer and the step of forming the via hole. 제 9 항에 있어서
캐리어가 스테인레스 스틸인 경우, 상기 캐리어 제거는 식각을 통해 이루어지는 반도체 디바이스의 제조 방법.The method of claim 9, wherein
Wherein when the carrier is stainless steel, the carrier removal is performed by etching. 제 10 항에 있어서
캐리어가 CCL(Copper clad laminate)인 경우, 상기 캐리어 제거가 기계적인 힘에 의해 이루어지는 반도체 디바이스의 제조 방법.The method of claim 10, wherein
Wherein when the carrier is a CCL (Copper Clad laminate), the carrier removal is performed by a mechanical force. 제 16 항에 있어서,
상기 상부 커버층이 금속 포일 열압착이나 구리 무전해 도금 공법으로 이루어지는 반도체 디바이스의 제조 방법.17. The method of claim 16,
Wherein the upper cover layer is made of a metal foil thermocompression bonding or a copper electroless plating method. 제 1 방향으로 배열되고 금속으로 형성된 제 1 배선층;
상기 제 1 배선층의 상부에 형성된 반도체 다이;
상기 반도체 다이를 감싸도록 형성된 절연층; 및
상기 절연층을 상기 제 1 방향에 수직한 제 2 방향으로 관통하여 상기 제 1 배선층 및 상기 반도체 다이 중 적어도 하나와 전기적으로 연결된 제 2 배선층;
상기 제 2 배선층의 상부에 실장된 컴포넌트; 및
상기 컴포넌트를 감싸는 인캡슐런트를 포함하는 반도체 디바이스.A first wiring layer arranged in a first direction and formed of a metal;
A semiconductor die formed on the first wiring layer;
An insulating layer formed to surround the semiconductor die; And
A second wiring layer electrically connected to at least one of the first wiring layer and the semiconductor die through the insulating layer in a second direction perpendicular to the first direction;
A component mounted on the second wiring layer; And
And an encapsulant surrounding the component.
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