KR20180050743A - 블록 공중합체의 선택적 에칭 방법 - Google Patents

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니콜라스 포셈
오를레앙 사라쟁
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꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Abstract

본 발명은 제1 및 제2 고분자 상을 포함하는 조립된 블록 공중합체 층을 에칭하는 방법에 관한 것으로, 여기서, 상기 에칭 방법은, 조립된 블록 공중합체 층을 플라스마에 노출시켜 제1 고분자 상을 에칭하고 및 동시에 제2 고분자 상에 탄소층을 침착시키는, 노출 단계를 포함하며, 상기 에칭 방법은, 상기 플라스마가 해중합 가스 (Z) 및 탄화수소들 (CxHy) 중에서 선택된 에칭 가스를 포함하는 가스 혼합물로부터 형성되는 것을 특징으로 한다.

Description

블록 공중합체의 선택적 에칭 방법
본 발명은, 매우 높은 해상도 및 밀도의 패턴들을 발생시키는 블록 공중합체 유도 자기-조립 (block copolymers directed self-assembly: DSA)의 기술에 관한 것이다. 좀 더 구체적으로는, 본 발명은 블록 공중합체의 제2 상 (phase)에 대해 선택적으로 블록 공중합체의 제1 상을 제거하는 것을 가능하게 하는 에칭 방법에 관한 것이다.
광학 리소그래피 (optical lithography)의 해상 한계 (resolution limit)는, 임계 치수 (CD)가 22 nm 미만인 패턴을 생성하기 위해 탐구되는 새로운 기술로 이어진다. 블록 공중합체의 유도 자기-조립은, 이의 단순성 및 이의 구현의 낮은 비용에 기인하여, 가장 유망하게 부상하는 리소그래피 기술 중 하나로 고려된다.
블록 공중합체는, 2개의 반복 단위인, 단량체 A 및 단량체 B가 공유 결합에 의해 함께 결합된 사슬을 형성하는, 고분자이다. 예를 들어, 이들 블록 공중합체를 가열하여 사슬에 충분한 이동성 (mobility)이 제공되는 경우, 단량체 A의 사슬 및 단량체 B의 사슬은, 단량체 A와 단량체 B 사이에 비에 주로 의존하여, 고분자의 상들 또는 블록으로 분리되고 및 특정 형태로 재조직화되는 경향을 갖는다. 이 비에 의존하여, 매트릭스 (matrix)인 B 내에 구형 (spheres)의 A, 또는 대신에 매트릭스인 B 내에 원통형의 A, 또는 대신에 삽입된 라멜라 (intercalated lamellas)의 A 및 삽입된 라멜라의 B을 갖는 것이 가능하다. 블록 A (각각 블록 B)의 도메인 (domains)의 크기는, 단량체 A (각각 단량체 B)의 사슬의 길이에 직접 비례한다. 블록 공중합체는, 따라서, 단량체 A 및 B의 비율 때문에 조절될 수 있는 고분자 패턴을 형성하는 특성을 갖는다.
공지된 블록 공중합체 유도 자기-조립 (DSA) 기술은, 그래포-에피택시 (grapho-epitaxy) 및 화학-에피택시의, 두 가지 범주로 함께 그룹화될 수 있다.
그래포-에피택시는, 기판의 표면상에 가이드 (guides)로 불리는 1차 패턴 (primary patterns)을 형성하는 것으로 이루어지며, 이들 패턴은 블록 공중합체 층이 침착되는 구역을 한정한다. 가이딩 패턴은, 공중합체의 블록의 조직화를 조절하여 이들 구역 내부에서 더 큰 해상도의 2차 패턴을 형성하는 것을 가능하게 한다. 가이딩 패턴은, 전통적으로 수지층에서 포토리소그래피에 의해 형성된다.
화학-에피택시를 사용하는 DSA 기술에서, 기판은, 공중합체의 단일 블록을 우선적으로 끌어당기는 존 (zones), 또는 공중합체의 두 블록 중 하나를 끌어당기지 않는 중립 존들 (neutral zones)을 생성하는 방식으로 이의 표면의 화학적 변형을 겪는다. 따라서, 블록 공중합체는, 랜덤 방식으로 조직화되는 것이 아니라, 기판의 화학적 콘트라스트 (chemical contrast)에 따라 조직화된다. 기판의 화학적 변형은 특히, 예를 들어, 랜덤 공중합체로 형성된, "브러시 층 (brush layer)"으로 불리는 중화 층의 그래프팅 (grafting)에 의해 얻어질 수 있다.
DSA 기술은, 집적 회로 기판에서 다른 타입의 패턴을 생성하는 것을 가능하게 한다. 기판상에 블록 공중합체의 침착 (deposition) 및 조립 후에, 2차 패턴은, 공중합체의 2개의 블록 중 하나, 예를 들어, 블록 A를 다른 것에 대해 선택적으로 제거하여 발현되고, 이에 의해 남은 공중합체 층 (블록 B)에 패턴을 형성한다. 블록 A의 도메인이 원통형이라면, 제거 후에 얻어진 패턴은, 원통형 구멍이다. 한편, 블록 A의 도메인이 라멜라인 경우, 직선형의 트렌치-모양의 패턴은 얻어진다. 그 다음, 이들 패턴은, 유전체 층에 직접적으로, 또는 사전에 유전체 층을 덮는 하드 마스크 (hard mask) 내에 기판의 표면상에서 에칭시켜 전사된다.
폴리메틸메타크릴레이트 (PMMA)와 폴리스티렌 (PS)으로 구성된 블록 공중합체 PMMA-b-PS는, 문헌에서 가장 많이 연구된다. 실제로, 이 블록 공중합체와 상응하는 랜덤 공중합체 (PMMA-r-PS)의 합성은 쉽게 수행되며 완벽하게 숙달된다. PMMA 상 (phase)의 제거는, 선택적으로 자외선 노출과 결합된, 습식 에칭, 또는 플라스마를 사용하는 건식 에칭에 의해 수행될 수 있다.
예를 들어, 아세트산 욕조 (bath)에서, PMMA의 습식 에칭은, 폴리스티렌에 대한 고도의 선택적 제거 기술이다. 선택도, 즉, 폴리스티렌의 에칭률에 대한 PMMA의 에칭률의 비는, 높다 (20:1을 초과). 그러나, 이 기술을 이용하여, 에칭 잔류물은 에칭된 공중합체 층 상에 재침착되어, 폴리스티렌층에서 얻어진 패턴의 일부를 차단하여 이들의 전사를 방지한다. 게다가, 라멜라-모양의 도메인의 경우에서, 습식 에칭은, 상당한 모관력 (capillarity forces)으로 인해 폴리스티렌 구조의 붕괴를 유발할 수 있다.
건식 플라스마 에칭은, 이들 단점이 없으며, 및 PMMA를 제거하는 단계 이후에 패턴을 전사하는 단계가 또한 플라스마 에칭이기 때문에, 상당한 경제적 관심을 갖는다. 따라서, 동일한 장비는 이들 두 단계에 대해 연속적으로 사용될 수 있다. PMMA 상을 에칭하는데 보통 사용되는 플라스마는, 아르곤 및 산소 (Ar/O2)의 혼합물 또는 산소와 플루오르화 탄소 가스 (예를 들어, O2/CHF3)의 혼합물로부터 발생된다. 그러나, 이들 플라스마를 사용하는 PMMA의 에칭은, 습식 에칭의 것보다 훨씬 낮은 폴리스티렌에 대한 선택도로 수행된다 (각각 4.2 및 3.5).
따라서, PMMA의 (건식) 에칭 선택도를 높이기 위해 다른 플라스마는 개발되어 왔다. 예를 들어, 논문 ["Highly selective etch gas chemistry design for precise DSAL dry development process", M. Omura et al., Advanced Etch Technology for Nanopatterning III, Proc. SPIE Vol. 9054, 905409, 2014]에서, 작가는, 일산화탄소 (CO)의 플라스마가 사실상 무한한 선택도로 PMMA를 에칭하는 것이 가능하다는 것을 보여준다. 실제로, PMMA는, 탄소 침착물이 폴리스티렌에 동시에 형성되기 때문에, 폴리스티렌이 영향받지 않고 CO 플라스마에 의해 에칭된다.
도 1은, CO 플라스마에 의한 에칭 동안 PMMA 층 및 폴리스티렌 (PS) 층에서 에칭 깊이를 나타내는 그래프이다. 이것은, 2층들 사이에 레짐 (regime): PMMA 층의 경우에서 에칭 레짐 (양의 에칭 깊이) 및 PS 층의 경우에서 침착 레짐 (음의 에칭 깊이)에서 차이를 예시한다.
이 가스가 단독으로 사용되는 경우, 약 30초의 에칭 시간에서 포화 현상은 발생하여, PMMA 에칭의 중단을 초래한다. 실제로, 침착 레짐은, 에칭 레짐에 비하여 점진적으로 우위를 차지하며, 및 PMMA 에칭은 PMMA의 부분적으로 에칭된 층 상에 탄소층의 형성에 의해 약 15nm의 에칭 깊이에서 중단된다. 따라서, 이 단일 가스로 PMMA의 두께를 15nm 초과하여 에칭하는 것은 불가능하다.
이러한 포화 문제를 극복하기 위해, 일산화탄소는 7% 이하의 농도에서 수소 (H2)와 혼합되고, 및 플라스마는 약 80W의 분극 전력 (polarisation power)에서 발생된다. 실제로, 수소의 첨가가 폴리스티렌 상에 탄소층의 침착을 억제하기 때문에, 이 가스 혼합물은, 일산화탄소 단독보다 훨씬 낮은 에칭 선택도를 갖는 것으로 관찰된다. 폴리스티렌은 그 다음 PMMA와 동시에 에칭된다. 그 결과는, 폴리스티렌층에 형성된 패턴이 (PMMA의 도메인의 초기 치수에 비해) 넓어지며, 및 기판으로 이러한 패턴을 전사하는데 어려움이 있다. 사실상, 이 전사 동안에 마스크로 사용된 폴리스티렌층은, 충분히 두껍지 않아야 한다.
본 발명의 목적은, 공중합체의 상들 또는 블록들 사이에서 높은 에칭 선택도를 가지며 및 에칭 깊이의 측면에서 임의의 한계를 경험하지 않는 블록 공중합체를 건식 에칭하는 방법을 제공하는데 있다.
본 발명에 따르면, 상기 목적은 제1 및 제2 고분자 상을 포함하는 조립된 블록 공중합체 층을 에칭하는 방법을 제공하여 달성되며, 상기 에칭 방법은, 제1 고분자 상을 에칭하고 및 동시에 제2 고분자 상에 탄소층을 침착시키기 위해 플라스마에 조립된 블록 공중합체 층을 노출시키는 단계를 포함하며, 상기 플라스마는, 탄화수소들 중에서 선택된 에칭 가스 및 해중합 가스 (depolymerising gas)를 포함하는 가스 혼합물로부터 형성된다.
탄화수소들은, 탄소 (C) 및 수소 (H) 원자로만 구성된 유기 화합물이다. 이들의 화학식은 CxHy이며, 여기서 x 및 y는 0이 아닌 자연수이다.
일산화탄소 (CO)와 같이, 가스 상태의 탄화수소는, 해중합 가스와 혼합되는 경우, 플라스마를 발생시켜 블록 공중합체의 제1 상을 에칭하고 및 공중합체의 제2 상을 (에칭 외에) 탄소 침착물로 피복시키는 것을 가능하게 한다. 따라서, 본 발명에 따른 에칭 방법은, 오직 일산화탄소를 사용하여 플라즈마가 형성되는, 종래 기술의 방법만큼 선택적이다. 그러나, CO 플라즈마에 의한 에칭과는 달리, 탄화수소에 의한 에칭은, 어떠한 포화 현상을 결과하지 않는다. 블록 공중합체의 제1 상의 에칭은, 공중합체 층이 플라즈마에 노출되는 한, 계속된다. 다시 말하면, 본 발명에 따른 에칭 방법은, 블록 공중합체 층의 두께의 측면에서 제한되지 않는다.
바람직하게는, 에칭 방법은, 0.9 내지 1.4를 포함하는, 해중합 가스의 유동률 (flow rate)에 대한 에칭 가스의 유동률의 비를 갖는다.
본 발명에 따른 방법은, 또한 개별적으로 또는 모든 기술적으로 가능한 이들의 조합에 따라 고려되는, 하기 특성들 중 하나 이상을 가질 수 있다:
- 에칭 가스는, 메탄이고;
- 에칭 가스는, 에탄이며;
- 조립된 블록 공중합체 층은, 제1 고분자 상이 완전히 에칭될 때까지 플라스마에 노출되고;
- 제1 고분자 상은, 유기물이며 및 20%를 초과하는 산소 원자의 농도를 갖고;
- 제2 고분자 상은, 10% 미만의 산소 원자의 농도를 가지며; 및
- 해중합 가스는 H2, N2, O2, Xe, Ar 및 He 중에서 선택된다.
본 발명의 다른 특징 및 장점은, 첨부된 도면을 참조하여, 보여주는 목적을 위해 및 비-제한적인 방식으로, 하기에 제공된 상세한 설명으로부터 명백하게 될 것이다:
- 도 1은, 이전에 언급된 것으로, 일산화탄소 플라스마에 의한 에칭 동안 PMMA 층 및 폴리스티렌 (PS) 층에서 에칭 깊이를 나타낸다;
- 도 2는, 본 발명에 따른 에칭 방법을 실시하기 전에 조립된 블록 공중합체 층의 예를 나타낸다;
- 도 3은, 탄화수소/해중합 가스 플라스마에 대한 노출 시간의 함수에 따른 PMMA 층 및 폴리스티렌 (PS) 층에서 에칭 깊이를 나타낸다; 및
- 도 4a 및 4b는, 본 발명에 따른 에칭 방법 동안 도 2의 공중합체 층의 전개를 나타낸다.
명확성을 높이기 위해, 모든 도면에서 동일하거나 유사한 요소는, 동일한 참조 부호로 표시된다.
도 2는, 본 발명에 따른 에칭 방법으로 에칭되기 전에 조립된 블록 공중합체의 층 (20)을 나타낸다. 공중합체 층 (20)은, 도메인으로 조직화된, 각각 20A 및 20B로 표시된, 제1 및 제2 고분자 상들을 포함한다. 층 (20)의 공중합체는, 예를 들어, 디-블록 공중합체인, PS-b-PMMA, 즉, 폴리메틸메타크릴레이트 (PMMA) 및 폴리스티렌 (PS)으로 구성된 공중합체이다. 상기 고분자 상 (20A)은 PMMA에 상응하고 및 상기 고분자 상 (20B)은 폴리스티렌에 상응한다.
이 블록 공중합체 층 (20)을 얻기 위한 하나의 방법은, 중화 층 (22)으로 덮인 기판 (21) 상에 블록 공중합체인, PS-b-PMMA를 침착시키는 것으로 이루어진다. 중화 층 (22)은, 블록 공중합체의 조립 단계, 다시 말해서, 공중합체의 도메인의 조직화 동안, 상들 (20A-20B)의 분리를 가능하게 한다. 이것은, 예를 들어, 랜덤 공중합체인, PS-r-PMMA의 층으로 형성된다. 바람직하게는, PMMA의 도메인 (상 20A)은, 기판 (21)에 수직으로 배향되고 및 공중합체 층 (20)의 전체 두께에 걸쳐 연장된다. 공중합체 PS-b-PMMA에서 PMMA와 폴리스티렌 사이에 비에 의존하여, PMMA의 도메인은, 원통형-모양 (이하 원통형 블록 공중합체라고도 함) 또는 라멜라-모양 (라멜라 블록 공중합체)일 수 있다.
이하에 기재되는 플라스마 에칭 방법은, 대부분의 산소 원자를 함유하는 공중합체 상 (상기 실시 예에서 PMMA 상 (20A))을, 공중합체 층 (20)의 두께와 상관 없이, 및 다른 상 (폴리스티렌 상 (20B))에 대해 선택적으로 에칭하는 것을 목적으로 한다. 이를 위해, 공중합체 층 (20)은, 적어도 하나의 가스 상태의 탄화수소 (CxHy) 및 이하 "Z"로 지칭되는 해중합 가스를 포함하는 혼합물로부터 발생된 플라스마에 노출된다.
도 1과 유사한 방식으로, 도 3은, 에칭 시간의 함수에 따라, 에칭 깊이가 이 타입의 플라스마의 도움으로 PMMA 층 및 폴리스티렌 (PS) 층에 도달하는 것을 나타낸다. CO 플라스마 (도 1)와 마찬가지로, CxHy/Z 플라스마는, 층의 물질에 따라 다른 거동을 갖는다. CxHy/Z 플라스마는, (양의 에칭 깊이로 나타낸) PMMA 층에 대한 에칭 레짐 및 (음의 에칭 깊이로 나타낸) PS 층에 관한 침착 레짐으로 작용한다. CxHy/Z 플라스마는, 폴리스티렌이 PMMA와 달리 에칭되지 않는 한, PMMA와 폴리스티렌 사이에 높은 선택도를 달성하는 것을 가능하게 한다. 도 3에서, PMMA 층에서 CxHy/Z 플라스마의 에칭 깊이가 포화에 도달하지 않는다는 점은 더욱 주목될 수 있다. 반대로, 이것은, 에칭이 진행됨에 따라 증가하는 것이 중단되지 않는다. 이것은, CxHy/Z 플라스마에 의한 에칭이, CO 플라스마와 달리, PMMA 층의 두께의 측면에서 제한되지 않는다는 것을 의미한다.
도 4a 및 도 4b는, 본 발명에 따른 에칭 방법에 따라, CxHy/Z 플라스마에 노출되는 경우 공중합체 층 (20)의 전개를 나타낸다. 공중합체 층 (20)의 PMMA 상 (20A)은, 점진적으로 에칭되지만, 반면에, 탄소층 (23)은 폴리스티렌 상 (20B) 위에 형성된다 (도 4a). CxHy/Z 플라스마가 어떠한 포화 현상에 적용되지 않기 때문에, PMMA 상 (20A)은, 공중합체 층 (20) 위에 플라스마를 계속 적용하여, 그 두께에 관계없이 완전히 에칭될 수 있다 (도 4b). 20 ㎚ 내지 50 ㎚를 포함하는 두께의 공중합체 층 (20)의 경우, PMMA 상 (20A)을 완전히 에칭하는데 필요한 시간은 20초 내지 60초에서 변한다. 탄소층 (23)의 두께 (h)는, 도 3의 교시 (teaching)에 따라서, PMMA의 에칭 동안 증가한다. 에칭의 종료시에, 두께 (h)는 1nm 내지 3nm를 포함할 수 있다.
도 4b에 나타낸, PMMA 상의 전체 제거는, 폴리스티렌 상 (20B) 단독으로 구성된 층 (20)에서 패턴 (24)을 형성한다. 원주형의 구멍-형상 또는 직사각형의 홈-형상의, 이들 패턴 (24)은, 기판 (21)을 피복하는 중화 층 (22) 상에 드러난다.
공중합체 층 (20)을 에칭하는 방법은, 유리하게는 CCP (Capacitively Coupled Plasma) 또는 ICP (Inductively Coupled Plasma) 반응기인, 플라스마 반응기에서 단일 단계로 수행된다.
가스 형태의 탄화수소는, 바람직하게는 메탄 (CH4) 또는 에탄 (C2H6)과 같은, 알칸, 즉, 포화 탄화수소이다. 이 탄화수소의 이온은, PMMA 고분자가 함유하는 산소를 소모하여 PMMA 고분자의 사슬을 파괴한다. 그들은 또한 폴리스티렌 위에 탄소층 (23)의 형성 뒤에 있으며, 후자는 산소를 함유하지 않기 때문에 에칭에 둔감하다. 해중합 가스의 이온은, 이 물질로 탄화수소의 중합반응의 수준을 제한하여 PMMA의 표면상에 화학적 변형을 방지한다. 다시 말해서, 이들은 PMMA의 표면상에 고분자의 형성을 방지한다. 따라서, 탄소층 (23)은, PMMA 상 (20A)을 피복하지 않는다. 해중합 가스는, 예를 들어, H2, N2, O2, Xe, Ar 및 He 중에서 선택된다.
탄화수소 가스 (CxHy) 및 해중합 가스 (Z)는, 0.9 내지 1.4를 바람직하게 포함하는 CxHy/Z 비로 플라스마 반응기 내로 유입 유동률을 갖는다. 이 유동률의 비는, 탄화수소 (CxHy)에서 탄소 원자의 수 (x)가 클수록 높다. 이것은, 예를 들어, 메탄 (CH4)의 경우에서 0.9 내지 1.2를 포함한다. 반응기의 챔버 내로 유입하는 탄화수소의 유동률 및 해중합 가스의 유동률은, 바람직하게는 10 sccm 내지 500 sccm "Standard Cubic Centimeter per Minute"의 약자, 즉, 표준 조건의 압력 및 온도, 즉, 0℃의 온도 및 1013.25 hPa의 압력에서 분당 가스 흐름의 ㎤의 수)를 포함한다.
에칭 플라스마 CxHy/Z의 다른 파라미터는 유리하게는 다음과 같다:
- 반응기의 소스에 의해 방출되는 전력 (RF)은 50W 내지 500W를 포함하며;
- 기판의 분극 전력 (DC 또는 RF)은 50W 내지 500W를 포함하고;
- 반응기의 챔버 내에 압력은, 2.67 Pa (20 mTorr) 내지 16.00 Pa (120 mTorr)를 포함한다.
예로서, 플라스마는, 각각 25 sccm 및 25 sccm의 유동률로, 메탄 (CH4) 및 질소 (N2)를 혼합하고, 및 4.00　Pa (30　mTorr) 압력하에서 300W의 소스 전력 및 60W의 분극 전력을 적용하여, CCP 반응기에서 발생된다. 이 플라스마는, 약 30㎚의 PMMA의 두께를 40초 내에 제거하고, 및 동일한 시간 경과 동안 폴리스티렌 위에 3 ㎚ 두께의 탄소층을 침착시키는 것을 가능하게 한다.
폴리스티렌에 대한, CxHy/Z 플라스마에 의해 PMMA를 에칭하는 선택도는, 폴리스티렌 상 (20B)이, 에칭되는 대신, 탄소층 (23)으로 피복된 것을 고려하여 특히 높다. 다양한 시험은 수행되었고, 및 50nm 두께의 공중합체 PS-b-PMMA의 층의 PMMA 상이 폴리스티렌을 소모하지 않으면서 전체적으로 에칭될 수 있음을 보여준다. 에칭 방법의 PMMA/PS 선택도는 50 이상이다. 결과적으로, PMMA의 제거 동안, 패턴 (24)의 임계 치수 (critical dimension: CD)를 일정하게 유지하는 것이 가능하다 (도 4b). 임계 치수는 블록 공중합체의 발달에 의해 얻어진 패턴 (24)의 최소 치수를 의미한다.
도 1과 도 3 사이에 플라스마 조건에서 차이에도 불구하고, PS에 대하여 선택적으로 PMMA를 제거하는 두 개의 화학작용은 비교될 수 있다. 도 3에서, 포화 현상은, 도 1에 나타낸 CO 화학작용과는 달리 30초 후에 CxHy/Z에 기초한 화학작용에 대해 검출되지 않는다. PMMA 에칭의 이러한 비-포화는, 폴리스티렌 위에 약간의 탄소 침착물 (deposit)에 의해 달성된다. 이 침착물은, (중화 층 (22)을 개방한 후에) PMMA 상 (20A)을 제거하는 단계가 수반되는, 기판 (21) 내로 패턴 (24)을 전사하는 단계를 상당히 용이하게 한다. 실제로, 이 전사 동안 에칭 마스크 역할을 하는 폴리스티렌 상 (20B)은, 탄소층 (23)의 존재에 의해 보강된다. 에칭 마스크가 두꺼울수록, 패턴 (24)의 전사를 수행하기 위한 플라스마의 선택과 관련된 제약은, 완화될 수 있다.
공중합체 PS-b-PMMA를 예로 들어 설명하였지만, 본 발명에 따른 에칭 방법은, 산소가 풍부한, 즉, 20%를 초과하는 산소 원자의 농도를 갖는, 제1 유기 고분자 상 (20A), 및 산소가 부족한, 즉, 10% 미만인 산소 원자의 농도를 갖는, 제2 고분자 상 (유기 화합물 또는 무기물)을 포함하는 모든 블록 공중합체에 적용 가능하다. 이는 특히, 디-블록 공중합체인, PS-b-PLA, PDMS-b-PMMA, PDMS-b-PLA, PDMSB-b-PLA, 등의 경우이다. 블록 공중합체는 원통형 타입 또는 라멜라 타입 중 하나 일 수 있다.
마지막으로, 조직화된 블록 공중합체 층은, 도 2와 관련하여 전술한 것과 다른 방식으로, 특히, 그래포-에피택시에 의해, 랜덤 공중합체 이외의 중화 층을 사용하는 화학-에피택시 (예를 들어, 자기-조립 단층막, SAM)에 의해, 또는 그래포-에피택시 및 화학-에피택시를 조합한 하이브리드 기술에 의해, 자명하게 얻어질 수 있다.

Claims (7)

  1. 제1 및 제2 고분자 상 (20A-20B)을 포함하는 조립된 블록 공중합체 층 (20)을 에칭하는 방법으로서, 상기 에칭 방법은, 제1 고분자 상 (20A)을 에칭하고 및 동시에 제2 고분자 상 (20B)에 탄소층 (23)을 침착시키기 위해 플라스마에 조립된 블록 공중합체 층 (20)을 노출시키는 단계를 포함하며, 상기 에칭 방법은, 상기 플라스마가 탄화수소들 (CxHy) 중에서 선택된 에칭 가스 및 해중합 가스 (Z)를 포함하는 가스 혼합물로부터 형성되는 것을 특징으로 하는, 블록 공중합체의 선택적 에칭 방법.
  2. 청구항 1에 있어서,
    0.9 내지 1.4를 포함하는 해중합 가스 (Z)의 유동률에 대한 에칭 가스 (CxHy)의 유동률의 비를 갖는, 블록 공중합체의 선택적 에칭 방법.
  3. 청구항 1 또는 2에 있어서,
    상기 에칭 가스 (CxHy)는 메탄인, 블록 공중합체의 선택적 에칭 방법.
  4. 청구항 1 또는 2에 있어서,
    상기 에칭 가스 (CxHy)는 에탄인, 블록 공중합체의 선택적 에칭 방법.
  5. 청구항 1 내지 4중 어느 한 항에 있어서,
    상기 조립된 블록 공중합체 층 (20)은, 제1 고분자 상 (20A)이 완전히 에칭될 때까지 플라스마에 노출되는, 블록 공중합체의 선택적 에칭 방법.
  6. 청구항 1 내지 5중 어느 한 항에 있어서,
    상기 제1 고분자 상은 유기 화합물 (20A)이고, 및 20%를 초과하는 산소 원자의 농도를 가지며, 및 상기 제2 고분자 상 (20B)은, 10% 미만의 산소 원자의 농도를 갖는, 블록 공중합체의 선택적 에칭 방법.
  7. 청구항 1 내지 6중 어느 한 항에 있어서,
    상기 해중합 가스는 H2, N2, O2, Xe, Ar 및 He 중에서 선택되는, 블록 공중합체의 선택적 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210104637A (ko) * 2020-02-10 2021-08-25 주식회사 히타치하이테크 플라스마 처리 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3066498A1 (fr) * 2017-05-22 2018-11-23 Arkema France Procede pour l'assemblage de copolymeres a blocs par controle de l'energie de surface d'un materiau par traitement reducteur plasma
US10157773B1 (en) * 2017-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having layer with re-entrant profile and method of forming the same
FR3085389B1 (fr) * 2018-09-03 2021-02-12 Commissariat Energie Atomique Procede de gravure d’un copolymere a blocs comprenant une etape de depot selectif
FR3085381B1 (fr) * 2018-09-03 2020-10-02 Commissariat Energie Atomique Procede d’auto-assemblage dirige d’un melange de copolymere a blocs

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5100075B2 (ja) * 2006-03-28 2012-12-19 東京エレクトロン株式会社 プラズマエッチング方法
JP2013226692A (ja) * 2012-04-25 2013-11-07 Asahi Kasei E-Materials Corp 下地中性膜を用いたマスクパターン積層体の製造方法
EP2733533B1 (en) * 2012-11-14 2018-02-28 IMEC vzw Etching method using block-copolymers
US20140357083A1 (en) * 2013-05-31 2014-12-04 Applied Materials, Inc. Directed block copolymer self-assembly patterns for advanced photolithography applications
JP2015015425A (ja) * 2013-07-08 2015-01-22 株式会社東芝 パターン形成方法
US9666447B2 (en) * 2014-10-28 2017-05-30 Tokyo Electron Limited Method for selectivity enhancement during dry plasma etching

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210104637A (ko) * 2020-02-10 2021-08-25 주식회사 히타치하이테크 플라스마 처리 방법
US11887814B2 (en) 2020-02-10 2024-01-30 Hitachi High-Tech Corporation Plasma processing method

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