KR20180042369A - 유기 반도체 디바이스의 제조 방법, 및 분체 - Google Patents

유기 반도체 디바이스의 제조 방법, 및 분체 Download PDF

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마사토시 사카이
카즈히로 구도
유이치 사다미츠
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고쿠리츠 다이가쿠 호우징 지바 다이가쿠
닛뽄 가야쿠 가부시키가이샤
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Abstract

무용매 또한 고스루풋으로 유기 반도체 박막을 형성할 수 있는 유기 반도체 디바이스의 제조 방법을 제공함과 함께, 그에 적합한 재료를 제공한다. 유기 반도체 디바이스의 제조 방법은, 유기 반도체 재료를 포함하는 대전한 분체를 정전장의 인가에 의해 기재(23) 상에 패터닝하는 공정을 포함한다.

Description

유기 반도체 디바이스의 제조 방법, 및 분체{MANUFACTURING METHOD FOR ORGANIC SEMICONDUCTOR DEVICE, AND POWDER}
본 발명은, 유기 반도체 디바이스의 제조 방법 및 그것에 사용하는 분체에 관한 것이다.
유기 반도체 재료의 박막을 전극 사이에 형성시켜, 유기 반도체 디바이스를 얻는 방법은, 저온 프로세스로 제조 가능하고, 플렉시빌리티가 우수하고, 또한 경량이며 깨지기 어려운 유기 반도체 디바이스가 작성 가능한 점에서, 최근 왕성하게 연구되게 되었다.
그러나, 종래, 유기 반도체 디바이스에 이용되어 온 유기 반도체 재료는, 그의 대부분이 유기 용제에 난용이기 때문에, 도포 또는 인쇄 등의 염가의 수법을 이용하여 그의 박막을 형성할 수 없어, 비교적 비용이 높은 진공 증착법 등으로 기판 상에 그 박막을 형성시키는 것이 일반적이었다. 최근이 되어, 잉크젯, 플렉소 인쇄, 코팅 등의 도포 또는 인쇄를 이용한 방법에 의해 유기 반도체 박막을 형성하고, 유기 반도체 디바이스를 얻는 연구가 왕성하게 행해지고 있어, 비교적 높은 캐리어 이동도(이하, 적절히, 간단히 「이동도」라고 칭함)를 갖는 유기 반도체 디바이스가 점차 얻어지게 되었다. 상기의 도포 또는 인쇄를 이용한 방법에 의해, 전계 효과 트랜지스터의 작성 공정에 있어서의 스루풋이 높아, 대면적의 전계 효과 트랜지스터를 저비용으로 제조할 수 있는 것이 기대된다.
일반적으로, 유기 반도체 박막은, 진공 증착법을 비롯한 진공 프로세스, 또는 용매를 이용한 스핀 코팅법이나 블레이드 코팅법 등의 도포 프로세스로 형성되어 있다. 그러나, 진공 프로세스에 의한 유기 반도체 박막의 형성 방법은, 진공 프로세스를 행하기 위한 설비가 필요해지는 것에 더하여, 유기 반도체 재료의 로스가 많아진다는 결점이 있다. 도포 프로세스에 의한 유기 반도체 박막의 형성 방법도, 기판 전체에 유기 반도체 용액을 도포하기 때문에, 진공 프로세스와 동일하게 유기 반도체 재료의 로스가 많아진다.
다른 유기 반도체 박막의 형성 방법으로서, 잉크젯법 등의 인쇄법이 알려져 있다. 인쇄법은, 목적 위치에 필요량의 유기 반도체 재료를 도포하는 것이 가능하고, 진공 프로세스를 대신하여, 대면적화·고속 인쇄가 가능한 등의 기대로부터 여러 가지의 검토가 이루어지고 있지만, 실상의 인쇄법에서는 유기 반도체 재료를 용해시키기 위해 할로겐계 용매나 방향족계 용매 등의 휘발성 유기 용매가 필요하다. 이들 유기 용제는 작업자로의 직접적인 영향 뿐만 아니라, 지구 환경 보전 등의 관점에서도 반드시 최적의 인쇄 수법이라고는 할 수 없다. 그래서, 환경 부하가 적고, 지속 가능한 기술로서 무용매로 패터닝하는 기술이 요구되고 있다.
이와 같이 용매를 이용하지 않는 인쇄 수법으로 유기 반도체 재료를 이용하는 기술로서, OPC(유기 감광체)로 대표되는 인쇄 기술이 잘 알려져 있지만, OPC에 이용되는 전하 수송층 자체는, 용매를 이용한 수법으로 형성되고, 감광체 표면을 코로나 방전 등으로 대전시키고, 레이저 조사에 의해 발생한 전하를 표층 혹은 하층으로 수송하여, 잠상을 형성하는 수법이며, 유기 반도체 재료 자체를 패터닝하는 것은 아니다. 이러한 감광체의 기술로부터 정전력(대전)을 이용하여 유기 반도체 재료를 형성하는 수법은 몇 가지 검토되고 있다. 특허문헌 1∼3에서는, 소자 구성 요소의 전극을 대전시키고, 전극과 반대의 전하에 대전시킨 유기 반도체 재료의 용액을 잉크젯법이나 스프레이 코팅법 등에 의해 공급함으로써, 유기 반도체 재료를 패터닝할 수 있는 것이 알려져 있다. 그러나, 어느 수법이든 유기 용제를 이용한 인쇄 수법이며, 무용매로 유기 반도체층을 형성하는 수법은 시사되어 있지 않다.
또한, 유기 용제를 사용한 인쇄 방법에서는, 용매의 건조가 필요한 것에 더하여, 용액으로부터 생성시킨 결정의 배향 방향을 제어하기 위해서는, 온도, 분위기, 도포면의 처리 등의 정밀한 프로세스 제어를 행하면서 천천히 유기 반도체 박막의 성막을 행하거나, 결정 생성 후에 결정 성장을 위해 수 분간∼수십 분간 들여 소성을 행하거나 할 필요가 있다. 따라서 실상의 인쇄 방법에서는, 환경에 대하여 부(負)의 영향이 있는 용매를 사용할 필요가 생기거나, 스루풋이 높은 유기 반도체 박막의 형성 방법을 실현할 수 없거나 하는 문제가 있다. 또한, 실상에서는, 도포 또는 인쇄법 등의 종래의 유기 반도체 박막 형성 방법에 의한 유기 반도체 디바이스의 제조 방법은, 이동도 등의 유기 반도체 디바이스 성능에 관해서도 실용화를 위해서는 불충분하다.
스루풋이 높게 결정 제어되는 방법으로서, 특허문헌 4 등의 열 라미네이트 방법이 알려져 있지만, 용융 상태 혹은 도포 인쇄 방법을 이용하여 제막한 반도체 재료를 결정 제어하는 수법에 머물러 있고, 무용매로 유기 반도체 재료를 패터닝하는 구체적인 예시는 없다.
일본공개특허공보 2005-12061호 일본공개특허공보 2011-3442호 일본공개특허공보 2008-78339호 국제공개 제2014/136942호
Physica Status Solidi RRL, 7, 1093(2013)
본 발명은, 무용매로, 또한 단시간의 처리로 유기 반도체 박막을 형성할 수 있는 유기 반도체 디바이스의 제조 방법 및 당해 제조 방법에 사용 가능한 분체를 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 과제를 해결하기 위해 예의 검토한 결과, 용매를 이용하지 않고, 유기 반도체 재료를 포함하는 정 혹은 부로 대전한 분체를 정전장의 인가에 의해 기재 상에 패터닝(소망하는 부위로 산포)하는 공정을 포함하는 유기 반도체 디바이스의 제조 방법이, 유기 반도체 디바이스를 무용매로, 또한 고(高)스루풋으로 제조할 수 있는 것을 발견하여, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명의 유기 반도체 디바이스의 제조 방법은, 유기 반도체 재료를 패터닝하여 유기 반도체 디바이스를 제조하는 방법으로서, 유기 반도체 재료를 포함하는 대전한 분체를 정전장의 인가에 의해 기재 상에 패터닝하는 공정을 포함하는 것을 특징으로 하고 있다.
본 발명의 분체는, 대전한 분체로서, 유기 반도체 재료를 포함하는 것을 특징으로 하고 있다.
본 발명에 의해, 무용매, 단시간의 처리로 유기 반도체 박막을 형성할 수 있어, 환경 부하가 적고 스루풋이 높은 유기 반도체 디바이스의 제조 방법 및 당해 제조 방법에 사용 가능한 분체를 제공할 수 있다.
도 1은 본 발명의 실시의 일 형태에 따른 유기 반도체 재료를 산포하기 위해 사용되는 분체 패터닝 장치의 구성을 나타내는 개략도이다.
도 2는 본 발명의 실시의 일 형태에 관련된 유기 반도체 재료를 박막화하기 위해 사용되는 열 라미네이터의 구성을 나타내는 개략도이다.
도 3은 본 발명의 실시의 일 형태에 관련된 유기 반도체 재료를 박막화하기 위해 사용되는 초음파 용착기의 구성을 나타내는 개략도이다.
도 4는 본 발명의 일 실시예에 있어서 유기 반도체 재료와 캐리어 입자를 혼합한 대전한 유기 반도체 재료를 포함하는 분체의 편광 현미경 사진이다.
도 5는 본 발명의 일 실시예에 있어서 직류 전압에 의해 유기 반도체 재료를 기판 상에 산포하기 전의 기판의 편광 현미경 사진이다.
도 6은 본 발명의 일 실시예에 있어서 직류 전압에 의해 유기 반도체 재료를 기판 상에 산포한 후의 기판의 편광 현미경 사진이다.
도 7은 본 발명의 일 실시예에 있어서 교류 전압에 의해 유기 반도체 재료를 기판 상에 산포하기 전의 기판의 편광 현미경 사진이다.
도 8은 본 발명의 일 실시예에 있어서 교류 전압에 의해 유기 반도체 재료를 기판 상에 산포한 후의 기판의 편광 현미경 사진이다.
도 9는 본 발명의 일 실시예에 따른, 열 라미네이트법에 의해 박막화하기 전의 산포된 유기 반도체 재료의 편광 현미경 사진이다.
도 10은 본 발명의 일 실시예에 따른 산포한 유기 반도체 재료를 열 라미네이트법에 의해 박막화한 유기 반도체 박막의 편광 현미경 사진이다.
도 11은 본 발명의 유기 반도체 디바이스의 일 예로서의 유기 박막 트랜지스터의 구조 태양예를 나타내는 개략도이다.
(발명을 실시하기 위한 형태)
본 발명을 상세하게 설명한다.
본 발명의 제1 목적은, 무용매로, 또한 고스루풋으로 유기 반도체 디바이스를 제조하는 방법을 제공하는 것에 있다.
본 발명의 유기 반도체 디바이스의 제조 방법은, 유기 반도체 재료를 포함하는 대전한 분체를 정전장의 인가에 의해 기재 상에 산포하여 패터닝하는 공정을 포함하고, 유기 반도체 재료의 패터닝을 무용매로 행할 수 있는 것을 특징으로 하는 것이다. 본 발명의 유기 반도체 디바이스의 제조 방법은, 필요에 따라 기재 상의 유기 반도체 재료를 열 및 압력에 의해 박막화하는 공정을 추가로 포함하고, 이 경우, 패터닝에서 박막화까지를 일관하여 무용매로 행할 수 있다.
본 발명의 제조 방법에는, 대전한 유기 반도체 재료를 포함하는 분체, 대전한 유기 반도체 재료와 대전한 캐리어 입자(후술함)를 포함하는 분체 및, 대전하고 있지 않은 유기 반도체 재료와 대전한 캐리어 입자를 포함하는 분체 중 어느 분체도 이용할 수 있다.
본 발명의 유기 반도체 디바이스의 제조 방법의 필수의 공정은, 유기 반도체 재료를 포함하는 대전한 분체를 정전장의 인가에 의해 기재 표면에 산포하여 패터닝하는 공정(이하, 「패터닝 공정」이라고 칭함)이다. 상기 패터닝 공정은, 예를 들면, 대전시킨 반도체성의 유기 화합물로 이루어지는 유기 반도체 재료의 분체를 전압의 인가에 의해 기판 표면에 전사하는 공정이다. 상기 방법에 의하면, 용매를 이용하는 일 없이 기재 표면의 소망하는 부위에 소망하는 패턴으로 유기 반도체 재료를 산포할 수 있다.
본 발명의 유기 반도체 디바이스의 제조 방법에 있어서의 패터닝 공정에 적합하게 사용되는 분체 패터닝 장치의 일 실시 형태를 도 1에 기초하여 이하에 설명한다. 또한, 각 도면에 있어서의 동일한 기능을 갖는 부재에 대해서는 동일한 부호를 부기하고, 그 설명을 생략한다.
도 1에 나타내는 바와 같이, 유기 반도체 재료를 포함하는 대전한 분체를 기재(21) 상에 패터닝하기 위한 분체 패터닝 장치(20)는, 유기 반도체 재료를 포함하는 대전한 분체를 보존유지하기 위한 홀더(22)와, 분체에 정전장을 인가하기 위한 전극(23)과, 홀더(22) 혹은 전극(23)에 전압을 공급하기 위한 배선(24)과, 기재(21)가 그 위에 올려놓이는 상하 방향(Z축 방향)으로 이동 가능한 스테이지(25)를 구비하고 있다.
유기 반도체 재료를 포함하는 대전한 분체를 산포하려면, 유기 반도체 재료를 포함하는 대전한 분체를 보존유지한 홀더(22)를 기재(21) 상으로 이동하고, 홀더(22) 혹은 기재(21)측의 전극(23)에 분체의 대전 극성과 역극성의 전압을 걺으로써 정전력에 의해 홀더(22)로부터 대전한 유기 반도체 재료가 떨어져, 스테이지(25)에 고정된 기재(21) 상으로 산포된다. 또한, 홀더(22) 혹은 기재(21)측의 전극(23)에 거는 전압은, 직류 전압 및 교류 전압의 어느 쪽이라도 좋다.
유기 반도체 재료를 산포하는 위치는, 홀더(22) 혹은 기재(21)측의 전극(23)으로 전압을 거는 위치, 인가 전압의 프로그램 등을 제어함으로써 기재(21) 상의 소망하는 위치에 유기 반도체 재료를 패터닝할 수 있다. 기재(21)와 홀더(22)의 사이의 거리에 의해 패터닝 정밀도가 바뀌는 경우도 있다. 기재(21)와 홀더(22)의 사이의 거리는, 작성하는 패턴의 정세도(精細度)에 의존하지만, 통상 10㎜ 이하이고, 1㎜ 이하인 것이 바람직하다. 또한, 산포량은, 홀더(22) 또는 기재(21)측의 전극(23)으로 거는 전압의 크기, 전압의 인가 횟수 등에 의해 제어할 수 있다. 이들 전압은 홀더(22) 혹은 전극(23)에 접속한 외부 전원으로부터 공급된다.
대전한 분체를 보존유지하는 홀더(22)는 자석인 것이 바람직하다. 분체를 대전시키기 위해 자성을 갖는 캐리어 입자를 사용하고, 홀더(22)로서 자석을 사용한 경우, 캐리어 입자가 기재(21) 상으로 산포되지 않고 홀더(22)인 자석에 보존유지되어, 자성이 없는 유기 반도체 재료만을 정전력에 의해 기재(21) 상으로 산포할 수 있다.
상기 패터닝 공정에 의해 기판 상에 형성되는 유기 반도체 재료는, 그대로도 유기 반도체로서 기능하지만, 반도체 특성을 향상시키기 위해, 기재 상에 산포한 유기 반도체 재료를 박막화하는 공정(이하, 「박막화 공정」이라고 칭함)을 상기 패터닝 후에 실시하는 것이 바람직하다. 박막화 공정을 거침으로써 미립자 형상의 유기 반도체 재료를 균일한 박막으로 할 수 있다.
박막화 공정은, 유기 반도체 재료에 대하여 열 및 압력을 부여함으로써, 유기 반도체 재료를 박막화하여 유기 반도체 재료로 이루어지는 유기 반도체 박막을 형성하는 것을 특징으로 하는 것이다. 상기 방법에 의하면, 단시간의 처리로 유기 반도체 박막의 특성을 향상시킬 수 있다. 또한, 상기 방법에 있어서는, 초음파 진동 부여 종료 후의 냉각 과정에 유기 반도체 재료에 대하여 압력을 가한 경우라도, 냉각 과정에서의 상(相) 변화 등에 의해 유기 반도체 박막에 균열이 생기는 일이 일어나기 어렵다.
유기 반도체 재료에 대하여 열 및 압력을 가하면서 박막화하는 방법으로서는, 비특허문헌 1에 있는 열 프레스법, 특허문헌 4에 있는 바와 같은 열 롤에 의해 라미네이트 처리하는 방법 및 유기 반도체 재료에 대하여 압력을 가하면서 초음파 진동을 부여하는 방법 등을 들 수 있지만, 스루풋를 고려하면 열 롤에 의해 라미네이트 처리하는 방법 및 유기 반도체 재료에 대하여 압력을 가하면서 초음파 진동을 부여하는 방법이 바람직하다.
유기 반도체 재료에 대하여 열 및 압력을 가하면서 박막화하는 방법의 일 예인 열 롤을 이용한 라미네이트 처리하는 방법에서는, 열 롤로 이루어지는 일반적인 열 라미네이터를 사용할 수 있다. 그러한 일반적인 열 라미네이터의 예를 도 2에 나타낸다. 도 2에 나타내는 바와 같이, 본 예의 열 라미네이터(30)는, 유기 반도체 재료를 포함하는 피처리물(34)에 대하여 열 및 압력을 가하기 위한 한 쌍의 열 롤(31) 및 한 쌍의 열 롤(32)과, 피처리물(34)을 열 라미네이터(30) 외부로 보내는 피드 롤(33)을 구비하고 있다.
도 2에 나타내는 일반적인 열 라미네이터(30)를 사용하는 경우, 유기 반도체 재료를 포함하는 피처리물(유기 반도체 재료 단독, 유기 반도체 재료와 기재의 조합, 유기 반도체 재료와 보호 필름 또는 보호층의 조합, 또는 유기 반도체 재료와 기재와 보호 필름 또는 보호층의 조합)(34)을 한 쌍의 열 롤(31) 사이 및 한 쌍의 열 롤(32) 사이에 협지하고, 열 롤(31·32)의 접촉부의 가열과 한 쌍의 열 롤(31·32) 사이의 닙압(nip pressure)을 이용하여 유기 반도체 재료를 박막화할 수 있다. 박막화 후, 피처리물(34)은 피드 롤(33)을 거쳐 열 라미네이터(30) 외부로 보내진다.
본 발명의 유기 반도체 디바이스의 제조 방법의 일 예인 가압하면서 초음파 처리를 행하는 방법에서는, 포장 필름의 압착 등에 사용되는 일반적인 초음파 용착기(초음파 웰더)를 이용하는 방법을 들 수 있다. 일반적인 초음파 용착기를 사용하는 경우, 유기 반도체 재료를 포함하는 피처리물의 상방으로부터 초음파 용착기에 의해 유기 반도체 재료에 대하여 압력을 가하면서 초음파 진동을 부여하고, 초음파 진동에 의해 발생한 마찰열과 압력을 이용하여 유기 반도체 재료를 박막화할 수 있다. 일반적인 초음파 용착기는, 피처리물로 눌러대어져 피처리물에 압력을 가함과 함께 초음파 진동을 부여하기 위한 혼(horn)을 가압 부재로서 구비하고 있다.
그러한 일반적인 초음파 용착기의 예를 도 3에 나타낸다. 도 3에 나타내는 바와 같이, 본 예의 초음파 용착기(40)는, 초음파를 발진하는 초음파 발진기(제너레이터)(41)와, 초음파 진동을 발하기 위한 초음파 진동자(컨버터)(42)와, 초음파 진동을 증폭하기 위한 부스터(43)와, 혼(44)과, 피처리물에 압력을 가하기 위한 가압 기구(프레스 유닛)(45)와, 그 위에 피처리물이 배치되는 가열 스테이지(46)를 구비하고 있다. 가압 기구(45)는, 초음파 진동자(42), 부스터(43) 및, 혼(44)이 부착된 아암부(45a)와, 아암부(45a)를 연직 방향 상하로 미끄럼 이동 가능하게 지지하는 지주(45b)를 구비하고 있다. 가열 스테이지(46)는, 가열 스테이지(46)의 상면을 소정 온도로 가열하기 위한 히터(46a)를 구비하고 있다.
이들 박막화 공정에서는, 유기 반도체 재료를 단독으로 피처리물로서 사용해도 좋지만, 유기 반도체 재료를 기재 상에 배치하여 이루어지는 것을 피처리물로서 사용하고, 기재 상의 유기 반도체 재료에 대하여 상기 처리를 실시하는 것이 보다 바람직하다. 본 발명의 방법에서는, 기재 상의 유기 반도체 재료에 대하여 상기 처리를 실시함으로써 미크론, 서브미크론 오더의 유기 반도체 재료의 분체가, 수10 내지 수100 나노미터의 유기 반도체 박막이 됨과 동시에 결정의 재배향이 일어나 결정의 방위를 균일화할 수 있다.
또한, 패터닝 공정에 있어서 유기 반도체 재료를 산포했을 때에 유기 반도체 재료의 산포되는 위치가 유기 반도체 박막을 형성하고자 하는 소망하는 위치(예를 들면, 유기 박막 트랜지스터를 제조하는 경우에는, 기재 상에 있어서의 소스 전극과 드레인 전극의 사이의 위치)로부터 다소 어긋났다고 해도, 박막화 공정에 의해 유기 반도체 재료가 기재 표면 방향으로 확대될 수 있기 때문에, 소망하는 위치에 유기 반도체 박막을 형성할 수 있다.
유기 반도체 재료의 박막화 공정에서는, 한 쌍의 기재의 사이에 유기 반도체 재료를 사이에 끼운 것을 피처리물로서 사용하고, 한 쌍의 기재의 사이에 끼워진 유기 반도체 재료에 대하여 상기 처리를 실시하는 것이 더욱 바람직하다. 즉, 유기 반도체 재료의 박막화 공정에서는, 예를 들면, 1매의 기재 상에 패터닝된 유기 반도체 재료 상에 다른 1매의 기재를 올려놓아 유기 반도체 재료를 한 쌍의 기재의 사이에 협지하고, 당해 올려놓은 기재의 상부로부터 열 및 압력을 동시에 부여함으로써 유기 반도체 재료를 박막화하는 것이 더욱 바람직하다. 이에 따라, 상기 처리시에, 유기 반도체 재료가 박막화에 사용하는 접촉부(열 롤이나 초음파 진동 장치)나 스테이지 등에 부착되는 것을 회피할 수 있음과 함께, 냉각 과정에서의 상 변화 등에 의해 유기 반도체 박막에 균열이 생기는 것을 회피할 수 있다. 상기 기재로서는, 후단에서 유기 박막 트랜지스터(10A 및 10B)를 구성하는 기재(1 및 1')의 예로서 든 유리 등의 무기 기판이나 각종의 수지 필름, 이들의 위에 전극 및/또는 절연층을 형성한 것 등을 들 수 있지만, 수지 필름인 것이 바람직하다.
유기 반도체 재료에 대하여 압력을 가하는 방법은 특별히 한정되지 않지만, 유기 반도체 재료에 대하여 직접 또는 보호 필름 혹은 보호층을 개재하여 열 롤(예를 들면 도 2에 있어서의 31 및 32)의 닙압을 이용하는 방법 혹은 가압 부재(예를 들면 도 3에 있어서의 44)를 눌러대는 방법이 적합하다. 유기 반도체 재료에 대하여 보호 필름 또는 보호층을 개재하여 가압하는 경우, 유기 반도체 재료를 기재와 보호 필름 또는 보호층의 사이에 협지한 것을 피처리물로서 사용하고, 기재 상의 유기 반도체 재료에 대하여 보호 필름 또는 보호층을 개재하여 가압 부재를 눌러대는 것이 보다 바람직하다. 이에 따라, 균일한 두께의 유기 반도체 박막을 형성할 수 있다. 여기에서 이용되는 보호 필름 또는 보호층은, 기재와 동일해도 상이해도 좋다. 또한, 유기 반도체 박막을 형성 후에 보호층으로부터 박리하기 위해, 이형재의 위에 보호층을 적층한 필름을 이형재가 유기 반도체 재료에 접하도록 유기 반도체 재료 상에 형성할 수도 있다. 상기 보호 필름 또는 보호층에 대해서는, 후술한다.
유기 반도체 재료에 대하여 열 및 압력을 가하여 박막화할 때(이하, 적절히, 「박막화 처리시」라고 칭함)에 있어서의 유기 반도체 재료의 온도는, 유기 반도체 재료의 종류에 따라서 설정된다. 유기 반도체 재료가 상 전이점(상 전이 온도)을 갖는 경우, 유기 반도체 재료의 상 전이점에 대하여 0∼＋80℃의 범위 내로 박막화 처리시의 유기 반도체 재료의 온도를 조정하는 것이 바람직하다. 또한, 유기 반도체 재료를 기재와 조합하여 사용하는 경우, 박막화 처리시의 유기 반도체 재료의 온도를, 사용하는 기재의 유리 전이점(유리 전이 온도)보다도 낮은 온도로 설정하는 것이 바람직하고, 유기 반도체 재료의 상 전이점과 기재의 유리 전이점의 조합에 의해 박막화 처리시의 유기 반도체 재료의 온도의 최적의 온도 범위가 설정된다.
유기 반도체 재료를 박막화하기 위해서는, 유기 반도체 재료의 온도는, 유기 반도체 재료의 상 전이점(즉 액정 전이점, 유리 전이점, 융점 등)을 초과하는 온도로 하는 것이 바람직하다. 이 경우, 그 조건하에서는, 유기 반도체 재료가 박막화 처리시에 고상으로부터 액정상, 유리상, 액상 등으로 상 전이(상 변화)하여, 유동성을 갖게 되고, 주어진 압력에 의해 박막화된다. 이 경우, 초음파 진동의 부여를 종료한 후의 냉각 과정에 있어서 유기 반도체 재료가 재결정화하여, 유기 반도체 박막이 얻어진다. 즉, 본 발명의 유기 반도체 박막의 형성 공정에서는, 고상의 유기 반도체 재료를 상 전이시킨 후에 유기 반도체 재료를 재결정화함으로써, 유기 반도체 재료를 박막화하는 것이 바람직하다. 이에 따라, 고상의 유기 반도체 재료를 상 전이시킴으로써, 유기 반도체 재료의 유동성이 높아지기 때문에, 유기 반도체 재료가 박막화하기 쉬워진다. 유기 반도체 재료에 대하여 열 및 압력의 부여를 종료하면, 유기 반도체 재료의 온도는 급격하게 저하되어, 유기 반도체 재료의 재배향 및 재결정화가 일어난다. 이와 같이 하여 얻어진 유기 반도체 박막은, 일반적인 용액 프로세스로 얻어지는 유기 반도체 박막에 비해 결정립 사이에 크랙이 발생하기 어렵다. 또한, 박막화 처리시에 유기 반도체 재료의 상 전이가 일어나지 않는 경우라도, 유기 반도체 재료가 초음파 진동에 의해 가열된 상태에서 충분한 압력을 받음으로써, 박막화가 일어날 수 있다.
상기 박막화 공정에 있어서는, 유기 반도체 재료의 결정이 재배향하여 결정의 방위가 균일화된다고 생각되는 것이 하나의 특징이다. 이 때문에, 이들 유기 반도체 재료 중에서도, 특히 결정성을 갖는 유기 반도체 재료를 이용했을 때는, 예를 들면 이동도 등의 반도체 특성이 우수한 유기 반도체 디바이스를 단시간에 용이하게 얻을 수 있다.
전술의 유기 반도체 재료를 산포하는 공정 및 열 및 압력을 부여함으로써 유기 박막을 형성하는 공정을 거쳐, 용매를 사용하지 않고, 유기 반도체 디바이스에 사용하는 유기 박막을 형성할 수 있다.
상기 패터닝 공정의 바람직한 태양으로서, 유기 반도체 재료 및 캐리어 입자를 포함하는 대전한 분체로부터 자성에 의해 캐리어 입자만을 분리하고, 기재 상으로 대전한 유기 반도체 재료만을 산포하는 방법을 들 수 있다.
여기에서 말하는 캐리어 입자란 자성 재료로 이루어지는 입자이고, 당해 캐리어 입자로서는, 철, 페라이트, 마그네타이트 등의 금속, 이들 금속과 알루미늄, 납 등의 금속의 합금 등 공지의 자성 재료로 이루어지는 자성 입자를 들 수 있고, 페라이트 입자가 바람직하다. 또한, 상기의 자성 재료로 이루어지는 자성 입자의 표면을 수지 등으로 피복한 것, 수지 중에 자성 미(微)분말을 분산한 것 등을 캐리어 입자로서 이용할 수도 있다. 가장 간편한 캐리어 입자로서 일반사단법인 일본화상학회로부터 시판되고 있는 표준 캐리어 등을 들 수 있다. 캐리어 입자의 평균 입자경은 통상 50∼200㎛이다. 유기 반도체 재료와 캐리어 입자를 예를 들면 3 내지 15:97 내지 85의 질량비로 혼합한 후, 교반, 진탕 등에 의해 유기 반도체 재료를 마찰 대전시킬 수 있다.
또한, 유기 반도체 재료를, 미리 제트 밀, 비즈 밀, 볼 밀 등의 분쇄기에 의해, 1∼20㎛의 입경으로 분쇄하고, 그 후, 얻어진 유기 반도체 재료의 분체를 캐리어 입자와 혼합할 수도 있다. 유기 반도체 재료의 분체를 캐리어 입자와 혼합한 후, 교반·진탕시킴으로써, 유기 반도체 재료가 정 혹은 부로 대전하고, 캐리어 입자 상에 정전기력에 의해 유기 반도체 재료의 분체가 부착된다.
본 발명의 제조 방법으로 제조되는 유기 반도체 디바이스는, 유기 반도체 박막을 포함하는 반도체층을 한 쌍의 전극으로 사이에 끼운 구성이면 특별히 한정되지 않지만, 유기 박막 트랜지스터인 것이 바람직하다. 본 발명의 제조 방법으로 제조되는 유기 반도체 디바이스는, 소스 전극 및 드레인 전극의 2개의 전극이 유기 반도체 박막을 포함하는 반도체층에 접하고 있고, 그들 소스 전극 및 드레인 전극의 사이에 흐르는 전류를, 게이트 절연층을 개재하여 게이트 전극이라고 칭해지는 다른 1개의 전극에 인가하는 전압으로 제어하는 구성의 유기 박막 트랜지스터인 것이 보다 바람직하다. 즉, 본 발명의 제조 방법으로 제조되는 유기 반도체 디바이스로서는, 서로 이간하도록 설치된 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극의 사이에 설치된 유기 반도체 재료로 이루어지는 유기 반도체 박막을 포함하는 반도체층과, 상기 반도체층에 대향하도록 설치된 게이트 전극과, 상기 반도체층과 상기 게이트 전극의 사이에 설치된 절연층(게이트 절연층)을 구비하는 유기 전계 효과 트랜지스터인 유기 박막 트랜지스터가 보다 바람직하다. 상기 유기 전계 효과 트랜지스터는, 상기 소스 전극, 드레인 전극, 반도체층, 게이트 전극 및, 절연층을 기재 상에 구비하는 것이 더욱 바람직하다.
본 발명의 제조 방법으로 제조되는 유기 박막 트랜지스터의 태양예를 도 11(a) 및 도 11(b)에 나타낸다.
도 11(a)에 나타내는 유기 박막 트랜지스터(10A)는, 보텀 게이트형 유기 전계 효과 트랜지스터라고 칭해지는 것이다. 유기 박막 트랜지스터(10A)는, 기재(1)와, 기재(1) 상에 적층된 게이트 전극(2)과, 게이트 전극(2)의 상면(기재(1)에 대향하는 면의 이면) 상에 적층된 게이트 절연층(3)과, 게이트 절연층(3)의 상면의 일부 위에 서로 이간하도록 설치된 소스 전극(5) 및 드레인 전극(6)과, 게이트 절연층(3)의 상면(단 소스 전극(5) 및 드레인 전극(6)이 설치되어 있는 부분을 제외함)의 위에 설치된 유기 반도체 재료로 이루어지는 유기 반도체 박막을 포함하는 반도체층(4)을 구비하고 있다.
도 11(b)에 나타내는 유기 박막 트랜지스터(10B)는, 유기 전계 효과 트랜지스터이고, 기재(1')와, 기재(1') 상에 적층된 게이트 절연층(3')과, 게이트 절연층(3')의 상면(기재(1')에 대향하는 면의 이면)의 일부 위에 서로 이간하도록 설치된 소스 전극(5) 및 드레인 전극(6)과, 게이트 절연층(3')의 상면(단 소스 전극(5) 및 드레인 전극(6)이 설치되어 있는 부분을 제외함)의 위에 설치된 유기 반도체 재료로 이루어지는 유기 반도체 박막을 포함하는 반도체층(4)과, 반도체층(4)의 상면 상에 설치된 게이트 절연층(3)과, 게이트 절연층(3)의 상면 상에 적층된 게이트 전극(2)과, 게이트 전극(2)의 상면 상에 적층된 기재(1)를 구비하고 있다. 또한, 유기 박막 트랜지스터(10B)에서는, 기재(1') 및 게이트 절연층(3')의 한쪽을 생략해도 좋다. 또한, 본 발명의 유기 박막 트랜지스터는, 유기 박막 트랜지스터(10B)로부터 기재(1') 및 게이트 절연층(3')의 양쪽을 제거한 구조(톱 게이트형 유기 전계 효과 트랜지스터라고 칭해짐)의 유기 박막 트랜지스터라도 좋다.
다음으로, 도 11(a) 및 도 11(b)에 나타나는 본 발명의 제조 방법으로 제조되는 유기 박막 트랜지스터의 태양예에 있어서의 각 구성 요소에 대해서 설명한다.
기재(1 및 1')로서는, 유리 등의 무기 기판 외에, 수지 필름을 사용할 수 있다. 기재(1 및 1')는, 유기 박막 트랜지스터(10A 및 10B)의 플렉시블성을 고려하면, 수지 필름인 것이 바람직하다. 상기 수지 필름을 구성하는 수지로서는, 예를 들면, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르술폰, 폴리아미드, 폴리이미드, 폴리카보네이트, 셀룰로오스트리아세테이트, 폴리에테르이미드 등을 들 수 있다. 기재(1 및 1')의 종류는, 가압 및 초음파 진동 부여시에 있어서의 프로세스 온도에 따라서 선택된다. 또한, 이들 기재(1 및 1') 표면의 평활성을 높이기 위해 기재(1 및 1')의 위에 평탄화층을 가져도 좋다. 상기 수지 필름을 구성하는 수지 중에는, 금속 밀착성이나 내구성을 향상시키기 위해, 나노 오더(예를 들면 5㎚)의 평균 입자경을 갖는 무기 산화물 입자(예를 들면 실리카 입자)를 분산시켜도 좋다. 이들 기재(1 및 1')로서는, 유리 전이점이 100℃ 이상인 것이 바람직하고, 유리 전이점이 150℃ 이상인 것이 더욱 바람직하다. 기재(1 및 1')의 두께는, 통상은 1㎛∼10㎜이고, 바람직하게는 5㎛∼3㎜이다.
기재(1)로서 수지 필름을 사용한 경우, 유기 박막 트랜지스터의 굽힘 내성을 고려하여, 유기 박막 트랜지스터(10B)와 같이 기재(1 및 1')로 반도체층(4)을 사이에 끼우는 구성으로 해도 좋다. 이 구성의 경우, 2종류의 기재(1 및 1')의 재질을 동일하게 하는 것이 바람직하다. 이러한 수지 필름으로 이루어지는 기재(1 및 1')를 이용함으로써 유기 박막 트랜지스터에 가요성을 갖게 할 수 있어, 높은 굽힘 내성을 갖는 플렉시블하고 경량인 유기 박막 트랜지스터를 실현할 수 있어, 유기 박막 트랜지스터의 실용성이 향상된다.
소스 전극(5), 드레인 전극(6) 및, 게이트 전극(2)에는, 도전성 재료(도전성을 갖는 재료)가 이용된다. 상기 도전성 재료로서는, 예를 들면, 백금, 금, 은, 알루미늄, 크롬, 텅스텐, 탄탈, 니켈, 코발트, 구리, 철, 납, 주석, 티탄, 인듐, 팔라듐, 몰리브덴, 마그네슘, 칼슘, 바륨, 리튬, 칼륨, 나트륨 등의 금속 및 그들을 포함하는 합금; InO2, ZnO2, SnO2, ITO(산화 인듐 주석) 등의 도전성 무기 산화물; 폴리아닐린, 폴리피롤, 폴리티오펜(PEDOT·PSS 등), 폴리아세틸렌, 폴리파라페닐렌비닐렌, 폴리디아세틸렌 등의 도전성 고분자 화합물; 카본 나노 튜브, 그라파이트 등의 탄소 재료, 등을 사용할 수 있다. 소스 전극(5), 드레인 전극(6) 및, 게이트 전극(2)의 접촉 저항을 저하시키기 위해, 위에서 든 각종의 재료에 산화 몰리브덴을 도핑하거나, 상기 금속에 티올 등에 의한 처리를 하거나 해도 좋다. 또한, 상기 도전성 재료로서, 위에서 든 각종의 재료에 카본 블랙을 분산한 도전성의 복합 재료나, 금, 백금, 은, 구리 등의 금속 등의 입자를 위에서 든 각종의 재료(단, 입자와 상이한 재료)에 분산한 도전성의 복합 재료도 이용할 수 있다. 유기 박막 트랜지스터(10A 및 10B)를 동작시킬 때에는 게이트 전극(2), 소스 전극(5) 및, 드레인 전극(6)에는 배선이 연결된다. 배선도, 게이트 전극(2), 소스 전극(5) 및, 드레인 전극(6)의 재료와 거의 동일한 재료로 제작된다. 소스 전극(5), 드레인 전극(6), 게이트 전극(2)의 두께는, 그의 재료에 따라 상이하지만, 통상 1㎚∼10㎛이고, 바람직하게는 10㎚∼5㎛이고, 보다 바람직하게는 30㎚∼1㎛이다.
게이트 절연층(3 및 3')은, 절연성 재료(절연성을 갖는 재료)의 층이다. 상기 절연성 재료로서는, 예를 들면, 폴리파라자일릴렌, 폴리메틸메타크릴레이트 등의 폴리아크릴레이트(아크릴 수지), 폴리스티렌, 폴리비닐페놀, 폴리아미드, 폴리이미드, 폴리카보네이트, 폴리에스테르, 폴리비닐알코올, 폴리아세트산 비닐, 폴리우레탄, 폴리술폰, 불소계 수지, 에폭시 수지, 페놀 수지 등의 폴리머 및 이들을 조합한 공중합체; 이산화 규소, 산화 알루미늄, 산화 티탄, 산화 탄탈 등의 무기 산화물; SrTiO3, BaTiO3 등의 강유전성 무기 산화물; 질화 규소, 질화 알루미늄 등의 무기 질화물; 무기 황화물; 무기 불화물 등의 유전체의 입자를 폴리머 중에 분산시킨 재료 등을 사용할 수 있다. 게이트 절연층(3)에 사용하는 절연성 재료는, 가압 및 초음파 진동 부여에 의한 대미지의 유무를 미리 확인하는 것이 바람직하고, 기재(1)와 동일하게, 열적인 안정성이 요구되는 것 외에, 가압 및 초음파 진동 부여의 처리 후의 절연 파괴 등도 고려할 필요가 있다. 게이트 절연층(3 및 3')의 두께는, 그것에 사용하는 절연성 재료에 따라 상이하지만, 통상 10㎚∼10㎛이고, 바람직하게는 50㎚∼5㎛이고, 보다 바람직하게는 100㎚∼1㎛이다. 도 11(b)에서 나타내는 바와 같은 반도체층(4)을 2매의 기재(1 및 1')의 사이에 끼우는 구성을 갖는 유기 박막 트랜지스터(10B)의 경우, 게이트 절연층(3 및 3')은, 유기 박막 트랜지스터(10B)의 굽힘 내성을 고려하여, 동일한 재질로 하는 것이 바람직하다.
반도체층(4)은, 전술한 유기 반도체 재료로 이루어지는 유기 반도체 박막을 포함하고 있다. 반도체층(4)을 구성하는 반도체 재료로서, 전술한 유기 반도체 재료를 단독으로 이용해도 좋고, 전술한 유기 반도체 재료를 다른 반도체 재료와 조합하여 이용해도 좋다. 유기 박막 트랜지스터(10A 및 10B)의 특성을 개선하기 위해, 필요에 따라서 각종 첨가제를, 반도체층(4)을 구성하는 반도체 재료에 혼합해도 좋다. 반도체층(4)의 두께는, 필요한 기능을 잃지 않는 범위에서, 얇을수록 바람직하다. 유기 박막 트랜지스터(10A 및 10B)에 있어서는, 반도체층(4)이 소정 이상의 두께를 갖고 있으면 유기 박막 트랜지스터(10A 및 10B)의 특성은 반도체층(4)의 두께에 의존하지 않지만, 반도체층(4)의 두께가 두꺼워지면 누설 전류가 점차 증가하는 경우가 많다. 반대로 반도체층(4)의 두께가 지나치게 얇으면, 반도체층(4) 중에 전하의 통로(채널)를 형성할 수 없게 되기 때문에, 반도체층(4)이 적절한 두께를 갖고 있는 것이 필요하다. 유기 박막 트랜지스터(10A 및 10B)가 필요한 기능을 나타내기 위한 반도체층(4)의 두께는, 통상 1㎚∼5㎛이고, 바람직하게는 10㎚∼1㎛이고, 보다 바람직하게는 10㎚∼500㎚이다.
본 발명의 제조 방법으로 제조되는 유기 박막 트랜지스터에서는, 전술한 각 구성 요소의 사이나, 전술한 각 구성 요소의 노출된 표면에 필요에 따라서 다른 층을 형성해도 좋다. 예를 들면, 유기 박막 트랜지스터(10A)에 있어서의 반도체층(4) 상에 직접 또는 다른 층을 개재하여, 유기 박막 트랜지스터(10A)를 보호하기 위한 박막 트랜지스터 보호층을 형성해도 좋다. 이에 따라, 유기 박막 트랜지스터의 전기적 특성에 대한 습도 등의 외기의 영향을 작게 하여, 유기 박막 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 또한, 유기 박막 트랜지스터의 온/오프비 등의 전기적 특성을 향상시킬 수 있다.
상기 박막 트랜지스터 보호층을 구성하는 재료로서는, 특별히 한정되지 않지만, 예를 들면, 에폭시 수지, 폴리메틸메타크릴레이트 등의 아크릴 수지, 폴리우레탄, 폴리이미드, 폴리비닐알코올, 불소 수지, 폴리올레핀 등의 각종 수지; 산화 규소, 산화 알루미늄 등의 무기 산화물; 및 질화 규소 등의 질화물 등의 유전체 등이 바람직하고, 산소의 투과율, 수분의 투과율 및, 흡수율이 작은 수지(폴리머)가 보다 바람직하다. 상기 박막 트랜지스터 보호층을 구성하는 재료로서, 유기 EL 디스플레이용으로 개발되어 있는 가스 배리어성 보호 재료도 사용할 수 있다. 박막 트랜지스터 보호층의 두께는, 그의 목적에 따라서 임의의 두께를 채용할 수 있지만, 통상 100㎚∼1㎜이다.
본 발명의 유기 반도체 디바이스의 제조 방법에서는, 예를 들면, 절연층 및 전극이 그 위에 형성된 기재 상에 유기 반도체 재료를 상기의 전압 인가의 제어에 의해 산포하고, 유기 반도체 재료에 대하여 열 및 압력을 가하면서 박막화함으로써 유기 반도체 디바이스를 제조한다.
본 발명의 유기 반도체 디바이스의 제조 방법은, 상기 유기 반도체 디바이스가, 서로 이간하도록 설치된 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극의 사이에 설치된 유기 반도체 재료로 이루어지는 유기 반도체 박막을 포함하는 반도체층과, 상기 반도체층에 대향하도록 설치된 게이트 전극과, 상기 반도체층과 상기 게이트 전극의 사이에 설치된 절연층을 기재 상에 구비하는 유기 전계 효과 트랜지스터인 유기 박막 트랜지스터인 경우, 유기 반도체 박막을 형성시키기 전에, 상기 기재 상에 유기 반도체 재료를 포함하는 대전한 분체를 패터닝하는 공정을 실시하는 것이 바람직하다. 이 제조 방법으로는, 도 11(a)에 나타내는 유기 박막 트랜지스터(10A)나, 도 11(b)에 나타내는 유기 박막 트랜지스터(10B)를 제조할 수 있다.
여기에서는, 2종류의 기판을 이용한 도 11(b)의 태양예의 유기 박막 트랜지스터(10B)에 기초하여, 본 발명의 유기 반도체 디바이스의 제조 방법을 상세하게 설명한다. 첫번째의 기판(「게이트 기판」이라고 칭함)은, 기재(1) 상에 게이트 전극(2) 및 게이트 절연층(3)을 적층한 것이다. 다른 쪽의 기판(소스·드레인 기판이라고 칭함)은, 기재(1') 상에 게이트 절연층(3') 및 소스 전극(5)과, 드레인 전극(6)을 적층한 것이다. 또한, 이하의 설명에서는, 반도체층(4)이 유기 반도체 박막만으로 이루어지는 경우에 대해서 설명한다.
(게이트 기판의 작성)
[기재(1 및 1')의 처리]
게이트 기판은, 상기에서도 설명한 기재(1) 상에 게이트 전극(2) 및 게이트 절연층(3)을 형성함으로써 제작된다. 기재(1)의 표면에는, 기재(1) 상에 적층하는 각 층의 젖음성(적층의 용이함)을 향상시키기 위해 표면 처리(세정 처리)를 행해도 좋다. 표면 처리의 예로서는, 염산, 황산, 아세트산 등에 의한 산 처리; 수산화 나트륨, 수산화 칼륨, 수산화 칼슘, 암모니아 등에 의한 알칼리 처리; 오존 처리; 불소화 처리; 산소나 아르곤 등의 플라즈마에 의한 플라즈마 처리; 랭뮤어·블로젯막의 형성 처리; 코로나 방전 등의 전기적 처리 등을 들 수 있다.
[게이트 전극(2)의 형성]
상기의 도전성 재료(전극 재료)를 이용하여 기재(1) 상에 게이트 전극(2)을 형성한다. 게이트 전극(2)을 형성하는 방법으로서는, 예를 들면 진공 증착법, 스퍼터법, 도포법, 열 전사법, 인쇄법, 졸겔법 등을 들 수 있다. 도전성 재료의 성막시 또는 성막 후, 도전성 재료가 소망하는 형상이 되도록 필요에 따라서 패터닝을 행하는 것이 바람직하다. 패터닝의 방법으로서, 각종의 방법을 사용할 수 있지만, 예를 들면 포토레지스트의 패터닝과 에칭을 조합한 포토리소그래피법 등을 들 수 있다. 또한, 패터닝의 방법으로서, 잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄, 볼록판 인쇄 등의 인쇄법, 마이크로 컨택트 프린팅법 등의 소프트 리소그래피법 및, 이들 수법을 복수 조합한 수법을 이용하는 것도 가능하다. 인쇄법에 의해 형성된 전극은, 소망하는 도전율에 도달할 때까지 열, 빛 등의 에너지를 줌으로써, 소성된다.
[게이트 절연층(3)의 형성]
다음으로, 상기의 절연성 재료를 이용하여, 기재(1) 상에 형성된 게이트 전극(2) 상에 게이트 절연층(3)을 형성한다(도 11(b) 참조). 게이트 절연층(3)의 형성 방법으로서는, 예를 들면, 스핀 코팅법, 스프레이 코팅법, 딥 코팅법, 캐스트법, 바 코팅법, 블레이드 코팅법 등의 도포법; 스크린 인쇄법, 오프셋 인쇄법, 잉크젯법 등의 인쇄법; 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터 빔법, 이온 플레이팅법, 스퍼터링법, 대기압 플라즈마법, CVD(화학 기상 성장)법 등의 드라이 프로세스법, 등을 들 수 있다. 게이트 절연층(3)에는 표면 처리를 행해도 좋다. 게이트 절연층(3)에 표면 처리를 행함으로써, 그 후에 성막되는 반도체층(4)과 게이트 절연층(3)의 계면 부분에 있어서의 분자 배향이나 결정성이 제어되기 쉬워짐과 함께, 기재(1)나 게이트 절연층(3) 상의 트랩 부위가 저감됨으로써, 유기 박막 트랜지스터(10B)의 캐리어 이동도 등의 특성이 개량되는 것으로 생각된다. 트랩 부위란, 미처리의 기재(1)나 게이트 절연층(3) 중에 존재하는 예를 들면 수산기와 같은 관능기를 가리키고, 이러한 관능기가 기재(1)나 게이트 절연층(3) 중에 존재하면, 전자가 당해 관능기로 끌어당겨지고, 이 결과로서 유기 박막 트랜지스터(10B)의 캐리어 이동도가 저하된다. 따라서, 기재(1)나 게이트 절연층(3) 중의 트랩 부위를 저감하는 것도, 유기 박막 트랜지스터(10B)의 캐리어 이동도 등의 특성의 개량에는 유효한 경우가 있다.
(소스·드레인 기판의 작성)
[기재(1')의 처리]
소스·드레인 기판은, 상기에서도 설명한 기재(1') 상에 게이트 절연층(3'), 소스 전극(5) 및, 드레인 전극(6)을 형성함으로써 제작된다. 기재(1')의 표면에는, 기재(1)의 표면과 동일하게, 전술한 표면 처리를 행해도 좋다.
[게이트 절연층(3')의 형성]
다음으로, 상기의 절연성 재료를 이용하여, 기재(1') 상에 게이트 절연층(3')을 형성한다(도 11(b) 참조). 게이트 절연층(3')의 형성 방법으로서는, 게이트 절연층(3)의 형성 방법과 동일한 방법을 이용할 수 있다. 게이트 절연층(3')에도, 게이트 절연층(3)과 동일하게, 표면 처리를 행해도 좋다.
[소스 전극(5) 및 드레인 전극(6)의 형성]
다음으로, 상기의 도전성 재료를 이용하여 게이트 절연층(3') 상에 소스 전극(5) 및 드레인 전극(6)을 형성한다. 소스 전극(5) 및 드레인 전극(6)의 재료는, 동일해도, 상이해도 좋다. 소스 전극(5) 및 드레인 전극(6)을 형성하는 방법으로서는, 게이트 전극(2)의 형성 방법과 동일한 방법을 이용할 수 있다. 소스 전극(5) 및 드레인 전극(6)을 구성하는 도전성 재료에는, 소스 전극(5) 및 드레인 전극(6)의 접촉 저항을 저하시키기 위해, 산화 몰리브덴 등을 도핑해도 좋다. 소스 전극(5) 및 드레인 전극(6)이 금속으로 구성되는 경우에는, 그 금속에 티올 등에 의한 처리를 해도 좋다. 산화 몰리브덴이나 티올 등은, 도전성 재료의 성막 방법과 동일한 방법에 의해 소스 전극(5) 및/또는 드레인 전극(6) 상에 적층할 수 있다.
[소스·드레인 기판 상으로의 유기 반도체 재료의 산포]
다음으로, 분체 패터닝 장치(20)를 이용하여 유기 반도체 재료를 소스·드레인 기판 상에 산포한다. 산포하는 방법은 전술한 대로, 대전한 유기 반도체를 포함하는 분체를 보존유지한 홀더(22)에 유기 반도체와 동(同)극성의 전압 혹은 기재측의 전극(23)에 유기 반도체의 전하와 역극성의 전압을 외부 전압으로부터 걺으로써 정전력에 의해 홀더(22)로부터 유기 반도체 재료가 떨어져, 스테이지(25)에 고정된 기재(21) 상으로 산포된다.
대전한 유기 반도체 재료를 보존유지하는 홀더는 자석인 것이 바람직하다. 유기 반도체 재료를 대전시키기 위해 자성을 갖는 캐리어 입자를 사용한 경우, 캐리어 입자는 홀더인 자석에 보존유지되기 때문에 기재 상으로 산포되지 않고, 자성이 없는 유기 반도체 재료만을 정전력에 의해 기재 상으로 산포할 수 있다. 그 때문에, 유기 반도체 디바이스로서의 기능에 영향을 줄 수 있는 캐리어 입자를 분리할 수 있다.
상기 패터닝 공정에서는, 상기 소스 전극, 상기 게이트 전극, 또는 그들의 근방의 위치에 분체를 패터닝할 수 있다. 또한, 유기 반도체 재료는, 소스·드레인 기판 상에 있어서의 소스 전극(5)과 드레인 전극(6)의 사이의 영역(채널) 상 또는 그의 근방에 산포할 수 있다. 유기 반도체 재료를 산포하는 위치는, 유기 반도체 재료의 양에도 따르지만, 양호한 유기 반도체 박막을 얻기 위해서는, 전극 상 등의 채널 근방에 유기 반도체 재료를 패터닝하는 편이 바람직하다.
[반도체층(4)의 형성 및 유기 박막 트랜지스터(10B)의 작성]
다음으로, 게이트 기판을, 유기 반도체 재료가 그 위에 배치된 소스·드레인 기판에 서로 겹친다. 이와 같이 하여 얻어진 소스·드레인 기판 및 게이트 기판의 사이에 유기 반도체 재료를 협지한 것을 사용하고, 유기 반도체 재료에 대하여 게이트 기판을 개재하여 상기의 박막화 처리를 실시함으로써, 에너지를 유기 반도체 재료에 부여한다. 이에 따라, 유기 반도체 재료가 박막화되어 유기 반도체 박막으로 이루어지는 반도체층(4)이 채널로서 형성됨과 동시에, 소스·드레인 기판과 게이트 기판이 압착되어, 유기 박막 트랜지스터(10B)가 완성된다. 이 박막화 처리의 조건으로서, 전술의 유기 반도체 박막의 형성 방법과 동일한 조건을 이용하여 유기 박막 트랜지스터(10B)가 제조된다. 종래와 같은 장시간의 베이킹 공정을 필요로 하지 않고, 가압 및 초음파 진동 부여의 조건을 최적화하면, 매우 짧은 시간에 유기 반도체 박막을 형성할 수 있다.
일반적으로, 유기 박막 트랜지스터의 동작 특성은, 반도체층의 캐리어 이동도 및 전도도, 절연층의 정전 용량, 소자 구성(소스 전극과 드레인 전극의 사이의 거리, 소스 전극 및 드레인 전극의 폭, 절연층의 두께 등) 등에 의해 정해진다. 높은 캐리어 이동도를 갖는, 유기 반도체 재료로 이루어지는 반도체층(4)을 얻기 위해서는, 유기 반도체 재료가 일정 방향으로 배향 질서를 갖는(결정의 방위가 균일화하여, 보다 많은 결정이 일정 방향으로 배향하는) 것이 요구된다. 본 발명의 유기 반도체 디바이스의 제조 방법에 있어서 박막화 공정을 추가로 포함하는 제조 방법에서는, 열 및 압력의 부가의 종료 후의 유기 반도체 재료가 냉각되는 과정에서 유기 반도체 재료의 결정이 재배향하여, 일정 방향으로 배향 질서를 갖는 유기 반도체 재료로 이루어지는 반도체층(4)을 얻을 수 있다. 또한, 2개의 기재(1 및 1')와 2개의 게이트 절연층(3 및 3')을 갖는 유기 박막 트랜지스터(10B)에 있어서, 기재(1 및 1')에 동일한 재료를 이용하고, 또한 게이트 절연층(3 및 3')에 동일한 재료를 이용하면, 유기 박막 트랜지스터(10B)의 구조를 반도체층(4)을 중심으로 하여 대칭인 샌드위치 구조로 할 수 있다. 그 결과, 상이한 재질에 의한 변형 등의 영향을 받기 어려워, 높은 굽힘 내성을 갖는 유기 박막 트랜지스터(10B)를 얻는 것이 가능하다.
나아가서는, 본 발명의 유기 반도체 디바이스의 제조 방법에 있어서 박막화 공정을 추가로 포함하는 제조 방법은, 단시간의 처리로 유기 반도체 박막을 형성할 수 있기 때문에, 진공 증착 프로세스에 의해 유기 반도체 박막을 형성하는 종래의 제조 방법이나, 다른 도포법 또는 인쇄법(용액 프로세스)에 의해 유기 반도체 박막을 형성하는 종래의 제조 방법과 비교하여, 스루풋이 높고, 매우 저비용으로 대면적 디스플레이 용도의 유기 반도체 디바이스의 제조에도 적용할 수 있다. 또한, 본 발명의 유기 반도체 디바이스의 제조 방법에 있어서 박막화 공정을 추가로 포함하는 제조 방법은, 단시간의 처리로 유기 반도체 박막을 형성할 수 있는 점에서, 시트·투·시트 방식이나 롤·투·롤 방식의 제조 방법을 실현하는 것도 가능하다.
본 발명의 제2 목적은, 본 발명의 유기 반도체 디바이스의 제조 방법에 적합한 재료를 제공하는 것에 있다. 본 발명의 재료는, 유기 반도체 재료를 포함하는 대전한 분체이다. 상기 유기 반도체 재료는, 대전한 유기 반도체 재료를 포함하는 것이 바람직하다. 본 발명의 분체는, 유기 반도체 재료를 대전시키기 위해 캐리어 입자를 추가로 포함하는 것이 바람직하다.
상기 유기 반도체 재료로서는, 저분자 유기 반도체 화합물, 고분자 유기 반도체 화합물 및, 올리고머 유기 반도체 화합물 중 어느 것도 사용할 수 있다. 상기 저분자 유기 반도체 화합물로서는, 폴리아센류, 폴리아센류의 탄소 원자의 일부를 질소 원자, 황 원자, 산소 원자 등의 원자, 또는 카보닐기 등의 다가 관능기로 치환하거나, 혹은 폴리아센류의 수소 원자의 일부를 아릴기, 아실기, 알킬기, 알콕실기 등의 1가 관능기로 치환한 유도체(트리페노디옥사진 유도체, 트리페노디티아진 유도체, 후술하는 일반식 (1)로 나타나는 티에노티오펜 유도체 등)를 들 수 있다. 또한, 상기 저분자 유기 반도체 화합물로서, 그 외에, 스티릴벤젠 유도체, 금속 프탈로시아닌류, 축합환 테트라카본산 디이미드류, 메로시아닌 색소류나 헤미시아닌 색소류 등의 색소, 테트라키스(옥타데실티오)테트라티아풀발렌으로 대표되는 전하 이동 착체 등을 들 수 있다. 상기 축합환 테트라카본산 디이미드류로서는, 나프탈렌-1,4,5,8-테트라카본산 디이미드, N,N'-비스(4-트리플루오로메틸벤질)나프탈렌-1,4,5,8-테트라카본산 디이미드, N,N'-비스(1H,1H-퍼플루오로옥틸)나프탈렌-1,4,5,8-테트라카본산 디이미드, N,N'-비스(1H,1H-퍼플루오로부틸)나프탈렌-1,4,5,8-테트라카본산 디이미드, N,N'-디옥틸나프탈렌-1,4,5,8-테트라카본산 디이미드, 나프탈렌-2,3,6,7-테트라카본산 디이미드, 등의 나프탈렌테트라카본산 디이미드류; 안트라센-2,3,6,7-테트라카본산 디이미드 등의 안트라센테트라카본산 디이미드류 등을 들 수 있다.
상기 고분자 유기 반도체 화합물로서는, 예를 들면, 폴리피롤, 폴리(N-치환 피롤), 폴리(3-치환 피롤), 폴리(3,4-이치환 피롤) 등의 폴리피롤류; 폴리티오펜, 폴리(3-치환 티오펜), 폴리(3,4-이치환 티오펜), 폴리벤조티오펜 등의 폴리티오펜류; 폴리이소티아나프텐 등의 폴리이소티아나프텐류; 폴리티에닐렌비닐렌 등의 폴리티에닐렌비닐렌류; 폴리(p-페닐렌비닐렌) 등의 폴리(p-페닐렌비닐렌)류; 폴리아닐린, 폴리(N-치환 아닐린), 폴리(3-치환 아닐린), 폴리(2,3-이치환 아닐린) 등의 폴리아닐린류; 폴리아세틸렌 등의 폴리아세틸렌류; 폴리디아세틸렌 등의 폴리디아세틸렌류; 폴리아줄렌 등의 폴리아줄렌류; 폴리피렌 등의 폴리피렌류; 폴리카르바졸, 폴리(N-치환 카르바졸) 등의 폴리카르바졸류; 폴리셀레노펜 등의 폴리셀레노펜류; 폴리푸란, 폴리벤조푸란 등의 폴리푸란류; 폴리(p-페닐렌) 등의 폴리(p-페닐렌)류; 폴리인돌 등의 폴리인돌류; 폴리피리다진 등의 폴리피리다진류; 폴리페닐렌술피드, 폴리비닐렌술피드 등의 폴리술피드류 등을 들 수 있다.
상기 올리고머 유기 반도체 화합물로서는, 상기의 폴리머와 동일한 반복 단위를 갖는 올리고머, 예를 들면, 티오펜 6량체인 α-섹시티오펜, α,ω-디헥실-α-섹시티오펜, α,ω-디헥실-α-킨케티오펜, α,ω-비스(3-부톡시프로필)-α-섹시티오펜, 등의 올리고머를 들 수 있다.
본 발명을 실시함에 있어서 유기 반도체 재료는 결정성의 저분자 유기 반도체 화합물인 것이 바람직하다. 특히 바람직한 결정성의 저분자 유기 반도체 화합물의 일 예로서, 하기 일반식 (1)로 나타나는 티에노티오펜 유도체를 들 수 있다.
Figure pct00001
식 (1) 중, R1 및 R2는 각각 독립적으로 수소 원자, 알킬기, 치환기를 갖고 있어도 좋은 알케닐기, 치환기를 갖고 있어도 좋은 알키닐기, 치환기를 갖고 있어도 좋은 아릴기, 치환기를 갖고 있어도 좋은 복소환기, 알콕실기, 또는 알콕시알킬기를 나타내고, R1 및 R2는 서로 동일해도 상이해도 좋고, m 및 n은 각각 독립적으로 0 또는 1을 나타낸다.
상기 알킬기는, 직쇄, 분기쇄, 또는 환상의 지방족 탄화수소기이고, 바람직하게는 직쇄 또는 분기쇄의 지방족 탄화수소기이고, 보다 바람직하게는 직쇄의 지방족 탄화수소기이다. 상기 알킬기의 탄소수는, 통상 1∼36이고, 바람직하게는 2∼24이고, 보다 바람직하게는 4∼20이고, 더욱 바람직하게는 4∼10이다. 상기의 알케닐기, 알키닐기는, 분자쇄 내에 이중 결합 혹은 삼중 결합을 갖는 지방족 탄화수소기이고, 그의 탄소수는 통상 1∼36이고, 치환기로서 하기의 아릴기, 복소환기를 가질 수도 있다.
상기 아릴기는, 페닐기, 비페닐기, 피렌기, 자일릴기, 메시틸기, 쿠메닐기, 벤질기, 페닐에틸기, α-메틸벤질기, 트리페닐메틸기, 스티릴기, 신나밀기, 비페닐릴기, 1-나프틸기, 2-나프틸기, 안트릴기, 페난트릴기 등의 방향족 탄화수소기이다. 상기 복소환기는, 2-티에닐기, 벤조티에닐기, 티에노티에닐기 등이다. 이들 아릴기 및 복소환기는 각각, 상기의 알킬기 등의 치환기를 갖고 있어도 좋고, 복수의 치환기를 갖는 경우에는 그들 복수의 치환기는 동일해도 상이해도 좋다.
상기 일반식 (1)로 나타나는 티에노티오펜 유도체가 상 전이점을 70℃∼280℃의 범위 내에 갖기 위해서는, R1 및 R2 중 적어도 한쪽이 알킬기인 것이 바람직하고, 그의 알킬쇄의 길이는 탄소수 4 이상인 것이 바람직하다.
그 외, 유기 반도체 디바이스의 기능을 해치지 않는 범위에서, 필요에 따라서 폴리스티렌, 스티렌-메타크릴산 공중합체, 스티렌-아크릴산 공중합체, 스티렌-아크릴산 에스테르 공중합체 등의 바인더 수지, 실리카, 알루미나, 산화 티탄 등의 미립자로 이루어지는 외첨제, 왁스, 하전 제어제 등을 분체 중에 첨가해도 좋다. 이들의 첨가에 의해, 분체의 전사성, 유동성, 현상성, 대전성 등을 향상시킬 수 있다.
이러한 유기 반도체 재료를 포함하는 대전한 분체는, 본 발명의 유기 반도체 디바이스의 제조 방법에 적응할 수 있고, 분체 패터닝 장치의 홀더 혹은 기재 상의 전극으로의 전압 인가에 의해 소망하는 위치에 산포할 수 있어, 종래의 진공 프로세스 혹은 할로겐계 용매나 방향족계 용매 등의 휘발성 유기 용매를 필수로 하는 도포, 인쇄 공정을 이용하지 않고 패터닝할 수 있다.
이와 같이 하여 제조된 유기 반도체 디바이스는, 디스플레이의 액티브 매트릭스의 스위칭 소자 등으로서 이용할 수 있다. 디스플레이로서는, 예를 들면 액정 디스플레이, 고분자 분산형 액정 디스플레이, 전기 이동형 디스플레이, 일렉트로루미네센스(EL) 디스플레이, 일렉트로크로믹형 디스플레이, 입자 회전형 디스플레이 등을 들 수 있다. 또한, 본 발명의 유기 반도체 디바이스는, 메모리 회로의 소자, 신호 드라이버 회로의 소자, 신호 처리 회로의 소자 등의, 디지털 소자나 아날로그 소자로서도 이용할 수 있고, 이들 소자를 조합함으로써 IC(집적 회로) 카드나 IC 태그의 제작이 가능하다. 또한, 본 발명의 유기 반도체 디바이스는, 화학 물질 등의 외부 자극에 의해 그 특성에 변화를 일으킬 수 있기 때문에, FET(전계 효과 트랜지스터) 센서로서의 이용도 기대할 수 있다.
실시예
이하, 실시예를 들어 본 발명을 더욱 상세하게 설명하지만, 이들 실시예는 어디까지나 본 발명의 이해를 용이하게 하기 위한 것이고, 본 발명은 이들 실시예에 한정되는 것은 아니다.
[실시예 1](유기 반도체 재료를 포함하는 정으로 대전한 분체의 제작)
유기 반도체 재료로서 하기식 (2)로 나타나는 화합물(이하, 「화합물 (2)」라고 칭함)(2,7-디옥틸[1]벤조티에노[3,2-b][1]벤조티오펜; 융점: 127℃)과 지름 1-2㎜의 지르코니아 비즈를 용기에 넣고, 회전수 4500rpm으로 5분간 비즈 밀을 이용하여 화합물 (2)를 분쇄했다. 얻어진 입경 10-20㎛의 화합물 (2)의 분말에 캐리어 입자로서 자성을 갖는 캐리어 입자 P-02(일반사단법인 일본화상학회 판매: 정대전 극성 토너용 표준 캐리어)를 화합물 (2):캐리어 입자＝1:10의 질량 비율로 혼합하고, 교반함으로써 화합물 (2)와 캐리어 입자로 이루어지는 정으로 대전한 분체를 제작했다. 얻어진 분체는, 도 4에 나타내는 편광 현미경 사진에 의해, 화합물 (2)와 캐리어 입자로 이루어지는 것이 확인되었다.
Figure pct00002
[실시예 2](유기 반도체 재료를 포함하는 부로 대전한 분체의 제작)
캐리어 입자로서 자성을 갖는 캐리어 입자 N-01(일반사단법인 일본화상학회 판매: 부대전 극성 토너용 표준 캐리어)을 이용하는 것 이외에는 실시예 1과 동일하게 하여 화합물 (2)와 캐리어 입자로 이루어지는 부로 대전한 분체를 제작했다.
[실시예 3](유기 반도체 재료의 산포, 패터닝)
기재(1')로서의 두께 12㎛의 폴리이미드 필름(제품명 「포미란(등록상표) N」, 아라카와카가쿠고교 가부시키가이샤 제조, 폴리이미드 매트릭스 중에 평균 입자경 5㎚의 나노 실리카 입자가 분산된 구조를 갖는 실리카 하이브리드 폴리이미드 필름) 상에 게이트 절연층(3')으로서의 「파릴렌(등록상표) C」(니혼파릴렌 고도가이샤 제조)를 900㎚의 두께로 성막하고, 그 파릴렌막의 상부에 채널 길이 20㎛, 채널 폭 5㎜의 소스 전극(5) 및 드레인 전극(6)으로서 금 전극을 형성하여, 소스·드레인 기판을 얻었다.
도 1의 분체 패터닝 장치(20)의 스테이지(25) 상에 이 소스·드레인 기판을 기재(21)로서 설치하고, 소스 전극(5) 근방에 유기 반도체 재료를 패터닝했다. 즉, 외부 전원을 접속한 절연 필름으로 덮는 네오디뮴 자석으로 이루어지는 홀더(22)에 실시예 1에서 얻어진 화합물 (2)와 캐리어 입자로 이루어지는 정으로 대전한 분체를 부착시킨 후, 소스·드레인 기판의 소스 전극(5) 상에 분체가 오도록 소스·드레인 기판의 수평 방향(X축, Y축 방향)의 위치를 조정했다. 다음으로 스테이지(25)를 상승시켜, 소스·드레인 기판과 홀더(22)의 사이의 거리를 0.5㎜로 조정하고, 외부 전원에 의해 1.5㎸의 직류 전압을 홀더(22)에 인가함으로써 유기 반도체 재료를 홀더(22)로부터 소스·드레인 기판 상으로 산포했다. 분체 산포 전의 소스·드레인 기판에 있어서의 소스 전극(5) 주연부의 편광 현미경 사진을 도 5에 나타내고, 분체 산포 후의 소스·드레인 기판에 있어서의 소스 전극(5) 주연부의 편광 현미경 사진을 도 6에 나타낸다. 도 6에 나타내는 바와 같이 화합물 (2)로 이루어지는 분체가 소스 전극(5) 근방에 전사되어 있는 것을 확인했다.
[실시예 4]
외부 전원을 소스·드레인 기판 상의 소스 전극(5)과 접속하여, 실시예 2에서 작성한 화합물 (2)와 캐리어 입자로 이루어지는 부로 대전한 분체를 이용하는 것 이외에는 실시예 3과 동일하게 하여 홀더로부터 소스·드레인 기판 상으로 유기 반도체 재료를 산포했다. 실시예 3과 동일하게 화합물 (2)로 이루어지는 분체가 소스 전극(5) 근방에 전사되어 있는 것을 확인했다.
[실시예 5]
외부 전원에 의해 홀더(22)에 인가하는 전압을, 펄스 진폭 150V, 주파수 10㎐의 구형 파상 교류 전압으로 바꾸는 것 이외에는 실시예 3과 동일하게 하여, 유기 반도체 재료를 소스·드레인 기판 상으로 산포했다. 분체 산포 전의 소스·드레인 기판에 있어서의 소스 전극(5) 주연부의 편광 현미경 사진을 도 7에 나타내고, 분체 산포 후의 소스·드레인 기판에 있어서의 소스 전극(5) 주연부의 편광 현미경 사진을 도 8에 나타낸다. 도 8에 나타내는 바와 같이 화합물 (2)로 이루어지는 분체가 소스 전극(5) 근방에 전사되어 있는 것을 확인했다.
[실시예 6]
본 실시예에서는, 도 11(b)에 나타내는 유기 박막 트랜지스터(10B)의 일 예를 제작했다. 기재(1)로서의 두께 12㎛의 폴리이미드 필름(제품명 「포미란(등록상표) N」) 상에 게이트 전극(2)으로서 금 전극을 형성하고, 그 금 전극의 상부에 게이트 절연층(3)으로서의 「파릴렌(등록상표) C」(니혼파릴렌 고도가이샤 제조)를 900㎚의 두께로 성막하여, 게이트 기판을 얻었다.
다음으로 실시예 3에서 패터닝한 소스·드레인 기판 상에 게이트 기판을 겹쳤다. 이와 같이 하여 얻어진 소스·드레인 기판 및 게이트 기판의 사이에 화합물 (2)를 협지한 것(피처리물이라고 칭함)을, 열 롤(31·32)을 가진 도 2의 열 라미네이터(30)의 일 예인 시판의 히트 롤러 부착의 라미네이터(FUJIPLA 제조 Lamipacker Meister 6 LPD3226)를 이용하여, 열 롤(31·32)의 온도 140℃, 열 롤(31·32)의 닙압 5.9N/㎠, 속도 0.4m/min의 조건으로 피처리물을 라미네이트하여, 화합물 (2)로 이루어지는 유기 반도체 박막을 얻었다.
도 9는, 라미네이트 전의 시료(소스·드레인 기판 및 게이트 기판의 사이에 유기 반도체 재료가 협지된 것)에 있어서의 유기 반도체 재료의 모양을 편광 현미경으로 확인한 결과를 나타내는 것이다. 도 10은, 열 롤을 통과한 후에 취출한 시료(소스·드레인 기판 및 게이트 기판의 사이에 유기 반도체 박막이 형성된 것)에 있어서의 유기 반도체 재료의 모양을 편광 현미경으로 확인한 결과를 나타내는 것이다. 도 10에 나타내는 바와 같이, 유기 반도체 박막으로 이루어지는 반도체층(4)이 소스 전극(5) 및 드레인 전극(6)(중앙의 2개의 세로선)의 사이에 형성되어 있어, 유기 박막 트랜지스터(10B)를 제작할 수 있었던 것을 알 수 있었다.
다음으로, 실시예 6에서 얻어진 유기 박막 트랜지스터(10B)의 반도체 특성을 측정했다. 유기 박막 트랜지스터(10B)의 게이트 전압의 인가 및 게이트 전류의 측정을, 케이슬리·인스트루먼트사 제조의 2635A형 시스템 소스미터를 사용하여 행하고, 유기 박막 트랜지스터(10B)의 소스·드레인 전압의 인가 및 드레인 전류의 측정을, 케이슬리·인스트루먼트사 제조의 6430형 서브펨토암페어 리모트 소스미터를 사용하여 행했다. 유기 박막 트랜지스터(10B)의 드레인 전압을 －10V로 하고, 유기 박막 트랜지스터(10B)의 게이트 전압 Vg를 5∼－10V로 변화시킨 조건으로, 유기 박막 트랜지스터(10B)의 전류-전압 특성을 측정했다. 얻어진 유기 박막 트랜지스터(10B)의 전류-전압 특성으로부터 유기 박막 트랜지스터(10B)의 이동도 및 문턱값 전압을 산출했다. 산출된 이동도는 0.025㎠/Vs, 산출된 문턱값 전압은 0.9V이고, 반도체층(4)이 p형 반도체의 특성을 갖는 유기 박막 트랜지스터(10B)가 얻어졌다.
각 실시예에 기재한 결과로부터, 유기 반도체의 패터닝에서 박막화까지를 일관하여 무용매 프로세스에 의해 유기 반도체 디바이스를 제조할 수 있는 것 뿐만 아니라, 이 방법을 이용하여 제작한 유기 반도체 디바이스는 높은 반도체 특성을 갖는 것이 나타났다. 각 실시예의 유기 반도체 디바이스의 제조 방법에 의하면 유기 반도체 박막을 형성할 때에는, 진공 프로세스, 휘발성 유기 용매를 불필요로 할 뿐만 아니라, 매우 단시간에 유기 반도체 박막을 형성 가능한 것이 확인되었다. 따라서, 각 실시예의 유기 반도체 디바이스의 제조 방법은, 고스루풋의 제조 방법인 것이 확인되었다.
1, 1' : 기재
2 : 게이트 전극
3, 3' : 게이트 절연층(절연층)
4 : 반도체층(유기 반도체 박막)
5 : 소스 전극
6 : 드레인 전극
10A : 유기 박막 트랜지스터(유기 반도체 디바이스)
10B : 유기 박막 트랜지스터
20 : 분체 패터닝 장치
21 : 기재
22 : 홀더
23 : 전극
24 : 배선
25 : 스테이지
30 : 열 라미네이터
31, 32 : 열 롤
33 : 피드 롤
34 : 피처리물
40 : 초음파 용착기
41 : 초음파 발진기
42 : 초음파 진동자
43 : 부스터
44 : 혼
45 : 가압 기구
45a : 아암부
45b : 지주
46 : 가열 스테이지
46a : 히터

Claims (14)

  1. 유기 반도체 재료를 패터닝하여 유기 반도체 디바이스를 제조하는 방법으로서,
    유기 반도체 재료 및 캐리어 입자를 포함하는 대전한 분체를 정전장의 인가에 의해 기재 상에 패터닝하는 공정을 포함하는 유기 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 유기 반도체 재료가, 대전한 유기 반도체 재료를 포함하는 유기 반도체 디바이스의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 패터닝하는 공정의 후에, 열 및 압력에 의해 유기 반도체 재료를 박막화하는 공정을 추가로 포함하는 유기 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서,
    상기 박막화하는 공정은, 열 롤로 이루어지는 열 라미네이터에 의해 열 및 압력을 유기 반도체 재료에 가함으로써 유기 반도체 재료를 박막화하는 공정을 포함하는 유기 반도체 디바이스의 제조 방법.
  5. 제3항에 있어서,
    상기 박막화하는 공정은, 유기 반도체 재료에 대하여 압력을 가하면서 초음파 진동을 부여함으로써 유기 반도체 재료를 박막화하는 공정을 포함하는 유기 반도체 디바이스의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 패터닝하는 공정은, 유기 반도체 재료 및 캐리어 입자를 포함하는 대전한 분체로부터 자성에 의해 캐리어 입자를 분리하고, 기재 상으로 유기 반도체 재료만을 산포하는 공정인 유기 반도체 디바이스의 제조 방법.
  7. 제3항에 있어서,
    상기 박막화하는 공정은, 1매의 기재 상에 패터닝된 유기 반도체 재료 상에 다른 1매의 기재를 올려놓아 유기 반도체 재료를 한 쌍의 기재의 사이에 협지하고, 당해 올려놓은 기재의 상부로부터 열 및 압력을 동시에 부여함으로써 유기 반도체 재료를 박막화하는 공정인 유기 반도체 디바이스의 제조 방법.
  8. 제7항에 있어서,
    상기 한 쌍의 기재가, 수지 필름인 유기 반도체 디바이스의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 유기 반도체 디바이스가, 유기 박막 트랜지스터인 유기 반도체 디바이스의 제조 방법.
  10. 제9항에 있어서,
    상기 유기 박막 트랜지스터가, 서로 이간하도록 설치된 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극의 사이에 설치된 유기 반도체 재료로 이루어지는 유기 반도체 박막을 포함하는 반도체층과, 상기 반도체층에 대향하도록 설치된 게이트 전극과, 상기 반도체층과 상기 게이트 전극의 사이에 설치된 절연층을 기재 상에 구비하는 유기 전계 효과 트랜지스터이고,
    상기 패터닝하는 공정은, 대전한 유기 반도체 재료 및 캐리어 입자를 포함하는 분체를 정전장의 인가에 의해, 상기 소스 전극, 상기 게이트 전극, 또는 그들의 근방의 위치에 패터닝하는 공정이고,
    상기 제조 방법은, 상기 패터닝하는 공정의 후에, 유기 반도체 재료를 한 쌍의 기재의 사이에 협지하고, 당해 기재의 상부로부터 유기 반도체 재료에 대하여 열 및 압력을 동시에 부여하는 공정을 추가로 포함하는 유기 반도체 디바이스의 제조 방법.
  11. 대전한 분체로서,
    유기 반도체 재료 및 캐리어 입자를 포함하는 분체.
  12. 제11항에 있어서,
    상기 유기 반도체 재료가, 대전한 유기 반도체 재료를 포함하는 분체.
  13. 제11항 또는 제12항에 있어서,
    상기 유기 반도체 재료가 결정성 저분자 유기 반도체 화합물인 분체.
  14. 제13항에 있어서,
    상기 결정성 저분자 유기 반도체 화합물이 하기 일반식 (1)
    Figure pct00003

    (식 중, R1 및 R2는 각각 독립적으로 수소 원자, 알킬기, 치환기를 갖고 있어도 좋은 알케닐기, 치환기를 갖고 있어도 좋은 알키닐기, 치환기를 갖고 있어도 좋은 아릴기, 치환기를 갖고 있어도 좋은 복소환기, 알콕실기, 알콕시알킬기를 나타내고, R1 및 R2는 서로 동일해도 상이해도 좋고, m 및 n은 각각 독립적으로 0 또는 1을 나타냄)
    로 나타나는 티에노티오펜 유도체인 분체.
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