KR20180036969A - 액티브 화소 이미지 센서를 제어하기 위한 방법 - Google Patents

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프레데릭 마이에르
프레데릭 바르비에
스테빤 쥬세
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텔레다인 이2브이 세미컨덕터스 에스에이에스
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Abstract

포토다이오드 (PHD), 메모리 노드 (MN) 및 리드 아웃 노드 (SN) 을 포함한 액티브 화소들을 포함하는 센서에 있어서, 메모리 노드는 통합 기간의 종료에서 포토다이오드에 의해 생성된 전하를 유지하기 위해 제공되어, 글로벌 셔터 모드에서의 통합 및 상관된 샘플링 판독 출력을 가능하게 하며, 메모리 노드의 전하 저장 용량이 포토다이오드의 전하 저장 용량의 적어도 N 배이도록 제공되고 (N 은 2 이상의 정수임), 그리고 각각의 통합 및 리드 아웃 사이클에서, 통합 지속기간 (Tint(i)) 동안, 포토다이오드로부터 메모리 노드로의 전하의 N 의 전송들 (Tri1, Tri2, Tri3) 을 수행하도록 제공되며, N 의 전송들은 통합 지속지간에 걸쳐 균등하게 분포된다. 센서의 동적 범위는 높은 광 레벨들 하에서 개선된다.

Description

액티브 화소 이미지 센서를 제어하기 위한 방법{METHOD FOR CONTROLLING AN ACTIVE PIXEL IMAGE SENSOR}
발명은 동작이 MOS 기술에서의 액티브 화소들을 채용하는 전자 이미지 센서들에 관한 것이다. 보다 정확하게, 발명은 액티브 화소를 구성하는 다양한 트랜지스터들을 제어하기 위한 방법에 관한 것이다.
액티브 화소들은 수신된 광자들을 전하로 변환하는 포토다이오드, 및 이 전하의 리드 아웃 (read-out) 및 전압으로의 그 변환이 제어되도록 하는 복수의 MOS 트랜지스터들을 가장 자주 포함한다. 매트릭스 어레이 센서에 있어서, 화소들의 로우 (row) 들은 개별적으로 어드레싱되고, 화소들에 의해 출력된 전압은 주어진 컬럼 (column) 의 화소들에 공통인 컬럼 전도체에 인가된다. 컬럼의 하부에 있는 리드 아웃 회로들은 컬럼들 상에 존재하는 전압이 리드 아웃되고 디지털 형태로 변환되도록 한다. 예를 들어, 화소들의 각각의 어드레싱된 로우에 대해, 컬럼들 상에 존재하는 전압이 샘플링된다. 샘플들은 리드 아웃 회로의 커패시터들에 저장된다. 샘플들은 그 후 아날로그-디지털 변환기 (analogue-to-digital converter)(예를 들어, 화소들의 각각의 컬럼에 대해 하나의 컨버터) 에 의해 디지털 형태로 변환된다.
포토다이오드를 사용하는 액티브 화소들은 일반적으로, 적어도 4 개의 트랜지스터들을 포함한다: 전송 (transfer) 트랜지스터는 포토다이오드로부터 용량성 전하 저장 노드인, 이른바 리드 아웃 노드로 전하를 전송하는 역할을 하며; 리드 아웃 트랜지스터는 전압 팔로워 (follower) 구성에 접속되고, 그 게이트는 리드 아웃 노드에 접속되어 그 소스를 이 노드의 전압을 나타내는 전압이 되게 하며; 로우 선택 트랜지스터는 화소들의 전체 로우를 선택하고 각각의 화소의 팔로워 트랜지스터의 출력을 이 화소에 대응하는 컬럼 전도체에 접속하며, 이에 의해 컬럼의 하부에서 리드 아웃 회로에 접속하기 위해, 로우 전도체에 의해 제어되며; 그리고 리셋 트랜지스터는 리드 아웃 노드의 전위 (potential) 가 기준 값으로 리셋되도록 한다.
포토다이오드에 의해 생성된 전하의 양은 전송 후 획득된 리드 아웃 노드의 전위 레벨과, 리드 아웃 노드가 리셋된 후 획득된 기준 전위 레벨 사이의 차이를 계산하는 것에 의해 측정된다.
액티브 화소 구조들은 다양한 방식들로 제어될 수도 있다. 특히, 이미지들은 이른바 글로벌 셔터 기법을 사용하여 캡처될 수도 있으며, 이 기법에서는 모든 화소들에 대해 동일한 통합 (integration) 기간 동안 모든 화소들이 광에 의해 생성된 전하를 통합한다. 다음, 화소들은 로우 단위로 리드 아웃된다. 롤링 셔터 기법이라 칭하는 기법에서는, 통합 기간이 화소들 중 하나의 로우로부터 다음까지의 시간에서 시프트된다.
글로벌 셔터 기법은 특히 움직이는 객체들의 이미지들이 캡처될 때 왜곡 영향을 회피하는 것을 가능하게 한다.
4 개 또는 5 개의 트랜지스터들을 포함하는 액티브 화소 구조에 있어서, 모든 화소들에 공통인 통합의 페이즈의 시퀀스는 다음과 같다:
- 초기화 제어 펄스의 시간 동안, 전하가 모든 포토다이오드들로부터 강제된다. 이러한 펄스의 종료는 포토다이오드들의 통합 지속기간의 시작을 설정한다: 포토다이오드들은 이들이 노출되는 광의 영향 하에서 생성된 전하를 한번 더 축적한다. 전하는 초기화 펄스의 시간 동안, 리드 아웃 노드의 리셋 트랜지스터 및 전송 트랜지스터를 동시에 턴온하는 것에 의해 제거될 수도 있다. 전하는 그 후 리셋 트랜지스터의 드레인으로 제거된다. 하지만, 특정 제 5 트랜지스터를 사용하는 것이 일반적으로 바람직하며, 이 트랜지스터의 소스는 화소의 포토다이오드에 접속되고, 전하는 이 트랜지스터의 드레인으로 제거된다.
- 모든 전송 트랜지스터들이, 그 게이트들에 인가된 제어 펄스의 시간 동안, 동시에 턴온된다: 현재 통합 지속기간의 시작으로부터 각각의 포토다이오드에 의해 생성되고 축적된 전하는 연관된 리드 아웃 노드로 전송된다. 이것이 모든 화소들에 대한 통합 지속기간의 종료를 설정하는 이 전송 제어 펄스의 종료이다.
각각의 통합 지속기간 후, 화소들의 리드 아웃 페이즈가 시작할 수도 있다. 리드 아웃은 로우 단위로 순차적으로 수행된다. 로우의 화소들의 각각에 대해, 화소의 선택 트랜지스터는 선택 제어 펄스의 시간 동안 턴온되고, 이 시간 동안:
- 컬럼 전도체에 인가된 신호 레벨은 화소의 컬럼의 하부에 위치된 리드 아웃 회로에 의해 샘플링되고; 그 후
- 리드 아웃 노드의 리셋 트랜지스터가, 리셋 제어 펄스의 시간 동안 턴온되고, 컬럼 전도체에 인가된 기준 레벨이 리드 아웃 회로에 의해 샘플링된다.
리드 아웃 회로는 그 후 신호 레벨과 기준 레벨 사이의 차이의 측정을 출력으로서 전달할 수도 있다. 하지만, 이 레벨은 kTC 노이즈라 칭하는 랜덤 노이즈가 제거되지 않기 때문에 포토다이오드에서 생성된 전하의 양의 정확한 측정은 아니다. 실제로, 이 노이즈는 리셋 트랜지스터에 의한 리드 아웃 노드의 리셋에 의해 생성되며, 리드 아웃 노드에 인가된 전위가 절대적으로 확실하지 않음을 의미한다.
낮은 광 레벨들을 포함하기 위해 센서들의 동적 범위를 증가시키는 목적으로, 이러한 불확실성이 제거되어야 하는 경우, 신호 레벨은 그것이 리셋된 후 리드 아웃 노드에 인가되어야 할 필요가 있어서, 이 신호 레벨은 이러한 불확실성을 고려한다. 환언하면, 리드 아웃 노드를 먼저 초기화하고, 대응 기준 전위 레벨을 샘플링한 후, 신호 레벨을 인가 (전송) 하고 다음에 그 신호 레벨을 샘플링하는 것이 필요하다. 상관된 이중 샘플링 (correlated double sampling; CDS) 리드 아웃이 증명된다. 기재된 바와 같은 4 개 또는 5 개의 트랜지스터 구조로, CDS 리드 아웃은 단지 롤링 셔터 통합 모드에서만 가능하다. CDS 리드 아웃은 글로벌 셔터 통합 모드에서는 가능하지 않다.
따라서, 종래 기술에서는, 포토다이오드와 리드 아웃 노드 사이에 메모리 노드를 포함하는 구조들이 제안되었다. 메모리 노드는 화소들의 각각의 로우에서, 화소들의 각각의 리드 아웃 노드를 초기화하고, 로우의 화소들의 각각의 리드 아웃 회로로 대응 기준 레벨을 샘플링한 후, 메모리 노드로부터 리드 아웃 노드로 전하를 전송하고 리드 아웃 회로로 신호 레벨을 샘플링하는데 걸리는 시간 동안, 모든 화소들에 공통인 통합의 지속기간들의 각각 후에 포토다이오드에 의해 생성된 전하를 저장하는 것을 가능하게 한다. 중간의 메모리 스테이지를 포함하는 이러한 구조들은 글로벌 셔터 캡처 기법 및 상관된 이중 샘플링의 양자 모두를 채용하는 것을 가능하게 하여, 문제의 통합 지속기간 동안, 화소들의 각각의 포토다이오드에서 생성된 전하의 양이 정확히 측정되도록 한다. 실제로, 첫번째는 포토다이오드와 메모리 노드 사이 및 두번째는 메모리 노드와 리드 아웃 노드 사이인, 2 개의 전송 트랜지스터들 (또는 게이트들) 이 제공된다. 포토다이오드와 메모리 사이의 제 1 전송 트랜지스터는 그 후 동시에 모든 화소들에 대한 지속기간 동안 각각의 통합 지속기간의 종료를 제어하는 트랜지스터이며, 이 종료는 메모리 노드에서의 전송 제어 펄스의 종료와 일치한다. 제 2 전송 트랜지스터는 화소 로우 리드 아웃 페이즈에서 채용된다.
공보 US 2014/0247378 는, 예를 들어 화소들의 컬러에 그리고 광의 세기에 의존하여, 포토다이오드들의 노출 지속기간을 조정하기 위해, 메모리 노드 화소 구조의 또 다른 사용을 제안한다. 이것은 각각의 포착 사이클의 지속기간 동안 포토다이오드들의 노출의 하나 이상의 서브 기간들을 제어하는 것이 문제이다. 각각의 서브 기간의 지속기간은 사이클의 지속기간의 부분이고, 화소가 전하를 축적하는 실제 노출 지속기간은, 화소의 서브 기간들의 지속기간들의 총합과 동일하고 사이클의 지속기간보다 짧다.
본 발명에서, 이것은 포토다이오드와 리드 아웃 노드 사이에 메모리 노드를 포함하는 이러한 액티브 화소 구조들이며, 그 구조들은 어드레싱되는 상관된 이중 샘플링 리드 아웃 기능을 제공하는데 적합하다. 예들은 공보들 FR2961631 및 JP20063115150 에서 알 수도 있는, 이 구조들은 동일한 통합 지속기간 (글로벌 셔터 기능) 에서 동시에 모든 화소들에 의해 캡처될 이미지 및 로우 단위로 화소들의 CDS 리드 아웃의 양자 모두를 허용한다.
이 구조들은 로우 엔드에서 최적화는 동적 범위를 갖는데, 이는 이들이 낮은 리드 아웃 노이즈 구조들 (CDS 리드 아웃) 이기 때문이다.
하지만, 밝은 광의 존재 시, 포토다이오드의 포화의 리스크가 있으며, 이것은 하이 엔드에서 동적 범위를 제한한다. 이제, 포토다이오드들의 최대 저장 용량은 포토다이오드의 부분에 대해 화소의 사이즈를 결정하는, 포토다이오드에 의해 점유된 면적에 의존한다. 이 사이즈를 증가시키는 것은 확실히 바람직하지 않다; 추세는 오히려 그것을 감소시키고, 화소들의 포토다이오드들 상에 광을 집중시키기 위해 마이크로렌즈를 사용하는 것에 의해 어퍼처의 손실을 보상하는 것이다.
발명에 따라, 이들 센서들의 하이-엔드 동적 범위를 개선하기 위해서, 다음의 2 가지 측정들을 채택하는 것이 제안된다:
- 한편으로, 메모리 노드의 전하 저장 용량이 포토다이오드의 전하 저장 용량보다 적어도 N 배 높도록 제공되고 (N 은 2 이상의 정수임); 그리고
- 다른 한편으로, 포토다이오드로부터 메모리 노드로의 전하를 N 회 전송 수행하도록 제공되며, 상기 전송들은 통합 지속기간에 걸쳐 규칙적으로 이격된다.
일반적으로, 화소의 광학적 어퍼처에서의 아주 큰 감소를 유도하지 않으면서, 포토다이오드의 저장 용량보다 복수 배 더 높은 저장 용량을 갖는 메모리 다이오드를 제공하는 것이 일반적으로 용이하다. 구체적으로, 메모리 노드는 절연형 게이트에 의해 형성될 수도 있으며, 그 단위 면적 당 커패시턴스는 포토다이오드의 단위 면적 당 커패시턴스보다 훨씬 더 높다.
따라서, 발명은 액티브 화소들의 적어도 하나의 로우를 포함하는 액티브 화소 센서로 이미지들을 촬영 (taking) 하기 위한 방법에 관련되며, 그 센서에 있어서, 액티브 화소들은 각각 감광성 엘리먼트, 리드 아웃 노드, 및 감광성 엘리먼트와 리드 아웃 노드 사이의 메모리 노드, 및 감광성 엘리먼트 메모리 노드 사이의 적어도 하나의 제 1 전하 전송 트랜지스터, 메모리 노드와 리드 아웃 노드 사이의 하나의 제 2 전하 전송 트랜지스터, 리드 아웃 노드를 리셋하기 위한 하나의 트랜지스터, 리드 아웃 노드에 접속된 게이트를 갖는 하나의 팔로워 트랜지스터, 및 팔로워 트랜지스터의 소스와 컬럼 전도체 사이에 접속되는 하나의 화소 선택 트랜지스터를 포함하고, 디스플레잉 방법은 각각의 통합 및 리드 아웃 사이클이 모든 화소들에 공통인 통합 지속기간을 포함하도록 하여, 각각의 화소에서, 그 통합 지속기간 전체에 걸쳐 화소의 감광성 엘리먼트에 의해 광생성 전하의 축적, 그 후 각각의 로우의 화소들이 연속적으로 리드 아웃되는 상관된 이중 샘플링 리드 아웃 페이즈를 허용한다. 각각의 통합 및 리드 아웃 사이클에 대해, 이미지 촬영 방법은, 초기화 제어 펄스를 인가하는 것에 의해 동시에 모든 감광성 엘리먼트들의 리셋을 명령하고, 상기 펄스의 종료는 모든 화소들에 공통인 통합 지속기간의 시작을 설정하여, 각각의 화소에서, 상기 통합 지속기간 전체에 걸쳐 화소의 감광성 엘리먼트에 의한 광생성 전하의 축적을 허용하고, 공통 통합 지속기간 동안, 이미지 활영 방법은, 모든 화소들에서 동시에, 감광성 엘리먼트로부터 메모리 노드로의 전하의 N 개의 규칙적으로 이격된 전송들을 명령하며, N 은 2 이상의 정수이고, 메모리 노드는 감광성 엘리먼트의 전하 저장 용량의 적어도 N 배인 전하 저장 용량을 갖도록 구성되고, N 개의 전송들은 상기 공통 통합 지속기간 동안 제 1 전송 트랜지스터의 게이트에 N 개의 제어 펄스들을 규칙적인 인터벌들로 인가하는 것에 의해 획득되며, 그리고 N 번째 전송의 종료는 공통 통합 지속기간의 종료를 설정한다.
바람직하게, 리드 아웃 노드는 감광성 엘리먼트의 전하 저장 용량의 적어도 N 배를 갖는다.
바람직하게, N 은 2 또는 3 과 동일하게 선정된다.
발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여, 다음의 기재에서 제시된다.
- 도 1 은 발명이 적용될 수도 있는 일반적인 액티브 화소 구조를 도시한다.
- 도 2 는 발명에 따른 이미지 촬영 방법을 구현하는 액티브 화소의 제어 신호들의 타이밍 다이어그램이다.
- 도 3a 내지 도 3d 는 통합 지속기간의 다양한 단계들 a) 내지 d) 에 대응하는 화소의 구조에서의 전위들의 다이어그램들을 나타낸다.
- 도 4a 내지 도 4c 는 리드 아웃 페이즈의 다양한 단계들 a') 내지 c') 에 대응하는 화소의 구조에서의 전위들의 다이어그램들을 나타낸다.
액티브 화소들은 도핑된 (예를 들어, p 도핑된) 액티브 반도체층에 CMOS 기술로 제작되고, 또한 원리적으로 이른바 핀형 (pinned) 포토다이오드들인 포토다이오드들, 용량성 저장 노드들 및 트랜지스터들을 포함한다. 그 실시형태들은 당업자에게 잘 알려진 다양한 CMOS 기술들을 채용한다.
이 기재에서는, 기판이 0 의 기준 전위로 바이어싱되고, 그 회로들이 Vdd 로 지정된 양의 공급 전압으로 공급되는, p 도핑된 액티브 반도체층을 갖는 기판이 설명된다. 당업자는 n 도핑된 액티브 반도체층을 갖는 기판이 사용되는 경우 바이어스들을 반전시키는 것이 필요함을 알 것이다.
도 1 은 감광성 엘리먼트, 메모리 노드 및 리드 아웃 노드를 포함하는 액티브 화소의 일반적인 구조의 등가 회로이며, 이 구조에 본 발명에 적용될 수도 있다. 이 예에서, 화소 (PIX) 는 포토다이오드 (PHD), 메모리 노드라 불리고 MN 으로 지칭되는 제 1 용량성 저장 노드, 리드 아웃 노드라 불리고 SN 으로 지칭되는 제 2 용량성 저장 노드 및 다음과 같은 적어도 5 개의 트랜지스터들을 포함한다:
- 포토다이오드 (PDH) 로부터 메모리 노드 (MN) 로 전하가 전송되도록 하는, 제 1 전송 트랜지스터 (TRA1)(실제로 간이 트랜지스터 게이트).
- 메모리 노드 (MN) 가 리드 아웃 노드로 비워지도록 하는, 제 2 전송 트랜지스터 (TRA2)(실제로 간이 트랜지스터 게이트).
- 리드 아웃 노드 (SN) 를 리셋하기 위한 트랜지스터 (RST) 로서, 그 게이트는 리드 아웃 노드에 전기적으로 접속되고, 그 드레인은 양의 공급 전압 (Vdd) 에 접속된다.
- 팔로워 트랜지스터 (SF) 로서, 그 게이트는 리드 아웃 노드 (SF) 에 전기적으로 접속되고, 그 드레인에는 공급 전압 (Vdd) 가 바이어싱된다.
- 선택 트랜지스터 (SEL) 로서, 그 게이트는 화소 로우 선택 명령을 수신하고, 그 드레인은 팔로워 트랜지스터의 소스에 전기적으로 접속되며, 그 소스는 매트릭스 어레이 (화소들이 화소들의 로우들 및 화소들의 컬럼들의 매트릭스로 배열됨) 의 컬럼 전도체 (Col) 에 접속되고, 각각의 컬럼 전도체는 컬럼의 하부에서, 컬럼의 모든 화소들에 공통인 리드 아웃 회로 (CL) 에, 접속된다.
그 구조는 제 6 트랜지스터 (AB) 를 포함할 수도 있으며, 이는 그 드레인을 통해 전하가 제거되도록 하는 것에 의해, 포토다이오드가 초기화되도록 한다. 이 제 6 트랜지스터의 장점은, 이른바 안티-블루밍 기능 (anti-blooming function) 을 가능하게 하는 것인데, 즉 그 게이트를 트랜지스터의 임계 전압 아래로 설정된 전압으로 바이어싱하는 것에 의해, 초과 전하가 트랜지스터의 드레인을 통해 포토다이오드로부터 제거되도록 하는 레벨로 게이트 하부의 반도체 영역의 장벽의 전위를 조정하는 것이 가능하다. 이것이 제공되지 않을 때, 포토다이오드들은 각각의 화소에서, 트랜지스터들 (TRA1, TRA2 및 RST) 를 함께 활성화하는 것에 의해 초기화된다.
화소의 소정의 트랜지스터들은 실제로 적어도 2 개의 화소들 사이에서 공유될 수도 있으며, 이는 가능하게는 높은 충진율 (fill factor) 로 작은 화소들을 제작하고자 할 때 이롭다는 것을 주시할 것이다. 예를 들어, 팔로워 트랜지스터 및 로우 선택 트랜지스터는 주어진 컬럼의 2 개 또는 4 개의 화소들 사이에서 공유된다. 포토다이오드 초기화 트랜지스터가 또한, 적어도 2 개의 화소들 사이에서 공유될 수도 있다. 따라서, 화소들을 제어하는데 요구되는 액티브층의 면적이 감소된다. 또한, 발명은 이들 공유된 트랜지스터 화소 구조들에 적용된다.
포토다이오드 (PHD) 는 보통 Vpin 으로 지정된 전압에 고정된 핀형 포토다이오드이며, 즉 n 타입 확산 영역에, 표면 p 형 확산 영역을 포함하고, 그 표면 영역이 기판의 (0 의) 기준 전위가 되는, 기술에 의해 정의된다.
커패시터와 동등한, 리드 아웃 노드 (SN) 은, 실제로 플로팅 n 도핑된 반도체 영역으로 구성된다. 리드 아웃 노드의 전하 저장 용량은 적어도 포토다이오드의 전하 저장 용량에 대응한다. 이 용량은 메모리 노드의 기하학적 구조 및 도펀트 농도에 특히 의존한다.
메모리 노드 (MN) 는 통합 기간의 종료에서 포토다이오드에 의해 생성되고 축적되는 전하를 저장하기 위한 커패시터와 동등하다. 실제로, 이 메모리 노드는 리드 아웃 노드와 같은 플로팅 확산이 아니다. 구체적으로, 그 전위를, 적어도 포토다이오드로부터 메모리 노드로의 전하의 전송의 페이즈에서는, 포토다이오드 전압 (Vpin) 보다 더 높아야 하고; 그리고 적어도 메모리 노드로부터 리드 아웃 노드로의 전하의 전송의 페이즈에서는, 공급 전압 (Vdd) 보다 낮아야 하는, 주어진 레벨로 설정하는 것이 가능하여야 한다. 이에 따라, 그 전위는 문제의 페이즈에 의존하여, 즉 메모리 노드가 전송된 전하의 소스인지 또는 목적지인지에 의존하여, 변화할 수도 있다. 그러나, 또한 설정될 수도 있다. 기재의 나머지에서 그리고 도면들에서, 더 간단함을 위해 나타낸 것이 이러한 옵션 (전위 설정) 이다.
예를 들어, 메모리 노드는 게이트 위에 얹혀져 있는 반도체 영역이고, 이 게이트는 게이트 하부의 메모리 노드 반도체 영역에 인가될 Vdd 와 포토다이오드의 레벨 (Vpin) 사이에서 주어진 전위 레벨을 허용하는 전위로 바이어싱된다. 그 후 이 게이트 하부의 전하 저장 용량은 게이트 커패시턴스 (그리고 이에 따라 그 기하학적 구조) 에, 도펀트 농도 등에 의존한다. 메모리 노드들의 다른 예시적인 실시형태들은 이른바 (적어도) 6-트랜지스터 화소들의 종래 기술; 예를 들어, 특허 공보들 WO2006130443, US598629 및 FR2961631 에서 알 수도 있다.
기판이 p 타입인 일 예에서, 이러한 다양한 트랜지스터들은 nMOS 트랜지스터들일 것이며, 즉 이들은 게이트 하부의 p 타입 채널의 양 측에 n 타입 확산들인 소스 및 드레인 영역을 가질 것이다.
용어 "트랜지스터" 는 도 1 에서의 다이어그램과 같은 등가 회로 다이어그램에 관하여 이해를 용이하게 하는데 사용된다. 하지만, 화소의 물리적 구성에 있어서, 이러한 트랜지스터들이 모두, 화소의 다른 엘리먼트들과 관계 없이, 소스 영역, 드레인 영역, 드레인으로부터 소스를 분리하는 채널 영역 및 채널의 상부 상의 절연 게이트를 갖는 종래 방식으로 반드시 형성되지는 않는다. 화소의 실제 물리적 구성에 있어서, 소정의 트랜지스터들은 사실상 본질적으로 제어 전위가 인가될 수도 있는 절연형 게이트로 구성된다. 따라서, 예를 들어 메모리 노드 (NM) 의 n 타입 영역 (TRA1 의 드레인) 과 n 타입 포토다이오드 (PHD) 영역 (TRA1 의 소스) 사이에 위치되는 p 타입 채널 영역 위에 얹혀 있는, 기판으로부터 절연된 간이 전송 게이트 (TRA1-g) 로 구성될 것이다. 마찬가지로: 제 2 전송 트랜지스터 (TRA2) 의 소스는 메모리 노드 (NM) 의 n 타입 영역일 수도 있고, 이 트랜지스터 (TRA2) 의 드레인은 리드 아웃 노드 (SN) 의 n 타입 영역일 수도 있다. 게다가, 초기화 트랜지스터 (AB) 의 소스는 광에 의해 생성된 전하를 축적하는 포토다이오드의 n 타입 영역일 수도 있으며; 그리고 트랜지스터 (RST) 의 소스는 리드 아웃 노드의 n 타입 영역일 수도 있다.
발명은 특정 액티브 화소 기술에 관련되는 것이 아니라, 실제로 포토다이오드, 리드 아웃 노드 및 포토다이오드와 리드 아웃 노드 사이의 메모리 노드를 포함하는 액티브 화소 구조의 사용에 그리고 예를 들어 안티 블루밍 트랜지스터 (AB) 를 갖거나 갖지 않는, 상술한 바와 같은 구조에 관련된다. 또한, 액티브 화소 구조는 적어도 하나의 다른 화소와 공유된 하나 이상의 트랜지스터들을 포함할 수도 있다.
발명에서는, 다음의 2 가지 측정들을 위해, 액티브 화소의 제어에 관하여 제공된다:
- 메모리 노드의 전하 저장 용량이 포토다이오드의 전하 저장 용량보다 적어도 N 배 더 높고 (N 은 2 이상의 정수임); 그리고
- 전하는 포토다이오드로부터 메모리 노드로 N 회 전송되며, 이 전송들은 주기적인 전하 통합 및 리드 아웃 사이클의 각각의 통합 지속기간 동안, 규칙적으로 이격된다.
따라서, 도 2 에서의 타이밍 다이어그램에 의해 도시된 바와 같이, 통합 및 리드 아웃 사이클의 통합 지속기간 (Tint(i)) 의 시작 후, N 이 3 과 동일하고, 시작이 포토다이오드 초기화 트랜지스터 (AB) 의 게이트 제어 펄스 (AB-g) 의 하강 에지에 의해 설정되는 일 예에 대해, N = 3 제어 펄스들 (Tri1, Tri2 및 Tri3) 은 제 1 전송 트랜지스터 (TRA1) 의 게이트 (TRA1-g) 에 규칙적인 인터벌들로, 연속적으로 인가된다. 마지막 (N 번째) 펄스 (Tri3) 의 하강 에지는 현재 통합 지속기간 (Tint(i)) 의 종료를 표시한다.
이러한 방식으로, 높은 광 레벨들의 경우, 전하가 통합 기간 동안 복수 회 전송됨에 따라, 포토다이오드는 통합 지속기간 전체에 걸쳐 전하를 축적하는 것을 계속하는 것이 가능할 것이고; 전하는 각각의 전송 시 메모리 노드에 부가된다. 전송들은 통합 지속기간 (Tint) 에 걸쳐 균등하게 분포되는 규칙적인 인터벌들로 수행된다. 환언하면, N = 3 인 이러한 예에서, 제 1 전송과 통합의 시작 사이, 제 1 및 제 2 전송들 사이, 및 제 2 및 제 3 전송들 사이의 시간 인터벌은 실질적으로 동일하다.
본 발명의 2 가지 측정들은 주어진 포토다이오드 용량에 대한 통합 기간의 지속기간에 걸쳐 각각의 화소에서 전하 축적 용량을 N 으로 승산하는 기술적 효과를 갖는 화소들을 제어하기 위한 방법이 구현되도록 한다. 하지만, 이러한 축적이 포토다이오드에서 발생하지 않는다. 본 발명에서, 이러한 축적은 메모리 노드에서 발생하는데, 이는 전하가 통합 지속기간 전체에 걸쳐 포토다이오드로부터 메모리 노드로 규칙적인 인터벌로 전송되기 때문이다. 위에 나타낸 바와 같이, 메모리 노드는 포토다이오드와 동일한 기술적 제한들을 받지 않으며; 이에 따라 화소의 사이즈에 악영향을 주지 않으면서, 포토다이오드의 용량의 적어도 N 배와 동일한, 원하는 저장 용량으로 메모리 노드를 제작하는 것이 가능하다.
또한, 리드 아웃 노드는 그 부분에 대해, 포토다이오드의 용량의 적어도 N 배와 동일한 용량을 갖는다.
바람직하게, N 은 2 또는 3 과 동일하다,
도 1 에서 일반적인 (전기) 구조를 갖는 액티브 화소 센서는 특히 각각의 컬럼의 하부에서 리드 아웃 회로에 의해 화소들의 로우 단위 상관 이중 샘플링 (CDS) 리드 아웃 및 모든 화소들 (글로벌 셔터) 에 공통인 통합 지속기간을 채용하는 이미지 촬영 방법에 특히 적합하다.
용량이 이미지 포토다이오드의 적어도 N 배인 메모리 노드를 사용하는, 발명에 따른 제어 방법은, 그러한 이미지 촬영 방법에 대해 특히 적합하고 이롭다.
그러한 이미지 촬영 방법이 이제 트랜지스터들의 제어 신호들의 타이밍 다이어그램을 참조하여 설명되며, 이 다이어그램은 도 2 에 나타나 있으며, 전위들의 다이어그램들은 도 3 및 도 5 에 나타나 있다. 도 3 및 도 4 에서, 직사각형들로 나타내는 다양한 게이트들의 전위의 값은, 각각이 직사각형의 충진 컬러로 표시된다: 백색 = 0, 흑색 = Vdd; 회색 = 중간 전위. 또한, 이해를 쉽게 하기 위해, 단계들 및 이들 단계들에 대응하는 도 3 또는 도 4 에서는 하나 및 동일한 문자로 지칭된다. 최종적으로, 도 2 내지 도 4 에서의 타이밍 다이어그램들 및 전위 장벽 표현은 p 타입 액티브층에서 센서가 제작되는 컨텍스트에 대응함을 주시할 것이다. 당업자는 액티브층이 n 타입인 컨텍스트로 전환하는 것이 가능할 것이다.
초기 상태 (도 3 및 도 4 에는 나타내지 않음) 가 시작되며, 이 상태에서는 트랜지스터들이 모두 오프 상태에 있다.
각각의 주기적인 통합 및 리드 아웃 사이클은 모든 화소들에 공통인 통합 지속기간 (Tint), 그 후 로우 단위로, 화소들의 CDS 리드 아웃을 포함한다.
도 2 에 도시된 바와 같이, 각각의 통합 및 리드 아웃 사이클은 동시에 모든 포토다이오드들을 초기화하는 단계 a) 로 시작한다. 그 구조에서의 전위들의 대응 다이어그램이 도 3a 에 도시되어 있다.
이 단계에서, 초기화 제어 펄스 (AB(G)) 는 모든 초기화 트랜지스터들 (AB) 의 게이트들 (AB-g) 에 동시에 인가된다: 이들은 그 후 완전히 턴온되고 연관된 트랜지스터의 드레인 (DAB) 을 통해, 모든 전하의 연관된 포토다이오드를 비운다. 안티 블루밍 트랜지스터 (AB) 가 없는 구조에서, 포토다이오드들은 초기화 펄스의 시간 동안, 제 1 및 제 2 전송 트랜지스터들 및 리드 아웃 노드의 리셋 트랜지스터를 동시에 턴온하는 것에 의해 초기화되게 된다. 전하는 그 후 리셋 트랜지스터의 드레인으로 배출되게 된다.
공통 초기화 펄스 (AB(G)) 의 종료는 트랜지스터들 (AB) 로 하여금 오프 상태로 리턴하게 하고, 모든 포토다이오드들 (PHD) 에 대해 동시에 통합 지속기간 (Tint(i)) 의 시작 (시작-INT) 을 설정한다: 포토다이오드들은, 시간에서의 이러한 순간으로부터, 포토다이오드들이 노출되는 광의 영향 하에서 생성된 전하를 다시 한번 축적할 수도 있다. 이것이 도 2 및 도 3b 에 도시된 단계 b) 이다.
다음의 단계 c)(도 2 및 도 3c) 는 화소들의 모든 게이트들 (TRA1-g) 에 인가된 제어 신호 (TRA1(G)) 를 통해 제 1 제어 펄스 (Tri1) 를 인가하는 것에 있다: 제 1 전송 트랜지스터들 (TRA1) 은 이 순간에 완전히 턴온되고, 현재 통합 지속기간의 시작 (시작-INT) 으로부터 각각의 포토다이오드에 의해 생성되고 축적된 전하는 연관된 메모리 노드로 전송된다. 그 예에서, 제어 펄스 (Tri1) 의 액티브 상태에 대응하는 전압 레벨은, 전하가 포토다이오드로부터 메모리 노드로 전송하도록 하는 레벨로 게이트 (TRA1-g) 하부의 반도체 영역의 전위 장벽을 낮추기 위해서, 0 과 Vdd 사이 중간인 레벨 (V1) 이다.
제어 펄스 (Tri1) 의 종료에서, 포토다이오드는 다음 전하 펄스 (Tri2) 까지, 전하를 다시 축적하기 시작한다: 이것이 단계 d) 이다 (도 2 및 도 3d).
따라서, 단계 c) 및 d) 는 동시에 모든 화소들에 인가되고 N 번째 전송 펄스까지 연속적으로 반복되며, N 번째 전송 펄스는 도 2 에 도시된 예에서 3 번째 펄스 (Tri2) 이다: 이 N 번째 펄스의 종료는 현재 통합 지속기간 (Tint(i)) 의 정지 (정지-INT) 를 표시한다.
(통합 그 후 리드 아웃) 의 새로운 주기적인 사이클의 새로운 통합 지속기간 (Tint(i+1)) 이 그 후 시작할 수도 있어서, 상술한 단계들 (a, b, c 및 d) 를 반복한다.
현재 통합 지속기간 (Tint(i)) 의 정지 (정지-INT) 로, 화소들의 리드 아웃의 다음의 페이즈가 시작할 수도 있다. 이것은 순차적인 로우 단위 리드 아웃이다. 로우의 화소들은 각각의 화소의 선택 트랜지스터 (SEL) 의 게이트 (SEL-g) 에 선택 제어 펄스를 인가하는 것에 의해 선택되고 (도 2: 랭크 0 의 제 1 로우에 대한 신호 (SEL(0)), 이것은 선택된 로우의 각각의 화소에 대해, 화소의 팔로워 트랜지스터 (SF) 의 소스가 대응 컬럼 전도체에 전기적으로 접속되게 하고, 이에 따라 이 선택 펄스의 시간 동안, 대응 리드 아웃 회로 (CL) 에 접속되게 한다. 선택된 로우의 화소들의 CDS 리드 아웃은 이 선택 시간 동안 수행되고, 일련의 다음의 단계들 a') 내지 d') 를 포함한다:
- a’) 선택된 로우의 화소들의 각각의 리드 아웃 노드의 리셋 트랜지스터의 게이트 (RST-g) 는 0 의 전위로 도출되며 (도 2: 랭크 0 의 로우에 대해 0 의 제어 신호 (RST (0)), 그렇지 않으면 이 게이트는 Vdd 로 유지된다. 그 후, 컬럼 전도체 상의 전위는 컬럼의 하부에서 리드 아웃 회로에 의해 샘플링되는 기준 레벨에 도달한다. 이 샘플링은 신호 (SHR) 에 의해 도 2 및 도 4a 에 나타나 있다.
- b') 선택된 로우의 각각의 화소의 제 2 전송 트랜지스터 (TRA2) 는, 그 게이트 (TRA2-g)(랭크 0 의 선택된 로우에 대해 신호 TRA2(0) - 도 2) 에 인가되는 레벨 (Vdd) 의 제어 펄스의 시간 동안 턴온되어, 전하가 메모리 노드로부터 리드 아웃 노드로 전송되도록 한다 (도 2 및 도 4b).
- c') 이러한 전송 펄스의 종료에서, 컬럼 전도체의 전위는 리드 아웃 노드 상의 전하의 양을 나타내는 신호 레벨에 도달하고, 이 신호 레벨은 컬럼의 하부에서 리드 아웃 회로에 의해 샘플링된다 (SHS, 도 2 및 도 4c).
- d’) 트랜지스터의 게이트 (RST-g) 는 전위 Vdd (RST(0)=Vdd) 로 리턴되고, 그 후 로우는 선택해제된다 (선택 펄스 (SEL(0)) 의 종료 - 도 2).
단계들 (a’내지 d’) 는 선택된 로우의 모든 화소들에 동시에 인가된다.
리드 아웃 단계들 a’) 내지 d’) 의 시퀀스는, 도 2 에 도시된 바와 같이, 랭크 1 의 다음의 로우 동안, 대응 제어 신호들 (SEL(1), RST(1) 및 TRA2(1)) 로, 연속적으로 화소들의 로우들의 각각에 대해 반복된다.
다음 리드 아웃 페이즈와 동시에, 통합 지속기간 (Tint(i)) 이 계속 진행하거나, 이 리드 아웃 페이즈 후, 다음의 통합 및 리드 아웃 사이클의 새로운 통합 지속기간 (Tint(i+1)) 이 시작할 수도 있다.
그러나, 모든 로우들의 리드 아웃은, 다음 통합 지속기간 (Tint(i+1)) 의 시작에 후속하는 지속기간 (Tint(i+1)/N) 후에 생성된 제 1 전송 펄스 (Tril) 전에 중단되어야 한다.
바로 기재된 발명은 감광성 엘리먼트의 면적을 증가시키지 않으면서 기술적 제약들을 배제하는 것에 의해 감광성 엘리먼트와 리드 아웃 노드 사이에 중간 메모리 노드를 포함하는 액티브 화소의 동적 범위가 증가되도록 한다. 심지어, 화소의 감광성 면적을 향해 광을 집중시키기 위해 각각의 화소 상에 마이크로렌즈들을 사용하는 것에 의해 충전율의 손실을 보상하면서 이 감광성 엘리먼트 면적을 감소시키는 것이 예상될 수도 있다.
발명은 특히, 핀형 포토다이오드들의 기술들로 달성되는 것보다 본질적으로 더 높은 단위 면적당 커패시턴스를 제공하는 메모리 노드 기술들로 발명을 구현하는 것이 또한 예상되는 경우, 소형화된 센서들에 대해 이롭다.

Claims (3)

  1. 액티브 화소들의 적어도 하나의 로우를 포함하는 액티브 화소 센서로 이미지들을 촬영하기 위한 방법으로서,
    상기 액티브 화소들은 각각 감광성 엘리먼트 (PHD), 리드 아웃 (read-out) 노드 (SN), 및 상기 감광성 엘리먼트와 상기 리드 아웃 노드 사이의 메모리 노드 (MN), 및 상기 감광성 엘리먼트와 상기 메모리 노드 사이의 적어도 하나의 제 1 전하 전송 트랜지스터 (TRA1), 상기 메모리 노드와 상기 리드 아웃 노드 사이의 하나의 제 2 전하 전송 트랜지스터 (TRA2), 상기 리드 아웃 노드를 리셋하기 위한 하나의 트랜지스터 (RST), 상기 리드 아웃 노드에 접속된 게이트를 갖는 하나의 팔로워 (follower) 트랜지스터 (SF) 및 상기 팔로워 트랜지스터의 소스와 컬럼 전도체 (Col) 사이에 접속되는 하나의 화소 선택 트랜지스터 (SEL) 를 포함하고,
    상기 이미지 촬영 방법은, 각각의 통합 (integration) 및 리드 아웃 사이클이 모든 화소들에 공통인 통합 지속기간, 그 후 각각의 로우의 화소들이 연속적으로 리드 아웃되는 상관된 이중 샘플링 리드 아웃 페이즈를 포함하도록 하는 것이며,
    각각의 통합 및 리드 아웃 사이클에 대해, 상기 이미지 촬영 방법은, 초기화 제어 펄스를 인가하는 것에 의해 동시에 모든 감광성 엘리먼트들의 리셋을 명령하고, 상기 펄스의 종료는 상기 모든 화소들에 공통인 상기 통합 지속기간의 시작을 설정하여, 각각의 화소에서, 상기 통합 지속기간 전체에 걸쳐 상기 화소의 상기 감광성 엘리먼트에 의한 광생성 전하의 축적을 허용하고, 그리고
    상기 공통 통합 지속기간 동안, 상기 이미지 촬영 방법은, 상기 화소들 모두에서 동시에, 상기 감광성 엘리먼트로부터 상기 메모리 노드로의 N 의 규칙적으로 이격된 전하의 전송들을 명령하고, N 은 2 이상의 정수이며, 상기 메모리 노드는 상기 감광성 엘리먼트의 전하 저장 용량의 적어도 N 배인 전하 저장 용량을 갖도록 구성되고, 상기 N 의 전송들은 상기 통합 지속기간 동안 규칙적인 인터벌들로 N 의 제어 펄스들 (Tri1, Tri2, Tri3) 을 상기 제 1 전송 트랜지스터의 게이트 (TRA1-g) 에 인가하는 것에 의해 명령되며, 그리고 N 번째 전송의 종료는 상기 공통 통합 지속기간의 종료를 설정하는 것을 특징으로 하는, 이미지들을 촬영하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 리드 아웃 노드는 상기 감광성 엘리먼트의 적어도 N 배의 전하 저장 용량을 갖는, 이미지 촬영 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    N 은 2 또는 3 과 동일한, 이미지 촬영 방법.
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