KR20180035678A - 반도체 장치 및 전자 기기 - Google Patents

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KR20180035678A
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Abstract

본 발명은 안정적으로 동작하는 레벨 시프트 회로를 제공한다.
제 1 내지 제 4 트랜지스터와 버퍼 회로를 갖는 레벨 시프트 회로를 갖고, 제 1 트랜지스터의 소스 및 드레인(S/D) 중 한쪽은 제 2 트랜지스터의 S/D 중 한쪽에 접속되고, 제 2 트랜지스터의 S/D 중 다른 한쪽은 제 3 트랜지스터의 S/D 중 한쪽에 접속되고, 제 1 트랜지스터 및 제 4 트랜지스터의 게이트는 제 2 트랜지스터의 S/D 중 다른 한쪽 및 제 3 트랜지스터의 S/D 중 한쪽에 접속되고, 제 3 트랜지스터의 게이트는 입력 신호가 입력되는 배선에 접속되고, 버퍼 회로의 입력 단자는 제 4 트랜지스터의 S/D 중 한쪽에 접속되고, 버퍼 회로의 출력 단자는 제 2 트랜지스터의 게이트 및 출력 신호가 출력되는 배선에 접속되는 반도체 장치를 제공한다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 기재되는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에 기재되는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
고정세(高精細)한 표시 장치가 보급되고 있다. 이와 같은 표시 장치의 소스 드라이버는 고속 동작이 요구되므로 IC(Integrated Circuit)가 사용되고 있다. IC로 형성되는 드라이버는 드라이버IC라고 불린다.
소스 드라이버를 갖는 드라이버IC 내에는 시프트 레지스터 및 디지털 아날로그 변환 회로 등이 있다. 시프트 레지스터와 디지털 아날로그 변환 회로는 구동 전압이 다르므로 소스 드라이버 내에는 보통 레벨 시프트 회로가 제공된다(예를 들어 특허문헌 1 및 특허문헌 2 참조).
일본 공개특허공보 특개2013-8433호 일본 공개특허공보 특개2015-188209호
레벨 시프트 회로에서 더 안정적인 동작을 가능하게 하기 위하여 n채널형 트랜지스터의 크기를 p채널형 트랜지스터의 크기보다 크게 할 필요가 있는 경우가 있다. 또한 레벨 시프트 회로의 출력 신호에 요구되는 전위 레벨이 높아질수록 n채널형 트랜지스터의 크기를 확대할 필요가 있는 경우가 있다.
또한 레벨 시프트 회로를 구성하는 트랜지스터의 특성 변동이 예상되는 경우에는 n채널형 트랜지스터의 크기를 확대하는 것이 요구되는 경우가 있다.
그러나 레벨 시프트 회로가 갖는 n채널형 트랜지스터의 크기를 크게 하면 레벨 시프트 회로의 지연 시간의 증가, 전류의 증가, 및 면적 증가 등의 문제가 일어나기 쉬워 바람직하지 않다.
본 발명의 일 형태는 더 안정적으로 동작할 수 있는 반도체 장치를 제공하는 것을 과제로 한다. 또한 본 발명의 일 형태는 반도체 장치가 갖는 트랜지스터의 크기를 확대할 필요성을 저감시키는 것을 과제로 한다. 또한 본 발명의 일 형태는 반도체 장치의 면적 증대를 억제하는 것을 과제로 한다. 또한 본 발명의 일 형태는 반도체 장치의 소비전력의 증가를 억제하는 것을 과제로 한다.
또한 본 발명의 일 형태는 전자 기기의 크기, 소비전력 등의 증가를 억제하는 것을 과제로 한다.
본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는 이 항목에서 언급되지 않고 이하에 기재되는 과제를 말한다. 이 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있고 이들 기재로부터 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 상술한 기재 및/또는 다른 과제 중 적어도 하나의 과제를 해결하기 위한 것이다.
본 발명의 일 형태는 레벨 시프트 회로를 갖고, 이 레벨 시프트 회로는 제 1 트랜지스터와 제 2 트랜지스터와 제 3 트랜지스터와 제 4 트랜지스터와 버퍼 회로를 갖고, 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트는 입력 신호가 입력되는 배선에 전기적으로 접속되고, 상기 버퍼 회로의 입력 단자는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 버퍼 회로의 출력 단자는 상기 제 2 트랜지스터의 게이트 및 출력 신호가 출력되는 배선에 전기적으로 접속되는 반도체 장치이다.
상기 구성의 반도체 장치에서 상기 레벨 시프트 회로는 제 5 트랜지스터를 갖고, 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 5 트랜지스터의 게이트는 상기 입력 신호의 반전 신호가 입력되는 배선에 전기적으로 접속되는 것이 더 바람직하다.
상술한 각 구성의 반도체 장치에서 상기 버퍼 회로는 제 1 인버터 회로와 제 2 인버터 회로를 갖고, 상기 제 1 인버터 회로는 제 1 입력 단자와 제 2 입력 단자와 출력 단자를 갖고, 상기 제 2 인버터 회로는 제 1 입력 단자와 제 2 입력 단자와 출력 단자를 갖고, 상기 제 1 인버터 회로의 제 1 입력 단자는 상기 버퍼 회로의 입력 단자로서 기능하고, 상기 제 1 인버터 회로의 제 2 입력 단자는 상기 입력 신호가 입력되는 배선에 전기적으로 접속되고, 상기 제 2 인버터 회로의 제 1 입력 단자는 상기 제 1 인버터 회로의 출력 단자에 전기적으로 접속되고, 상기 제 2 인버터 회로의 제 2 입력 단자는 상기 입력 신호의 반전 신호가 입력되는 배선에 전기적으로 접속되고, 상기 제 2 인버터 회로의 출력 단자는 상기 버퍼 회로의 출력 단자로서 기능하는 것이 더 바람직하다.
상술한 각 구성의 반도체 장치에서 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 4 트랜지스터는 p채널형 트랜지스터인 것이 더 바람직하다.
상술한 각 구성의 반도체 장치에서 상기 제 3 트랜지스터 및 상기 제 5 트랜지스터는 n채널형 트랜지스터이고 채널이 형성되는 반도체층을 갖고 이 반도체층은 산화물 반도체를 갖는 것이 더 바람직하다.
또한 본 발명의 일 형태는 레벨 시프트 회로를 갖고, 이 레벨 시프트 회로는 제 1 트랜지스터와 제 2 트랜지스터와 제 3 트랜지스터와 제 4 트랜지스터와 제 5 트랜지스터와 제 6 트랜지스터와 제 7 트랜지스터와 제 8 트랜지스터와 제 9 트랜지스터와 제 10 트랜지스터와 제 1 인버터 회로와 제 2 인버터 회로를 갖고, 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 6 트랜지스터의 게이트 및 상기 제 9 트랜지스터의 게이트는 상기 제 7 트랜지스터의 소스 및 드레인 중 다른 한쪽 및 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트 및 상기 제 10 트랜지스터의 게이트는 입력 신호가 입력되는 배선에 전기적으로 접속되고, 상기 제 1 인버터 회로의 입력 단자는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 2 인버터 회로의 입력 단자는 상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 1 인버터 회로의 출력 단자는 상기 제 7 트랜지스터의 게이트 및 출력 신호가 출력되는 배선에 전기적으로 접속되는 반도체 장치이다.
상술한 구성의 반도체 장치에서 상기 출력 신호의 반전 신호를 출력하는 기능을 갖고 상기 제 2 인버터 회로의 출력 단자는 상기 제 2 트랜지스터의 게이트 및 상기 출력 신호의 반전 신호가 출력되는 배선에 전기적으로 접속되는 것이 더 바람직하다.
상술한 각 구성의 반도체 장치에서 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 4 트랜지스터, 상기 제 6 트랜지스터, 상기 제 7 트랜지스터, 및 상기 제 9 트랜지스터는 p채널형 트랜지스터인 것이 더 바람직하다.
상술한 각 구성의 반도체 장치에서 상기 제 3 트랜지스터, 상기 제 5 트랜지스터, 상기 제 8 트랜지스터, 및 상기 제 10 트랜지스터는 n채널형 트랜지스터이고 채널이 형성되는 반도체층을 갖고 상기 반도체층은 산화물 반도체를 갖는 것이 더 바람직하다.
상술한 각 구성의 반도체 장치에서 로직 회로, 시프트 레지스터, 래치 회로, 디지털 아날로그 변환 회로, 멀티플렉서, 또는 증폭 회로 중 적어도 하나를 갖는 것이 더 바람직하다.
또한 본 발명의 일 형태는 상술한 각 구성의 반도체 장치와, 표시부, 터치 센서, 카메라, 스피커, 마이크, 또는 조작 키 중 적어도 하나를 갖는 전자 기기이다.
본 발명의 일 형태에 의하여 더 안정적으로 동작할 수 있는 레벨 시프트 회로를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 레벨 시프트 회로가 갖는 트랜지스터의 크기를 확대할 필요성을 저감시킬 수 있다. 또한 본 발명의 일 형태에 의하여 반도체 장치의 면적 증대를 억제할 수 있다. 또한 본 발명의 일 형태에 의하여 레벨 시프트 회로의 소비전력의 증가를 억제할 수 있다.
또한 본 발명의 일 형태에 의하여 전자 기기의 크기, 소비전력 등의 증가를 억제할 수 있다.
본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는 이 항목에서 언급되지 않고 이하에 기재되는 효과를 말한다. 이 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있고 이들 기재로부터 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 상술한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 형태를 설명하기 위한 회로도.
도 2는 본 발명의 일 형태를 설명하기 위한 회로도.
도 3은 본 발명의 일 형태를 설명하기 위한 회로도.
도 4는 본 발명의 일 형태를 설명하기 위한 회로도.
도 5는 본 발명의 일 형태를 설명하기 위한 회로도 및 단면도.
도 6은 레벨 시프트 회로를 설명하기 위한 회로도.
도 7은 소스 드라이버IC의 구성예를 도시한 블록도.
도 8은 소스 드라이버IC의 동작의 개요를 설명하기 위한 도면.
도 9는 소스 드라이버IC의 구성예를 도시한 블록도.
도 10은 표시 장치의 회로를 설명하기 위한 도면 및 화소의 상면도.
도 11은 표시 장치의 회로를 설명하기 위한 도면.
도 12는 표시 장치의 회로를 설명하기 위한 도면 및 화소의 상면도.
도 13은 표시 장치의 구성을 설명하기 위한 도면.
도 14는 표시 장치의 구성을 설명하기 위한 도면.
도 15는 표시 장치의 구성을 설명하기 위한 도면.
도 16은 표시 장치의 구성을 설명하기 위한 도면.
도 17은 전자 기기를 설명하기 위한 도면.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다.
본 명세서 등에서 반도체 장치란 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 및 이 회로를 갖는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 구비한 칩이나, 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우가 있고, 또는 반도체 장치를 갖는 경우가 있다.
본 명세서 등에 X와 Y가 접속되어 있다고 기재되는 경우에는 X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 기재되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 갖는다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 노드이다. 소스 또는 드레인으로서 기능하는 2개의 입출력 노드는 트랜지스터의 형태 및 각 단자에 인가되는 전위의 고저(高低)에 따라 한쪽이 소스가 되고 다른 한쪽이 드레인이 된다. 따라서 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다. 또한 본 명세서 등에서는 게이트 이외의 2개의 단자를 제 1 단자, 제 2 단자라고 부르는 경우나 제 3 단자, 제 4 단자라고 부르는 경우가 있다.
노드는 회로 구성이나 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등이라고 바꿔 말할 수 있다. 또한 단자, 배선 등을 노드라고 바꿔 말할 수 있다.
전압은 임의의 전위와 기준 전위(예를 들어 접지 전위, 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서 전압을 전위라고 바꿔 말할 수 있다. 또한 전위란 상대적인 것이다. 따라서 GND라고 기재되어 있어도 반드시 0V를 의미하는 것은 아니다.
본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 순서를 나타내기 위하여 사용되는 경우가 있다. 또는 구성 요소의 혼동을 피하기 위하여 사용되는 경우가 있고, 이 경우 서수사의 사용은 구성 요소의 개수를 한정하는 것이 아니고 순서를 한정하는 것도 아니다. 또한 예를 들어 "제 1"을 "제 2" 또는 "제 3"으로 바꿔 발명의 일 형태를 설명할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 관한 레벨 시프트 회로에 대하여 도 1 내지 도 6을 사용하여 설명한다.
[구성예 1]
도 1에 본 발명의 일 형태에 관한 레벨 시프트 회로(110)의 구성예를 도시하였다.
레벨 시프트 회로(110)는 전위 VDD1과 전위 VSS1 사이에서 진폭을 갖는 입력 신호를 전위 VDD2와 전위 VSS2 사이에서 진폭을 갖는 출력 신호로 변환하는 기능을 갖는다. 바꿔 말하면 레벨 시프트 회로(110)는 입력 신호를 더 큰 진폭 전압 또는 더 작은 진폭 전압의 출력 신호로 변환하는 기능을 갖는다.
전위 VSS1과 전위 VSS2는 동등한 것이 바람직하다. 또한 전위 VSS1과 전위 VSS2는 모두 접지 전위이어도 좋다.
레벨 시프트 회로(110)는 레벨 시프트부(111)와 버퍼 회로(112)를 갖는다. 또한 레벨 시프트 회로(110)는 입력 단자 IN1과 인버터 회로(23)와 출력 단자 OUT1을 갖는다.
레벨 시프트부(111)는 트랜지스터(11)와 트랜지스터(12)와 트랜지스터(13)와 트랜지스터(14)와 트랜지스터(15)를 갖는다. 트랜지스터(11), 트랜지스터(12), 및 트랜지스터(14)는 p채널형 트랜지스터이고 트랜지스터(13) 및 트랜지스터(15)는 n채널형 트랜지스터이다.
버퍼 회로(112)는 인버터 회로(21)와 인버터 회로(22)를 갖는다.
트랜지스터(11)의 소스 및 드레인 중 한쪽은 전위 VDD2가 인가되는 배선에 전기적으로 접속되고, 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(12)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(12)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(13)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(13)의 소스 및 드레인 중 다른 한쪽은 전위 VSS2가 인가되는 배선에 전기적으로 접속된다.
트랜지스터(14)의 소스 및 드레인 중 한쪽은 전위 VDD2가 인가되는 배선에 전기적으로 접속되고, 트랜지스터(14)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(15)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(15)의 소스 및 드레인 중 다른 한쪽은 전위 VSS2가 인가되는 배선에 전기적으로 접속된다.
트랜지스터(11)의 게이트 및 트랜지스터(14)의 게이트는 트랜지스터(12)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(13)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(13)의 게이트는 입력 단자 IN1 및 인버터 회로(23)의 입력 단자에 전기적으로 접속된다. 바꿔 말하면 트랜지스터(13)의 게이트는 레벨 시프트 회로(110)의 입력 신호가 입력되는 배선에 전기적으로 접속된다.
또한 트랜지스터(15)의 게이트는 인버터 회로(23)의 출력 단자에 전기적으로 접속된다. 바꿔 말하면 트랜지스터(15)의 게이트는 레벨 시프트 회로(110)의 입력 신호의 반전 신호가 입력되는 배선에 전기적으로 접속된다.
인버터 회로(21)의 입력 단자는 트랜지스터(14)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(15)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 인버터 회로(21)의 출력 단자는 인버터 회로(22)의 입력 단자에 전기적으로 접속된다. 인버터 회로(22)의 출력 단자는 트랜지스터(12)의 게이트 및 출력 단자 OUT1에 전기적으로 접속된다. 바꿔 말하면 인버터 회로(22)의 출력 단자는 트랜지스터(12)의 게이트 및 레벨 시프트 회로(110)의 출력 신호가 출력되는 배선에 전기적으로 접속된다.
또한 인버터 회로(21)의 입력 단자는 버퍼 회로(112)의 입력 단자로서 기능하고, 인버터 회로(22)의 출력 단자는 버퍼 회로(112)의 출력 단자로서 기능한다.
이상이 레벨 시프트 회로(110)의 구성에 관한 설명이다.
레벨 시프트 회로(110)에서 입력 단자 IN1에 Low 신호가 입력되면 먼저 트랜지스터(13)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(13)가 오프 상태가 되고, 또한 트랜지스터(15)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(15)가 온 상태가 된다. 트랜지스터(15)가 온 상태가 됨으로써 인버터 회로(21)의 입력 단자에 전위 VSS2가 입력되므로 인버터 회로(22)의 출력 단자에 Low 신호가 입력되고, 따라서 출력 단자 OUT1에 Low 신호가 입력된다.
레벨 시프트 회로(110)에서 입력 단자 IN1에 High 신호가 입력되면 먼저 트랜지스터(13)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(13)가 온 상태가 되고, 또한 트랜지스터(15)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(15)가 오프 상태가 된다. 다음으로 트랜지스터(13)가 온 상태가 됨으로써 트랜지스터(11)의 게이트 및 트랜지스터(14)의 게이트에 전위 VSS2가 입력되므로 트랜지스터(11) 및 트랜지스터(14)가 온 상태가 된다. 또한 트랜지스터(14)가 온 상태가 됨으로써 인버터 회로(21)의 입력 단자에 전위 VDD2가 입력되므로 인버터 회로(22)의 출력 단자에 High 신호가 입력되고, 따라서 출력 단자 OUT1에 High 신호가 입력된다.
입력 단자 IN1에 High 신호가 입력될 때 트랜지스터(11) 및 트랜지스터(13)가 모두 온 상태가 되므로 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이에 전류가 흐르기 쉬운 상태가 된다. 그러나 인버터 회로(22)의 출력 단자에 High 신호가 출력됨으로써 트랜지스터(12)의 게이트에도 High 신호가 인가되어 트랜지스터(12)가 오프 상태가 된다. 이에 의하여 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이의 전류가 차단된다. 따라서 레벨 시프트 회로(110)의 구성으로 함으로써 소비전력의 증대를 억제할 수 있다.
또한 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이의 전류가 차단됨으로써 트랜지스터(11) 및 트랜지스터(13)에 대한 부하를 억제할 수 있다. 따라서 레벨 시프트 회로(110)의 구성으로 함으로써 트랜지스터(11) 및 트랜지스터(13)의 특성 변동을 방지할 수 있고, 트랜지스터의 크기를 확대할 필요성이 저감된다.
[구성예 2]
다음으로 도 2를 사용하여 레벨 시프트 회로(110)와 같은 기능을 갖는 레벨 시프트 회로(115)의 구성에 대하여 설명한다.
레벨 시프트 회로(115)는 버퍼 회로(112) 대신에 버퍼 회로(113)를 갖는 점에서 레벨 시프트 회로(110)와 상이하다. 즉 레벨 시프트 회로(115)는 레벨 시프트부(111)와 버퍼 회로(113)를 갖는다. 또한 레벨 시프트 회로(115)는 입력 단자 IN1과 인버터 회로(23)와 출력 단자 OUT1을 갖는다.
버퍼 회로(113)는 인버터 회로(24) 및 인버터 회로(25)를 갖는다. 인버터 회로(24) 및 인버터 회로(25)는 모두 2개의 입력 단자를 갖는 인버터 회로이다.
인버터 회로(24)는 트랜지스터(16)와 트랜지스터(17)를 갖는다. 트랜지스터(16)의 소스 및 드레인 중 한쪽은 트랜지스터(17)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
인버터 회로(25)는 트랜지스터(18)와 트랜지스터(19)를 갖는다. 트랜지스터(18)의 소스 및 드레인 중 한쪽은 트랜지스터(19)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
트랜지스터(16) 및 트랜지스터(18)는 p채널형 트랜지스터이고 트랜지스터(17) 및 트랜지스터(19)는 n채널형 트랜지스터이다.
트랜지스터(16)의 게이트는 인버터 회로(24)의 제 1 입력 단자로서 기능한다. 또한 트랜지스터(17)의 게이트가 인버터 회로(24)의 제 2 입력 단자로서 기능한다. 또한 트랜지스터(16)의 소스 및 드레인 중 한쪽 및 트랜지스터(17)의 소스 및 드레인 중 한쪽의 양쪽에 전기적으로 접속되는 단자는 인버터 회로(24)의 출력 단자로서 기능한다.
트랜지스터(18)의 게이트는 인버터 회로(25)의 제 1 입력 단자로서 기능한다. 또한 트랜지스터(19)의 게이트가 인버터 회로(25)의 제 2 입력 단자로서 기능한다. 또한 트랜지스터(18)의 소스 및 드레인 중 한쪽 및 트랜지스터(19)의 소스 및 드레인 중 한쪽의 양쪽에 전기적으로 접속되는 단자는 인버터 회로(25)의 출력 단자로서 기능한다.
레벨 시프트 회로(115)가 갖는 레벨 시프트부(111)는 레벨 시프트 회로(110)가 갖는 레벨 시프트부(111)와 같은 구성을 갖는다. 레벨 시프트 회로(115)가 갖는 레벨 시프트부(111)에 관한 설명에 대해서는 레벨 시프트 회로(110)가 갖는 레벨 시프트부(111)에 관한 설명을 참조할 수 있다.
인버터 회로(24)의 제 1 입력 단자인 트랜지스터(16)의 게이트는 트랜지스터(14)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(15)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 인버터 회로(24)의 제 2 입력 단자인 트랜지스터(17)의 게이트는 입력 단자 IN1에 전기적으로 접속된다.
인버터 회로(25)의 제 1 입력 단자인 트랜지스터(18)의 게이트는 인버터 회로(24)의 출력 단자에 전기적으로 접속되고, 인버터 회로(25)의 제 2 입력 단자인 트랜지스터(19)의 게이트는 인버터 회로(23)의 출력 단자에 전기적으로 접속된다. 또한 인버터 회로(25)의 출력 단자는 트랜지스터(12)의 게이트 및 출력 단자 OUT1에 전기적으로 접속된다. 바꿔 말하면 인버터 회로(25)의 출력 단자는 트랜지스터(12)의 게이트 및 레벨 시프트 회로(115)의 출력 신호가 출력되는 배선에 전기적으로 접속된다.
또한 트랜지스터(16)의 게이트는 버퍼 회로(113)의 입력 단자로서 기능한다고도 할 수 있다. 또한 인버터 회로(25)의 출력 단자는 버퍼 회로(113)의 출력 단자로서 기능한다고도 할 수 있다.
이상이 레벨 시프트 회로(115)의 구성에 관한 설명이다.
레벨 시프트 회로(115)에서 입력 단자 IN1에 Low 신호가 입력되면 먼저 트랜지스터(13)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(13)가 오프 상태가 되고, 트랜지스터(15)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(15)가 온 상태가 되고, 트랜지스터(17)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(17)가 오프 상태가 되고, 트랜지스터(19)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(19)가 온 상태가 된다.
다음으로 트랜지스터(15)가 온 상태가 됨으로써 트랜지스터(16)의 게이트에 전위 VSS2가 입력되므로 트랜지스터(16)가 온 상태가 된다. 이어서 트랜지스터(18)의 게이트에 전위 VDD2가 입력되므로 트랜지스터(18)는 오프 상태가 된다. 따라서 인버터 회로(25)의 출력 단자로부터 전위 VSS2가 출력된다. 즉 출력 단자 OUT1에 Low 신호가 출력된다.
한편, 레벨 시프트 회로(115)에서 입력 단자 IN1에 High 신호가 입력되면 먼저 트랜지스터(13)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(13)가 온 상태가 되고, 트랜지스터(15)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(15)가 오프 상태가 되고, 트랜지스터(17)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(17)가 온 상태가 되고, 트랜지스터(19)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(19)가 오프 상태가 된다.
다음으로 트랜지스터(13)가 온 상태가 됨으로써 트랜지스터(11)의 게이트 및 트랜지스터(14)의 게이트에 전위 VSS2가 입력되므로 트랜지스터(11) 및 트랜지스터(14)가 온 상태가 된다. 또한 트랜지스터(14)가 온 상태가 됨으로써 트랜지스터(16)의 게이트에 전위 VDD2가 입력된다.
다음으로 트랜지스터(16)의 게이트에 전위 VDD2가 입력됨으로써 트랜지스터(16)가 오프 상태가 되므로 트랜지스터(18)의 게이트에 전위 VSS2가 인가된다. 이에 의하여 트랜지스터(18)가 온 상태가 되므로 인버터 회로(25)의 출력 단자로부터 전위 VDD2가 출력된다. 즉 출력 단자 OUT1에 High 신호가 출력된다.
입력 단자 IN1에 High 신호가 입력될 때 트랜지스터(11) 및 트랜지스터(13)가 모두 온 상태가 되므로 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이에 전류가 흐르기 쉬운 상태가 된다. 그러나 인버터 회로(25)의 출력 단자에 High 신호가 출력됨으로써 트랜지스터(12)의 게이트에도 High 신호가 인가되어 트랜지스터(12)가 오프 상태가 된다. 이에 의하여 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이의 전류가 차단된다. 따라서 레벨 시프트 회로(115)의 구성으로 함으로써 소비전력의 증대를 억제할 수 있다.
또한 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이의 전류가 차단됨으로써 트랜지스터(11) 및 트랜지스터(13)에 대한 부하를 억제할 수 있다. 따라서 레벨 시프트 회로(115)의 구성으로 함으로써 트랜지스터(11) 및 트랜지스터(13)의 특성 변동을 방지할 수 있고, 트랜지스터의 크기를 확대할 필요성이 저감된다.
또한 도 1에 도시된 레벨 시프트 회로(110)의 구성과 비교하면 도 2에 도시된 레벨 시프트 회로(115)는 버퍼 회로(113)(인버터 회로(24) 및 인버터 회로(25))를 갖는 구성이기 때문에 출력 신호를 증폭시키고 더 안정적으로 동작할 수 있다.
예를 들어 입력 단자 IN1에 입력되는 입력 신호가 High로부터 Low로 변화할 때 트랜지스터(16)의 게이트에 입력되는 전위가 충분히 저하되지 않는 경우가 있다고 상정한다. 이와 같은 경우이어도 트랜지스터(17)의 게이트에는 Low 신호가 입력 단자 IN1로부터 입력되므로 트랜지스터(17)는 확실히 오프 상태가 된다. 따라서 트랜지스터(18)의 게이트에 High 신호를 입력하기 쉬워진다.
또한 예를 들어 입력 단자 IN1에 입력되는 입력 신호가 Low로부터 High로 변화할 때 트랜지스터(18)의 게이트에 입력되는 전위가 충분히 저하되지 않는 경우가 있다고 상정한다. 이와 같은 경우이어도 트랜지스터(19)의 게이트에는 Low 신호가 인버터 회로(23)의 출력 단자로부터 입력되므로 트랜지스터(19)는 확실히 오프 상태가 되고 인버터 회로(24)는 High 신호가 출력되기 쉬워진다.
따라서 버퍼 회로(113)의 구성을 사용함으로써 레벨 시프트 회로(115)는 버퍼 회로(113)에 입력된 신호를 증폭시켜 출력할 수 있다. 이에 의하여 레벨 시프트 회로(115)는 더 안정적으로 동작할 수 있다.
여기서 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)의 비교예로서 트랜지스터(12)의 게이트가 인버터 회로(21)의 입력 단자와 접속되는 레벨 시프트 회로를 상정한다(도 6의 (A) 참조). 레벨 시프트 회로(110), 레벨 시프트 회로(115), 및 도 6의 (A)에 도시된 레벨 시프트 회로 모두에 있어서 입력 단자 IN1에 입력되는 신호가 High로부터 Low로 변화할 때 트랜지스터(12)는 온 상태가 되는 것이 바람직하다.
그러나 도 6의 (A)에 도시된 레벨 시프트 회로에서 입력 단자 IN1에 입력되는 신호가 High로부터 Low로 변화할 때 트랜지스터(12)의 게이트에 인가되는 전위의 저하는 트랜지스터(12)를 온 상태로 하는 데 충분하지 않은 경우가 있다. 또한 트랜지스터(12)가 온 상태가 되지 않기 때문에 도 6의 (A)에 도시된 레벨 시프트 회로는 동작할 수 없게 되는 경우가 있다.
한편 레벨 시프트 회로(110)에서 버퍼 회로(112)의 출력 단자로부터 출력되는 신호는 버퍼 회로(112)의 입력 단자(인버터 회로(21)의 입력 단자라고도 할 수 있음)에 입력되는 신호보다 증폭된다. 따라서 레벨 시프트 회로(110)에서는 입력 단자 IN1에 입력되는 입력 신호가 High로부터 Low로 변화할 때 트랜지스터(12)의 게이트에 인가되는 전위는 트랜지스터(12)를 온 상태로 하는 데 충분히 저하되기 쉬워진다. 따라서 레벨 시프트 회로(110)는 도 6의 (A)에 도시된 레벨 시프트 회로와 비교하여 더 안정적으로 동작하기 쉽다고 할 수 있다.
또한 레벨 시프트 회로(115)에서 버퍼 회로(113)의 출력 단자로부터 출력되는 신호는 버퍼 회로(113)의 입력 단자에 입력되는 신호보다 증폭된다. 따라서 레벨 시프트 회로(115)에서는 입력 단자 IN1에 입력되는 입력 신호가 High로부터 Low로 변화할 때 트랜지스터(12)의 게이트에 인가되는 전위는 트랜지스터(12)를 온 상태로 하는 데 충분히 저하되기 쉬워진다. 따라서 레벨 시프트 회로(115)는 도 6의 (A)에 도시된 레벨 시프트 회로와 비교하여 더 안정적으로 동작하기 쉽다고 할 수 있다.
다음으로 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)의 다른 비교예로서 도 6의 (B)에 도시된 레벨 시프트 회로처럼 트랜지스터(11)의 게이트 및 트랜지스터(14)의 게이트가 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(12)의 소스 및 드레인 중 한쪽에 접속되는 구성을 상정한다. 도 6의 (B)에서는 트랜지스터(14)의 소스 및 드레인 중 다른 한쪽, 트랜지스터(15)의 소스 및 드레인 중 한쪽, 및 인버터 회로(21)의 입력 단자에 전기적으로 접속되는 노드를 노드 VLS로 한다.
도 6의 (B)에 도시된 레벨 시프트 회로에서는 레벨 시프트 회로(110)와 마찬가지로 입력 단자 IN1에 High 신호가 입력되고, 인버터 회로(22)의 출력 단자에 High 신호가 출력될 때 트랜지스터(12)가 오프 상태가 되므로 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이의 전류가 차단된다. 그러나 트랜지스터(12)가 오프 상태가 됨으로써 트랜지스터(11)의 게이트 및 트랜지스터(14)의 게이트에 인가되는 전위가 부정(不定)해지므로 노드 VLS에서의 전위는 부정해진다.
노드 VLS에서의 전위가 부정해지면 인버터 회로(21) 또는 인버터 회로(22)에서 관통 전류가 발생되기 쉬워져 소비전력이 증가되기 쉬워진다. 또한 노드 VLS에서의 전위가 부정해지면 레벨 시프트 회로의 주위로부터 노이즈의 영향을 받아, 입력 단자 IN1에 입력되는 신호와 논리가 반대인 신호가 출력 단자 OUT1로부터 출력될 우려가 있다.
레벨 시프트 회로의 주위로부터 받는 노이즈는 예를 들어 레벨 시프트 회로가 갖는 배선과 이 배선에 근접하는 주위의 배선 사이의 용량 결합으로 인하여 발생하는 경우가 있다. 또한 예를 들어 전위 VSS1과 전위 VSS2가 상이한 값일 때 트랜지스터(15)의 동작이 안정되지 않는 것으로 인하여, 레벨 시프트 회로의 주위로부터 받는 노이즈가 발생하는 경우가 있다.
한편 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)에서 트랜지스터(12)는 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이에 접속된다. 따라서 트랜지스터(12)가 오프 상태일 때도 트랜지스터(11), 트랜지스터(14)는 온 상태이기 때문에 버퍼 회로의 입력 단자에 전위 VDD2를 입력할 수 있다.
따라서 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)는 버퍼 회로의 입력 단자에 입력되는 전위가 부정해지는 것을 방지할 수 있다. 그러므로 버퍼 회로에서 관통 전류가 발생되는 것을 억제하여 소비전력을 작게 할 수 있다. 또한 레벨 시프트 회로의 주위로부터 받는 노이즈가 있어도 입력 단자 IN1에 입력되는 입력 신호와 논리가 반대인 신호가 출력되는 것을 방지할 수 있다. 따라서 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)는 안정적으로 동작할 수 있다.
또한 도 6의 (B)에 도시된 레벨 시프트 회로에서는 입력 단자 IN1에 High 신호가 입력될 때 트랜지스터(12)를 오프 상태로 함으로써 트랜지스터(11)의 게이트 및 트랜지스터(14)의 게이트에 접속되는 배선에 전하가 잔류되기 쉽다. 입력 단자 IN1에 입력되는 입력 신호가 High로부터 Low로 변화할 때 이 잔류된 전하로 인하여 레벨 시프트 회로의 동작에 문제가 발생되는 경우가 있다.
한편 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)에서는 입력 단자 IN1에 High 신호가 입력될 때 트랜지스터(12)를 오프 상태로 하여도 트랜지스터(11)의 게이트 및 트랜지스터(14)의 게이트에 접속되는 배선에 전하가 잔류되기 어렵다. 따라서 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)는 안정적으로 동작할 수 있다.
또한 상술한 바와 같이 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)에서 트랜지스터(12)는 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이에 접속된다. 또한 트랜지스터(12)의 게이트는 버퍼 회로의 출력 단자 및 출력 단자 OUT1에 전기적으로 접속된다. 이에 의하여 입력 단자 IN1에 High 신호가 입력되고 버퍼 회로의 출력 단자에 High 신호가 출력될 때 출력 신호를 안정적으로 유지한 채 트랜지스터(12)를 오프 상태로 하고 트랜지스터(11)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(13)의 소스 및 드레인 중 한쪽 사이의 전류를 차단할 수 있다. 이에 의하여 트랜지스터(11) 및 트랜지스터(13)에 대한 부하를 억제하여 트랜지스터(11) 및 트랜지스터(13)의 열화를 방지할 수 있다.
따라서 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)는 프로세스상의 원인으로 인하여 트랜지스터의 특성이 불안정해지고 트랜지스터가 열화되기 쉬워지거나 레벨 시프트 회로의 주위로부터 받는 노이즈가 커지는 경우에도 안정적으로 동작할 수 있다.
따라서 레벨 시프트 회로(110) 및 레벨 시프트 회로(115)는 트랜지스터의 특성 변동이 예상되는 경우에도 n채널형 트랜지스터의 크기를 p채널형 트랜지스터의 크기보다 크게 하지 않아도 안정적으로 동작할 수 있다. 따라서 레벨 시프트 회로(110) 또는 레벨 시프트 회로(115)의 구성으로 함으로써 트랜지스터의 크기를 확대할 필요성을 저감시킬 수 있다.
또한 레벨 시프트 회로(110) 또는 레벨 시프트 회로(115)의 구성으로 함으로써 지연 시간의 증가, 전류의 증가, 및 면적 증가 등의 문제가 발생되는 것을 방지할 수 있다.
[구성예 3]
다음으로 도 3을 사용하여 레벨 시프트 회로(110)의 변형예인 레벨 시프트 회로(120)에 대하여 설명한다.
레벨 시프트 회로(120)는 레벨 시프트 회로(110)와 마찬가지로 전위 VDD1과 전위 VSS1 사이에서 진폭을 갖는 입력 신호를 전위 VDD2와 전위 VSS2 사이에서 진폭을 갖는 출력 신호로 변환하는 기능을 갖는다. 바꿔 말하면 레벨 시프트 회로(120)는 입력 신호를 더 큰 진폭 전압 또는 더 작은 진폭 전압의 출력 신호로 변환하는 기능을 갖는다.
레벨 시프트 회로(120)는 출력 신호의 반전 신호를 출력하는 기능을 갖는 점에서 레벨 시프트 회로(110)와 상이하다.
레벨 시프트 회로(120)는 레벨 시프트부(121)와 레벨 시프트부(122)와 인버터 회로(42)와 인버터 회로(41)를 갖는다. 또한 레벨 시프트 회로(120)는 입력 단자 IN2와 인버터 회로(43)와 출력 단자 OUT2와 출력 단자 OUT2B를 갖는다.
전위 VSS1 및 전위 VSS2는 동등한 것이 바람직하다. 또한 전위 VSS1 및 전위 VSS2는 모두 접지 전위이어도 좋다.
출력 단자 OUT2B는 출력 단자 OUT2에 출력되는 출력 신호의 반전 신호가 출력되는 단자이다.
레벨 시프트부(121)는 트랜지스터(31)와 트랜지스터(32)와 트랜지스터(33)와 트랜지스터(34)와 트랜지스터(35)를 갖는다. 또한 레벨 시프트부(122)는 트랜지스터(36)와 트랜지스터(37)와 트랜지스터(38)와 트랜지스터(39)와 트랜지스터(40)를 갖는다.
트랜지스터(31), 트랜지스터(32), 트랜지스터(34), 트랜지스터(36), 트랜지스터(37), 및 트랜지스터(39)는 p채널형 트랜지스터이고, 트랜지스터(33), 트랜지스터(35), 트랜지스터(38), 및 트랜지스터(40)는 n채널형 트랜지스터이다.
트랜지스터(31)의 소스 및 드레인 중 한쪽은 전위 VDD2가 인가되는 배선에 전기적으로 접속되고, 트랜지스터(31)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(32)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(32)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(33)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(33)의 소스 및 드레인 중 다른 한쪽은 전위 VSS2가 인가되는 배선에 전기적으로 접속된다.
트랜지스터(34)의 소스 및 드레인 중 한쪽은 전위 VDD2가 인가되는 배선에 전기적으로 접속되고, 트랜지스터(34)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(35)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(35)의 소스 및 드레인 중 다른 한쪽은 전위 VSS2가 인가되는 배선에 전기적으로 접속된다.
트랜지스터(31)의 게이트 및 트랜지스터(34)의 게이트는 트랜지스터(32)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(33)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(36)의 소스 및 드레인 중 한쪽은 전위 VDD2가 인가되는 배선에 전기적으로 접속되고, 트랜지스터(36)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(37)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(37)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(38)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(38)의 소스 및 드레인 중 다른 한쪽은 전위 VSS2가 인가되는 배선에 전기적으로 접속된다.
트랜지스터(39)의 소스 및 드레인 중 한쪽은 전위 VDD2가 인가되는 배선에 전기적으로 접속되고, 트랜지스터(39)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(40)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 트랜지스터(40)의 소스 및 드레인 중 다른 한쪽은 전위 VSS2가 인가되는 배선에 전기적으로 접속된다.
트랜지스터(36)의 게이트 및 트랜지스터(39)의 게이트는 트랜지스터(37)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(38)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
도 3에서 트랜지스터(33)의 게이트 및 트랜지스터(40)의 게이트는 입력 단자 IN2에 전기적으로 접속된다. 바꿔 말하면 트랜지스터(33)의 게이트 및 트랜지스터(40)의 게이트는 레벨 시프트 회로(120)의 입력 신호가 입력되는 배선에 전기적으로 접속된다.
입력 단자 IN2는 인버터 회로(43)의 입력 단자에 전기적으로 접속된다. 또한 트랜지스터(35)의 게이트 및 트랜지스터(38)의 게이트는 인버터 회로(43)의 출력 단자에 전기적으로 접속된다. 바꿔 말하면 트랜지스터(35)의 게이트 및 트랜지스터(38)의 게이트는 레벨 시프트 회로(120)의 입력 신호의 반전 신호가 입력되는 배선에 전기적으로 접속된다.
인버터 회로(41)의 입력 단자는 트랜지스터(34)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(35)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 인버터 회로(41)의 출력 단자는 출력 단자 OUT2B 및 트랜지스터(37)의 게이트에 전기적으로 접속된다.
인버터 회로(42)의 입력 단자는 트랜지스터(39)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(40)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 인버터 회로(42)의 출력 단자는 트랜지스터(32)의 게이트 및 출력 단자 OUT2에 전기적으로 접속된다.
이상이 레벨 시프트 회로(120)의 구성에 관한 설명이다.
레벨 시프트 회로(120)에서 입력 단자 IN2에 Low 신호가 입력되면 먼저 트랜지스터(33)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(33)가 오프 상태가 되고, 트랜지스터(35)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(35)가 온 상태가 되고, 트랜지스터(38)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(38)가 온 상태가 되고, 트랜지스터(40)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(40)가 오프 상태가 된다.
이어서 레벨 시프트부(121)에서는 트랜지스터(35)가 온 상태가 됨으로써 인버터 회로(41)의 입력 단자에 전위 VSS2가 입력되므로 출력 단자 OUT2B에 High 신호가 입력된다.
동시에 레벨 시프트부(122)에서는 트랜지스터(38)가 온 상태가 됨으로써 트랜지스터(36)의 게이트 및 트랜지스터(39)의 게이트에 전위 VSS2가 입력되므로 트랜지스터(36) 및 트랜지스터(39)가 온 상태가 된다. 또한 트랜지스터(39)가 온 상태가 됨으로써 인버터 회로(42)의 입력 단자에 전위 VDD2가 입력되므로 출력 단자 OUT2에 Low 신호가 입력된다.
한편 레벨 시프트 회로(120)에서 입력 단자 IN2에 High 신호가 입력되면 먼저 트랜지스터(33)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(33)가 온 상태가 되고, 트랜지스터(35)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(35)가 오프 상태가 되고, 트랜지스터(38)의 게이트에 전위 VSS1이 입력됨으로써 트랜지스터(38)가 오프 상태가 되고, 트랜지스터(40)의 게이트에 전위 VDD1이 입력됨으로써 트랜지스터(40)가 온 상태가 된다.
이어서 레벨 시프트부(121)에서는 트랜지스터(33)가 온 상태가 됨으로써 트랜지스터(31)의 게이트 및 트랜지스터(34)의 게이트에 전위 VSS2가 입력되므로 트랜지스터(31) 및 트랜지스터(34)가 온 상태가 된다. 또한 트랜지스터(34)가 온 상태가 됨으로써 인버터 회로(41)의 입력 단자에 전위 VDD2가 입력되므로 출력 단자 OUT2B에 Low 신호가 입력된다.
동시에 레벨 시프트부(122)에서는 트랜지스터(40)가 온 상태가 됨으로써 인버터 회로(42)의 입력 단자에 전위 VSS2가 입력되므로 출력 단자 OUT2에 High 신호가 입력된다.
입력 단자 IN2에 High 신호가 입력될 때 인버터 회로(42)의 출력 단자에 High 신호가 출력됨으로써 트랜지스터(32)의 게이트에 High 신호가 인가되므로 트랜지스터(32)가 오프 상태가 된다. 이에 의하여 트랜지스터(31)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(33)의 소스 및 드레인 중 한쪽 사이의 전류가 차단된다. 따라서 트랜지스터(31) 및 트랜지스터(33)에 대한 부하를 억제하여 트랜지스터(31) 및 트랜지스터(33)의 열화를 방지할 수 있다.
입력 단자 IN2에 Low 신호가 입력될 때 인버터 회로(41)의 출력 단자에 High 신호가 출력됨으로써 트랜지스터(37)의 게이트에 High 신호가 인가되므로 트랜지스터(37)가 오프 상태가 된다. 이에 의하여 트랜지스터(36)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(38)의 소스 및 드레인 중 한쪽 사이의 전류가 차단된다. 따라서 트랜지스터(36) 및 트랜지스터(38)에 대한 부하를 억제하여 트랜지스터(36) 및 트랜지스터(38)의 열화를 방지할 수 있다.
또한 레벨 시프트 회로(120)는 레벨 시프트부(121) 및 레벨 시프트부(121)에 입력되는 신호의 반전 신호가 입력되는 레벨 시프트부(122)를 갖는다. 따라서 레벨 시프트부(121) 및 레벨 시프트부(122) 중 한쪽이 동작 불량을 일으키는 경우에도 레벨 시프트부(121) 및 레벨 시프트부(122) 중 다른 한쪽이 정상적으로 동작하여 출력 신호를 출력함으로써 레벨 시프트부(121) 및 레벨 시프트부(122) 중 한쪽이 갖는 트랜지스터(32) 또는 트랜지스터(37)의 온/오프의 전환은 확실히 수행된다.
일례로서 입력되는 신호가 High로부터 Low로 변화할 때 레벨 시프트부(121) 및 레벨 시프트부(122)가 동작 불량을 일으키기 쉬운 경우를 상정하여 레벨 시프트 회로(120)의 동작 방법을 설명한다. 먼저 입력 단자 IN2에 High 신호가 입력된다. 이때 레벨 시프트부(121)에는 High 신호가 입력되고 레벨 시프트부(122)에는 Low 신호가 입력된다. 또한 출력 단자 OUT2에는 High 신호가 출력되고 출력 단자 OUT2B에는 Low 신호가 출력된다.
다음으로 입력 단자 IN2에 입력되는 신호가 High로부터 Low로 변화한다. 이때 레벨 시프트부(121)에 입력되는 신호는 High로부터 Low로 변화하기 때문에 레벨 시프트부(121)는 동작 불량을 일으키기 쉽다. 한편 레벨 시프트부(122)에 입력되는 신호가 Low로부터 High로 변화할 때 레벨 시프트부(122)는 동작 불량을 일으키지 않는다. 따라서 인버터 회로(42)의 입력 단자에 출력되는 신호는 Low로부터 High로 변화하고, 출력 단자 OUT2에 출력되는 신호는 High로부터 Low로 변화한다.
출력 단자 OUT2에 출력되는 신호가 High로부터 Low로 변화함으로써 트랜지스터(32)의 게이트에 Low 신호를 인가하여 트랜지스터(32)를 온 상태로 할 수 있다. 이에 의하여 트랜지스터(31) 및 트랜지스터(34)를 오프 상태로 할 수 있으므로 레벨 시프트부(121)의 논리를 확정하고 출력 단자 OUT2B에 Low 신호를 출력할 수 있다.
따라서 레벨 시프트 회로(120)는 레벨 시프트부(121) 및 레벨 시프트부(122) 중 한쪽이 동작 불량을 일으키는 경우에도 정상적으로 동작하기 쉬운 레벨 시프트 회로라고 할 수 있다. 여기서는 레벨 시프트부(121)가 동작 불량을 일으키고 레벨 시프트부(122)가 정상적으로 동작하는 경우의 동작 방법을 설명하였지만 레벨 시프트 회로(120)의 동작 방법은 이에 한정되지 않는다. 레벨 시프트부(122)가 동작 불량을 일으키고 레벨 시프트부(121)가 정상적으로 동작하는 경우에도 레벨 시프트 회로(120)는 정상적으로 동작할 수 있다.
따라서 레벨 시프트 회로(120)는 프로세스상의 원인으로 인하여 트랜지스터의 특성이 불안정해지고 트랜지스터가 열화되기 쉬운 경우 또는 레벨 시프트부(121) 및 레벨 시프트부(122) 중 한쪽이 동작 불량을 일으키기 쉬운 경우에도 안정적으로 동작할 수 있다.
따라서 레벨 시프트 회로(120)는 트랜지스터의 특성 변동이 예상되는 경우에도 n채널형 트랜지스터의 크기를 p채널형 트랜지스터의 크기보다 크게 하지 않아도 안정적으로 동작할 수 있다. 따라서 레벨 시프트 회로(120)의 구성으로 함으로써 트랜지스터의 크기를 확대할 필요성을 저감시킬 수 있다.
또한 레벨 시프트 회로(120)의 구성으로 함으로써 지연 시간의 증가 및 전류의 증가 등의 문제가 발생되는 것을 방지할 수 있다.
[구성예 4]
또한 레벨 시프트 회로(120)에 인버터 회로를 더한 구성으로 하여도 좋다. 도 4에 레벨 시프트 회로(120)와 같은 구성에 더하여 인버터 회로(51), 인버터 회로(52), 인버터 회로(53) 및 인버터 회로(54)를 갖는 레벨 시프트 회로(130)를 도시하였다.
레벨 시프트 회로(130)는 레벨 시프트부(121)와 레벨 시프트부(122)와 인버터 회로(41)와 인버터 회로(42)와 인버터 회로(43)와 인버터 회로(51)와 인버터 회로(52)와 인버터 회로(53)와 인버터 회로(54)를 갖는다. 또한 레벨 시프트 회로(130)는 입력 단자 IN3과 출력 단자 OUT3과 출력 단자 OUT3B를 갖는다.
출력 단자 OUT3B는 출력 단자 OUT3에 출력되는 출력 신호의 반전 신호가 출력되는 단자이다.
레벨 시프트 회로(130)가 갖는 레벨 시프트부(121)는 트랜지스터(31)와 트랜지스터(32)와 트랜지스터(33)와 트랜지스터(34)와 트랜지스터(35)를 갖는다. 또한 레벨 시프트 회로(130)가 갖는 레벨 시프트부(122)는 트랜지스터(36)와 트랜지스터(37)와 트랜지스터(38)와 트랜지스터(39)와 트랜지스터(40)를 갖는다.
또한 레벨 시프트 회로(130)가 갖는 레벨 시프트부(121) 및 레벨 시프트부(122)에 관한 설명은 레벨 시프트 회로(120)가 갖는 레벨 시프트부(121) 및 레벨 시프트부(122)에 관한 설명을 참조할 수 있다.
레벨 시프트 회로(130)가 갖는 인버터 회로(41)의 입력 단자는 트랜지스터(34)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(35)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 레벨 시프트 회로(130)가 갖는 인버터 회로(41)의 출력 단자는 인버터 회로(51)의 입력 단자에 전기적으로 접속된다.
인버터 회로(51)의 출력 단자는 인버터 회로(52)의 입력 단자 및 출력 단자 OUT3에 전기적으로 접속된다.
인버터 회로(52)의 출력 단자는 트랜지스터(37)의 게이트에 전기적으로 접속된다.
레벨 시프트 회로(130)가 갖는 인버터 회로(42)의 입력 단자는 트랜지스터(39)의 소스 및 드레인 중 다른 한쪽 및 트랜지스터(40)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 또한 레벨 시프트 회로(130)가 갖는 인버터 회로(42)의 출력 단자는 인버터 회로(53)의 입력 단자에 전기적으로 접속된다.
인버터 회로(53)의 출력 단자는 인버터 회로(54)의 입력 단자 및 출력 단자 OUT3B에 전기적으로 접속된다.
인버터 회로(54)의 출력 단자는 트랜지스터(32)의 게이트에 전기적으로 접속된다.
이상이 레벨 시프트 회로(130)의 구성에 관한 설명이다.
레벨 시프트 회로(130)에서 입력 단자 IN3에 High 신호가 입력될 때 출력 단자 OUT3에 High 신호가 출력되고 출력 단자 OUT3B에 Low 신호가 출력된다. 또한 레벨 시프트 회로(130)에서 입력 단자 IN3에 Low 신호가 입력될 때 출력 단자 OUT3에 Low 신호가 출력되고 출력 단자 OUT3B에 High 신호가 출력된다.
입력 단자 IN3에 High 신호가 입력될 때 인버터 회로(51)의 출력 단자에 High 신호가 출력됨으로써 트랜지스터(37)가 오프 상태가 된다. 이에 의하여 트랜지스터(36)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(38)의 소스 및 드레인 중 한쪽 사이의 전류를 차단할 수 있다. 이에 의하여 트랜지스터(36) 및 트랜지스터(38)에 대한 부하를 억제하여 트랜지스터(36) 및 트랜지스터(38)의 열화를 방지할 수 있다.
입력 단자 IN3에 Low 신호가 입력될 때 인버터 회로(53)의 출력 단자에 High 신호가 출력됨으로써 트랜지스터(32)가 오프 상태가 된다. 이에 의하여 트랜지스터(31)의 소스 및 드레인 중 다른 한쪽과 트랜지스터(33)의 소스 및 드레인 중 한쪽 사이의 전류를 차단할 수 있다. 이에 의하여 트랜지스터(31) 및 트랜지스터(33)에 대한 부하를 억제하여 트랜지스터(31) 및 트랜지스터(33)의 열화를 방지할 수 있다.
따라서 레벨 시프트 회로(130)는 프로세스상의 원인으로 인하여 트랜지스터의 특성이 불안정해지고 트랜지스터가 열화되기 쉬워지거나 레벨 시프트 회로의 주위로부터 받는 노이즈가 커지는 경우에도 안정적으로 동작할 수 있다.
상술한 레벨 시프트 회로(110), 레벨 시프트 회로(115), 레벨 시프트 회로(120), 및 레벨 시프트 회로(130)에서 n채널형 트랜지스터는 채널이 산화물 반도체로 형성되어 있는 트랜지스터(이하, OS 트랜지스터라고도 함)이어도 좋다. 도 5에 도시된 바와 같이 OS 트랜지스터는 채널 형성 영역에 실리콘을 갖는 트랜지스터(이하, Si 트랜지스터라고도 함)를 갖는 층 위에 형성할 수 있으므로 레벨 시프트 회로의 면적을 저감시킬 수 있어 바람직하다.
도 5를 사용하여 Si 트랜지스터 및 OS 트랜지스터 양쪽을 사용하는 회로의 예에 대하여 설명한다. 도 5의 (A)에 도시된 회로도는 p채널형 Si 트랜지스터(2200)와 n채널형 OS 트랜지스터(2100)를 직렬로 접속하고 또한 각 게이트를 접속한, 소위 CMOS 인버터의 구성을 나타내고 있다.
도 5의 (B)에 도 5의 (A)에 도시된 CMOS 인버터가 형성된 반도체 장치의 단면도를 도시하였다. 도 5의 (B)에서 X1-X2 방향은 채널 길이 방향을, Y1-Y2 방향은 채널 폭 방향을 나타낸다. 도 5의 (B)에 도시된 반도체 장치는 하부에 Si 트랜지스터(2200)를 갖고 상부에 OS 트랜지스터(2100)를 갖는다. 또한 일점쇄선보다 왼쪽이 트랜지스터의 채널 길이 방향의 단면이고, 오른쪽이 채널 폭 방향의 단면이다.
도 5의 (B)에 도시된 구성에서는 Si 트랜지스터(2200)의 상부에 절연체(2201), 절연체(2207)를 개재(介在)하여 OS 트랜지스터(2100)가 제공되어 있다. 또한 Si 트랜지스터(2200)와 OS 트랜지스터(2100) 사이에 복수의 배선(2202)이 제공되어 있다. 또한 각종 절연체에 매립된 복수의 플러그(2203)에 의하여 상층과 하층에 각각 제공된 배선이나 전극이 전기적으로 접속되어 있다. 또한 OS 트랜지스터(2100)를 덮는 절연체(2204)와 절연체(2204) 위의 배선(2205)이 제공되어 있다.
또한 트랜지스터에 사용할 수 있는 산화물 반도체에 대해서는 실시형태 2에서 상세히 설명한다.
Si 트랜지스터를 갖는 층 위에 OS 트랜지스터를 형성하는 프로세스에서 경우에 따라서는 OS 트랜지스터를 형성하는 공정에 의한 Si 트랜지스터의 특성 변동이 예상되는 경우가 있다. 이와 같은 경우에 레벨 시프트 회로에서 OS 트랜지스터인 n채널형 트랜지스터의 크기를 확대하는 것이 요구되는 경우가 있다.
그러나 상술한 바와 같이 레벨 시프트 회로(110), 레벨 시프트 회로(115), 레벨 시프트 회로(120), 및 레벨 시프트 회로(130)는 p채널형 트랜지스터의 특성 변동이 예상되는 경우에서도 n채널형 트랜지스터의 크기를 p채널형 트랜지스터의 크기보다 크게 하지 않아도 안정적으로 동작할 수 있다.
따라서 레벨 시프트 회로(110), 레벨 시프트 회로(115), 레벨 시프트 회로(120), 및 레벨 시프트 회로(130)에서 p채널형 트랜지스터를 Si 트랜지스터로 형성하고 n채널형 트랜지스터를 OS 트랜지스터로 형성하는 경우, n채널형 트랜지스터를 갖는 층을 p채널형 트랜지스터를 갖는 층 위에 형성할 수 있고, 또한 n채널형 트랜지스터의 크기를 p채널형 트랜지스터의 크기보다 크게 할 필요성이 저감된다. 이들과 같은 이유로 레벨 시프트 회로(110), 레벨 시프트 회로(115), 레벨 시프트 회로(120), 및 레벨 시프트 회로(130)의 면적을 저감시킬 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 기재된 레벨 시프트 회로를 사용할 수 있는 표시 장치에 대하여 설명한다. 이하에서 예시하는 표시 장치는 반사형 액정 소자 및 발광 소자 양쪽을 갖고, 투과 모드와 반사 모드 양쪽으로 표시할 수 있는 표시 장치이다.
[구성예]
도 10의 (A)는 표시 장치(400)의 구성의 일례가 도시된 블록도이다. 표시 장치(400)는 표시부(362)에 매트릭스 형태로 배열된 복수의 화소(410)를 갖는다. 또한 표시 장치(400)는 회로 GD와 회로 SD를 갖는다. 또한 방향 R로 배열된 복수의 화소(410), 회로 GD와 전기적으로 접속되는 복수의 배선 G1, 복수의 배선 G2, 복수의 배선 ANO, 및 복수의 배선 CSCOM을 갖는다. 또한 방향 C로 배열된 복수의 화소(410), 회로 SD와 전기적으로 접속되는 복수의 배선 S1, 및 복수의 배선 S2를 갖는다.
또한 여기서는 간략화를 위하여 회로 GD와 회로 SD를 1개씩 갖는 구성을 도시하였지만 액정 소자를 구동하는 회로 GD 및 회로 SD와 발광 소자를 구동하는 회로 GD 및 회로 SD를 따로 제공하여도 좋다.
회로 SD에 본 발명의 일 헝태의 레벨 시프트 회로를 사용할 수 있다. 도 7을 사용하여 회로 SD로서 사용할 수 있는 소스 드라이버IC(600)의 구성예를 설명한다.
여기서는 본 실시형태에 대한 이해를 용이하게 하기 위하여 소스 드라이버IC(600)의 사양을 다음과 같이 설정한다. 소스 드라이버IC(600)에 전송되는 화상 신호는 직렬 형식의 8비트 디지털 신호이다. 8비트 디지털 신호의 데이터가 계조 레벨을 나타낸다. 또한 화상 신호의 전송 방식은 차동 방식이다. 차동 방식의 화상 신호 중 한쪽은 화상 신호 DP[7:0]이고, 다른 한쪽은 화상 신호 DN[7:0]이다. 데이터 신호용의 출력 핀의 개수는 1080개이다.
소스 드라이버IC(600)는 1080개의 핀(640), 8개의 핀(641), 8개의 핀(642), LVDS(소진폭 차동 신호) 리시버(610), 로직 회로(611), 회로(620), 전압 생성 회로(VGEN)(631), 버퍼 회로(BUF)(632)를 갖는다. 회로(620)는 시프트 레지스터(SR)(612), 래치 회로(D-LAT)(613), 레벨 시프터(LS)(614), 패스 트랜지스터 로직 회로(PTL)(615), 멀티플렉서(MUX)(616), 증폭 회로(AMP)(617)를 갖는다.
레벨 시프터(614)에서 실시형태 1에 기재된 레벨 시프트 회로를 사용할 수 있다. 실시형태 1에 기재된 레벨 시프트 회로를 사용함으로써 소스 드라이버IC(600)의 면적 증대를 억제할 수 있다. 또한 실시형태 1에 기재된 레벨 시프트 회로를 사용함으로써 소스 드라이버IC(600)의 소비전력의 증가를 억제할 수 있다.
핀(640)은 데이터 신호용의 출력 핀이고 배선 S1 또는 배선 S2와 전기적으로 접속된다. 핀(641) 및 핀(642)은 차동 신호용의 입력 핀이다. 예를 들어 핀(642<1>)에는 핀(641<1>)의 입력 신호의 논리를 반전시킨 신호가 입력된다. 예를 들어 핀(641<1>) 내지 핀(641<8>)에는 화상 신호 DP[0] 내지 화상 신호 DP[7]가 각각 입력되고, 핀(642<1>) 내지 핀(642<8>)에는 화상 신호 DN[0] 내지 화상 신호 DN[7]이 각각 입력된다.
핀(641) 및 핀(642)은 화상 신호 DP[7:0], 화상 신호 DN[7:0]의 입력뿐만 아니라 명령 신호의 입력에도 사용된다. 소스 드라이버IC(600)에는 핀(640), 핀(641), 및 핀(642) 외에 전원 전압의 입력용 핀, 각종 신호의 입력용 핀, 각종 신호의 출력용 핀이 제공되어 있다.
LVDS 리시버(610)는 입력된 차동 신호를 싱글 엔드 방식의 신호로 변환하는 기능을 갖는다. 여기서는 LVDS 리시버(610)에 의하여 화상 신호 DP[7:0], 화상 신호 DN[7:0]은 싱글 엔드 방식의 화상 신호 DSE[7:0]로 변환된다.
로직 회로(611)는 외부로부터 입력되는 명령 신호 등에 따라 회로(620)를 제어한다. 구체적으로는 로직 회로(611)는 신호 SSP, SRCLK, LTS[7:0], POL_OUT[7:0] 등을 생성한다. 신호 SSP, SRCLK는 SR(612)의 제어 신호이다. 신호 LTS[7:0]는 D-LAT(613)의 제어 신호이다. 신호 POL_OUT[7:0]는 MUX(616)의 제어 신호이다.
로직 회로(611)는 직렬 형식의 화상 신호를 병렬 형식의 화상 신호로 변환하는 기능(직렬-병렬 변환 기능)을 갖는다. 구체적으로는 로직 회로(611)는 신호 DSE[7:0]를 8개의 8비트 디지털 신호(DOUT[63:0])로 변환한다. 신호 DOUT[8α+7:8α](α는 0 내지 7의 정수(整數))의 데이터는 배선 S1 또는 배선 S2에 기록되는 8비트의 계조 데이터이다.
도 8을 사용하여 소스 드라이버IC(600)의 동작의 개요를 설명한다. 도 8에 도시된 바와 같이 소스 드라이버IC(600)의 동작은 3개로 크게 나누어진다. 기간 T1은 명령 신호의 처리 기간이다. 기간 T1에서는 로직 회로(611)는 핀(641), (642)으로부터 입력되는 차동 신호를 명령 신호로서 처리한다. 기간 T1의 길이는 입력하는 명령 신호의 개수에 따라 결정된다. 적어도 소스 드라이버IC(600)를 리셋하기 위한 명령 신호(RES) 및 핀(640)의 극성을 결정하기 위한 명령 신호(CMD_POL)가 입력된다. 또한 여기서는 명령 신호의 데이터 폭은 1비트 내지 8비트로 할 수 있다.
본 명세서에서 핀(640)의 극성이란 핀(640)으로부터 출력되는 데이터 신호 DS의 극성을 가리킨다.
기간 T2는 화상 신호 처리 기간이다. 기간 T2에서는 소스 드라이버IC(600)는 핀(641), (642)으로부터 입력되는 차동 신호를 화상 신호로서 처리한다. 즉 기간 T2에서 화상 신호 DP[7:0], 화상 신호 DN[7:0]으로부터 데이터 신호 DS<1> 내지 데이터 신호 DS<1080>가 생성된다. 기간 T2에 화상 신호 DP[7:0]가 핀(641)에 입력되고, 화상 신호 DN[7:0]이 핀(642)에 입력되고, LVDS 리시버(610)에 의하여 이들 신호가 신호 DSE[7:0]로 변환된다. 로직 회로(611)는 LVDS 리시버(610)로부터 출력되는 신호 DSE[7:0]를 화상 신호로서 처리하고, 회로(620)를 제어하여 회로(620)에서 데이터 신호 DS<1> 내지 데이터 신호 DS<1080>를 생성시킨다.
기간 T3은 블랭크 기간이다. 기간 T3에서는 예를 들어 8'h0의 차동 신호를 핀(641), (642)에 입력하면 된다. 기간 T3에서는 소스 드라이버IC(600)는 대기 상태이다. 기간 T3 후에 신호 RES가 입력됨으로써 다음 기간 T1이 시작된다. 신호 RES는 로직 회로(611)에서 명령 신호 처리의 트리거가 되는 신호이기도 하다.
회로(620)는 신호 DOUT[63:0]를 처리하여 1080개의 데이터 신호 DS를 생성한다. 데이터 신호 DS는 계조 데이터를 나타내는 아날로그 신호이다. 데이터 신호 DS<1> 내지 데이터 신호 DS<1080>는 각각 핀(640<1>) 내지 핀(640<1080>)로부터 출력된다.
여기서는 SR(612)는 135단의 플립플롭 회로(이하, 'SR-FF'라고 부름)를 갖는다. 1단째 SR-FF에 신호 SSP(스타트 펄스 신호)를 입력함으로써 각 단의 SR-FF로부터 소정의 타이밍으로 1비트의 신호 SMP(샘플링 신호)가 출력된다. 따라서 SR(612)로부터 135비트의 신호 SMP[134:0]가 출력된다. 각 단의 SR-FF가 신호 SMP를 출력하는 타이밍은 클록 신호 SRCLK에 의하여 제어된다.
신호 SMP[134:0]에 따라 D-LAT(613)는 신호 DOUT[63:0]를 샘플링한다. 이에 의하여 D-LAT(613)는 8비트 데이터 신호를 1080개 기억한다. D-LAT(613)로부터 1080개의 데이터 신호가 출력되는 타이밍은 신호 LTS[7:0]에 의하여 제어된다. LS(614)는 D-LAT(613)로부터 출력된 1080개의 데이터 신호를 각각 레벨 시프트한다.
PTL(615)은 디지털 아날로그(D-A) 변환 기능을 갖는 회로이다. 여기서는 PTL(615)은 LS(614)의 출력 신호의 데이터를 바탕으로 1080쌍의 아날로그 신호를 생성한다. 이들 아날로그 신호의 각 쌍은 극성이 양인 아날로그 신호와 음인 아날로그 신호로 이루어진다.
PTL(615)은 PTL(615P) 및 PTL(615N)을 갖는다. PTL(615P)은 LS(614)의 출력 신호를 양의 아날로그 신호로 변환하는 기능을 갖고, PTL(615N)은 이것을 음의 아날로그 신호로 변환하는 기능을 갖는다. VGEN(631)은 PTL(615P), (615N)이 D-A 변환을 수행하기 위한 기준 전압을 생성하는 회로이다.
MUX(616)에는 1080쌍의 양과 음의 아날로그 신호가 입력된다. MUX(616)는 신호 POL[7:0]에 따라 아날로그 신호의 각 쌍으로부터 한쪽을 선택하여 AMP(617)에 출력한다. BUF(632)는 신호 POL_OUT를 버퍼하고, 또한 레벨 시프트하여 출력한다. BUF(632)의 출력 신호가 신호 POL[7:0]이다.
AMP(617)는 MUX(616)로부터 출력되는 1080개의 아날로그 신호를 각각 증폭시킨다. AMP(617)의 1080개의 출력 신호가 데이터 신호 DS<1> 내지 데이터 신호 DS<1080>이다.
도 9는 소스 드라이버IC(600)의 구성예가 도시된 블록도이고 회로(620)에 대해서는 제 1 열, 제 2 열의 회로 요소를 대표적으로 나타내고 있다. 도 9에 도시된 복수의 핀(645)은 로직 회로(611)를 제어하기 위한 제어 신호의 입력에 사용된다. 여기서는 핀(645)은 싱글 엔드 방식의 디지털 신호의 입력용 단자이다. 핀(645)은 적절히 제공하면 좋다. 예를 들어 핀(640)의 극성을 설정하기 위한 제어 신호를 핀(645)으로부터 입력하면 좋다. 이에 대해서는 후술한다.
(D-LAT(613))
도 9에 도시된 바와 같이 D-LAT(613)는 열마다 LAT(61), LAT(62)를 갖는다. LAT(61), LAT(62)는 각각 8비트의 데이터를 기억할 수 있는 래치 회로이다. 신호 SMP[134:0]의 각 1비트로 8개의 LAT(61)가 제어된다. LAT(62)는 대응하는 열의 LAT(61)의 출력 신호를 래치한다. LAT(62)로부터 출력되는 신호 DLT[7:0]는 LAT(61)가 유지하고 있는 데이터와 같은 논리를 갖는 신호이다. 각 LAT(62)에는 래치 신호로서 신호 LTS[7:0] 중 어느 1비트가 입력된다. 액티브 래치 신호가 입력됨으로써 신호 DTL[7:0]의 데이터가 갱신된다.
또한 도 9에서 부호로서 사용되지 않은 아라비아 숫자(1, 8)는 신호의 비트 폭을 나타내고 있다. 예를 들어 도 9에서는 LAT(61)에는 8비트의 신호 DOUT가 로직 회로(611)로부터 입력되고, SR(612)로부터는 1비트의 신호 SMP가 입력되는 것을 나타내고 있다.
(LS(614))
LS(614)는 열마다 LS(64)를 갖는다. 각 열에서 LS(64)는 신호 DLT[7:0]를 레벨 시프트하고 신호 DECP[7:0], 신호 DECPB[7:0]를 생성한다. 신호 DECP[7:0]는 신호 DLT[7:0]와 같은 논리를 갖고, 신호 DECPB[7:0]는 신호 DECP[7:0]의 반전 신호이다. 또한 여기서는 신호 DECP[7:0] 중 하위 7비트의 신호 DECP[6:0]가 PTL(615P), (615N)에 출력된다. 또한 LS(614)의 출력 신호의 구성은 D-A 변환 처리를 수행하는 회로 구성에 따라 적절히 설정된다.
(PTL(615P), (615N),)
PTL(615P)은 열마다 MUX(65P)를 갖고 PTL(615N)은 열마다 MUX(65N)를 갖는다. MUX(65P), (65N)는 각각 LS(64)의 출력 신호를 아날로그 신호로 변환하는 기능을 갖는다. 여기서는 MUX(65P)는 신호 DECPB[7:0]를 아날로그 변환하여 신호 DPTP를 생성하고, MUX(65N)는 신호 DECPB[7:0]를 아날로그 변환하여 신호 DPTN을 생성한다. 신호 DPTP, DPTN은 계조 데이터에 대응하는 전압을 갖는 아날로그 신호이다. 신호 DPTP는 양극성의 데이터 신호 DS에 대응하고 신호 DPTN은 음극성의 데이터 신호 DS에 대응한다.
(MUX(616), AMP(617))
MUX(616)는 열마다 선택 회로(SEL)(26)을 갖고 AMP(617)는 열마다 AMP(27)를 갖는다. SEL(26)은 제어 신호에 따라 신호 DPTP, DPTN 중 한쪽을 AMP(27)에 출력한다. 신호 POL[7:0] 중 어느 1비트가 제어 신호로서 SEL(26)에 입력된다. 입력되는 1비트의 신호 POL의 데이터가 "1"이면 SEL(26)은 신호 DPTP를 출력하고, 데이터가 "0"이면 신호 DPTN을 출력한다.
SEL(26)의 출력 신호는 AMP(27)에 의하여 증폭되고 출력된다. 신호 DPTP를 AMP(27)에 의하여 증폭시킴으로써 양의 데이터 신호 DS가 얻어지고, 신호 DPTN을 AMP(27)에 의하여 증폭시킴으로써 음의 데이터 신호 DS가 얻어진다. 즉 신호 DS의 극성은 대응하는 열의 SEL(26)을 제어하는 신호 POL의 데이터("0"/"1")에 의하여 결정할 수 있다.
(VGEN(631))
VGEN(631)은 VGEN(631P), (631N)을 갖는다. VGEN(631P)은 전압 VP<0> 내지 전압 VP<255>를 생성하고, VGEN(631N)은 전압 VN<0> 내지 전압 VN<255>을 생성한다. 전압 VP<0> 내지 전압 VP<255>는 PTL(615P)의 디지털 아날로그 변환 처리를 위한 기준 전압이고 각각 계조 레벨 0 내지 255에 대응한다. 전압 VN<0> 내지 전압 VN<255>은 PTL(615N)의 디지털 아날로그 변환 처리를 위한 기준 전압이고 각각 계조 레벨 0 내지 255에 대응한다.
전압 VP<255>는 전압 VP<0>보다 크고, 전압 VN<255>은 전압 VN<0>보다 작다. 예를 들어 전압 VP<0>, 전압 VN<0>을 각각 VCOM(액정 소자의 공통 전압)과 같은 전압으로 함으로써 MUX(65P)는 전압이 VCOM 이상인 아날로그 신호를 생성할 수 있고, MUX(65N)는 전압이 VCOM 이하인 아날로그 신호를 생성할 수 있다.
이상이 소스 드라이버IC(600)의 구성에 관한 설명이다.
실시형태 1에 기재된 레벨 시프트 회로를 갖는 소스 드라이버IC(600)를 사용함으로써 표시 장치(400)의 소비전력의 증가를 억제할 수 있고, 또한 표시 장치(400)의 크기의 증가를 억제할 수 있다.
화소(410)는 반사형 액정 소자 및 발광 소자를 갖는다. 화소(410)에서, 액정 소자와 발광 소자는 서로 중첩되는 부분을 갖는다.
도 10의 (B1)은 화소(410)가 갖는 도전층(311b)의 구성예를 나타낸 것이다. 도전층(311b)은 화소(410)에서의 액정 소자의 반사 전극으로서 기능한다. 또한, 도전층(311b)에는 개구(451)가 제공되어 있다.
도 10의 (B1)에는, 도전층(311b)과 중첩되는 영역에 위치하는 발광 소자(360)를 파선으로 나타내었다. 발광 소자(360)는 도전층(311b)이 갖는 개구(451)와 중첩되어 배치되어 있다. 이로써, 발광 소자(360)가 발하는 광은 개구(451)를 통하여 표시면 측으로 사출된다.
도 10의 (B1)에서는, 방향 R로 인접한 화소(410)가 상이한 색에 대응하는 화소이다. 이때, 도 10의 (B1)에 도시된 바와 같이, 방향 R로 인접한 2개의 화소에서, 개구(451)가 1열로 배열되지 않도록, 도전층(311b)의 상이한 위치에 제공되어 있는 것이 바람직하다. 이로써, 2개의 발광 소자(360)를 떨어지게 할 수 있어, 발광 소자(360)가 발하는 광이 인접한 화소(410)가 갖는 착색층으로 입사되는 현상(크로스토크라고도 함)을 억제할 수 있다. 또한, 인접한 2개의 발광 소자(360)를 떨어지게 배치할 수 있기 때문에, 발광 소자(360)의 EL층을 섀도마스크 등에 의하여 구분하여 형성하는 경우에도 정세도가 높은 표시 장치를 구현할 수 있다.
또한, 도 10의 (B2)에 도시된 바와 같은 배열로 하여도 좋다.
비개구부의 총면적에 대한 개구(451)의 총면적의 비율이 지나치게 크면, 액정 소자를 사용한 표시가 어두워진다. 또한, 비개구부의 총면적에 대한 개구(451)의 총면적의 비율이 지나치게 작으면, 발광 소자(360)를 사용한 표시가 어두워진다.
또한, 반사 전극으로서 기능하는 도전층(311b)에 제공되는 개구(451)의 면적이 지나치게 작으면, 발광 소자(360)가 사출하는 광으로부터 추출되는 광의 효율이 저하된다.
개구(451)의 형상은 예를 들어, 다각형, 사각형, 타원형, 원형, 또는 십자 등의 형상으로 할 수 있다. 또한, 가늘고 긴 줄무늬 형상, 슬릿 형상, 체크 무늬의 형상으로 하여도 좋다. 또한, 개구(451)를 인접한 화소 가까이에 배치하여도 좋다. 바람직하게는, 개구(451)를 같은 색을 표시하는 다른 화소 가까이에 배치한다. 이로써, 크로스토크를 억제할 수 있다.
[회로 구성예]
도 11은 화소(410)의 구성예를 나타낸 회로도이다. 도 11에는, 인접한 2개의 화소(410)를 도시하였다.
화소(410)는 스위치 SW1, 용량 소자 C1, 액정 소자(340), 스위치 SW2, 트랜지스터 M, 용량 소자 C2, 및 발광 소자(360) 등을 갖는다. 또한, 화소(410)에는 배선 G1, 배선 G2, 배선 ANO, 배선 CSCOM, 배선 S1, 및 배선 S2가 전기적으로 접속되어 있다. 또한, 도 11에는 액정 소자(340)에 전기적으로 접속되는 배선 VCOM1, 및 발광 소자(360)에 전기적으로 접속되는 배선 VCOM2를 도시하였다.
도 11에는, 스위치 SW1 및 스위치 SW2로서 트랜지스터를 사용한 경우의 예를 도시하였다.
스위치 SW1은 게이트가 배선 G1과 접속되고, 소스 및 드레인 중 한쪽이 배선 S1과 접속되고, 소스 및 드레인 중 다른 한쪽이 용량 소자 C1의 한쪽 전극, 및 액정 소자(340)의 한쪽 전극과 접속되어 있다. 용량 소자 C1의 다른 쪽 전극이 배선 CSCOM과 접속되어 있다. 액정 소자(340)의 다른 쪽 전극은 배선 VCOM1과 접속되어 있다.
또한, 스위치 SW2는 게이트가 배선 G2와 접속되고, 소스 및 드레인 중 한쪽이 배선 S2와 접속되고, 소스 및 드레인 중 다른 한쪽이 용량 소자 C2의 한쪽 전극, 트랜지스터 M의 게이트와 접속되어 있다. 용량 소자 C2의 다른 쪽 전극은 트랜지스터 M의 소스 및 드레인 중 한쪽 및 배선 ANO와 접속되어 있다. 트랜지스터 M의 소스 및 드레인 중 다른 한쪽은 발광 소자(360)의 한쪽 전극과 접속되어 있다. 발광 소자(360)는 다른 쪽 전극이 배선 VCOM2와 접속되어 있다.
도 11에는, 트랜지스터 M이 반도체를 개재하는 2개의 게이트를 갖고, 이들이 접속되어 있는 예를 나타내었다. 이로써, 트랜지스터 M이 흘릴 수 있는 전류를 증대시킬 수 있다.
배선 G1에는 스위치 SW1의 도통 상태 또는 비도통 상태를 제어하는 신호를 공급할 수 있다. 배선 VCOM1에는 소정의 전위를 공급할 수 있다. 배선 S1에는 액정 소자(340)가 갖는 액정의 배향 상태를 제어하는 신호를 공급할 수 있다. 배선 CSCOM에는 소정의 전위를 공급할 수 있다.
배선 G2에는 스위치 SW2의 도통 상태 또는 비도통 상태를 제어하는 신호를 공급할 수 있다. 배선 VCOM2 및 배선 ANO에는 발광 소자(360)가 발광하는 전위차를 갖는 전위를 각각 공급할 수 있다. 배선 S2에는 트랜지스터 M의 도통 상태를 제어하는 신호를 공급할 수 있다.
도 11에 도시된 화소(410)는 예를 들어, 반사 모드에서 표시를 수행하는 경우에는, 배선 G1 및 배선 S1에 공급되는 신호에 의하여 구동하고, 액정 소자(340)에 의한 광학 변조를 이용하여 표시할 수 있다. 또한, 투과 모드에서 표시를 수행하는 경우에는, 배선 G2 및 배선 S2에 공급되는 신호에 의하여 구동하고, 발광 소자(360)를 발광시켜 표시할 수 있다. 또한, 양쪽 모두에서 구동하는 경우에는, 배선 G1, 배선 G2, 배선 S1, 및 배선 S2 각각에 공급되는 신호에 의하여 구동할 수 있다.
또한, 도 11에는, 하나의 화소(410)가 하나의 액정 소자(340) 및 하나의 발광 소자(360)를 갖는 예를 도시하였지만, 이에 한정되지 않는다. 도 12의 (A)는, 하나의 화소(410)가 하나의 액정 소자(340) 및 4개의 발광 소자(360)(발광 소자(360r), 발광 소자(360g), 발광 소자(360b), 발광 소자(360w))를 갖는 예를 도시한 것이다.
도 12의 (A)에서는, 도 11의 예에 더하여, 화소(410)에 배선 G3 및 배선 S3이 접속되어 있다.
도 12의 (A)에 도시된 예에서는, 예를 들어, 4개의 발광 소자(360)로서 각각 적색(R), 녹색(G), 청색(B), 및 백색(W)을 나타내는 발광 소자를 사용할 수 있다. 또한, 액정 소자(340)로서 백색을 나타내는 반사형 액정 소자를 사용할 수 있다. 이로써, 반사 모드에서 표시를 수행하는 경우에는, 반사율이 높은 백색 표시를 수행할 수 있다. 또한, 투과 모드에서 표시를 수행하는 경우에는, 연색성이 높은 표시를 낮은 전력으로 수행할 수 있다.
또한, 도 12의 (B)에는 화소(410)의 구성예를 나타내었다. 화소(410)는 전극(311)이 갖는 개구부와 중첩되는 발광 소자(360w), 전극(311)의 주위에 배치된 발광 소자(360r), 발광 소자(360g), 및 발광 소자(360b)를 갖는다. 발광 소자(360r), 발광 소자(360g), 및 발광 소자(360b)는 발광 면적이 거의 같은 것이 바람직하다.
[표시 패널의 구성예]
도 13은 본 발명의 일 형태에 따른 표시 패널(300)의 사시 개략도이다. 표시 패널(300)은 기판(351)과 기판(361)이 접합된 구성을 갖는다. 도 13에서는 기판(361)을 파선으로 명시하였다.
표시 패널(300)은 표시부(362), 회로(364), 및 배선(365) 등을 갖는다. 기판(351)에는 예를 들어, 회로(364), 배선(365), 및 화소 전극으로서 기능하는 도전층(311b) 등이 제공된다. 또한, 도 13에는 기판(351) 위에 IC(373) 및 FPC(372)가 실장된 예를 도시하였다. 따라서, 도 13에 도시된 구성은 표시 패널(300), FPC(372), 및 IC(373)를 갖는 표시 모듈이라고 할 수도 있다.
회로(364)에는 예를 들어, 주사선 구동 회로로서 기능하는 회로를 사용할 수 있다.
배선(365)은 표시부(362)나 회로(364)에 신호나 전력을 공급하는 기능을 갖는다. 상기 신호나 전력은 FPC(372)를 통하여 외부로부터 또는 IC(373)로부터 배선(365)에 입력된다.
또한, 도 13에는 COG(Chip On Glass) 방식 등에 의하여 기판(351)에 IC(373)가 제공된 예를 나타내었다. IC(373)에는 예를 들어, 주사선 구동 회로 또는 신호선 구동 회로 등으로서의 기능을 갖는 IC를 적용할 수 있다. 또한, 표시 패널(300)이 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로를 갖는 경우나, 주사선 구동 회로나 신호선 구동 회로로서 기능하는 회로를 외부에 제공하고, FPC(372)를 통하여 표시 패널(300)을 구동하기 위한 신호를 입력하는 경우 등에는, IC(373)를 제공하지 않는 구성으로 하여도 좋다. 또한, COF(Chip On Film) 방식 등에 의하여 IC(373)를 FPC(372)에 실장하여도 좋다.
도 13에는 표시부(362)의 일부의 확대도를 도시하였다. 표시부(362)에는, 복수의 표시 소자가 갖는 도전층(311b)이 매트릭스로 배치되어 있다. 도전층(311b)은 가시광을 반사하는 기능을 갖고, 후술하는 액정 소자(340)의 반사 전극으로서 기능한다.
또한, 도 13에 도시된 바와 같이 도전층(311b)은 개구를 갖는다. 또한, 도전층(311b)보다 기판(351) 측에 발광 소자(360)를 갖는다. 발광 소자(360)로부터의 광은 도전층(311b)의 개구를 통하여 기판(361) 측으로 사출된다.
또한, 기판(361) 위에는 터치 센서를 제공할 수 있다. 예를 들어, 시트 형상을 갖는 정전 용량 방식의 터치 센서(366)를 표시부(362)에 중첩하여 제공하는 구성으로 하면 좋다. 또는, 기판(361)과 기판(351) 사이에 터치 센서를 제공하여도 좋다. 기판(361)과 기판(351) 사이에 터치 센서를 제공하는 경우에는, 정전 용량 방식의 터치 센서 외에, 광전 변환 소자를 사용한 광학식 터치 센서를 적용하여도 좋다.
[단면 구성예 1]
도 14에는, 도 13에서 예시한 표시 패널의, FPC(372)를 포함하는 영역의 일부, 회로(364)를 포함하는 영역의 일부, 및 표시부(362)를 포함하는 영역의 일부를 각각 절단하였을 때의 단면의 일례를 나타내었다. 또한, 터치 센서(366)는 도시되지 않았다.
표시 패널은 기판(351)과 기판(361) 사이에 절연층(220)을 갖는다. 또한, 기판(351)과 절연층(220) 사이에 발광 소자(360), 트랜지스터(201), 트랜지스터(205), 트랜지스터(206), 착색층(174) 등을 갖는다. 또한, 절연층(220)과 기판(361) 사이에 액정 소자(340), 착색층(171) 등을 갖는다. 또한, 기판(361)과 절연층(220)은 접착층(181)을 개재하여 접착되고, 기판(351)과 절연층(220)은 접착층(182)을 개재하여 접착된다.
트랜지스터(206)는 액정 소자(340)와 전기적으로 접속되고, 트랜지스터(205)는 발광 소자(360)와 전기적으로 접속된다. 트랜지스터(205) 및 트랜지스터(206)는 모두 절연층(220)의 기판(351) 측의 면 위에 형성되어 있기 때문에, 이들을 동일한 공정에 의하여 제작할 수 있다.
기판(361)에는, 착색층(171), 차광층(172), 절연층(161), 및 액정 소자(340)의 공통 전극으로서 기능하는 도전층(313), 배향막(173b), 절연층(167) 등이 제공되어 있다. 절연층(167)은 액정 소자(340)의 셀 갭을 유지하기 위한 스페이서로서 기능한다.
절연층(220)의 기판(351) 측에는, 절연층(211), 절연층(212), 절연층(213), 절연층(214), 절연층(215) 등의 절연층이 제공되어 있다. 절연층(211)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연층(212), 절연층(213), 및 절연층(214)은 각 트랜지스터를 덮어 제공되어 있다. 또한, 절연층(214)을 덮어 절연층(215)이 제공되어 있다. 절연층(214) 및 절연층(215)은 평탄화층으로서의 기능을 갖는다. 또한, 여기서는 트랜지스터 등을 덮는 절연층으로서 절연층(212), 절연층(213), 및 절연층(214)의 3층을 갖는 경우를 제시하였지만, 이에 한정되지 않고 4층 이상이어도 좋고, 단층 또는 2층이어도 좋다. 또한, 평탄화층으로서 기능하는 절연층(214)은 불필요하면 제공하지 않아도 된다.
또한, 트랜지스터(201), 트랜지스터(205), 및 트랜지스터(206)는, 일부가 게이트로서 기능하는 도전층(221), 일부가 소스 또는 드레인으로서 기능하는 도전층(222), 반도체층(231)을 갖는다. 여기서는, 동일한 도전막을 가공하여 얻어지는 복수의 층에 같은 해칭 패턴을 붙였다.
액정 소자(340)는 반사형 액정 소자이다. 액정 소자(340)는 도전층(311a), 액정(312), 도전층(313)의 적층 구조를 갖는다. 또한, 도전층(311a)의 기판(351) 측에 접촉하여, 가시광을 반사하는 도전층(311b)이 제공되어 있다. 도전층(311b)은 개구(251)를 갖는다. 또한, 도전층(311a) 및 도전층(313)은 가시광을 투과하는 재료를 포함한다. 또한, 액정(312)과 도전층(311a) 사이에 배향막(173a)이 제공되고, 액정(312)과 도전층(313) 사이에 배향막(173b)이 제공되어 있다. 또한, 기판(361)의 외측의 면에는 편광판(170)을 갖는다.
액정 소자(340)에 있어서, 도전층(311b)은 가시광을 반사하는 기능을 갖고, 도전층(313)은 가시광을 투과시키는 기능을 갖는다. 기판(361) 측으로부터 입사한 광은, 편광판(170)에 의하여 편광되어, 도전층(313), 액정(312)을 투과하여 도전층(311b)에서 반사된다. 그리고, 액정(312) 및 도전층(313)을 다시 투과하여, 편광판(170)에 도달한다. 이때, 도전층(311b)과 도전층(313) 사이에 인가되는 전압에 의하여 액정의 배향을 제어함으로써, 광의 광학 변조를 제어할 수 있다. 즉, 편광판(170)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 착색층(171)에 의하여 특정의 파장 영역 외의 광이 흡수됨으로써, 추출되는 광은 예를 들어 적색을 나타내는 광이 된다.
발광 소자(360)는 보텀 이미션형 발광 소자이다. 발광 소자(360)는 절연층(220) 측으로부터 도전층(191), EL층(192), 및 도전층(193b)이 이 순서대로 적층된 적층 구조를 갖는다. 또한, 도전층(193b)을 덮어 도전층(193a)이 제공되어 있다. 도전층(193b)은 가시광을 반사하는 재료를 포함하고, 도전층(191) 및 도전층(193a)은 가시광을 투과하는 재료를 포함한다. 발광 소자(360)가 발하는 광은 착색층(174), 절연층(220), 개구(251), 도전층(313) 등을 통하여 기판(361) 측으로 사출된다.
여기서, 도 14에 도시된 바와 같이 개구(251)에는 가시광을 투과하는 도전층(311a)이 제공되는 것이 바람직하다. 이에 의하여, 개구(251)와 중첩되는 영역에서도 그 외의 영역과 마찬가지로 액정(312)이 배향되기 때문에, 이들 영역의 경계부에서 액정의 배향 불량이 발생되어, 의도하지 않은 광이 누설되는 것을 억제할 수 있다.
여기서, 기판(361)의 외측의 면에 배치하는 편광판(170)으로서 직선 편광판을 사용하여도 좋지만, 원 편광판을 사용할 수도 있다. 원 편광판으로서는, 예를 들어 직선 편광판과 1/4 파장 위상차판을 적층한 것을 사용할 수 있다. 이에 의하여, 외광 반사를 억제할 수 있다. 또한, 외광 반사를 억제하기 위하여 광 확산판을 제공하여도 좋다. 또한, 편광판의 종류에 따라, 액정 소자(340)에 사용하는 액정 소자의 셀 갭, 배향, 구동 전압 등을 조정함으로써, 원하는 콘트라스트가 구현되도록 하면 좋다.
도전층(191)의 단부를 덮는 절연층(216) 위에는 절연층(217)이 제공되어 있다. 절연층(217)은 절연층(220)과 기판(351)이 필요 이상으로 접근하는 것을 억제하는 스페이서로서의 기능을 갖는다. 또한, EL층(192)이나 도전층(193a)을 차폐 마스크(메탈 마스크)를 사용하여 형성하는 경우에는, 상기 차폐 마스크가 피형성면에 접촉되는 것을 억제하는 기능을 가져도 좋다. 또한, 절연층(217)은 불필요하면 제공하지 않아도 된다.
트랜지스터(205)의 소스 및 드레인 중 한쪽은, 도전층(224)을 통하여 발광 소자(360)의 도전층(191)과 전기적으로 접속되어 있다.
트랜지스터(206)의 소스 및 드레인 중 한쪽은, 접속부(207)를 통하여 도전층(311b)과 전기적으로 접속되어 있다. 도전층(311b)과 도전층(311a)은 접촉하여 제공되고, 이들은 전기적으로 접속되어 있다. 여기서, 접속부(207)는 절연층(220)에 제공된 개구를 통하여, 절연층(220)의 양면에 제공되는 도전층들을 접속하는 부분이다.
기판(351)과 기판(361)이 중첩되지 않는 영역에는, 접속부(204)가 제공되어 있다. 접속부(204)는 접속층(242)을 통하여 FPC(372)와 전기적으로 접속되어 있다. 접속부(204)는 접속부(207)와 같은 구성을 갖는다. 접속부(204)의 상면에서는, 도전층(311a)과 동일한 도전막을 가공하여 얻어진 도전층이 노출되어 있다. 이에 의하여, 접속부(204)와 FPC(372)를 접속층(242)을 통하여 전기적으로 접속시킬 수 있다.
접착층(181)이 제공되는 일부 영역에는 접속부(252)가 제공되어 있다. 접속부(252)에서는, 도전층(311a)과 동일한 도전막을 가공하여 얻어진 도전층과, 도전층(313)의 일부가, 접속체(243)에 의하여 전기적으로 접속되어 있다. 따라서, 접속부(252)를 통하여, 기판(361) 측에 형성된 도전층(313)에, 기판(351) 측에 접속된 FPC(372)로부터 입력되는 신호 또는 전위를 공급할 수 있다.
접속체(243)로서는, 예를 들어 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 유기 수지 또는 실리카 등의 입자의 표면을 금속 재료로 피복한 것을 사용할 수 있다. 금속 재료로서 니켈이나 금을 사용하면, 접촉 저항을 저감할 수 있기 때문에 바람직하다. 또한, 니켈을 금으로 더 피복하는 등, 2종류 이상의 금속 재료를 층상으로 피복시킨 입자를 사용하는 것이 바람직하다. 또한, 접속체(243)로서 탄성 변형 또는 소성 변형되는 재료를 사용하는 것이 바람직하다. 이때 도전성의 입자인 접속체(243)는, 도 14에 도시된 바와 같이 상하 방향으로 찌부러진 형상이 되는 경우가 있다. 이로써, 접속체(243)와, 이와 전기적으로 접속되는 도전층과의 접촉 면적이 증대되어, 접촉 저항을 저감할 수 있는 것 외에도, 접속 불량 등의 문제의 발생을 억제할 수 있다.
접속체(243)는 접착층(181)으로 덮이도록 배치하는 것이 바람직하다. 예를 들어, 경화 전의 접착층(181)에 접속체(243)를 분산시키면 좋다.
도 14는 회로(364)에 트랜지스터(201)가 제공된 예를 나타낸 것이다.
도 14에서는, 트랜지스터(201) 및 트랜지스터(205)의 예로서, 채널이 형성되는 반도체층(231)을 2개의 게이트로 끼우는 구성을 적용하였다. 한쪽 게이트는 도전층(221)에 의하여 구성되어 있고, 다른 한쪽 게이트는 절연층(212)을 개재하여 반도체층(231)과 중첩되는 도전층(223)에 의하여 구성되어 있다. 이와 같은 구성으로 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 이때, 2개의 게이트를 접속하고, 이들에 동일한 신호를 공급함으로써 트랜지스터를 구동시켜도 좋다. 이와 같은 트랜지스터는 다른 트랜지스터와 비교하여 전계 효과 이동도를 높일 수 있고, 온 전류를 증대시킬 수 있다. 그 결과, 고속 구동이 가능한 회로를 제작할 수 있다. 또한, 회로부의 점유 면적을 축소할 수 있게 된다. 온 전류가 큰 트랜지스터를 적용함으로써, 표시 패널을 대형화 또는 고정세(高精細)화하여 배선 수가 증대되어도 각 배선에서의 신호 지연을 저감할 수 있어, 표시의 불균일을 억제할 수 있다.
또한, 회로(364)가 갖는 트랜지스터와 표시부(362)가 갖는 트랜지스터는 같은 구조를 가져도 좋다. 또한, 회로(364)가 갖는 복수의 트랜지스터는 모두가 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다. 또한, 표시부(362)가 갖는 복수의 트랜지스터는 모두가 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다.
각 트랜지스터를 덮는 절연층(212) 및 절연층(213) 중 적어도 한쪽에는 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉, 절연층(212) 또는 절연층(213)을 배리어막으로서 기능시킬 수 있다. 이러한 구성으로 함으로써, 트랜지스터에 대하여 외부로부터 불순물이 확산되는 것을 효과적으로 억제할 수 있어, 신뢰성이 높은 표시 패널을 구현할 수 있다.
기판(361) 측에서는, 착색층(171), 차광층(172)을 덮어 절연층(161)이 제공되어 있다. 절연층(161)은 평탄화층으로서의 기능을 가져도 좋다. 절연층(161)에 의하여 도전층(313)의 표면을 실질적으로 평탄하게 할 수 있기 때문에, 액정(312)의 배향 상태를 균일하게 할 수 있다.
[단면 구성예 2]
또한, 본 발명의 일 형태에 따른 표시 패널은, 도 15에 도시된 바와 같이, 화소에 제공되는 제 1 트랜지스터 및 제 2 트랜지스터가 서로 중첩되는 영역을 갖는 구성이어도 좋다. 이와 같은 구성으로 함으로써, 하나의 화소당 면적을 작게 할 수 있고, 고정세한 화상을 표시할 수 있는 화소 밀도가 높은 표시 패널을 형성할 수 있다.
예를 들어, 발광 소자(360)를 구동하기 위한 트랜지스터인 트랜지스터(205)와, 트랜지스터(208)가 중첩되는 영역을 갖는 구성으로 할 수 있다. 또는, 액정 소자(340)를 구동하기 위한 트랜지스터(206)와, 트랜지스터(205) 및 트랜지스터(208) 중 한쪽이 서로 중첩되는 영역을 갖는 구성이어도 좋다.
[단면 구성예 3]
또한, 본 발명의 일 형태에 따른 표시 패널은, 도 16에 도시된 바와 같이, 표시 패널(300a)과 표시 패널(300b)이 접착층(350)을 개재하여 접합된 구성이어도 좋다. 표시 패널(300a)은 표시부(362a)에 액정 소자(340) 및 트랜지스터(206)를 갖고, 표시부(362a)를 구동하는 회로(364a)에 트랜지스터(201a)를 갖는다. 표시 패널(300b)은 표시부(362b)에 발광 소자(360) 및 트랜지스터(205, 208)를 갖고, 표시부(362b)를 구동하는 회로(364b)에 트랜지스터(201b)를 갖는다.
이와 같은 구성으로 함으로써, 표시 패널(300a) 및 표시 패널(300b) 각각에 적합한 제작 공정을 사용할 수 있어, 제품의 수율을 향상시킬 수 있다.
[각 구성 요소에 대하여]
아래에서는, 상술한 각 구성 요소에 대하여 설명한다.
[기판]
표시 패널이 갖는 기판에는 평탄면을 갖는 재료를 사용할 수 있다. 표시 소자로부터의 광이 추출되는 측의 기판에는, 이 광을 투과시키는 재료를 사용한다. 예를 들어, 유리, 석영, 세라믹, 사파이어, 유기 수지 등의 재료를 사용할 수 있다.
두께가 얇은 기판을 사용함으로써, 표시 패널의 경량화 및 박형화를 도모할 수 있다. 또한, 가요성을 가질 정도의 두께를 갖는 기판을 사용함으로써, 가요성을 갖는 표시 패널을 구현할 수 있다.
또한, 발광이 추출되지 않는 측의 기판은 투광성을 갖지 않아도 되기 때문에, 상술한 기판 외에, 금속 기판 등을 사용할 수도 있다. 금속 기판은 열 전도성이 높아 기판 전체에 열을 용이하게 전도할 수 있기 때문에, 표시 패널의 국소적인 온도 상승을 억제할 수 있어 바람직하다. 가요성이나 굽힘성을 얻기 위해서는 금속 기판의 두께는 10μm 이상 200μm 이하인 것이 바람직하고, 20μm 이상 50μm 이하인 것이 더 바람직하다.
금속 기판을 구성하는 재료는 특별히 한정되지 않지만, 예를 들어 알루미늄, 구리, 니켈 등의 금속, 또는 알루미늄 합금 또는 스테인리스 등의 합금 등을 적합하게 사용할 수 있다.
또한, 금속 기판의 표면을 산화시키거나 또는 표면에 절연막을 형성하는 것 등에 의하여, 절연 처리가 실시된 기판을 사용하여도 좋다. 예를 들어, 스핀 코팅법이나 딥법(dipping method) 등의 도포법, 전착법, 증착법, 또는 스퍼터링법 등을 사용하여 절연막을 형성하여도 좋고, 산소 분위기에서 방치하거나 또는 가열하는 방법 외에, 양극 산화법 등에 의하여 기판 표면에 산화막을 형성하여도 좋다.
가요성을 갖고, 가시광에 대한 투과성을 갖는 재료로서는, 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN) 등의 폴리에스터 수지, 폴리아크릴로나이트릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에터설폰(PES) 수지, 폴리아마이드 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드이미드 수지, 폴리염화바이닐 수지, 폴리테트라플루오로에틸렌(PTFE) 수지 등을 들 수 있다. 특히, 열팽창 계수가 낮은 재료를 사용하는 것이 바람직하고, 예를 들어 열팽창 계수가 30×10-6/K 이하인 폴리아마이드이미드 수지, 폴리이미드 수지, PET 등을 적합하게 사용할 수 있다. 또한, 유리 섬유에 유기 수지를 함침(含浸)시킨 기판이나 무기 필러(filler)를 유기 수지에 섞음으로써 열팽창 계수를 저감시킨 기판을 사용할 수도 있다. 이와 같은 재료를 사용한 기판은 중량이 가볍기 때문에, 이 기판을 사용한 표시 패널도 경량으로 할 수 있다.
상기 재료 내에 섬유체가 포함되어 있는 경우, 섬유체에는 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용한다. 고강도 섬유란 구체적으로는 인장 탄성률(tensile elastic modulus) 또는 영률(Young's modulus)이 높은 섬유를 뜻하고, 대표적인 예로서는, 폴리바이닐알코올계 섬유, 폴리에스터계 섬유, 폴리아마이드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유를 들 수 있다. 유리 섬유로서는, E유리, S유리, D 리, 또는 Q 유리 등을 사용한 유리 섬유를 들 수 있다. 이들은 직포(織布) 또는 부직포(不織布) 상태에서 사용하고, 이 섬유체에 수지를 함침시켜 수지를 경화시킨 구조물을 가요성을 갖는 기판으로서 사용하여도 좋다. 가요성을 갖는 기판으로서, 섬유체 및 수지로 이루어지는 구조물을 사용하면, 굽힘이나 국소적인 가압으로 인한 파손에 대한 신뢰성이 향상되기 때문에 바람직하다.
또는, 가요성을 가질 정도로 얇은 유리, 금속 등을 기판에 사용할 수도 있다. 또는, 유리와 수지 재료가 접착층에 의하여 접합된 복합 재료를 사용하여도 좋다.
가요성을 갖는 기판에는, 표시 패널의 표면을 손상 등으로부터 보호하는 하드 코트층(예를 들어, 질화 실리콘, 산화 알루미늄 등)이나, 가압을 분산시킬 수 있는 재질의 층(예를 들어, 아라미드 수지 등) 등이 적층되어도 좋다. 또한, 수분 등으로 인한 표시 소자의 수명 저하 등을 억제하기 위하여, 가요성을 갖는 기판에 투수성이 낮은 절연막이 적층되어도 좋다. 예를 들어, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄 등의 무기 절연 재료를 사용할 수 있다.
기판은 복수의 층을 적층하여 사용할 수도 있다. 특히, 유리층을 갖는 구성으로 하면, 물이나 산소에 대한 배리어성이 향상되어, 신뢰성이 높은 표시 패널로 할 수 있다.
[트랜지스터]
트랜지스터는 게이트 전극으로서 기능하는 도전층, 반도체층, 소스 전극으로서 기능하는 도전층, 드레인 전극으로서 기능하는 도전층, 및 게이트 절연층으로서 기능하는 절연층을 갖는다. 상기에서는 보텀 게이트 구조의 트랜지스터를 적용한 경우에 대하여 기재하였다.
또한, 본 발명의 일 형태에 따른 표시 장치가 갖는 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어 플레이너(planar)형 트랜지스터로 하여도 좋고, 스태거형 트랜지스터로 하여도 좋고, 역 스태거형 트랜지스터로 하여도 좋다. 또한, 톱 게이트형 및 보텀 게이트형 중 어느 구조를 갖는 트랜지스터로 하여도 좋다. 또는, 채널 상하에 게이트 전극이 제공되어 있어도 좋다.
트랜지스터에 사용하는 반도체 재료의 결정성에 대해서도 특별히 한정되지 않고, 비정질 반도체, 및 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 갖는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성의 열화를 억제할 수 있어 바람직하다.
또한, 트랜지스터에 사용하는 반도체 재료로서는, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 금속 산화물을 사용할 수 있다. 대표적으로는, 인듐을 포함하는 산화물 반도체 등이고, 예를 들어 후술하는 CAC-OS 등을 사용할 수 있다.
실리콘보다 밴드갭이 넓으며 캐리어 밀도가 작은 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 낮기 때문에, 트랜지스터와 직렬로 접속된 용량 소자에 축적된 전하는 오랫동안 유지될 수 있다.
반도체층은 예를 들어, 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함하는 In-M-Zn계 산화물로 표기되는 막으로 할 수 있다.
반도체층을 구성하는 산화물 반도체가 In-M-Zn계 산화물인 경우, In-M-Zn계 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8 등이 바람직하다. 또한, 성막되는 반도체층의 원자수비는 각각 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
본 실시형태에서 예시한 보텀 게이트 구조의 트랜지스터는 제작 공정을 삭감할 수 있어 바람직하다. 또한, 이때 산화물 반도체를 사용함으로써 다결정 실리콘보다 낮은 온도에서 형성할 수 있기 때문에, 반도체층보다 아래에 있는 배선이나 전극의 재료, 기판의 재료로서 내열성이 낮은 재료를 사용할 수 있어, 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 면적이 매우 큰 유리 기판 등을 적합하게 사용할 수 있다.
반도체층으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더욱더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체를 사용할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. 불순물 농도가 낮고 결함 준위 밀도가 낮기 때문에, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도 및 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여 반도체층의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층을 구성하는 산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되어 있으면, 반도체층에서 산소 빈자리가 증가되어 반도체층이 n형화된다. 그래서, 반도체층의 실리콘 농도나 탄소 농도(2차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 알칼리 금속 및 알칼리 토금속이 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 이로 인하여 트랜지스터의 오프 전류가 증대될 수 있다. 그러므로, 이차 이온 질량 분석법에 의하여 얻어지는 반도체층의 알칼리 금속 농도 또는 알칼리 토금속 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 반도체층을 구성하는 산화물 반도체에 질소가 포함되어 있으면, 캐리어인 전자가 발생되기 때문에 캐리어 밀도가 증가되어 반도체층이 n형화되기 쉽다. 결과적으로, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 이차 이온 질량 분석법에 의하여 얻어지는 반도체층의 질소 농도를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 반도체층은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어 c축 배향된 결정을 갖는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor 또는 C-Axis Aligned and A-B-plane Anchored Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
비정질 구조를 갖는 산화물 반도체막은 예를 들어, 원자 배열이 무질서하며 결정 성분을 갖지 않는다. 또는, 비정질 구조를 갖는 산화물막은 예를 들어, 완전한 비정질 구조이며 결정부를 갖지 않는다.
또한, 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 및 단결정 구조의 영역 중 어느 2종류 이상을 갖는 혼합막이어도 좋다. 혼합막은 예를 들어, 상술한 영역 중 어느 2종류 이상의 영역을 포함하는 단층 구조 또는 적층 구조를 갖는 경우가 있다.
<CAC-OS의 구성>
아래에서는 본 발명의 일 형태에 개시(開示)되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
CAC-OS란 예를 들어, 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성을 말한다. 또한, 아래에서는, 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한, 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(아래에서 InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(아래에서 InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(아래에서 GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(아래에서 GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리됨으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(아래에서 클라우드상(cloud-like)이라고도 함)을 말한다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합된 구성을 갖는 복합 산화물 반도체이다. 또한, 본 명세서에서 예를 들어, 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역에 비하여 In의 농도가 높다"라고 한다.
또한, IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수임), 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수임)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 갖고, 또한 a-b면에서는 배향되지 않고 연결된 결정 구조를 말한다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역이 일부에, 그리고 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 일부에, 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소이다.
또한, CAC-OS는 조성이 다른 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과 Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
또한, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는 명확한 경계가 관찰되지 않는 경우가 있다.
또한, CAC-OS에서 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되는 경우, CAC-OS는 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역이 일부에, 그리고 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 일부에, 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다.
CAC-OS는 예를 들어, 기판을 가열하지 않는 조건으로 스퍼터링법에 의하여 형성할 수 있다. 또한, CAC-OS를 스퍼터링법에 의하여 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택되는 어느 하나 또는 복수를 사용하면 좋다. 또한, 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법 중 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때에, 명확한 피크가 관찰되지 않는다는 특징을 갖는다. 즉, X선 회절로부터, 측정 영역의 a-b면 방향, 및 c축 방향의 배향이 보이지 않는 것을 알 수 있다.
또한, CAC-OS는 프로브 직경이 1nm인 전자선(나노빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 고리 형상의 휘도가 높은 영역이 관측되고, 상기 고리 영역에 복수의 휘점이 관측된다. 따라서, 전자선 회절 패턴으로부터, CAC-OS의 결정 구조가 평면 방향 및 단면 방향에 있어서 배향성을 갖지 않는 nc(nano-crystal) 구조를 갖는 것을 알 수 있다.
또한, 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재하고 혼재한 구조를 갖는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 다른 구조이며, IGZO 화합물과 다른 성질을 갖는다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 갖는다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역에 비하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)가 구현될 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 비하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류가 억제되어, 양호한 스위칭 동작이 구현될 수 있다.
따라서, CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 구현할 수 있다.
또한, CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서, CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
또는, 트랜지스터의 채널이 형성되는 반도체에 실리콘을 사용하여도 좋다. 실리콘으로서 비정질 실리콘을 사용하여도 좋지만, 특히 결정성을 갖는 실리콘을 사용하는 것이 바람직하다. 예를 들어, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용하는 것이 바람직하다. 특히, 다결정 실리콘은 단결정 실리콘에 비하여 낮은 온도에서 형성할 수 있고, 또한 비정질 실리콘에 비하여 높은 전계 효과 이동도 및 높은 신뢰성을 갖는다.
본 실시형태에서 예시한 보텀 게이트 구조의 트랜지스터는 제작 공정을 삭감할 수 있어 바람직하다. 또한, 이때 비정질 실리콘을 사용함으로써 다결정 실리콘보다 낮은 온도에서 형성할 수 있기 때문에, 반도체층보다 아래에 있는 배선이나 전극의 재료, 기판의 재료로서 내열성이 낮은 재료를 사용할 수 있어, 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 면적이 매우 큰 유리 기판 등을 적합하게 사용할 수 있다. 한편, 톱 게이트형 트랜지스터는 자기 정합적으로 불순물 영역을 형성하기 쉽기 때문에, 특성의 편차 등을 저감할 수 있어 바람직하다. 이 경우, 다결정 실리콘이나 단결정 실리콘 등을 사용하면 특히 바람직하다.
[도전층]
트랜지스터의 게이트, 소스, 및 드레인 외에, 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금 등을 들 수 있다. 또한, 이들 재료를 포함하는 막을 단층 구조 또는 적층 구조로 사용할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막과, 그 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연 등의 산화물을 사용하여도 좋다. 또한, 망가니즈를 포함하는 구리를 사용하면, 에칭에 의한 형상의 제어성이 높아지기 때문에 바람직하다.
또한, 투광성을 갖는 도전성 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 또는 갈륨이 첨가된 산화 아연 등의 도전성 산화물, 또는 그래핀을 사용할 수 있다. 또는, 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료나, 이 금속 재료를 포함하는 합금 재료를 사용할 수 있다. 또는, 이 금속 재료의 질화물(예를 들어, 질화 타이타늄) 등을 사용하여도 좋다. 또한, 금속 재료 또는 합금 재료(또는 이들의 질화물)를 사용하는 경우에는, 투광성을 가질 정도로 얇게 하면 좋다. 또한, 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어, 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있어 바람직하다. 이들은 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층이나, 표시 소자가 갖는 도전층(화소 전극이나 공통 전극으로서 기능하는 도전층)에 사용할 수도 있다.
[절연층]
각 절연층에 사용할 수 있는 절연 재료로서는 예를 들어, 아크릴이나 에폭시 등의 수지, 실리콘(silicone) 등 실록산 결합을 갖는 수지, 그리고 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 사용할 수도 있다.
또한, 발광 소자는 한 쌍의 투수성이 낮은 절연막 사이에 제공되는 것이 바람직하다. 이로써, 발광 소자에 물 등의 불순물이 들어가는 것을 억제할 수 있어, 장치의 신뢰성 저하를 억제할 수 있다.
투수성이 낮은 절연막으로서는 질화 실리콘막, 질화산화 실리콘막 등의 질소 및 실리콘을 포함하는 막이나, 질화 알루미늄막 등의 질소 및 알루미늄을 포함하는 막 등을 들 수 있다. 또한, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등을 사용하여도 좋다.
예를 들어, 투수성이 낮은 절연막의 수증기 투과량은 1×10-5[g/(m2·day)] 이하, 바람직하게는 1×10-6[g/(m2·day)] 이하, 더 바람직하게는 1×10-7[g/(m2·day)] 이하, 더욱 바람직하게는 1×10-8[g/(m2·day)] 이하로 한다.
[액정 소자]
액정 소자로서는 예를 들어, 수직 배향(VA: Vertical Alignment) 모드가 적용된 액정 소자를 사용할 수 있다. 수직 배향 모드로서는 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다.
또한, 액정 소자에는 다양한 모드가 적용된 액정 소자를 사용할 수 있다. 예를 들어, VA 모드 외에, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등이 적용된 액정 소자를 사용할 수 있다.
또한, 액정 소자는 액정의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계, 또는 비스듬한 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자에 사용하는 액정으로서는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정 재료로서는 포지티브형 액정 및 네거티브형 액정 중 어느 쪽을 사용하여도 좋고, 적용되는 모드나 설계에 따라 최적의 액정 재료를 사용하면 좋다.
또한, 액정의 배향을 제어하기 위하여 배향막을 제공할 수 있다. 또한, 가로 전계 방식을 채용하는 경우, 배향막이 불필요한 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온하면, 콜레스테릭 상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여, 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧으며, 광학적 등방성을 갖는다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하며, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되기 때문에, 러빙 처리도 불필요하므로, 러빙 처리로 인하여 발생하는 정전 파괴를 방지할 수 있어, 제작 공정 시의 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 액정 소자로서 투과형 액정 소자, 반사형 액정 소자, 또는 반투과형 액정 소자 등을 사용할 수 있다.
본 발명의 일 형태에서는 특히 반사형 액정 소자를 사용할 수 있다.
투과형 또는 반투과형 액정 소자를 사용하는 경우, 한 쌍의 기판을 사이에 개재하도록 2개의 편광판을 제공한다. 또한, 편광판 외측에 백라이트를 제공한다. 백라이트로서는 직하형 백라이트이어도 좋고, 에지 라이트형 백라이트이어도 좋다. LED(Light Emitting Diode)를 구비한 직하형 백라이트를 사용하면, 로컬 디밍이 용이해지고, 콘트라스트를 높일 수 있기 때문에 바람직하다. 또한, 에지 라이트형 백라이트를 사용하면, 백라이트를 포함한 모듈의 두께를 저감시킬 수 있어 바람직하다.
반사형 액정 소자를 사용하는 경우, 표시면 측에 편광판을 제공한다. 또한, 별도로 표시면 측에 광 확산판을 배치하면 시인성을 향상시킬 수 있어 바람직하다.
또한, 반사형 또는 반투과형 액정 소자를 사용하는 경우, 편광판 외측에 프런트라이트를 제공하여도 좋다. 프런트라이트로서는 에지 라이트형 프런트라이트를 사용하는 것이 바람직하다. LED를 구비한 프런트라이트를 사용하면 소비전력을 저감시킬 수 있어 바람직하다.
[발광 소자]
발광 소자로서는 자발광(自發光)이 가능한 소자를 사용할 수 있으며, 전류 또는 전압으로 휘도가 제어되는 소자를 그 범주에 포함한다. 예를 들어, LED, 유기 EL 소자, 또는 무기 EL 소자 등을 사용할 수 있다.
발광 소자는 톱 이미션형, 보텀 이미션형, 및 듀얼 이미션형 등이 있다. 광이 추출되는 측의 전극에는 가시광을 투과하는 도전막을 사용한다. 또한, 광이 추출되지 않는 측의 전극에는 가시광을 반사하는 도전막을 사용하는 것이 바람직하다.
EL층은 적어도 발광층을 갖는다. EL층은 발광층 외의 층으로서 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 블로킹 재료, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 바이폴라성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함하는 층을 더 가져도 좋다.
EL층에는 저분자계 화합물 및 고분자계 화합물 중 어느 쪽을 사용할 수도 있고, 무기 화합물을 포함하여도 좋다. EL층을 구성하는 층은 각각 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 및 도포법 등의 방법으로 형성할 수 있다.
발광 소자의 문턱 전압보다 높은 전압을 음극과 양극 사이에 인가하면, EL층에는 양극 측으로부터 정공이 주입되고, 음극 측으로부터 전자가 주입된다. 주입된 전자와 정공은 EL층에서 재결합되고, EL층에 포함되는 발광 물질이 발광한다.
발광 소자로서 백색 발광의 발광 소자를 적용하는 경우에는, EL층에 2종류 이상의 발광 물질이 포함되는 구성으로 하는 것이 바람직하다. 예를 들어, 2종류 이상의 발광 물질 각각의 발광이 보색 관계가 되도록 발광 물질을 선택함으로써, 백색 발광을 얻을 수 있다. 예를 들어, 각각 R(적색), G(녹색), B(청색), Y(황색), 및 O(주황색) 등의 발광을 나타내는 발광 물질, 또는 R, G, 및 B 중 2종류 이상의 색깔의 스펙트럼 성분을 포함하는 발광을 나타내는 발광 물질 중 2종류 이상이 포함되는 것이 바람직하다. 또한, 발광 소자로부터의 발광 스펙트럼이 가시광 영역의 파장(예를 들어, 350nm 내지 750nm)의 범위 내에 2개 이상의 피크를 갖는 발광 소자를 적용하는 것이 바람직하다. 또한, 황색의 파장 영역에 피크를 갖는 재료의 발광 스펙트럼은 녹색 및 적색의 파장 영역에도 스펙트럼 성분을 갖는 재료인 것이 바람직하다.
EL층은 하나의 색깔을 발광하는 발광 재료를 포함하는 발광층과, 다른 색깔을 발광하는 발광 재료를 포함하는 발광층이 적층된 구성으로 하는 것이 바람직하다. 예를 들어, EL층에서 복수의 발광층은 서로 접촉하여 적층되어도 좋고, 어느 발광 재료도 포함하지 않는 영역을 개재하여 적층되어도 좋다. 예를 들어, 형광 발광층과 인광 발광층 사이에 상기 형광 발광층 또는 인광 발광층과 동일한 재료(예를 들어, 호스트 재료 또는 어시스트 재료)를 포함하고, 어느 발광 재료도 포함하지 않는 영역을 제공하는 구성으로 하여도 좋다. 이로써, 발광 소자의 제작이 용이해지고, 또한 구동 전압이 저감된다.
또한, 발광 소자는 EL층을 하나 갖는 싱글 소자이어도 좋고, 복수의 EL층이 전하 발생층을 개재하여 적층된 탠덤 소자이어도 좋다.
가시광을 투과하는 도전막은 예를 들어, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨이 첨가된 산화 아연 등을 사용하여 형성할 수 있다. 또한, 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료, 이들 금속 재료를 포함하는 합금, 또는 이들 금속 재료의 질화물(예를 들어, 질화 타이타늄) 등도 투광성을 가질 정도로 얇게 형성함으로써 사용할 수 있다. 또한, 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어, 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있어 바람직하다. 또한, 그래핀 등을 사용하여도 좋다.
가시광을 반사하는 도전막에는 예를 들어, 알루미늄, 금, 백금, 은, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료, 또는 이들 금속 재료를 포함하는 합금을 사용할 수 있다. 또한, 상기 금속 재료나 합금에 란타넘, 네오디뮴, 또는 저마늄 등이 첨가되어 있어도 좋다. 또한, 타이타늄, 니켈, 또는 네오디뮴과, 알루미늄을 포함하는 합금(알루미늄 합금)을 사용하여도 좋다. 또한, 구리, 팔라듐, 또는 마그네슘과, 은을 포함하는 합금을 사용하여도 좋다. 은과 구리를 포함하는 합금은 내열성이 높기 때문에 바람직하다. 또한, 알루미늄막 또는 알루미늄 합금막에 접촉하여 금속막 또는 금속 산화물막을 적층함으로써, 산화를 억제할 수 있다. 이러한 금속막, 금속 산화물막의 재료로서는, 타이타늄이나 산화 타이타늄 등을 들 수 있다. 또한, 상기 가시광을 투과하는 도전막과 금속 재료로 이루어지는 막을 적층하여도 좋다. 예를 들어, 은과 인듐 주석 산화물의 적층막, 은과 마그네슘의 합금과 인듐 주석 산화물의 적층막 등을 사용할 수 있다.
각 전극은 증착법이나 스퍼터링법을 사용하여 형성되면 좋다. 그 외에도, 잉크젯법 등의 토출법, 스크린 인쇄법 등의 인쇄법, 또는 도금법을 사용하여 형성될 수 있다.
또한, 상술한 발광층, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 및 양극성 물질 등을 포함하는 층은 각각 양자점 등의 무기 화합물이나, 고분자 화합물(올리고머, 덴드리머, 폴리머 등)을 가져도 좋다. 예를 들어, 양자점을 발광층에 사용함으로써 발광 재료로서 기능시킬 수도 있다.
또한, 양자점 재료로서는 콜로이드 양자점 재료, 합금 양자점 재료, 코어 쉘 양자점 재료, 또는 코어 양자점 재료 등을 사용할 수 있다. 또한, 12족과 16족, 13족과 15족, 또는 14족과 16족의 원소군을 포함하는 재료를 사용하여도 좋다. 또는, 카드뮴, 셀레늄, 아연, 황, 인, 인듐, 텔루륨, 납, 갈륨, 비소, 알루미늄 등의 원소를 포함하는 양자점 재료를 사용하여도 좋다.
[접착층]
접착층으로서는, 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, 및 EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히, 에폭시 수지 등 투습성(透濕性)이 낮은 재료가 바람직하다. 또한, 2액 혼합형 수지를 사용하여도 좋다. 또한, 접착 시트 등을 사용하여도 좋다.
또한, 상기 수지에 건조제가 포함되어도 좋다. 예를 들어, 알칼리 토금속의 산화물(산화 칼슘이나 산화 바륨 등)과 같이, 화학 흡착에 의하여 수분을 흡착하는 물질을 사용할 수 있다. 또는, 제올라이트나 실리카 겔 등과 같이, 물리 흡착에 의하여 수분을 흡착하는 물질을 사용하여도 좋다. 건조제가 포함되면, 수분 등의 불순물이 소자에 들어가는 것을 억제할 수 있기 때문에, 표시 패널의 신뢰성이 향상되어 바람직하다.
또한, 상기 수지에 굴절률이 높은 필러나 광 산란 부재를 혼합시킴으로써, 광 추출 효율을 향상시킬 수 있다. 예를 들어, 산화 타이타늄, 산화 바륨, 제올라이트, 지르코늄 등을 사용할 수 있다.
[접속층]
접속층으로서는 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
[착색층]
착색층에 사용할 수 있는 재료로서는, 금속 재료, 수지 재료, 안료, 또는 염료가 포함된 수지 재료 등을 들 수 있다.
[차광층]
차광층에 사용할 수 있는 재료로서는, 카본 블랙, 타이타늄 블랙, 금속, 금속 산화물, 복수의 금속 산화물의 고용체를 포함하는 복합 산화물 등을 들 수 있다. 차광층은 수지 재료를 포함하는 막이어도 좋고, 금속 등 무기 재료의 박막이어도 좋다. 또한, 착색층의 재료를 포함하는 막의 적층막을 차광층에 사용할 수도 있다. 예를 들어, 어떤 색깔의 광을 투과시키는 착색층에 사용되는 재료를 포함하는 막과, 다른 색깔의 광을 투과시키는 착색층에 사용되는 재료를 포함하는 막의 적층 구조를 사용할 수 있다. 착색층과 차광층의 재료를 공통화함으로써, 장치를 공통화할 수 있을 뿐만 아니라 공정도 간략화할 수 있기 때문에 바람직하다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
실시형태 2에서 설명한 표시 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 갖는 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 17에 도시하였다.
도 17의 (A)는 내비게이션 시스템이고, 하우징(971), 표시부(973), 및 조작 키(974) 등을 갖는다. 표시부(973)에는 터치 센서가 제공되고, 주된 입력 조작을 수행할 수 있다. 도 17의 (A)에 도시한 내비게이션 시스템에 실시형태 2에서 설명한 표시 장치를 사용함으로써, 저소비전력화를 도모할 수 있고, 또한 상기 내비게이션 시스템의 크기의 증가를 억제할 수 있다.
도 17의 (B)는 접을 수 있는 전자 기기이고, 하우징(901a), 하우징(901b), 힌지(903), 및 표시부(902) 등을 갖는다. 표시부(902)는 하우징(901a) 및 하우징(901b)에 내장되어 있다.
하우징(901a) 및 하우징(901b)은 힌지(903)에 의하여 회전 가능하게 연결되어 있다. 전자 기기는 하우징(901a) 및 하우징(901b)을 닫은 상태와 펼친 상태로 변형될 수 있다. 이로써, 들고 다닐 때는 가반성이 우수하고, 사용할 때는 표시 영역이 크기 때문에 시인성이 우수하다.
또한, 힌지(903)는 하우징(901a) 및 하우징(901b)을 펼쳤을 때, 이들 사이의 각도가 소정의 각도보다 크게 되지 않도록 잠금 기구를 갖는 것이 바람직하다. 예를 들어, 잠겨지는(그 이상으로 펼쳐지지 않는) 각도는 90도 이상 180도 미만인 것이 바람직하고, 대표적으로 90도, 120도, 135도, 150도, 또는 175도 등으로 할 수 있다. 이로써, 편리성, 안전성, 및 신뢰성을 높일 수 있다.
표시부(902)는 터치 패널로서 기능하고, 손가락이나 스타일러스 등으로 조작할 수 있다.
하우징(901a) 및 하우징(901b) 중 어느 한쪽에는 무선 통신 모듈이 제공되고, 인터넷이나 LAN(Local Area Network), Wi-Fi(등록 상표) 등 컴퓨터 네트워크를 통하여 데이터를 송수신할 수 있다.
표시부(902)는 하나의 플렉시블 디스플레이로 구성되어 있는 것이 바람직하다. 이로써, 하우징(901a)과 하우징(901b) 사이에서 이음매가 없는 연속된 표시를 수행할 수 있다. 또한, 하우징(901a) 및 하우징(901b) 각각에 디스플레이가 제공되는 구성으로 하여도 좋다.
도 17의 (B)에 도시된 접을 수 있는 전자 기기에 실시형태 2에서 설명한 표시 장치를 사용함으로써, 저소비전력화를 도모할 수 있고, 또한 상기 접을 수 있는 전자 기기의 크기의 증가를 억제할 수 있다.
도 17의 (C)는 디지털 카메라이고, 하우징(961), 셔터 버튼(962), 마이크(963), 스피커(967), 표시부(965), 및 조작 키(966) 등을 갖는다. 도 17의 (C)에 도시된 디지털 카메라에 실시형태 2에서 설명한 표시 장치를 사용함으로써, 저소비전력화를 도모할 수 있고, 또한 상기 디지털 카메라의 크기의 증가를 억제할 수 있다.
도 17의 (D)는 손목시계형 정보 단말이고, 하우징(931), 표시부(932), 리스트밴드(933), 조작용 버튼(935), 용두(936), 및 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이어도 좋다. 도 17의 (D)에 도시된 손목시계형 휴대 단말에 실시형태 2에서 설명한 표시 장치를 사용함으로써, 저소비전력화를 도모할 수 있고, 또한 상기 손목시계형 정보 단말의 크기의 증가를 억제할 수 있다.
도 17의 (E)는 휴대 전화기의 일례이고, 하우징(951), 표시부(952), 조작 버튼(953), 외부 접속 포트(954), 스피커(955), 마이크(956), 및 카메라(957) 등을 갖는다. 상기 휴대 전화기는 표시부(952)에 터치 센서를 갖는다. 전화를 걸거나 문자를 입력하는 등의 모든 조작은 손가락이나 스타일러스 등으로 표시부(952)를 터치함으로써 수행할 수 있다. 도 17의 (E)에 도시된 휴대 전화기에 실시형태 2에서 설명한 표시 장치를 사용함으로써, 저소비전력화를 도모할 수 있고, 또한 상기 휴대 전화기의 크기의 증가를 억제할 수 있다.
도 17의 (F)는 휴대 데이터 단말이고, 하우징(911), 표시부(912), 및 카메라(919) 등을 갖는다. 표시부(912)가 갖는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 도 17의 (F)에 도시된 휴대 데이터 단말에 실시형태 2에서 설명한 표시 장치를 사용함으로써, 저소비전력화를 도모할 수 있고, 또한 상기 휴대 데이터 단말의 크기의 증가를 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
11: 트랜지스터
12: 트랜지스터
13: 트랜지스터
14: 트랜지스터
15: 트랜지스터
16: 트랜지스터
17: 트랜지스터
18: 트랜지스터
19: 트랜지스터
21: 인버터 회로
22: 인버터 회로
23: 인버터 회로
24: 인버터 회로
25: 인버터 회로
26: SEL
27: AMP
31: 트랜지스터
32: 트랜지스터
33: 트랜지스터
34: 트랜지스터
35: 트랜지스터
36: 트랜지스터
37: 트랜지스터
38: 트랜지스터
39: 트랜지스터
40: 트랜지스터
41: 인버터 회로
42: 인버터 회로
43: 인버터 회로
51: 인버터 회로
52: 인버터 회로
53: 인버터 회로
54: 인버터 회로
61: LAT
62: LAT
64: LS
65N: MUX
65P: MUX
110: 레벨 시프트 회로
111: 레벨 시프트부
112: 버퍼 회로
113: 버퍼 회로
115: 레벨 시프트 회로
120: 레벨 시프트 회로
121: 레벨 시프트부
122: 레벨 시프트부
130: 레벨 시프트 회로
161: 절연층
167: 절연층
170: 편광판
171: 착색층
172: 차광층
173a: 배향막
173b: 배향막
174: 착색층
181: 접착층
182: 접착층
191: 도전층
192: EL층
193a: 도전층
193b: 도전층
201: 트랜지스터
201a: 트랜지스터
201b: 트랜지스터
204: 접속부
205: 트랜지스터
206: 트랜지스터
207: 접속부
208: 트랜지스터
211: 절연층
212: 절연층
213: 절연층
214: 절연층
215: 절연층
216: 절연층
217: 절연층
220: 절연층
221: 도전층
222: 도전층
223: 도전층
224: 도전층
231: 반도체층
242: 접속층
243: 접속체
251: 개구
252: 접속부
300: 표시 패널
300a: 표시 패널
300b: 표시 패널
311: 전극
311a: 도전층
311b: 도전층
312: 액정
313: 도전층
340: 액정 소자
350: 접착층
351: 기판
360: 발광 소자
360b: 발광 소자
360g: 발광 소자
360r: 발광 소자
360w: 발광 소자
361: 기판
362: 표시부
362a: 표시부
362b: 표시부
364: 회로
364a: 회로
364b: 회로
365: 배선
366: 터치 센서
372: FPC
373: IC
400: 표시 장치
410: 화소
451: 개구
600: 소스 드라이버IC
610: LVDS 리시버
611: 로직 회로
613: 래치 회로(D-LAT)
614: 레벨 시프터(LS)
615: 패스 트랜지스터 로직 회로(PTL)
616: 멀티플렉서(MUX)
617: 증폭 회로(AMP)
620: 회로
631: 전압 생성 회로(VGEN)
632: 버퍼 회로(BUF)
640: 핀
641: 핀
642: 핀
645: 핀
901a: 하우징
901b: 하우징
902: 표시부
903: 힌지
911: 하우징
912: 표시부
919: 카메라
931: 하우징
932: 표시부
933: 리스트밴드
935: 버튼
936: 용두
939: 카메라
951: 하우징
952: 표시부
953: 조작 버튼
954: 외부 접속 포트
955: 스피커
956: 마이크
957: 카메라
961: 하우징
962: 셔터 버튼
963: 마이크
965: 표시부
966: 조작 키
967: 스피커
971: 하우징
973: 표시부
974: 조작 키
2100: OS 트랜지스터
2200: Si 트랜지스터
2201: 절연체
2202: 배선
2203: 플러그
2204: 절연체
2205: 배선
2207: 절연체

Claims (18)

  1. 반도체 장치로서,
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 및 버퍼 회로를 포함하는 레벨 시프트 회로를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽 및 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 입력 신호가 입력되는 배선에 전기적으로 접속되고,
    상기 버퍼 회로의 입력 단자는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 버퍼 회로의 출력 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 레벨 시프트 회로는 제 5 트랜지스터를 더 포함하고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 입력 신호의 반전 신호가 입력되는 배선에 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 버퍼 회로는 제 1 인버터 회로와 제 2 인버터 회로를 포함하고,
    상기 제 1 인버터 회로는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하고,
    상기 제 2 인버터 회로는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하고,
    상기 제 1 인버터 회로의 상기 제 1 입력 단자는 상기 버퍼 회로의 상기 입력 단자로서 기능하고,
    상기 제 1 인버터 회로의 상기 제 2 입력 단자는 상기 입력 신호가 입력되는 상기 배선에 전기적으로 접속되고,
    상기 제 2 인버터 회로의 상기 제 1 입력 단자는 상기 제 1 인버터 회로의 상기 출력 단자에 전기적으로 접속되고,
    상기 제 2 인버터 회로의 상기 제 2 입력 단자는 상기 입력 신호의 반전 신호가 입력되는 배선에 전기적으로 접속되고,
    상기 제 2 인버터 회로의 상기 출력 단자는 상기 버퍼 회로의 상기 출력 단자로서 기능하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 4 트랜지스터는 각각 p채널형 트랜지스터인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 3 트랜지스터 및 상기 제 5 트랜지스터는 각각 n채널형 트랜지스터이고 산화물 반도체층을 포함하는, 반도체 장치.
  6. 반도체 장치로서,
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 제 8 트랜지스터, 제 9 트랜지스터, 제 10 트랜지스터, 제 1 인버터 회로, 및 제 2 인버터 회로를 포함하는 레벨 시프트 회로를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽 및 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트 및 상기 제 9 트랜지스터의 게이트는 상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽 및 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트 및 상기 제 10 트랜지스터의 게이트는 입력 신호가 입력되는 배선에 전기적으로 접속되고,
    상기 제 1 인버터 회로의 입력 단자는 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽 및 상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 2 인버터 회로의 입력 단자는 상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽 및 상기 제 10 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 인버터 회로의 출력 단자는 상기 제 7 트랜지스터의 게이트 및 출력 신호가 출력되는 배선에 전기적으로 접속되는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 출력 신호의 반전 신호를 출력하고,
    상기 제 2 인버터 회로의 출력 단자는 상기 제 2 트랜지스터의 게이트 및 상기 출력 신호의 상기 반전 신호가 출력되는 배선에 전기적으로 접속되는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 4 트랜지스터, 상기 제 6 트랜지스터, 상기 제 7 트랜지스터, 및 상기 제 9 트랜지스터는 각각 p채널형 트랜지스터인, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 3 트랜지스터, 상기 제 5 트랜지스터, 상기 제 8 트랜지스터, 및 상기 제 10 트랜지스터는 각각 n채널형 트랜지스터이고 산화물 반도체층을 포함하는, 반도체 장치.
  10. 제 1 항에 있어서,
    논리 회로, 시프트 레지스터, 래치 회로, 디지털 아날로그 변환 회로, 멀티플렉서, 및 증폭 회로 중 적어도 하나를 더 포함하는, 반도체 장치.
  11. 전자 기기로서,
    제 1 항에 따른 반도체 장치; 및
    표시부, 터치 센서, 카메라, 스피커, 마이크, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
  12. 제 6 항에 있어서,
    논리 회로, 시프트 레지스터, 래치 회로, 디지털 아날로그 변환 회로, 멀티플렉서, 및 증폭 회로 중 적어도 하나를 더 포함하는, 반도체 장치.
  13. 전자 기기로서,
    제 6 항에 따른 반도체 장치; 및
    표시부, 터치 센서, 카메라, 스피커, 마이크, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
  14. 반도체 장치로서,
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 제 8 트랜지스터, 및 제 9 트랜지스터를 포함하는 레벨 시프트 회로를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 게이트는 상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 게이트는 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 상기 소스 및 상기 드레인 중 상기 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 4 트랜지스터, 상기 제 6 트랜지스터, 및 상기 제 8 트랜지스터는 각각 p채널형 트랜지스터인, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 3 트랜지스터, 상기 제 5 트랜지스터, 상기 제 7 트랜지스터, 및 상기 제 9 트랜지스터는 각각 n채널형 트랜지스터이고 산화물 반도체층을 포함하는, 반도체 장치.
  17. 제 14 항에 있어서,
    논리 회로, 시프트 레지스터, 래치 회로, 디지털 아날로그 변환 회로, 멀티플렉서, 및 증폭 회로 중 적어도 하나를 더 포함하는, 반도체 장치.
  18. 전자 기기로서,
    제 14 항에 따른 반도체 장치; 및
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