JP6983600B2 - 半導体装置 - Google Patents

Description

本発明の一態様は、半導体装置及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

高精細な表示装置が普及している。このような表示装置のソースドライバは、高速な動作が要求されるため、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられている。ＩＣで形成されるドライバは、ドライバＩＣと呼ばれる。

ソースドライバを有するドライバＩＣ内は、シフトレジスタおよびデジタルアナログ変換回路等を有する。シフトレジスタとデジタルアナログ変換回路は、駆動電圧が異なるため、ソースドライバ内には、通常レベルシフト回路が設けられる（例えば特許文献１および特許文献２参照）。

特開２０１３−８４３３号公報 特開２０１５−１８８２０９号公報

レベルシフト回路において、より安定な動作を可能にするために、ｎチャネル型のトランジスタのサイズをｐチャネル型のトランジスタのサイズよりも大きくする必要がある場合がある。また、レベルシフト回路の出力信号に要求される電位レベルが高くなるほどに、ｎチャネル型のトランジスタのサイズを拡大する必要がある場合がある。

また、レベルシフト回路を構成するトランジスタの特性変動が見込まれる場合には、ｎチャネル型のトランジスタのサイズを拡大することが要求される場合がある。

しかし、レベルシフト回路が有するｎチャネル型のトランジスタのサイズを大きくすると、レベルシフト回路の遅延時間の増加、電流の増加および面積増加等の問題が起きやすく、好ましくない。

本発明の一態様は、より安定に動作することのできる半導体装置を提供することを課題とする。また、本発明の一態様は、半導体装置が有するトランジスタサイズの拡大の必要性を低減することを課題とする。また、本発明の一態様は、半導体装置の面積増大を抑制することを課題とする。また、本発明の一態様は、半導体装置の消費電力の増加を抑制することを課題とする。

また、本発明の一態様は、電子機器のサイズ、消費電力等の増加を抑制することを課題とする。

本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、レベルシフト回路を有し、当該レベルシフト回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、バッファ回路とを有し、当該第１トランジスタのソースまたはドレインの一方は、当該第２トランジスタのソースまたはドレインの一方に電気的に接続され、当該第２トランジスタのソースまたはドレインの他方は、当該第３トランジスタのソースまたはドレインの一方に電気的に接続され、当該第１トランジスタおよび当該第４トランジスタのゲートは、当該第２トランジスタのソースまたはドレインの他方および当該第３トランジスタのソースまたはドレインの一方に電気的に接続され、当該第３トランジスタのゲートは、入力信号が入力される配線に電気的に接続され、当該バッファ回路の入力端子は、当該第４トランジスタのソースまたはドレインの一方に電気的に接続され、当該バッファ回路の出力端子は、当該第２トランジスタのゲートおよび出力信号が出力される配線に電気的に接続される半導体装置である。

上記構成の半導体装置において、当該レベルシフト回路は、第５トランジスタを有し、当該第５トランジスタのソースまたはドレインの一方は、当該第４トランジスタのソースまたはドレインの一方に電気的に接続され、当該第５トランジスタのゲートは、当該入力信号の反転信号が入力される配線に電気的に接続されるとより好ましい。

上記各構成の半導体装置において、当該バッファ回路は、第１のインバータ回路と、第２のインバータ回路と、を有し、当該第１のインバータ回路は、第１の入力端子と、第２の入力端子と、出力端子と、を有し、当該第２のインバータ回路は、第１の入力端子と、第２の入力端子と、出力端子と、を有し、当該第１のインバータ回路の第１の入力端子は、当該バッファ回路の入力端子として機能し、当該第１のインバータ回路の第２の入力端子は、当該入力信号が入力される配線に電気的に接続され、当該第２のインバータ回路の第１の入力端子は、当該第１のインバータ回路の出力端子に電気的に接続され、当該第２のインバータ回路の第２の入力端子は、当該入力信号の反転信号が入力される配線に電気的に接続され、当該第２のインバータ回路の出力端子は、当該バッファ回路の出力端子として機能するとより好ましい。

上記各構成の半導体装置において、当該第１トランジスタ、当該第２トランジスタおよび当該第４トランジスタは、ｐチャネル型のトランジスタであるとより好ましい。

上記各構成の半導体装置において、当該第３トランジスタおよび当該第５トランジスタは、ｎチャネル型のトランジスタであり、チャネルが形成される半導体層を有し、当該半導体層は、酸化物半導体を有するとより好ましい。

また、本発明の一態様は、レベルシフト回路を有し、当該レベルシフト回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１インバータ回路と、第２インバータ回路とを有し、当該第１トランジスタのソースまたはドレインの一方は、当該第２トランジスタのソースまたはドレインの一方に電気的に接続され、当該第２トランジスタのソースまたはドレインの他方は、当該第３トランジスタのソースまたはドレインの一方に電気的に接続され、当該第４トランジスタのソースまたはドレインの一方は、当該第５トランジスタのソースまたはドレインの一方に電気的に接続され、当該第１トランジスタおよび当該第４トランジスタのゲートは、当該第２トランジスタのソースまたはドレインの他方および当該第３トランジスタのソースまたはドレインの一方に電気的に接続され、当該第６トランジスタおよび当該第９トランジスタのゲートは、当該第７トランジスタのソースまたはドレインの他方および当該第８トランジスタのソースまたはドレインの一方に電気的に接続され、当該第３トランジスタのゲートおよび当該第１０トランジスタのゲートは、入力信号が入力される配線に電気的に接続され、当該第１インバータ回路の入力端子は、当該第４トランジスタのソースまたはドレインの一方および当該第５トランジスタのソースまたはドレインの一方に電気的に接続され、当該第２インバータ回路の入力端子は、当該第９トランジスタのソースまたはドレインの一方および当該第１０トランジスタのソースまたはドレインの一方に電気的に接続され、当該第１インバータ回路の出力端子は、当該第７トランジスタのゲートおよび出力信号が出力される配線に電気的に接続される半導体装置である。

上記構成の半導体装置において、当該出力信号の反転信号を出力する機能を有し、当該第２インバータ回路の出力端子は、当該第２トランジスタのゲートおよび当該出力信号の反転信号が出力される配線に電気的に接続されるとより好ましい。

上記各構成の半導体装置において、当該第１トランジスタ、当該第２トランジスタ、当該第４トランジスタ、当該第６トランジスタ、当該第７トランジスタ、および当該第９トランジスタは、ｐチャネル型のトランジスタであるとより好ましい。

上記各構成の半導体装置において、当該第３トランジスタ、当該第５トランジスタ、当該第８トランジスタ、および当該第１０トランジスタは、ｎチャネル型のトランジスタであり、チャネルが形成される半導体層を有し、当該半導体層は、酸化物半導体を有するとより好ましい。

上記各構成の半導体装置において、ロジック回路、シフトレジスタ、ラッチ回路、デジタルアナログ変換回路、マルチプレクサ、または増幅回路を有するとより好ましい。

また、本発明の一態様は、上記各構成の半導体装置と、表示部、タッチセンサ、カメラ、スピーカ、マイクまたは操作キーとを有する電子機器である。

本発明の一態様により、より安定に動作することのできるレベルシフト回路を提供することができる。また、本発明の一態様により、レベルシフト回路が有するトランジスタサイズの拡大の必要性を低減することができる。また、本発明の一態様により、半導体装置の面積増大を抑制することができる。また、本発明の一態様により、レベルシフト回路の消費電力の増加を抑制することができる。

また、本発明の一態様により、電子機器のサイズ、消費電力等の増加を抑制することができる。

本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図および断面図。 レベルシフト回路を説明するための回路図。 ソースドライバＩＣの構成例を示すブロック図。 ソースドライバＩＣの動作の概要を説明する図。 ソースドライバＩＣの構成例を示すブロック図。 表示装置の回路を説明する図および画素の上面図。 表示装置の回路を説明する図。 表示装置の回路を説明する図および画素の上面図。 表示装置の構成を説明する図。 表示装置の構成を説明する図。 表示装置の構成を説明する図。 表示装置の構成を説明する図。 電子機器を説明する図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位、ソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合がある。

本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。

（実施の形態１）
本実施の形態では、本発明の一態様に関わるレベルシフト回路について、図１乃至図６を用いて説明する。

［構成例１］
図１に、本発明の一態様に関わるレベルシフト回路１１０の構成例を示す。

レベルシフト回路１１０は、電位ＶＤＤ１と電位ＶＳＳ１との間で振幅をとる入力信号を電位ＶＤＤ２と電位ＶＳＳ２との間で振幅をとる出力信号に変換する機能を有する。言い換えると、レベルシフト回路１１０は、入力信号をより大きい振幅電圧またはより小さい振幅電圧の出力信号に変換する機能を有する。

電位ＶＳＳ１と、電位ＶＳＳ２とは、等しいと好ましい。また、電位ＶＳＳ１と電位ＶＳＳ２とは、いずれも接地電位であってもよい。

レベルシフト回路１１０は、レベルシフト部１１１と、バッファ回路１１２とを有する。また、レベルシフト回路１１０は、入力端子ＩＮ１と、インバータ回路２３と、出力端子ＯＵＴ１とを有する。

レベルシフト部１１１は、トランジスタ１１と、トランジスタ１２と、トランジスタ１３と、トランジスタ１４と、トランジスタ１５とを有する。トランジスタ１１、トランジスタ１２およびトランジスタ１４は、ｐチャネル型のトランジスタであり、トランジスタ１３およびトランジスタ１５は、ｎチャネル型のトランジスタである。

バッファ回路１１２は、インバータ回路２１と、インバータ回路２２とを有する。

トランジスタ１１のソースまたはドレインの一方は、電位ＶＤＤ２が与えられる配線に電気的に接続され、トランジスタ１１のソースまたはドレインの他方は、トランジスタ１２のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１２のソースまたはドレインの他方は、トランジスタ１３のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１３のソースまたはドレインの他方は、電位ＶＳＳ２が与えられる配線に電気的に接続される。

トランジスタ１４のソースまたはドレインの一方は、電位ＶＤＤ２が与えられる配線に電気的に接続され、トランジスタ１４のソースまたはドレインの他方は、トランジスタ１５のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１５のソースまたはドレインの他方は、電位ＶＳＳ２が与えられる配線に電気的に接続される。

トランジスタ１１のゲートおよびトランジスタ１４のゲートは、トランジスタ１２のソースまたはドレインの他方およびトランジスタ１３のソースまたはドレインの一方に電気的に接続される。

トランジスタ１３のゲートは、入力端子ＩＮ１およびインバータ回路２３の入力端子に電気的に接続される。いいかえると、トランジスタ１３のゲートは、レベルシフト回路１１０の入力信号が入力される配線に電気的に接続される。

また、トランジスタ１５のゲートは、インバータ回路２３の出力端子に電気的に接続される。いいかえると、トランジスタ１５のゲートは、レベルシフト回路１１０の入力信号の反転信号が入力される配線に電気的に接続される。

インバータ回路２１の入力端子は、トランジスタ１４のソースまたはドレインの他方およびトランジスタ１５のソースまたはドレインの一方に電気的に接続され、インバータ回路２１の出力端子は、インバータ回路２２の入力端子に電気的に接続される。インバータ回路２２の出力端子は、トランジスタ１２のゲートおよび出力端子ＯＵＴ１に電気的に接続される。いいかえると、インバータ回路２２の出力端子は、トランジスタ１２のゲートおよびレベルシフト回路１１０の出力信号が出力される配線に電気的に接続される。

なお、インバータ回路２１の入力端子は、バッファ回路１１２の入力端子として機能し、インバータ回路２２の出力端子は、バッファ回路１１２の出力端子として機能する。

以上が、レベルシフト回路１１０の構成に関する説明である。

レベルシフト回路１１０において、入力端子ＩＮ１にＬｏｗ信号が入力されると、まず、トランジスタ１３のゲートに電位ＶＳＳ１が入力されることによりトランジスタ１３がオフ状態となり、また、トランジスタ１５のゲートに電位ＶＤＤ１が入力されることによりトランジスタ１５がオン状態となる。トランジスタ１５がオン状態となることにより、インバータ回路２１の入力端子に電位ＶＳＳ２が入力されるため、インバータ回路２２の出力端子にＬｏｗ信号が出力され、したがって、出力端子ＯＵＴ１に、Ｌｏｗ信号が入力される。

レベルシフト回路１１０において、入力端子ＩＮ１にＨｉｇｈ信号が入力されると、まず、トランジスタ１３のゲートに電位ＶＤＤ１が入力されることによりトランジスタ１３がオン状態となり、また、トランジスタ１５のゲートに電位ＶＳＳ１が入力されることによりトランジスタ１５がオフ状態となる。次に、トランジスタ１３がオン状態となることにより、トランジスタ１１のゲートおよびトランジスタ１４のゲートに電位ＶＳＳ２が入力されるため、トランジスタ１１およびトランジスタ１４がオン状態となる。さらに、トランジスタ１４がオン状態となることにより、インバータ回路２１の入力端子に電位ＶＤＤ２が入力されるため、インバータ回路２２の出力端子にＨｉｇｈ信号が出力され、したがって、出力端子ＯＵＴ１に、Ｈｉｇｈ信号が入力される。

入力端子ＩＮ１にＨｉｇｈ信号が入力されるとき、トランジスタ１１およびトランジスタ１３がいずれもオン状態となるため、トランジスタ１１のソースまたはドレインの他方とトランジスタ１３のソースまたはドレインの一方との間に電流が流れやすい状態となる。しかし、インバータ回路２２の出力端子にＨｉｇｈ信号が出力されることにより、トランジスタ１２のゲートにもＨｉｇｈ信号が印加され、トランジスタ１２がオフ状態となる。これによって、トランジスタ１１のソースまたはドレインの他方とトランジスタ１３のソースまたはドレインの一方との間の電流が遮断される。したがって、レベルシフト回路１１０の構成とすることにより、消費電力の増大を抑制することができる。

また、トランジスタ１１のソースまたはドレインの他方とトランジスタ１３のソースまたはドレインの一方との間の電流が遮断されることによって、トランジスタ１１およびトランジスタ１３に対する負荷を抑制することができる。したがって、レベルシフト回路１１０の構成とすることにより、トランジスタ１１およびトランジスタ１３の特性変動を防ぐことができ、トランジスタサイズを拡大する必要性が低減される。

［構成例２］
次に、図２を用いてレベルシフト回路１１０と同様の機能を有するレベルシフト回路１１５の構成について説明する。

レベルシフト回路１１５は、バッファ回路１１２の代わりにバッファ回路１１３を有する点で、レベルシフト回路１１０と異なる。すなわちレベルシフト回路１１５は、レベルシフト部１１１と、バッファ回路１１３とを有する。また、レベルシフト回路１１５は、入力端子ＩＮ１と、インバータ回路２３と、出力端子ＯＵＴ１とを有する。

バッファ回路１１３は、インバータ回路２４およびインバータ回路２５を有する。インバータ回路２４およびインバータ回路２５は、いずれも、２の入力端子を有するインバータ回路である。

インバータ回路２４は、トランジスタ１６と、トランジスタ１７とを有する。トランジスタ１６のソースまたはドレインの一方は、トランジスタ１７のソースまたはドレインの一方と電気的に接続される。

インバータ回路２５は、トランジスタ１８と、トランジスタ１９とを有する。トランジスタ１８のソースまたはドレインの一方は、トランジスタ１９のソースまたはドレインの一方と電気的に接続される。

トランジスタ１６およびトランジスタ１８は、ｐチャネル型のトランジスタであり、トランジスタ１７およびトランジスタ１９は、ｎチャネル型のトランジスタである。

トランジスタ１６のゲートは、インバータ回路２４の第１の入力端子として機能する。また、トランジスタ１７のゲートが、インバータ回路２４の第２の入力端子として機能する。また、トランジスタ１６のソースまたはドレインの一方およびトランジスタ１７のソースまたはドレインの一方の両方に電気的に接続される端子は、インバータ回路２４の出力端子として機能する。

トランジスタ１８のゲートは、インバータ回路２５の第１の入力端子として機能する。また、トランジスタ１９のゲートが、インバータ回路２５の第２の入力端子として機能する。また、トランジスタ１８のソースまたはドレインの一方およびトランジスタ１９のソースまたはドレインの一方の両方に電気的に接続される端子は、インバータ回路２５の出力端子として機能する。

レベルシフト回路１１５が有するレベルシフト部１１１は、レベルシフト回路１１０が有するレベルシフト部１１１と同様の構成を有する。レベルシフト回路１１５が有するレベルシフト部１１１に関する説明は、レベルシフト回路１１０が有するレベルシフト部１１１に関する説明を参照することができる。

インバータ回路２４の第１の入力端子であるトランジスタ１６のゲートは、トランジスタ１４のソースまたはドレインの他方およびトランジスタ１５のソースまたはドレインの一方に電気的に接続され、インバータ回路２４の第２の入力端子であるトランジスタ１７のゲートは、入力端子ＩＮ１に電気的に接続される。

インバータ回路２５の第１の入力端子であるトランジスタ１８のゲートは、インバータ回路２４の出力端子に電気的に接続され、インバータ回路２５の第２の入力端子であるトランジスタ１９のゲートは、インバータ回路２３の出力端子に電気的に接続される。また、インバータ回路２５の出力端子は、トランジスタ１２のゲートおよび出力端子ＯＵＴ１に電気的に接続される。いいかえると、インバータ回路２５の出力端子は、トランジスタ１２のゲートおよびレベルシフト回路１１５の出力信号が出力される配線に電気的に接続される。

なお、トランジスタ１６のゲートは、バッファ回路１１３の入力端子として機能するともいえる。また、インバータ回路２５の出力端子は、バッファ回路１１３の出力端子として機能するともいえる。

以上が、レベルシフト回路１１５の構成に関する説明である。

レベルシフト回路１１５において、入力端子ＩＮ１にＬｏｗ信号が入力されると、まず、トランジスタ１３のゲートに電位ＶＳＳ１が入力されることによりトランジスタ１３がオフ状態となり、トランジスタ１５のゲートに電位ＶＤＤ１が入力されることによりトランジスタ１５がオン状態となり、トランジスタ１７のゲートに電位ＶＳＳ１が入力されることによりトランジスタ１７がオフ状態となり、トランジスタ１９のゲートに電位ＶＤＤ１が入力されることによりトランジスタ１９がオン状態となる。

次に、トランジスタ１５がオン状態となることにより、トランジスタ１６のゲートに電位ＶＳＳ２が入力されるため、トランジスタ１６がオン状態となる。続いてトランジスタ１８のゲートに電位ＶＤＤ２が入力されるため、トランジスタ１８はオフ状態となる。従ってインバータ回路２５の出力端子からは電位ＶＳＳ２が出力される。すなわち、出力端子ＯＵＴ１に、Ｌｏｗ信号が出力される。

一方、レベルシフト回路１１５において、入力端子ＩＮ１にＨｉｇｈ信号が入力されると、まず、トランジスタ１３のゲートに電位ＶＤＤ１が入力されることによりトランジスタ１３がオン状態となり、トランジスタ１５のゲートに電位ＶＳＳ１が入力されることによりトランジスタ１５がオフ状態となり、トランジスタ１７のゲートに電位ＶＤＤ１が入力されることによりトランジスタ１７がオン状態となり、トランジスタ１９のゲートに電位ＶＳＳ１が入力されることによりトランジスタ１９がオフ状態となる。

次に、トランジスタ１３がオン状態となることにより、トランジスタ１１のゲートおよびトランジスタ１４のゲートに電位ＶＳＳ２が入力されるため、トランジスタ１１およびトランジスタ１４がオン状態となる。さらに、トランジスタ１４がオン状態となることにより、トランジスタ１６のゲートに電位ＶＤＤ２が入力される。

次に、トランジスタ１６のゲートに電位ＶＤＤ２が入力されることにより、トランジスタ１６がオフ状態となるため、トランジスタ１８のゲートに電位ＶＳＳ２が印加される。これによって、トランジスタ１８がオン状態となるため、インバータ回路２５の出力端子からは電位ＶＤＤ２が出力される。すなわち、出力端子ＯＵＴ１にＨｉｇｈ信号が出力される。

入力端子ＩＮ１にＨｉｇｈ信号が入力されるとき、トランジスタ１１およびトランジスタ１３がいずれもオン状態となるため、トランジスタ１１のソースまたはドレインの他方とトランジスタ１３のソースまたはドレインの一方との間に電流が流れやすい状態となる。しかし、インバータ回路２５の出力端子にＨｉｇｈ信号が出力されることにより、トランジスタ１２のゲートにもＨｉｇｈ信号が印加され、トランジスタ１２がオフ状態となる。これによって、トランジスタ１１のソースまたはドレインの他方とトランジスタ１３のソースまたはドレインの一方との間の電流が遮断される。したがって、レベルシフト回路１１５の構成とすることにより、消費電力の増大を抑制することができる。

また、トランジスタ１１のソースまたはドレインの他方とトランジスタ１３のソースまたはドレインの一方との間の電流が遮断されることによって、トランジスタ１１およびトランジスタ１３に対する負荷を抑制することができる。したがって、レベルシフト回路１１５の構成とすることにより、トランジスタ１１およびトランジスタ１３の特性変動を防ぐことができ、トランジスタサイズを拡大する必要性が低減される。

また、図１に示すレベルシフト回路１１０の構成と比較すると、図２に示すレベルシフト回路１１５は、バッファ回路１１３（インバータ回路２４およびインバータ回路２５）を有する構成であることにより、出力信号を増幅させ、より安定に動作することが可能である。

例えば、入力端子ＩＮ１に入力される入力信号がＨｉｇｈからＬｏｗに変化するとき、トランジスタ１６のゲートに入力される電位が、十分に低下しない場合があると想定する。このような場合であっても、トランジスタ１７のゲートにはＬｏｗ信号が入力端子ＩＮ１から入力されるため、トランジスタ１７は、確実にオフ状態となる。したがって、トランジスタ１８のゲートにＨｉｇｈ信号を入力しやすくなる。

また例えば、入力端子ＩＮ１に入力される入力信号がＬｏｗからＨｉｇｈに変化するとき、トランジスタ１８のゲートに入力される電位が、十分に低下しない場合があると想定する。このような場合であっても、トランジスタ１９のゲートにはＬｏｗ信号が、インバータ回路２３の出力端子から入力されるため、トランジスタ１９は、確実にオフ状態となり、インバータ回路２４は、Ｈｉｇｈ信号を出力しやすくなる。

従って、レベルシフト回路１１５は、バッファ回路１１３の構成を使用することにより、バッファ回路１１３に入力された信号を増幅して出力することができる。よって、レベルシフト回路１１５は、より安定な動作が可能である。

ここで、レベルシフト回路１１０およびレベルシフト回路１１５の比較例として、トランジスタ１２のゲートが、インバータ回路２１の入力端子と接続されるレベルシフト回路を想定する（図６（Ａ）参照）。レベルシフト回路１１０、レベルシフト回路１１５および図６（Ａ）に示すレベルシフト回路のいずれにおいても、入力端子ＩＮ１に入力される信号がＨｉｇｈからＬｏｗに変化するとき、トランジスタ１２はオン状態となるのが好ましい。

しかし、図６（Ａ）に示すレベルシフト回路において、入力端子ＩＮ１に入力される信号がＨｉｇｈからＬｏｗに変化するとき、トランジスタ１２のゲートに印加される電位は、トランジスタ１２をオン状態とするのに十分に低下しにくい場合がある。また、トランジスタ１２がオン状態とならないために、図６（Ａ）に示すレベルシフト回路は、動作できなくなることがある。

一方、レベルシフト回路１１０において、バッファ回路１１２の出力端子から出力される信号は、バッファ回路１１２の入力端子（インバータ回路２１の入力端子ともいえる）に入力される信号よりも増幅される。したがって、レベルシフト回路１１０においては、入力端子ＩＮ１に入力される入力信号がＨｉｇｈからＬｏｗに変化するとき、トランジスタ１２のゲートに印加される電位は、トランジスタ１２をオン状態とするのに十分に低下しやすくなる。したがって、レベルシフト回路１１０は、図６（Ａ）に示すレベルシフト回路と比較してより安定に動作しやすいといえる。

また、レベルシフト回路１１５において、バッファ回路１１３の出力端子から出力される信号は、バッファ回路１１３の入力端子に入力される信号よりも増幅される。したがって、レベルシフト回路１１５においては、入力端子ＩＮ１に入力される入力信号がＨｉｇｈからＬｏｗに変化するとき、トランジスタ１２のゲートに印加される電位は、トランジスタ１２をオン状態とするのに十分に低下しやすくなる。したがって、レベルシフト回路１１５は、図６（Ａ）に示すレベルシフト回路と比較してより安定に動作しやすいといえる。

次に、レベルシフト回路１１０およびレベルシフト回路１１５の別の比較例として、図６（Ｂ）に示すレベルシフト回路のように、トランジスタ１１のゲートおよびトランジスタ１４のゲートが、トランジスタ１１のソースまたはドレインのいずれか他方およびトランジスタ１２のソースまたはドレインのいずれか一方に接続される構成を想定する。図６（Ｂ）において、トランジスタ１４のソースまたはドレインの他方、トランジスタ１５のソースまたはドレインの一方および、インバータ回路２１の入力端子に電気的に接続されるノードをノードＶＬＳとする。

図６（Ｂ）に示すレベルシフト回路においては、レベルシフト回路１１０と同様に、入力端子ＩＮ１にＨｉｇｈ信号が入力され、インバータ回路２２の出力端子にＨｉｇｈ信号が出力されるときに、トランジスタ１２がオフ状態となるため、トランジスタ１１のソースまたはドレインの他方およびトランジスタ１３のソースまたはドレインの一方との間の電流が遮断される。しかし、トランジスタ１２がオフ状態となることにより、トランジスタ１１のゲートおよびトランジスタ１４のゲートに印加される電位が不定となるため、ノードＶＬＳにおける電位は、不定となる。

ノードＶＬＳにおける電位が不定となると、インバータ回路２１またはインバータ回路２２において、貫通電流が発生しやすくなり、消費電力が増加しやすくなる。また、ノードＶＬＳにおける電位が不定となると、レベルシフト回路の周囲から受けるノイズの影響を受けて、入力端子ＩＮ１に入力される信号とは論理が逆の信号を出力端子ＯＵＴ１から出力してしまう恐れがある。

レベルシフト回路の周囲から受けるノイズは、例えば、レベルシフト回路が有する配線と、当該配線に近接する周囲の配線との間の容量カップリングによって発生することがある。また、例えば、電位ＶＳＳ１と、電位ＶＳＳ２とが異なる値となることで、トランジスタ１５の動作が安定しないことによって発生することがある。

一方、レベルシフト回路１１０およびレベルシフト回路１１５において、トランジスタ１２は、トランジスタ１１のソースまたはドレインの他方と、トランジスタ１３のソースまたはドレインの一方との間に接続される。したがって、トランジスタ１２がオフ状態であるときでも、トランジスタ１１、トランジスタ１４は、オン状態であるため、バッファ回路の入力端子に電位ＶＤＤ２を入力することができる。

従って、レベルシフト回路１１０およびレベルシフト回路１１５は、バッファ回路の入力端子に入力される電位が不定となるのを防ぐことができる。そのため、バッファ回路において、貫通電流が発生するのを抑制し、消費電力を小さくすることができる。また、レベルシフト回路の周囲から受けるノイズがあっても、入力端子ＩＮ１に入力される入力信号と論理が逆の信号を出力することを防ぐことができる。よって、レベルシフト回路１１０およびレベルシフト回路１１５は、安定に動作することができる。

また、図６（Ｂ）に示すレベルシフト回路においては、入力端子ＩＮ１にＨｉｇｈ信号が入力されるときに、トランジスタ１２をオフ状態とすることで、トランジスタ１１のゲートおよびトランジスタ１４のゲートに接続される配線に電荷が残留しやすい。入力端子ＩＮ１に入力される入力信号がＨｉｇｈからＬｏｗに変化するとき、この残留した電荷によってレベルシフト回路の動作に不具合が発生する場合がある。

一方、レベルシフト回路１１０およびレベルシフト回路１１５においては、入力端子ＩＮ１にＨｉｇｈ信号が入力されるときに、トランジスタ１２をオフ状態としても、トランジスタ１１のゲートおよびトランジスタ１４のゲートに接続される配線に電荷が残留しにくい。よって、レベルシフト回路１１０およびレベルシフト回路１１５は、安定に動作することができる。

さらに、上記のように、レベルシフト回路１１０およびレベルシフト回路１１５において、トランジスタ１２は、トランジスタ１１のソースまたはドレインの他方と、トランジスタ１３のソースまたはドレインの一方との間に接続される。また、トランジスタ１２のゲートは、バッファ回路の出力端子および出力端子ＯＵＴ１に電気的に接続される。これによって、入力端子ＩＮ１にＨｉｇｈ信号が入力され、バッファ回路の出力端子にＨｉｇｈ信号が出力されるときに、出力信号を安定に保ったまま、トランジスタ１２をオフ状態とし、トランジスタ１１のソースまたはドレインの他方とトランジスタ１３のソースまたはドレインの一方との間の電流を遮断することができる。これによって、トランジスタ１１およびトランジスタ１３に対する負荷を抑制し、トランジスタ１１およびトランジスタ１３の劣化を防ぐことができる。

従って、レベルシフト回路１１０およびレベルシフト回路１１５は、プロセス上の原因でトランジスタの特性が不安定となり、トランジスタが劣化しやすくなっていたり、レベルシフト回路の周囲から受けるノイズが大きくなったりするような場合であっても、安定に動作することができる。

よって、レベルシフト回路１１０およびレベルシフト回路１１５は、トランジスタの特性変動が見込まれる場合であっても、ｎチャネル型のトランジスタのサイズをｐチャネル型のトランジスタのサイズよりも大きくしなくても、安定に動作することが可能である。したがって、レベルシフト回路１１０またはレベルシフト回路１１５の構成とすることによって、トランジスタサイズの拡大の必要性を低減することができる。

さらに、レベルシフト回路１１０またはレベルシフト回路１１５の構成とすることによって、遅延時間の増加、電流の増加および面積増加等の問題が発生するのを防ぐことができる。

［構成例３］
次に、図３を用いて、レベルシフト回路１１０の変形例であるレベルシフト回路１２０について説明する。

レベルシフト回路１２０はレベルシフト回路１１０と同様に、電位ＶＤＤ１と電位ＶＳＳ１との間で振幅をとる入力信号を電位ＶＤＤ２と電位ＶＳＳ２との間で振幅をとる出力信号に変換する機能を有する。言い換えると、レベルシフト回路１２０は、入力信号を、より大きい振幅電圧またはより小さい振幅電圧の出力信号に変換する機能を有する。

レベルシフト回路１２０は、出力信号の反転信号を出力する機能を有する点で、レベルシフト回路１１０と異なる。

レベルシフト回路１２０は、レベルシフト部１２１と、レベルシフト部１２２と、インバータ回路４２と、インバータ回路４１とを有する。また、レベルシフト回路１２０は、入力端子ＩＮ２と、インバータ回路４３と、出力端子ＯＵＴ２と、出力端子ＯＵＴ２Ｂとを有する。

電位ＶＳＳ１および電位ＶＳＳ２は等しいと好ましい。また、電位ＶＳＳ１および電位ＶＳＳ２はいずれも接地電位であってもよい。

出力端子ＯＵＴ２Ｂは、出力端子ＯＵＴ２に出力される出力信号の反転信号が出力される端子である。

レベルシフト部１２１は、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、トランジスタ３５とを有する。また、レベルシフト部１２２は、トランジスタ３６と、トランジスタ３７と、トランジスタ３８と、トランジスタ３９と、トランジスタ４０とを有する。

トランジスタ３１、トランジスタ３２、トランジスタ３４、トランジスタ３６、トランジスタ３７およびトランジスタ３９は、ｐチャネル型のトランジスタであり、トランジスタ３３、トランジスタ３５、トランジスタ３８およびトランジスタ４０は、ｎチャネル型のトランジスタである。

トランジスタ３１のソースまたはドレインの一方は、電位ＶＤＤ２が与えられる配線に電気的に接続され、トランジスタ３１のソースまたはドレインの他方は、トランジスタ３２のソースまたはドレインの一方に電気的に接続される。また、トランジスタ３２のソースまたはドレインの他方は、トランジスタ３３のソースまたはドレインの一方に電気的に接続される。また、トランジスタ３３のソースまたはドレインの他方は、電位ＶＳＳ２が与えられる配線に電気的に接続される。

トランジスタ３４のソースまたはドレインの一方は、電位ＶＤＤ２が与えられる配線に電気的に接続され、トランジスタ３４のソースまたはドレインの他方は、トランジスタ３５のソースまたはドレインの一方に電気的に接続される。また、トランジスタ３５のソースまたはドレインの他方は、電位ＶＳＳ２が与えられる配線に電気的に接続される。

トランジスタ３１のゲートおよびトランジスタ３４のゲートは、トランジスタ３２のソースまたはドレインのいずれか他方およびトランジスタ３３のソースまたはドレインのいずれか一方に電気的に接続される。

トランジスタ３６のソースまたはドレインの一方は、電位ＶＤＤ２が与えられる配線に電気的に接続され、トランジスタ３６のソースまたはドレインの他方は、トランジスタ３７のソースまたはドレインの一方に電気的に接続される。また、トランジスタ３７のソースまたはドレインの他方は、トランジスタ３８のソースまたはドレインの一方に電気的に接続される。また、トランジスタ３８のソースまたはドレインの他方は、電位ＶＳＳ２が与えられる配線に電気的に接続される。

トランジスタ３９のソースまたはドレインの一方は、電位ＶＤＤ２が与えられる配線に電気的に接続され、トランジスタ３９のソースまたはドレインの他方は、トランジスタ４０のソースまたはドレインの一方に電気的に接続される。また、トランジスタ４０のソースまたはドレインの他方は、電位ＶＳＳ２が与えられる配線に電気的に接続される。

トランジスタ３６のゲートおよびトランジスタ３９のゲートは、トランジスタ３７のソースまたはドレインのいずれか他方およびトランジスタ３８のソースまたはドレインのいずれか一方に電気的に接続される。

図３において、トランジスタ３３のゲートおよびトランジスタ４０のゲートは、入力端子ＩＮ２に電気的に接続される。いいかえると、トランジスタ３３のゲートおよびトランジスタ４０のゲートは、レベルシフト回路１２０の入力信号が入力される配線に電気的に接続される。

入力端子ＩＮ２は、インバータ回路４３の入力端子に電気的に接続される。また、トランジスタ３５のゲートおよびトランジスタ３８のゲートは、インバータ回路４３の出力端子に電気的に接続される。いいかえると、トランジスタ３５のゲートおよびトランジスタ３８のゲートは、レベルシフト回路１２０の入力信号の反転信号が入力される配線に電気的に接続される。

インバータ回路４１の入力端子は、トランジスタ３４のソースまたはドレインの他方及びトランジスタ３５のソースまたはドレインの一方に電気的に接続される。また、インバータ回路４１の出力端子は、出力端子ＯＵＴ２Ｂおよびトランジスタ３７のゲートに電気的に接続される。

インバータ回路４２の入力端子は、トランジスタ３９のソースまたはドレインの他方およびトランジスタ４０のソースまたはドレインの一方に電気的に接続される。また、インバータ回路４２の出力端子は、トランジスタ３２のゲートおよび出力端子ＯＵＴ２に電気的に接続される。

以上が、レベルシフト回路１２０の構成に関する説明である。

レベルシフト回路１２０において、入力端子ＩＮ２にＬｏｗ信号が入力されると、まず、トランジスタ３３のゲートに電位ＶＳＳ１が入力されることによりトランジスタ３３がオフ状態となり、トランジスタ３５のゲートに電位ＶＤＤ１が入力されることによりトランジスタ３５がオン状態となり、トランジスタ３８のゲートに電位ＶＤＤ１が入力されることによりトランジスタ３８がオン状態となり、トランジスタ４０のゲートに電位ＶＳＳ１が入力されることによりトランジスタ４０がオフ状態となる。

続いて、レベルシフト部１２１においては、トランジスタ３５がオン状態となることにより、インバータ回路４１の入力端子に電位ＶＳＳ２が入力されるため、出力端子ＯＵＴ２Ｂに、Ｈｉｇｈ信号が入力される。

同時に、レベルシフト部１２２においては、トランジスタ３８がオン状態となることにより、トランジスタ３６のゲートおよびトランジスタ３９のゲートに電位ＶＳＳ２が入力されるため、トランジスタ３６およびトランジスタ３９がオン状態となる。さらに、トランジスタ３９がオン状態となることにより、インバータ回路４２の入力端子に電位ＶＤＤ２が入力されるため、出力端子ＯＵＴ２に、Ｌｏｗ信号が入力される。

一方、レベルシフト回路１２０において、入力端子ＩＮ２にＨｉｇｈ信号が入力されると、まず、トランジスタ３３のゲートに電位ＶＤＤ１が入力されることによりトランジスタ３３がオン状態となり、トランジスタ３５のゲートに電位ＶＳＳ１が入力されることによりトランジスタ３５がオフ状態となり、トランジスタ３８のゲートに電位ＶＳＳ１が入力されることによりトランジスタ３８がオフ状態となり、トランジスタ４０のゲートに電位ＶＤＤ１が入力されることによりトランジスタ４０がオン状態となる。

続いて、レベルシフト部１２１においては、トランジスタ３３がオン状態となることにより、トランジスタ３１のゲートおよびトランジスタ３４のゲートに電位ＶＳＳ２が入力されるため、トランジスタ３１およびトランジスタ３４がオン状態となる。さらに、トランジスタ３４がオン状態となることにより、インバータ回路４１の入力端子に電位ＶＤＤ２が入力されるため、出力端子ＯＵＴ２Ｂに、Ｌｏｗ信号が入力される。

同時に、レベルシフト部１２２においては、トランジスタ４０がオン状態となることにより、インバータ回路４２の入力端子に電位ＶＳＳ２が入力されるため、出力端子ＯＵＴ２に、Ｈｉｇｈ信号が入力される。

入力端子ＩＮ２にＨｉｇｈ信号が入力されるとき、インバータ回路４２の出力端子にＨｉｇｈ信号が出力されることにより、トランジスタ３２のゲートにＨｉｇｈ信号が印加されるためトランジスタ３２がオフ状態となる。これによって、トランジスタ３１のソースまたはドレインの他方と、トランジスタ３３のソースまたはドレインの一方との間の電流が遮断される。したがって、トランジスタ３１およびトランジスタ３３に対する負荷を抑制し、トランジスタ３１およびトランジスタ３３の劣化を防ぐことができる。

入力端子ＩＮ２にＬｏｗ信号が入力されるとき、インバータ回路４１の出力端子にＨｉｇｈ信号が出力されることにより、トランジスタ３７のゲートにＨｉｇｈ信号が印加されるためトランジスタ３７がオフ状態となる。これによって、トランジスタ３６のソースまたはドレインの他方とトランジスタ３８のソースまたはドレインの一方との間の電流が遮断される。したがって、トランジスタ３６およびトランジスタ３８に対する負荷を抑制し、トランジスタ３６およびトランジスタ３８の劣化を防ぐことができる。

また、レベルシフト回路１２０は、レベルシフト部１２１およびレベルシフト部１２１に入力される信号の反転信号が入力されるレベルシフト部１２２を有する。したがって、レベルシフト部１２１またはレベルシフト部１２２のいずれか一方が動作不良を起こす場合であっても、レベルシフト部１２１またはレベルシフト部１２２のいずれか他方が正常に動作し出力信号を出力することで、レベルシフト部１２１またはレベルシフト部１２２のいずれか一方が有するトランジスタ３２またはトランジスタ３７のオンオフの切り替えは確実に行われる。

例として、レベルシフト部１２１およびレベルシフト部１２２は、入力される信号がＨｉｇｈからＬｏｗに変化するときに動作不良を起こしやすい場合を想定して、レベルシフト回路１２０の動作方法を説明する。まず、入力端子ＩＮ２にＨｉｇｈ信号が入力される。このとき、レベルシフト部１２１にはＨｉｇｈ信号が入力され、レベルシフト部１２２にはＬｏｗ信号が入力される。また、出力端子ＯＵＴ２にはＨｉｇｈ信号が出力され、出力端子ＯＵＴ２Ｂには、Ｌｏｗ信号が出力される。

次に、入力端子ＩＮ２に入力される信号がＨｉｇｈからＬｏｗに変化する。このとき、レベルシフト部１２１に入力される信号はＨｉｇｈからＬｏｗに変化するため、レベルシフト部１２１は、動作不良を起こしやすい。その一方、レベルシフト部１２２に入力される信号がＬｏｗからＨｉｇｈに変化するとき、レベルシフト部１２２は、動作不良を起こさない。よって、インバータ回路４２の入力端子に出力される信号は、ＬｏｗからＨｉｇｈに変化し、出力端子ＯＵＴ２に出力される信号は、ＨｉｇｈからＬｏｗに変化する。

出力端子ＯＵＴ２に出力される信号が、ＨｉｇｈからＬｏｗに変化することにより、トランジスタ３２のゲートにＬｏｗ信号を印加し、トランジスタ３２をオン状態とすることができる。これによって、トランジスタ３１およびトランジスタ３４をオフ状態とすることができるため、レベルシフト部１２１の論理を確定し、出力端子ＯＵＴ２ＢにＬｏｗ信号を出力することができる。

従って、レベルシフト回路１２０は、レベルシフト部１２１またはレベルシフト部１２２のいずれか一方が動作不良を起こす場合であっても、正常に動作しやすいレベルシフト回路であるといえる。ここでは、レベルシフト部１２１が動作不良を起こし、レベルシフト部１２２が正常に動作する場合の動作方法を説明したが、レベルシフト回路１２０の動作方法はこれに限られない。レベルシフト部１２２が動作不良を起こし、レベルシフト部１２１が正常に動作する場合であっても、レベルシフト回路１２０は正常に動作することができる。

従って、レベルシフト回路１２０は、プロセス上の原因でトランジスタの特性が不安定となり、トランジスタが劣化しやすい場合またはレベルシフト部１２１またはレベルシフト部１２２のいずれか一方が動作不良を起こしやすい場合であっても、安定に動作することができる。

よって、レベルシフト回路１２０は、トランジスタの特性変動が見込まれる場合であっても、ｎチャネル型のトランジスタのサイズをｐチャネル型のトランジスタのサイズよりも大きくしなくても、安定に動作することが可能である。したがって、レベルシフト回路１２０の構成とすることによって、トランジスタサイズの拡大の必要性を低減することができる。

さらに、レベルシフト回路１２０の構成とすることによって、遅延時間の増加および電流の増加等の問題が発生するのを防ぐことができる。

［構成例４］
なお、レベルシフト回路１２０に、インバータ回路を加える構成としてもよい。図４に、レベルシフト回路１２０と同様の構成に加えて、インバータ回路５１、インバータ回路５２、インバータ回路５３およびインバータ回路５４を有するレベルシフト回路１３０を示す。

レベルシフト回路１３０は、レベルシフト部１２１と、レベルシフト部１２２と、インバータ回路４１と、インバータ回路４２と、インバータ回路４３と、インバータ回路５１と、インバータ回路５２と、インバータ回路５３と、インバータ回路５４とを有する。また、レベルシフト回路１３０は、入力端子ＩＮ３と、出力端子ＯＵＴ３と、出力端子ＯＵＴ３Ｂとを有する。

出力端子ＯＵＴ３Ｂは、出力端子ＯＵＴ３に出力される出力信号の反転信号が出力される端子である。

レベルシフト回路１３０が有するレベルシフト部１２１は、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、トランジスタ３５とを有する。また、レベルシフト回路１３０が有するレベルシフト部１２２は、トランジスタ３６と、トランジスタ３７と、トランジスタ３８と、トランジスタ３９と、トランジスタ４０とを有する。

なお、レベルシフト回路１３０が有するレベルシフト部１２１およびレベルシフト部１２２に関する説明は、レベルシフト回路１２０が有するレベルシフト部１２１およびレベルシフト部１２２に関する説明を参照することができる。

レベルシフト回路１３０が有するインバータ回路４１の入力端子は、トランジスタ３４のソースまたはドレインの他方及びトランジスタ３５のソースまたはドレインの一方に電気的に接続される。また、レベルシフト回路１３０が有するインバータ回路４１の出力端子は、インバータ回路５１の入力端子に電気的に接続される。

インバータ回路５１の出力端子は、インバータ回路５２の入力端子および出力端子ＯＵＴ３に電気的に接続される。

インバータ回路５２の出力端子は、トランジスタ３７のゲートに電気的に接続される。

レベルシフト回路１３０が有するインバータ回路４２の入力端子は、トランジスタ３９のソースまたはドレインの他方及びトランジスタ４０のソースまたはドレインの一方に電気的に接続される。また、レベルシフト回路１３０が有するインバータ回路４２の出力端子は、インバータ回路５３の入力端子に電気的に接続される。

インバータ回路５３の出力端子は、インバータ回路５４の入力端子および出力端子ＯＵＴ３Ｂに電気的に接続される。

インバータ回路５４の出力端子は、トランジスタ３２のゲートに電気的に接続される。

以上が、レベルシフト回路１３０の構成に関する説明である。

レベルシフト回路１３０において、入力端子ＩＮ３にＨｉｇｈ信号が入力されるとき、出力端子ＯＵＴ３に、Ｈｉｇｈ信号が出力され、出力端子ＯＵＴ３Ｂに、Ｌｏｗ信号が出力される。また、レベルシフト回路１３０において、入力端子ＩＮ３にＬｏｗ信号が入力されるとき、出力端子ＯＵＴ３にＬｏｗ信号が出力され、出力端子ＯＵＴ３ＢにＨｉｇｈ信号が出力される。

入力端子ＩＮ３にＨｉｇｈ信号が入力されるとき、インバータ回路５１の出力端子にＨｉｇｈ信号が出力されることにより、トランジスタ３７がオフ状態となる。これによって、トランジスタ３６のソースまたはドレインの他方と、トランジスタ３８のソースまたはドレインの一方との間の電流を遮断することができる。これによって、トランジスタ３６およびトランジスタ３８に対する負荷を抑制し、トランジスタ３６およびトランジスタ３８の劣化を防ぐことができる。

入力端子ＩＮ３にＬｏｗ信号が入力されるとき、インバータ回路５３の出力端子にＨｉｇｈ信号が出力されることにより、トランジスタ３２がオフ状態となる。これによって、トランジスタ３１のソースまたはドレインの他方とトランジスタ３３のソースまたはドレインの一方との間の電流を遮断することができる。これによって、トランジスタ３１およびトランジスタ３３に対する負荷を抑制し、トランジスタ３１およびトランジスタ３３の劣化を防ぐことができる。

従って、レベルシフト回路１３０は、プロセス上の原因でトランジスタの特性が不安定となり、トランジスタが劣化しやすくなっていたり、レベルシフト回路の周囲から受けるノイズが大きくなったりするような場合であっても、安定に動作することができる。

上記のレベルシフト回路１１０、レベルシフト回路１１５、レベルシフト回路１２０およびレベルシフト回路１３０において、ｎチャネル型のトランジスタは、チャネルが酸化物半導体で形成されているトランジスタ（以下、ＯＳトランジスタともいう）であってもよい。図５に示すように、ＯＳトランジスタは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）を有する層の上に形成することができるため、レベルシフト回路の面積を低減させることができ、好ましい。

図５を用いて、ＳｉトランジスタおよびＯＳトランジスタの両方を用いる回路の例について説明する。図５（Ａ）に示す回路図は、ｐチャネル型のＳｉトランジスタ２２００とｎチャネル型のＯＳトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。

図５（Ｂ）に、図５（Ａ）に示すＣＭＯＳインバータが形成された半導体装置の断面図を示す。図５（Ｂ）において、Ｘ１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図５（Ｂ）に示す半導体装置は、下部にＳｉトランジスタ２２００を有し、上部にＯＳトランジスタ２１００を有している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。

図５（Ｂ）に示す構成では、Ｓｉトランジスタ２２００の上部に、絶縁体２２０１、絶縁体２２０７を介してＯＳトランジスタ２１００が設けられている。また、Ｓｉトランジスタ２２００とＯＳトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、ＯＳトランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、が設けられている。

なお、トランジスタに使用することができる酸化物半導体については、実施の形態２で詳細に説明する。

Ｓｉトランジスタを有する層の上にＯＳトランジスタを形成するプロセスにおいて、場合によっては、ＯＳトランジスタを形成する工程によってＳｉトランジスタの特性変動が見込まれる場合がある。このような場合に、レベルシフト回路において、ＯＳトランジスタであるｎチャネル型のトランジスタのサイズを拡大することが要求されることがある。

しかし、上記のように、レベルシフト回路１１０、レベルシフト回路１１５、レベルシフト回路１２０およびレベルシフト回路１３０は、ｐチャネル型のトランジスタの特性変動が見込まれる場合であっても、ｎチャネル型のトランジスタのサイズをｐチャネル型のトランジスタのサイズよりも大きくしなくても、安定に動作することが可能である。

したがって、レベルシフト回路１１０、レベルシフト回路１１５、レベルシフト回路１２０およびレベルシフト回路１３０において、ｐチャネル型のトランジスタをＳｉトランジスタで形成し、ｎチャネル型のトランジスタをＯＳトランジスタで形成する場合、ｎチャネル型のトランジスタを有する層をｐチャネル型のトランジスタを有する層の上に形成することができ、かつ、ｎチャネル型のトランジスタのサイズをｐチャネル型のトランジスタのサイズよりも大きくする必要性が低減される。これらの理由によって、レベルシフト回路１１０、レベルシフト回路１１５、レベルシフト回路１２０およびレベルシフト回路１３０の面積を低減させることができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１に記載のレベルシフト回路を使用することのできる表示装置について説明する。以下で例示する表示装置は、反射型の液晶素子と、発光素子の両方を有し、透過モードと反射モードの両方の表示を行うことのできる、表示装置である。

［構成例］
図１０（Ａ）は、表示装置４００の構成の一例を示すブロック図である。表示装置４００は、表示部３６２にマトリクス状に配列した複数の画素４１０を有する。また表示装置４００は、回路ＧＤと、回路ＳＤを有する。また、方向Ｒに配列した複数の画素４１０、回路ＧＤと電気的に接続する複数の配線Ｇ１、複数の配線Ｇ２、複数の配線ＡＮＯ、および複数の配線ＣＳＣＯＭを有する。また、方向Ｃに配列した複数の画素４１０、回路ＳＤと電気的に接続する複数の配線Ｓ１、および複数の配線Ｓ２を有する。

なお、ここでは簡単のために回路ＧＤと回路ＳＤを１つずつ有する構成を示したが、液晶素子を駆動する回路ＧＤおよび回路ＳＤと、発光素子を駆動する回路ＧＤおよび回路ＳＤとを、別々に設けてもよい。

回路ＳＤに、本発明の一態様のレベルシフト回路を使用することができる。図７を使用して、回路ＳＤとして使用することのできるソースドライバＩＣ６００の構成例を説明する。

ここでは、本実施の形態の理解を容易にするため、ソースドライバＩＣ６００の仕様を次のように設定する。ソースドライバＩＣ６００に伝送される画像信号はシリアル形式の８ビットデジタル信号である。８ビットデジタル信号のデータが階調レベルを表す。また、画像信号の伝送方式は差動方式である。差動形式の画像信号の一方が画像信号ＤＰ［７：０］であり、他方が画像信号ＤＮ［７：０］である。データ信号用の出力ピンの数は１０８０である。

ソースドライバＩＣ６００は、１０８０のピン６４０、８のピン６４１、８のピン６４２、ＬＶＤＳ（小振幅差動信号）レシーバ６１０、ロジック回路６１１、回路６２０、電圧生成回路（ＶＧＥＮ）６３１、バッファ回路（ＢＵＦ）６３２を有する。回路６２０は、シフトレジスタ（ＳＲ）６１２、ラッチ回路（Ｄ−ＬＡＴ）６１３、レベルシフタ（ＬＳ）６１４、パストランジスタロジック回路（ＰＴＬ）６１５、マルチプレクサ（ＭＵＸ）６１６、増幅回路（ＡＭＰ）６１７を有する。

レベルシフタ６１４において、実施の形態１に記載のレベルシフト回路を使用することができる。実施の形態１に記載のレベルシフト回路を使用することによって、ソースドライバＩＣ６００の面積増大を抑制することができる。また、実施の形態１に記載のレベルシフト回路を使用することによって、ソースドライバＩＣ６００の消費電力の増加を抑制することができる。

ピン６４０は、データ信号用の出力ピンであって、配線Ｓ１または配線Ｓ２と電気的に接続される。ピン６４１およびピン６４２は、差動信号用の入力ピンである。例えば、ピン６４２＜１＞には、ピン６４１＜１＞の入力信号の論理を反転した信号が入力される。例えば、ピン６４１＜１＞−６４１＜８＞にはそれぞれ画像信号ＤＰ［０］−ＤＰ［７］がそれぞれ入力され、ピン６４２＜１＞−６４２＜８＞には画像信号ＤＮ［０］−ＤＮ［７］がそれぞれ入力される。

ピン６４１およびピン６４２は画像信号ＤＰ［７：０］、ＤＮ［７：０］の入力だけでなく、コマンド信号の入力にも用いられる。ソースドライバＩＣ６００には、ピン６４０、ピン６４１およびピン６４２の他に、電源電圧の入力用ピン、各種信号の入力用ピン、各種信号の出力用ピンが設けられている。

ＬＶＤＳレシーバ６１０は、入力された差動信号をシングルエンド方式の信号に変換する機能を有する。ここでは、ＬＶＤＳレシーバ６１０によって、画像信号ＤＰ［７：０］、ＤＮ［７：０］は、シングルエンド方式の画像信号ＤＳＥ［７：０］に変換される。

ロジック回路６１１は、外部から入力されるコマンド信号等に従い、回路６２０を制御する。具体的には、ロジック回路６１１は信号ＳＳＰ、ＳＲＣＬＫ、ＬＴＳ［７：０］、ＰＯＬ＿ＯＵＴ［７：０］等を生成する。信号ＳＳＰ、ＳＲＣＬＫは、ＳＲ６１２の制御信号である。信号ＬＴＳ［７：０］はＤ−ＬＡＴ６１３の制御信号である。信号ＰＯＬ＿ＯＵＴ［７：０］はＭＵＸ６１６の制御信号である。

ロジック回路６１１は、シリアル形式の画像信号をパラレル形式の画像信号に変換する機能（シリアルーパラレル変換機能）を有する。具体的には、ロジック回路６１１は信号ＤＳＥ［７：０］を８の８ビットデジタル信号（ＤＯＵＴ［６３：０］）に変換する。信号ＤＯＵＴ［８α＋７：８α］（αは０乃至７の整数）のデータは、配線Ｓ１または配線Ｓ２に書き込まれる８ビットの階調データである。

図８を用いて、ソースドライバＩＣ６００の動作の概要を説明する。図８に示すように、ソースドライバＩＣ６００の動作は、３つに大別される。期間Ｔ１は、コマンド信号の処理期間である。期間Ｔ１では、ロジック回路６１１は、ピン６４１、６４２から入力される差動信号をコマンド信号として処理する。期間Ｔ１の長さは入力するコマンド信号の数によって決まる。少なくとも、ソースドライバＩＣ６００をリセットするためのコマンド信号（ＲＥＳ）、および、ピン６４０の極性を決定するためのコマンド信号（ＣＭＤ＿ＰＯＬ）が入力される。また、ここでは、コマンド信号のデータ幅は１乃至８ビットとすることができる。

本明細書において、ピン６４０の極性とは、ピン６４０から出力されるデータ信号ＤＳの極性のことを指す。

期間Ｔ２は画像信号処理期間である。期間Ｔ２では、ソースドライバＩＣ６００は、ピン６４１、６４２から入力される差動信号を画像信号として処理する。つまり、期間Ｔ２で、画像信号ＤＰ［７：０］、ＤＮ［７：０］からデータ信号ＤＳ＜１＞―ＤＳ＜１０８０＞が生成される。期間Ｔ２に、画像信号ＤＰ［７：０］がピン６４１に、画像信号ＤＮ［７：０］がピン６４２に入力され、ＬＶＤＳレシーバ６１０で信号ＤＳＥ［７：０］に変換される。ロジック回路６１１は、ＬＶＤＳレシーバ６１０から出力される信号ＤＳＥ［７：０］を画像信号として処理し、回路６２０を制御して、回路６２０でデータ信号ＤＳ＜１＞―ＤＳ＜１０８０＞を生成させる。

期間Ｔ３は、ブランク期間である。期間Ｔ３では、例えば、８’ｈ０の差動信号をピン６４１、６４２に入力すればよい。期間Ｔ３では、ソースドライバＩＣ６００は待機状態である。期間Ｔ３の後、信号ＲＥＳの入力で次の期間Ｔ１が開始する。信号ＲＥＳは、ロジック回路６１１でコマンド信号処理のトリガーとなる信号でもある。

回路６２０は、信号ＤＯＵＴ［６３：０］を処理して、１０８０のデータ信号ＤＳを生成する。データ信号ＤＳは、階調データを表すアナログ信号である。データ信号ＤＳ＜１＞−ＤＳ＜１０８０＞は、それぞれ、ピン６４０＜１＞−６４０＜１０８０＞から出力される。

ここでは、ＳＲ６１２は、１３５段のフリップフロップ回路（以下、「ＳＲ−ＦＦ」と呼ぶ。）を有する。１段目のＳＲ−ＦＦに信号ＳＳＰ（スタートパルス信号）を入力することで、各段のＳＲ−ＦＦから所定のタイミングで１ビットの信号ＳＭＰ（サンプリング信号）が出力される。したがって、ＳＲ６１２から、１３５ビットの信号ＳＭＰ［１３４：０］が出力される。各段のＳＲ−ＦＦが信号ＳＭＰを出力するタイミングは、クロック信号ＳＲＣＬＫによって制御される。

信号ＳＭＰ［１３４：０］に従い、Ｄ−ＬＡＴ６１３は信号ＤＯＵＴ［６３：０］をサンプリングする。これにより、Ｄ−ＬＡＴ６１３は、１０８０の８ビットのデータ信号を記憶する。Ｄ−ＬＡＴ６１３からの１０８０のデータ信号の出力のタイミングは、信号ＬＴＳ［７：０］によって制御される。ＬＳ６１４はＤ−ＬＡＴ６１３から出力された１０８０のデータ信号をそれぞれレベルシフトする。

ＰＴＬ６１５はデジタルアナログ（Ｄ−Ａ）変換機能を持つ回路である。ここでは、ＰＴＬ６１５は、ＬＳ６１４の出力信号のデータをもとに、１０８０のアナログ信号対を生成する。アナログ信号対は、極性が正のアナログ信号と負のアナログ信号からなる。

ＰＴＬ６１５は、ＰＴＬ６１５ＰおよびＰＴＬ６１５Ｎを有する。ＰＴＬ６１５Ｐは、ＬＳ６１４の出力信号を正のアナログ信号に変換する機能を有し、ＰＴＬ６１５Ｎはこれを負のアナログ信号に変換する機能を有する。ＶＧＥＮ６３１は、ＰＴＬ６１５Ｐ、６１５ＮがＤ−Ａ変換を行うための基準電圧を生成するための回路である。

ＭＵＸ６１６には、１０８０の正負のアナログ信号対が入力される。ＭＵＸ６１６は、信号ＰＯＬ［７：０］に従い、アナログ信号対のうちの何れか一方を選択し、ＡＭＰ６１７に出力する。ＢＵＦ６３２は信号ＰＯＬ＿ＯＵＴをバッファし、かつレベルシフトして出力する。ＢＵＦ６３２の出力信号が信号ＰＯＬ［７：０］である。

ＡＭＰ６１７はＭＵＸ６１６から出力される１０８０のアナログ信号をそれぞれ増幅する。ＡＭＰ６１７の１０８０の出力信号がデータ信号ＤＳ＜１＞−ＤＳ＜１０８０＞である。

図９は、ソースドライバＩＣ６００の構成例を示すブロック図であり、回路６２０については、第１列、第２列の回路要素を代表的に示している。図９に示す複数のピン６４５は、ロジック回路６１１を制御するための制御信号の入力に用いられる。ここでは、ピン６４５はシングルエンド方式のデジタル信号の入力用端子である。ピン６４５は適宜設ければよい。例えば、ピン６４０の極性を設定するための制御信号をピン６４５から入力すれよい。これについては後述する。

（Ｄ−ＬＡＴ６１３）
図９に示すように、Ｄ−ＬＡＴ６１３は、列ごとに、ＬＡＴ６１、ＬＡＴ６２を有する。ＬＡＴ６１、ＬＡＴ６２はそれぞれ８ビットのデータを記憶できるラッチ回路である。信号ＳＭＰ［１３４：０］の各１ビットで８のＬＡＴ６１が制御される。ＬＡＴ６２は、対応する列のＬＡＴ６１の出力信号をラッチする。ＬＡＴ６２から出力される信号ＤＬＴ［７：０］は、ＬＡＴ６１が保持しているデータと同じ論理を持つ信号である。各ＬＡＴ６２には、ラッチ信号として信号ＬＴＳ［７：０］の何れか１ビットが入力される。アクティブなラッチ信号が入力されることで、信号ＤＴＬ［７：０］のデータが更新される。

なお、図９において、符号として用いられていないアラビア数（１、８）は、信号のビット幅を表している。例えば、図９では、ＬＡＴ６１には、８ビットの信号ＤＯＵＴがロジック回路６１１から入力され、ＳＲ６１２からは１ビットの信号ＳＭＰが入力されることを示している。

（ＬＳ６１４）
ＬＳ６１４には、列ごとにＬＳ６４を有する。各列において、ＬＳ６４は、信号ＤＬＴ［７：０］をレベルシフトし、信号ＤＥＣＰ［７：０］、ＤＥＣＰＢ［７：０］を生成する。信号ＤＥＣＰ［７：０］は信号ＤＬＴ［７：０］と同じ論理を持ち、信号ＤＥＣＰＢ［７：０］は信号ＤＥＣＰ［７：０］の反転信号である。なお、ここでは、信号ＤＥＣＰ［７：０］のうち、下位７ビットの信号ＤＥＣＰ［６：０］がＰＴＬ６１５Ｐ、６１５Ｎに出力される。なお、ＬＳ６１４の出力信号の構成は、Ｄ−Ａ変換処理を行う回路構成によって、適宜設定される。

（ＰＴＬ６１５Ｐ、６１５Ｎ）
ＰＴＬ６１５Ｐは列ごとに、ＭＵＸ６５Ｐを有し、ＰＴＬ６１５Ｎは列ごとにＭＵＸ６５Ｎを有する。ＭＵＸ６５Ｐ、６５Ｎは、それぞれ、ＬＳ６４の出力信号をアナログ信号に変換する機能を有する。ここでは、ＭＵＸ６５Ｐは、信号ＤＥＣＰＢ［７：０］をアナログ変換して、信号ＤＰＴＰを生成し、ＭＵＸ６５Ｎは、信号ＤＥＣＰＢ［７：０］をアナログ変換して、信号ＤＰＴＮを生成する。信号ＤＰＴＰ、ＤＰＴＮは階調データに対応する電圧を持つアナログ信号である。信号ＤＰＴＰは正極性のデータ信号ＤＳに対応し、信号ＤＰＴＮは負極性のデータ信号ＤＳに対応する。

（ＭＵＸ６１６、ＡＭＰ６１７）
ＭＵＸ６１６は列ごとに選択回路（ＳＥＬ）２６を有し、ＡＭＰ６１７は列ごとにＡＭＰ２７をする。ＳＥＬ２６は、制御信号に従って、信号ＤＰＴＰ、ＤＰＴＮの何れか一方をＡＭＰ２７に出力する。信号ＰＯＬ［７：０］の何れか１ビットが制御信号として、ＳＥＬ２６に入力される。入力される１ビットの信号ＰＯＬのデータが“１”であれば、ＳＥＬ２６は信号ＤＰＴＰを出力し、データが“０”であれば、信号ＤＰＴＮを出力する。

ＳＥＬ２６の出力信号はＡＭＰ２７で増幅され、出力される。信号ＤＰＴＰをＡＭＰ２７で増幅することで、正のデータ信号ＤＳが得られ、信号ＤＰＴＮをＡＭＰ２７で増幅することで、負のデータ信号ＤＳが得られる。つまり、信号ＤＳの極性は、対応する列のＳＥＬ２６を制御する信号ＰＯＬのデータ（“０”／“１”）によって決定することができる。

（ＶＧＥＮ６３１）
ＶＧＥＮ６３１は、ＶＧＥＮ６３１Ｐ、６３１Ｎを有する。ＶＧＥＮ６３１Ｐは電圧ＶＰ＜０＞−ＶＰ＜２５５＞を生成し、ＶＧＥＮ６３１Ｎは電圧ＶＮ＜０＞−ＶＮ＜２５５＞を生成する。電圧ＶＰ＜０＞−ＶＰ＜２５５＞はＰＴＬ６１５Ｐのデジタルアナログ変換処理のための基準電圧であり、それぞれ、階調レベル０−２５５に対応する。電圧ＶＮ＜０＞−ＶＮ＜２５５＞はＰＴＬ６１５Ｎのデジタルアナログ変換処理のための基準電圧であり、それぞれ、階調レベル０−２５５に対応する。

電圧ＶＰ＜２５５＞は電圧ＶＰ＜０＞よりも大きく、電圧ＶＮ＜２５５＞は電圧ＶＮ＜０＞よりも小さい。例えば、電圧ＶＰ＜０＞、電圧ＶＮ＜０＞をそれぞれＶＣＯＭ（液晶素子のコモン電圧）と同じ電圧とすることで、ＭＵＸ６５Ｐは電圧がＶＣＯＭ以上のアナログ信号を生成でき、ＭＵＸ６５Ｎは、電圧がＶＣＯＭ以下のアナログ信号を生成できる。

以上が、ソースドライバＩＣ６００の構成に関する説明である。

実施の形態１に記載のレベルシフト回路を有するソースドライバＩＣ６００を使用することで、表示装置４００の消費電力の増加を抑制することができ、また、表示装置４００のサイズの増加を抑制することができる。

画素４１０は、反射型の液晶素子と、発光素子を有する。画素４１０において、液晶素子と発光素子とは、互いに重なる部分を有する。

図１０（Ｂ１）は、画素４１０が有する導電層３１１ｂの構成例を示す。導電層３１１ｂは、画素４１０における液晶素子の反射電極として機能する。また導電層３１１ｂには、開口４５１が設けられている。

図１０（Ｂ１）には、導電層３１１ｂと重なる領域に位置する発光素子３６０を破線で示している。発光素子３６０は、導電層３１１ｂが有する開口４５１と重ねて配置されている。これにより、発光素子３６０が発する光は、開口４５１を介して表示面側に射出される。

図１０（Ｂ１）では、方向Ｒに隣接する画素４１０が異なる色に対応する画素である。このとき、図１０（Ｂ１）に示すように、方向Ｒに隣接する２つの画素において、開口４５１が一列に配列されないように、導電層３１１ｂの異なる位置に設けられていることが好ましい。これにより、２つの発光素子３６０を離すことが可能で、発光素子３６０が発する光が隣接する画素４１０が有する着色層に入射してしまう現象（クロストークともいう）を抑制することができる。また、隣接する２つの発光素子３６０を離して配置することができるため、発光素子３６０のＥＬ層をシャドウマスク等により作り分ける場合であっても、高い精細度の表示装置を実現できる。

また、図１０（Ｂ２）に示すような配列としてもよい。

非開口部の総面積に対する開口４５１の総面積の比の値が大きすぎると、液晶素子を用いた表示が暗くなってしまう。また、非開口部の総面積に対する開口４５１の総面積の比の値が小さすぎると、発光素子３６０を用いた表示が暗くなってしまう。

また、反射電極として機能する導電層３１１ｂに設ける開口４５１の面積が小さすぎると、発光素子３６０が射出する光から取り出せる光の効率が低下してしまう。

開口４５１の形状は、例えば多角形、四角形、楕円形、円形または十字等の形状とすることができる。また、細長い筋状、スリット状、市松模様状の形状としてもよい。また、開口４５１を隣接する画素に寄せて配置してもよい。好ましくは、開口４５１を同じ色を表示する他の画素に寄せて配置する。これにより、クロストークを抑制できる。

［回路構成例］
図１１は、画素４１０の構成例を示す回路図である。図１１では、隣接する２つの画素４１０を示している。

画素４１０は、スイッチＳＷ１、容量素子Ｃ１、液晶素子３４０、スイッチＳＷ２、トランジスタＭ、容量素子Ｃ２、および発光素子３６０等を有する。また、画素４１０には、配線Ｇ１、配線Ｇ２、配線ＡＮＯ、配線ＣＳＣＯＭ、配線Ｓ１、および配線Ｓ２が電気的に接続されている。また、図１１では、液晶素子３４０と電気的に接続する配線ＶＣＯＭ１、および発光素子３６０と電気的に接続する配線ＶＣＯＭ２を示している。

図１１では、スイッチＳＷ１およびスイッチＳＷ２に、トランジスタを用いた場合の例を示している。

スイッチＳＷ１は、ゲートが配線Ｇ１と接続され、ソースまたはドレインの一方が配線Ｓ１と接続され、ソースまたはドレインの他方が容量素子Ｃ１の一方の電極、および液晶素子３４０の一方の電極と接続されている。容量素子Ｃ１は、他方の電極が配線ＣＳＣＯＭと接続されている。液晶素子３４０は、他方の電極が配線ＶＣＯＭ１と接続されている。

また、スイッチＳＷ２は、ゲートが配線Ｇ２と接続され、ソースまたはドレインの一方が配線Ｓ２と接続され、ソースまたはドレインの他方が、容量素子Ｃ２の一方の電極、トランジスタＭのゲートと接続されている。容量素子Ｃ２は、他方の電極がトランジスタＭのソースまたはドレインの一方、および配線ＡＮＯと接続されている。トランジスタＭは、ソースまたはドレインの他方が発光素子３６０の一方の電極と接続されている。発光素子３６０は、他方の電極が配線ＶＣＯＭ２と接続されている。

図１１では、トランジスタＭが半導体を挟む２つのゲートを有し、これらが接続されている例を示している。これにより、トランジスタＭが流すことのできる電流を増大させることができる。

配線Ｇ１には、スイッチＳＷ１を導通状態または非導通状態に制御する信号を与えることができる。配線ＶＣＯＭ１には、所定の電位を与えることができる。配線Ｓ１には、液晶素子３４０が有する液晶の配向状態を制御する信号を与えることができる。配線ＣＳＣＯＭには、所定の電位を与えることができる。

配線Ｇ２には、スイッチＳＷ２を導通状態または非導通状態に制御する信号を与えることができる。配線ＶＣＯＭ２および配線ＡＮＯには、発光素子３６０が発光する電位差が生じる電位をそれぞれ与えることができる。配線Ｓ２には、トランジスタＭの導通状態を制御する信号を与えることができる。

図１１に示す画素４１０は、例えば、反射モードの表示を行う場合には、配線Ｇ１および配線Ｓ１に与える信号により駆動し、液晶素子３４０による光学変調を利用して表示することができる。また、透過モードで表示を行う場合には、配線Ｇ２および配線Ｓ２に与える信号により駆動し、発光素子３６０を発光させて表示することができる。また、両方のモードで駆動する場合には、配線Ｇ１、配線Ｇ２、配線Ｓ１および配線Ｓ２のそれぞれに与える信号により駆動することができる。

なお、図１１では一つの画素４１０に、一つの液晶素子３４０と一つの発光素子３６０とを有する例を示したが、これに限られない。図１２（Ａ）は、一つの画素４１０に一つの液晶素子３４０と４つの発光素子３６０（発光素子３６０ｒ、３６０ｇ、３６０ｂ、３６０ｗ）を有する例を示している。

図１２（Ａ）では図１１の例に加えて、画素４１０に配線Ｇ３および配線Ｓ３が接続されている。

図１２（Ａ）に示す例では、例えば４つの発光素子３６０を、それぞれ赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、および白色（Ｗ）を呈する発光素子を用いることができる。また液晶素子３４０として、白色を呈する反射型の液晶素子を用いることができる。これにより、反射モードの表示を行う場合には、反射率の高い白色の表示を行うことができる。また透過モードで表示を行う場合には、演色性の高い表示を低い電力で行うことができる。

また、図１２（Ｂ）には、画素４１０の構成例を示している。画素４１０は、電極３１１が有する開口部と重なる発光素子３６０ｗと、電極３１１の周囲に配置された発光素子３６０ｒ、発光素子３６０ｇ、および発光素子３６０ｂとを有する。発光素子３６０ｒ、発光素子３６０ｇ、および発光素子３６０ｂは、発光面積がほぼ同等であることが好ましい。

［表示パネルの構成例］
図１３は、本発明の一態様の表示パネル３００の斜視概略図である。表示パネル３００は、基板３５１と基板３６１とが貼り合わされた構成を有する。図１３では、基板３６１を破線で明示している。

表示パネル３００は、表示部３６２、回路３６４、配線３６５等を有する。基板３５１には、例えば回路３６４、配線３６５、および画素電極として機能する導電層３１１ｂ等が設けられる。また図１３では基板３５１上にＩＣ３７３とＦＰＣ３７２が実装されている例を示している。そのため、図１３に示す構成は、表示パネル３００とＦＰＣ３７２およびＩＣ３７３を有する表示モジュールと言うこともできる。

回路３６４は、例えば走査線駆動回路として機能する回路を用いることができる。

配線３６５は、表示部３６２や回路３６４に信号や電力を供給する機能を有する。当該信号や電力は、ＦＰＣ３７２を介して外部、またはＩＣ３７３から配線３６５に入力される。

また、図１３では、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等により、基板３５１にＩＣ３７３が設けられている例を示している。ＩＣ３７３は、例えば走査線駆動回路、または信号線駆動回路などとしての機能を有するＩＣを適用できる。なお表示パネル３００が走査線駆動回路および信号線駆動回路として機能する回路を備える場合や、走査線駆動回路や信号線駆動回路として機能する回路を外部に設け、ＦＰＣ３７２を介して表示パネル３００を駆動するための信号を入力する場合などでは、ＩＣ３７３を設けない構成としてもよい。また、ＩＣ３７３を、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式等により、ＦＰＣ３７２に実装してもよい。

図１３には、表示部３６２の一部の拡大図を示している。表示部３６２には、複数の表示素子が有する導電層３１１ｂがマトリクス状に配置されている。導電層３１１ｂは、可視光を反射する機能を有し、後述する液晶素子３４０の反射電極として機能する。

また、図１３に示すように、導電層３１１ｂは開口を有する。さらに導電層３１１ｂよりも基板３５１側に、発光素子３６０を有する。発光素子３６０からの光は、導電層３１１ｂの開口を介して基板３６１側に射出される。

また、基板３６１上にはタッチセンサを設けることができる。例えば、シート状の静電容量方式のタッチセンサ３６６を表示部３６２に重ねて設ける構成とすればよい。または、基板３６１と基板３５１との間にタッチセンサを設けてもよい。基板３６１と基板３５１との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。

［断面構成例１］
図１４に、図１３で例示した表示パネルの、ＦＰＣ３７２を含む領域の一部、回路３６４を含む領域の一部、および表示部３６２を含む領域の一部をそれぞれ切断したときの断面の一例を示す。なお、タッチセンサ３６６は含まない。

表示パネルは、基板３５１と基板３６１の間に、絶縁層２２０を有する。また基板３５１と絶縁層２２０の間に、発光素子３６０、トランジスタ２０１、トランジスタ２０５、トランジスタ２０６、着色層１７４等を有する。また絶縁層２２０と基板３６１の間に、液晶素子３４０、着色層１７１等を有する。また基板３６１と絶縁層２２０は接着層１８１を介して接着され、基板３５１と絶縁層２２０は接着層１８２を介して接着されている。

トランジスタ２０６は、液晶素子３４０と電気的に接続し、トランジスタ２０５は、発光素子３６０と電気的に接続する。トランジスタ２０５とトランジスタ２０６は、いずれも絶縁層２２０の基板３５１側の面上に形成されているため、これらを同一の工程を用いて作製することができる。

基板３６１には、着色層１７１、遮光層１７２、絶縁層１６１、および液晶素子３４０の共通電極として機能する導電層３１３、配向膜１７３ｂ、絶縁層１６７等が設けられている。絶縁層１６７は、液晶素子３４０のセルギャップを保持するためのスペーサとして機能する。

絶縁層２２０の基板３５１側には、絶縁層２１１、絶縁層２１２、絶縁層２１３、絶縁層２１４、絶縁層２１５等の絶縁層が設けられている。絶縁層２１１は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁層２１２、絶縁層２１３、および絶縁層２１４は、各トランジスタを覆って設けられている。また絶縁層２１４を覆って絶縁層２１５が設けられている。絶縁層２１４および絶縁層２１５は、平坦化層としての機能を有する。なお、ここではトランジスタ等を覆う絶縁層として、絶縁層２１２、絶縁層２１３、絶縁層２１４の３層を有する場合について示しているが、これに限られず４層以上であってもよいし、単層、または２層であってもよい。また平坦化層として機能する絶縁層２１４は、不要であれば設けなくてもよい。

また、トランジスタ２０１、トランジスタ２０５、およびトランジスタ２０６は、一部がゲートとして機能する導電層２２１、一部がソースまたはドレインとして機能する導電層２２２、半導体層２３１を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。

液晶素子３４０は反射型の液晶素子である。液晶素子３４０は、導電層３１１ａ、液晶３１２、導電層３１３が積層された積層構造を有する。また、導電層３１１ａの基板３５１側に接して、可視光を反射する導電層３１１ｂが設けられている。導電層３１１ｂは開口２５１を有する。また、導電層３１１ａおよび導電層３１３は可視光を透過する材料を含む。また、液晶３１２と導電層３１１ａの間に配向膜１７３ａが設けられ、液晶３１２と導電層３１３の間に配向膜１７３ｂが設けられている。また、基板３６１の外側の面には、偏光板１７０を有する。

液晶素子３４０において、導電層３１１ｂは可視光を反射する機能を有し、導電層３１３は可視光を透過する機能を有する。基板３６１側から入射した光は、偏光板１７０により偏光され、導電層３１３、液晶３１２を透過し、導電層３１１ｂで反射する。そして、液晶３１２および導電層３１３を再度透過して、偏光板１７０に達する。このとき、導電層３１１ｂと導電層３１３の間に与える電圧によって液晶の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板１７０を介して射出される光の強度を制御することができる。また光は着色層１７１によって特定の波長領域以外の光が吸収されることにより、取り出される光は、例えば赤色を呈する光となる。

発光素子３６０は、ボトムエミッション型の発光素子である。発光素子３６０は、絶縁層２２０側から導電層１９１、ＥＬ層１９２、および導電層１９３ｂの順に積層された積層構造を有する。また導電層１９３ｂを覆って導電層１９３ａが設けられている。導電層１９３ｂは可視光を反射する材料を含み、導電層１９１および導電層１９３ａは可視光を透過する材料を含む。発光素子３６０が発する光は、着色層１７４、絶縁層２２０、開口２５１、導電層３１３等を介して、基板３６１側に射出される。

ここで、図１４に示すように、開口２５１には可視光を透過する導電層３１１ａが設けられていることが好ましい。これにより、開口２５１と重なる領域においてもそれ以外の領域と同様に液晶３１２が配向するため、これらの領域の境界部で液晶の配向不良が生じ、意図しない光が漏れてしまうことを抑制できる。

ここで、基板３６１の外側の面に配置する偏光板１７０として直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。これにより、外光反射を抑制することができる。また、外光反射を抑制するために光拡散板を設けてもよい。また、偏光板の種類に応じて、液晶素子３４０に用いる液晶素子のセルギャップ、配向、駆動電圧等を調整することで、所望のコントラストが実現されるようにすればよい。

導電層１９１の端部を覆う絶縁層２１６上には、絶縁層２１７が設けられている。絶縁層２１７は、絶縁層２２０と基板３５１が必要以上に接近することを抑制するスペーサとしての機能を有する。またＥＬ層１９２や導電層１９３ａを遮蔽マスク（メタルマスク）を用いて形成する場合には、当該遮蔽マスクが被形成面に接触することを抑制する機能を有していてもよい。なお、絶縁層２１７は不要であれば設けなくてもよい。

トランジスタ２０５のソースまたはドレインの一方は、導電層２２４を介して発光素子３６０の導電層１９１と電気的に接続されている。

トランジスタ２０６のソースまたはドレインの一方は、接続部２０７を介して導電層３１１ｂと電気的に接続されている。導電層３１１ｂと導電層３１１ａは接して設けられ、これらは電気的に接続されている。ここで、接続部２０７は、絶縁層２２０に設けられた開口を介して、絶縁層２２０の両面に設けられる導電層同士を接続する部分である。

基板３５１と基板３６１が重ならない領域には、接続部２０４が設けられている。接続部２０４は、接続層２４２を介してＦＰＣ３７２と電気的に接続されている。接続部２０４は接続部２０７と同様の構成を有している。接続部２０４の上面は、導電層３１１ａと同一の導電膜を加工して得られた導電層が露出している。これにより、接続部２０４とＦＰＣ３７２とを接続層２４２を介して電気的に接続することができる。

接着層１８１が設けられる一部の領域には、接続部２５２が設けられている。接続部２５２において、導電層３１１ａと同一の導電膜を加工して得られた導電層と、導電層３１３の一部が、接続体２４３により電気的に接続されている。したがって、基板３６１側に形成された導電層３１３に、基板３５１側に接続されたＦＰＣ３７２から入力される信号または電位を、接続部２５２を介して供給することができる。

接続体２４３としては、例えば導電性の粒子を用いることができる。導電性の粒子としては、有機樹脂またはシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルや金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体２４３として、弾性変形、または塑性変形する材料を用いることが好ましい。このとき導電性の粒子である接続体２４３は、図１４に示すように上下方向に潰れた形状となる場合がある。こうすることで、接続体２４３と、これと電気的に接続する導電層との接触面積が増大し、接触抵抗を低減できるほか、接続不良などの不具合の発生を抑制することができる。

接続体２４３は、接着層１８１に覆われるように配置することが好ましい。例えば硬化前の接着層１８１に、接続体２４３を散布すればよい。

図１４では、回路３６４の例としてトランジスタ２０１が設けられている例を示している。

図１４では、トランジスタ２０１およびトランジスタ２０５の例として、チャネルが形成される半導体層２３１を２つのゲートで挟持する構成が適用されている。一方のゲートは導電層２２１により、他方のゲートは絶縁層２１２を介して半導体層２３１と重なる導電層２２３により構成されている。このような構成とすることで、トランジスタのしきい値電圧を制御することができる。このとき、２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。このようなトランジスタは他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速駆動が可能な回路を作製することができる。さらには、回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示パネルを大型化、または高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することができる。

なお、回路３６４が有するトランジスタと、表示部３６２が有するトランジスタは、同じ構造であってもよい。また回路３６４が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。また、表示部３６２が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。

各トランジスタを覆う絶縁層２１２、絶縁層２１３のうち少なくとも一方は、水や水素などの不純物が拡散しにくい材料を用いることが好ましい。すなわち、絶縁層２１２または絶縁層２１３はバリア膜として機能させることができる。このような構成とすることで、トランジスタに対して外部から不純物が拡散することを効果的に抑制することが可能となり、信頼性の高い表示パネルを実現できる。

基板３６１側において、着色層１７１、遮光層１７２を覆って絶縁層１６１が設けられている。絶縁層１６１は、平坦化層としての機能を有していてもよい。絶縁層１６１により、導電層３１３の表面を概略平坦にできるため、液晶３１２の配向状態を均一にできる。

［断面構成例２］
また、本発明の一態様の表示パネルは、図１５に示すように、画素に設けられる第１のトランジスタと、第２のトランジスタが重なる領域を有する構成であってもよい。このような構成とすることで、一画素あたりの面積を小さくすることができ、高精細な画像が表示できる画素密度の高い表示パネルを形成することができる。

例えば、発光素子３６０を駆動するためのトランジスタであるトランジスタ２０５と、トランジスタ２０８が重なる領域を有する構成とすることができる。または、液晶素子３４０を駆動するためのトランジスタ２０６と、トランジスタ２０５およびトランジスタ２０８の一方が重なる領域を有する構成であってもよい。

［断面構成例３］
また、本発明の一態様の表示パネルは、図１６に示すように、表示パネル３００ａと表示パネル３００ｂが接着層３５０を介して貼り合わされた構成であってもよい。表示パネル３００ａは、表示部３６２ａに液晶素子３４０およびトランジスタ２０６を有し、表示部３６２ａを駆動する回路３６４ａにトランジスタ２０１ａを有する。表示パネル３００ｂは、表示部３６２ｂに発光素子３６０およびトランジスタ２０５、２０８を有し、表示部３６２ｂを駆動する回路３６４ｂにトランジスタ２０１ｂを有する。

このような構成とすることで、表示パネル３００ａおよび表示パネル３００ｂのそれぞれに適した作製工程を用いることができ、製品歩留りを向上させることができる。

［各構成要素について］
以下では、上記に示す各構成要素について説明する。

〔基板〕
表示パネルが有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す側の基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイヤ、有機樹脂などの材料を用いることができる。

厚さの薄い基板を用いることで、表示パネルの軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示パネルを実現できる。

また、発光を取り出さない側の基板は、透光性を有していなくてもよいため、上記に挙げた基板の他に、金属基板等を用いることもできる。金属基板は熱伝導性が高く、基板全体に熱を容易に伝導できるため、表示パネルの局所的な温度上昇を抑制することができ、好ましい。可撓性や曲げ性を得るためには、金属基板の厚さは、１０μｍ以上２００μｍ以下が好ましく、２０μｍ以上５０μｍ以下であることがより好ましい。

金属基板を構成する材料としては、特に限定はないが、例えば、アルミニウム、銅、ニッケル等の金属、もしくはアルミニウム合金またはステンレス等の合金などを好適に用いることができる。

また、金属基板の表面を酸化する、または表面に絶縁膜を形成するなどにより、絶縁処理が施された基板を用いてもよい。例えば、スピンコート法やディップ法などの塗布法、電着法、蒸着法、またはスパッタリング法などを用いて絶縁膜を形成してもよいし、酸素雰囲気で放置するまたは加熱するほか、陽極酸化法などによって、基板の表面に酸化膜を形成してもよい。

可撓性を有し、可視光に対する透過性を有する材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリ塩化ビニル樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂等が挙げられる。特に、熱膨張係数の低い材料を用いることが好ましく、例えば、熱膨張係数が３０×１０^−６／Ｋ以下であるポリアミドイミド樹脂、ポリイミド樹脂、ＰＥＴ等を好適に用いることができる。また、ガラス繊維に有機樹脂を含浸した基板や、無機フィラーを有機樹脂に混ぜて熱膨張係数を下げた基板を使用することもできる。このような材料を用いた基板は、重量が軽いため、該基板を用いた表示パネルも軽量にすることができる。

上記材料中に繊維体が含まれている場合、繊維体は有機化合物または無機化合物の高強度繊維を用いる。高強度繊維とは、具体的には引張弾性率またはヤング率の高い繊維のことを言い、代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維が挙げられる。ガラス繊維としては、Ｅガラス、Ｓガラス、Ｄガラス、Ｑガラス等を用いたガラス繊維が挙げられる。これらは、織布または不織布の状態で用い、この繊維体に樹脂を含浸させ樹脂を硬化させた構造物を、可撓性を有する基板として用いてもよい。可撓性を有する基板として、繊維体と樹脂からなる構造物を用いると、曲げや局所的押圧による破損に対する信頼性が向上するため、好ましい。

または、可撓性を有する程度に薄いガラス、金属などを基板に用いることもできる。または、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。

可撓性を有する基板に、表示パネルの表面を傷などから保護するハードコート層（例えば、窒化シリコン、酸化アルミニウムなど）や、押圧を分散可能な材質の層（例えば、アラミド樹脂など）等が積層されていてもよい。また、水分等による表示素子の寿命の低下等を抑制するために、可撓性を有する基板に透水性の低い絶縁膜が積層されていてもよい。例えば、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム等の無機絶縁材料を用いることができる。

基板は、複数の層を積層して用いることもできる。特に、ガラス層を有する構成とすると、水や酸素に対するバリア性を向上させ、信頼性の高い表示パネルとすることができる。

〔トランジスタ〕
トランジスタは、ゲート電極として機能する導電層と、半導体層と、ソース電極として機能する導電層と、ドレイン電極として機能する導電層と、ゲート絶縁層として機能する絶縁層と、を有する。上記では、ボトムゲート構造のトランジスタを適用した場合を示している。

なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型またはボトムゲート型のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲート電極が設けられていてもよい。

トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。

また、トランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。

シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。

半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのとき酸化物半導体を用いることで、多結晶シリコンよりも低温で形成できる、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。

半導体層としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ａｎｄ Ａ−Ｂ−ｐｌａｎｅ Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。

または、トランジスタのチャネルが形成される半導体にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。

本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのときアモルファスシリコンを用いることで、多結晶シリコンよりも低温で形成できるため、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。一方、トップゲート型のトランジスタは、自己整合的に不純物領域を形成しやすいため、特性のばらつきなどを低減することができるため好ましい。このとき特に、多結晶シリコンや単結晶シリコンなどを用いる場合に適している。

〔導電層〕
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金などが挙げられる。またこれらの材料を含む膜を単層で、または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。

また、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物またはグラフェンを用いることができる。または、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、またはチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。または、該金属材料の窒化物（例えば、窒化チタン）などを用いてもよい。なお、金属材料、合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線および電極などの導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。

〔絶縁層〕
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシなどの樹脂、シリコーンなどのシロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。

また、発光素子は、一対の透水性の低い絶縁膜の間に設けられていることが好ましい。これにより、発光素子に水等の不純物が侵入することを抑制でき、装置の信頼性の低下を抑制できる。

透水性の低い絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜等の窒素と珪素を含む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等が挙げられる。また、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いてもよい。

例えば、透水性の低い絶縁膜の水蒸気透過量は、１×１０^−５［ｇ／（ｍ^２・ｄａｙ）］以下、好ましくは１×１０^−６［ｇ／（ｍ^２・ｄａｙ）］以下、より好ましくは１×１０^−７［ｇ／（ｍ^２・ｄａｙ）］以下、さらに好ましくは１×１０^−８［ｇ／（ｍ^２・ｄａｙ）］以下とする。

〔液晶素子〕
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。

また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。

なお、液晶素子は、液晶の光学的変調作用によって光の透過または非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。

また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の表示装置の不良や破損を軽減することができる。

また、液晶素子として、透過型の液晶素子、反射型の液晶素子、または半透過型の液晶素子などを用いることができる。

本発明の一態様では、特に反射型の液晶素子を用いることができる。

透過型または半透過型の液晶素子を用いる場合、一対の基板を挟むように、２つの偏光板を設ける。また偏光板よりも外側に、バックライトを設ける。バックライトとしては、直下型のバックライトであってもよいし、エッジライト型のバックライトであってもよい。ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備える直下型のバックライトを用いると、ローカルディミングが容易となり、コントラストを高めることができるため好ましい。また、エッジライト型のバックライトを用いると、バックライトを含めたモジュールの厚さを低減できるため好ましい。

反射型の液晶素子を用いる場合には、表示面側に偏光板を設ける。またこれとは別に、表示面側に光拡散板を配置すると、視認性を向上させられるため好ましい。

また、反射型、または半透過型の液晶素子を用いる場合、偏光板よりも外側に、フロントライトを設けてもよい。フロントライトとしては、エッジライト型のフロントライトを用いることが好ましい。ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備えるフロントライトを用いると、消費電力を低減できるため好ましい。

〔発光素子〕
発光素子としては、自発光が可能な素子を用いることができ、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＬＥＤ、有機ＥＬ素子、無機ＥＬ素子等を用いることができる。

発光素子は、トップエミッション型、ボトムエミッション型、デュアルエミッション型などがある。光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。

ＥＬ層は少なくとも発光層を有する。ＥＬ層は、発光層以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）等を含む層をさらに有していてもよい。

ＥＬ層には低分子系化合物および高分子系化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。ＥＬ層を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。

陰極と陽極の間に、発光素子の閾値電圧より高い電圧を印加すると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。

発光素子として、白色発光の発光素子を適用する場合には、ＥＬ層に２種類以上の発光物質を含む構成とすることが好ましい。例えば２以上の発光物質の各々の発光が補色の関係となるように、発光物質を選択することにより白色発光を得ることができる。例えば、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物質、またはＲ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含む発光を示す発光物質のうち、２以上を含むことが好ましい。また、発光素子からの発光のスペクトルが、可視光領域の波長（例えば３５０ｎｍ乃至７５０ｎｍ）の範囲内に２以上のピークを有する発光素子を適用することが好ましい。また、黄色の波長領域にピークを有する材料の発光スペクトルは、緑色および赤色の波長領域にもスペクトル成分を有する材料であることが好ましい。

ＥＬ層は、一の色を発光する発光材料を含む発光層と、他の色を発光する発光材料を含む発光層とが積層された構成とすることが好ましい。例えば、ＥＬ層における複数の発光層は、互いに接して積層されていてもよいし、いずれの発光材料も含まない領域を介して積層されていてもよい。例えば、蛍光発光層と燐光発光層との間に、当該蛍光発光層または燐光発光層と同一の材料（例えばホスト材料、アシスト材料）を含み、且ついずれの発光材料も含まない領域を設ける構成としてもよい。これにより、発光素子の作製が容易になり、また、駆動電圧が低減される。

また、発光素子は、ＥＬ層を１つ有するシングル素子であってもよいし、複数のＥＬ層が電荷発生層を介して積層されたタンデム素子であってもよい。

可視光を透過する導電膜は、例えば、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などを用いて形成することができる。また、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、もしくはチタン等の金属材料、これら金属材料を含む合金、またはこれら金属材料の窒化物（例えば、窒化チタン）等も、透光性を有する程度に薄く形成することで用いることができる。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウム錫酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。また、グラフェン等を用いてもよい。

可視光を反射する導電膜は、例えば、アルミニウム、金、白金、銀、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料や合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。また、チタン、ニッケル、またはネオジムと、アルミニウムを含む合金（アルミニウム合金）を用いてもよい。また銅、パラジウム、マグネシウムと、銀を含む合金を用いてもよい。銀と銅を含む合金は、耐熱性が高いため好ましい。さらに、アルミニウム膜またはアルミニウム合金膜に接して金属膜または金属酸化物膜を積層することで、酸化を抑制することができる。このような金属膜、金属酸化物膜の材料としては、チタンや酸化チタンなどが挙げられる。また、上記可視光を透過する導電膜と金属材料からなる膜とを積層してもよい。例えば、銀とインジウム錫酸化物の積層膜、銀とマグネシウムの合金とインジウム錫酸化物の積層膜などを用いることができる。

電極は、それぞれ、蒸着法やスパッタリング法を用いて形成すればよい。そのほか、インクジェット法などの吐出法、スクリーン印刷法などの印刷法、またはメッキ法を用いて形成することができる。

なお、上述した、発光層、ならびに正孔注入性の高い物質、正孔輸送性の高い物質、電子輸送性の高い物質、および電子注入性の高い物質、バイポーラ性の物質等を含む層は、それぞれ量子ドットなどの無機化合物や、高分子化合物（オリゴマー、デンドリマー、ポリマー等）を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。

なお、量子ドット材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料などを用いることができる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム、セレン、亜鉛、硫黄、リン、インジウム、テルル、鉛、ガリウム、ヒ素、アルミニウム等の元素を含む量子ドット材料を用いてもよい。

〔接着層〕
接着層としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。

また、上記樹脂に乾燥剤を含んでいてもよい。例えば、アルカリ土類金属の酸化物（酸化カルシウムや酸化バリウム等）のように、化学吸着によって水分を吸着する物質を用いることができる。または、ゼオライトやシリカゲル等のように、物理吸着によって水分を吸着する物質を用いてもよい。乾燥剤が含まれていると、水分などの不純物が素子に侵入することを抑制でき、表示パネルの信頼性が向上するため好ましい。

また、上記樹脂に屈折率の高いフィラーや光散乱部材を混合することにより、光取り出し効率を向上させることができる。例えば、酸化チタン、酸化バリウム、ゼオライト、ジルコニウム等を用いることができる。

〔接続層〕
接続層としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。

〔着色層〕
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。

〔遮光層〕
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
実施の形態２で説明した表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。

図１７（Ａ）はナビゲーションシステムであり、筐体９７１、表示部９７３、操作キー９７４等を有する。表示部９７３にはタッチセンサが設けられ、主な入力操作を行うことができる。図１７（Ａ）に示したナビゲーションシステムに、実施の形態２で説明した表示装置を用いることで、低消費電力化することができ、また、当該ナビゲーションシステムのサイズの増加を抑制することができる。

図１７（Ｂ）は、折り畳み可能な電子機器であり、筐体９０１ａ、筐体９０１ｂ、ヒンジ９０３、表示部９０２等を有する。表示部９０２は筐体９０１ａ及び筐体９０１ｂに、組み込まれている。

筐体９０１ａと筐体９０１ｂとは、ヒンジ９０３で回転可能に連結されている。電子機器は、筐体９０１ａと筐体９０１ｂとが閉じた状態と、開いた状態と、に変形することができる。これにより、持ち運ぶ際には可搬性に優れ、使用するときには大きな表示領域により、視認性に優れる。

また、ヒンジ９０３は、筐体９０１ａと筐体９０１ｂとを開いたときに、これらの角度が所定の角度よりも大きい角度にならないように、ロック機構を有することが好ましい。例えば、ロックがかかる（それ以上に開かない）角度は、９０度以上１８０度未満であることが好ましく、代表的には、９０度、１２０度、１３５度、１５０度、または１７５度などとすることができる。これにより、利便性、安全性、及び信頼性を高めることができる。

表示部９０２は、タッチパネルとして機能し、指やスタイラスなどにより操作することができる。

筐体９０１ａまたは筐体９０１ｂのいずれか一には、無線通信モジュールが設けられ、インターネットやＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、Ｗｉ−Ｆｉ（登録商標）などのコンピュータネットワークを介して、データを送受信することが可能である。

表示部９０２は、一つのフレキシブルディスプレイで構成されていることが好ましい。これにより、筐体９０１ａと筐体９０１ｂの間で途切れることのない連続した表示を行うことができる。なお、筐体９０１ａと筐体９０１ｂのそれぞれに、ディスプレイが設けられる構成としてもよい。

図１７（Ｂ）に示した折り畳み可能な電子機器に実施の形態２で説明した表示装置を用いることで、低消費電力化することができ、また、当該折り畳み可能な電子機器のサイズの増加を抑制することができる。

図１７（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６等を有する。図１７（Ｃ）に示したデジタルカメラに実施の形態２で説明した表示装置を用いることで、低消費電力化することができ、また、当該デジタルカメラのサイズの増加を抑制することができる。

図１７（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。図１７（Ｄ）に示した腕時計型の情報端末に実施の形態２で説明した表示装置を用いることで、低消費電力化することができ、また、当該腕時計型の情報端末のサイズの増加を抑制することができる。

図１７（Ｅ）は携帯電話機の一例であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。図１７（Ｅ）に示した携帯電話機に実施の形態２で説明した表示装置を用いることで、低消費電力化することができ、また、当該携帯電話機のサイズの増加を抑制することができる。

図１７（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。図１７（Ｆ）に示した携帯データ端末に実施の形態２で説明した表示装置を用いることで、低消費電力化することができ、また、当該携帯データ端末のサイズの増加を抑制することができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
１８ トランジスタ
１９ トランジスタ
２１ インバータ回路
２２ インバータ回路
２３ インバータ回路
２４ インバータ回路
２５ インバータ回路
２６ ＳＥＬ
２７ ＡＭＰ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ インバータ回路
４２ インバータ回路
４３ インバータ回路
５１ インバータ回路
５２ インバータ回路
５３ インバータ回路
５４ インバータ回路
６１ ＬＡＴ
６２ ＬＡＴ
６４ ＬＳ
６５Ｎ ＭＵＸ
６５Ｐ ＭＵＸ
１１０ レベルシフト回路
１１１ レベルシフト部
１１２ バッファ回路
１１３ バッファ回路
１１５ レベルシフト回路
１２０ レベルシフト回路
１２１ レベルシフト部
１２２ レベルシフト部
１３０ レベルシフト回路
１６１ 絶縁層
１６７ 絶縁層
１７０ 偏光板
１７１ 着色層
１７２ 遮光層
１７３ａ 配向膜
１７３ｂ 配向膜
１７４ 着色層
１８１ 接着層
１８２ 接着層
１９１ 導電層
１９２ ＥＬ層
１９３ａ 導電層
１９３ｂ 導電層
２０１ トランジスタ
２０１ａ トランジスタ
２０１ｂ トランジスタ
２０４ 接続部
２０５ トランジスタ
２０６ トランジスタ
２０７ 接続部
２０８ トランジスタ
２１１ 絶縁層
２１２ 絶縁層
２１３ 絶縁層
２１４ 絶縁層
２１５ 絶縁層
２１６ 絶縁層
２１７ 絶縁層
２２０ 絶縁層
２２１ 導電層
２２２ 導電層
２２３ 導電層
２２４ 導電層
２３１ 半導体層
２４２ 接続層
２４３ 接続体
２５１ 開口
２５２ 接続部
３００ 表示パネル
３００ａ 表示パネル
３００ｂ 表示パネル
３１１ 電極
３１１ａ 導電層
３１１ｂ 導電層
３１２ 液晶
３１３ 導電層
３４０ 液晶素子
３５０ 接着層
３５１ 基板
３６０ 発光素子
３６０ｂ 発光素子
３６０ｇ 発光素子
３６０ｒ 発光素子
３６０ｗ 発光素子
３６１ 基板
３６２ 表示部
３６２ａ 表示部
３６２ｂ 表示部
３６４ 回路
３６４ａ 回路
３６４ｂ 回路
３６５ 配線
３６６ タッチセンサ
３７２ ＦＰＣ
３７３ ＩＣ
４００ 表示装置
４１０ 画素
４５１ 開口
６００ ソースドライバＩＣ
６１０ ＬＶＤＳレシーバ
６１１ ロジック回路
６１３ ラッチ回路（Ｄ−ＬＡＴ）
６１４ レベルシフタ（ＬＳ）
６１５ パストランジスタロジック回路（ＰＴＬ）
６１６ マルチプレクサ（ＭＵＸ）
６１７ 増幅回路（ＡＭＰ）
６２０ 回路
６３１ 電圧生成回路（ＶＧＥＮ）
６３２ バッファ回路（ＢＵＦ）
６４０ ピン
６４１ ピン
６４２ ピン
６４５ ピン
９０１ａ 筐体
９０１ｂ 筐体
９０２ 表示部
９０３ ヒンジ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ 表示部
９５３ 操作ボタン
９５４ 外部接続ポート
９５５ スピーカ
９５６ マイク
９５７ カメラ
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ 表示部
９６６ 操作キー
９６７ スピーカ
９７１ 筐体
９７３ 表示部
９７４ 操作キー
２１００ ＯＳトランジスタ
２２００ Ｓｉトランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０７ 絶縁体

Claims (4)

1. レベルシフト回路を有し、
   前記レベルシフト回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１インバータ回路と、第２インバータ回路とを有し、
   前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第２トランジスタのソースまたはドレインの他方は、前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第４トランジスタのソースまたはドレインの一方は、前記第５トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第６トランジスタのソースまたはドレインの一方は、前記第７トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第１トランジスタおよび前記第４トランジスタのゲートは、前記第２トランジスタのソースまたはドレインの他方および前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第６トランジスタおよび前記第９トランジスタのゲートは、前記第７トランジスタのソースまたはドレインの他方および前記第８トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第３トランジスタのゲートおよび前記第１０トランジスタのゲートは、入力信号が入力される配線に電気的に接続され、
   前記第１インバータ回路の入力端子は、前記第４トランジスタのソースまたはドレインの一方および前記第５トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第２インバータ回路の入力端子は、前記第９トランジスタのソースまたはドレインの一方および前記第１０トランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第１インバータ回路の出力端子は、前記第７トランジスタのゲートおよび出力信号が出力される配線に電気的に接続される半導体装置。
2. 請求項１において、
   前記出力信号の反転信号を出力する機能を有し、
   前記第２インバータ回路の出力端子は、前記第２トランジスタのゲートおよび前記出力信号の反転信号が出力される配線に電気的に接続される半導体装置。
3. 請求項１または請求項２において、
   前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ、前記第６トランジスタ、前記第７トランジスタ、および前記第９トランジスタは、ｐチャネル型のトランジスタである半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第３トランジスタ、前記第５トランジスタ、前記第８トランジスタ、および前記第１０トランジスタは、ｎチャネル型のトランジスタであり、チャネルが形成される半導体層を有し、
   前記半導体層は、酸化物半導体を有する半導体装置。
   

Images