KR20180033512A - 우발적 로드 억제 - Google Patents

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Abstract

데이터 처리 시스템(2)은 데이터 값의 적어도 한 개의 우발적 로드를 행하는 벡터 로드 명령의 비추론적 실행을 지원한다. 장애 검출회로(26)는 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 역할을 한다. 우발적 로드 억제회로(28)는 아키텍처 상태의 원치 않는 변경(원치 않는 부작용)을 발생하는 소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제한다. 이와 같은 소정의 기준의 예로는, 우발적 로드가 비메모리 디바이스에 대한 것 또는 우발적 로드가 중지 디버그 중지 모드의 진입 또는 디버그 예외의 기동 등의 진단 응답을 유발하게 되는 것을 들 수 있다.

Description

우발적 로드 억제
본 발명은 데이터 처리 시스템에 관한 것이다. 특히, 본 발명은 한 개 이상의 우발적 로드(contingent load) 연산을 행하는 벡터 로드 명령을 지원하는 데이터 처리 시스템에 관한 것이다.
복수의 벡터 성분을 메모리로부터 벡터 레지스터 내부의 각각의 성분 내부로 로드하는 벡터 로드 명령을 지원하는 데이터 처리 시스템을 설치하는 것이 알려져 있다.
본 발명의 적어도 일부 실시예는,
벡터 로드 명령의 비추론적 실행에 응답하여, 메모리의 메모리 어드레스 위치로부터 벡터 레지스터의 성분으로 판독된 데이터 값의 적어도 한 개의 우발적 로드를 행하는 벡터 로드회로와,
상기 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 장애 검출회로와,
소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제하는 우발적 로드 억제회로를 구비한 데이터 처리장치를 제공한다.
본 발명의 적어도 일부 실시예는,
벡터 로드 명령의 비추론적 실행에 응답하여, 메모리의 메모리 어드레스 위치로부터 벡터 레지스터의 성분으로 판독된 데이터 값의 적어도 한 개의 우발적 로드를 행하는 벡터 로드수단과,
상기 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 장애 검출수단과,
상기 벡터 로드수단 및 상기 장애 검출수단에 접속되어, 소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제하는 우발적 로드 억제수단을 구비한 데이터 처리장치를 제공한다.
본 발명의 적어도 일부 실시예는,
벡터 로드 명령의 비추론적 실행에 응답하여, 메모리의 메모리 어드레스 위치로부터 벡터 레지스터의 성분으로 판독된 데이터 값의 적어도 한 개의 우발적 로드를 행하는 단계와,
상기 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 단계와,
소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제하는 단계를 포함하는 데이터 처리방법을 제공한다.
이하, 다음의 첨부도면을 참조하여 본 발명의 실시예를 설명한다:
도 1은 장애 검출회로 및 우발적 로드 억제회로에 의해 제어되는 벡터 로드 명령들을 지원하는 데이터 처리 시스템을 개략적으로 나타낸 것이다.
도 2는 벡터 로드 명령을 개략적으로 나타낸 것이다.
도 3은 제 1 장애 레지스터의 형태를 갖는 술어값(predicate value)을 개략적으로 나타낸 것이다.
도 4는 장애 또는 원치 않는 부작용을 갖는 우발적 로드의 억제를 개략적으로 나타낸 흐름도이다.
도 1은 처리할 데이터 값(8)과 프로세서(4)의 동작을 제어하는 프로그램 명령(10)을 기억하는 메인 메모리(6)에 접속된 프로세서(4)를 구비한 데이터 처리 시스템(2)을 개략적으로 나타낸 것이다. 또한, 프로세서(4)에는, 시스템의 메모리 어드레스 공간 내부의 메모리 어드레스에 매핑되는 비메모리 디바이스(14)와의 통신을 제공하는 디바이스 메모리 입출력부(12)가 접속된다.
프로그램 명령은 명령 페치회로(16)에 의해 메인 메모리(6)에서 페치되어 명령 디코더 회로(18)에 주어진다. 명령 디코더 회로(18)는, 프로세서(4)의 다른 구성요소들을 제어하여 디코딩된 명령에 의해 지정된 처리 연산을 행하는 역할을 하는 제어신호(20)를 발생한다. 벡터 피연산자는 특정한 사이즈를 갖는 복수의 벡터 성분을 포함한다. 프로세서(4)에 의해 지원되는 명령 내부에는, 비추론적으로 실행되어 메모리 어드레스로부터 주어진 데이터 값의 적어도 한 개의 우발적 로드를 행하는 벡터 로드 명령이 포함된다. 이와 같은 벡터 로드 명령은, 벡터 로드 명령의 실행이 프로그래밍 모델에 대해 명백하고 프로그래머에게 표현되고 관찰가능할 때 프로세서의 아키텍처 상태의 변화를 표시한다는 점에서 비추론적으로 실행된다. 이와 같이 비추론적으로 실행되는 벡터 로드 명령은, 데이터 값의 적어도 한 개의 우발적 로드를 행하는데, 즉 데이터 값의 로드가 각각의 성분 로드의 우발적 거동을 제어하는 조건에 따라 행해지거나 행해지지 않는다.
벡터 로드 명령의 일부를 구성하는 이와 같은 우발적 로드가 행해질지 행해지지 않을지의 주된 결정은, 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 역할을 하는 장애 검출회로(26)의 동작에 의해 행해진다. 메모리 장애는 다수의 이유로 일어날 수 있다. 이와 같은 이유의 예로는, 메모리 관리부(MMU) 내부의 허가 데이터에 의해 감시되는 허가 장애, 및/또는 어드레스 변환 색인 버퍼에 의해 주어지는 어드레스 변환 장애를 들 수 있다. 비우발적인 로드에 관한 메모리 액세스 장애는, 메모리 예외 처리 루틴 등의 메모리 예외를 기동한다. 우발적 로드의 경우에는, 이 우발적 로드에 의해 로드된 데이터 값이 실제로 필요하지 않을 수도 있기 때문에, 예를 들어 적어도 한 개의 우발적 로드를 포함하는 벡터 로드 명령이 실제로 소모되지 않게 되는 데이터를 페칭하고 있을 수도 있기 때문에, 이와 같은 메모리 장애를 유발하는 성능상의 불이익이 정당화되지 않을 수도 있다. 장애 발생 우발적 로드는 장애 검출회로(26)에 의해 억제되지만, 실행되지 않으므로 메모리 장애 응답이 필요하지 않다.
프로세서(4)는 한 개 이상의 소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제하는 역할을 하는 우발적 로드 억제회로(28)를 더 구비한다. 이와 같은 장애가 없는 우발적 로드는, 장애 검출회로(26)에 의해 행해지는 장애 검출을 통과하는 것이지만, 그것에도 불구하고 억제하는 것이 바람직할 수 있다. 장애가 없는 우발적 로드를 억제하는 한가지 이유는, 이들 장애가 없는 우발적 로드는, 장애가 없는 우발적 로드에 의해 로드된 데이터 값이 원래의 프로그램 흐름에 로드되는 것이 실제로 필요하지 않을 수도 있으므로, 부적절하게 데이터 처리 시스템(2)의 아키텍처(프로그래머에게 눈에 보이는) 상태의 원치 않는 변경을 유발할 수도 있다는 것이다. 이에 따라, 벡터 로드회로(30)는 메인 메모리(6)로부터 데이터 값(8)의 적어도 한 개의 우발적 로드를 행하는 벡터 로드 명령을 비추론적으로 실행하여 장애 검출회로(26) 또는 우발적 로드 억제회로(28)에 의해 이와 같은 우발적 로드의 억제가 행해진다. 술어 제1 장애 레지스터(32)는, 장애 검출회로(26) 및 우발적 로드 억제회로(28)에 의해 제어될 때, 벡터 로드 명령의 어떤 로드가 행해졌는지 또는 행해지지 않았는지를 표시하는 술어값을 기억하는 역할을 한다.
장애가 없는 우발적 로드가 억제될 것인지 아닌지를 제어하기 위해 우발적 로드 억제회로(28)에 의해 검출되는 소정의 기준은 다양한 다른 형태를 취할 수 있다. 이와 같은 소정의 기준의 한 개의 형태는, 장애가 없는 우발적 로드가 디바이스 메모리 입출력부(12)를 거쳐 한 개 이상의 비메모리 디바이스(14)와 통신하기 위해 메모리 어드레스 공간 배우에 할당된 어드레스에 대한 것이라는 것이다. 비메모리 디바이스(14)로부터의 로드는, 실제 프로그램 흐름의 일부로 필요하지 않을 수도 있는 우발적 로드에 관해 부적절한 데이터 처리 시스템(2)의 상태의 원치 않는 변경을 유발할 수도 있다. 일례로서, 프로그램 실행의 루프에는 루프의 실행 내에서 사용되는 예측되고 있는 앞선 데이터 값을 페치하는데 사용되는 벡터 로드 명령이 뒤따를 수 있다. 그러나, 이와 같은 루프는 이들 데이터 값이 필요하기 전에 종료될 수도 있고, 이에 따라 이들 데이터 값의 우발적 로드가 실제로 뒤따르는 프로그램 흐름에 부적절한 데이터 처리 시스템(2)의 아키텍처 상태의 변경을 유발할 수도 있다.
우발적 로드 억제회로(28)에 의해 검출되는 소정의 기준의 또 다른 예는, 장애가 없는 우발적 로드가 진단회로(32)에 의해 워치포인트(watchpoint)로서 감시된 메모리 어드레스에 대한 것으로, 장애가 없는 우발적 로드가 행해질 때 진단 동작을 기동하게 되는 것이다. 이와 같은 진단 동작은, 예를 들어, 실행의 디버그 중지(debug halt)의 기동 또는 진단 예외처리가 개시되도록 하는 진단 예외의 취득을 포함한다. 장애가 없는 우발적 로드가 뒤따르는 실제 프로그램 흐름의 일부가 아닌 경우에는 이들 진단 응답 모두가 부적절하므로, 이와 같은 로드는 우발적 로드 억제회로(28)에 의해 식별 및 억제된다.
진단회로(32)는 감시되고 있는 워치포인트 어드레스를 기억하는 레지스터를 구비한다. (전역이거나 워치포인트 기준으로) 유저가 프로그래밍가능한 진단 오버라이드(override) 플래그는, 진단회로 및 우발적 로드 억제회로(28)를 제어하여, 진단 동작을 기동하는 우발적 장애가 없는 로드의 우발적 로드 억제회로(28)에 의한 억제를 금지한다. 어떤 경우에는, 진단회로(32)를 사용하여 조사할 필요가 있는 시스템의 거동이 장애가 없는 우발적 로드의 실행과 연관되고, 이에 따라 장애가 없는 우발적 로드가 사실상 우발적이고 프로그래머에 의해 원래 기술된 프로그램 흐름의 일부가 아니더라도, 우발적 로드가 진단 동작을 일으키도록 허용되어야 한다. 메인 메모리(6)로부터의 데이터 값의 적어도 한 개의 우발적 로드를 행하기 위한 벡터 로드 명령의 비추론적 실행은, 우발적 로드의 결과를 벡터 레지스터(22) 내의 벡터의 성분 내부에 기억하는 역할을 하므로, 데이터 처리 시스템(2)의 상태에 대해 아키텍처 상의 변화와 프로그래밍가능한 눈에 띄는 변화를 일으키는데, 즉 우발적 로드의 목적지인 벡터 레지스터의 콘텐츠가 프로그램 흐름의 일부로 실제로 필요하지/소모되지 않을 수도 있는 우발적으로 로드된 데이터 값으로 갱신된다.
도 2는 4개의 벡터 소자 a0, a1, a2, a3에 대한 벡터 로드 명령을 개략적으로 나타낸 것이다. 벡터 로드 명령이 비추론적으로 실행되고 있으면, 프로그램 흐름이 적어도 첫 번째 벡터 성분 a0가 로드되는 것을 요구한다는 점에서, 이 첫 번째 벡터 성분 a0는 비우발적 로드를 겪게 된다. 이후의 3개의 벡터 성분은 장애 검출회로(26) 및 우발적 로드 억제회로(28)에 의해 억제되는 종류의 우발적 벡터 로드를 겪는다. 이때, 벡터 성분 a0의 비우발적 로드는 허가 장애 등의 장애를 일으킬 수 있어, 장애 응답을 유발하고, 이와 같은 장애 응답은 뒤따르는 프로그램 흐름의 진정한 부분이기 때문에 발생되는 것이 허용되어야 한다.
도 2에 도시된 것과 같이, 벡터 로드의 일부를 구성하는 우발적 로드들은 관련된 번호를 갖는다. 그러나, 이들 번호는 특정한 구현에 의해 물리적 레벨에서 행해지는 로드의 실제 순서에 반드시 해당하는 것은 아니고, 이들 번호는 프로그래머에 의해 지정된 원래의 순서를 나타낸다.
도 2는 첫 번째 로드가 비우발적 로드인 벡터 로드 명령을 개략적으로 나타내고 있다. 벡터 로드 명령의 로드들 전체가 우발적 로드인 벡터 로드 명령에도 본 발명을 이용할 수 있다.
도 3은 2가지 상황에서 벡터 로드 명령의 비추론적 실행에 응답하여 술어 제1 장애 레지스터(32)의 콘텐츠를 개략적으로 나타낸 것이다. 상황 a)에서는, 모든 벡터 성분 로드가 장애가 없으며 억제되지 않으므로, 모두 행해진다. 이것은 술어 제1 장애 레지스터(32) 내부의 4개의 T의 값(T 및 F는 각각 소정의 비트값 0 및 1로 표시된다)으로 표시된다. 도 3에 b)로서 나타낸 상황에서는, 도 2에 도시된 것과 같은 벡터 성분 a2의 로드가 장애를 유발하므로, 행해지지 않고, 술어 제1 장애 레지스터(32) 내부의 대응하는 성분을 F로 설정함으로써 표시된다. 그후, 이것은, 벡터 로드 명령 내부의 낮은 번호의 장애 발생 로드의 존재의 결과로써, 술어 제1 장애 레지스터 내부의 대응하는 성분들을 F로 설정함으로써 장애 발생으로 마크되는 해당 벡터 로드 명령에 의한 더 높은 번호의 벡터 성분 로드의 실행을 억제한다.
도 4는 장애 또는 원치 않는 부작용을 갖는 벡터 로드의 우발적 로드의 억제를 개략적으로 나타낸 흐름도이다. 벡터 로드 명령을 수신할 때까지 스텝 34에서 처리를 대기한다. 벡터 로드 명령이 첫 번째의 비우발적인 로드를 포함하는 경우에는, 이것이 행해져야 하는지(예를 들어, 장애가 없는지) 아닌지를 판정하는 별개의 메카니즘에 의해 처리한다. 그후, 스텝 36은 테스트용의 첫 번째 우발적 로드 어드레스를 선택한다. 도 2에 도시된 벡터 로드 명령의 경우에는, 이것은 벡터 성분 a1에 대한 로드의 어드레스가 될 것이다. 그후, 스텝 38은 선택된 어드레스가 장애 발생 어드레스인지, 예를 들어, 허가 테스트에 실패하거나 변환에 실패하는 것인지 아닌지 판정한다. 어드레스가 장애 발생인 경우에는, 스텝 40으로 처리를 진행하여, 어드레스/로드가 술어 제1 장애 레지스터(32) 내부에서 장애를 갖는 것으로 표시하고(로드 이전에 별개의 명령에 의해 모두 참값으로 초기화되고), 그후의 더 높은 번호를 갖는 로드들 모두가 장애를 갖는 것으로 표기된다. 그후, 처리를 종료한다. 이때, 도 4의 동작은 우발적 로드들이 검출되고 장애를 갖는 것으로 표기되는 방법을 나타낸다는 것을 알 수 있다. 실제로는, 이와 같은 검출 및 표기는 이들 로드가 실행되는 것과 동시에 행해져도 된다.
스텝 38에서의 판정 결과 선택된 로드 어드레스가 장애 발생이 아닌 경우에는, 스텝 42로 처리를 진행하여, 로드 어드레스가 비메모리 디바이스에 매핑되는지 아닌지의 판정(메모리 어드레스가 메모리 매핑된 비메모리 디바이스에 일치하는지 여부의 검사)이 행해진다. 로드 어드레스가 이와 같은 비메모리 디바이스에 대한 것인 경우에는, 처리가 다시 스텝 40으로 전달된다. 스텝 42의 판정 결과, 선택된 로드 어드레스가 비메모리 디바이스에 대한 것이 아닌 경우에는, 스텝 44로 처리를 진행하여, 로드가 행해진다면 선택된 로드 어드레스가 워치포인트를 유발할 것인지 아닌지에 대해 판정이 행해진다. 선택된 로드 어드레스가 워치포인트를 유발할 것 같으면, 스텝 46은 이와 같은 워치포인트에 대해 오버라이드 플래그가 설정되어 있는지 판정한다. 프로그래밍 가능한 진단 오버라이드 플래그는, 전역 기준으로 설정되어 한 개의 전역 플래그가 설정되는 모든 워치포인트에 적용되거나, 개별 기준으로 설정되어 개별 플래그들이 각각의 개별 워치포인트에 적용되어도 된다. 필요한 경우에는 오버라이드 플래그와 각각의 워치포인트 사이에 다양한 매핑을 갖는 다른 구성이 제공될 수도 있다. 스텝 46의 판정 결과 유발될 워치포인트에 대한 오버라이드 플래그가 설정되지 않은 경우에는, 마찬가지로 스텝 40으로 처리를 진행한다.
스텝 44의 판정 결과 로드 어드레스가 워치포인트를 유발하지 않을 것이나, 스텝 46의 판정 결과 잠재적으로 유발된 워치포인트에 대한 오버라이드 플래그가 설정되어 있으면, 스텝 48로 처리를 진행하여, 선택된 로드 어드레스로부터 벡터 레지스터의 선택된 성분으로 벡터 성분 로드가 행해진다. 그후, 스텝 50은 벡터 로드 내부의 최종 로드 어드레스가 현재 선택된 로드 어드레스인지 아닌지 판정한다. 최종 로드 어드레스가 현재 선택된 어드레스가 아닌 경우에는, 스텝 52가 테스트용의 다음 로드 어드레스를 선택하는 역할을 하고, 스텝 38로 처리를 되돌린다. 현재 선택된 어드레스가 최종 로드 어드레스인 경우에는, 처리가 종료한다.
전술한 실시예는, 소정의 기준이 우발적 로드가 비메모리 디바이스에 대한 것이거나 우발적 로드가 중지 디버그 모드의 진입이나 디버그 예외의 기동 등의 진단 동작을 기동하게 되는 것이다. 이때, 우발적 로드 억제회로에 의해 검출되는 소정의 기준은 다른 형태를 취할 수도 있다. 이와 같은 다른 형태의 소정의 기준은, 벡터 레지스터의 성분에 대한 데이터 값의 장애가 없는 로딩을 벗어난 프로세서의 상태의 변화를 일으키는 이 로드의 능력을 표시할 수도 있다. 벡터 레지스터 내부의 성분에 대한 데이터 값의 장애가 없는 로딩은, 실제로 따르게 되는 프로그램 흐름에 의해 실제로 요구되지 않는 상태의 변화를 일으키지만, 이것은 이와 같은 벡터 성분에 대한 데이터 값의 한 개 이상의 우발적 로드를 행하는 벡터 로드 명령의 비추론적 실행의 결과로써 프로그래밍 모델 내부에서 이해되고 예상되는 것이다.
첨부도면을 참조하여 본 발명의 예시적인 실시예들을 상세히 설명하였지만, 본 발명은 이들 실시예에 한정되지 않으며, 첨부된 청구범위의 보호범위 및 사상을 벗어나지 않으면서 본 발명이 속한 기술분야의 당업자에 의해 다양한 변경, 부가 및 변화가 행해질 수 있다는 것은 자명하다. 예를 들면, 종속항들의 특징들의 다양한 조합이 독립항들의 특징과 행해질 수도 있다.

Claims (13)

  1. 벡터 로드 명령의 비추론적 실행에 응답하여, 메모리의 메모리 어드레스 위치로부터 벡터 레지스터의 성분으로 판독된 데이터 값의 적어도 한 개의 우발적 로드를 행하는 벡터 로드회로와,
    상기 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 장애 검출회로와,
    소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제하는 우발적 로드 억제회로를 구비한 데이터 처리장치.
  2. 제 1항에 있어서,
    상기 소정의 기준은, 상기 벡터 레지스터의 성분에 대한 상기 데이터 값의 장애가 없는 로딩을 벗어나는 상기 데이터 처리장치의 상태의 변화를 일으킬 수 있는 능력을 나타내는 데이터 처리장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 벡터 로드회로는 상기 벡터 로드 명령에 응답하여 비우발적 로드 및 복수의 우발적 로드를 포함하는 복수의 로드를 행하는 데이터 처리장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 벡터 로드회로는 상기 벡터 로드 명령에 응답하여 복수의 우발적 로드를 행하는 데이터 처리장치.
  5. 제 3항에 있어서,
    상기 비우발적 로드는, 상기 비우발적 로드가 상기 소정의 기준을 갖는지 아닌지에 무관하게 메모리 어드레스부터 데이터 값을 로드하는 것이 허가되는 데이터 처리장치.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 소정의 기준은, 상기 장애가 없는 우발적 로드의 메모리 어드레스가 한 개 이상의 비메모리 디바이스와 통신하기 위해 할당되는 것인 데이터 처리장치.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    진단 동작을 행하는 진단회로를 구비하고, 상기 소정의 기준은 상기 장애가 없는 우발적 로드의 메모리 어드레스가 상기 진단 동작을 기동하도록 설정된 어드레스와 일치하고, 상기 장애가 없는 우발적 로드의 억제는 상기 진단 동작의 기동을 억제하는 데이터 처리장치.
  8. 제 7항에 있어서,
    상기 진단 동작을 기동하도록 설정된 상기 어드레스는 진단 워치포인트 어드레스인 데이터 처리장치.
  9. 제 7항 또는 제 8항에 있어서,
    상기 진단 동작은, 중지 디버그 모드의 진입과 디버그 예외의 기동 중에서 한 개인 데이터 처리장치.
  10. 제 7항, 제 8항 또는 제 9항 중 어느 한 항에 있어서,
    상기 우발적 로드 억제회로는, 한 개 이상의 유저가 프로그래밍 가능한 진단 오버라이드 플래그에 응답하여, 상기 진단 동작을 기동하는 상기 우발적 장애가 없는 로드의 상기 우발적 로드 억제회로에 의한 억제를 금지하는 데이터 처리장치.
  11. 제 10항에 있어서,
    상기 한 개 이상의 유저가 프로그래밍 가능한 진단 오버라이드 플래그는, 복수의 워치포인트 각각에 적용하는 전역 플래그와, 각각의 개별적인 워치포인트에 적용하는 복수의 개별 플래그 중에서 한 개로 설정되는 데이터 처리장치.
  12. 벡터 로드 명령의 비추론적 실행에 응답하여, 메모리의 메모리 어드레스 위치로부터 벡터 레지스터의 성분으로 판독된 데이터 값의 적어도 한 개의 우발적 로드를 행하는 벡터 로드수단과,
    상기 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 장애 검출수단과,
    상기 벡터 로드수단 및 상기 장애 검출수단에 접속되어, 소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제하는 우발적 로드 억제수단을 구비한 데이터 처리장치.
  13. 벡터 로드 명령의 비추론적 실행에 응답하여, 메모리의 메모리 어드레스 위치로부터 벡터 레지스터의 성분으로 판독된 데이터 값의 적어도 한 개의 우발적 로드를 행하는 단계와,
    상기 우발적 로드가 장애 발생 우발적 로드인지 장애가 없는 우발적 로드인지 검출하는 단계와,
    소정의 기준에 부합하는 장애가 없는 우발적 로드를 검출 및 억제하는 단계를 포함하는 데이터 처리방법.
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