KR20180033386A - 인터페이스 보드 및 이를 이용한 표시장치 - Google Patents

인터페이스 보드 및 이를 이용한 표시장치 Download PDF

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Abstract

본 발명은 외부 수신부 및 FPGA부를 포함하는 인터페이스 보드를 제공한다. 외부 수신부는 외부 장치의 한 개의 채널에 연결되고 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호와 데이터신호를 추출하여 출력한다. FPGA부는 외부 수신부로부터 출력된 클록신호를 기반으로 동작하고, 외부 장치의 남은 채널에 연결되고 외부 장치의 남은 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력한다.

Description

인터페이스 보드 및 이를 이용한 표시장치{Interface Board and Display Device using the same}
본 발명은 인터페이스 보드 및 이를 이용한 표시장치에 관한 것이다.
공정 기술과 구동 회로 기술의 발달에 힘입어 표시장치는 고해상도 대화면으로 구현되고 있다. UHD(Ultra High Definition)는 3840*2160 = 830 만개의 픽셀수를 가진다. UHD의 픽셀 수는 FHD(Full High Definition)(1920*1080)의 픽셀 수 207만개 보다 대략 4 배 많다. 따라서, UHD는 FHD에 비해 더 정밀하게 입력 영상을 재현하여 보다 선명하고 부드러운 화질을 구현할 수 있다. 픽셀(Pixel)은 컴퓨터 디스플레이 또는 컴퓨터 이미지를 구성하는 최소 단위의 점(dot)을 의미한다. 픽셀 수는 PPI(Pixels Per Inch)를 의미한다.
HD의 해상도를 2K, 4K, 8K 등 “K”로 표현하기도 한다. 여기서, K는 디지털 시네마 표준 규격으로 ‘Kilo’즉 1,000을 의미한다. 예들 들어, 가로 픽셀 수 기준으로, 2K는 2,000 픽셀 수를 4K는 4,000 개의 픽셀 수를 의미한다. 2048*1080 해상도의 2K는 FHD의 해상도인 1920*1080과 거의 비슷하지만 2K는 방송, 영화 분야에서 주로 사용된다. 4096*2160 해상도를 가리키는 4K는 FHD의 네 배라고 해서 QFHD(Quad Full High Definition) 또는 FHD와 전혀 다른 차원의 고화질이라고 해서 UD(Ultra Definition), UHD(Ultra High Definition)로 불리기도 한다.
UHD 해상도를 갖는 표시장치의 픽셀 어레이에서 데이터라인의 개수는 3840*3 = 11,520 개이고, 게이트라인의 개수는 2160 개이다. 3840*3에서 3은 1 개의 픽셀이 RGB 3 개의 서브 픽셀을 포함한 경우이다. 데이터라인들을 구동하기 위한
데이터 구동부를 720 개의 채널 수를 가지는 소스 드라이브 IC(Integrated Circuit)로 선택하면 대략 16 개가 필요하다. 소스 드라이브 IC에서 하나의 채널은 하나의 데이터라인에 연결되고, 그 데이터라인은 픽셀 어레이의 매 라인(row line) 마다 하나의 서브 픽셀에 연결된다.
표시장치는 고품위의 화질을 구현하기 위하여 고해상도, 컬러 뎁쓰(Color Depth) 확장, 고 배속 구동 등으로 인하여 데이터 전송양이 증가하고 있다. 데이터 전송양이 증가할수록 장치들 간의 클록 주파수, 데이터 전송률, 대역폭(bandwidth)이 증가한다.
표시장치에서 장치들 사이에 데이터 전송을 위한 대표적인 인터페이스 방식은 LVDS(Low-Voltage Differential Signaling) 인터페이스이다. 그런데 LVDS 인터페이스는 데이터신호의 전송양 증가에 적절히 대응할 수 없다. 이 때문에, UHD 해상도 이상의 표시장치를 구현하기 위해서는 데이터신호의 전송양의 증가분과 더불어 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴할 수 있는 인터페이스 보드의 개발이 필요한 실정이다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 장치의 구성을 최소화하면서 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴할 수 있는 인터페이스 보드와 이를 이용한 고해상도 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 외부 수신부 및 FPGA부를 포함하는 인터페이스 보드를 제공한다. 외부 수신부는 외부 장치의 한 개의 채널에 연결되고 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호와 데이터신호를 추출하여 출력한다. FPGA부는 외부 수신부로부터 출력된 클록신호를 기반으로 동작하고, 외부 장치의 남은 채널에 연결되고 외부 장치의 남은 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력한다.
FPGA부는 외부 수신부로부터 출력된 제2전송 체계의 클록신호 및 데이터신호를 수신하여 제3전송 체계로 변환하고 변환된 클록신호 및 데이터신호를 자신의 내부 장치에 전달하는 제1내부 수신부와, 외부 장치의 남은 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 수신하여 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부를 포함할 수 있다.
FPGA부는 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와, 데이터 변환부로부터 출력된 제3전송 체계의 전송데이터신호와 제1내부 수신부로부터 출력된 데이터신호를 정렬하는 데이터 정렬부를 포함할 수 있다.
다른 측면에서 본 발명은 영상 공급부, 인터페이스 보드, 다수의 타이밍 제어부 및 표시 패널을 포함하는 표시장치를 제공한다. 영상 공급부는 전송데이터신호를 출력한다. 인터페이스 보드는 영상 공급부의 한 개의 채널에 연결되고 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호와 데이터신호를 추출하여 출력하는 외부 수신부와, 외부 수신부로부터 출력된 클록신호를 기반으로 동작하고, 영상 공급부의 남은 채널에 연결되고 영상 공급부의 남은 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 FPGA부를 포함한다. 다수의 타이밍 제어부는 인터페이스 보드로부터 출력된 제3전송 체계의 전송데이터신호를 공급받는다. 표시 패널은 다수의 타이밍 제어부로부터 각각 출력된 전송데이터신호를 기반으로 영상을 표시한다.
FPGA부는 외부 수신부로부터 출력된 제2전송 체계의 클록신호 및 데이터신호를 수신하여 제3전송 체계로 변환하고 변환된 클록신호 및 데이터신호를 자신의 내부 장치에 전달하는 제1내부 수신부와, 영상 공급부의 남은 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 수신하여 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부와, 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와, 데이터 변환부로부터 출력된 제3전송 체계의 전송데이터신호와 제1내부 수신부로부터 출력된 데이터신호를 정렬하는 데이터 정렬부를 포함할 수 있다.
또 다른 측면에서 본 발명은 스위치부, 외부 수신부 및 FPGA부를 포함하는 인터페이스 보드를 제공한다. 스위치부는 외부 장치의 한 개의 채널에 연결되고 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 적어도 두 개로 복사하여 출력한다. 외부 수신부는 스위치부의 제1출력단에 연결되고 제1출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 복사된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호를 추출하여 출력한다. FPGA부는 외부 수신부로부터 출력된 클록신호를 기반으로 동작하고, 스위치부의 제2출력단과 외부 장치의 남은 채널에 연결되고 제2출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 외부 장치의 남은 채널로부터 제1전송 체계의 전송데이터신호를 수신하고 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력한다.
FPGA부는 외부 수신부로부터 출력된 제2전송 체계의 클록신호를 수신하여 제3전송 체계로 변환하고 변환된 클록신호를 자신의 내부 장치에 전달하는 제1내부 수신부와, 스위치부의 제2출력단과 외부 장치의 남은 채널로부터 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부를 포함할 수 있다.
FPGA부는 제2내부 수신부로부터 출력된 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와, 데이터 변환부로부터 출력된 제3전송 체계의 전송데이터신호를 정렬하는 데이터 정렬부를 포함할 수 있다.
또 다른 측면에서 본 발명은 영상 공급부, 인터페이스 보드, 다수의 타이밍 제어부 및 표시 패널을 포함하는 표시장치를 제공한다.
영상 공급부는 전송데이터신호를 출력한다. 인터페이스 보드는 영상 공급부의 한 개의 채널에 연결되고 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 적어도 두 개로 복사하여 출력하는 스위치부와, 스위치부의 제1출력단에 연결되고 제1출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 복사된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호를 추출하여 출력하는 외부 수신부와, 외부 수신부로부터 출력된 제1클록신호를 기반으로 동작하고, 스위치부의 제2출력단과 영상 공급부의 남은 채널에 연결되고 제2출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 영상 공급부의 남은 채널로부터 제1전송 체계의 전송데이터신호를 수신하고 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 FPGA부를 포함한다. 다수의 타이밍 제어부는 인터페이스 보드로부터 출력된 상기 제3전송 체계의 전송데이터신호를 공급받는다. 표시 패널은 다수의 타이밍 제어부로부터 각각 출력된 전송데이터신호를 기반으로 영상을 표시한다.
FPGA부는 외부 수신부로부터 출력된 제2전송 체계의 클록신호를 수신하여 제3전송 체계로 변환하고 변환된 클록신호를 자신의 내부 장치에 전달하는 제1내부 수신부와, 스위치부의 제2출력단과 영상 공급부의 남은 채널로부터 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부와, 제2내부 수신부로부터 출력된 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와, 데이터 변환부로부터 출력된 제3전송 체계의 전송데이터신호를 정렬하는 데이터 정렬부를 포함할 수 있다.
본 발명은 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴할 수 있는 인터페이스 보드와 이를 이용한 고해상도 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 인터페이싱 방식에 최적화된 장점을 누리면서도 장치의 구성을 최소화할 수 있는 인터페이스 보드를 제공하는 효과가 있다.
도 1은 일반적인 유기발광표시장치의 구성을 설명하기 위한 블록도.
도 2는 본 발명의 제1실시예에 따른 고해상도 유기발광표시장치의 주요 구성을 설명하기 위한 블록도.
도 3은 제1실험예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도.
도 4는 제1실험예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도.
도 5는 제1실시예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도.
도 6은 데이터 정렬부의 기능을 설명하기 위한 도면.
도 7은 인터페이스 보드의 데이터 변환 체계를 보여주는 도면.
도 8은 외부 수신부와의 연결을 위한 FPGA부의 핀 할당 예시도.
도 9는 제2실시예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도.
도 10은 데이터 정렬부의 기능을 설명하기 위한 도면.
도 11은 인터페이스 보드의 데이터 변환 체계를 보여주는 도면.
도 12는 외부 수신부와의 연결을 위한 FPGA부의 핀 할당 예시도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
이하의 데이터 통신 관련 설명에서 설명되는 채널은 동일한 신호가 상반된 극성으로 전송되는 두 개의 신호라인으로서 레인(lane) 또는 쌍(pair)으로 명명되기도 한다. 신호라인은 데이터, 클록 등의 신호가 직렬로 전송되는 하나의 물리적 전송 통로를 의미한다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광표시장치(Organic Light Emitting Display, OLED) 등의 표시장치로 구현될 수 있다. 이하의 실시예에서, 표시장치의 일 예로 유기발광표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다.
도 1은 일반적인 유기발광표시장치의 구성을 설명하기 위한 블록도이고, 도 2는 본 발명의 제1실시예에 따른 고해상도 유기발광표시장치의 주요 구성을 설명하기 위한 블록도이다.
도 1에 도시된 바와 같이, 일반적인 유기발광표시장치는 타이밍 제어부(120), 데이터 구동부(130), 게이트 구동부(140) 및 표시 패널(150)이 포함된다.
타이밍 제어부(120)는 외부 장치로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클록신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
게이트 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트신호(또는 스캔신호)를 출력한다. 게이트 구동부(140)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호(또는 스캔신호)를 출력한다. 게이트 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)의 비표시영역 상에 게이트인패널(Gate In Panel) 방식으로 형성(박막 형태로 형성)된다.
표시 패널(150)은 데이터 구동부(130) 및 게이트 구동부(140)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다.
앞서 설명한 일반적인 유기발광표시장치는 표시 패널(150)의 해상도를 UHD(Ultra High Definition) 이상으로 높여 고해상도로 구현할 수 있다. 고해상도 유기발광표시장치는 데이터 전송양의 증가분과 더불어 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴하기 위한 인터페이스 보드가 필요하다.
도 2에 도시된 바와 같이, 고해상도 유기발광표시장치는 4K의 표시 패널(150) 4개를 붙여 놓은 것과 같다. 장치의 구성이나 구동 방식에 따라 차이가 있을 수 있지만, 도시된 표시 패널(150)을 구동하기 위해서는 외부로부터 입력된 데이터신호를 고해상도에 맞게 업스케일링을 해야 한다. 그리고 업스케일링된 많은 양의 데이터신호를 데이터 구동부들(데이터 구동부들은 설명의 편의상 생략함)을 통해 표시 패널(150)에 공급하기 위해서는 대략 4개의 타이밍 제어부(120a ~ 120d)를 구비해야 한다.
그러나 독립된 4개의 타이밍 제어부(120a ~ 120d)는 외부로부터 입력된 데이터신호를 고해상도에 맞게 업스케일링 및 분배 처리하기 어렵다. 또한, 타이밍 제어부는 각기 전송데이터신호의 전송량이 한정되어 있기 때문에 이점 또한 고려해야 한다.
위와 같은 이유로 영상 공급부(110)로부터 출력된 데이터신호(DATA) 등을 고해상도에 맞게 업스케일링 및 다수의 타이밍 제어부(120a ~ 120d)에 분배하기 위해서는 도시된 바와 같은 인터페이스 보드(170)가 필요하다.
한편, FHD(Full High Definition) 해상도를 갖는 10 비트 컬러 뎁스(bit Color Depth)의 120Hz 표시 패널에, LVDS(Low-Voltage Differential Signaling) 인터페이스를 채택하는 경우에 24 쌍(Pair) 48 개의 신호라인이 필요하다. LVDS 인터페이스는 데이터신호와 함께 클록신호도 전송한다. 따라서, LVDS 인터페이스에서는 전송데이터의 전송양이 많아질수록 클록 주파수도 높게 되어 EMI(Electromagnetic interference) 제어가 필요하다.
LVDS 인터페이스 규격에 의하면 그라운드(GND)에서 1.2V의 전압을 중심으로 변화하는 신호를 전송해야 한다. LSI(Large Scale Integration)의 미세화 공정 구현으로 인하여 LVDS 인터페이스에서 요구되는 신호 전압의 규격이 LSI 설계상의 큰 제한을 가져오게 되었다. 이러한 상황에서 DVI(Digital Video Interface)와 HDMI(High Definition Multimedia Interface), DisplayPort 등과 같은 인터페이스 가 제안되어 실용화되었다.
DVI와 HDMI는 스큐(Skew) 조정 기능이 있고, HDMI에는 컨텐츠 보호기능으로 HDCP(High-bandwidth digital Content Protection)가 내장되어 있기 때문에 기기 간 영상 신호 전송에 많은 장점이 있지만, 라이센스 비용이 필요하고 기기 내부의 영상신호 전송으로는 기능이 과도하고 소비전력이 큰 단점도 있다.
DisplayPort는 VESA(Video Electronics Standards Association)에서 LVDS를 대체할 수 있는 사양으로 규격화되었다. DisplayPort는 HDMI와 마찬가지로 기기 간 전송을 고려하여 HDCP가 내장되어 있어 기능이 과도하며 소비전력 증대 문제가 있고, 전송 속도가 고정되어 저주파수로 신호를 전송할 때 손실이 발생하고 수신측에서 클록을 재생할 필요가 있다.
V-by-One 인터페이스는 THine Electronics사에 의해 개발되었다. V-by-one 인터페이스는 이퀄라이저 기능의 도입으로 인하여 기존 LVDS 인터페이스와 비교할 때 신호 전송 품질이 향상되었고, 최대 1Pair당 3.75Gbps의 고속 데이터 전송을 실현하였다. V-by-one 인터페이스는 CDR(Clock Data Recovery) 적용으로 인하여 LVDS 인터페이스의 클록 전송에서 초래되는 스큐(Skew) 조정 문제를 해결하였다. 그리고 V-by-one 인터페이스는 LVDS에서 반드시 필요하였던 클록 전송이 없기 때문에 클록 전송으로 인한 EMI 노이즈를 줄일 수 있다. 이러한 V-by-one 인터페이스는 전송데이터의 양이 증가되고 고배속 구동에 효과적으로 대응할 수 있다.
V-by-One 인터페이스는 위와 같은 장점이 있기 때문에, 이하의 실시예에서는 영상 공급부(110)와 인터페이스 보드(170)가 V-by-One으로 전송데이터신호를 송수신하는 것을 일례로 하지만, 본 발명은 이에 한정되지 않는다.
본 출원인은 고해상도 유기발광표시장치에 적합한 인터페이스 보드(170)의 개발을 위해 FPGA(Field-Programmable Gate Array)를 기반으로 실험을 한 바 있다. 그런데 실험예들에 따른 인터페이스 보드는 다음과 같은 문제가 나타났다.
도 3은 제1실험예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도이고, 도 4는 제1실험예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도이다.
도 3에 도시된 바와 같이, 제1실험예에 따른 인터페이스 보드(170)는 외부 수신부(30, external Rx)와 FPGA부(40, FPGA)를 포함한다. 외부 수신부(30)는 영상 공급부(110)로부터 출력된 V-by-One 체계(제1전송 체계)의 전송데이터신호를 수신하고 이를 LVDS 체계(제2전송 체계)로 변환하여 출력하는 역할을 한다. 영상 공급부(110)는 내부 또는 외부에 마련된 송신부(115, Tx)를 통해 V-by-One 체계의 전송데이터신호를 송신한다.
FPGA부(40)는 외부 수신부(30)로부터 출력된 전송데이터신호를 업스케일링(Upscaling)하여 출력하는 역할을 한다. 예컨대, FPGA부(40)는 원본 HD(1280 × 720) 전송데이터신호를 4K UHD(3840 x 2160) 이상의 전송데이터신호로 업스케일링하는 등 입력된 전송데이터신호를 표시 패널이 지원하는 고해상도에 맞는 전송데이터신호로 변환하는 역할을 할 수 있으나 이에 한정되지 않는다.
그런데 제1실험예에 따른 인터페이스 보드(170)는 영상 공급부(110)의 모든 채널(Channel[0] ~ Channel[N])과 외부 수신부(30)의 채널을 대응시켜야 한다. 즉, 송신부(115)의 전 채널(Channel[0] ~ Channel[N])에 대응하는 채널의 개수를 갖는 장치(예: IC)로 외부 수신부(30)를 구성해야 한다. 그리고 FPGA부(40)의 입출력 단자(I/O) 또한 송신부(115)의 전 채널(Channel[0] ~ Channel[N])에 대응하는 채널의 개수로 할당해야 한다.
제1실험예에 따른 인터페이스 보드(170)는 외부 수신부(30)의 사용으로 송신단과 수신단 간의 정확한 특성화(임피던스 매칭 등)가 가능하다. 하지만, 제1실험예에 따른 인터페이스 보드(170)는 외부 수신부(30) 및 FPGA부(40)의 채널 개수 증가로 인하여 장치 구현시 제조 비용이 증가하는 문제를 야기하는 것으로 나타났다.
도 4에 도시된 바와 같이, 제2실험예에 따른 인터페이스 보드(170)는 FPGA부(40)와 내부 수신부(44)를 포함한다. 내부 수신부(44)는 FPGA부(40)의 내부에 마련된다. 내부 수신부(44)는 영상 공급부(110)로부터 출력된 V-by-One 체계의 전송데이터신호를 수신하고 이를 LVDS 체계로 변환하는 역할을 하도록 구현된다.
FPGA부(40)는 내부 수신부(30)로부터 출력된 전송데이터신호를 업스케일링(Upscaling)하여 출력하는 역할을 한다. 예컨대, FPGA부(40)는 원본 HD(1280 × 720) 전송데이터신호를 4K UHD(3840 x 2160) 이상의 전송데이터신호로 업스케일링하는 등 입력된 전송데이터신호를 표시 패널이 지원하는 고해상도에 맞는 전송데이터신호로 변환하는 역할을 할 수 있으나 이에 한정되지 않는다.
그런데 제2실험예에 따른 인터페이스 보드(170)는 내부 수신부(30)(예: Ethernet MAC Blocks 등과 같은 통신포트)를 사용하기 위한 FPGA부(40)에 대한 특성화 과정(FPGA Factory에서 interfacing 방식의 characterizing)이 필요하다.
제2실험예에 따른 인터페이스 보드(170)는 내부 수신부(30)의 사용으로 비교적 단순한 보드의 구현이 가능하다. 하지만, 제2실험예에 따른 인터페이스 보드(170)는 내부 수신부(30) 사용을 위해 FPGA부(40)의 특성화 과정을 거쳤다 하더라도 자체적으로 지원되는 주파수 스펙(Spec) 범위가 매우 한정되기 때문에 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴하기 어려워 양산성이 떨어지는 것으로 나타났다.
위와 같이 실험예들은 FPGA를 사용한 인터페이스 보드 구현 시, 고해상도 지원이 가능한 양산 스펙을 확보하면서 제조 비용(Cost)을 절감할 수 있는 구성을 갖도록 개선이 필요하다.
<제1실시예>
도 5는 제1실시예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도이고, 도 6은 데이터 정렬부의 기능을 설명하기 위한 도면이며, 도 7은 인터페이스 보드의 데이터 변환 체계를 보여주는 도면이고, 도 8은 외부 수신부와의 연결을 위한 FPGA부의 핀 할당 예시도이다.
도 5 내지 도 8에 도시된 바와 같이, 제1실시예에 따른 인터페이스 보드(170)는 외부 수신부(30, external Rx)와 FPGA부(40, FPGA)를 포함한다. 외부 수신부(30)는 영상 공급부(110)로부터 출력된 V-by-One 체계의 전송데이터신호를 수신하고 이를 LVDS 체계로 변환하여 출력하는 역할을 한다. 영상 공급부(110)는 내부 또는 외부에 마련된 송신부(115, Tx)를 통해 V-by-One 체계의 전송데이터신호를 송신한다.
외부 수신부(30)는 영상 공급부(110)의 한 개의 채널로부터 출력된 전송데이터신호를 수신한다. 예컨대, 외부 수신부(30)는 영상 공급부(110)의 첫번째 채널(Channel[0])로부터 출력된 V-by-One 체계의 전송데이터신호를 수신하고 이를 LVDS 체계로 변환하고 이로부터 클록신호(Clock)와 데이터신호(Data)를 추출한다.
외부 수신부(30)는 위와 같은 기능을 수행하기 위해, 외부로부터 수신된 전송데이터신호를 샘플링하는 샘플&홀드, 자체 클록신호를 생성하는 PLL(phase lock loop), 전송데이터신호를 직렬화하는 데이터 시리얼라이저(Data Serializer) 등을 포함할 수 있으나 이에 한정되지 않는다.
외부 수신부(30)는 클록신호를 생성하는 PLL(phase lock loop)이 존재하고, 이는 외부로부터 입력된 신호(사용자의 필요)에 대응하여 주파수를 다양하게 변경할 수 있다. 그러므로 외부 수신부(30)는 클록신호(Clock)의 주파수 스펙(Spec) 범위를 넓게 설정할 수 있는 이점을 제공할 수 있다.
한편, LVDS 체계는 서로 다른 2개의 낮은 전압을 이용하므로 2개의 신호라인(예: D0+, D)-)이 한 쌍을 이루게 된다. 그리고 한 쌍의 신호라인을 통해 전송되는 데이터신호 내에는 클록신호(Clock)와 데이터신호(Data)가 포함된다. 따라서, 도 5에서는 한 쌍의 신호라인에 클록신호(Clock)와 데이터신호(Data)가 구분되어 출력되는 것으로 도시되어 있으나 이는 한 쌍의 신호라인을 통해 전송되는 신호의 구성과 이들이 각기 분리되어 다른 용도로 사용됨을 보여주기 위해 표현한 것으로 이해해야 한다.
FPGA부(40)는 영상 공급부(110)로부터 출력된 전송데이터신호를 업스케일링(Upscaling)하여 출력하는 역할을 한다. 예컨대, FPGA부(40)는 원본 HD(1280 × 720) 전송데이터신호를 4K UHD(3840 x 2160) 이상의 전송데이터신호로 업스케일링하는 등 입력된 전송데이터신호를 표시 패널이 지원하는 고해상도에 맞는 전송데이터신호로 변환하는 역할을 할 수 있으나 이에 한정되지 않는다. FPGA부(40)는 외부 수신부(30)로부터 출력된 클록신호(Clock)를 기반으로 동작한다. 때문에 FPGA부(40)는 외부 수신부(30)와 동일한 동작특성을 가질 수 있다.
FPGA부(40)는 제1내부 수신부(41, LVDS Rx), 제2내부 수신부(42, PHY), 데이터 변환부(43, interfacing L2) 및 데이터 정렬부(45, Alignment FIFO) 등을 포함한다. 기타 제어 로직부(Control Logic) 등은 인터페이스와 무관하므로 생략한다.
제1내부 수신부(41)는 FPGA부(40)의 내부에 마련된 데이터 통신 수신부이다. 제1내부 수신부(41)는 외부 수신부(30)로부터 출력된 LVDS 체계의 데이터신호(Data) 및 클록신호(Clock)를 TTL(Transistor-Transistor Logic) 체계(제3전송 체계)로 변환한다.
제1내부 수신부(41)는 외부 수신부(30)로부터 출력된 데이터신호(Data)를 TTL 체계로 변환하여 데이터 정렬부(45)에 전달한다. 데이터신호(Data) 외에 나머지 클록신호(Clock)는 FPGA부(40)의 내부에서 활용 수 있는 레퍼런스 클록신호(Reference Clock)로 사용한다. FPGA부(40)는 제1내부 수신부(41)로부터 전달된 레퍼런스 클록신호(Reference Clock)를 내부 장치(IP)의 구동에 필요한 클록신호로 이용하거나 내부 클록신호를 복원하기 위한 용도로 사용할 수 있다.
제1내부 수신부(41)는 외부 수신부(30)로부터 클록신호(Clock)와 더불어 데이터신호(Data)를 함께 전달받는다. 이 때문에, FPGA부(40)에서는 도 8과 같이 총 8핀의 입출력 단자(I/O)를 할당해야 제1내부 수신부(41)를 위와 같은 조건으로 사용할 수 있게 된다.
제2내부 수신부(42)는 FPGA부(40)의 내부에 마련된 데이터 통신 수신부이다. 제2내부 수신부(42)는 영상 공급부(110)의 남은 채널(Channel[1]~Channel[N])의 개수에 대응하는 채널을 갖는다. 제2내부 수신부(42)는 영상 공급부(110)의 남은 채널로부터 출력된 V-by-One 체계의 전송데이터신호를 병렬화고 TTL 체계로 변환한다. 즉, 제2내부 수신부(42)는 외부로부터 입력된 직렬전송 체계의 전송데이터신호를 병렬전송 체계의 전송데이터신호로 바꾸어 주는 역할을 한다. 제2내부 수신부(42)에 의해 변환된 전송데이터신호는 데이터 변환부(43)로 전달된다.
데이터 변환부(43)는 제2내부 수신부(42)로부터 출력된 TTL 체계의 전송데이터신호를 FPGA부(40)의 후단에 연결된 장치(예: 타이밍 제어부)에서 사용할 수 있도록 복호화하는 역할을 한다. 데이터 변환부(43)는 병렬로 변환되고 복호화된 TTL 체계의 전송데이터신호를 데이터 정렬부(45)에 전달한다.
데이터 정렬부(45)는 데이터 변환부(43)로부터 출력된 TTL 체계의 전송데이터신호와 제1내부 수신부(41)로부터 출력된 TTL 체계의 전송데이터신호를 정렬하는 역할을 한다. 데이터 변환부(43)로부터 출력된 TTL 체계의 전송데이터신호는 병렬화되었지만 이들을 후단에 연결된 장치에 균일하게 출력하기 위한 정렬이 필요하다. 데이터 정렬부(45)는 도 6과 같이 병렬화 시 틀어진 전송데이터신호를 정렬한다.
이상의 인터페이스 보드(170)는 도 7과 같이 영상 공급부(110)의 한 개의 채널(CH*1)로부터 출력된 V-by-One 체계의 전송데이터신호만 FPGA부(40)의 외부에서 LVDS 체계로 변환하고 나머지 채널들(CH*m, m은 2 이상 정수)로부터 출력된 V-by-One 체계의 전송데이터신호는 FPGA부(40)의 내부에서 TTL 체계로 변환하는 것을 일례로 하였으나 본 발명은 이에 한정되지 않는다.
제1실시예와 같이 구성된 인터페이스 보드(170)는 최소 1개의 채널만 인터페이싱(Interfacing) 방식에 최적화된 외부 수신부(30)를 연결하여 클록신호(Clock)를 복원한다. 그리고 복원된 클록신호(Clock)를 사용하여 FPGA부(40)의 내부 장치의 구동에 필요한 레퍼런스 클록신호(Reference Clock)으로 사용한다.
이와 같이, 제1실시예는 주파수 스펙(Spec) 범위가 넓기 때문에 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴할 수 있는 인터페이스 보드를 제공할 수 있다. 또한, 제1실시예는 영상 공급부(110)의 최소 1개의 채널에 외부 수신부(30)를 연결하여 인터페이싱 방식에 최적화된 장점을 누리면서도 장치의 구성을 최소화할 수 있다. 이 밖에, 제1실시예는 클록신호(Clock)를 복원하여 사용하는 것 외에도 데이터신호(Data) 또한 활용 가능한 이점이 있다.
<제2실시예>
도 9는 제2실시예에 따른 인터페이스 보드를 개략적으로 나타낸 블록도이고, 도 10은 데이터 정렬부의 기능을 설명하기 위한 도면이며, 도 11은 인터페이스 보드의 데이터 변환 체계를 보여주는 도면이고, 도 12는 외부 수신부와의 연결을 위한 FPGA부의 핀 할당 예시도이다.
도 9 내지 도 12에 도시된 바와 같이, 제2실시예에 따른 인터페이스 보드(170)는 스위치부(50, Cross-point switch), 외부 수신부(30, external Rx) 및 FPGA부(40, FPGA)를 포함한다.
스위치부(50)는 영상 공급부(110)의 한 개의 채널로부터 출력된 전송데이터신호를 수신하고 이를 적어도 두 개로 복사(duplicate)하여 출력하는 역할을 한다. 예컨대, 스위치부(50)는 영상 공급부(110)의 첫번째 채널(Channel[0])로부터 출력된 V-by-One 체계(제1전송 체계)의 전송데이터신호를 수신하고 이를 두 개의 동일한 신호로 복사하여 출력한다. 스위치부(50)는 첫번째 채널(Channel[0])로부터 출력된 V-by-One 체계(제1전송 체계)의 전송데이터신호를 복사하여 하나는 자신의 제1출력단을 통해 출력하여 외부 수신부(30)에 전달하고 남은 하나는 자신의 제2출력단을 통해 출력하여 FPGA부(40)의 제2내부 수신부(42)에 전달한다.
외부 수신부(30)는 스위치부(50)로부터 출력된 첫번째 채널(Channel[0])로부터 출력된 V-by-One 체계(제1전송 체계)의 전송데이터신호를 수신하고 이를 LVDS 체계(제2전송 체계)로 변환하여 출력하는 역할을 한다. 외부 수신부(30)는 수신된 첫번째 채널(Channel[0])로부터 출력된 V-by-One 체계(제1전송 체계)의 전송데이터신호에서 클록신호(Clock)만 추출하여 출력한다. 영상 공급부(110)는 내부 또는 외부에 마련된 송신부(115, Tx)를 통해 V-by-One 체계의 전송데이터신호를 송신한다.
외부 수신부(30)는 위와 같은 기능을 수행하기 위해, 외부로부터 수신된 클록신호를 샘플링하는 샘플&홀드, 자체 클록신호를 생성하는 PLL(phase lock loop) 등을 포함할 수 있으나 이에 한정되지 않는다.
외부 수신부(30)는 클록신호를 생성하는 PLL(phase lock loop)이 존재하고, 이는 외부로부터 입력된 신호(사용자의 필요)에 대응하여 주파수를 다양하게 변경할 수 있다. 그러므로 외부 수신부(30)는 클록신호(Clock)의 주파수 스펙(Spec) 범위를 넓게 설정할 수 있는 이점을 제공할 수 있다.
FPGA부(40)는 영상 공급부(110)로부터 출력된 전송데이터신호를 업스케일링(Upscaling)하여 출력하는 역할을 한다. 예컨대, FPGA부(40)는 원본 HD(1280 × 720) 전송데이터신호를 4K UHD(3840 x 2160) 이상의 전송데이터신호로 업스케일링하는 등 입력된 전송데이터신호를 표시 패널이 지원하는 고해상도에 맞는 전송데이터신호로 변환하는 역할을 할 수 있으나 이에 한정되지 않는다. FPGA부(40)는 외부 수신부(30)로부터 출력된 클록신호(Clock)를 기반으로 동작한다. 때문에 FPGA부(40)는 외부 수신부(30)와 동일한 동작특성을 가질 수 있다.
FPGA부(40)는 제1내부 수신부(41, LVDS Rx), 제2내부 수신부(42, PHY), 데이터 변환부(43, interfacing L2) 및 데이터 정렬부(45, Alignment FIFO) 등을 포함한다. 기타 제어 로직부(Control Logic) 등은 인터페이스와 무관하므로 생략한다.
제1내부 수신부(41)는 FPGA부(40)의 내부에 마련된 데이터 통신 수신부이다. 제1내부 수신부(41)는 외부 수신부(30)로부터 출력된 LVDS 체계의 클록신호(Clock)를 TTL(Transistor-Transistor Logic) 체계(제3전송 체계)로 변환한다.
제1내부 수신부(41)로부터 출력된 클록신호(Clock)는 FPGA부(40)의 내부에서 활용 수 있는 레퍼런스 클록신호(Reference Clock)로 사용한다. FPGA부(40)는 제1내부 수신부(41)로부터 전달된 레퍼런스 클록신호(Reference Clock)를 내부 장치(IP)의 구동에 필요한 클록신호로 이용하거나 내부 클록신호를 복원하기 위한 용도로 사용할 수 있다.
제1내부 수신부(41)는 외부 수신부(30)로부터 클록신호(Clock)만 전달받는다. 이 때문에, FPGA부(40)에서는 도 12와 같이 총 2핀의 입출력 단자(I/O)만 할당하면 제1내부 수신부(41)를 위와 같은 조건으로 사용할 수 있게 된다. 즉, 제2실시예는 제1실시예 대비 총 6핀의 입출력 단자(I/O)를 다른 용도로 사용할 수 있게 된다.
제2내부 수신부(42)는 FPGA부(40)의 내부에 마련된 데이터 통신 수신부이다. 제2내부 수신부(42)는 영상 공급부(110)의 모든 채널(Channel[0]~Channel[N])의 개수에 대응하는 채널을 갖는다. 제2내부 수신부(42)는 영상 공급부(110)의 모든 채널로부터 출력된 V-by-One 체계의 전송데이터신호를 병렬화고 TTL 체계로 변환한다. 즉, 제2내부 수신부(42)는 외부로부터 입력된 직렬전송 체계의 전송데이터신호를 병렬전송 체계의 전송데이터신호로 바꾸어 주는 역할을 한다. 제2내부 수신부(42)에 의해 변환된 전송데이터신호는 데이터 변환부(43)로 전달된다.
한편, 제2내부 수신부(42)는 스위치부(50)의 사용 및 기능으로 인하여, 영상 공급부(110)의 첫번째 채널(Channel[0])로부터 출력된 V-by-One 체계(제1전송 체계)의 전송데이터신호는 물론 남은 채널(Channel[1]~Channel[N])의 전송데이터신호까지 모두 전달받을 수 있다.
데이터 변환부(43)는 제2내부 수신부(42)로부터 출력된 TTL 체계의 전송데이터신호를 FPGA부(40)의 후단에 연결된 장치(예: 타이밍 제어부)에서 사용할 수 있도록 복호화하는 역할을 한다. 데이터 변환부(43)는 병렬로 변환되고 복호화된 TTL 체계의 전송데이터신호를 데이터 정렬부(45)에 전달한다.
데이터 정렬부(45)는 데이터 변환부(43)로부터 출력된 TTL 체계의 전송데이터신호를 정렬한다. 데이터 변환부(43)로부터 출력된 TTL 체계의 전송데이터신호는 병렬화되었지만 이들을 후단에 연결된 장치에 균일하게 출력하기 위한 정렬이 필요할 수 있다. 데이터 정렬부(45)는 도 10과 같이 병렬화 시 틀어진 전송데이터신호를 정렬한다. 데이터 정렬부(45)는 이와 같이 데이터 변환부(43)로부터 출력된 TTL 체계의 전송데이터신호를 정렬하는 역할을 하지만 이는 생략될 수도 있다.
이상의 인터페이스 보드(170)는 도 11과 같이 영상 공급부(110)의 한 개의 채널(CH*1)로부터 출력된 V-by-One 체계의 전송데이터신호만 FPGA부(40)의 외부에서 LVDS 체계로 변환하고 나머지 채널들(CH*m, m은 2 이상 정수)로부터 출력된 V-by-One 체계의 전송데이터신호는 FPGA부(40)의 내부에서 TTL 체계로 변환하는 것을 일례로 하였으나 본 발명은 이에 한정되지 않는다.
제2실시예와 같이 구성된 인터페이스 보드(170)는 최소 1개의 채널만 인터페이싱(Interfacing) 방식에 최적화된 외부 수신부(30)를 연결하여 클록신호(Clock)를 복원한다. 그리고 복원된 클록신호(Clock)를 사용하여 FPGA부(40)의 내부 장치의 구동에 필요한 레퍼런스 클록신호(Reference Clock)으로 사용한다.
이와 같이, 제2실시예는 주파수 스펙(Spec) 범위가 넓기 때문에 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴할 수 있는 인터페이스 보드를 제공할 수 있다. 또한, 제2실시예는 영상 공급부(110)의 최소 1개의 채널에 외부 수신부(30)를 연결하여 인터페이싱 방식에 최적화된 장점을 누리면서도 장치의 구성을 최소화할 수 있다. 이 밖에, 제2실시예는 외부 수신부(30)로부터 복원된 클록신호(Clock)만 전달받기 때문에 제1실시예 대비 입출력 단자(I/O)를 적게 사용하므로 남은 입출력 단자(I/O)를 다른 용도로 활용 가능한 이점이 있다.
이상 본 발명은 장치들 간의 클록 주파수, 데이터 전송률, 대역폭의 증가분 등을 수렴할 수 있는 인터페이스 보드와 이를 이용한 고해상도 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 인터페이싱 방식에 최적화된 장점을 누리면서도 장치의 구성을 최소화할 수 있는 인터페이스 보드를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 공급부 120: 타이밍 제어부
130: 데이터 구동부 140: 게이트 구동부
150: 표시 패널 170: 인터페이스 보드
30: 외부 수신부 40: FPGA부
41: 제1내부 수신부 42:제2내부 수신부
43: 데이터 변환부 45: 데이터 정렬부

Claims (10)

  1. 외부 장치의 한 개의 채널에 연결되고 상기 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호와 데이터신호를 추출하여 출력하는 외부 수신부; 및
    상기 외부 수신부로부터 출력된 클록신호를 기반으로 동작하고, 상기 외부 장치의 남은 채널에 연결되고 상기 외부 장치의 남은 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 FPGA부를 포함하는 인터페이스 보드.
  2. 제1항에 있어서,
    상기 FPGA부는
    상기 외부 수신부로부터 출력된 상기 제2전송 체계의 클록신호 및 데이터신호를 수신하여 상기 제3전송 체계로 변환하고 변환된 클록신호 및 데이터신호를 자신의 내부 장치에 전달하는 제1내부 수신부와,
    상기 외부 장치의 남은 채널을 통해 전송된 상기 제1전송 체계의 전송데이터신호를 수신하여 상기 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부를 포함하는 인터페이스 보드.
  3. 제2항에 있어서,
    상기 FPGA부는
    상기 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와,
    상기 데이터 변환부로부터 출력된 상기 제3전송 체계의 전송데이터신호와 상기 제1내부 수신부로부터 출력된 상기 데이터신호를 정렬하는 데이터 정렬부를 포함하는 인터페이스 보드.
  4. 전송데이터신호를 출력하는 영상 공급부;
    상기 영상 공급부의 한 개의 채널에 연결되고 상기 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호와 데이터신호를 추출하여 출력하는 외부 수신부와, 상기 외부 수신부로부터 출력된 클록신호를 기반으로 동작하고, 상기 영상 공급부의 남은 채널에 연결되고 상기 영상 공급부의 남은 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 FPGA부를 포함하는 인터페이스 보드;
    상기 인터페이스 보드로부터 출력된 상기 제3전송 체계의 전송데이터신호를 공급받는 다수의 타이밍 제어부; 및
    상기 다수의 타이밍 제어부로부터 각각 출력된 전송데이터신호를 기반으로 영상을 표시하는 표시 패널을 포함하는 표시장치.
  5. 제4항에 있어서,
    상기 FPGA부는
    상기 외부 수신부로부터 출력된 상기 제2전송 체계의 클록신호 및 데이터신호를 수신하여 상기 제3전송 체계로 변환하고 변환된 클록신호 및 데이터신호를 자신의 내부 장치에 전달하는 제1내부 수신부와,
    상기 영상 공급부의 남은 채널을 통해 전송된 상기 제1전송 체계의 전송데이터신호를 수신하여 상기 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부와,
    상기 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와,
    상기 데이터 변환부로부터 출력된 상기 제3전송 체계의 전송데이터신호와 상기 제1내부 수신부로부터 출력된 상기 데이터신호를 정렬하는 데이터 정렬부를 포함하는 표시장치.
  6. 외부 장치의 한 개의 채널에 연결되고 상기 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 적어도 두 개로 복사하여 출력하는 스위치부;
    상기 스위치부의 제1출력단에 연결되고 상기 제1출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 상기 복사된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호를 추출하여 출력하는 외부 수신부; 및
    상기 외부 수신부로부터 출력된 상기 제1클록신호를 기반으로 동작하고, 상기 스위치부의 제2출력단과 상기 외부 장치의 남은 채널에 연결되고 상기 제2출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 상기 외부 장치의 남은 채널로부터 제1전송 체계의 전송데이터신호를 수신하고 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 FPGA부를 포함하는 인터페이스 보드.
  7. 제6항에 있어서,
    상기 FPGA부는
    상기 외부 수신부로부터 출력된 상기 제2전송 체계의 클록신호를 수신하여 상기 제3전송 체계로 변환하고 변환된 클록신호를 자신의 내부 장치에 전달하는 제1내부 수신부와,
    상기 스위치부의 제2출력단과 상기 외부 장치의 남은 채널로부터 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부를 포함하는 인터페이스 보드.
  8. 제7항에 있어서,
    상기 FPGA부는
    상기 제2내부 수신부로부터 출력된 상기 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와,
    상기 데이터 변환부로부터 출력된 상기 제3전송 체계의 전송데이터신호를 정렬하는 데이터 정렬부를 포함하는 인터페이스 보드.
  9. 전송데이터신호를 출력하는 영상 공급부;
    영상 공급부의 한 개의 채널에 연결되고 상기 한 개의 채널을 통해 전송된 제1전송 체계의 전송데이터신호를 적어도 두 개로 복사하여 출력하는 스위치부와, 상기 스위치부의 제1출력단에 연결되고 상기 제1출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 상기 복사된 제1전송 체계의 전송데이터신호를 제2전송 체계로 변환함과 더불어 클록신호를 추출하여 출력하는 외부 수신부와, 상기 외부 수신부로부터 출력된 상기 제1클록신호를 기반으로 동작하고, 상기 스위치부의 제2출력단과 상기 영상 공급부의 남은 채널에 연결되고 상기 제2출력단으로부터 복사된 제1전송 체계의 전송데이터신호를 수신하고 상기 영상 공급부의 남은 채널로부터 제1전송 체계의 전송데이터신호를 수신하고 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 FPGA부를 포함하는 인터페이스 보드;
    상기 인터페이스 보드로부터 출력된 상기 제3전송 체계의 전송데이터신호를 공급받는 다수의 타이밍 제어부; 및
    상기 다수의 타이밍 제어부로부터 각각 출력된 전송데이터신호를 기반으로 영상을 표시하는 표시 패널을 포함하는 표시장치.
  10. 제9항에 있어서,
    상기 FPGA부는
    상기 외부 수신부로부터 출력된 상기 제2전송 체계의 클록신호를 수신하여 상기 제3전송 체계로 변환하고 변환된 클록신호를 자신의 내부 장치에 전달하는 제1내부 수신부와,
    상기 스위치부의 제2출력단과 상기 영상 공급부의 남은 채널로부터 수신된 모든 제1전송 체계의 전송데이터신호를 제3전송 체계의 전송데이터신호로 변환하여 출력하는 제2내부 수신부와,
    상기 제2내부 수신부로부터 출력된 상기 제3전송 체계의 전송데이터신호를 복호화하는 데이터 변환부와,
    상기 데이터 변환부로부터 출력된 상기 제3전송 체계의 전송데이터신호를 정렬하는 데이터 정렬부를 포함하는 표시장치.
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