KR20180029244A - 유전체 조성물, 유전체 소자, 전자 부품 및 적층 전자 부품 - Google Patents

Abstract

[문제점] 처리되는 문제는 높은 정격 전압을 갖는 전원 공급 회로에 유리하게 사용되고 DC 바이어스가 인가될 때의 뛰어난 유전율 및 뛰어난 고온 부하 수명을 갖는 유전체 조성물을 제공하고, 또한 이를 포함하는 유전체 소자, 전자 부품 및 적층 전자 부품을 제공하는 데 있다. [해결책] 적어도 Bi, Na, Sr 및 Ti를 함유하는 페로브스카이트 결정 구조를 갖는 유전체 조성물. 상기 유전체 조성물은 Bi 농도가 유전체 조성물 전체의 평균 Bi 농도의 적어도 1.2배인 고-Bi 상을 포함한다.

Description

유전체 조성물, 유전체 소자, 전자 부품 및 적층 전자 부품

본 발명은 페로브스카이트 결정 구조를 포함하고 높은 정격 전압을 갖는 중 전압 및 고 전압 응용들에 대해 유리한 유전체 조성물, 및 또한 이를 포함하는 유전체 소자, 전자 부품 및 적층 전자 부품에 관한 것이다.

최근, 전자 회로들이 더 높은 밀도들에 도달함에 따라 유전체 소자들의 소형화 및 증가된 신뢰성에 대한 요구들이 증가하고 있다. 적층 세라믹 커패시터들과 같은 전자 부품들의 소형화는 증가된 용량 및 더 높은 신뢰성과 함께, 급속히 진행되고 있는 동안에, 그 응용들이 또한 확장되고 있다. 다양한 특성들은 이들 응용들이 확장됨에 따라 요구되고 있다. 주성분으로서 바륨 티타네이트(BaTiO₃)를 갖는 재료들은 유전체 조성물들로서 종래 사용된다.

예를 들어, 자동차 DC-DC 컨버터 또는 AC-DC 인버터와 같은 평활 커패시터 또는 스너버 커패시터는 종종 수 백 볼트의 높은 DC 바이어스가 인가되는 위치(location)에서 사용된다.

따라서, 주성분으로서 BaTi0₃를 갖는 유전체 조성물을 포함하는 유전체 층을 갖는 종래의 전자 부품들에는 높은 DC 바이어스가 인가될 때 유전율에서의 감소가 있다는 문제가 있다. 이러한 문제는 BaTi0₃가 강유전성 재료라는 사실로 인한 것으로서, 유전율은 DC 바이어스가 더 높을수록 감소하는 경향이 있다, 주성분으로서 BaTi0₃를 갖는 유전체 조성물을 포함하는 유전체 층을 갖는 전자 부품들이 높은 DC 바이어스 인가를 수반하는 응용들에 사용되는 경우, 따라서, 그것은 예를 들어 그러한 전자 부품들을 사용하기 위한 방법을 고안할 필요가 있다. 공지된 발명의 일 예에 따르면, 유전율에서의 감소량이 예상되고 복수의 전자 부품들은 필수 커패시턴스 또는 유전율을 유지하기 위해 사용상 병렬로 연결된다.

더욱이, 주성분으로서 BaTi0₃를 갖는 종래의 유전체 조성물에서, 유전체 층에 인가되는 필드 강도는 수 볼트 이하와 같은 낮은 DC 바이어스 하에서 사용되는 동안에 작으므로, 유전체 층들의 두께는 파괴(breakdown)가 발생하지 않는 충분히 얇은 레벨로 설정될 수 있다. 이것은 유전체 층의 파괴의 결과로서 발생하는 단락 결함들과 같은 문제들이 본질적으로 없다는 것을 의미한다. 그러나, 유전체 조성물 자체에 의해 야기되는 절연 저항의 감소들 및 단락 결함들 등은 수 백 볼트 이상의 높은 DC 바이어스 하에서 사용되는 동안에 문제가 된다. 따라서, 유전체 층을 형성하는 유전체 조성물은 매우 신뢰할 수 있을 필요가 있다.

종래 기술에서, 개선된 신뢰성을 갖는 유전체 조성물들이 지르콘산 바륨(barium zirconate)과 같은 상유전체를 첨가함으로써 개발되어왔다. 그러나 훨씬 더 큰 신뢰성이 최근에 바람직하게 되었다.

특허 문서 1은 온도 특성들, 유전율 및 고온 부하 수명이 코어 쉘 구조를 갖는 유전체 세라믹 입자들에서 코어 및 쉘의 표면적 비율에 대해 특정 범위를 설정함으로써 개선되는 적층 세라믹 커패시터를 설명한다.

그러나 고온 부하 수명의 개선은 특허 문서 1에서 설명되는 적층 세라믹 커패시터로 불충분하고 추가 개선들이 요구된다.

더욱이, 아래에 언급되는 특허 문서 2는 강유전성 재료인 BaTi0₃의 B 사이트의 일부가 Zr(BTZ 타입 결정립들)로 치환되는 페로브스카이트 바륨 티타네이트 결정립들을 포함하고, 마찬가지로 페로브스카이트 비스무트 나트륨 티타네이트 결정립들(BNST 타입 결정립들)을 포함하는 유전체 자기(dielectric porcelain)를 설명한다. 그러한 유전체 자기에서, Mg, Mn 및 적어도 하나의 희토류 원소는 BTZ 타입 결정립들과 BNST 타입 결정립들 사이에서 입계상(grain boundary phase)으로 존재한다. 게다가, 유전체 자기는 BTZ 타입 결정립들 및 BNST 타입 결정립들 둘 다의 평균 입자 크기가 0.3 ㎛ 내지 1.0 ㎛인 코어 쉘 구조를 갖는다.

그러나 특허 문서 2에서 설명되는 유전체 자기 및 적층 세라믹 커패시터에서, DC 바이어스에 대한 유전율에서의 큰 감소가 존재하고 유전율은 예를 들어 자동차 DC-DC 컨버터 또는 AC-DC 인버터와 같은 평활 커패시터 또는 스너버 커패시터에서, 고압 하에서의 사용에 대해 적절한 것으로 간주되지 않는다. 따라서, DC 바이어스가 인가될 때 유전율에서의 추가적인 개선이 요구된다.

[종래 기술 문서들]

[특허 문서들]

[특허 문서 1] JP 2000-223351 A

[특허 문서 2] JP 2005-22891 A

위에 개설된 상황을 비추어 볼 때, 본 발명의 목적은 높은 정격 전압을 갖는 전원 공급 회로에서 유리하게 사용되고 DC 바이어스가 인가될 때의 뛰어난 유전율 및 뛰어난 고온 부하 수명을 갖는 유전체 조성물을 제공하고; 또한 이를 포함하는 유전체 소자, 전자 부품 및 적층 전자 부품을 제공하는 데 있다.

상술한 목적을 달성하기 위해, 본 발명에 따른 유전체 조성물은 적어도 Bi, Na, Sr 및 Ti를 함유하는 페로브스카이트 결정 구조를 갖고,

상기 유전체 조성물은 Bi 농도가 유전체 조성물 전체의 평균 Bi 농도의 적어도 1.2배인 고-Bi 상을 포함하는 것을 특징으로 한다.

상술한 구성을 가지는 유전체 조성물은 DC 바이어스가 인가될 때의 뛰어난 유전율 및 뛰어난 고온 부하 수명을 갖는다.

더욱이, 바람직하게는, 0 < α ≤ 0.150이며, 여기서 α는 상기 단면 전체에 대한, 유전체 조성물의 단면에서 고-Bi 상의 표면적 비율이다.

0 < α ≤ 0.150을 설정함으로써, 고온 부하 수명을 추가로 개선하는 것이 가능할 수 있다.

더욱이, 바람직하게는, 0.125 ≤ β ≤ 2.000이며, 여기서 β는 유전체 조성물에서 Sr에 대한 Bi의 몰비이다.

0.125 ≤ β ≤ 2.000이 만족된다는 사실에 의해, 그것은 DC 바이어스가 인가될 때 유전율을 추가로 개선하는 것이 가능하다.

상술한 유전체 조성물은 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg 및 Zn 중에서 선택되는 적어도 하나를 포함하는 것이 바람직하다.

유전체 조성물이 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg 및 Zn 중에서 선택되는 적어도 하나를 포함한다는 사실에 의해, 그것은 DC 바이어스 특성들을 추가로 개선하는 것이 가능하다.

더욱이, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg 및 Zn 중에서 선택되는 적어도 하나의 함유량은 유전체 조성물의 Ti 함유량을 100 몰부로 취할시, 바람직하게는 1 몰부와 15 몰부 사이이다.

La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg 및 Zn 중에서 선택되는 적어도 하나의 함유량을 1 몰부와 15 몰부 사이로 설정함으로써, 그것은 DC 바이어스 특성들을 추가로 개선하는 것이 가능하다.

게다가, 유전체 조성물은 바람직하게는 Li를 포함하며, Li 함유량은 유전체 조성물의 Ti 함유량을 100 몰부로 취할시, 0.1 몰부와 5 몰부 사이이다.

Li 함유량을 0.1 몰부와 5 몰부 사이로 설정함으로써, DC 바이어스가 인가될 때의 유전율과 고온 부하 수명을 동시에 개선하는 것이 가능하다.

본 발명에 따른 유전체 소자는 상술한 유전체 조성물을 구비한다.

본 발명에 따른 전자 부품은 상술한 유전체 조성물을 포함하는 유전체 층을 구비한다.

본 발명에 따른 적층 전자 부품은 상술한 유전체 조성물을 포함하는 유전체 층 및 내부 전극 층을 교대로 적층함으로써 형성되는 적층 부분을 갖는다.

도 1은 본 발명의 실시예의 형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 2는 본 발명의 실시예의 형태에 따른 유전체 조성물의 단면의 예이다.
도 3은 본 발명의 실시예의 형태에 따른 유전체 조성물의 단면의 예이다.

본 발명의 실시예의 형태에 따른 적층 세라믹 커패시터는 도면들을 참조하여 아래에 설명될 것이다. 본 발명에 따른 유전체 조성물은 또한 유전체 소자에 사용될 수 있고, 그것은 또한 단일 플레이트 커패시터와 같은, 적층 세라믹 커패시터 이외의 전자 부품에 사용될 수 있다는 점이 주목되어야 한다.

도 1은 본 발명의 실시예의 형태에 따른 적층 세라믹 커패시터의 개략적인 단면도이다.

도 1에 도시된 바와 같이, 본 발명의 실시예의 형태에 따른 적층 세라믹 커패시터(200)는 유전체 층들(7)과 내부 전극 층들(6A, 6B)이 교대로 스택되는 구조를 갖는 커패시터 소자 본체(5)를 포함한다. 내부 전극 층들(6A, 6B)은 그 단부 표면들이 커패시터 소자 본체(5)의 2개의 대향 단부들의 표면에 교대로 노출되는 그러한 방식으로 스택된다. 한 쌍의 외부 전극들(11A, 11B)은 커패시터 소자 본체(5)의 양 단부에 형성되고 교대로 배치되는 내부 전극 층들(6A, 6B)의 노출된 단부 표면들에 연결되며, 이에 의해 커패시터 회로를 형성한다.

커패시터 소자 본체(5)의 형상에 관해 특별한 제한은 없지만, 그것은 통상적으로 직육면체 형상이다. 더욱이, 커패시터 소자 본체(5)의 치수들에 관해 특별한 제한은 없다. 치수들은 통상적으로 대략 (장측) x (단측) x (높이) = (0.6 mm-7.0 mm) x (0.3 mm-6.4 mm) x (0.3 mm-2.5 mm)과 같다.

내부 전극 층들(6A, 6B)은 유전체 층들(7)과 교대로 제공되는 그러한 방식으로, 그리고 그 단부 표면들이 커패시터 소자 본체(5)의 2개의 대향 단부들의 표면들에 교대로 노출되는 그러한 방식으로 스택된다. 더욱이, 한 쌍의 외부 전극들(11A, 11B)은 커패시터 소자 본체(5)의 양 단부들에 형성되고 교대로 배치되는 내부 전극 층들(6A, 6B)의 노출된 단부 표면들에 연결되며, 이에 의해 적층 세라믹 커패시터(200)를 형성한다.

더욱이, 내부 전극 층들(6A, 6B)은 귀금속 또는 베이스 금속인 도전성 재료를 포함하고 본질적으로 전극들로서의 역할을 한다. 구체적으로, 귀금속 또는 베이스 금속인 도전성 재료는 Ag, Ag 합금, Cu 또는 Cu 합금 중 임의의 것이 바람직하다. Ag 합금 또는 Cu 합금에 포함되는 Ag 및 Cu 이외의 금속들에 관해 특별한 제한은 없지만, Ni, Mn, Cr, Co, Al 및 W로부터 선택되는 하나 이상의 금속들이 바람직하다. 더욱이, Ag 합금이 사용되는 경우, Ag 함유량은 상기 Ag 합금을 100 중량%로 취할 때, 적어도 95 중량%인 것이 바람직하다. Cu 합금이 사용되는 경우, Cu 함유량은 상기 Cu 합금을 100 중량%로 취할 때, 적어도 95 중량%인 것이 바람직하다.

도전성 재료는 또한 0.1 중량%보다 더 크지 않은 총 양으로 P, C, Nb, Fe, C1, B, Li, Na, K, F, S 등등과 같은 다양한 미량 성분들(trace components)을 함유할 수 있다.

내부 전극 층들(6A, 6B)의 두께 및 수와 같은 다양한 조건들이 의도된 목적 또는 응용에 따라 적절하게 결정되어야 한다. 내부 전극 층들(6A, 6B)의 두께는 약 0.1 ㎛ 내지 4.0 ㎛인 것이 바람직하고 0.2 ㎛ 내지 3.0 ㎛인 것이 더 바람직하다.

외부 전극들(11A, 11B)은 커패시터 소자 본체(5) 내부에 교대로 배치되는 내부 전극 층들(6A, 6B)과 각각 도통하고, 커패시터 소자 본체(5)의 양 단부들에 쌍으로 형성된다. 외부 전극들(11A, 11B)을 형성하는 금속에 관해 특별한 제한은 없다. Ni, Pd, Ag, Au, Cu, Pt, Rh, Ru 또는 Ir 등으로부터 선택되는 하나의 유형의 금속이 단독으로 사용될 수 있거나, 2개 이상의 금속들의 합금이 동일하게 사용될 수 있다. Cu, Cu 합금, Ni, Ni 합금, Ag, Ag-Pd 합금, 또는 In-Ga 합금 등이 통상적으로 외부 전극들(11A, 11B)에 대해 사용된다.

외부 전극들(11A, 11B)의 두께는 응용 등에 따라 적절하게 결정되어야 한다. 외부 전극들(11A, 11B)의 두께는 약 10 ㎛ 내지 200 ㎛인 것이 바람직하다.

유전체 층들(7)은 본 실시예의 형태에 따른 유전체 조성물을 포함한다. 각각의 유전체 층(7)의 두께는 자유롭게 설정될 수 있고 의도된 목적 또는 응용에 따라 적절하게 결정되어야 한다. 유전체 층(7)의 두께에 관해 특별한 제한은 없다. 두께는 예를 들어, 1 ㎛ 내지 100 ㎛로 설정될 수 있다. 유전체 층(7)의 두께는 통상적으로 30 ㎛보다 더 크지 않고 소자의 크기를 줄이는 관점에서 10 ㎛보다 더 크지 않은 것이 바람직하다는 점이 주목되어야 한다. 더욱이, 유전체 층들(7)의 수에 관해 특별한 제한은 없다. 이것은 의도된 목적 또는 응용에 따라 적절하게 결정되어야 한다.

여기서, 본 실시예의 형태에 따른 유전체 층들(7)에 함유되는 유전체 조성물은 적어도 Bi, Na, Sr 및 Ti를 함유하는 페로브스카이트 결정 구조를 갖는다.

페로브스카이트 결정 구조를 갖는 유전체 조성물은 일반 식 ABO₃로 표현되는 페로브스카이트 화합물을 주상(main phase)으로서 포함하는 다결정 재료이다. A 사이트는 Bi, Na 및 Sr로부터 선택되는 적어도 하나를 포함하고, B 사이트는 적어도 Ti를 포함한다.

A 사이트 전체가 100 원자%로 취해지는 경우, A 사이트를 점유하는 Bi, Na, Sr의 비율은 총 적어도 80 원자%인 것이 바람직하다. 더욱이, B 사이트 전체가 100 원자%로 취해지는 경우, B 사이트를 점유하는 Ti의 비율은 적어도 80 원자%인 것이 바람직하다.

위에 표시된 바와 같이, 본 실시예의 형태에 따른 유전체 층들(7)은 유전체 조성물을 포함한다. 도 2 및 도 3에 도시된 바와 같이, 유전체 조성물은 고-Bi 상(8)을 포함하지 않는 소결 입자들(20), 고-Bi 상(8)을 포함하는 소결 입자들(30), 및 입계(grain boundary)(10)를 포함한다. 본 실시예의 형태에 따른 유전체 층들(7)에 함유되는 유전체 조성물은 소결 유전체 조성물이라는 점이 주목되어야 한다. 고-Bi 상을 포함하지 않는 소결 입자들(20) 및 고-Bi 상을 포함하는 소결 입자들(30)은 또한 "소결 입자들(20, 30)"로서 아래에 집합적으로 지칭된다.

여기서, 유전체 조성물은 Bi 농도가 유전체 조성물 전체의 평균 Bi 농도의 적어도 1.2배인 고-Bi 상(8)을 포함한다.

더욱이, 소결 입자들(20, 30) 및 입계(10)에 더하여, 유전체 조성물은 또한 공극들(에어 홀들)(미도시)을 포함할 수 있다. 산소는 실질적으로 공극들에 존재하지 않는다. 공극들의 단면적에 관해 특별한 제한은 없지만, 유전체 조성물 전체에 대해 표면적 비율로서 5% 이하의 값이 바람직하다.

고-Bi 상(8)은 임의의 형태로 유전체 조성물에 포함될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 고-Bi 상(8)은 소결 입자들에 포함될 수 있다. 도 3에 도시된 바와 같이, 고-Bi 상(8)은 입계(10)에 포함될 수 있다. 고-Bi 상(8)은 물론 소결 입자들 및 입계(10) 둘 다에 포함될 수 있다.

고-Bi 상(8)에서 Bi 농도에 대한 특별한 상한은 없지만, 평균 Bi 농도의 2.0배보다 더 크지 않는 값이 바람직하다.

본 실시예의 형태에 따른 유전체 조성물은 고-Bi 상(8)을 갖고, 그 결과로서 DC 바이어스가 인가될 때의 유전율이 바람직한 범위에 유지되는 동안에 부하 수명이 또한 개선된다.

한편, 고-Bi 상(8)이 존재하지 않은 유전체 조성물은 고-Bi 상(8)이 존재하는 유전체 조성물과 비교하여 감소된 고온 부하 수명 및 감소된 신뢰성을 갖는다.

고-Bi 상(8)을 구별하기 위한 방법, 고-Bi 상(8)이 존재하는지를 판단하기 위한 방법, 및 고-Bi 상(8)에 의해 점유되는 표면적 비율(α)을 계산하는 방법의 일 예가 아래에 설명될 것이다.

스캐닝 투과 전자 현미경(scanning transmission electron microscopy(STEM))을 사용하여, 관측 필드가 먼저 내부 전극 층들(6A, 6B)과의 교차점의 위치에서 절단되는 유전체 층들(7)의 단면에 설정된다.

관측 필드의 표면적에 관해 특별한 제한은 없지만, 약 20개 내지 50개의 소결 입자들(20, 30)을 포함하는 표면적이 EDS 분석 정확도 및 분석 효율의 관점에서 바람직하다. 구체적으로, 관측 필드는 대략 5 ㎛ x 5 ㎛의 크기를 갖는 것이 바람직하다. 더욱이, 관측 필드의 배율은 10,000배와 50,000배 사이인 것이 바람직하다.

그 다음, 조성 매핑 분석이 에너지 분산형 X-레이 분광법(energy dispersive X-ray spectroscopy(EDS))에 의해 전체 관측 필드에서 수행되고, 원소 Bi에 대한 X-레이 스펙트럼이 측정된다. 관측 필드 전체에 포함되는 원소 Bi의 평균 농도(평균 Bi 농도)는 최종 X-레이 스펙트럼으로부터 계산된다. 그 다음, 원소 Bi에 대한 매핑 이미지는 원소 Bi 농도가 평균 Bi 농도의 1.2배인 영역들(고-Bi 상(8))과 값이 1.2배 미만인 영역들을 구별하는 것이 가능한 그러한 방식으로 이미지 처리를 받는다.

그 다음, 필드 전체에 대한 고-Bi 상(8)에 의해 점유되는 표면적 비율(α)은 이미지 처리를 받은 매핑 이미지로부터 계산된다. 구체적으로, 필드 전체에 대한 표면적 비율(α)은 매핑 이미지에서 고-Bi 상들 모두를 선택하고 선택된 영역들에 의해 점유되는 픽셀들의 수를 카운트함으로써 계산된다.

이러한 응용에서, 고-Bi 상(8)이 관측 필드 전체에서 어딘가에 존재하면, Bi 농도가 유전체 조성물 전체의 평균 Bi 농도의 적어도 1.2인 고-Bi 상이 포함된 것으로 간주된다. 반대로, 고-Bi 상(8)이 관측 필드 전체에서 어디에도 존재하지 않으면, Bi 농도가 유전체 조성물 전체의 평균 Bi 농도의 적어도 1.2인 고-Bi 상이 포함되지 않은 것으로 간주된다.

매핑 이미지에서 명백하지 않은 고-Bi 상(8)은 단면적이 하나의 픽셀에 대응하는 단면적을 만족시킬 정도로 크지 않기 때문에 부재한 것으로 간주된다는 점이 주목되어야 한다.

고-Bi 상(8)을 구별하기 위한 방법 및 고-Bi 상(8)에 의해 점유되는 표면적 비율(α)을 계산하기 위한 방법의 일 예가 위에서 설명되었지만, 고-Bi 상(8)을 구별하기 위한 방법 및 고-Bi 상(8)에 의해 점유되는 표면적 비율(α)을 계산하기 위한 방법에 관해 특별한 제한은 없다. 투과 전자 현미경(Transmission electron microscopy(TEM))은 예를 들어, STEM 대신에 동일하게 사용될 수 있다.

유전체 조성물의 구성 및 이를 제조하기 위한 방법, 및 또한 소성 조건들 등에 의해 고-Bi 상(8)의 형성 또는 다른 것 및 표면적 비율(α)을 적절하게 제어하는 것이 가능하다는 점이 주목되어야 한다. 예를 들어, 큰 입자 크기를 갖는 시재료(starting material) 파우더를 포함하거나 비교적 낮은 온도에서 소성을 수행함으로써, 고-Bi 상(8)의 형성을 촉진하는 것이 가능하다. 더욱이, Li를 이후에 설명될 제2 보조 성분으로 첨가함으로써, 특별히 입계(10)에서 고-Bi 상(8)의 형성을 촉진하는 것이 가능하다.

표면적 비율(α)은 0 < α ≤ 0.150인 것이 바람직하다. 0 < α ≤ 0.150이 만족되는 경우, 고온 부하 수명을 추가로 개선하는 것이 가능하다. 표면적 비율(α)은 0.001 ≤ α ≤ 0.150인 것이 더 바람직하다.

더욱이, 본 실시예의 형태에 따른 유전체 조성물은 Sr 함유량에 대한 Bi 함유량의 몰비(β)가 0.125 ≤ β ≤ 2.00을 만족시키도록 하는 것이 바람직하다. β가 상술한 범위에 있는 경우, DC 바이어스가 인가될 때의 유전율이 추가로 개선된다.

더욱이, 본 실시예의 형태에 따른 유전체 조성물은 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg 및 Zn(또한, "제1 보조 성분"으로 아래에 지칭됨) 중에서 선택되는 적어도 하나를 포함할 수 있다. 제1 보조 성분을 배합시킴으로써, DC 바이어스 특성들이 더 개선될 수 있다.

제1 보조 성분의 함유량은 유전체 조성물의 Ti 함유량을 100 몰부로 취할시, 1 몰부와 15 몰부 사이인 것이 바람직하다. 제1 보조 성분의 함유량이 상술한 범위 내에 있는 경우, DC 바이어스 특성들이 추가로 개선된다. 제1 보조 성분의 함유랑은 1 몰부와 10 몰부 사이인 것이 더 바람직하다.

더욱이, 본 실시예의 형태에 따른 유전체 조성물은 또한 Li(또한, "제2 보조 성분"으로 아래에 칭하여짐)를 포함할 수 있다. 제2 보조 성분의 함유량은 유전체 조성물의 Ti 함유량을 100 몰부로 취할시, 0.1 몰부와 5 몰부 사이인 것이 바람직하다. 제2 보조 성분의 함유량이 상술한 범위 내에 있는 경우, 고온 부하 수명이 추가로 개선된다. 제2 보조 성분의 함유량은 1 몰부와 5 몰부 사이인 것이 더 바람직하다.

본 발명에 따른 적층 세라믹 커패시터를 제조하기 위한 방법에 관해 특별한 제한은 없다. 예를 들어, 그것은 종래의 적층 세라믹 커패시터와 동일한 방식으로, 즉 페이스트를 이용하는 통상의 시트 방법 또는 인쇄 방법을 사용하여 그린 칩을 제조하고, 그린 칩을 소성하고 그 다음 외부 전극들을 인쇄 또는 전사하고 그 다음 소성함으로써 제조될 수 있다. 적층 세라믹 커패시터를 제조하기 위한 방법은 아래에 특별히 설명될 것이다.

유전체 층들에 대한 페이스트의 유형에 관해 특별한 제한은 없다. 예를 들어, 상기 페이스트는 유전체 시재료 및 유기 비히클의 혼합물을 포함하는 유기 페인트일 수 있거나, 그것은 유전체 시재료 및 수성 비히클의 혼합물을 포함하는 수성 페인트일 수 있다.

유전체 시재료에 대해, 그것은 상술한 유전체 조성물에 함유되는 금속을 사용하는 것이 가능하며, 예를 들어 Bi, Na, Sr, Ti, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg, Zn, 및 Li로 구성되는 그룹으로부터 선택되는 금속의 산화물, 또는 그들의 혼합물, 또는 복합 산화물이 사용될 수 있다. 게다가, 유전체 시재료는 소성의 결과로서 상술한 산화물들 또는 복합 산화물들, 예를 들어 탄산염들, 수산염들, 질산염들, 수산화물들 및 유기금속 화합물들 등을 형성하는 다양한 유형들의 화합물들로부터 적절하게 선택될 수 있고, 이들은 사용을 위해 혼합될 수 있다. 대략 0.1 ㎛ 내지 3 ㎛의 평균 입자 크기를 갖는 파우더가 유전체 시재료로 사용된다. 유전체 시재료는 0.1 ㎛ 내지 1 ㎛의 평균 입자 크기를 갖는 파우더인 것이 더 바람직하다. 더욱이, 유전체 시재료의 평균 입자 크기는 상기 재료가 혼합되는 시간을 적절하게 가변시킴으로써 조정될 수 있다.

유전체 층들을 위한 페이스트가 유기 페인트인 경우, 유전체 시재료 및 바인더 등등이 유기 용매에 용해되는 유기 비히클이 혼합되어야 한다. 유기 비히클에 사용되는 바인더에 관해 특별한 제한은 없고, 그것은 다양한 종래의 바인더들 예컨대 에틸 셀룰로오스 및 폴리비닐 부티랄로부터 적절하게 선택될 수 있다. 더욱이, 유기 비히클에 사용되는 유기 용매에 관해 특별한 제한은 없고, 그것은 사용되는 방법, 즉 인쇄 방법 또는 시트 방법 등에 따라, 다양한 유형들의 유기 용매들 예컨대 테르피네올, 부틸 카르비톨, 아세톤 및 톨루엔으로부터 적절하게 선택될 수 있다.

더욱이, 유전체 층들을 위한 페이스트가 수성 페인트인 경우, 유전체 시재료 및 수용성 바인더 및 분산제 등이 물에 용해되는 수성 비히클이 혼합되어야 한다. 수성 비히클에 사용되는 수용성 바인더에 관해 특별한 제한은 없고, 그것은 예를 들어 폴리비닐 알콜, 셀룰로오스 또는 수용성 아크릴 수지를 사용하는 것이 가능하다.

내부 전극 층들을 위한 페이스트는 상술한 다양한 금속들 또는 합금들을 포함하는 도전성 재료, 또는 소성 이후 도전성 재료를 형성하는 다양한 유형들의 산화물들, 유기금속 화합물들, 수지산염들 등을 상술한 유기 비히클 또는 수성 비히클과 혼합시킴으로써 제조된다. 외부 전극들을 위한 페이스트는 내부 전극들을 위한 페이스트와 동일한 방식으로 제조될 수 있다.

유기 비히클이 상술한 페이스트들을 제조하기 위해 사용되는 경우, 상기 유기 비히클의 함유량에 관해 특별한 제한은 없다. 예를 들어, 바인더는 대략 1 중량% 내지 5 중량%의 양으로 존재할 수 있고 유기 용매는 유전체 시재료에 대해, 대략 10 중량% 내지 50 중량%의 양으로 존재할 수 있다. 더욱이, 페이스트들은 필요에 따라, 다양한 유형들의 분산제들, 가소제들, 유전체들, 및 절연체들 등으로부터 선택되는 첨가제들을 함유할 수 있다. 이들 첨가제들의 총 함유량은 바람직하게는 10 중량%보다 더 크지 않은 것이 바람직하다.

인쇄 방법이 사용되는 경우, 유전체 층들을 위한 페이스트 및 내부 전극 층들을 위한 페이스트는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate(PET)) 등등으로 이루어지는 기판 상에 교대로 그리고 반복적으로 인쇄된다. 인쇄 이후, 페이스트들은 미리 결정된 형상으로 절단되며, 그 이후 그들은 그린 칩을 형성하기 위해 기판으로부터 박리된다.

시트 방법이 사용되는 경우, 그린 시트는 유전체 층들을 위한 페이스트를 사용하여 형성되고, 내부 전극 층들을 위한 페이스트는 그린 시트 상에 인쇄된다. 이 이후, 그린 시트들은 그린 칩을 형성하기 위해 박리되고, 스택되고 절단된다.

그린 칩이 소성되기 전에, 탈지 처리(debinding treatment)가 수행된다. 탈지 처리의 조건들에 관해 특별한 제한은 없고, 그것은 통상적인 조건들 하에서 수행되어야 한다.

탈지 처리는 Cu 또는 Cu 합금과 같은 베이스 금속 단독으로 또는 베이스 금속을 포함하는 합금이 내부 전극 층들의 도전성 재료를 위해 사용되는 경우 환원성 분위기 하에서 수행되는 것이 바람직하다. 환원성 분위기의 유형들에 관해 특별한 제한은 없고, 그 중에서도 가습된 N₂ 가스 또는 가습된 N₂ 및 H₂를 포함하는 혼합 가스를 사용하는 것이 가능하다.

탈지 처리에서 온도 증가율, 유지 온도 및 온도 유지 시간에 관해 특별한 제한은 없다. 온도 증가율은 바람직하게는 0.1℃/hr 내지 100℃/hr이고 더 바람직하게는 1℃/hr 내지 10℃/hr이다. 유지 온도는 바람직하게는 200℃ 내지 500℃이고 더 바람직하게는 300℃ 내지 450℃이다. 온도 유지 시간은 바람직하게는 1시간 내지 48시간이고 더 바람직하게는 2시간 내지 24시간이다. 바인더 성분과 같은 유기 성분은 바람직하게는 탈지 처리에 의해 약 300 ppm에 이르기까지 제거되고, 더 바람직하게는 약 200 ppm에 이르기까지 제거된다.

그린 칩이 커패시터 소자 본체를 획득하기 위해 소성될 때의 소성 분위기는 내부 전극 층들을 위한 페이스트 내의 도전성 재료의 유형에 따라 적절히 결정되어야 한다.

Cu 또는 Cu 합금과 같은 베이스 금속 단독으로 또는 베이스 금속을 포함하는 합금이 내부 전극 층들을 위한 페이스트 내의 도전성 재료로 사용되는 경우, 소성 분위기의 산소 분압은 10^-6 atm 내지 10^-8 atm으로 설정되는 것이 바람직하다. 산소 분압을 10^-8 atm 이상으로 설정함으로써, 유전체 조성물들에 함유되는 페로브스카이트 결정 구조의 열화 및 고온 부하 수명의 감소를 제한하는 것이 가능하다. 더욱이, 산소 분압을 10^-6 atm 이하로 설정함으로써, 내부 전극 층들의 산화를 제한하는 것이 가능하다.

더욱이, 소성 동안의 유지 온도는 900℃ 내지 1400℃, 바람직하게는 900℃ 내지 1200℃이고, 더 바람직하게는 1000℃ 내지 1100℃이다. 유지 온도를 900℃ 이상으로 설정함으로써, 이것은 소성으로 인해 치밀화(densification)를 적절하게 좀 더 진행하도록 만든다. 더욱이, 유지 온도가 1200℃ 이하로 설정되는 경우, 이것은 내부 전극 층들을 형성하는 다양한 재료들의 확산 및 내부 전극 층들의 이상 소결을 억제하는 것을 용이하게 한다. 내부 전극 층들의 이상 소결을 억제함으로써, 이것은 내부 전극들의 파괴를 방지하는 것을 용이하게 한다. 내부 전극 층들을 형성하는 다양한 재료들의 확산을 억제함으로써, 이것은 고온 부하 수명에서의 감소를 방지하는 것을 용이하게 한다.

상술한 온도 범위에서 소성 동안에 유지 온도를 적절하게 설정함으로써, 이것은 결정립 크기를 적절하게 제어하는 것을 더 쉽게 만든다. 더욱이, 소성 분위기에 관해 특별한 제한은 없다. 소성 분위기는 내부 전극 층들의 산화를 제한하기 위해 환원성 분위기인 것이 바람직하다. 분위기 가스에 관해 특별한 제한은 없다. 가습된 N₂ 및 H₂를 포함하는 혼합 가스가 예를 들어, 분위기 가스로 사용되는 것이 바람직하다. 더욱이, 소성 시간에 관해 특별한 제한은 없다.

어닐링(재산화)은 본 실시예의 형태에 따른 적층 세라믹 커패시터의 제조 동안에 소성 이후에 수행될 수 있다. 어닐링은 통상 조건들 하에서 수행되어야 한다. 어닐링 분위기에 관해 특별한 제한은 없지만, 유전체 층들이 산화되고 내부 전극 층들이 산화되지 않는 분위기가 바람직하다. 가습된 N₂ 가스 또는 가습된 N₂ 및 H₂ 등을 포함하는 혼합 가스가 예를 들어 사용될 수 있다.

웨터(wetter) 등등은 상술한 탈지 처리, 소성 및 어닐링에서 N₂ 가스 또는 N₂ 및 H₂ 등을 포함하는 혼합 가스를 가습하기 위해 사용되어야 한다. 이러한 경우, 수온은 바람직하게는 약 20℃ 내지 90℃이다.

탈지 처리, 소성 및 어닐링은 연속적으로 또는 독립적으로 수행될 수 있다. 이들 공정들이 연속적으로 수행되는 경우, 다음 절차들, 즉 탈지 처리가 수행되고, 그 이후 분위기가 냉각 없이 개질되고 그 다음, 소성이 소성을 위한 유지 온도로 온도를 상승시킴으로써 수행되는 것이 바람직하다. 한편, 이들 공정들이 독립적으로 수행되는 경우, 다음 절차들, 즉 소성 동안에 온도가 탈지 처리를 위한 유지 온도로 N₂ 가스 분위기 하에서 상승되고, 그 이후 분위기가 소성을 위한 분위기로 개질되고, 분위기가 개질된 이후, 온도 증가가 소성을 위한 유지 온도로 계속되는 것이 바람직하다. 소성 이후, 냉각이 탈지 처리를 위한 유지 온도로 수행되고, 그 이후 분위기가 N₂ 가스 분위기로 다시 한번 개질되고 냉각이 더 계속된다. 상술한 N₂ 가스는 가습될 수 있거나 그렇지 않을 수 있다는 점이 주목되어야 한다.

이러한 방식으로 획득되는 커패시터 소자 본체의 단부 표면들이 예를 들어 배럴 연마 또는 샌드블래스팅에 의해 연마되고, 외부 전극들을 위한 페이스트가 그 상에 인쇄 또는 전사되고, 소성이 수행되고 외부 전극들이 형성된다. 외부 전극들을 위한 페이스트는 예를 들어, N₂ 및 H₂를 포함하는 가습된 혼합 가스 하에서 약 10분 내지 1시간 동안 600℃ 내지 800℃에서 소성되는 것이 바람직하다. 그 다음, 코팅층이 필요에 따라 외부 전극 표면 상에 형성된다. 코팅층은 도금 등등에 의해 형성된다.

본 발명의 실시예의 형태에 따른 적층 세라믹 커패시터 및 그 제조 방법은 위에서 설명되었지만, 본 발명은 본 실시예의 형태에 결코 제한되지 않고 다양한 형태들이 본 발명의 요점을 벗어나는 않는 범위 내에서 물론 구현될 수 있다.

본 발명에 따른 유전체 소자, 전자 부품 및 적층 전자 부품은 비교적 높은 정격 전압이 인가되는 위치에서 유리하게 사용된다. 예를 들어, 그들은 예를 들어 DC-DC 컨버터 또는 AC-DC 인버터에서와 같은 높은 정격 전압을 갖는 전원 공급 회로에서 유리하게 사용될 수 있다.

더욱이, 본 발명의 실시예의 형태에 따른 적층 세라믹 커패시터의 응용에 관해 특별한 제한은 없다. 예를 들어, 그것은 높은 DC 바이어스가 인가될 때 높은 유전율이 필요한 회로 보호를 위한 스너버 커패시터에서 사용될 수 있거나, 그것은 교류를 직류로 변환시키는 AC-DC 인버터를 위한 평활 커패시터에서 사용될 수 있다.

더욱이, 본 실시예의 형태에 따른 적층 세라믹 커패시터는 솔더링 등에 의해 인쇄 회로 기판 등등에 장착된다. 이때, 인쇄 회로 기판은 다양한 전자 디바이스들, 예를 들어 디지털 텔레비전 또는 모뎀 등에 사용된다.

게다가, 본 발명에 따른 유전체 조성물은 납을 함유하지 않는다. 따라서, 본 발명의 유전체 조성물, 유전체 소자, 전자 부품 및 적층 전자 부품은 또한 환경적 관점에서 더 우수하다.

[예시적 실시예들]

본 발명은 예시적 실시예들 및 비교 예들의 도움으로 더 상세히 아래에 설명될 것이다. 그러나, 본 발명은 다음 예시적 실시예들에 의해 제한되지 않는다. 본 발명에 따르면, 유전체 조성물, 유전체 소자, 전자 부품 및 적층 전자 부품에 인가되는 DC 필드가 DC(direct current) 바이어스로 지칭된다는 점이 주목되어야 한다. 더욱이, DC 바이어스의 인가 이전 및 이후의 유전율의 변화율은 DC 바이어스 특성들로서 지칭된다. DC 바이어스 특성들은 유전율의 변화율의 절대값이 작을수록 더욱 양호하다.

다음 시재료 파우더들이 유전체 층들을 제조하기 위한 시재료들로서 준비되었다: 비스무트 산화물(Bi₂O₃), 탄산 나트륨(Na₂C0₃), 탄산 스트론튬(SrCO₃), 탄산 바륨(BaCO₃), 탄산 칼슘(CaCO₃), 탄산 마그네슘(MgCO₃), 산화 아연(ZnO), 란탄 수산화물(La(OH)₃), 산화 네오디뮴(Nd₂0₃), 산화 사마륨(Sm₂0₃), 산화 가돌리늄(Gd₂0₃) 및 산화 티타늄(Ti0₂).

상술한 시재료 파우더들은 소성된 유전체 조성물들이 표 1에 제시된 구성을 갖는 그러한 방식으로 칭량되었다.

그 다음, 칭량된 시재료 파우더들은 볼 밀을 사용하여 습식 혼합되었고, 그 이후 최종 혼합물들이 하소된 파우더들을 획득하기 위해 750℃ 내지 850℃에서 공기 하에서 2시간 동안 하소(calcined)되었다.

그 다음, Li₂CO₃가 제2 보조 성분을 구성하는 Li 시재료 파우더로서 준비되었다. 시재료 파우더는 소성 이후의 조성들이 표 1 제시된 조성들을 따르는 그러한 방식으로 칭량되었고 상기 시재료 파우더는 혼합된 파우더들을 획득하기 위해 상술한 하소된 파우더들과 혼합되었다.

그 다음, 유기 용매 및 유기 비히클이 하소된 파우더들에 첨가되었고, 재료가 볼 밀을 사용하여 습식 혼합되었고 및 유전체 층들을 위한 페이스트가 제조되었다. 동시에, Ag 파우더, Ag-Pd 합금 파우더 또는 Cu 파우더가 도전성 재료 파우더로서 유기 비히클과 혼합되었고, Ag, Ag-Pd 합금 또는 Cu를 포함하는 내부 전극 층들을 위한 다양한 페이스트들이 제조되었다. 그 다음, 유전체 층들을 위한 페이스트가 시트 성형 방법에 의해 시트들로 성형되었고, 세라믹 그린 시트들이 획득되었다.

내부 전극 층들을 위한 페이스트는 내부 전극 층들을 인쇄하기 위한 스크린 인쇄에 의해 세라믹 그린 시트들 상에 코팅되었다. 그 다음, 내부 전극 층들이 인쇄되었던 세라믹 그린 시트들이 스택되었고, 그 이후 그들은 미리 결정된 형상으로 절단되었고, 이에 의해 적층 그린 칩들이 제조되었다. 적층 그린 칩들은 약 300 ppm에 이르기까지 유기 성분을 제거하기 위해 300℃ 내지 500℃에서 탈지를 받았다. 탈지 이후, 소성은 900℃ 내지 1400℃의 소성 온도에서 분위기 하에서 또는 환원성 분위기 하에서 수행되었다. 소성 시간은 적절하게 변화되었다. 가습된 N₂ 및 H₂를 포함하는 혼합 가스는 소성이 환원성 분위기 하에서 수행된 때 분위기 가스로 사용되었다.

최종 적층 세라믹 소성 물품들의 단부 표면들이 연마되었고, 그 이후 In-Ga가 외부 전극들로서 거기에 도포되었고, 도 1에 도시된 적층 세라믹 커패시터의 샘플들이 획득되었다. 최종 적층 세라믹 커패시터 샘플들의 크기는 3.2 mm x 1.6 mm x 0.6 mm이었고, 유전체 층들의 두께는 20 ㎛이었고, 내부 전극 층들의 두께는 1.5 ㎛이었고, 내부 전극 층들 사이에 개재되는 4개의 유전체 층들이 있었다.

적층 세라믹 소성 물품들의 유전체 층들이 용매에 의해 용해되었고 ICP 광 방출 분광법에 의해 분석된 경우, 유전체 층들의 조성이 표 1에 제시된 조성들과 동일한 것으로 확인되었다는 점이 주목되어야 한다.

더욱이, 내부 전극들의 교차점에서의 단면이 적층 세라믹 소성 물품들로부터 절단되었고 단면에서의 유전체 층들의 결정 구조가 X-레이 회절에 의해 측정 및 분석되었다. 그 결과로서, 적층 세라믹 소성 물품들의 유전체 층들이 페로브스카이트 결정 구조를 갖는 조성을 포함하였다는 점이 확인되었다.

그 다음, 고-Bi 상의 표면적 비율 및 원소 Bi의 평균 농도가 획득된 적층 세라믹 소성 물품들 각각에 대해 아래에 설명되는 방법을 사용하여 측정되었다. 그 다음, 유전율, DC 바이어스 특성들 및 고온 부하 수명이 아래에 설명되는 방법을 사용하여 측정되었다.

내부 전극 층들의 교차점에서의 단면이 먼저 획득된 적층 세라믹 소성 물품들로부터 절단되었고, 절단되었던 단면들은 단면 관측을 위한 샘플들을 준비하기 위해 갈륨 이온 빔에 의해 플레이크들(flakes)로 절단되었다.

고- Bi 상의 표면적 비율(α)

내부 전극 층들과의 교차점의 위치에서 절단된 유전체 층들의 단면이 스캐닝 투과 전자 현미경(scanning transmission electron microscopy(STEM))에 의해 관측되었다. 관측 필드는 5 ㎛ x 5 ㎛이었고 배율은 30,000배 이였다는 점이 주목되어야 한다. 매핑 분석이 에너지 분산형 X-레이 분광법(energy dispersive X-ray spectroscopy(EDS))에 의해 유전체 층들의 단면에 설정된 전체 필드에서 수행되었고, 원소 Bi의 X-레이 스펙트럼이 측정되었다. 전체 필드에 포함되는 원소 Bi의 평균 농도가 최종 X-레이 스펙트럼으로부터 계산되었다. 그 다음, 원소 Bi에 대한 매핑 이미지가 원소 Bi 농도가 평균 농도의 적어도 1.2배인 상(고-Bi 상)과 값이 1.2배 미만인 상(phase)을 구별하는 그러한 방식으로 이미지 처리를 받았다. 그 다음, 필드 전체에서 고-Bi 상에 의해 점유되는 표면적 비율(α)이 이미지 처리를 받았던 이미지로부터 계산되었다. 필드 전체에 대한 표면적 비율(α)은 이미지 처리를 받았던 이미지에서 고-Bi 상에 의해 점유되는 픽셀들의 수를 카운트하고, 이러한 수를 필드 전체의 픽셀들의 총 수로 나눔으로써 계산되었다. 결과들은 표 1에 제시된다.

유전율( ε1 )

적층 세라믹 커패시터 샘플들의 커패시턴스는 디지털 LCR 미터(Hewlett-Packard; 4284A)를 사용하여 1 Vrms의 입력 신호 레벨(측정 전압)을 갖는 신호를 입력함으로써 25℃ 및 1 kHz의 주파수에서 측정되었다. 그 다음, 유전율(ε1)(단위 없음)은 측정된 커패시턴스, 대향 전극들의 표면적 및 층간 거리로부터 계산되었다. 본 예시적 실시예들에서, 10개의 적층 세라믹 커패시터 샘플들로부터 계산된 평균값이 유전율(ε1)로서 사용되었다. 결과들은 표 1에 제시된다.

유전율( ε2 )

유전율(ε2)(단위 없음)은 DC 바이어스 발생기(GLASSMAN HIGH VOLTAGE; WX10P90)가 디지털 LCR 미터(Hewlett-Packard; 4284A)에 연결되었고 8 V/㎛의 DC 바이어스가 적층 세라믹 커패시터 샘플들에 인가된 동안에, 주파수 1 kHz 및 입력 신호 레벨(측정 전압) 1.0 Vrms, 대향 전극들의 표면적 및 층간 거리의 조건들로부터 측정된 커패시턴스로부터 계산되었다. 본 예시적 실시예들에서, 10개의 적층 세라믹 커패시터 샘플들로부터 계산된 평균값이 유전율(ε2)로서 사용되었다. 유전율(ε2)에 대해 800 이상의 값이 양호한 것으로 간주되었고 1000 이상의 값이 본 예시적 실시예들에서 더 양호한 것으로 간주되었다. 결과들은 표 1에 제시된다.

DC 바이어스 특성들

DC 바이어스 특성들은 유전율(ε1) 및 유전율(ε2)을 사용하는 다음 식(1)에 의해 계산되었다. 우수한 DC 바이어스 특성들이 본 발명의 목적을 달성하기 위해 본질적인 것은 아니지만, DC 바이어스 특성들에 대한 절대값이 더 작을수록 바람직하다. ±30% 내의 DC 바이어스 특성들이 본 예시적 실시예들에서 양호한 것으로 간주되었다. DC 바이어스 특성들이 +30%를 초과하는 것은 현실적이지 않다는 점이 주목되어야 한다. 따라서, 본질적으로 DC 바이어스 특성들에 대한 바람직한 범위에 대한 상한은 없다.

DC 바이어스 특성들 (%) = 100 x (ε2-ε1) /ε1... 식 (1)

고온 부하 수명

고온 부하 수명이 150℃에서 50 V/㎛의 전계 하에서 DC 전압 인가의 상태를 유지시킴으로써 적층 세라믹 커패시터 샘플들에 대해 측정되었다. 본 예시적 실시예들에서, 고온 부하 수명은 DC 전압 인가의 시작으로부터 절연 저항이 한 자릿수(single digit)로 떨어질 때까지의 시간으로 정의되었다. 더욱이, 고온 부하 수명은 10개의 적층 세라믹 커패시터 샘플들에 대해 측정되었고 그 평균값이 계산되었다. 20시간 이상의 값이 양호한 것으로 간주되었고, 30시간 이상의 값이 더 양호한 것으로 간주되었고, 35시간 이상의 값이 본 예시적 실시예들에서 훨씬 더 양호한 것으로 간주되었다. 결과들은 표 1에 제시된다.

고-Bi 상이 존재한 예시적 실시예들 1 내지 17에 따른 적층 세라믹 커패시터들은 8 V/㎛의 DC 바이어스가 인가될 때 800 이상의 유전율(ε2) 및 20시간 이상의 고온 부하 수명을 나타냈다는 점이 표 1로부터 알 수 있다.

더욱이, 고-Bi 상의 표면적 비율(α)이 0 < α ≤ 0.150인 것과 같았던 예시적 실시예들 3 내지 17에 따른 적층 세라믹 커패시터들은 30시간 이상의 고온 부하 수명을 나타냈고, 이것은 훨씬 더 양호한 고온 부하 수명이었다.

한편, 고-Bi 상이 존재하지 않았던 비교 예들 1 및 2에 따른 적층 세라믹 커패시터들은 20시간 미만의 고온 부하 수명을 나타냈다.

더욱이, Sr에 대한 Bi의 몰비(β)가 0.125 ≤ β ≤ 2.000과 같았던 예시적 실시예들 2 내지 17에 따른 적층 세라믹 커패시터들은 8 V/㎛의 DC 바이어스가 인가된 때 1000 이상의 유전율(ε2)을 나타냈고, 이것은 훨씬 더 양호했다.

1 몰부와 15 몰부 사이의 제1 보조 성분을 포함하는 예시적 실시예들 6 내지 17에 따른 적층 세라믹 커패시터들은 ±30% 내의 DC 바이어스 특성들을 나타냈다. 즉, 제1 보조 성분을 포함하는 적층 세라믹 커패시터 샘플들은 DC 바이어스가 인가된 때의 양호한 유전율(ε2), 양호한 고온 부하 수명, 및 또한 양호한 DC 바이어스 특성들을 나타냈다.

더욱이, 0.1 몰부와 5 몰부 사이의 제2 보조 성분을 포함하는 예시적 실시예들 9 및 10에 따른 적층 세라믹 커패시터들은 35시간 이상의 고온 부하 수명을 나타냈고, 이는 훨씬 더 양호했다.

5... 커패시터 소자 본체
6A, 6B... 내부 전극 층
7... 유전체 층
8... 고-Bi 상
10... 입계
11A, 11B... 외부 전극
20... 고-Bi 상을 포함하지 않는 소결 입자들
30... 고-Bi 상을 포함하는 소결 입자
200... 적층 세라믹 커패시터
300... 유전체 조성물

Claims (9)

1. 적어도 Bi, Na, Sr 및 Ti를 함유하는 페로브스카이트 결정 구조를 갖는 유전체 조성물로서,
   상기 유전체 조성물은 상기 Bi 농도가 상기 유전체 조성물 전체의 평균 Bi 농도의 적어도 1.2배인 고-Bi 상을 포함하는 것을 특징으로 하는 유전체 조성물.
2. 제1항에 있어서,
   0 < α ≤ 0.150이며, 여기서 α는 상기 단면의 전체에 대한 상기 유전체 조성물의 단면에서의 상기 고-Bi 상의 표면적 비율인 유전체 조성물.
3. 제1항 또는 제2항에 있어서,
   0.125 ≤ β ≤ 2.000이며, 여기서 β는 상기 유전체 조성물에서 Sr에 대한 Bi의 몰비인 유전체 조성물.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,
   La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg 및 Zn 중에서 선택되는 적어도 하나를 포함하는 유전체 조성물.
5. 제4항에 있어서,
   La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Yb, Ba, Ca, Mg 및 Zn 중에서 선택되는 상기 적어도 하나의 함유량은 상기 유전체 조성물의 Ti 함유량을 100 몰부로 취할시, 1 몰부와 15 몰부 사이에 있는 유전체 조성물.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   Li를 포함하며,
   상기 Li 함유량은 상기 유전체 조성물의 상기 Ti 함유량을 100 몰부로 취할시, 0.1 몰부와 5 몰부 사이에 있는 유전체 조성물.
7. 제1항 내지 제6항 중 어느 한 항에 따른 유전체 조성물을 구비하는 유전체 소자.
8. 제1항 내지 제6항 중 어느 한 항에 따른 유전체 조성물을 포함하는 유전체 층을 구비하는 전자 부품.
9. 제1항 내지 제6항 중 어느 한 항에 따른 유전체 조성물을 포함하는 유전체 층 및 내부 전극 층을 교대로 적층함으로써 형성되는 적층 부분을 갖는 적층 전자 부품.

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