KR20180024510A - Film-type semiconductor encapsulation member, semiconductor package prepared by using the same and method for manufacturing thereof - Google Patents

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KR20180024510A
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Abstract

The present invention relates to a film-type semiconductor encapsulation member, a semiconductor package prepared by using the same and a manufacturing method thereof. The film-type semiconductor encapsulation member includes a first layer of glass fabric; a second layer formed in the upper part of the first layer and including a first epoxy resin and a first inorganic filler; and a third layer formed in the lower part of the first layer and including a second epoxy resin and a second inorganic filler. The thickness of the third layer is greater than the thickness of the second layer. It is possible to obtain a film-type semiconductor encapsulation member with excellent reliability.

Description

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법{FILM-TYPE SEMICONDUCTOR ENCAPSULATION MEMBER, SEMICONDUCTOR PACKAGE PREPARED BY USING THE SAME AND METHOD FOR MANUFACTURING THEREOF} TECHNICAL FIELD [0001] The present invention relates to a film-type semiconductor encapsulating member, a semiconductor package manufactured using the same, and a manufacturing method thereof. [0002]

본 발명은 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법에 관한 것이다. 보다 상세하게는 대면적 적용이 가능하고, 휨 발생이 적으며, 내로우 갭 필링(Narrow Gap Pilling) 특성이 우수하여, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법에 관한 것이다. The present invention relates to a film-type semiconductor sealing member, a semiconductor package manufactured using the same, and a manufacturing method thereof. More specifically, the present invention relates to a film-type semiconductor sealing member suitable for a wafer-level packaging or a panel-level packaging process because it can be applied to a large area, has less occurrence of warpage and is excellent in narrow gap filling And a method of manufacturing the semiconductor package.

반도체 소자를 수분이나 기계적 충격 등의 외부 환경으로부터 보호하기 위한 목적으로 에폭시 수지 조성물로 반도체 소자를 밀봉하는 방법이 상업적으로 행해지고 있다. 종래에는 반도체 소자 밀봉 시에 웨이퍼를 절단(Dicing)하여 반도체 칩(chip)을 제조한 후, 반도체 칩 단위로 패키징이 이루어졌으나, 최근에 절단되지 않은 웨이퍼 상태 또는 이보다 큰 패널 상태에서 패키징을 수행한 다음, 반도체 칩으로 절단(dicing)하는 공정이 개발되었다. 일반적으로, 전자의 방법을 칩 스케일 패키징(Chip Scale Package, CSP), 후자의 공정을 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP) 및 패널 레벨 패키징(Panel Level Packaging, PLP)이라고 한다. A method for sealing a semiconductor element with an epoxy resin composition is commercially performed for the purpose of protecting the semiconductor element from external environment such as moisture or mechanical impact. Conventionally, a semiconductor chip is manufactured by dicing a wafer at the time of sealing a semiconductor device, and then the semiconductor chip is packaged in units of semiconductor chips. In recent years, packaging has been performed in a state of a wafer that has not been cut, Next, a process of dicing into semiconductor chips has been developed. Generally, the former method is referred to as a chip scale package (CSP), and the latter process is referred to as wafer level packaging (WLP) and panel level packaging (PLP).

웨이퍼 레벨 패키징은 칩 스케일 패키징 공정에 비해 공정이 단순하고, 패키지 두께가 얇아 반도체 실장 공간을 감소시킬 수 있다는 장점이 있다. 그러나 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 경우, 개개의 칩을 밀봉하는 칩 스케일 패키징에 비해 제막 면적이 넓기 때문에 웨이퍼 또는 패널과 봉지재의 열 팽창율 차이로 인한 휨(Warpage)이 크게 발생한다는 문제점이 있다. 휨이 발생할 경우, 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미치게 된다. 또한, 현재 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 밀봉재로는 주로 액상 타입의 에폭시 수지 또는 실리콘 수지가 사용되고 있으나, 액상 타입의 조성물의 경우 무기 충전물의 함량이 낮고, 수지도 액상의 단분자를 사용하기 때문에 밀봉 후 반도체 패키지의 신뢰성이 취약하다는 문제점이 있다. Wafer-level packaging is simpler than chip-scale packaging and has a smaller package thickness, which can reduce the semiconductor mounting space. However, in the case of wafer level packaging or panel level packaging, there is a problem that warpage due to the difference in thermal expansion coefficient between the wafer or the panel and the encapsulation material occurs due to a large film formation area compared with chip scale packaging which encapsulates the individual chips. If warping occurs, the yield of subsequent processes and wafer handling will be affected. In addition, liquid type epoxy resin or silicone resin is mainly used as a sealing material for wafer level packaging or panel level packaging. However, in the liquid type composition, since the content of the inorganic filler is low and the resin is a liquid single molecule There is a problem that the reliability of the semiconductor package after sealing is weak.

따라서, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있는 반도체 밀봉 부재의 개발이 요구되고 있다. Therefore, development of a semiconductor sealing member capable of realizing excellent reliability with less generation of warp when wafer level packaging or panel level packaging is applied is required.

관련 선행기술이 한국공개특허 제2014-0064638호에 개시되어 있다.Related prior art is disclosed in Korean Patent Publication No. 2014-0064638.

본 발명의 목적은 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있으며, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름용 반도체 밀봉 부재를 제공하는 것이다.An object of the present invention is to provide a semiconductor sealing member for a film which is less prone to warping, can realize excellent reliability, and is suitable for a wafer level packaging or a panel level packaging process.

본 발명의 다른 목적은 유동성이 우수하여 내로우 갭 필링(Narrow Gap Pilling) 특성이 우수한 필름용 반도체 밀봉 부재를 제공하는 것이다.Another object of the present invention is to provide a semiconductor sealing member for a film which is excellent in fluidity and is excellent in narrow gap filling.

본 발명의 또 다른 목적은 상기 필름용 반도체 밀봉 부재를 이용한 반도체 패키지 제조 방법을 제공하는 것이다.It is still another object of the present invention to provide a method of manufacturing a semiconductor package using the semiconductor sealing member for a film.

본 발명의 또 다른 목적은 상기 필름용 반도체 밀봉 부재로 밀봉된 반도체 패키지를 제공하는 것이다. It is still another object of the present invention to provide a semiconductor package sealed with the semiconductor sealing member for a film.

일 측면에서, 본 발명은, 유리 직물로 이루어진 제1층; 상기 제1층의 상부에 형성되고, 제1에폭시 수지 및 제1무기 충전제를 포함하는 제2층; 상기 제1층의 하부에 형성되고, 제2에폭시 수지 및 제2무기 충전제를 포함하는 제3층을 포함하며, 상기 제3층의 두께가 상기 제2층의 두께보다 두꺼운 필름형 반도체 밀봉 부재를 제공한다. 이때, 상기 제3층의 두께는 상기 제2층의 두께의 2배 이상인 것이 바람직하다.SUMMARY OF THE INVENTION In one aspect, the present invention provides a first layer comprising a glass fabric; A second layer formed on the first layer, the second layer comprising a first epoxy resin and a first inorganic filler; And a third layer formed below the first layer and including a second epoxy resin and a second inorganic filler, wherein the third layer has a thickness greater than the thickness of the second layer, to provide. At this time, the thickness of the third layer is preferably at least two times the thickness of the second layer.

한편, 상기 제1무기충전제는 최대 입경이 상기 유리 직물의 공극 면적의 1/2 이하일 수 있으며, 상기 제2무기 충전제의 최대 입경은 상기 제3층의 두께의 1/2 이하일 수 있다. 상기 제1무기 충전제와 제2무기 충전제의 최대 입경은 서로 동일하거나 상이할 수 있다. Meanwhile, the first inorganic filler may have a maximum particle size of 1/2 or less of the void area of the glass fabric, and the maximum particle diameter of the second inorganic filler may be 1/2 or less of the thickness of the third layer. The maximum particle diameters of the first inorganic filler and the second inorganic filler may be the same or different from each other.

일 구체예에서, 상기 제3층은 최대 입경이 상이한 2종 이상의 무기 충전제를 포함할 수 있으며, 이때, 상기 제3층은 최대 입경이 큰 무기 충전제들이 분포한 제1영역 및 최대 입경이 작은 무기 충전제들이 분포한 제2영역으로 이루어질 수 있다. In one embodiment, the third layer may include two or more inorganic fillers having different maximum particle diameters, wherein the third layer has a first region in which inorganic fillers having a largest maximum particle size are distributed, And a second region in which the fillers are distributed.

다른 측면에서, 본 발명은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다. In another aspect, the present invention provides a method of manufacturing a semiconductor package including the step of sealing a semiconductor element using the film-type semiconductor sealing member according to the present invention.

상기 밀봉은 컴프레션 몰딩(Compression Molding)법, 또는 라미네이션(Lamination)법에 의해 수행될 수 있다.The sealing may be performed by a compression molding method or a lamination method.

일 구체예에서, 상기 반도체 패키지 제조 방법은, 상기 반도체 패키지 제조 방법은, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계; 상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계; 상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계; 상기 밀봉층과 임시 고정 부재를 분리하는 단계; 상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계; 상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및 다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함하는 것일 수 있다. In one embodiment, the method for manufacturing a semiconductor package includes the steps of: preparing a carrier member having a temporary fixing member attached on one surface thereof; Arranging a plurality of semiconductor chips on the temporary fixing member; Forming a sealing layer on the semiconductor chip using the film-type semiconductor sealing member; Separating the sealing layer from the temporary fixing member; Forming a substrate including a re-wiring layer on the plurality of semiconductor chips; Forming an external connection terminal on a lower portion of the substrate; And forming an individual semiconductor package through a dicing process.

또 다른 측면에서, 본 발명은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지를 제공한다. 이때, 상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함할 수 있다. 또한, 상기 반도체 패키지는 적어도 2개 이상의 이종의 반도체 칩들을 포함할 수 있다.In another aspect, the present invention provides a sealed semiconductor package using the film-type semiconductor sealing member according to the present invention. In this case, the semiconductor package may include a flip-chip type semiconductor chip, a wire bonding type semiconductor chip, or a combination thereof. In addition, the semiconductor package may include at least two or more kinds of semiconductor chips.

일 구체예에서, 상기 반도체 패키지는, 재배선층을 포함하는 기판; 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩; 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함한다. In one embodiment, the semiconductor package comprises: a substrate comprising a rewiring layer; At least one semiconductor chip disposed above the re-wiring layer; A sealing layer formed to seal the semiconductor chip using the film-type semiconductor sealing member according to the present invention; And an external connection terminal formed under the substrate.

본 발명에 따른 반도체 밀봉 부재는 필름형으로 형성되어 대면적으로 적용되는 웨이퍼 레벨 패키징 및 패널 레벨 패키징에 유용하게 적용될 수 있다. The semiconductor encapsulating member according to the present invention can be applied to a wafer level packaging and a panel level packaging which are formed in a film shape and are applied in a large area.

본 발명에 따른 반도체 밀봉 부재는 유리 직물을 포함하여 우수한 강성을 가지므로, 이를 이용하여 반도체 패키지를 제조할 경우, 우수한 신뢰성을 구현할 수 있다.The semiconductor encapsulation member according to the present invention has excellent rigidity including a glass fabric, so that when the semiconductor package is manufactured using the encapsulation member, excellent reliability can be realized.

본 발명에 따른 반도체 밀봉 부재는 유리 직물의 하부에 유동성이 우수하고, 두꺼운 수지층을 포함하기 때문에, 내로우 갭 필링 특성이 우수하고, 몰딩 시에 와이어의 손상을 최소화할 수 있다.Since the semiconductor sealing member according to the present invention has excellent fluidity in the lower portion of the glass fabric and includes a thick resin layer, the narrow gap filling property is excellent and the damage of the wire during molding can be minimized.

도 1은 본 발명에 따른 반도체 밀봉 부재의 일 실시예를 도시한 도면이다.
도 2는 본 발명에 따른 반도체 밀봉 부재의 다른 실시예를 도시한 도면이다.
도 3은 본 발명에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 4는 본 발명에 따른 반도체 패키지의 다른 실시예를 도시한 도면이다.
도 5는 본 발명에 따른 반도체 패키지의 또 다른 실시예를 도시한 도면이다. 1 is a view showing an embodiment of a semiconductor sealing member according to the present invention.
2 is a view showing another embodiment of the semiconductor sealing member according to the present invention.
3 is a view showing an embodiment of a semiconductor package according to the present invention.
4 is a view showing another embodiment of the semiconductor package according to the present invention.
5 is a view showing another embodiment of the semiconductor package according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다. Hereinafter, the present invention will be described more specifically with reference to the accompanying drawings. It is to be understood, however, that the following drawings are provided only to facilitate understanding of the present invention, and the present invention is not limited to the following drawings.

또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. Also, the shapes, sizes, ratios, angles, numbers and the like disclosed in the drawings are exemplary and the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

본 명세서에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.In the present specification, the term 'includes', 'having', 'done', or the like is used, other portions may be added unless '~ only' is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.If the positional relationship between two parts is explained by 'on', 'on top', 'under', 'next to', etc., 'right' or 'direct' One or more other portions may be located.

'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다. The positional relationships such as "upper", "upper", "lower", "lower" and the like are described based on the drawings, but do not represent an absolute positional relationship. That is, the positions of 'upper' and 'lower' or 'upper surface' and 'lower surface' may be changed according to the position to be observed.

반도체 밀봉 부재The semiconductor sealing member

먼저, 본 발명에 따른 반도체 밀봉 부재에 대해 설명한다. First, a semiconductor sealing member according to the present invention will be described.

도 1 및 도 2에는 본 발명에 따른 반도체 밀봉 부재의 실시예들이 도시되어 있다. 도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 밀봉 부재는 유리 직물로 이루어진 제1층(10), 상기 제1층의 상부에 형성되는 제2층(20) 및 상기 제1층의 하부에 형성되는 제3층(30)을 포함한다. Figs. 1 and 2 show embodiments of the semiconductor sealing member according to the present invention. 1 and 2, a semiconductor sealing member according to the present invention comprises a first layer 10 made of a glass fabric, a second layer 20 formed on top of the first layer, And a third layer (30) formed on the lower portion of the second layer (30).

상기 유리 직물은 유리 섬유(12)들이 직조되어 형성되는 직물로, 상기 유리 직물을 구성하는 유리 섬유의 재질은 특별히 제한되지 않는다. 예를 들면, 상기 유리 직물은 E유리, C유리, A유리, S유리, D유리, NE유리, T유리, H유리 등으로 형성될 수 있으며, 이들 중에서도 E유리 또는 S유리가 특히 바람직하다. The glass fabric is a fabric in which glass fibers 12 are formed by weaving, and the material of the glass fibers constituting the glass fabric is not particularly limited. For example, the glass fabric may be formed of E glass, C glass, A glass, S glass, D glass, NE glass, T glass, H glass and the like. Among them, E glass or S glass is particularly preferable.

상기 유리 직물의 두께는 10 내지 50㎛, 바람직하게는 15 내지 35 ㎛일 수 있다. 상기 범위에서, 필름형 반도체 밀봉 부재의 제작이 용이하다. The thickness of the glass fabric may be 10 to 50 占 퐉, preferably 15 to 35 占 퐉. Within the above range, it is easy to manufacture the film-type semiconductor sealing member.

다음으로, 상기 제2층(20)은 유리 직물로 이루어진 제1층(10)의 상부에 형성되며, 제1에폭시 수지(24)와 제1무기 충전제(22)을 포함하는 제1에폭시 수지 조성물에 의해 형성된다. Next, the second layer 20 is formed on the first layer 10 made of a glass fabric, and the first epoxy resin composition 24 including the first inorganic filler 22 and the first epoxy resin 24 .

상기 제1에폭시 수지(24)로는 2개 이상의 에폭시기를 포함하는 에폭시 수지가 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 제1에폭시 수지(24)는, 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다. 보다 구체적으로는, 상기 에폭시 수지는 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지 등일 수 있다. As the first epoxy resin (24), an epoxy resin containing two or more epoxy groups may be used, and there is no particular limitation. For example, the first epoxy resin (24) is an epoxy resin obtained by epoxidating a condensate of phenol or alkyl phenol and hydroxybenzaldehyde, a phenol novolak type epoxy resin, a cresol novolak type epoxy resin, Epoxy resins, naphthol novolak type epoxy resins, novolak type epoxy resins of bisphenol A / bisphenol F / bisphenol AD, glycidyl ethers of bisphenol A / bisphenol F / bisphenol AD, bishydroxybiphenyl type epoxy resins, And pentadiene-based epoxy resins. More specifically, the epoxy resin may be a cresol novolak type epoxy resin, a multifunctional epoxy resin, a phenol aralkyl type epoxy resin, a biphenyl type epoxy resin, or the like.

한편, 상기 제1무기충전제(22)로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 제1무기충전제로는 실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 세리아, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 이 중에서도 실리카가 특히 바람직하다. On the other hand, as the first inorganic filler (22), general inorganic fillers used for the semiconductor encapsulant can be used without limitation and are not particularly limited. For example, as the first inorganic filler, silica, calcium carbonate, magnesium carbonate, alumina, ceria, magnesia, clay, talc, calcium silicate, titanium oxide, antimony oxide, have. These may be used alone or in combination. Of these, silica is particularly preferable.

한편, 상기 제1무기충전제는 최대 입경이 상기 유리 직물의 공극 면적의 1/2 이하, 바람직하게는 유리 직물의 공극 면적의 1/3 이하인 것이 바람직하다. 제1무기 충전제의 최대 입경이 유리 직물의 공극 면적의 1/2를 초과하는 경우에, 제1무기 충전제에 의해 유리 직물의 공극이 막혀 성형 시 유동성이 떨어질 수 있기 때문이다. On the other hand, it is preferable that the maximum particle diameter of the first inorganic filler is 1/2 or less of the void area of the glass fabric, and preferably 1/3 or less of the void area of the glass fabric. This is because when the maximum particle diameter of the first inorganic filler exceeds 1/2 of the void area of the glass fabric, the voids of the glass fabric are clogged by the first inorganic filler and the flowability may be deteriorated during molding.

구체적으로는, 상기 제1무기 충전제는 최대 입경이 0.5 내지 20㎛, 바람직하게는 1 내지 10㎛일 수 있다. 한편, 상기 제2층(20)은 제1에폭시 수지(24)를 5 내지 80중량%, 바람직하게는 15 내지 70중량%, 더 바람직하게는 25 내지 60중량%로 포함하고, 상기 제1무기 충전제(22)를 1 내지 95중량%, 바람직하게는 5 내지 70중량%, 더 바람직하게는 10 내지 50중량%로 포함할 수 있다. 상기 범위에서 반도체 밀봉 부재의 유동성 및 기계적 물성을 적절하게 확보할 수 있다. Specifically, the first inorganic filler may have a maximum particle diameter of 0.5 to 20 占 퐉, preferably 1 to 10 占 퐉. Meanwhile, the second layer 20 comprises 5 to 80% by weight, preferably 15 to 70% by weight, more preferably 25 to 60% by weight, of the first epoxy resin 24, 1 to 95% by weight, preferably 5 to 70% by weight, and more preferably 10 to 50% by weight of the filler (22). The fluidity and the mechanical properties of the semiconductor sealing member can be suitably ensured within the above range.

상기 제2층(20)은 그 두께가 5 내지 40㎛, 바람직하게는 10 내지 30㎛일 수 있다. The second layer 20 may have a thickness of 5 to 40 탆, preferably 10 to 30 탆.

다음으로, 상기 제3층(30)은 유리 직물로 이루어진 제1층(10)의 하부에 형성되며, 제2에폭시 수지(34)와 제2무기 충전제(32)을 포함하는 제2에폭시 수지 조성물에 의해 형성된다. Next, the third layer 30 is formed on the lower side of the first layer 10 made of a glass fabric, and the second epoxy resin composition 34 including the second epoxy resin 34 and the second inorganic filler 32 .

상기 제2에폭시 수지(34)로는 2개 이상의 에폭시기를 포함하는 에폭시 수지가 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 제2에폭시 수지(34)는, 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다. 보다 구체적으로는, 상기 에폭시 수지는 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지 등일 수 있다. As the second epoxy resin (34), an epoxy resin containing two or more epoxy groups may be used and is not particularly limited. For example, the second epoxy resin (34) is an epoxy resin obtained by epoxidating a condensate of phenol or alkyl phenol and hydroxybenzaldehyde, a phenol novolak type epoxy resin, a cresol novolak type epoxy resin, Epoxy resins, naphthol novolak type epoxy resins, novolak type epoxy resins of bisphenol A / bisphenol F / bisphenol AD, glycidyl ethers of bisphenol A / bisphenol F / bisphenol AD, bishydroxybiphenyl type epoxy resins, And pentadiene-based epoxy resins. More specifically, the epoxy resin may be a cresol novolak type epoxy resin, a multifunctional epoxy resin, a phenol aralkyl type epoxy resin, a biphenyl type epoxy resin, or the like.

상기 제2에폭시 수지(34)는 상기 제1에폭시 수지(24)와 동일하거나 상이할 수 있다. The second epoxy resin (34) may be the same as or different from the first epoxy resin (24).

또한, 상기 제2에폭시 수지(34)는 상이한 2종 이상의 수지를 포함할 수 있다. 제2에폭시 수지(34)가 2종 이상의 에폭시 수지를 포함할 경우, 상기 에폭시 수지는 서로 다른 영역에 존재할 수 있다. 예를 들면, 상기 제3층은 상기 제2층을 형성하는 제1에폭시 수지와 동일한 에폭시 수지와 상기 제1에폭시 수지와 상이한 에폭시 수지를 포함할 수 있으며, 이 경우, 제1에폭시 수지와 동일한 에폭시 수지가 제3층의 상부, 즉, 유리 직물에 근접한 영역에 배치되고, 상기 제1에폭시 수지와 상이한 에폭시 수지는 제3층의 하부에 배치될 수 있다. In addition, the second epoxy resin 34 may include two or more different resins. If the second epoxy resin 34 comprises two or more epoxy resins, the epoxy resin may be present in different regions. For example, the third layer may comprise the same epoxy resin as the first epoxy resin forming the second layer and an epoxy resin different from the first epoxy resin. In this case, the same epoxy resin as the first epoxy resin The resin may be disposed in an upper portion of the third layer, that is, in a region close to the glass fabric, and an epoxy resin different from the first epoxy resin may be disposed under the third layer.

한편, 상기 제2무기충전제(32)로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 제1무기충전제로는 실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 세리아, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 이 중에서도 실리카가 특히 바람직하다. On the other hand, as the second inorganic filler (32), general inorganic fillers used for the semiconductor sealing material can be used without limitation, and are not particularly limited. For example, as the first inorganic filler, silica, calcium carbonate, magnesium carbonate, alumina, ceria, magnesia, clay, talc, calcium silicate, titanium oxide, antimony oxide, have. These may be used alone or in combination. Of these, silica is particularly preferable.

한편, 상기 제2무기충전제(32)의 최대 입경은 상기 제3층(30)의 두께의 1/2 이하, 바람직하게는 1/3 이하일 수 있다. 제2무기 충전제의 최대 입경이 제3층의 두께의 1/2를 초과할 경우, 성형성 및 충진성이 저하될 수 있다. On the other hand, the maximum particle diameter of the second inorganic filler 32 may be 1/2 or less, preferably 1/3 or less of the thickness of the third layer 30. If the maximum particle diameter of the second inorganic filler exceeds 1/2 of the thickness of the third layer, moldability and fillability may be deteriorated.

구체적으로는, 상기 제2무기 충전제는 최대 입경이 0.5 내지 60㎛, 바람직하게는 1 내지 30㎛일 수 있다. Specifically, the second inorganic filler may have a maximum particle diameter of 0.5 to 60 탆, preferably 1 to 30 탆.

한편, 상기 제1무기 충전제와 제2무기 충전제의 최대 입경은 서로 동일하거나 상이할 수 있다. On the other hand, the maximum particle diameters of the first inorganic filler and the second inorganic filler may be the same or different.

또한, 상기 제3층(30)은 제2에폭시 수지(34)를 5 내지 80중량%, 바람직하게는 15 내지 70중량%, 더 바람직하게는 25 내지 60중량%로 포함하고, 상기 제2무기 충전제(32)를 1 내지 95중량%, 바람직하게는 5 내지 70중량%, 더 바람직하게는 10 내지 50중량%로 포함할 수 있다. 상기 범위에서 성형성이 우수한 효과가 있다. The third layer 30 comprises 5 to 80 wt%, preferably 15 to 70 wt%, more preferably 25 to 60 wt% of the second epoxy resin 34, 1 to 95% by weight, preferably 5 to 70% by weight, and more preferably 10 to 50% by weight of the filler (32). In the above range, the moldability is excellent.

한편, 본 발명에 있어서, 상기 제3층(30)은 그 두께가 상기 제2층(20)에 비해 두껍게 형성된다. 바람직하게는 상기 제3층(30)의 두께가 제2층(20)의 두께의 2배 이상, 더 바람직하게는 2배 내지 5배일 수 있다. 본 발명과 같이 유리 직물의 하부에 형성되는 층을 두껍게 형성할 경우, 성형 시에 반도체 칩의 손상을 최소화할 수 있으며, 밀봉 부재의 유동성이 향상되어 내로우 갭 필링 특성이 향상된다. Meanwhile, in the present invention, the thickness of the third layer 30 is thicker than that of the second layer 20. Preferably, the thickness of the third layer 30 may be at least two times the thickness of the second layer 20, more preferably between two and five times the thickness of the second layer 20. When the layer formed on the lower portion of the glass fabric is formed thick as in the present invention, damage to the semiconductor chip at the time of molding can be minimized, and the flowability of the sealing member is improved, thereby improving the narrow gap filling property.

구체적으로는, 상기 제3층(30)은 그 두께가 50 내지 425㎛, 바람직하게는 40 내지 210㎛일 수 있다. 제3층의 두께가 상기 범위를 만족할 경우, 우수한 유동성 및 패키지 충전성을 확보할 수 있다. Specifically, the third layer 30 may have a thickness of 50 to 425 占 퐉, preferably 40 to 210 占 퐉. When the thickness of the third layer satisfies the above range, excellent fluidity and package packing property can be secured.

한편, 상기 제3층(30)은 도 1에 도시된 바와 같이, 최대 입경이 동일한 1종의 무기 충전제를 포함할 수도 있고, 도 2에 도시된 바와 같이, 최대 입경이 상이한 2종 이상의 무기 충전제를 포함할 수도 있다. As shown in FIG. 1, the third layer 30 may include one type of inorganic filler having a maximum particle size equal to or more than two kinds of inorganic fillers having different maximum particle diameters, . ≪ / RTI >

상기 제3층이 크기가 상이한 2종 이상의 무기 충전제를 포함할 경우에, 상기 제3층은 최대 입경이 큰 무기 충전제들이 분포하는 제1영역(30a) 및 최대 입경이 작은 무기 충전제들이 분포한 제2영역(30b)으로 구분될 수 있다. 도 2에는 최대 입경이 큰 무기 충전제들이 제3층의 하부에 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 크기가 큰 무기 충전제들이 제3층의 상부에 위치하고, 크기가 작은 무기 충전제들이 제3층의 하부에 위치할 수도 있다. When the third layer includes two or more kinds of inorganic fillers having different sizes, the third layer has a first region 30a in which inorganic fillers having a largest maximum particle size are distributed, and a second region 30b in which inorganic fillers having a smallest maximum particle size are distributed 2 region 30b. In FIG. 2, the inorganic fillers having the largest particle diameters are shown as being located at the bottom of the third layer. However, the present invention is not limited thereto, and inorganic fillers having a large size may be located on the third layer, It may be located in the lower part of the three-layered structure.

한편, 상기 제1영역(30a) 및 제2영역(30b)의 매트릭스가 되는 에폭시 수지는 서로 동일하거나 상이할 수 있다. 예를 들면, 상기 제1영역(30a)에는 제2층의 제1에폭시 수지와 동일한 에폭시 수지가 포함되고, 상기 제2영역(30b)에는 제1에폭시 수지와 상이한 에폭시 수지가 포함될 수 있다. On the other hand, the epoxy resin to be the matrix of the first region 30a and the second region 30b may be the same or different from each other. For example, the first region 30a may include the same epoxy resin as the first epoxy resin of the second layer, and the second region 30b may include an epoxy resin different from the first epoxy resin.

한편, 상기 제2층(20) 및 제3층(30)을 형성하는 제1에폭시 수지 조성물 및 제2에폭시 수지 조성물은, 상기한 에폭시 수지 및 무기 충전제 이외에, 경화제, 경화촉진제, 커플링제, 이형제 및 착색제 등을 더 포함할 수 있다. On the other hand, the first epoxy resin composition and the second epoxy resin composition forming the second layer 20 and the third layer 30 may contain, in addition to the epoxy resin and the inorganic filler, the curing agent, the curing accelerator, the coupling agent, And a coloring agent.

이때, 상기 경화제로는 반도체 밀봉 부재에 일반적으로 사용되는 경화제들이 제한없이 사용될 수 있으며, 예를 들면, 페놀아랄킬형 페놀수지,　페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형　페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산　및　무수　프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰　등의 방향족 아민　등이 사용될 수 있으나, 이에 한정되는 것은 아니다. As the curing agent, curing agents generally used in the semiconductor sealing member may be used without limitation, and examples thereof include phenol aralkyl type phenol resin, phenol novolak type phenol resin, xylok type phenol resin, Novolac phenol resin, naphthol phenol resin, terpene phenol resin, multifunctional phenol resin, dicyclopentadiene phenol resin, novolac phenol resin synthesized from bisphenol A and resole, tris (hydroxyphenyl) methane, di Polyhydric phenol compounds including hydroxybiphenyl, acid anhydrides including maleic anhydride and phthalic anhydride, aromatic amines such as metaphenylenediamine, diaminodiphenylmethane and diaminodiphenylsulfone, and the like can be used. It is not.

상기 경화제는 포함되는 에폭시 수지 조성물의 총 중량에 대하여, 1 내지 40중량%, 바람직하게는 3 내지 35중량%로 포함될 수 있다. The curing agent may be contained in an amount of 1 to 40% by weight, preferably 3 to 35% by weight based on the total weight of the epoxy resin composition.

상기 경화 촉진제는 에폭시 수지와 경화제의 반응을 촉진하기 위한 것으로, 예를 들면, 3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다. 3급 아민에는 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 사용될 수 있다. 경화 촉진제의 사용량은 에폭시 수지 조성물 총 중량에 대하여　0.01중량% 내지 2중량% 정도일 수 있으며, 구체적으로 0.02중량% 내지 1.5중량% 정도, 더욱 구체적으로 0.05중량% 내지 1중량% 정도일 수 있다.　상기의 범위에서 에폭시 수지 조성물의 경화를 촉진하고 또한, 경화도도 좋은 장점이 있다.The curing accelerator is for promoting the reaction between the epoxy resin and the curing agent. For example, a tertiary amine, an organic metal compound, an organic phosphorus compound, an imidazole, and a boron compound can be used. Tertiary amines include benzyldimethylamine, triethanolamine, triethylenediamine, diethylaminoethanol, tri (dimethylaminomethyl) phenol, 2-2- (dimethylaminomethyl) phenol, 2,4,6-tris ) Phenol and tri-2-ethylhexyl acid salt can be used. The amount of the curing accelerator to be used may be about 0.01 to about 2% by weight based on the total weight of the epoxy resin composition, specifically about 0.02 to 1.5% by weight, more specifically about 0.05 to 1% by weight. In the above range, the curing of the epoxy resin composition is accelerated and the curing degree is also good.

상기 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여 계면 강도를 향상시키기 위한 것으로, 예를 들면, 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여, 에폭시 수지와 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다. 상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.The coupling agent is for improving the interface strength by reacting between the epoxy resin and the inorganic filler, and may be, for example, a silane coupling agent. The silane coupling agent is not particularly limited as long as it reacts between the epoxy resin and the inorganic filler to improve the interface strength between the epoxy resin and the inorganic filler. Specific examples of the silane coupling agent include epoxy silane, aminosilane, ureido silane, mercaptosilane, and the like. The coupling agent may be used alone or in combination.

상기 커플링제는 에폭시 수지 조성물 총 중량에 대해 0.01중량% 내지 5 중량% 정도, 바람직하게는 0.05중량% 내지 3 중량% 정도, 더욱 바람직하게는 0.1중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. 상기 범위에서 에폭시 수지 조성물 경화물의 강도가 향상된다.The coupling agent may be contained in an amount of about 0.01 wt% to 5 wt%, preferably about 0.05 wt% to 3 wt%, and more preferably about 0.1 wt% to 2 wt%, based on the total weight of the epoxy resin composition . The strength of the epoxy resin composition cured product is improved in the above range.

상기 이형제로는 파라핀계 왁스, 에스테르계 왁스, 고급 지방산, 고급 지방산 금속염, 천연 지방산 및 천연 지방산 금속염으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있다. As the release agent, at least one selected from the group consisting of paraffin wax, ester wax, higher fatty acid, higher fatty acid metal salt, natural fatty acid and natural fatty acid metal salt can be used.

상기 이형제는 에폭시수지 조성물 중 0.1 내지 1중량%로 포함될 수 있다.The releasing agent may be contained in an amount of 0.1 to 1% by weight in the epoxy resin composition.

상기 착색제는 반도체 소자 밀봉재의 레이저 마킹을 위한 것으로, 당해 기술 분야에 잘 알려져 있는 착색제들이 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 착색제는 카본 블랙, 티탄블랙, 티탄 질화물, 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 중 하나 이상을 포함할 수 있다. The coloring agent is for laser marking of a semiconductor element sealing material, and colorants well-known in the art can be used and are not particularly limited. For example, the colorant may comprise at least one of carbon black, titanium black, titanium nitride, dicopper hydroxide phosphate, iron oxide, mica.

상기 착색제는 에폭시 수지 조성물 총 중량에 대해 0.01중량% 내지 5 중량% 정도, 바람직하게는 0.05중량% 내지 3 중량% 정도, 더욱 바람직하게는 0.1중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. The colorant may be contained in an amount of about 0.01% by weight to 5% by weight, preferably about 0.05% by weight to 3% by weight, and more preferably about 0.1% by weight to 2% by weight based on the total weight of the epoxy resin composition.

이외에도, 본 발명의 에폭시 수지 조성물은　본 발명의 목적을 해하지 않는 범위에서 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제;등을　필요에 따라 추가로 함유할 수 있다.In addition, the epoxy resin composition of the present invention may contain a stress-relieving agent such as a modified silicone oil, a silicone powder, and a silicone resin to the extent that the object of the present invention is not impaired; An antioxidant such as Tetrakis [methylene-3- (3,5-di-tert-butyl-4-hydroxyphenyl) propionate] methane;

상기와 같은 본 발명에 따른 반도체 밀봉 부재는, 예를 들면, 제1이형 필름 상에 유리 직물을 배치한 후 상기 유리 직물 상에 제1에폭시 수지 조성물을 코팅하고, 건조시켜 제1필름을 형성하고, 제2이형 필름 상에 제2에폭시 수지 조성물을 코팅하고, 건조시켜 제2필름을 형성한 후, 상기 제1필름과 제2필름을 합지하는 방법으로 제조될 수 있다. 이때, 상기 합지는, 예를 들면, 접착제나 점착제와 같은 접착 부재를 이용하여 수행될 수도 있고, 압력이나 온도를 가해 제1필름과 제2필름을 라미네이션하는 방법으로 수행될 수도 있다. The semiconductor sealing member according to the present invention can be manufactured by, for example, disposing a glass cloth on a first release film, coating a first epoxy resin composition on the glass cloth, and drying to form a first film , Coating the second epoxy resin composition on the second release film, and drying to form a second film, followed by laminating the first film and the second film. At this time, the laminate may be performed, for example, by using an adhesive such as an adhesive or a pressure-sensitive adhesive, or may be performed by applying pressure or temperature to laminate the first film and the second film.

상기와 같은 방법을 통해 제조된 본 발명의 반도체 밀봉 부재는 필름 형태를 가지기 때문에 웨이퍼 레벨 패키징 또는 패널 레벨 패키징과 같은 대면적 공정에 유용하게 사용될 수 있다. The semiconductor encapsulation member of the present invention manufactured through the above-described method has a film form, and thus can be usefully used for a large area process such as wafer level packaging or panel level packaging.

또한, 본 발명에 따른 반도체 밀봉 부재는 유리 직물을 포함하기 때문에 높은 강성을 가져 신뢰성이 높은 반도체 패키지를 제조할 수 있다.In addition, since the semiconductor encapsulating member according to the present invention includes a glass cloth, it is possible to manufacture a highly reliable semiconductor package with high rigidity.

또한, 본 발명에 따른 반도체 밀봉 부재는 유리 직물의 하부에 형성되는 제3층을 두껍게 형성함으로써, 밀봉 성형 시에 우수한 유동성, 성형성, 단차 매립성 및 충진성을 나타낸다. Further, the semiconductor sealing member according to the present invention exhibits excellent fluidity, moldability, level difference filling property and filling property at the time of sealing molding by forming the third layer formed at the lower part of the glass fabric thickly.

반도체 패키지 제조방법Semiconductor package manufacturing method

다음으로, 본 발명에 따른 반도체 패키지 제조방법에 대해 설명한다. Next, a semiconductor package manufacturing method according to the present invention will be described.

본 발명에 따른 반도체 패키지 제조 방법은 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 것을 그 특징으로 한다. The method of manufacturing a semiconductor package according to the present invention is characterized by including a step of sealing a semiconductor element using the film-type semiconductor sealing member according to the present invention.

이때, 상기 밀봉은, 당해 기술 분야에서 일반적으로 사용되는 반도체 밀봉 방법들, 예를 들면, 컴프레션 몰딩(Compression Molding)법, 또는 라미네이션(Lamination)법 등에 의해 수행될 수 있다. At this time, the sealing may be performed by semiconductor sealing methods commonly used in the related art, for example, a compression molding method, a lamination method, or the like.

일 구체예에서, 상기 반도체 패키지 제조 방법은, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 후 재배선층을 형성하는 방법에 의해 이루어질 수 있다. 구체적으로는, 다음과 같은 방법을 통해 반도체 패키지를 제조할 수 있다.In one embodiment, the method of fabricating the semiconductor package may be accomplished by a method of forming a rewiring layer after wafer level packaging or panel level packaging. Specifically, a semiconductor package can be manufactured by the following method.

먼저, 캐리어 웨이퍼 또는 캐리어 패널와 같은 캐리어 부재의 일면에 점착 테이프(Adhesive Tape) 또는 열 이형 테이프(Thermal release Tape)와 같은 임시 고정 부재를 부착하여, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비한다.First, a temporary fixing member such as an adhesive tape or a thermal release tape is attached to one surface of a carrier member such as a carrier wafer or a carrier panel, and a carrier member having a temporary fixing member attached on one surface thereof is prepared .

그런 다음, 픽-앤드-플레이스(pick-and-place)와 같은 공정을 이용하여, 상기 임시 고정 부재 상에 다수의 반도체 칩을 재배열(Reconfiguration)시킨다. Then, a plurality of semiconductor chips are reconfigured on the temporary fixing member using a process such as pick-and-place.

반도체칩들의 재배열이 완료되면, 상기한 본 발명의 필름형 반도체 밀봉 부재를 상기 반도체 칩 상에 배치한 후, 컴프레션 또는 라미네이션 등의 방법으로 성형하여 밀봉층을 형성한다. 이때, 상기 성형 온도는 밀봉 부재의 종류에 따라 달라질 수 있으나, 대체로 120 내지 170℃ 정도에서 수행될 수 있다. After the re-arrangement of the semiconductor chips is completed, the film-type semiconductor sealing member of the present invention is placed on the semiconductor chip and then molded by a method such as compression or lamination to form a sealing layer. At this time, the molding temperature may vary depending on the type of the sealing member, but may be generally about 120 to 170 ° C.

한편, 반도체 칩이 밀봉층 성형 공정에서 이동하는 것을 방지하기 위해, 상기 밀봉층 형성 전에 프리 베이킹(pre-baking) 공정을 실시할 수 있으며, 이때, 상기 프리 베이킹 온도는 100 ~ 150℃ 정도, 바람직하게는 110~130℃ 일 수 있다.On the other hand, in order to prevent the semiconductor chip from moving in the sealing layer forming step, a pre-baking process may be performed before forming the sealing layer, and the prebaking temperature may be about 100 to 150 ° C Lt; RTI ID = 0.0 > 130 C < / RTI >

상기와 같은 방법으로 밀봉층이 형성된 후에, 밀봉층과 임시 고정 부재를 분리한다. 상기 분리는, 예를 들면, 온도를 상승시켜 점착 테이프에 기포가 발생하도록 하는 방법 등에 의해 이루어질 수 있으나, 이에 한정되는 것은 아니다.After the sealing layer is formed in the same manner as described above, the sealing layer and the temporary fixing member are separated. The separation may be performed by, for example, a method of raising the temperature to generate bubbles on the adhesive tape, but the present invention is not limited thereto.

다음으로, 상기 반도체 칩 상에 재배선층(Re-Distribution Layer, RDL)을 포함하는 기판을 형성한다. 상기 재배선층을 포함하는 기판은 반도체칩 상에 유전체층과 금속층을 교대로 적층함으로써 형성될 수 있다. 이때, 상기 유전체층은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤조아졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다. Next, a substrate including a re-distribution layer (RDL) is formed on the semiconductor chip. The substrate including the re-wiring layer may be formed by alternately laminating a dielectric layer and a metal layer on a semiconductor chip. At this time, the dielectric layer may be made of photosensitive polyimide, for example, and the metal layer may be made of copper, for example. The present invention is not limited thereto, and dielectric layers and metal layers of various materials used in the technical field may be used without limitation. The redistribution layer may be made of, for example, photoresist such as polybenzazole, but is not limited thereto, and various redistribution layer forming materials used in this technical field may be used without limitation.

그런 다음, 상기 기판의 하부에 솔더볼과 같은 외부 접속 단자를 형성하고, 다이싱 공정을 통해 개별 반도체 패키지를 형성한다. Then, an external connection terminal such as a solder ball is formed on the bottom of the substrate, and an individual semiconductor package is formed through a dicing process.

반도체 패키지Semiconductor package

다음으로, 본 발명에 따른 반도체 패키지에 대해 설명한다. 도 3 내지 도 5에는 본 발명에 따른 반도체 패키지의 실시예들이 도시되어 있다. Next, a semiconductor package according to the present invention will be described. 3 to 5 show embodiments of a semiconductor package according to the present invention.

도 3 내지 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 것을 그 특징으로 한다. 3 to 5, the semiconductor package according to the present invention is characterized in that it is sealed using the film-type semiconductor sealing member according to the present invention.

구체적으로는, 본 발명에 따른 반도체 패키지는, 기판(300), 적어도 하나 이상의 반도체 칩(200a, 200b)과, 본 발명에 따른 필름형 반도체 밀봉 부재로 형성된 밀봉층(100) 및 외부 접속 단자(400)를 포함한다. Specifically, the semiconductor package according to the present invention includes a substrate 300, at least one semiconductor chip 200a, 200b, a sealing layer 100 formed of a film-type semiconductor sealing member according to the present invention, 400).

상기 기판(300)은 반도체 칩(200a, 200b)를 지지하고, 반도체 칩(200a, 200b)에 전기 신호를 부여하기 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 반도체 실장용 기판들이 제한없이 사용될 수 있다. 예를 들면, 상기 기판(300)은 회로 기판, 리드 프레임 기판 또는 재배선층(redistribution layer)을 포함하는 기판일 수 있다. The substrate 300 is for supporting the semiconductor chips 200a and 200b and for imparting an electrical signal to the semiconductor chips 200a and 200b. The semiconductor mounting substrates generally used in the art can be used without limitation have. For example, the substrate 300 may be a circuit board, a lead frame substrate, or a substrate including a redistribution layer.

상기 회로 기판은 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.The circuit board may be made of a material having an insulating property, for example, a thermosetting film such as an epoxy resin or polyimide, or a flat plate having a heat resistant organic film such as a liquid crystal polyester film or a polyamide film attached thereto. A circuit pattern is formed on the circuit board, and the circuit pattern includes a power wiring for power supply, a ground wiring, and signal wiring for signal transmission. The respective wirings may be arranged separately from each other by an interlayer insulating film. Specifically, the circuit board may be a printed circuit board (PCB) in which a circuit pattern is formed by a printing process.

상기 리드 프레임 기판은 니켈, 철, 구리, 니켈 합금, 철 합금, 동 합금 등과 같은 금속 재질로 이루어질 수 있다. 상기 리드 프레임 기판은, 반도체 칩을 탑재하기 위한 반도체 칩 탑재부와 반도체 칩의 전극부와 전기적으로 연결된 접속 단자부를 포함할 수 있으나, 이에 한정되는 것은 아니며, 당해 기술 분야에 알려진 다양한 구조 및 재질의 리드 프레임 기판이 제한 없이 사용될 수 있다.The lead frame substrate may be made of a metal such as nickel, iron, copper, a nickel alloy, an iron alloy, a copper alloy, or the like. The lead frame substrate may include a semiconductor chip mounting portion for mounting the semiconductor chip and a connection terminal portion electrically connected to the electrode portion of the semiconductor chip. However, the lead frame substrate may be formed of a lead frame having various structures and materials known in the art The frame substrate can be used without limitation.

상기 재배선층을 포함하는 기판은, 도 3 및 도 5에 도시된 바와 같이, 유전체층(310)과 금속층(320)이 교대로 적층된 적층체의 최외층에 재배선층(Re-Distribution Layer, RDL)(330)이 형성된 기판이다. 상기 유전체층(310)은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층(320)은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤조아졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다. 3 and 5, a re-distribution layer (RDL) is formed on the outermost layer of the laminate in which the dielectric layer 310 and the metal layer 320 are alternately stacked, (330). The dielectric layer 310 may be formed of, for example, photosensitive polyimide, and the metal layer 320 may be formed of, for example, copper. The present invention is not limited thereto, and dielectric layers and metal layers of various materials used in the technical field may be used without limitation. The redistribution layer may be made of, for example, photoresist such as polybenzazole, but is not limited thereto, and various redistribution layer forming materials used in this technical field may be used without limitation.

상기 기판(300) 상에는 적어도 하나 이상의 반도체 칩(200a, 200b)이 실장된다. 기판 상에 실장되는 반도체 칩의 개수는 특별히 한정되지 않으며, 예를 들면, 도 3 또는 도 4에 도시된 바와 같이, 하나의 기판에 2개 이상의 반도체 칩이 실장될 수도 있고, 도 5에 도시된 바와 같이, 하나의 기판에 하나의 반도체 칩이 실장될 수도 있다. At least one semiconductor chip (200a, 200b) is mounted on the substrate (300). The number of semiconductor chips to be mounted on the substrate is not particularly limited. For example, as shown in FIG. 3 or 4, two or more semiconductor chips may be mounted on one substrate, As described above, one semiconductor chip may be mounted on one substrate.

상기 반도체 칩 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 칩은 플립 칩(flip chip) 방식 반도체칩(200b) 또는 와이어 본딩(wire bonding) 방식의 반도체 칩(200a) 또는 이들의 조합일 수 있다. The semiconductor chip mounting method is not particularly limited, and semiconductor chip mounting techniques known in the art can be used without limitation. For example, the semiconductor chip may be a flip chip semiconductor chip 200b, a wire bonding semiconductor chip 200a, or a combination thereof.

플립 칩 방식은 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 칩를 회로 기판에 융착시키는 방식이며, 와이어 본딩 방식은 반도체 칩의 전극부와 기판을 금속 와이어로 전기적으로 연결시키는 방법이다. In the flip chip method, a bump is formed on the lower surface of a semiconductor chip, and the semiconductor chip is fused to the circuit board using the bumps. The wire bonding method electrically connects the electrode portion of the semiconductor chip and the substrate with a metal wire .

한편, 본 발명에 따른 반도체 패키지는 도 3에 도시된 바와 같이, 동종의 반도체칩을 2 이상 포함하도록 구성될 수도 있고, 도 4에 도시된 바와 같이, 이종의 반도체 칩을 포함하도록 구성될 수도 있다. 3, the semiconductor package according to the present invention may be configured to include two or more kinds of semiconductor chips of the same kind as shown in FIG. 3, or may be configured to include different kinds of semiconductor chips as shown in FIG. 4 .

다음으로, 상기 밀봉층(100)은 반도체 칩(200a, 200b)을 외부 환경으로부터 보호하기 위한 것으로, 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 형성된다. 상기 필름형 반도체 밀봉 부재에 대해서는 상술하였으므로, 구체적인 설명은 생략한다.Next, the sealing layer 100 is formed to protect the semiconductor chips 200a and 200b from the external environment, and is formed using the film-type semiconductor sealing member according to the present invention. Since the film-type semiconductor sealing member has been described above, a detailed description thereof will be omitted.

한편, 상기 기판(300)의 하면, 즉, 반도체 칩이 실장된 면의 반대면에는 기판(300)과 외부 전원을 전기적으로 연결하기 위한 외부 접속 단자(400)가 구비된다. 상기 접속 단자는 당해 기술 분야에 잘 알려진 다양한 구조의 접속 단자들, 예를 들면, 리드(lead), 볼 그리드 어레이(Ball Grid Array) 등이 제한없이 사용될 수 있다. On the other hand, an external connection terminal 400 for electrically connecting the substrate 300 to an external power source is provided on the lower surface of the substrate 300, that is, on the opposite side of the surface on which the semiconductor chip is mounted. The connection terminals may be of various structures, such as a lead, a ball grid array, and the like, which are well known in the art.

일 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 도 3에 도시된 바와 같이, 재배선층을 포함하는 기판, 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 봉지하도록 형성되는 밀봉층 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하며, 이때, 상기 밀봉층은 본 발명에 따른 필름형 밀봉 부재에 의해 형성된다. According to one embodiment, as shown in Fig. 3, a semiconductor package according to the present invention includes a substrate including a rewiring layer, at least one semiconductor chip disposed on the rewiring layer, A sealing layer and an external connection terminal formed at a lower portion of the substrate, wherein the sealing layer is formed by the film-like sealing member according to the present invention.

10, 110: 제1층
20, 120 : 제2층
30, 130 : 제3층
100 : 밀봉층
200a, 200b : 반도체칩
300 : 기판
400 : 외부 접속단자10, 110: First layer
20, 120: Second layer
30, 130: Third floor
100: sealing layer
200a and 200b: semiconductor chips
300: substrate
400: External connection terminal

Claims (14)

유리 직물로 이루어진 제1층;
상기 제1층의 상부에 형성되고, 제1에폭시 수지 및 제1무기 충전제를 포함하는 제2층;
상기 제1층의 하부에 형성되고, 제2에폭시 수지 및 제2무기 충전제를 포함하는 제3층을 포함하며,
상기 제3층의 두께가 상기 제2층의 두께보다 두꺼운 필름형 반도체 밀봉 부재.
A first layer of glass fabric;
A second layer formed on the first layer, the second layer comprising a first epoxy resin and a first inorganic filler;
A third layer formed below the first layer and including a second epoxy resin and a second inorganic filler,
Wherein the thickness of the third layer is thicker than the thickness of the second layer.
제1항에 있어서,
상기 제3층의 두께는 상기 제2층의 두께의 2배 이상인 필름형 반도체 밀봉 부재.
The method according to claim 1,
Wherein the thickness of the third layer is at least two times the thickness of the second layer.
제1항에 있어서,
상기 제1무기충전제는 최대 입경이 상기 유리 직물의 공극 면적의 1/2 이하인 필름형 반도체 밀봉 부재.
The method according to claim 1,
Wherein the first inorganic filler has a maximum particle diameter of not larger than 1/2 of a void area of the glass cloth.
제1항에 있어서,
상기 제2무기 충전제의 최대 입경은 상기 제3층의 두께의 1/2 이하인 필름형 반도체 밀봉 부재.
The method according to claim 1,
And the maximum particle diameter of the second inorganic filler is 1/2 or less of the thickness of the third layer.
제1항에 있어서,
제1무기 충전제와 제2무기 충전제의 최대 입경은 서로 동일하거나 상이한 필름형 반도체 밀봉 부재.
The method according to claim 1,
Wherein the first inorganic filler and the second inorganic filler have the same or different maximum particle diameters.
제1항에 있어서,
상기 제3층은 최대 입경이 상이한 2종의 무기 충전제를 포함하는 것인 필름형 반도체 밀봉 부재.
The method according to claim 1,
Wherein the third layer comprises two kinds of inorganic fillers having different maximum particle diameters.
제6항에 있어서,
상기 제3층은 최대 입경이 큰 무기 충전제들이 분포한 제1영역 및 최대 입경이 작은 무기 충전제들이 분포한 제2영역으로 이루어지는 것인 필름형 반도체 밀봉 부재.
The method according to claim 6,
Wherein the third layer comprises a first region in which inorganic fillers having a largest particle size are distributed and a second region in which inorganic fillers having a smallest maximum particle size are distributed.
청구항 1 내지 7 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법.
A method for manufacturing a semiconductor package comprising the step of sealing a semiconductor element using the film-type semiconductor sealing member according to any one of claims 1 to 7.
제8항에 있어서,
상기 밀봉은 컴프레션 몰딩(Compression Molding)법 또는 라미네이션(Lamination)법에 의해 수행되는 것인 반도체 패키지 제조 방법.
9. The method of claim 8,
Wherein the sealing is performed by a compression molding method or a lamination method.
제8항에 있어서,
상기 반도체 패키지 제조 방법은,
일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계;
상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계;
상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계;
상기 밀봉층과 임시 고정 부재를 분리하는 단계;
상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계;
상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및
다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함하는 것인 반도체 패키지 제조방법.
9. The method of claim 8,
The semiconductor package manufacturing method includes:
Preparing a carrier member to which a temporary fixing member is attached on one surface thereof;
Arranging a plurality of semiconductor chips on the temporary fixing member;
Forming a sealing layer on the semiconductor chip using the film-type semiconductor sealing member;
Separating the sealing layer from the temporary fixing member;
Forming a substrate including a re-wiring layer on the plurality of semiconductor chips;
Forming an external connection terminal on a lower portion of the substrate; And
And forming an individual semiconductor package through a dicing process.
청구항 1 내지 7 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지.
A semiconductor package sealed using the film-type semiconductor sealing member according to any one of claims 1 to 7.
제11항에 있어서,
상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함하는 것인 반도체 패키지 제조 방법.
12. The method of claim 11,
Wherein the semiconductor package includes a flip chip type semiconductor chip, a wire bonding type semiconductor chip, or a combination thereof.
제11항에 있어서,
상기 반도체 패키지는 적어도 2개 이상의 이종의 반도체 칩들을 포함하는 것인 반도체 패키지.
12. The method of claim 11,
Wherein the semiconductor package comprises at least two or more different kinds of semiconductor chips.
제11항에 있어서,
상기 반도체 패키지는,
재배선층을 포함하는 기판;
상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩;
청구항 1 내지 7 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및
상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것인 반도체 패키지.
12. The method of claim 11,
The semiconductor package includes:
A substrate including a redistribution layer;
At least one semiconductor chip disposed above the re-wiring layer;
A sealing layer formed to seal the semiconductor chip using the film-type semiconductor sealing member according to any one of claims 1 to 7; And
And an external connection terminal formed at a lower portion of the substrate.
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