KR20180023851A - Semiconductor device - Google Patents

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고조 이이지마
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에이블릭 가부시키가이샤
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Abstract

The present invention relates to a semiconductor device. The semiconductor device comprises an output driver having a high current driving capability at an output terminal serving as a test terminal, which can test even in a test device having low driving capability. The semiconductor device comprises a plurality of voltage determination circuits having an input terminal connected to the output terminal of a semiconductor device and having different threshold values, an encoding circuit for outputting an encoded signal connected to the plurality of voltage determination circuits, and a mode switching circuit for outputting a mode signal to an internal circuit according to the encoded signal and the signal of the internal circuit.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은, 반도체 장치에 관한 것이고, 특히 구동 능력이 높은 출력 드라이버를 구비한 출력 단자를 테스트 단자와 겸용하는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device which uses an output terminal having an output driver with a high driving capability as a test terminal.

단자 수의 제한으로부터 전용의 테스트 단자를 형성할 수 없는 반도체 장치에 있어서, 양산 검사를 위한 테스트 모드에 투입하기 위한 테스트 단자를 출력 단자와 겸용하는 회로가 탑재되어 있다.In a semiconductor device in which a dedicated test terminal can not be formed due to the limitation of the number of terminals, a circuit for using a test terminal for inputting into a test mode for mass production inspection as an output terminal is also mounted.

예를 들어 특허문헌 1 에는, 출력 단자로부터 강제적으로 전압을 입력함으로써 발생하는, 통상 동작에서는 일어날 수 없는 상태를 검출하여, 테스트 모드로 이행하는 기술이 개시되어 있다.For example, Patent Document 1 discloses a technique for detecting a state that can not occur in normal operation, which is generated by forcibly inputting a voltage from an output terminal, and transiting to a test mode.

일본 공개특허공보 2009-31225호Japanese Laid-Open Patent Publication No. 2009-31225

그러나, 특허문헌 1 의 기술은, 전류 구동 능력이 낮은 검사 장치와, 출력 단자에 전류 구동 능력이 높은 출력 드라이버를 구비한 반도체 장치의 조합은 상정하고 있지 않았다.However, the technique of Patent Document 1 does not assume a combination of a semiconductor device having an output device with a high current drive capability and an output device with a low current drive capability.

본 발명은, 전류 구동 능력이 낮은 검사 장치라 하더라도 테스트가 가능한, 테스트 단자와 겸용한 출력 단자에 전류 구동 능력이 높은 출력 드라이버를 구비한 반도체 장치를 제공하는 것을 목적으로 하고 있다.An object of the present invention is to provide a semiconductor device including an output driver having a high current driving capability at an output terminal serving as a test terminal, which can be tested even if the current driving capability is low.

본 발명의 반도체 장치는, 반도체 장치의 출력 단자에 접속되고 각각 임계값이 상이한 복수의 전압 판정 회로와, 복수의 전압 판정 회로로부터 입력되는 신호에 따라 2 치의 부호화 신호를 출력하는 부호화 회로와, 입력되는 부호화 신호와 내부 회로의 신호에 따라 내부 회로에 모드 신호를 출력하는 모드 전환 회로를 구비한 것을 특징으로 한다.A semiconductor device of the present invention includes: a plurality of voltage determination circuits connected to an output terminal of a semiconductor device, each of the voltage determination circuits being different in threshold value; an encoding circuit outputting a binary coded signal in accordance with a signal input from the plurality of voltage determination circuits; And a mode switching circuit for outputting a mode signal to an internal circuit in accordance with the coded signal and the signal of the internal circuit.

본 발명의 반도체 장치에 의하면, 복수의 전압 판정 회로와 부호화 회로를 구비하였기 때문에, 전류 구동 능력이 낮은 검사 장치라 하더라도, 전류 구동 능력이 높은 출력 드라이버를 구비한 출력 단자를 외부로부터 구동시켜, 테스트 모드로 전환하는 것이 가능해진다.According to the semiconductor device of the present invention, since a plurality of voltage determination circuits and an encoding circuit are provided, an output terminal having an output driver having a high current driving capability can be driven from the outside, Mode can be switched.

도 1 은, 제 1 실시형태의 반도체 장치의 블록도이다.
도 2 는, 제 2 실시형태의 반도체 장치의 블록도이다.
도 3 은, 제 3 실시형태의 반도체 장치의 블록도이다.1 is a block diagram of a semiconductor device according to the first embodiment.
2 is a block diagram of the semiconductor device of the second embodiment.
3 is a block diagram of the semiconductor device of the third embodiment.

이하, 본 발명의 반도체 장치에 대해 도면을 참조하여 설명한다.Hereinafter, a semiconductor device of the present invention will be described with reference to the drawings.

＜제 1 실시형태＞≪ First Embodiment >

도 1 은, 제 1 실시형태의 반도체 장치 (100) 의 블록도이다.1 is a block diagram of a semiconductor device 100 according to the first embodiment.

제 1 실시형태의 반도체 장치 (100) 는, 전압 판정 회로 (10a, 10b, 10c) 와, 출력 드라이버 (20) 와, 부호화 회로 (30) 와, 모드 전환 회로 (40), 내부 회로 (50) 로 구성된다.The semiconductor device 100 of the first embodiment includes voltage determination circuits 10a, 10b and 10c, an output driver 20, an encoding circuit 30, a mode switching circuit 40, an internal circuit 50, .

출력 드라이버 (20) 는, 입력이 내부 회로 (50) 의 출력에 접속되고, 출력이 반도체 장치 (100) 의 출력 단자 (OUT) 에 접속된다. 출력 단자 (OUT) 는, 전압 판정 회로 (10a, 10b, 10c) 의 입력에 접속된다. 전압 판정 회로 (10a, 10b, 10c) 는, 출력이 각각 부호화 회로 (30) 의 입력에 접속된다. 부호화 회로 (30) 는, 출력이 모드 전환 회로 (40) 의 제 1 입력에 접속된다. 모드 전환 회로 (40) 는, 제 2 입력이 내부 회로 (50) 의 출력에 접속되고, 출력이 내부 회로 (50) 의 입력에 접속된다.The output driver 20 has its input connected to the output of the internal circuit 50 and its output connected to the output terminal OUT of the semiconductor device 100. The output terminal OUT is connected to the inputs of the voltage determination circuits 10a, 10b, and 10c. The outputs of the voltage determination circuits 10a, 10b, and 10c are connected to the inputs of the encoding circuit 30, respectively. The encoding circuit 30 has its output connected to the first input of the mode switching circuit 40. The mode switching circuit 40 has a second input connected to the output of the internal circuit 50 and an output connected to the input of the internal circuit 50.

전압 판정 회로 (10a) 는, 임계값 (Vt1) 을 갖고, 출력 신호 (V10a) 를 출력한다. 전압 판정 회로 (10a) 의 출력 신호 (V10a) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 미만일 때에 L 레벨이 된다.The voltage determination circuit 10a has the threshold value Vt1 and outputs the output signal V10a. The output signal V10a of the voltage determination circuit 10a becomes H level when the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt1 and the potential VOUT of the output terminal OUT becomes the threshold value (Vt1).

전압 판정 회로 (10b) 는, 임계값 (Vt2) 을 갖고, 출력 신호 (V10b) 를 출력한다. 전압 판정 회로 (10b) 의 출력 신호 (V10b) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 미만일 때에 L 레벨이 된다.The voltage determination circuit 10b has the threshold value Vt2 and outputs the output signal V10b. The output signal V10b of the voltage determination circuit 10b becomes H level when the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt2 and the potential VOUT of the output terminal OUT exceeds the threshold value Vt2, (Vt2).

전압 판정 회로 (10c) 는, 임계값 (Vt3) 을 갖고, 출력 신호 (V10c) 를 출력한다. 전압 판정 회로 (10c) 의 출력 신호 (V10c) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 미만일 때에 L 레벨이 된다.The voltage determination circuit 10c has the threshold value Vt3 and outputs the output signal V10c. The output signal V10c of the voltage determination circuit 10c is at the H level when the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt3 and the potential VOUT of the output terminal OUT exceeds the threshold value Vt3, (Vt3).

여기서, 임계값 (Vt1 ∼ Vt3) 은, Vt1 ＜ Vt2 ＜ Vt3 의 관계를 만족시키고 있다.Here, the threshold values Vt1 to Vt3 satisfy the relationship of Vt1 < Vt2 < Vt3.

부호화 회로 (30) 는, 2 치 논리 회로이며, 전압 판정 회로 (10a ∼ 10c) 의 출력 신호가 입력되고, 그 출력 신호에 따라 2 치 신호를 출력한다. 여기서, 예를 들어, 전압 판정 회로 (10a) 의 출력 신호가 L 레벨, 10b 의 출력 신호가 L 레벨, 10c 의 출력 신호가 L 레벨일 때, LLL 로 기재한다. 부호화 회로 (30) 가 출력하는 2 치 신호는, 전압 판정 회로 (10a ∼ 10c) 의 출력 신호가, LLL 일 때에는 L 레벨, HLL 일 때에는 H 레벨, HHL 일 때에는 L 레벨, HHH 일 때에는 H 레벨이다.The encoding circuit 30 is a binary logic circuit and receives the output signals of the voltage determination circuits 10a to 10c and outputs a binary signal in accordance with the output signals. Here, for example, when the output signal of the voltage determination circuit 10a is at L level, the output signal of 10b is at L level, and the output signal of 10c is at L level, it is described as LLL. The binary signal output from the encoding circuit 30 is at an L level when the output signal of the voltage determination circuits 10a to 10c is at H level, at a H level when HLL, at an L level when HHL, and at an H level when HHH .

모드 전환 회로 (40) 는, 내부 회로 (50) 의 출력 전위와 부호화 회로 (30) 의 2 치 신호를 입력하고, 이들 신호가 동일한 전위일 때, 테스트 모드로 전환하는 모드 신호를 내부 회로 (50) 에 출력한다.The mode switching circuit 40 receives the output potential of the internal circuit 50 and the binary signal of the encoding circuit 30 and outputs a mode signal for switching to the test mode to the internal circuit 50 .

내부 회로 (50) 는, 모드 전환 회로 (40) 로부터 입력되는 모드 신호에 따라, 통상 모드이면, 예를 들어, 물리량의 대소의 판정 결과를 출력하고, 테스트 모드이면 소정의 테스트 동작을 실행한다.The internal circuit 50 outputs a judgment result of the magnitude of the physical quantity, for example, when the mode is the normal mode according to the mode signal inputted from the mode switching circuit 40, and executes a predetermined test operation in the test mode.

출력 드라이버 (20) 는, PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 출력 드라이버이다. 여기서는, 출력 드라이버 (20) 는, 높은 전류 구동 능력을 갖는다.The output driver 20 is a CMOS output driver composed of a PMOS transistor and an NMOS transistor. Here, the output driver 20 has a high current driving capability.

다음으로, 제 1 실시형태의 반도체 장치 (100) 의 동작에 대해 설명한다.Next, the operation of the semiconductor device 100 of the first embodiment will be described.

먼저, 내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에, 출력 단자 (OUT) 의 전위 (VOUT) 를 강제적으로 L 레벨로 하여, 내부 회로 (50) 를 테스트 모드로 하는 동작에 대해 설명한다.First, an explanation will be given of the operation of forcing the potential VOUT of the output terminal OUT to the L level when the internal circuit 50 is outputting the L level signal, thereby setting the internal circuit 50 to the test mode do.

내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에는, 출력 드라이버 (20) 는 PMOS 트랜지스터가 온이 되어, 출력 단자 (OUT) 의 전위 (VOUT) 는 H 레벨이 되어 있다.When the internal circuit 50 outputs an L level signal, the PMOS transistor of the output driver 20 is turned on, and the potential VOUT of the output terminal OUT becomes H level.

여기서, 출력 단자 (OUT) 에 전류 구동 능력이 낮은 검사 장치에서 소스 구동 전류가 공급되면, 출력 드라이버 (20) 의 PMOS 트랜지스터의 온 저항과 검사 장치의 전류 구동 능력의 관계에 의해 출력 단자 (OUT) 의 전위 (VOUT) 는 L 레벨로 할 수 없다. 그리고, 전위 (VOUT) 는, 임계값 (Vt2) 이상, 임계값 (Vt3) 미만이 된다.Here, when the source driving current is supplied to the output terminal OUT at the inspection apparatus having a low current driving capability, the output terminal OUT is controlled by the relationship between the ON resistance of the PMOS transistor of the output driver 20 and the current driving capability of the testing apparatus. The potential VOUT can not be set at the L level. Then, the potential VOUT becomes equal to or higher than the threshold value Vt2 and lower than the threshold value Vt3.

전압 판정 회로 (10a) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 이상이므로 H 레벨의 출력 신호 (V10a) 를 출력한다. 전압 판정 회로 (10b) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 이상이므로 H 레벨의 출력 신호 (V10b) 를 출력한다. 전압 판정 회로 (10c) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 미만이므로 L 레벨의 출력 신호 (V10c) 를 출력한다. 즉, 부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HHL 의 신호가 입력된다.The voltage determination circuit 10a outputs the output signal V10a of H level since the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt1. The voltage determination circuit 10b outputs the output signal V10b of H level since the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt2. The voltage determination circuit 10c outputs the output signal V10c of L level because the potential VOUT of the output terminal OUT is less than the threshold value Vt3. That is, the encoding circuit 30 receives the HHL signal from the voltage determination circuits 10a to 10c.

부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HHL 의 신호가 입력되면, L 레벨의 신호를 출력한다. 즉, 부호화 회로 (30) 는, 전위 (VOUT) 가 임계값 (Vt1) 미만이 되었을 때와 마찬가지로 L 레벨의 신호를 출력한다.The encoding circuit 30 outputs an L level signal when the HHL signal is input from the voltage determination circuits 10a to 10c. That is, the encoding circuit 30 outputs an L-level signal in the same manner as when the potential VOUT becomes less than the threshold value Vt1.

모드 전환 회로 (40) 는, 내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에, 부호화 회로 (30) 로부터 L 레벨의 신호를 받으면, 출력 단자 (OUT) 의 전위 (VOUT) 가 강제적으로 L 레벨이 된 것으로 인식하여, 내부 회로 (50) 를 테스트 모드로 하는 모드 신호를 출력한다.When the internal circuit 50 outputs a signal of L level and the signal of L level is received from the coding circuit 30, the mode switching circuit 40 forcibly changes the potential VOUT of the output terminal OUT L level, and outputs a mode signal for setting the internal circuit 50 to the test mode.

다음으로, 내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에, 출력 단자 (OUT) 의 전위 (VOUT) 를 강제적으로 H 레벨로 하여, 내부 회로 (50) 를 테스트 모드로 하는 동작에 대해 설명한다.Next, the operation of forcing the potential VOUT of the output terminal OUT to the H level and setting the internal circuit 50 to the test mode when the internal circuit 50 is outputting the H level signal Explain.

내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에는, 출력 드라이버 (20) 는 NMOS 트랜지스터가 온이 되어, 출력 단자 (OUT) 의 전위 (VOUT) 는 L 레벨이 되어 있다.When the internal circuit 50 outputs an H level signal, the NMOS transistor of the output driver 20 is turned on and the potential VOUT of the output terminal OUT becomes L level.

여기서, 출력 단자 (OUT) 에 전류 구동 능력이 낮은 검사 장치에서 싱크 구동 전류가 공급되면, 출력 드라이버 (20) 의 NMOS 트랜지스터의 온 저항과 검사 장치의 전류 구동 능력의 관계에 의해 출력 단자 (OUT) 의 전위 (VOUT) 는 H 레벨로 할 수 없다. 그리고, 전위 (VOUT) 는, 임계값 (Vt1) 이상, 임계값 (Vt2) 미만이 된다.Here, when a sink driving current is supplied to the output terminal OUT with a low current driving capability, the output terminal OUT is controlled by the relationship between the ON resistance of the NMOS transistor of the output driver 20 and the current driving capability of the testing apparatus. The potential VOUT can not be set at the H level. Then, the potential VOUT becomes equal to or higher than the threshold value Vt1 and lower than the threshold value Vt2.

전압 판정 회로 (10a) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 이상이므로 H 레벨의 출력 신호 (V10a) 를 출력한다. 전압 판정 회로 (10b) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 미만이므로 L 레벨의 출력 신호 (V10b) 를 출력한다. 전압 판정 회로 (10c) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 미만이므로 L 레벨의 출력 신호 (V10c) 를 출력한다. 즉, 부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HLL 의 신호가 입력된다.The voltage determination circuit 10a outputs the output signal V10a of H level since the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt1. The voltage determination circuit 10b outputs the output signal V10b of L level because the potential VOUT of the output terminal OUT is less than the threshold value Vt2. The voltage determination circuit 10c outputs the output signal V10c of L level because the potential VOUT of the output terminal OUT is less than the threshold value Vt3. That is, the encoding circuit 30 receives the HLL signal from the voltage determination circuits 10a to 10c.

부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HLL 의 신호가 입력되면, H 레벨의 신호를 출력한다. 즉, 부호화 회로 (30) 는, 전위 (VOUT) 가 임계값 (Vt3) 이상이 되었을 때와 마찬가지로 H 레벨의 신호를 출력한다.The encoding circuit 30 outputs a signal of H level when a signal of HLL is input from the voltage determination circuits 10a to 10c. That is, the encoding circuit 30 outputs a signal of the H level in the same manner as when the potential VOUT becomes equal to or larger than the threshold value Vt3.

모드 전환 회로 (40) 는, 내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에, 부호화 회로 (30) 로부터 H 레벨의 신호를 받으면, 출력 단자 (OUT) 의 전위 (VOUT) 가 강제적으로 H 레벨이 된 것으로 인식하여, 내부 회로 (50) 를 테스트 모드로 하는 모드 신호를 출력한다.When the internal circuit 50 outputs a high-level signal and the high-level signal is received from the encoding circuit 30, the mode switching circuit 40 forcibly changes the potential VOUT of the output terminal OUT H level, and outputs a mode signal for setting the internal circuit 50 to the test mode.

이상 설명한 바와 같이, 높은 전류 구동 능력의 출력 드라이버 (20) 를 구비한 제 1 실시형태의 반도체 장치 (100) 는, 전압 판정 회로 (10a ∼ 10c) 와 부호화 회로 (30) 를 구비하였으므로, 전류 구동 능력이 낮은 검사 장치라 하더라도, 내부 회로 (50) 를 테스트 모드로 하는 것이 가능하다.As described above, the semiconductor device 100 of the first embodiment provided with the output driver 20 of high current driving capability is provided with the voltage determination circuits 10a to 10c and the encoding circuit 30, It is possible to set the internal circuit 50 to the test mode even if it is an inspection apparatus having a low capability.

＜제 2 실시형태＞≪ Second Embodiment >

도 2 는, 제 2 실시형태의 반도체 장치 (200) 의 블록도이다. 제 2 실시형태의 반도체 장치 (200) 는, 도 1 의 반도체 장치 (100) 에 추가하여 저역 통과 필터 (60) 를 구비한다. 그 밖의 구성에 대해서는, 도 1 의 반도체 장치 (100) 와 동일하기 때문에, 동일한 구성 요소에는 동일한 부호를 붙이고, 설명은 생략한다.2 is a block diagram of the semiconductor device 200 of the second embodiment. The semiconductor device 200 of the second embodiment includes a low-pass filter 60 in addition to the semiconductor device 100 of FIG. Since the other constitution is the same as that of the semiconductor device 100 of Fig. 1, the same constituent elements are denoted by the same reference numerals, and a description thereof is omitted.

저역 통과 필터 (60) 는, 출력 단자 (OUT) 와 전압 판정 회로 (10a ∼ 10c) 사이에 접속된다. 저역 통과 필터 (60) 는, 출력 단자 (OUT) 에 펄스상의 노이즈가 중첩된 경우에, 전압 판정 회로 (10a ∼ 10c) 에 입력되는 출력 단자 (OUT) 의 전위 (VOUT) 에 그 노이즈에 의한 전위의 변동을 받지 않게 하는 기능을 갖는다.The low-pass filter 60 is connected between the output terminal OUT and the voltage determination circuits 10a to 10c. Pass filter 60 is connected to the potential VOUT of the output terminal OUT that is input to the voltage determination circuits 10a to 10c when the noise in the pulse is superimposed on the output terminal OUT, So as not to be affected by fluctuations of the temperature.

내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에는, 출력 드라이버 (20) 는 NMOS 트랜지스터가 온이 되어, 출력 단자 (OUT) 의 전위 (VOUT) 는 L 레벨이 되어 있다. 여기서, 출력 단자 (OUT) 에 펄스상의 H 레벨의 노이즈가 중첩된 경우, 출력 드라이버 (20) 의 NMOS 트랜지스터의 온 저항과의 관계에 의해 출력 단자 (OUT) 의 전위 (VOUT) 는 펄스상으로 임계값 (Vt1) 이상, 임계값 (Vt2) 미만이 된다.When the internal circuit 50 outputs an H level signal, the NMOS transistor of the output driver 20 is turned on and the potential VOUT of the output terminal OUT becomes L level. When the H level noise on the pulse is superimposed on the output terminal OUT, the potential VOUT of the output terminal OUT becomes a pulse-like threshold in relation to the ON resistance of the NMOS transistor of the output driver 20 (Vt1) and less than the threshold value (Vt2).

저역 통과 필터 (60) 는, 입력되는 전위 (VOUT) 가 펄스상으로 변동되어도, 일정한 시정수에 따라 응답하기 때문에, 그 출력 전위는 임계값 (Vt1) 을 초과하는 경우가 없다.Since the low-pass filter 60 responds to a constant time constant even when the input potential VOUT fluctuates in the form of a pulse, its output potential does not exceed the threshold value Vt1.

제 1 실시형태의 반도체 장치 (100) 는, 전류 구동 능력이 낮은 검사 장치에 대응하기 위해서, 전압 판정 회로 (10a) 의 낮은 임계값 (Vt1) 에 의해 출력 단자 (OUT) 의 강제 H 레벨 입력을 검출하도록 하였으므로, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 받을 가능성이 있다. 본 실시형태의 반도체 장치 (200) 는 출력 단자 (OUT) 와 전압 판정 회로 (10a ∼ 10c) 사이에 저역 통과 필터 (60) 를 형성함으로써, 외부로부터 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하다.The semiconductor device 100 of the first embodiment is configured such that the forced H level input of the output terminal OUT is controlled by the low threshold value Vt1 of the voltage determination circuit 10a There is a possibility of being affected by the noise applied to the output terminal OUT. The semiconductor device 200 according to the present embodiment has a configuration in which the low pass filter 60 is formed between the output terminal OUT and the voltage determination circuits 10a to 10c so that the influence of noise applied from the outside to the output terminal OUT It is possible to exclude.

이상 설명한 바와 같이, 제 2 실시형태의 반도체 장치 (200) 에 의하면, 제 1 실시형태의 반도체 장치 (100) 와 동일한 효과를 갖고, 또한, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하므로, 보다 신뢰성이 높은 반도체 장치를 제공할 수 있다.As described above, the semiconductor device 200 according to the second embodiment has the same effect as the semiconductor device 100 according to the first embodiment, and has the effect of eliminating the influence of noise applied to the output terminal OUT It is possible to provide a semiconductor device with higher reliability.

＜제 3 실시형태＞≪ Third Embodiment >

도 3 은, 제 3 실시형태의 반도체 장치 (300) 의 블록도이다. 제 3 실시형태의 반도체 장치 (300) 는, 도 1 의 반도체 장치 (100) 에 추가하여 또한 전압 판정 회로 (10d, 10e) 와 부호화 회로 (31) 를 구비한다. 그 밖의 구성에 대해서는, 도 1 의 반도체 장치 (100) 와 동일하기 때문에, 동일한 구성 요소에는 동일한 부호를 붙이고, 설명은 생략한다.3 is a block diagram of the semiconductor device 300 of the third embodiment. The semiconductor device 300 of the third embodiment further includes voltage determination circuits 10d and 10e and a coding circuit 31 in addition to the semiconductor device 100 of FIG. Since the other constitution is the same as that of the semiconductor device 100 of Fig. 1, the same constituent elements are denoted by the same reference numerals, and a description thereof is omitted.

전압 판정 회로 (10d) 는, 임계값 (Vt4) 을 갖고, 출력 신호 (V10d) 를 출력한다. 전압 판정 회로 (10d) 의 출력 신호 (V10d) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt4) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt4) 미만일 때에 L 레벨이 된다.The voltage determination circuit 10d has the threshold value Vt4 and outputs the output signal V10d. The output signal V10d of the voltage determination circuit 10d is at the H level when the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt4 and the potential VOUT of the output terminal OUT exceeds the threshold value Vt4, (Vt4).

전압 판정 회로 (10e) 는, 임계값 (Vt5) 을 갖고, 출력 신호 (V10e) 를 출력한다. 전압 판정 회로 (10e) 의 출력 신호 (V10e) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt5) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt5) 미만일 때에 L 레벨이 된다.The voltage determination circuit 10e has the threshold value Vt5 and outputs the output signal V10e. The output signal V10e of the voltage determination circuit 10e becomes the H level when the potential VOUT of the output terminal OUT is equal to or higher than the threshold value Vt5 and the potential VOUT of the output terminal OUT exceeds the threshold value Vt5, (Vt5).

여기서, 임계값 (Vt1 ∼ Vt5) 은, Vt1 ＜ Vt2 ＜ Vt3 ＜ Vt4 ＜ Vt5 의 관계를 만족시키고 있다.Here, the threshold values Vt1 to Vt5 satisfy the relationship of Vt1 < Vt2 < Vt3 < Vt4 < Vt5.

부호화 회로 (31) 는, 2 치 논리 회로이며, 전압 판정 회로 (10a ∼ 10e) 의 출력 신호가 입력되고, 그 출력 신호에 따라 2 치 신호를 출력한다. 여기서, 2 치 신호는, 전압 판정 회로 (10a ∼ 10e) 의 출력 신호가, LLLLL 일 때에는 L 레벨, HLLLL 일 때에는 H 레벨, HHLLL 일 때에는 L 레벨, HHHLL 일 때에는 H 레벨, HHHHL 일 때에는 L 레벨, HHHHH 일 때에는 H 레벨이다.The encoding circuit 31 is a binary logic circuit and receives the output signals of the voltage determination circuits 10a to 10e and outputs a binary signal in accordance with the output signals. Here, the binary signal is an L level when the output signals of the voltage determination circuits 10a to 10e are LLLLL, H level when HLLLL, L level when HHLLL, H level when HHHLL, L level when HHHHL, HHHHH.

다음으로, 제 3 실시형태의 반도체 장치 (300) 의 동작에 대해 설명한다.Next, the operation of the semiconductor device 300 of the third embodiment will be described.

먼저, 내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에, 출력 단자 (OUT) 의 전위 (VOUT) 를 강제적으로 L 레벨로 하여, 내부 회로 (50) 를 테스트 모드로 하는 동작에 대해 설명한다.First, an explanation will be given of the operation of forcing the potential VOUT of the output terminal OUT to the L level when the internal circuit 50 is outputting the L level signal, thereby setting the internal circuit 50 to the test mode do.

내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에는, 출력 드라이버 (20) 는 PMOS 트랜지스터가 온이 되어, 출력 단자 (OUT) 의 전위 (VOUT) 는 H 레벨이 되어 있다.When the internal circuit 50 outputs an L level signal, the PMOS transistor of the output driver 20 is turned on, and the potential VOUT of the output terminal OUT becomes H level.

출력 단자 (OUT) 에 전류 구동 능력이 낮은 검사 장치에서 소스 구동 전류가 공급되면, 전위 (VOUT) 는 임계값 (Vt4) 이상, 임계값 (Vt5) 미만이 된다. 부호화 회로 (31) 는, 전압 판정 회로 (10a ∼ 10e) 로부터 HHHHL 의 신호가 입력되면, L 레벨의 신호를 출력한다.When the source driving current is supplied to the output terminal OUT at a testing apparatus having a low current driving capability, the potential VOUT becomes equal to or higher than the threshold value Vt4 and lower than the threshold value Vt5. The encoding circuit 31 outputs an L level signal when the HHHHL signal is input from the voltage determination circuits 10a to 10e.

또, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 이상, 임계값 (Vt4) 미만이 되면, 부호화 회로 (31) 는, 전압 판정 회로 (10a ∼ 10e) 로부터 HHHLL 의 신호가 입력되므로, H 레벨의 신호를 출력한다.When the potential VOUT of the output terminal OUT becomes equal to or greater than the threshold value Vt3 and less than the threshold value Vt4, the encoding circuit 31 receives the HHHLL signal from the voltage determination circuits 10a to 10e And outputs a signal of H level.

따라서, 임계값 (Vt4) 과 임계값 (Vt5) 을 가까운 값으로 설정하면, 내부 회로 (50) 를 테스트 모드로 하기 위해서는, 출력 단자 (OUT) 의 전위 (VOUT) 를 정확하게 임계값 (Vt4) 이상, 임계값 (Vt5) 미만으로 할 필요가 있다. 즉, 부호화 회로 (31) 는, 외부로부터 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 잘 받지 않게 된다는 효과가 있다.Therefore, when the threshold value Vt4 and the threshold value Vt5 are set close to each other, the potential VOUT of the output terminal OUT is accurately set to the threshold value Vt4 or more , It is necessary to set it to be less than the threshold value Vt5. That is, the encoding circuit 31 has an effect that the influence externally applied to the output terminal OUT is not affected well.

또한, 부호화 회로 (31) 는, 전압 판정 회로 (10a ∼ 10e) 로부터 입력되는 신호를 적절한 주기로 샘플링하여, 2 치 신호를 출력하도록 구성하면, 보다 노이즈의 영향을 잘 받지 않게 된다.Further, if the encoding circuit 31 is configured to sample the signals input from the voltage determination circuits 10a to 10e at appropriate intervals and output a binary signal, the influence of the noise will not be sufficiently received.

제 1 실시형태의 반도체 장치 (100) 는, 전류 구동 능력이 낮은 검사 장치에 대응하기 위해서, 전압 판정 회로 (10a) 의 낮은 임계값 (Vt1) 에 의해 출력 단자 (OUT) 의 강제 H 레벨 입력을 검출하도록 하였으므로, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 받을 가능성이 있다. 제 3 실시형태의 반도체 장치 (300) 는, 전압 판정 회로 (10d, 10e) 를 추가로 형성함으로써, 외부로부터 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하다.The semiconductor device 100 of the first embodiment is configured such that the forced H level input of the output terminal OUT is controlled by the low threshold value Vt1 of the voltage determination circuit 10a There is a possibility of being affected by the noise applied to the output terminal OUT. The semiconductor device 300 of the third embodiment can eliminate the influence of noise applied from the outside to the output terminal OUT by additionally forming the voltage determination circuits 10d and 10e.

이상 설명한 바와 같이, 제 3 실시형태의 반도체 장치 (300) 에 의하면, 제 1 실시형태의 반도체 장치 (100) 와 동일한 효과를 갖고, 또한, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하므로, 보다 신뢰성이 높은 반도체 장치를 제공할 수 있다.As described above, the semiconductor device 300 according to the third embodiment has the same effect as the semiconductor device 100 according to the first embodiment, and has the effect of eliminating the influence of noise applied to the output terminal OUT It is possible to provide a semiconductor device with higher reliability.

이상, 본 발명의 실시형태에 대해 설명하였지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 다양한 변경이나 조합이 가능하다. 예를 들어, 제３ 실시형태의 반도체 장치에 저역 통과 필터를 형성해도 된다. 또, 출력 드라이버에는 CMOS 드라이버를 사용한 예를 나타냈지만, 어떠한 회로의 출력 드라이버여도 적용이 가능하다. 또, 복수의 출력 단자에 적용하여, 복수 비트로 이루어지는 패러렐 형식의 테스트 모드 신호를 모드 전환 회로에 공급하는 구성으로 해도 된다.Although the embodiment of the present invention has been described above, the present invention is not limited to the above-described embodiment, and various modifications and combinations are possible without departing from the gist of the present invention. For example, a low-pass filter may be formed in the semiconductor device of the third embodiment. In addition, although an example using a CMOS driver is shown for the output driver, any output driver of the circuit can be applied. The configuration may also be applied to a plurality of output terminals to supply a parallel mode test mode signal of a plurality of bits to the mode switching circuit.

10a ∼ 10e : 전압 판정 회로
20 : 출력 드라이버
30, 31 : 부호화 회로
40 : 모드 전환 회로
50 : 내부 회로
60 : 저역 통과 필터10a to 10e: voltage determination circuit
20: Output Driver
30, 31: encoding circuit
40: Mode switching circuit
50: internal circuit
60: Low-pass filter

Claims (6)

내부 회로로부터 입력된 신호를 반도체 장치의 출력 단자에 출력하는 출력 드라이버와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 제 1 임계값을 갖는 제 1 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 1 임계값보다 높은 제 2 임계값을 갖는 제 2 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 2 임계값보다 높은 제 3 임계값을 갖는 제 3 전압 판정 회로와,
상기 제 1 ∼ 3 전압 판정 회로의 출력 단자가 입력 단자에 접속되고, 상기 제 1 ∼ 3 전압 판정 회로의 출력 신호에 따라 2 치의 부호화 신호를 출력하는 부호화 회로와,
상기 부호화 회로의 출력 단자가 입력 단자에 접속되고, 입력되는 상기 부호화 신호와 상기 내부 회로의 상기 신호에 따라, 상기 내부 회로에 모드 신호를 출력하는 모드 전환 회로를 구비한 것을 특징으로 하는 반도체 장치.An output driver for outputting a signal input from an internal circuit to an output terminal of the semiconductor device,
A first voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a first threshold value,
A second voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a second threshold value higher than the first threshold value;
A third voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a third threshold value higher than the second threshold value,
An encoding circuit which is connected to the input terminals of the first to third voltage determination circuits and outputs a binary coded signal in accordance with the output signals of the first to third voltage determination circuits,
And an output terminal of said encoding circuit is connected to an input terminal, and a mode switching circuit for outputting a mode signal to said internal circuit in accordance with said encoded signal to be input and said signal of said internal circuit. 제 1 항에 있어서,
상기 부호화 회로는,
상기 출력 단자의 전위가 상기 제 1 임계값보다 낮은 경우에 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 1 임계값 이상이며, 또한, 상기 제 2 임계값보다 낮은 경우에 제 2 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 2 임계값 이상이며, 또한, 상기 제 3 임계값보다 낮은 경우에 상기 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 3 임계값 이상인 경우에 상기 제 2 논리 신호를 출력하는 것을 특징으로 하는 반도체 장치.The method according to claim 1,
The encoding circuit comprising:
And outputs a first logic signal when the potential of the output terminal is lower than the first threshold value,
And outputs a second logic signal when the potential of the output terminal is equal to or higher than the first threshold value and lower than the second threshold value,
And outputs the first logic signal when the potential of the output terminal is equal to or higher than the second threshold value and lower than the third threshold value,
And outputs the second logic signal when the potential of the output terminal is equal to or greater than the third threshold value. 제 1 항 또는 제 2 항에 있어서,
상기 반도체 장치의 출력 단자와 상기 제 1 ∼ 3 전압 판정 회로의 입력 단자 사이에 저역 통과 필터를 형성한 것을 특징으로 하는 반도체 장치.3. The method according to claim 1 or 2,
Wherein a low-pass filter is formed between an output terminal of the semiconductor device and an input terminal of the first to third voltage determination circuits. 내부 회로로부터 입력된 신호를 반도체 장치의 출력 단자에 출력하는 출력 드라이버와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 제 1 임계값을 갖는 제 1 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 1 임계값보다 높은 제 2 임계값을 갖는 제 2 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 2 임계값보다 높은 제 3 임계값을 갖는 제 3 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 3 임계값보다 높은 제 4 임계값을 갖는 제 4 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 4 임계값보다 높은 제 5 임계값을 갖는 제 5 전압 판정 회로와,
상기 제 1 ∼ 5 전압 판정 회로의 출력 단자가 입력 단자에 접속되고, 상기 제 1 ∼ 5 전압 판정 회로의 출력 신호에 따라 2 치의 부호화 신호를 출력하는 부호화 회로와,
상기 부호화 회로의 출력 단자가 입력 단자에 접속되고, 입력되는 상기 부호화 신호와 상기 내부 회로의 상기 신호에 따라, 상기 내부 회로에 모드 신호를 출력하는 모드 전환 회로를 구비한 것을 특징으로 하는 반도체 장치.An output driver for outputting a signal input from an internal circuit to an output terminal of the semiconductor device,
A first voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a first threshold value,
A second voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a second threshold value higher than the first threshold value;
A third voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a third threshold value higher than the second threshold value,
A fourth voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a fourth threshold value higher than the third threshold value,
A fifth voltage determination circuit having an input terminal connected to an output terminal of the semiconductor device and having a fifth threshold value higher than the fourth threshold value,
An encoding circuit connected to an input terminal of the first to fifth voltage determination circuits and outputting two-valued coded signals in accordance with output signals of the first to fifth voltage determination circuits;
And an output terminal of said encoding circuit is connected to an input terminal, and a mode switching circuit for outputting a mode signal to said internal circuit in accordance with said encoded signal to be input and said signal of said internal circuit. 제 4 항에 있어서,
상기 부호화 회로는,
상기 출력 단자의 전위가 상기 제 1 임계값보다 낮은 경우에 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 1 임계값 이상이며, 또한, 상기 제 2 임계값보다 낮은 경우에 제 2 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 2 임계값 이상이며, 또한, 상기 제 3 임계값보다 낮은 경우에 상기 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 3 임계값 이상이며, 또한, 상기 제 4 임계값보다 낮은 경우에 상기 제 2 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 4 임계값 이상이며, 또한, 상기 제 5 임계값보다 낮은 경우에 상기 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 5 임계값 이상인 경우에 상기 제 2 논리 신호를 출력하는 것을 특징으로 하는 반도체 장치.5. The method of claim 4,
The encoding circuit comprising:
And outputs a first logic signal when the potential of the output terminal is lower than the first threshold value,
And outputs a second logic signal when the potential of the output terminal is equal to or higher than the first threshold value and lower than the second threshold value,
And outputs the first logic signal when the potential of the output terminal is equal to or higher than the second threshold value and lower than the third threshold value,
And outputs the second logic signal when the potential of the output terminal is equal to or higher than the third threshold value and lower than the fourth threshold value,
And outputs the first logic signal when the potential of the output terminal is equal to or higher than the fourth threshold value and lower than the fifth threshold value,
And outputs the second logic signal when the potential of the output terminal is equal to or greater than the fifth threshold value. 제 4 항 또는 제 5 항에 있어서,
상기 반도체 장치의 출력 단자와 상기 제 1 ∼ 5 전압 판정 회로의 입력 단자 사이에 저역 통과 필터를 형성한 것을 특징으로 하는 반도체 장치.The method according to claim 4 or 5,
Wherein a low-pass filter is formed between an output terminal of said semiconductor device and an input terminal of said first to fifth voltage determination circuits.
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