KR20180019063A - 단락으로부터 이동식 디바이스의 보호 - Google Patents

단락으로부터 이동식 디바이스의 보호 Download PDF

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KR20180019063A
KR20180019063A KR1020177025972A KR20177025972A KR20180019063A KR 20180019063 A KR20180019063 A KR 20180019063A KR 1020177025972 A KR1020177025972 A KR 1020177025972A KR 20177025972 A KR20177025972 A KR 20177025972A KR 20180019063 A KR20180019063 A KR 20180019063A
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샌디스크 테크놀로지스 엘엘씨
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Abstract

회로는 메모리 카드와 같은 이동식 또는 연결 가능 매체에서의 단락을 검출하고 방지하는 데 사용될 수 있다. 매체는 메모리 카드를 수용하는 호스트 디바이스와 같은 또 다른 디바이스와의 연결들을 갖는 임의의 디바이스 또는 컴포넌트일 수 있다. 호스트 디바이스는 연결을 용이하게 하는 커넥터들(복수의 패드를 포함할 수 있음)을 통해 매체와 연결할 수 있다. 각각의 커넥터들/패드들이 적절히 연결되지 않아 호스트 디바이스와 매체 간의 연결이 부적절하거나 오정렬되면, 단락이 존재할 수 있다. 단락 검출기가 이러한 단락의 검출과 방지 둘 다를 행할 수 있다.

Description

단락으로부터 이동식 디바이스의 보호
본 출원은 일반적으로 메모리 디바이스에 관한 것이다. 더 구체적으로, 본 출원은 이동식 메모리 디바이스에서의 단락을 감소시키기 위한 회로에 관한 것이다.
플래시 메모리와 같은 비휘발성 메모리 시스템이 소비자 제품에서의 사용을 위해 널리 채택되고 있다. 플래시 메모리는 상이한 형태들로, 예를 들어 호스트 디바이스들 간에 운반될 수 있는 휴대용/이동식 메모리 카드의 형태로 또는 호스트 디바이스에 내장된 SSD(solid state disk)로서 발견될 수 있다. 이동식 메모리와 호스트 디바이스의 부적절한 연결은 카드를 손상시킬 수 있는 단락을 야기할 수 있다. 단락을 견딜 수 있는 금속 인터커넥트와 함께 충분히 넓은 폴리 저항기를 사용하려면 카드상에 더 많은 면적이 필요하다. 카드상의 추가 면적을 사용하지 않고 단락을 방지하는 접근법은 제품 설계가 소형화됨에 따라 유용할 수 있다.
도 1a는 예시적인 비휘발성 메모리 시스템의 블록도이다.
도 1b는 복수의 비휘발성 메모리 시스템을 포함하는 저장 모듈을 예시하는 블록도이다.
도 1c는 계층적 저장 시스템을 예시하는 블록도이다.
도 2a는 비휘발성 메모리 시스템의 제어기의 예시적인 컴포넌트들을 예시하는 블록도이다.
도 2b는 비휘발성메모리 저장 시스템의 비휘발성 메모리의 예시적인 컴포넌트들을 예시하는 블록도이다.
도 3은 패드들을 갖는 예시적인 메모리 카드이다.
도 4는 호스트 디바이스와의 예시적인 주변 디바이스 연결이다.
도 5는 양방향 라인 및 양방향 패드를 갖는 주변 디바이스의 입출력(IO) 스테이지의 블록도이다.
도 6은 호스트 디바이스와 잘못 연결된 양방향 라인 및 양방향 패드를 갖는 주변 디바이스의 블록도이다.
도 7은 호스트 디바이스와 오정렬된 양방향 라인 및 양방향 패드를 갖는 주변 디바이스의 또 다른 실시예의 블록도이다.
도 8은 단락 검출기 또는 보호기를 갖는 주변 디바이스의 블록도이다.
도 9는 예시적인 단락 검출기 또는 보호기의 회로도이다.
도 10은 단락 타이밍의 시퀀스도이다.
도 11은 단락 검출을 예시하는 흐름도이다.
도입으로서, 아래에 설명된 실시예들은 이동식/연결 가능 매체에서의 단락을 감소시키기 위한 회로 및 방법을 포함한다. 매체는 또 다른 디바이스와의 연결들을 갖는 임의의 디바이스 또는 컴포넌트일 수 있다. 매체는 매체 디바이스, 주변 디바이스, 및/또는 메모리 디바이스로 지칭될 수 있다. 일례에서, 호스트 디바이스는 연결을 용이하게 하는 커넥터들(복수의 패드를 포함할 수 있음)을 통해 매체와 연결할 수 있다. 연결은 데이터 또는 전력의 흐름을 위한 것일 수 있다. 각각의 커넥터들/패드들이 적절히 연결되지 않아 호스트 디바이스와 매체 간의 연결이 부적절하거나 오정렬되면, 단락이 존재할 수 있다.
아래에 설명된 바와 같이, 연결 가능 매체는 메모리 카드(예를 들어, SD 카드, USB 메모리 스틱 등)를 포함하는 플래시 메모리와 같은 이동식 메모리일 수 있다. 도 1a 내지 도 2b는 비휘발성 메모리가 호스트에 연결하기 위한 커넥터들을 갖는 이동식/연결 가능 매체의 일례일 수 있는 예시적인 메모리 시스템을 예시한다. 이동식 메모리는 아래에 설명된 단락 감소 시스템들 및 방법들을 이용할 수 있는 연결 가능 컴포넌트의 일례에 불과하다. 도 3 내지 도 4는 호스트 디바이스와 결합하는 예시적인 디바이스를 예시한다. 메모리 디바이스와 호스트 디바이스의 커넥터들은 도 3 내지 도 4에 도시된 바와 같이 서로 매치업하는 전기 패드들을 포함할 수 있다. 특히, 이동식 메모리는 호스트 디바이스의 대응하는 패드들과 매치업하는 패드들을 가질 수 있다.
이동식 메모리 디바이스 또는 메모리 카드는 아래에 설명된 단락 검출 및/또는 단락 보호 특징들을 이용할 수 있는 연결되는 디바이스의 일례에 불과하다. 도 1a 내지 도 2b는 예시적인 메모리 및 호스트 연결을 예시한다. 도 1a는 비휘발성 메모리 시스템을 예시하는 블록도이다. 비휘발성 메모리 시스템(100)은 제어기(102) 및 하나 이상의 비휘발성 메모리 다이(104)로 구성될 수 있는 비휘발성 메모리를 포함한다. 본 명세서에서 사용된 용어 다이는 단일 반도체 기판 상에 형성되는, 비휘발성 메모리 셀들의 세트, 및 그 비휘발성 메모리 셀들의 물리적 동작을 관리하기 위한 연관된 회로를 지칭한다. 제어기(102)는 호스트 시스템과 인터페이스하여 판독, 프로그램, 및 소거 동작들을 위한 명령 시퀀스들을 비휘발성 메모리 다이(104)에 전송한다.
호스트 시스템들의 예로는, 데스크톱 또는 랩톱 및 기타 휴대용 컴퓨터와 같은 개인용 컴퓨터(PC)들, 태블릿, 모바일 디바이스, 휴대 전화, 스마트폰, 개인 휴대 정보 단말기(PDA)들, 게임 디바이스, 디지털 스틸 카메라, 디지털 무비 카메라, 및 휴대용 미디어 플레이어를 포함하지만, 이들로 제한되지 않는다. 휴대용 메모리 카드 애플리케이션들을 위하여, 호스트는 하나 이상의 유형의 메모리 카드들 또는 플래시 드라이브들을 위한 빌트인 리셉터클을 포함할 수 있거나, 또는 호스트는 메모리 카드가 플러깅되는 어댑터들을 필요로 할 수 있다. 메모리 시스템은 그 자신의 메모리 제어기 및 구동기들을 포함할 수 있지만, 또한 메모리가 연결되는 호스트에 의해 실행된 소프트웨어에 의해 대신에 제어되는 일부 메모리-단독 시스템들(memory-only systems)일 수 있다. 제어기를 포함하는 일부 메모리 시스템들, 특히 호스트 내에 내장된 것들에서, 메모리, 제어기 및 구동기들은 단일의 집적 회로 칩 상에 종종 형성된다. 호스트는 SD(Secure Digital) 프로토콜, MS(Memory Stick) 프로토콜 및 USB(Universal Serial Bus) 프로토콜과 같은, 그러나 이들로 제한되지 않는, 임의의 통신 프로토콜을 사용하여 메모리 카드와 통신할 수 있다.
제어기(102)(플래시 메모리 제어기일 수 있음)는, 예를 들어, 처리 회로, 마이크로프로세서 또는 프로세서, 및 (마이크로)프로세서에 의해 실행 가능한 컴퓨터 판독 가능 프로그램 코드(예를 들어, 소프트웨어 또는 펌웨어)를 저장하는 컴퓨터 판독 가능 매체, 로직 게이트, 스위치, 주문형 집적 회로(ASIC), 프로그래머블 로직 컨트롤러, 및 임베디드 마이크로컨트롤러의 형태를 취할 수 있다. 제어기(102)는 아래에 설명되고 흐름도들에 도시된 다양한 기능들을 수행하기 위해 하드웨어 및/또는 펌웨어로 구성될 수 있다. 또한, 제어기 내부에 있는 것으로 도시된 컴포넌트들 중 일부는 또한 제어기 외부에 저장될 수 있으며, 다른 컴포넌트들이 사용될 수 있다. 또한, "동작 가능하게 통신하는"이란 문구는 직접 통신하는 또는 여기에 도시되거나 설명될 수도 있고 그렇지 않을 수도 있는 하나 이상의 컴포넌트를 통해 간접적으로(유선 또는 무선) 통신하는 것을 의미할 수 있다.
본 명세서에서 사용되는, 플래시 메모리 제어기는 플래시 메모리에 저장된 데이터를 관리하고 컴퓨터 또는 전자 디바이스와 같은 호스트와 통신하는 디바이스이다. 플래시 메모리 제어기는 본 명세서에 설명된 특정 기능에 부가하여 다양한 기능을 가질 수 있다. 예를 들어, 플래시 메모리 제어기는 플래시 메모리를 포맷하여 메모리가 적절히 동작하도록 보장하고, 불량 플래시 메모리 셀들을 매핑 아웃하고, 향후 결함 있는 셀들을 대체할 예비 셀들을 할당할 수 있다. 예비 셀들 중 일부는 플래시 메모리 제어기를 동작시키고 다른 특징들을 구현하는 펌웨어를 보유하는 데 사용될 수 있다. 동작시, 호스트는 플래시 메모리에서 데이터를 판독하거나 플래시 메모리에 데이터를 기입할 필요가 있을 때, 플래시 메모리 제어기와 통신할 것이다. 호스트가 데이터가 판독/기입될 논리 주소를 제공하면, 플래시 메모리 제어기는 호스트로부터 수신된 논리 주소를 플래시 메모리 내의 물리적 주소로 변환할 수 있다. (대안적으로, 호스트는 물리적 주소를 제공할 수 있다). 플래시 메모리 제어기는 마모 평준화(wear leveling)(반복적으로 기입될 특정 메모리 블록들의 마모를 피하기 위해 기입들을 분산시키는 것) 및 가비지 수집(garbage collection)(블록이 가득 찬 후에, 유효 데이터 페이지들만을 새로운 블록으로 이동시켜, 가득 찬 블록이 소거되고 재사용될 수 있게 하는 것)과 같은, 그러나 이로 제한되지 않는, 다양한 메모리 관리 기능들을 또한 수행할 수 있다.
비휘발성 메모리 다이(104)는 NAND 플래시 메모리 셀들 및/또는 NOR 플래시 메모리 셀들을 포함하는 임의의 적절한 비휘발성 저장 매체를 포함할 수 있다. 메모리 셀들은 솔리드 스테이트(예를 들어, 플래시) 메모리 셀들의 형태를 취할 수 있고, 한 번 프로그래밍 가능하거나, 몇 번 프로그래밍 가능하거나, 여러 번 프로그래밍 가능할 수 있다. 메모리 셀들은 또한 단일 레벨 셀(SLC)들, 다중 레벨 셀(MLC)들, 삼중 레벨 셀(TLC)들일 수 있거나, 현재 공지되어 있거나 나중에 개발되는, 다른 메모리 셀 레벨 기술들을 사용할 수 있다. 또한, 메모리 셀들은 2차원 또는 3차원 방식으로 제조될 수 있다. 제어기(102)와 비휘발성 메모리 다이(104) 간의 인터페이스는 토글 모드(Toggle Mode)(200, 400, 또는 800)와 같은 임의의 적합한 플래시 인터페이스일 수 있다. 일 실시예에서, 메모리 시스템(100)은 보안 디지털(SD) 또는 마이크로 보안 디지털(micro-SD) 카드와 같은 카드 기반 시스템일 수 있다. 대체 실시예에서, 메모리 시스템(100)은 임베디드 메모리 시스템의 일부일 수 있다. 예를 들어, 플래시 메모리는 호스트 내에, 예컨대 개인용 컴퓨터에 설치된 SSD(solid state disk) 드라이브의 형태로 내장될 수 있다.
도 1a에 예시된 예에서는, 비휘발성 메모리 시스템(100)이 제어기(102)와 비휘발성 메모리 다이(104) 간에 단일 채널을 포함하지만, 본 명세서에 설명된 주제는 단일 메모리 채널을 갖는 것으로 제한되지 않는다. 예를 들어, 도 1b 및 도 1c에서와 같은 일부 NAND 메모리 시스템 아키텍처에서, 제어기 성능에 따라, 제어기와 NAND 메모리 디바이스 사이에 2, 4, 8 또는 그 이상의 NAND 채널이 존재할 수 있다. 본 명세서에 설명된 실시예들 중 임의의 실시예에서, 단일 채널이 도면에 도시되어 있다고 할지라도, 제어기와 메모리 다이 사이에 단일 채널보다 많은 채널이 존재할 수 있다.
도 1b는 복수의 비휘발성 메모리 시스템(100)을 포함하는 저장 모듈(200)을 예시한다. 이와 같이, 저장 모듈(200)은 호스트와 그리고 복수의 비휘발성 메모리 시스템(100)을 포함하는 저장 시스템(204)과 인터페이스하는 저장 제어기(202)를 포함할 수 있다. 저장 제어기(202)와 비휘발성 메모리 시스템(100) 간의 인터페이스는 SATA(serial advanced technology attachment) 또는 PCIe(peripheral component interface express) 인터페이스와 같은 버스 인터페이스일 수 있다. 일 실시예에서, 저장 모듈(200)은 랩톱 컴퓨터 및 태블릿 컴퓨터와 같은 휴대용 컴퓨팅 디바이스에서 발견되는 것과 같은 SSD(solid state drive)일 수 있다.
도 1c는 계층적 저장 시스템을 예시하는 블록도이다. 계층적 저장 시스템(210)은 복수의 저장 제어기(202)를 포함하고, 그 각각은 각각의 저장 시스템(204)을 제어한다. 호스트 시스템(212)은 버스 인터페이스를 통해 계층적 저장 시스템 내의 메모리들에 액세스할 수 있다. 일 실시예에서, 버스 인터페이스는 NVMe(non-volatile memory express) 또는 FCoE(fiber channel over Ethernet) 인터페이스일 수 있다. 일 실시예에서, 도 1c에 예시된 시스템은 대용량 저장이 요구되는 데이터 센터 또는 다른 위치에서 발견되는 것과 같이, 다수의 호스트 컴퓨터에 의해 액세스 가능한 랙 장착형 대용량 저장 시스템일 수 있다.
도 2a는 제어기(102)의 예시적인 컴포넌트들을 더 상세하게 예시하는 블록도이다. 제어기(102)는 호스트와 인터페이스하는 프런트 엔드 모듈(108), 하나 이상의 비휘발성 메모리 다이(104)와 인터페이스하는 백 엔드 모듈(110), 및 이제 상세히 설명될 기능들을 수행하는 다양한 다른 모듈들을 포함한다. 모듈은 다른 컴포넌트들과 함께 사용하기 위해 설계된 패키징된 기능 하드웨어 유닛, 일반적으로 관련 기능들 중 특정 기능을 수행하는 (마이크로)프로세서 또는 처리 회로에 의해 실행 가능한 프로그램 코드(예를 들어, 소프트웨어 또는 펌웨어)의 일부, 또는 예를 들어 더 큰 시스템과 인터페이스하는 독립형 하드웨어 또는 소프트웨어 컴포넌트의 형태를 취할 수 있다. 예를 들어, 각각의 모듈은 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 회로, 디지털 논리 회로, 아날로그 회로, 개별 회로들의 조합, 게이트들, 또는 임의의 다른 유형의 하드웨어 또는 이들의 조합을 포함할 수 있다. 대안적으로 또는 부가적으로, 각각의 모듈은, 예를 들어, 모듈의 기능들 중 하나 이상의 기능을 구현하기 위해 프로세서로 실행 가능한 명령어들을 포함하는 메모리(104)의 일부와 같은 메모리 하드웨어를 포함할 수 있다. 모듈들 중 임의의 하나가 프로세서로 실행 가능한 명령어들을 포함하는 메모리의 일부를 포함할 때, 모듈은 프로세서를 포함할 수도 있고 그렇지 않을 수도 있다. 일부 예들에서, 각각의 모듈은 대응하는 모듈의 기능들을 구현하기 위해 프로세서로 실행 가능한 명령어들을 포함하는 메모리(104) 또는 다른 물리적 메모리의 일부에 불과할 수 있다.
제어기(102)의 모듈들은 제어기(102)의 다이 상에 존재하는 단락 검출 모듈(112)을 포함할 수 있다. 단락 검출 모듈은 단락 보호 모듈로 지칭될 수도 있다. 도 5 내지 도 11과 관련하여 아래에 더 상세히 설명되는 바와 같이, 단락 검출 모듈(112)은 잠재적인 단락 조건(예를 들어, 연결의 오정렬)을 식별하고 단락을 방지(즉, 단락으로부터 보호)할 수 있다. 메모리 시스템(100)의 전기 패드들(커넥터)은 프런트 엔드 모듈(108)의 일부일 수 있고, 단락 검출 모듈(112)은 연결을 모니터할 수 있고 잠재적인 단락을 다루도록 구성된 회로(예를 들어, 도 5 내지 도 9)를 갖는다.
제어기(102)의 모듈들을 다시 참조하면, 버퍼 관리자/버스 제어기(114)는 랜덤 액세스 메모리(RAM)(116) 내의 버퍼들을 관리하고 제어기(102)의 내부 버스 조정을 제어한다. 판독 전용 메모리(ROM)(118)는 시스템 부트 코드를 저장한다. 도 2a에서는 제어기(102)와 별개로 위치하는 것으로 도시되어 있지만, 다른 실시예들에서 RAM(116) 및 ROM(118) 중 하나 또는 둘 다는 제어기 내에 위치할 수 있다. 또 다른 실시예들에서, RAM 및 ROM의 부분들은 제어기(102) 내부 및 제어기 외부 둘 다에 위치할 수 있다. 또한, 일부 구현에서, 제어기(102), RAM(116), 및 ROM(118)은 별개의 반도체 다이 상에 위치할 수 있다.
프런트 엔드 모듈(108)은 호스트 또는 다음 레벨의 저장 제어기와의 전기적 인터페이스를 제공하는 호스트 인터페이스(120) 및 물리적 계층 인터페이스(PHY)(122)를 포함한다. 호스트 인터페이스(120)의 유형의 선택은 사용되는 메모리의 유형에 의존할 수 있다. 호스트 인터페이스(120)의 예로는 SATA, SATA 익스프레스(Express), SAS, 파이버 채널(Fibre Channel), USB, PCIe, 및 NVMe를 포함하지만 이들로 제한되지는 않는다. 호스트 인터페이스(120)는 전형적으로 데이터, 제어 신호, 및 타이밍 신호에 대한 전송을 용이하게 한다. 도 3 내지 도 4는 호스트와의 연결을 확립하기 위한 전기 패드들을 갖는 커넥터를 포함하는 인터페이스의 일 실시예를 예시한다.
백 엔드 모듈(110)은 호스트로부터 수신된 데이터 바이트들을 인코딩하고, 비휘발성 메모리로부터 판독된 데이터 바이트들을 디코딩하고 에러 정정하는 에러 정정 제어기(ECC) 엔진(124)을 포함한다. 명령 시퀀서(126)는 비휘발성 메모리 다이(104)에 전송될, 프로그램 및 소거 명령 시퀀스들과 같은 명령 시퀀스들을 생성한다. RAID(Redundant Array of Independent Drives) 모듈(128)은 RAID 패리티의 생성 및 결함 있는 데이터의 복구를 관리한다. RAID 패리티는 비휘발성 메모리 시스템(100)에 기입되는 데이터에 대한 추가적인 무결성 보호 레벨로서 사용될 수 있다. 일부 경우에, RAID 모듈(128)은 ECC 엔진(124)의 일부일 수 있다. 메모리 인터페이스(130)는 비휘발성 메모리 다이(104)에 명령 시퀀스들을 제공하고 비휘발성 메모리 다이(104)로부터 상태 정보를 수신한다. 일 실시예에서, 메모리 인터페이스(130)는 토글 모드 200, 400 또는 800 인터페이스와 같은 DDR(double data rate) 인터페이스일 수 있다. 플래시 제어 계층(132)은 백 엔드 모듈(110)의 전체 동작을 제어한다.
도 2a에 예시된 시스템(100)의 추가적인 컴포넌트들은 비휘발성 메모리 다이(104)의 메모리 셀들의 마모 평준화를 수행하는 매체 관리 계층(138)을 포함한다. 시스템(100)은 또한 외부 전기적 인터페이스, 외부 RAM, 저항기, 커패시터, 또는 제어기(102)와 인터페이스할 수 있는 다른 컴포넌트들과 같은 다른 개별 컴포넌트들(140)을 포함한다. 대안적인 실시예들에서, 물리적 계층 인터페이스(122), RAID 모듈(128), 매체 관리 계층(138) 및 버퍼 관리/버스 제어기(114) 중 하나 이상은 제어기(102)에서 필요하지 않은 옵션의 컴포넌트들이다.
FTL 또는 MML(138)은 플래시 에러 및 호스트와의 인터페이싱을 다룰 수 있는 플래시 관리의 일부로서 통합될 수 있다. 특히, MML은 플래시 관리의 모듈일 수 있으며 NAND 관리의 내부를 담당할 수 있다. 특히, MML(138)은 호스트로부터의 기입을 플래시 메모리(104)로의 기입으로 변환하는 알고리즘을 메모리 디바이스 펌웨어에 포함할 수 있다. MML(138)은 다음과 같은 점들 때문에 필요할 수 있다: 1) 플래시 메모리는 제한된 내구성을 가질 수 있고; 2) 플래시 메모리(104)는 페이지의 배수로만 기입될 수 있고; 및/또는 3) 플래시 메모리(104)는 블록으로서 소거되지 않는 한 기입될 수 없다. MML(138)은 호스트에게 보이지 않을 수 있는 플래시 메모리(104)의 이러한 잠재적인 한계들을 이해한다. 따라서, MML(138)은 호스트로부터의 기입을 플래시 메모리(104)로의 기입으로 변환하려고 시도한다. 아래에 설명된 바와 같이, 불규칙한 비트(erratic bits)는 MML(138)을 사용하여 식별되고 기록될 수 있다. (불규칙한 비트의 기록은 블록들의 건강을 평가하는 데 사용될 수 있다.
도 2b는 비휘발성 메모리 다이(104)의 예시적인 컴포넌트들을 더 상세하게 예시하는 블록도이다. 비휘발성 메모리 다이(104)는 주변 회로(141) 및 비휘발성 메모리 어레이(142)를 포함한다. 비휘발성 휘발성 메모리 어레이(142)는 데이터를 저장하는 데 사용되는 비휘발성 메모리 셀들을 포함한다. 비휘발성 메모리 셀들은 2차원 및/또는 3차원 구성으로 NAND 플래시 메모리 셀들 및/또는 NOR 플래시 메모리 셀들을 포함하는 임의의 적절한 비휘발성 메모리 셀들일 수 있다. 주변 회로(141)는 제어기(102)에 상태 정보를 제공하는 상태 머신(152)을 포함한다. 비휘발성 메모리 다이(104)는 데이터를 캐싱하는 데이터 캐시(156)를 더 포함한다.
도 3은 패드들을 갖는 예시적인 메모리 카드이다. 도 3은 복수의 패드를 갖는 커넥터 부분을 각각 포함하는 예시적인 보안 디스크(SD) 카드들(302, 304)의 뷰들을 예시한다. 전기 패드 또는 간단히 패드는 디바이스의 내부 컴포넌트에 연결될 수 있는 구리와 같은 도전성 재료의 층에 대응할 수 있다. 그 층은 패드의 접촉 표면으로 지칭될 수 있다. 패드들은 1-9로 표시되며 상이한 기능들을 갖는다. 예를 들어, 패드 3, 6은 접지 패드, 패드 4는 전원 패드, 패드 2는 명령 신호 패드, 패드 1, 7-9는 데이터 신호 패드, 패드 5는 클록 신호 패드이다. SD 카드의 커넥터 패드들은 호스트 디바이스에 대한 커넥터 패드들과 매치업된다. 카드가 오정렬되고 대응하는 패드들이 접촉하지 않으면, 디바이스가 동작하지 못한다. 카드가 오정렬되어 상이한 패드들이 접촉하면, 단락이 야기될 수 있다. 예를 들어, 전원 패드가 호스트 디바이스로부터의 비전원 패드에 접촉하면, 단락이 야기될 수 있다. 도 5 내지 도 11은 패드의 오정렬을 다루는 데 사용할 수 있는 단락 보호 메커니즘을 예시하고 설명한다. 도 4는 패드들을 사용하여 호스트 디바이스와 연결하는 디바이스의 대안적인 실시예를 예시한다.
도 4는 호스트 디바이스(402)와 연결하는 예시적인 주변 디바이스(400)이다. 주변 디바이스(400)는 주변 디바이스(400)의 커넥터(404)의 전기 패드들과 호스트 디바이스(402)의 수용 커넥터(422)의 전기 패드들 간의 전기적 연결의 상태를 검출하기 위해 본 명세서에 설명된 방법들을 구현하고 장치들을 포함할 수 있다. 예시적인 실시예에서, 호스트 디바이스(404)는 주변 디바이스(400)의 치수에 대응하도록 치수가 정해진 수용 슬롯을 갖도록 구성될 수 있다. 호스트 디바이스(400)의 커넥터(422)는 슬롯의 개구로부터 떨어져 수용 슬롯의 단부에 배치될 수 있다. 주변 디바이스(400)는 커넥터(422)의 패드들과 커넥터(404) 간에 전기적 연결이 확립되게 하기 위해 수용 슬롯 내로 슬라이딩될 수 있다. 도 3에 도시된 SD 카드는 일례이며, 임베디드 멀티미디어 카드(eMMC) 및 컴팩트 플래시는 호스트 디바이스(402)의 슬롯 내로 슬라이딩되어 본 명세서에 설명된 방법들을 구현할 수 있는 다른 예시적인 주변 디바이스들이다. 일 실시예에서, 수용 슬롯은 주변 디바이스(400)의 커넥터(404)만을 수용하도록 치수가 정해질 수 있다. 그러한 주변 디바이스의 또 다른 예는 범용 직렬 버스(USB) 메모리 스틱이다. 디지털 카메라, 랩톱, 스마트폰, 태블릿, 프린터, 및 다른 컴퓨팅 디바이스는 전술한 유형의 주변 디바이스들과 연결하기에 적합한 수용 슬롯들을 갖도록 구성될 수 있는 예시적인 호스트 디바이스들이다.
호스트 디바이스(402)와 주변 디바이스(400) 간의 전기적 연결은 주변 디바이스(400)의 커넥터(404)를 호스트 디바이스(402)의 대응하는 수용 커넥터(422) 내로 삽입 또는 슬라이딩하고, 이에 의해 커넥터(404)의 패드들의 접촉 표면이 커넥터(422)의 접촉 표면과 슬라이딩 가능하게 접촉하게 함으로써 함으로써 실현될 수 있다. 커넥터(404)의 패드들 각각이 커넥터(422)의 대응하는 의도된 패드와 접촉할 때 정렬된 연결이 실현되어 호스트 디바이스(402)와 주변 디바이스(400) 간의 전기 신호의 전달을 용이하게 하여 호스트 디바이스(402) 및 주변 디바이스(400)로 이루어지는 결과 시스템의 의도된 동작을 가능하게 한다. 예를 들어, 정렬된 연결은 (주변) 커넥터(404)의 패드들(406, 408, 410 및 412)이 (호스트) 커넥터(422)의 패드들(414, 416, 418 및 420)과 각각의 배타적인 연결을 이룰 때일 수 있다. 대조적으로, 오정렬된 연결은 하나의 커넥터의 패드가 다른 커넥터의 의도하지 않은 패드와 또는 다른 커넥터의 둘 이상의 패드와 의도하지 않은 전기적 접촉을 이룰 때 발생한다. 오정렬된 연결은 사용자가 주변 디바이스(400)를 부정확한 각도로 호스트 디바이스(402)의 대응하는 수용 커넥터(422) 내로 슬라이딩할 때 발생할 수 있다.
일 실시예에서, 호스트 디바이스(404)는 주변 디바이스(400)에 전력을 공급한다. 주변 디바이스(400)의 커넥터(404)의 전기 패드들이 수용 커넥터(422)의 전기 패드들과 접촉할 때, 하나 이상의 전기 패드를 통해 호스트 디바이스(404)로부터 주변 디바이스(400)로 전력이 전달될 수 있다. 커넥터(422)의 전기 패드들 중 하나 이상이 호스트 디바이스(402)의 전원 구성 부분에 연결될 수 있다. 예를 들어, 전기 패드(414)는 호스트 디바이스(402)의 전원에 연결될 수 있고 전기 패드(420)는 접지에 연결될 수 있다. 접지는 일반적으로 논리 로우 레벨 또는 0 볼트(V)이다. 전기 패드(414)는 전원 단자로 지칭될 수 있다. 호스트 디바이스(404)는 전원 단자에서 적절한 전압 레벨(예를 들어, 3.3V 또는 5V)의 전력을 공급할 수 있다. 주변 디바이스(400)의 전기 패드(406)는 주변 디바이스(400)에 전력을 공급하는 데 사용되는 전력을 수신하도록 구성될 수 있고 전기 패드(412)는 접지에 연결되도록 구성될 수 있다. 이 구성에서, 정렬된 연결은 전기 패드(406)가 전기 패드(414)와 전기적으로 접촉하고 전기 패드(412)가 전기 패드(420)와 접촉할 것을 요구한다. 다른 전기 패드들은 호스트 디바이스(402)와 주변 디바이스(404) 간에 명령들 및 데이터의 통신을 가능하게 하도록 구성된 내부 회로에 연결될 수 있다. 이 전기 패드들은 데이터 패드들로 지칭될 수 있고 데이터 패드들을 내부 회로에 연결하는 전기 라인들은 데이터 라인들로 지칭될 수 있다. 또 다른 전기 패드들은 데이터 라인들을 통한 정보의 교환을 제어하는 제어 회로에 연결될 수 있다. 이 패드들은 제어 패드들로 지칭될 수 있고 제어 패드들을 제어 회로에 연결하는 전기 라인들은 제어 라인들로 지칭될 수 있다.
제어 신호, 명령, 및 데이터에 대응하는 전기 신호의 흐름의 방향에 기초하여, 데이터 라인 및 제어 라인은 양방향 또는 단방향일 수 있다. 단방향 라인은 호스트 디바이스(402)로부터 주변 디바이스(400)로 또는 그 반대로 전기 신호를 전달할 수 있으며, 그 라인과 연결된 전기 패드는 단방향 패드로 지칭될 수 있다. 주변 디바이스의 관점에서, 전기 신호가 단방향 라인을 통해 주변 디바이스(400)에 의해 수신되면, 그 라인은 입력 라인이다. 마찬가지로, 전기 신호가 단방향 라인을 통해 주변 디바이스(400)에 의해 송신되면, 그 라인은 출력 라인이다. 양방향 라인은 상이한 시간들에 전기 신호를 수신 및 송신 둘 다를 행하도록 구성되는 회로에 연결된다. 양방향 패드에 연결된 전기 패드는 양방향 패드로 지칭될 수 있다.
도 5는 양방향 라인(502) 및 양방향 패드(504)를 갖는 주변 디바이스의 입출력(IO) 스테이지(500)의 블록도이다. 주변 디바이스는 도 4의 디바이스(400) 또는 다른 이동식 또는 연결 가능 디바이스일 수 있다. 양방향 패드(504)가 있는 커넥터가 호스트 디바이스의 수용 커넥터 내로 삽입될 때 양방향 패드(504)는 호스트 디바이스의 커넥터의 양방향 패드와 슬라이딩 가능하게 접촉하도록 구성될 수 있다. IO 스테이지(500)는 2개의 3상태 버퍼, 즉 3상태 입력 버퍼(506) 및 3상태 출력 버퍼(508)를 포함한다. 3상태 버퍼들(506, 508)은 각각 입력, 출력, 및 인에이블 라인을 포함할 수 있다. 인에이블 라인이 활성인 경우, 3상태 버퍼의 입력에서의 논리 상태가 출력에서 반영된다. 인에이블 라인이 비활성인 경우, 3상태 버퍼의 출력은 하이 임피던스를 나타내어, 3상태 버퍼 및 3상태 버퍼의 입력에 연결된 회로가 출력으로부터 효과적으로 분리되게 한다. 인에이블 라인의 상태는 주변 디바이스의 제어기에 상주하는 제어 회로에 의해 제어될 수 있다.
3상태 입력 버퍼(506)는 입력 버퍼 입력 라인(506-1), 입력 버퍼 출력 라인(506-2), 및 입력 인에이블(IE) 라인(506-3)을 포함한다. 입력 버퍼 출력 라인(506-2)은 주변 디바이스 내의 회로에 연결될 수 있다. 3상태 출력 버퍼(508)는 출력 버퍼 입력 라인(508-1), 출력 버퍼 출력 라인(508-2), 및 출력 인에이블(OE) 라인(508-3)을 포함할 수 있다. 출력 버퍼 입력 라인(508-1)은 주변 디바이스 내의 회로에 연결될 수 있다. 출력 버퍼 출력 라인(508-2) 및 입력 버퍼 출력 라인(506-2)은 일 실시예에서 양방향 패드(504)와 연결될 수 있는 양방향 라인(502)에 연결될 수 있다.
OE(508-3) 및 IE(506-3)에 연결된 제어 회로는 양방향 라인(502)이 입력인지 출력인지를 제어한다. 예를 들어, 양방향 라인(502)을 입력 라인으로서 구성하기 위해, 제어 회로는 라인 IE(506-3)를 활성화시키고 OE(508-3)를 비활성화시킬 수 있다. OE(508-3)가 비활성이기 때문에, 출력 버퍼 출력 라인(508-2)은 하이 임피던스 상태로 구동되고, 출력 버퍼(508)는 양방향 라인(502)으로부터 분리된다. 동시에, IE(506-3)가 활성이기 때문에, 입력 버퍼 출력 라인(506-2)은 입력 버퍼 입력 라인(506-1)의 논리 상태를 반영한다. 따라서, 패드(502)와 전기적으로 접촉하는 호스트 디바이스의 전기 패드에 연결된 회로에 의해 생성된 임의의 전기 신호가 입력 버퍼 입력 라인(506-1)에서 반영된다.
양방향 라인(502)을 출력 라인으로서 구성하기 위해, 제어 회로는 라인 IE(506-3)를 비활성화시키고 OE(508-3)를 활성화시킬 수 있다. IE(506-3)가 비활성이기 때문에, 입력 버퍼 출력 라인(506-2)은 하이 임피던스 상태로 구동되고 입력 버퍼 출력 라인(506-2)과 연결된 회로는 양방향 라인(502)으로부터 분리된다. 동시에, OE(508-3)가 활성이기 때문에, 출력 버퍼 출력 라인(508-2)은 출력 버퍼 입력 라인(508-1)의 논리 상태를 반영한다. 따라서, 출력 버퍼 입력 라인(508-1)에 연결된 회로에 의해 생성된 임의의 전기 신호가 패드(502)에서 반영될 수 있다.
도 5는 3상태 출력 버퍼(508) 및 3상태 입력 버퍼(506)에 대한 진리표를 예시한다. 표 1은 OE(508-3)가 인에이블될 때, 출력(508-2)(패드(502)에서의 값)이 입력(508-1)과 일치하는 것을 나타내는 3상태 출력 버퍼(508)에 대한 진리표를 예시한다. 표 2는 IE(506-3)가 인에이블될 때, 출력(506-2)이 입력(506-1)(패드(502)에서의 값)과 일치하는 것을 나타내는 3상태 입력 버퍼(506)에 대한 진리표를 예시한다.
대안적인 실시예에서, 단방향 패드와 연결된 단방향 라인을 위해 버퍼들의 유사한 배열이 이용될 수 있다. 이 실시예에서, 3상태 버퍼는 논리 버퍼들로 대체될 수 있다. 논리 버퍼는 인에이블 라인을 갖지 않을 수 있으며 따라서 3상태 버퍼의 하이 임피던스 상태를 갖지 않을 수 있다. 따라서, 논리 버퍼의 출력의 논리 상태는 논리 버퍼에 제공되는 입력의 논리 상태와 동일하다. 예를 들어, 입력이 논리 하이로 설정되면, 출력의 논리 상태는 논리 하이이다. 이는 3상태 출력 버퍼(508) 및 3상태 입력 버퍼(506)가 출력 논리 버퍼 및 입력 논리 버퍼로 대체될 때 발생할 수 있다.
출력 버퍼(508)의 출력(508-3)은 과전류 보호 회로를 갖도록 구성될 수 있다. 양방향 라인(502)이 출력 라인으로서 구성될 때, 과전류 보호 회로는 출력 버퍼(508)에 유입 및 유출될 수 있는 전류의 양을 제한한다. 예를 들어, 출력 버퍼 출력 라인(508-3)에서의 논리 레벨이 로우 또는 바이너리 0일 때, 과전류 보호 회로는 출력 버퍼로 싱크될 수 있는 전류의 양을 제한한다. 출력 버퍼 출력 라인(508-3)에서의 논리 레벨이 하이 또는 논리 1일 때, 과전류 보호 회로는 출력 버퍼(508)에 의해 소싱될 수 있는 전류의 양을 제한한다.
오정렬된 연결의 경우, 주변 디바이스(400)의 양방향 패드(504)는 전원 단자(예를 들어, 호스트 디바이스(404)의 전기 패드(414))와 접촉할 수 있다. 이 시나리오에서, 양방향 라인(502)이 출력 라인으로서 구성되는 경우 그리고 오정렬된 연결이 발생하는 경우, 전원 단자와 출력 버퍼(508)의 출력 간에 저 저항 전류 경로가 생성된다. 이 저 저항 전류 경로는 단락으로 지칭될 수 있다. 출력 버퍼(508)의 입력(508-1)이 논리 로우 상태로 구동되는 경우, 과전류 한계에 대응하는 전류가 출력 버퍼(508)의 출력(508-2)으로 유입하게 될 수 있다. 이러한 전류 레벨은 패드의 가열을 야기할 수 있으며, 전기 이동(electro migration)이라 불리는 프로세스가 전기 패드의 부식을 야기할 수 있다. 이 시나리오는 도 6에 예시되어 있다.
도 6은 호스트 디바이스와 잘못 연결된 양방향 라인 및 양방향 패드를 갖는 주변 디바이스의 입출력(IO) 스테이지의 블록도이다. 양방향 패드(504)는 패드(408)에 대응할 수 있다. 오정렬된 연결은 양방향 패드(504)가 호스트 디바이스(402)의 커넥터(422)의 전원 단자 전기 패드(414)와 전기적으로 접촉하게 한다. 출력 버퍼(508)가 인에이블되고, 출력 버퍼(508)의 입력(508-1)이 주변 디바이스(402)의 회로에 의해 논리 로우 레벨로 설정되는 경우, 출력(508-2)은 입력의 논리 상태를 반영하고 논리 로우 레벨에 있어야 한다. 그러나, 오정렬된 연결 때문에, 출력(508-2)은 논리 하이(예를 들어, 3.3V 또는 5V)에 대응하는 전압 레벨에 있는 전원 단자에 단락된다. 출력 버퍼(508)의 출력 임피던스는 출력 버퍼의 입력이 논리 로우 레벨에 있더라도 출력이 논리 하이 레벨로 "풀업"되게 할 것이다. 이것은 도 6의 표 3의 세 번째 행에 도시되어 있다.
도 7은 호스트 디바이스와 오정렬된 양방향 라인 및 양방향 패드를 갖는 주변 디바이스의 또 다른 실시예의 블록도이다. 도 7에 도시된 오정렬된 연결에서, 호스트 디바이스(402)의 커넥터(422)의 접지 패드(420)는 양방향 패드(504)와 단락된다. 일 실시예에서, 양방향 패드(504)는 전기 패드(410)에 대응할 수 있고, 따라서 커넥터(420)의 접지 패드(420)에 인접한다. 접지 패드(420)는 일반적으로 0V 또는 논리 로우이다. 출력 버퍼(508)가 인에이블되고 출력 버퍼(508)의 입력(508-1)이 논리 하이 레벨로 설정되는 경우, 출력 버퍼(508)의 출력은 접지 패드(420)에서 이용 가능한 전압에 대응하는 논리 로우 레벨로 "풀다운"될 것이다. 도 7의 표 4의 4 행의 항목은 이 실시예에서의 논리 레벨들을 예시한다. 일 실시예에서, IO 스테이지(500)와 연결된 제어 회로는 양방향 패드(504)와 호스트 디바이스 커넥터(422)의 전원 단자의 오정렬된 연결을 감지하고, OE(508-3)를 비활성화시킴으로써 양방향 패드로부터 출력 버퍼(508)를 분리하는 보호 조치를 취할 수 있다.
도 8은 단락 검출기(802)를 갖는 주변 디바이스의 블록도이다. 논의된 바와 같이, 단락 검출은 또한 단락 보호를 위해 사용될 수 있다. 단락 검출기(802)는 단락을 검출 및 방지하기 위한 회로를 포함할 수 있다. 단락 검출기(802)는 도 2a에 예시된 단락 검출 모듈(112)와 동일하거나 그 일부일 수 있다. 단락 검출기(802)는 주변 디바이스의 양방향 데이터 라인의 전기 패드와 호스트 디바이스의 커넥터의 전원 패드 또는 접지 패드의 단락을 검출하는 데 사용될 수 있다. 이 예시적인 실시예에서, 단락 검출기(802)의 OE_out 라인은 출력 버퍼(508)의 OE 라인(508-3)과 연결되고, 단락 검출기(802)의 IE_out 라인은 입력 버퍼(506)의 IE 라인(506-3)과 연결된다. 단락 검출기(802)의 O_in 라인은 입력 버퍼(506)의 출력(506-2)과 연결되고, 단락 검출기의 I_in 라인은 출력 버퍼(508)의 입력(508-1)과 연결된다.
단락 검출기(802)의 동작은 단락 검출기(802)의 입력들인 OE_in(804), IE_in(806) 및 I_in에 제공된 신호들에 의해 제어될 수 있다. 전술한 바와 같이, 전기 패드(504)는 전원 패드(도 6) 또는 접지 패드(도 7)로 단락될 수 있다. 예시적인 실시예에서, IE_in은 단락 검출기(802)에서 IE_out과 연결될 수 있다. 전력 패드로의 단락을 검출하기 위해, 단락 검출기(802)는 IE_out 및 OE_out에서 생성된 각각의 인에이블 신호들에 의해 입력 버퍼(506) 및 출력 버퍼(508)를 인에이블할 수 있다. 단락 검출기(802)는 출력 버퍼(508)의 입력(508-1)에 대한 라인 I_in을 논리 0으로 설정할 수 있다. 둘 다의 버퍼가 인에이블되기 때문에, 입력 버퍼(506)의 출력(506-2)에서의 논리 레벨은 입력 버퍼(506)의 입력(506-1)에서의 논리 레벨과 동일해야 하며, 이는 결국 출력 버퍼(508)의 입력(508-1)에서의 논리 레벨과 동일해야 한다. 단락 검출기(802)는 입력 버퍼(506)의 출력(506-2)에서의 논리 레벨을 판독하고 판독된 논리 레벨을 출력 버퍼(508)의 입력(508-1)에서 설정된 논리 레벨과 비교할 수 있다. 논리 레벨들이 동일하면, 단락 검출기(802)는 전력 패드로의 단락이 없다고 결론을 내릴 수 있다. 그러나, 도 6과 관련하여 설명된 바와 같이, 전원 패드로의 단락의 경우에, 입력 버퍼(506)의 입력(506-1)은 출력 버퍼(508)의 입력(508-1)에서의 논리 레벨에 관계없이 논리 하이로 "풀업"될 수 있다. 따라서, 입력 버퍼(506)의 출력(506-2)은 논리 하이 또는 1이 될 것이다. 0으로 설정된 출력 버퍼(508)의 입력(508-1)에서의 논리 레벨은 입력 버퍼(506)의 출력(506-2)에서의 판독된 논리 레벨과 일치하지 않을 것이다. 단락 검출기(802)는 패드(504)가 호스트 디바이스의 커넥터의 전원 패드 또는 단자로 단락되었다고 결론을 내릴 수 있다.
접지 패드로의 단락을 검출하기 위해, 단락 검출기(802)는 IE_out 및 OE_out에서 생성된 각각의 인에이블 신호에 의해 입력 버퍼(506) 및 출력 버퍼(508)를 인에이블할 수 있다. 예시적인 실시예에서, 단락 검출기(802)는 출력 버퍼(508)의 라인 I_in 입력(508-1)을 논리 1로 설정할 수 있다. 둘 다의 버퍼가 인에이블되기 때문에, 입력 버퍼(506)의 출력(506-2)에서의 논리 레벨은 입력 버퍼(506)의 입력(506-1)에서의 논리 레벨과 동일해야 하며, 이는 결국 출력 버퍼(508)의 입력(508-1)에서의 논리 레벨과 동일해야 한다. 단락 검출기(802)는 입력 버퍼(506)의 출력(506-2)에서의 논리 레벨을 판독하고 판독된 논리 레벨을 출력 버퍼(508)의 입력(508-1)에서 설정된 논리 레벨과 비교할 수 있다. 논리 레벨들이 동일하면, 단락 검출기(802)는 전력 패드로의 단락이 없다고 결론을 내릴 수 있다. 그러나, 도 7과 관련하여 설명된 바와 같이, 접지 패드로의 단락의 경우에, 입력 버퍼(506)의 입력(506-1)은 출력 버퍼(508)의 입력(508-1)에서의 논리 레벨에 관계없이 논리 로우 또는 0으로 "풀 로우(pulled low)"될 것이다. 따라서, 입력 버퍼(506)의 출력(506-2)은 논리 로우 또는 0이 될 것이다. 이 때문에, 1로 설정된 출력 버퍼(508)의 입력(508-1)에서의 논리 레벨은 입력 버퍼(506)의 출력(506-2)에서의 판독된 논리 레벨과 일치하지 않을 것이다. 단락 검출기(802)는 패드(504)가 호스트 디바이스의 커넥터의 접지 패드 또는 단자로 단락되었다고 결론을 내릴 수 있다. 각각의 경우 단락 검출기는 출력 및 입력 버퍼들을 디스에이블할 수 있다.
도 9는 예시적인 단락 검출기(802)의 회로도이다. 도 9의 단락 검출기는 도 8에 도시된 예시적인 단락 검출기(802)일 수 있다. 도 9의 회로의 동작 및 결과는 도 8을 참조하여 설명된다. OE_in 및 IE_in은 전원을 켤 때 활성화된다. 패드가 VDD/VSS로 단락되지 않으면, 출력 O_in은 입력 I_in과 동일해야 한다. 출력 O_in과 입력 I_in이 상이한 경우, 이는 단락을 나타내며 드라이버는 DC 단락 전류를 차단하여 3-상태로 되거나 디스에이블된다.
prot_en은 유한 상태 머신(FSM)에 입력된다. prot_en이 1인 경우, 보호 회로가 활성화될 것이다. prot_en이 0이면, 보호 회로가 비활성화된 상태로 유지된다. 시스템은 전원이 켜진 동안에는 prot_en을 1로 유지할 수 있고 다른 시간에는 0으로 유지할 수 있다. 신호 det_en은 첫 번째 AND 게이트의 출력이다. 단락 검출기는 아래의 표 5에 나타낸 바와 같이 OE_in 및 IE_in이 1일 때(즉, 출력 버퍼와 입력 버퍼 둘 다가 인에이블될 때) 인에이블될 수 있다.
Figure pct00001
표 5: 도 9로부터의 출력 det_en을 갖는 OE_in 및 IE_in에 대한 진리표
I_in과 O_in이 상이할 때 잠재적 단락이 검출될 수 있고, 이 경우, diff 신호는 1이 된다. diff 신호에 의한 이 잠재적인 단락의 검출은 아래 표 6에 나와 있다.
Figure pct00002
표 6: 도 9에서의 diff 출력에 대한 진리표
FSM은 diff 신호가 1인 클록 사이클의 수를 카운트하는 카운터일 수 있다. 카운트는 또한 prot_en 신호가 인에이블될 때 카운트할 수 있다. 이 카운터의 출력 ctr 신호는 그것이 10개 클록 사이클을 카운트했을 때, ctr 출력이 1이 되는 경우를 제외하고는 기본 값 0일 수 있다. oe_gate는 OE를 게이팅하고 oe_gate가 0일 때 그것은 OE_in을 OE_out으로 전파하는 대신 OE_out을 0으로 구동한다. 이것은 출력 버퍼가 3상태로 됨을 의미한다. diff, det_en 및 ctr이 1인 경우에만 oe_gate가 0이 된다. 이것은 아래 표 7에 나와 있다.
Figure pct00003
표 7: 도 9에서의 oe_gate 출력에 대한 진리표
도 10은 단락 타이밍의 시퀀스도이다. 왼쪽은 패드에 단락이 없는 시퀀스를 예시하는 반면, 오른쪽은 패드가 VSS로 단락되는 것을 예시한다. 패드가 VSS로 단락되는 경우, O_in 출력이 트리거하지 않는다. 설정된 수의 사이클(예를 들어, 10) 후에, 차이(diff)가 여전히 설정되면, 입력 I_in 및 출력 O_in이 상이하다는 것이 명백하며, 이는 잠재적인 단락을 의미한다. 왼쪽 다이어그램에서, 입력 I_in에 대한 변화는 결국 O_in에 의해 일치되고(10과 같은 임계 수의 사이클 내에) diff 신호는 로우로 되돌아가서 입력과 출력에 차이가 없음을 나타낸다. 단락이 검출되는 경우(임계 수의 사이클이 경과하고 차이가 검출된 후), ctr 신호가 활성화된다. 마찬가지로, 제어 cntl 신호도 활성화되고 이는 출력 oe_gate 신호를 비활성화시킬 수 있다. 단락을 검출함으로써, OE_out의 값이 변경된다.
도 11은 단락 검출을 예시하는 흐름도이다. 블록 1102에서, 디바이스는 전원이 켜지거나 리셋된다. 블록 1104에서 입력 버퍼(506) 및 출력 버퍼(508)는 전원이 켜질 때 인에이블된다. 블록 1106에서 출력 버퍼의 입력(출력 버퍼 입력 라인(508-1))은 하이로 설정된다. 블록 1108에서 입력 버퍼의 출력(입력 버퍼 출력 라인(506-2))은 판독된다. 블록 1110에서와 같이 논리 레벨은 판독된 출력과 비교된다. 논리 레벨이 판독된 출력과 동일하지 않으면, 블록 1112에서와 같이 전기 패드는 접지 단자로 단락된다. 논리 레벨이 판독된 출력과 동일하면, 전기 패드는 전원 단자로 단락되지 않으며, 블록 1114에서 출력 버퍼의 입력(출력 버퍼 입력 라인(508-1))은 논리 로우로 설정된다. 블록 1116에서 입력 버퍼의 출력(입력 버퍼 출력 라인(506-2))은 판독된다. 블록 1118에서 논리 레벨은 판독된 출력과 비교된다. 논리 레벨이 판독 출력과 동일하지 않으면, 블록 1120에서와 같이 전기 패드는 전원 단자로 단락된다. 논리 레벨이 판독 출력과 동일하면, 전기 패드는 접지로 단락되지 않고 블록 1122에서와 같이 디바이스는 (단락 조건 없이) 정상 동작에서 기능하고 있다.
본 출원에서, 본 출원에서 설명된 것들과 같은 반도체 메모리 디바이스들은 동적 랜덤 액세스 메모리("DRAM") 또는 정적 랜덤 액세스 메모리("SRAM") 디바이스와 같은 휘발성 메모리 디바이스들, 저항성 랜덤 액세스 메모리("ReRAM"), 전기적 소거 가능 프로그램 가능 판독 전용 메모리("EEPROM"), 플래시 메모리(EEPROM의 서브세트로도 간주될 수 있음), 강유전성 랜덤 액세스 메모리("FRAM") 및 자기 저항성 랜덤 액세스 메모리("MRAM")와 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 소자들을 포함할 수 있다. 메모리 디바이스의 각각의 유형은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 임의의 조합들에서, 수동 및/또는 능동 소자들로부터 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 소자들은 ReRAM 디바이스 소자들을 포함하며, 이는 일부 실시예에서 안티-퓨즈, 상변화 재료 등과 같은 저항성 스위칭 저장 소자, 및 옵션으로 다이오드 등과 같은 스티어링 소자를 포함한다. 또한, 비제한적인 예로서, 능동 반도체 메모리 소자들은 EEPROM 및 플래시 메모리 디바이스 소자들을 포함하며, 이는 일부 실시예에서 플로팅 게이트, 도전성 나노 입자들, 또는 전하 저장 유전체 재료와 같은 전자 저장 영역을 포함하는 소자들을 포함한다.
다수의 메모리 소자들은 이들이 직렬로 연결되도록 또는 각각의 소자가 개별적으로 액세스 가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성(NAND 메모리) 내의 플래시 메모리 디바이스들은 전형적으로 직렬로 연결된 메모리 소자들을 포함한다. NAND 메모리 어레이는, 스트링이 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 소자들로 이루어지는 메모리의 다수의 스트링으로 어레이가 이루어지도록 구성될 수 있다. 대안적으로, 메모리 소자들은 각각의 소자가 개별적으로 액세스 가능하도록 구성될 수 있다(예를 들어, NOR 메모리 어레이). NAND 및 NOR 메모리 구성들은 예시적인 것이고, 메모리 소자들을 달리 구성될 수 있다.
기판 내에 및/또는 기판 위에 위치하는 반도체 메모리 소자들은 2차원 메모리 구조 또는 3차원 메모리 구조와 같이 2차원 또는 3차원으로 배열될 수 있다. 2차원 메모리 구조에서, 반도체 메모리 소자들은 단일 평면 또는 단일 메모리 디바이스 레벨에 배열된다. 전형적으로, 2차원 메모리 구조에서, 메모리 소자들은 메모리 소자들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예를 들어, x-z 방향 평면) 내에 배열된다. 기판은 그 위에 또는 그 안에 메모리 소자들의 층이 형성되는 웨이퍼일 수 있거나 또는 기판은 메모리 소자들이 형성된 후에 메모리 소자들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 소자들은 단일 메모리 디바이스 레벨에 정렬된 어레이에, 예컨대 복수의 행 및/또는 열에 배열될 수 있다. 그러나, 메모리 소자들은 비규칙적 또는 비직교 구성들로 배열될 수 있다. 메모리 소자들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극 또는 콘택 라인을 가질 수 있다.
3차원 메모리 어레이는 메모리 소자들이 다수의 평면 또는 다수의 메모리 디바이스 레벨을 차지하도록 배열되어, 3개의 차원에서(즉, x, y 및 z 방향에서 - 여기서 y 방향은 기판의 주 표면에 실질적으로 수직이고 x 및 z 방향들은 기판의 주 표면에 실질적으로 평행함) 구조를 형성한다. 비제한적인 예로서, 3차원 메모리 구조는 다수의 2차원 메모리 디바이스 레벨의 스택으로서 수직으로 배열될 수 있다. 또 다른 비제한적인 예로서, 3차원 메모리 어레이는 다수의 수직 열들(예를 들어, 기판의 주 표면에 실질적으로 수직으로, 즉 y 방향으로 연장되는 열들)로서 배열될 수 있고, 각각의 열은 각각의 열에 다수의 메모리 소자들을 갖는다. 열들은 2차원 구성으로, 예를 들어, x-z 평면에 배열될 수 있고, 결과적으로 다중의 수직으로 적층된 메모리 평면들 상의 소자들을 가진 메모리 소자들의 3차원 배열을 이룬다. 3차원에서의 메모리 소자들의 다른 구성들도 3차원 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3차원 NAND 메모리 어레이에서, 메모리 소자들이 단일의 수평(예를 들어, x-z) 메모리 디바이스 레벨들 내에 NAND 스트링을 형성하기 위해 함께 결합될 수 있다. 대안적으로, 메모리 소자들은 다수의 수평 메모리 디바이스 레벨들을 가로지르는 수직 NAND 스트링을 형성하기 위해 함께 결합될 수 있다. 일부 NAND 스트링들이 단일 메모리 레벨에 메모리 소자들을 포함하는 반면 다른 스트링들이 다수의 메모리 레벨을 통해 걸쳐 있는 메모리 소자들을 포함하는 다른 3차원 구성들이 구상될 수 있다. 3차원 메모리 어레이들은 NOR 구성 및 ReRAM 구성으로 설계될 수도 있다.
전형적으로, 모놀리식 3차원 메모리 어레이에서는, 하나 이상의 메모리 디바이스 레벨이 단일 기판 위에 형성된다. 옵션으로, 모놀리식 3차원 메모리 어레이는 또한 단일 기판 내에 적어도 부분적으로 하나 이상의 메모리 층을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3차원 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 기저 메모리 디바이스 레벨들(underlying memory device levels)의 층들 상에 형성된다. 그러나, 모놀리식 3차원 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들은 메모리 디바이스 레벨들 사이에서 공유될 수 있거나 개재 층들을 가질 수 있다.
그 후 다시금, 2차원 어레이들은 메모리의 다수의 층을 갖는 비-모놀리식 메모리 디바이스를 형성하기 위해 별개로 형성된 후에 함께 패키징될 수 있다. 예를 들어, 비-모놀리식 적층형 메모리들은 별개의 기판들 상에 메모리 레벨들을 형성한 다음 그 메모리 레벨들을 층층이 적층함으로써 구성될 수 있다. 기판들은 적층 전에 박막화되거나 메모리 디바이스 레벨들로부터 제거될 수 있지만, 메모리 디바이스 레벨들이 별개의 기판들 위에 초기에 형성되기 때문에, 결과적인 메모리 어레이들은 모놀리식 3차원 메모리 어레이들이 아니다. 또한, 다수의 2차원 메모리 어레이 또는 3차원 메모리 어레이(모놀리식 또는 비-모놀리식)는 별개의 칩들 상에 형성된 다음 적층형 칩 메모리 디바이스를 형성하기 위해 함께 패키징될 수 있다.
연관된 회로가 전형적으로 메모리 소자들의 동작을 위해 그리고 메모리 소자들과의 통신을 위해 요구된다. 비제한적인 예들로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 소자들을 제어하고 구동하기 위해 사용되는 회로를 가질 수 있다. 이 연관된 회로는 메모리 소자들과 동일한 기판 상에 및/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기입 동작들을 위한 제어기는 별개의 제어기 칩 상에 및/또는 메모리 소자들과 동일한 기판 상에 위치할 수 있다.
통상의 기술자는 본 발명이 설명된 2차원 및 3차원의 예시적인 구조들로만 제한되지는 않고, 본 명세서에 설명된 것과 같이 및 통상의 기술자에 의해 이해되는 바와 같이 발명의 사상 및 범위 내에서 모든 관련된 메모리 구조들을 포괄한다는 점을 인식할 것이다.
"컴퓨터 판독 가능 매체", "머신 판독 가능 매체", "전파되는 신호" 매체, 및/또는 "신호 포함 매체"는 명령어 실행 가능 시스템, 장치, 또는 디바이스에 의해 또는 그와 관련하여 사용되는 소프트웨어를 포함, 저장, 통신, 전파, 또는 운송하는 임의의 디바이스를 포함할 수 있다. 머신 판독가능 매체는 선택적으로, 전자, 자기, 광학, 전자기, 적외선, 또는 반도체 시스템, 장치, 디바이스, 또는 전파 매체일 수 있지만, 이들로 제한되지 않는다. 머신 판독 가능 매체의 예들에 대한 비포괄적인 리스트는: 하나 이상의 와이어를 갖는 전기적 연결 "전자", 휴대용 자기 또는 광학 디스크, 랜덤 액세스 메모리 "RAM"과 같은 휘발성 메모리, 판독 전용 메모리 "ROM", 소거 가능 프로그램 가능 판독 전용 메모리(EPROM 또는 플래시 메모리) 또는 광섬유를 포함할 것이다. 소프트웨어가 이미지로서 또는 또 다른 포맷으로(예를 들어, 광학 스캔을 통해) 전자적으로 저장되고, 그 후 컴파일링되고, 그리고/또는 해석되거나 다른 방식으로 처리될 수 있으므로, 머신 판독 가능 매체는 소프트웨어가 인쇄되는 유형 매체를 또한 포함할 수 있다. 그 후 처리된 매체는 컴퓨터 및/또는 머신 메모리에 저장될 수 있다. 대안적인 실시예에서, 주문형 집적 회로, 프로그램 가능한 논리 어레이 및 다른 하드웨어 디바이스와 같은 전용 하드웨어 구현들이 본 명세서에 설명된 방법들 중 하나 이상을 구현하도록 구성될 수 있다. 다양한 실시예의 장치들 및 시스템들을 포함할 수 있는 애플리케이션들은 각종의 전자 및 컴퓨터 시스템들을 광범위하게 포함할 수 있다. 본 명세서에 설명된 하나 이상의 실시예는, 모듈들 사이에 그리고 모듈들을 통해 또는 주문형 집적 회로의 부분들로서 통신될 수 있는 관련된 제어 및 데이터 신호들과 함께 2개 이상의 특정 상호 연결된 하드웨어 모듈들 또는 디바이스들을 이용하여 기능들을 구현할 수 있다. 따라서, 본 시스템은 소프트웨어, 펌웨어 및 하드웨어 구현들을 포함한다.
본 명세서에 설명된 실시예들의 예시들은 다양한 실시예들의 구조의 일반적인 이해를 제공하도록 의도된다. 예시들은 본 명세서에 설명된 구조들 또는 방법들을 이용하는 장치 또는 시스템들의 요소들 및 특징들 모두의 완벽한 설명의 역할을 것으로 의도되지 않는다. 본 개시를 검토할 때 본 기술분야의 통상의 기술자에게 다수의 다른 실시예들이 명백할 수 있다. 다른 실시예들이 본 개시로부터 이용되고 유도될 수 있으며, 따라서, 구조적 및 논리적 치환들 및 변경들이 본 개시의 범위를 벗어나지 않고 이루어질 수 있다. 추가적으로, 예시들은 단지 표현적이며 일정한 비율로 도시되지 않을 수 있다. 예시들 내의 특정한 부분들이 과장될 수 있는 반면에, 다른 부분들은 최소화될 수 있다. 그에 따라, 본 개시 및 도면들은 제한적이기보다는 예시적인 것으로 간주되어야 한다.
전술한 상세한 설명은, 본 발명의 정의로서가 아니라, 본 발명이 취할 수 있는 선택된 형태들의 예시로서 이해되도록 의도된 것이다. 청구된 발명의 범위를 정의하고자 하는 것은 모든 균등물을 포함하는 다음의 청구항들일 뿐이다. 마지막으로, 본 명세서에 설명된 바람직한 실시예들 중 임의의 실시예의 임의의 양태는 단독으로 또는 서로 조합되어 이용될 수 있음을 유의해야 한다.

Claims (20)

  1. 단락 감소를 위한 시스템으로서,
    호스트 패드들을 갖는 호스트 디바이스;
    커넥터 패드들을 갖는 이동식 매체를 포함하고, 상기 커넥터 패드들은 상기 이동식 매체가 상기 호스트 디바이스와 연결될 때 상기 호스트 패드들이 상기 커넥터 패드들과 정렬되도록 상기 호스트 패드들에 대응하는 것이고, 상기 이동식 매체는:
    상기 커넥트 패드들 중 하나 이상의 커넥터 패드와 결합되어, 상기 커넥터 패드들에서의 신호들을 비교함으로써 상기 커넥터 패드들과 상기 호스트 패드들의 오정렬을 검출하는 단락 검출기를 포함하는, 시스템.
  2. 제1항에 있어서, 상기 단락 검출기는 입력 버퍼 및 출력 버퍼와 결합되고, 상기 커넥터 패드들에서의 상기 신호들은 상기 입력 버퍼 및 상기 출력 버퍼에 대한 입력 및 출력 신호들을 포함하는, 시스템.
  3. 제2항에 있어서, 상기 오정렬은 상기 입력 버퍼의 출력과 상기 출력 버퍼의 입력을 비교함으로써 검출되는, 시스템.
  4. 제3항에 있어서, 상기 호스트 패드들 및 상기 커넥터 패드들은 전기 패드들을 포함하는, 시스템.
  5. 제4항에 있어서, 상기 전기 패드들은 데이터 패드들, 전원 패드들, 접지 패드들, 명령 패드들, 및/또는 클록 패드들을 포함하는, 시스템.
  6. 제4항에 있어서, 상기 오정렬은 상기 출력 버퍼의 상기 입력이 하이로 설정될 때 전원 패드와의 오정렬인, 시스템.
  7. 제4항에 있어서, 상기 오정렬은 상기 출력 버퍼의 상기 입력이 로우로 설정될 때 접지 패드와의 오정렬인, 시스템.
  8. 제2항에 있어서, 상기 커넥터 패드들 각각은 상기 입력 버퍼 및 상기 출력 버퍼 중 개별적인 하나에 결합되는, 시스템.
  9. 제8항에 있어서, 상기 커넥터 패드들 각각은 단락 검출기와 개별적으로 결합되는, 시스템.
  10. 제1항에 있어서, 상기 단락 검출기는 상기 이동식 매체의 제어기 내의 단락 검출 모듈을 포함하는, 시스템.
  11. 제1항에 있어서, 상기 이동식 매체는 플래시 메모리 디바이스를 포함하는, 시스템.
  12. 이동식 디바이스의 패드가 단락을 겪고 있는지를 결정하기 위한 방법으로서,
    제1 논리 버퍼의 입력을 제1 논리 상태로 설정하는 단계 - 상기 제1 논리 버퍼는 상기 패드와 연결된 출력을 가짐 -;
    상기 제1 논리 상태와 제2 논리 버퍼의 출력의 논리 상태를 비교하는 단계 - 상기 제2 논리 버퍼는 상기 패드와 연결된 입력을 가짐 -; 및
    상기 제1 논리 상태가 상기 제2 논리 버퍼의 상기 출력의 상기 논리 상태와 동일하지 않을 때 상기 패드가 상기 단락을 겪고 있다고 결정하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 제1 논리 상태와 상기 제2 논리 버퍼의 상기 출력의 상기 논리 상태를 비교하는 단계는 상기 제1 논리 상태와 상기 제2 논리 버퍼의 상기 출력의 상기 논리 상태 간에 배타적 논리합(XOR) 연산을 수행하는 단계를 포함하는, 방법.
  14. 제12항에 있어서, 상기 제1 논리 버퍼의 상기 입력을 설정하기 전에 상기 제1 논리 버퍼 및 상기 제2 논리 버퍼를 인에이블하는 단계를 추가로 포함하는, 방법.
  15. 제14항에 있어서, 상기 단락을 결정하는 단계는 상기 단락이 전원과의 단락인 것을 규명하고, 상기 방법은
    상기 패드가 상기 전원과의 상기 단락을 겪고 있다고 결정하는 것에 응답하여 상기 제1 논리 버퍼를 디스에이블하는 단계를 추가로 포함하는, 방법.
  16. 제12항에 있어서, 상기 제1 논리 상태가 상기 제2 논리 버퍼의 상기 출력의 상기 논리 상태와 동일한 경우, 상기 방법은:
    상기 제1 논리 버퍼의 입력을 제2 논리 상태로 설정하는 단계;
    상기 제2 논리 상태와 상기 제2 논리 버퍼의 상기 출력의 상기 논리 상태를 비교하는 단계; 및
    상기 제2 논리 상태가 상기 제2 논리 버퍼의 상기 출력의 상기 논리 상태와 동일하지 않을 때 상기 패드가 접지로의 연결에 의해 단락을 겪고 있다고 결정하는 단계를 추가로 포함하는, 방법.
  17. 제16항에 있어서,
    상기 패드가 접지 패드로의 연결에 의해 단락을 겪고 있다고 결정하는 것에 응답하여 상기 제1 논리 버퍼를 디스에이블하는 단계를 추가로 포함하는, 방법.
  18. 제16항에 있어서, 상기 제1 논리 상태는 하이 값을 포함하고 상기 제2 논리 상태는 로우 값을 포함하는, 방법.
  19. 장치로서,
    출력 버퍼 입력 및 출력 버퍼 출력을 갖는 출력 버퍼;
    입력 버퍼 입력 및 입력 버퍼 출력을 갖는 입력 버퍼 - 상기 출력 버퍼 출력은 상기 입력 버퍼 입력과 연결됨 -; 및
    상기 입력 버퍼 출력 및 상기 출력 버퍼 입력과 통신하고, 상기 출력 버퍼 입력을 제1 논리 레벨로 설정하고 상기 제1 논리 레벨과 상기 입력 버퍼 출력을 비교하도록 구성되는 제어기를 포함하고, 상기 제어기는 상기 비교에 기초하여 인에이블된 상태를 선택적으로 조정할 수 있는, 장치.
  20. 제19항에 있어서, 상기 장치는 호스트 디바이스와 연결하기 위한 하나 이상의 전기 패드를 갖는 이동식 매체를 포함하고, 추가로 상기 인에이블 상태의 조정은 상기 전기 패드들의 오정렬에 의해 야기되는 단락 조건을 방지할 수 있는, 장치.
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