CN107592928A - 保护可移除设备不被短路 - Google Patents

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Abstract

电路可以被用来检测和防止诸如存储器卡的可移除或可连接的介质中的短路。该介质可以是连接到另一设备(诸如接收存储器卡的主机设备)的任何设备或组件。主机设备可以通过方便连接的连接器(其可以包括多个衬垫)与介质连接。如果因为相应的连接器/衬垫没有适当地连接，主机设备和介质之间的连接不适当或未对准，则可能会存在短路。短路检测器能够检测并防止该短路。

Description

保护可移除设备不被短路
技术领域
该申请一般涉及存储器设备。更具体地，该申请涉及用于减少可移除存储器设备中的短路的电路。
背景技术
诸如闪速存储器的非易失性存储器系统已经被广泛地采用以用于消费产品中。闪速存储器可以以不同的形式、例如以能够在主机设备之间被携带的便携式/可移除存储卡或者作为嵌入在主机设备中的固态盘(solid state disk，SSD)的形式出现。可移除存储器与主机设备的不适当连接可能导致能够损坏卡的短路。利用连同能够抵挡短路的金属互连的足够宽的多晶硅电阻器需要卡上更多的区域。在使用卡上额外区域的的情况下防止短路的方案可以是有益的，因为产品设计变得更小。
附图说明
图1A是示例性非易失性存储器系统的框图。
图1B是示出包括多个非易失性存储器系统的存储装置模块的框图。
图1C是示出分级存储装置系统的框图。
图2A是示出非易失性存储器系统的控制器的示例性组件的框图。
图2B是示出非易失性存储器存储装置系统的非易失性存储器的示例性组件的框图。
图3是具有衬垫的示例性存储器卡。
图4是与主机设备连接的示例性外围设备。
图5是具有双向线和双向衬垫的外围设备的输入-输出(input-output，IO)级的框图。
图6是具有与主机设备错接的双向线和双向衬垫的外围设备的框图。
图7是具有与主机设备未对准的双向线和双向衬垫的外围设备的另一实施例的框图。
图8是具有短路检测器或保护器的外围设备的框图。
图9是示例性短路检测器或保护器的电路图。
图10是短路定时的时序图。
图11是示出短路检测的流程图。
具体实施方式
通过介绍的方式，下面描述的实施例包括用于减少可移除/可连接介质中的短路的电路和方法。介质可以是与另一设备连接的任何设备或组件。介质可以被称为介质设备、外围设备和/或存储器设备。在一个示例中，主机设备可以通过方便连接的连接器(其可以包括多个衬垫)与介质连接。连接可以用于数据或电能的流动。如果因为相应的连接器/衬垫没有适当地连接，主机设备和介质之间的连接不适当或未对准，则可能会存在短路。
如下所述，可连接的介质可以是可移除的存储器，诸如包括存储器卡(例如SD(Secure Digital，安全数码)卡、USB(Universal Serial Bus,通用串行总线)记忆棒等等)的闪速存储器。图1A-2B示出了其中非易失性存储器可以是具有用于连接到主机的连接器的可移除/可连接介质的一个示例的示例性存储器系统。可移除存储器仅仅是可以利用下面描述的短路减少系统和方法的可连接组件的一个示例。图3-4示出了与主机设备耦合的示例性设备。如图3-4所示，存储器设备和主机设备的连接器可以包括彼此匹配的电衬垫。特别地，可移除存储器可以具有与主机设备的相应衬垫匹配的衬垫。
可移除的存储器设备或存储器卡仅仅是被连接并且能够利用下面描述的短路检测和/或短路保护特征的设备的一个示例。图1A-2B示出了示例性存储器和主机连接。图1A是示出非易失性存储器系统的框图。非易失性存储器系统100包括控制器102和可由一个或多个非易失性存储器裸芯104组成的非易失性存储器。如本文所使用的，术语裸芯是指形成在单一半导体衬底上的非易失性存储器单元的集合和用于管理那些非易失性存储器单元的物理操作的相关电路。控制器102与主机系统接口，并且发送用于对非易失性存储器裸芯104的读取、编程和擦除操作的命令序列。
主机系统的示例包括但不限于个人计算机(Personal Computer，PC)、诸如桌上型或膝上型计算机和其他便携式计算机、平板计算机、移动设备、蜂窝电话、智能电话、个人数字助理(Personal Digital Assistant，PDA)、游戏设备、数字静态摄像机、数字电影摄像机和便携式媒体播放器。对于便携式存储卡器应用，主机可以包括用于一种或多种类型的存储器卡或闪存驱动器的内置插座，或者主机可能需要向其中插入存储卡的适配器。存储器系统可以包括其自己的存储器控制器和驱动器，但是也可以存在一些仅存储器系统，这些系统改为由存储器连接到其的主机所执行的软件控制。在包含控制器的、特别是那些嵌入在主机内的存储器系统中，存储器、控制器和驱动器经常形成在单一集成电路芯片上。主机可以使用任何通信协议(诸如但不限于安全数字(SD)协议、记忆棒(Memory Stick，MS)协议和通用串行总线(USB)协议)来与存储器卡通信。
例如，控制器102(其可以是闪速存储器控制器)能够采取处理电路、微处理器或处理器，及存储可由可由(微)处理器、逻辑门、开关、专用集成电路(application specificintegrated circuit，ASIC)、可编程逻辑控制器和嵌入式微控制器执行的计算机可读程序代码(例如，软件或固件)的计算机可读介质的形式。制器102能够被配置为具有硬件和/或固件，以执行下面描述并在流程图中显示的各种功能。并且，显示为控制器内部的一些组件也能够被存储在控制器的外部，并且能够使用其他组件。此外，短语“可操作地与...通信”可以意味着直接地或者通过一个或多个组件间接地(有线或无线)进行通信，这些可能或可能不会在本文显示或描述。
如本文所使用的，闪速存储器控制器是管理存储在闪速存储器上的数据并与诸如计算机或电子设备的主机通信的设备。除了本文所述的特定功能之外，闪速存储器控制器能够具有各种功能。例如，闪速存储器控制器能够格式化闪速存储器，以确保存储器正确地运行，能够标出坏的闪速存储器单元，并分配空闲单元以替代将来的故障单元。空闲单元的一些部分能够被用来保存固件以操作闪速存储器控制器并实施其它功能。在操作中，当主机需要从闪速存储器读取数据或向闪速存储器写入数据时，它将与闪速存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪速控制器可以将从主机接收的逻辑地址转换为闪速存储器中的物理地址。(可替换地，主机能够提供物理地址)。闪速存储器控制器还能够执行各种存储器管理功能，诸如但不限于磨损均衡(分配写入以避免磨损特定存储器块，否则该特定存储器块将被重复写入)和垃圾收集(在块被充满之后，仅将数据的有效页移动到新的块，因此充满的块能够被擦除并重新使用)。
非易失性存储器裸芯104可以包括任何合适的非易失性存储介质，包括NAND闪速存储器单元和/或NOR闪速存储器单元。存储器单元能够采取固态(例如，闪速)存储器单元的形式，并且能够是一次可编程的、少量可编程的或多次可编程的。存储器单元也能够是单层单元(single-level cell，SLC)、多层单元(multiple-level cell，MLC)、三层单元(triple-level cell，TLC)，或者使用现在已知或以后开发的其它存储器单元层技术。并且，能够以二维或三维方式制造存储器单元。控制器102和非易失性存储器裸芯104之间的接口可以是任何合适的闪存接口，诸如切换模式(Toggle Mode)200、400或800。在一个实施例中，存储器系统100可以是基于卡的系统，诸如安全数字(SD)卡或微安全数字(micro-SD)卡。在替换性实施例中，存储器系统100可以是嵌入式存储器系统的一部分。例如，闪速存储器可以诸如以被安装在个人计算机中的固态盘(solid state disk，SSD)驱动器的形式被嵌入在主机内。
尽管在图1A中所示的示例中，非易失性存储器系统100包括控制器102和非易失性存储器裸芯104之间的单一通道，但是本文描述的主题不限于具有单一存储器通道。例如，在一些NAND存储器系统架构中，诸如在图1B和1C中，取决于控制器的能力，在控制器和NAND存储器设备之间可以存在2、4、8个或更多的NAND通道。在本文所述的任何实施例中，即使在附图中示出了单一通道，在控制器和存储器裸芯之间也可以存在多于单个的通道。
图1B示出了包括复数个非易失性存储器系统100的存储装置模块200。这样，存储装置模块200可以包括与主机和与存储装置系统204接口的存储装置控制器202，存储系统204包括多个非易失性存储器系统100。存储装置控制器202和非易失性存储器系统100之间的接口可以是诸如串行高级技术附件(Serial Advanced Technology Attachment，SATA)或外围组件接口快速(Peripheral Component Interface express，PCIe)接口的总线接口。在一个实施例中，存储装置模块200可以是诸如在诸如膝上型计算机和平板计算机的便携式计算设备中出现的固态驱动器(Solid State Drive，SSD)。
图1C是示出分级存储装置系统的框图。分级存储装置系统210包括多个存储装置控制器202，存储装置控制器202中的每一个控制相应的存储装置系统204。主机系统212可以经由总线接口访问分级存储装置系统内的存储器。在一个实施例中，总线接口可以是非易失性存储器快速(Non-Volatile Memory express，NVMe)或以太网光纤通道(FiberChannel over Ethernet，FCoE)接口。在一个实施例中，图1C中所示的系统可以是诸如将在数据中心或需要大容量存储的其他位置中找到的可由多个主机计算机访问的可机架安装的大容量存储系统。
图2A是更详细地示出控制器102的示例性组件的框图。控制器102包括与主机接口的前端模块108、与一个或多个非易失性存储器裸芯104接口的后端模块110以及执行现在将要详细描述的功能的各种其他模块。例如，模块可以采用以下形式：被设计为与其他组件一起使用的打包的功能硬件单元、由(微)处理器或通常执行相关功能的特定功能的处理电路执行的程序代码(例如，软件或固件)的一部分、或者与大型系统接口的自包含的硬件或软件组件。例如，每个模块可以包括专用集成电路(ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)，电路、数字逻辑电路、模拟电路、分立电路的组合、门或任何其它类型的硬件或其组合。可替换地或另外，每个模块可以包括诸如存储器104的一部分的存储器硬件，例如，其包括可用处理器执行以实施模块的一个或多个特征的指令。当模块中的任何一个包括包含可用处理器执行的指令的存储器的部分时，模块可以包括或可以不包括处理器。在一些示例中，每个模块可以仅仅是存储器104或其他物理存储器的部分，其包括可用处理器执行以实施相应模块的特征的指令。
控制器102的模块可以包括存在于控制器102的裸芯上的短路检测模块112。短路检测模块也可以被称为短路保护模块。如下面结合图5-11更详细地解释的，短路检测模块112可以识别潜在的短路状况(例如，连接的未对准)并防止短路(即保护其不被短路)。存储器系统100的电衬垫(连接器)可以是前端模块108的部分，并且短路检测模块112能够监视连接并且具有被配置为处理潜在短路的电路(例如图5-9)。
再次参考控制器102的模块，缓冲器管理器/总线控制器114管理随机存取存储器(Random Access Memory，RAM)116中的缓冲器并且控制控制器102的内部总线仲裁。只读存储器(read only memory，ROM)118存储系统启动代码。虽然在图2A中被示出为位于与控制器102分开的地方，但在其它实施例中，RAM 116和ROM 118中的一个或两个可以位于控制器内。在其他实施例中，RAM和ROM的部分可以位于控制器102内部和控制器之外两者。另外，在一些实施方式中，控制器102、RAM 116和ROM 118可以位于单独的半导体裸芯上。
前端模块108包括提供与主机或下一级存储装置控制器的电接口的主机接口120和物理层接口(PHY)122。主机接口120的类型的选择能够取决于所使用的存储器的类型。主机接口120的示例包括但不限于SATA、SATA Express、SAS(Serial Attached SmallComputer System Interface,串行连接小型计算机系统接口)、光纤通道、USB、PCIe和NVMe。主机接口120典型地方便对于数据、控制信号和定时信号的传送。图3-4示出了包括具有用于建立与主机的连接的电衬垫的连接器的接口的一个实施例。
后端模块110包括错误校验控制器(error correction controller，ECC)引擎124，其对从主机接收的数据字节进行编码，并对从非易失性存储器读取的数据字节进行解码和错误纠正。命令序列发生器126生成要发送到非易失性存储器裸芯104的命令序列，诸如编程命令序列和擦除命令序列。RAID(Redundant Array of Independent Drives，独立驱动器的冗余阵列)模块128管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可以被用作被写入非易失性存储器系统100的数据的附加级别的完整性保护。在一些情况下，RAID模块128可以是ECC引擎124的一部分。存储器接口130向非易失性存储器裸芯104提供命令序列，并从非易失性存储器裸芯104接收状态信息。在一个实施例中，存储器接口130可以是双数据速率(Double Data Rate，DDR)接口，诸如切换模式200、400或800接口。闪存控制层132控制后端模块110的整体操作。
图2A中示出的系统100的附加组件包括介质管理层138，其执行非易失性存储器裸芯104的存储器单元的磨损均衡。系统100还包括其它分立组件140，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器102接口的其他组件。在替换性实施例中，物理层接口122、RAID模块128、媒体管理层138和缓冲器管理/总线控制器114中的一个或多个是在控制器102中不必要的可选组件。
FTL(Flash Translation Layer，闪存转换层)或MML(Media Management Layer,介质管理层)138可以被集成为可以处理闪存错误的闪存管理的一部分并与主机接口。特别地，MML可以是闪存管理中的模块，并且可以负责NAND的内部管理。特别地，MML 138可以包括存储器设备固件中的算法，该算法将来自主机的写入转换成对闪速存储器104的写入。因为以下原因可能需要MML 138：1)闪速存储器可能具有有限的耐久性；2)闪速存储器104可能仅被写入多个页面；和/或3)闪存104可能不被写入，除非它作为块被擦除。MML 138理解闪速存储器104的这些潜在的限制，这些限制对主机可能不可见。因此，MML 138尝试将来自主机的写入转换成向闪速存储器104中的写入。如下所述，可以使用MML 138来标识和记录不稳定位。记录不稳定位能够被用来估计块的健康。
图2B是更详细地示出非易失性存储器裸芯104的示例性组件的框图。非易失性存储器裸芯104包括外围电路141和非易失性存储器阵列142。非易失性存储器阵列142包括被用来存储数据的非易失性存储器单元。非易失性存储器单元可以是任何合适的非易失性存储器单元，包括二维和/或三维配置中的NAND闪速存储器单元和/或NOR闪速存储器单元。外围电路141包括向控制器102提供状态信息的状态机152。非易失性存储器裸芯104还包括高速缓存数据的数据高速缓存器156。
图3是具有衬垫的示例性存储器卡。图3示出了示例性安全盘(Secure Disk，SD)卡302、304的视图，每个示例性安全盘(SD)卡包括具有多个衬垫的连接器部分。电衬垫或简单的衬垫可以对应于可连接到设备的内部组件的诸如铜的导电材料层。该层可以被称为衬垫的接触表面。衬垫被标记为1-9并具有不同的功能。例如，衬垫3、6是接地衬垫，衬垫4是电源衬垫，衬垫2是命令信号衬垫，衬垫1、7-9是数据信号衬垫，衬垫5是时钟信号衬垫。SD卡的连接器衬垫与用于主机设备的连接器衬垫相匹配。如果卡未对准并且对应的衬垫没有接触，则该设备未能操作。如果卡未对准，使得不同的衬垫接触，则可能导致短路。例如，如果电源衬垫从主机设备接触非电源衬垫，则可能导致短路。图5-11示出和描述了能够被用来处理衬垫未对准的短路保护机制。图4示出了使用衬垫与主机设备连接的设备的替换性实施例。
图4示出了与主机402连接的示例性外围设备400。外围设备400可以包括本文描述的装置和实施方法，以检测外围设备400的连接器404的电衬垫与主机设备402的接收连接器422的电衬垫之间的电连接的状态。在示例性实施例中，主机设备404可以适配具有尺寸与外围设备400的尺寸相对应的接收插槽。主机设备400的连接器422可以被布置在接收插槽的远离槽的开口的一端。外围设备400可以滑入接收插槽，以使得连接器422和连接器404的衬垫之间建立电连接。图3中所示的SD卡是一个示例，并且嵌入式多媒体卡(EmbeddedMultiMedia Card，eMMC)和紧凑式闪存是可以滑入主机设备402的插槽中并且实施本文描述的方法的其它示例性外围设备。在一个实施例中，接收插槽的尺寸可以使接收插槽仅接收外围设备400的连接器404。这种外围设备的另一个例子是通用串行总线(USB)记忆棒。数码相机、膝上型计算机、智能手机、平板计算机、打印机和其他计算设备是可以适配于适于与上述类型的外围设备连接的接收插槽的示例性主机设备。
可以通过将外围设备400的连接器404插入或滑动到主机设备402的相应的接收连接器422中来实现主机设备402和外围设备400之间的电连接，从而使得连接器404的衬垫的接触表面可滑动地与连接器422的衬垫的接触表面接触。当连接器404的衬垫中的每一个与连接器422的相应的预期衬垫接触时实现对准的连接，以方便主机设备402和外围设备400之间的电信号传送，以允许由主机设备402和外围设备400组成的所得系统的预期操作。例如，对准的连接可以是当(外围)连接器404的衬垫406、408、410和412与(主机)连接器422的衬垫414、416、418和420进行相应的独有连接。相反，当一个连接器的衬垫与另一连接器的非预期衬垫或另一连接器的多于一个的衬垫发生非预期的电接触时，发生未对准的连接。当用户以不正确的角度将外围设备400滑动到主机设备402的相应的接收连接器422中时，可能发生未对准的连接。
在一个实施例中，主机设备402为外围设备400供电。当外围设备400的连接器404的电衬垫与接收连接器422的电衬垫接触时，电力可以经由一个或多个电衬垫从主机设备402传送到外围设备400。连接器422的电衬垫中的一个或多个可以连接到主机设备402的电源供应元件。例如，电衬垫414可以连接到主机设备402的电源，并且电衬垫420可以连接到接地。接地通常处于逻辑低电平或0伏特(V)。电衬垫414可以被称为电源端子。主机设备404可以在电源端子处供电合适的电压电平(例如3.3V或5V)。外围设备400的电衬垫406可以被配置为接收被用来为外围设备400供电的电力，并且电衬垫412可以被配置为连接到接地。在该配置中，对准的连接需要电衬垫406与电衬垫414电接触，并且需要电衬垫412与电衬垫420接触。其它电衬垫可以连接到适配于允许主机设备402和外围设备404之间的命令和数据的通信的内部电路。这些电衬垫可以被称为数据衬垫，并且将数据衬垫连接到内部电路的电线可以被称为数据线。还有其它电衬垫可以连接到经由数据线来控制信息交换的控制电路。这些电衬垫可以被称为控制衬垫，并且将控制衬垫连接到控制电路的电线可以被称为控制线。
基于与控制信号、命令和数据相对应的电信号的流动方向，数据线和控制线可以是双向的或单向的。单向线可以将来自主机设备402的电信号通信转达到外围设备400，反之亦然，并且与线路连接的电衬垫可以被称为单向衬垫。从外围设备的角度来看，如果电信号经由单向线由外围设备400接收，则该线路是输入线。同样地，如果电信号经由单向线由外围设备400发送，则该线路是输出线。双向线连接到适配于在不同时间接收和发送电信号两者的电路。连接到双向衬垫的电衬垫可以被称为双向衬垫。
图5是具有双向线502和双向衬垫504的外围设备的输入-输出(IO)级500的框图。外围设备可以是图4中的设备400或其它可移动或可连接的设备。当在连接器上双向衬垫504被插入到主机设备的接收连接器中时，双向衬垫504可以适配于与主机设备的连接器的双向衬垫进行可滑动的接触。IO级500包括两个三态缓冲器：三态输入缓冲器506和三态输出缓冲器508。三态缓冲器506、508可以每个包括输入、输出和使能线。当使能线为有效时，三态缓冲器的输入处的逻辑状态被反映在输出处。当使能线为非激活时，三态缓冲器的输出呈现高阻抗，使得三态缓冲器和连接到三态缓冲器的输入的电路与输出有效地断开连接。可以由驻留在外围设备的控制器中的控制电路控制使能线的状态。
三态输入缓冲器506包括输入缓冲器输入线506-1、输入缓冲器输出线506-2和输入使能(Input Enable,IE)线506-3。输入缓冲器输出线506-2可以连接到外围设备中的电路。三态输出缓冲器508可以包括输出缓冲器输入线508-1、输出缓冲器输出线508-2和输出使能(Output Enable,OE)线508-3。输出缓冲器输入线508-1可以连接到外围设备中的电路。在一个实施例中，输出缓冲器输出线508-2和输入缓冲器输出线506-1可以连接到可以与双向衬垫504连接的双向线502。
连接到OE 508-3和IE 506-3的控制电路控制双向线502是输入还是输出。例如，为了将双向线路502配置为输入线，控制电路可以激活线IE 506-3并去激活OE 508-3。因为OE508-3是非激活的，所以输出缓冲器输出线508-2被驱动到高阻抗状态，并且输出缓冲器508与双向线502断开连接。同时，因为IE 506-3有效，所以输入缓冲器输出线506-2反映输入缓冲器输入线506-1的逻辑状态。因此，由连接到主机设备的电衬垫的电路生成的任何电信号被反映在输入缓冲器输入线506-1处，其中主机设备的电衬垫与衬垫504电接触。
例如，为了将双向线路502配置为输出线，控制电路可以去激活线IE506-3并激活OE 508-3。因为IE 506-3是非激活的，所以输入缓冲器输出线506-2被驱动到高阻抗状态，并且与输入缓冲器输出线506-2连接的电路与双向线502断开连接。同时，因为OE 508-3有效，所以输出缓冲器输出线508-2反映输出缓冲器输入线508-1的逻辑状态。因此，由连接到输出缓冲器输入线508-1的电路生成的任何电信号可以被反映在衬垫504处。
图5示出了三态输出缓冲器508和三态输入缓冲器506的真值表。表1示出了三态输出缓冲器508的真值表，其示出当使能OE 508-3时，输出508-2(衬垫504处的值)与输入508-1匹配。表2示出了三态输入缓冲器506的真值表，其示出当使能IE 506-3时，输出506-2匹配输入506-1(衬垫504处的值)。
在替换性实施例中，缓冲器的相似布置可以用于与单向衬垫连接的单向线。在这个实施例中，三态缓冲器可以被逻辑缓冲器替代。逻辑缓冲器可能不具有使能线，因此可能不具有三态缓冲器的高阻抗状态。因此，逻辑缓冲器的输出的逻辑状态等于提供给逻辑缓冲器的输入的逻辑状态。例如，如果输入被设置为逻辑高，则输出的逻辑状态为逻辑高。当三态输出缓冲器508和三态输入缓冲器506被输出逻辑缓冲器和输入逻辑缓冲器替代时，可能发生这种情况。
输出缓冲器508的输出508-2可以与过电流保护电路适配。当双向线502被配置为输出线时，过电流保护电路限制可能流入和流出输出缓冲器508的电流量。例如，当输出缓冲器输出线508-2处的逻辑电平为低电平或二进制0时，过电流保护电路限制可能陷入输出缓冲器的电流量。当输出缓冲器输出线508-3处的逻辑电平为高电平或逻辑1时，过电流保护电路限制输出缓冲器可能流出(source)的电流量。
在未对准连接的情况下，外围设备400的双向衬垫504可能接触电源端子(例如，主机设备404的电衬垫414)。在这种情形下，当双向线路502被配置为输出线并且当发生未对准连接时，在电源端子和输出缓冲器508的输出端之间产生低电阻电流路径。该低电阻电流路径可以被称为短路。如果输出缓冲器508的输入508-1被驱动到逻辑低电平状态，则可能导致与过电流限制相对应的电流流入输出缓冲器508的输出508-2中。该电流水平可能导致衬垫的加热，并且被称为电迁移的过程可能导致电衬垫的侵蚀。在图6中示出了这个情形。
图6是具有与主机设备错接的双向线和双向衬垫的外围设备的输入-输出(IO)级的框图。双向衬垫504可以对应于衬垫408。未对准的连接导致双向衬垫504与主机设备402的连接器422的电源端子电衬垫414进行电连接。当输出缓冲器508被使能并且输出缓冲器508的输入508-1被外围设备402的电路设置为逻辑低电平时，输出508-2应当反映输入的逻辑状态并处于逻辑低电平。然而，由于未对准的连接，输出508-2被短路到处于与逻辑高(例如3.3V或5V)相对应的电压电平的电源端子。即使输出缓冲器的输入处于逻辑低电平，输出缓冲器508的输出阻抗将导致输出“上拉”到逻辑高电平。这在图6的表3的第三行中示出。
图7是具有与主机设备未对准的双向线和双向衬垫的外围设备的另一实施例的框图。在图7所示的未对准连接中，主机设备402的连接器422的接地衬垫420与双向衬垫504短路(shorted)。在一个实施例中，双向衬垫504可以对应于电衬垫410，并且因此与连接器420的接地衬垫420相邻。接地衬垫420典型地为0V或逻辑低。当输出缓冲器508被使能并且输出缓冲器508的输入508-1被设置为逻辑高电平时，输出缓冲器508的输出将被“下拉”到与在接地衬垫420处的可用电压相对应的逻辑低电平。图7的表4的行4的输入示出了该实施例中的逻辑电平。在一个实施例中，与IO级500连接的控制电路可以感测双向衬垫504与主机设备连接器422的电源端子的未对准连接，并采取保护措施，以通过去激活OE 508-3来将输出缓冲器508与双向衬垫断开连接。
图8是具有短路检测器802的外围设备的框图。如所讨论的，短路检测也可用于短路保护。短路检测器802可以包括用于检测和防止短路的电路。短路检测器802可以是图2A所示的短路检测模块112的一部分或与其相同。短路检测器802可以被用来检测外围设备的双向数据线的电衬垫与主机设备的连接器的电源衬垫或接地衬垫的短路。在该示例性实施例中，短路检测器802的OE_out线与输出缓冲器508的OE线508-3连接，并且短路检测器802的IE_out线与输入缓冲器506的IE线506-3连接。短路检测器802的O_in线与输入缓冲器506的输出506-2连接，并且短路检测器的I_in线与输出缓冲器508的输入508-1连接。
短路检测器802的操作可以由在短路检测器802的输入OE_in 804、IE_in806和I_in处提供的信号来控制。如前所述，电衬垫504可以被短路到电源衬垫(图6)或接地衬垫(图7)。在示例性实施例中，短路检测器802中IE_in可以与IE_out连接。为了检测到电源衬垫的短路，短路检测器802可以通过在IE_out和OE_out处产生的相应使能信号使能输入缓冲器506和输出缓冲器508。短路检测器802可将用于输出缓冲器508的输入508-1的线I_in设置为逻辑0。因为两个缓冲器都被使能，所以输入缓冲器506的输出506-2处的逻辑电平必须等于输入缓冲器506的输入506-1处的逻辑电平，而其转而必须等于输出缓冲器508的输入508-1处的逻辑电平。短路检测器802可以读取输入缓冲器506的输出506-2处的逻辑电平，并将读取的逻辑电平与在输出缓冲器508的输入508-1处设置的逻辑电平进行比较。如果逻辑电平相等，则短路检测器802可以断定不存在到电源衬垫的短路。然而，如针对图6所解释的，在到电源衬垫短路的情况下，输入缓冲器506的输入506-1可以被“上拉”到逻辑高，而与输出缓冲器508的输入508-1的逻辑电平无关。因此，输入缓冲器506的输出506-2将为逻辑高或1。设置为0的输出缓冲器508的输入508-1处的逻辑电平将不匹配所读取的输入缓冲器506的输出506-2处的逻辑电平。短路检测器802可以断定衬垫504被短路到主机设备的连接器的电源衬垫或端子。
为了检测到接地衬垫的短路，短路检测器802可以通过在IE_out和OE_out处产生的相应使能信号使能输入缓冲器506和输出缓冲器508。在示范性实施例中，短路检测器802可将输出缓冲器508的输入508-1的线I_in设置为逻辑1。因为两个缓冲器都被使能，所以输入缓冲器506的输出506-2处的逻辑电平必须等于输入缓冲器506的输入506-1处的逻辑电平，而其转而必须等于输出缓冲器508的输入508-1处的逻辑电平。短路检测器802可以读取输入缓冲器506的输出506-2处的逻辑电平，并将读取的逻辑电平与在输出缓冲器508的输入508-1处设置的逻辑电平进行比较。如果逻辑电平相等，则短路检测器802可以断定不存在到电源衬垫的短路。然而，如针对图7所解释的，在到接地衬垫短路的情况下，输入缓冲器506的输入506-1可以被“下拉”到逻辑低或0，而与输出缓冲器508的输入508-1的逻辑电平无关。因此，输入缓冲器506的输出506-2将为逻辑低或0。因为如此，设置为1的输出缓冲器508的输入508-1处的逻辑电平将不匹配所读取的输入缓冲器506的输出506-2处的逻辑电平。短路检测器802可以断定衬垫504被短路到主机设备的连接器的电源衬垫或端子。在每个情况下，短路检测器可以停用输出和输入缓冲器。
图9是示例性短路检测器802的电路框图。图9中的短路检测器可以是图8中所示的示例性短路检测器802。针对图8描述图9中电路的操作和结果。上电时激活OE_in和IE_in。如果PAD(衬垫)没有被短路到VDD/VSS，则输出O_in应与输入I_in相同。如果输出O_in和输入I_in不同，则指示短路，并且将通过切断DC短路电流以将驱动器三态或禁用。
prot_en输入到有限状态机(Finite State Machine，FSM)。当prot_en为1时，保护电路将被使能。如果prot_en为0，则保护电路保持禁用。系统可以在上电期间将prot_en保持在1，并且可以在其他时间保持为0。信号det_en是第一AND门的输出。当OE_in和IE_in为1时(即当两个输出缓冲器和输入缓冲器都被使能时)，短路检测器可以被使能，如下表5所示：
OE_in IE_in det_en
0 0 0
0 1 0
1 0 0
1 1 1
表5：用于来自图9的OE_in和IE_in以及输出det_en的真值表。
当I_in和O_in不同时，可能会检测到潜在的短路，在这种情况下，diff信号变为1。通过diff信号潜在的短路的检测如下表6所示：
I_in O_in diff
0 0 0
0 1 1
1 0 1
1 1 0
表6：用于图9中的diff输出的真值表
FSM可以是计数其中diff信号为1时的时钟周期的数量的计数器。当prot_en信号被使能时，计数器也可以计数。该计数器的输出ctr信号可以处于默认值0，除非当已经计数了10个时钟周期时，ctr输出会变为1。oe_gate为OE开闸(gate)，并且当oe_gate为0时，将OE_out驱动为0，而不是将OE_in传播到OE_out。这意味着输出缓冲器是三态的。只有当diff、det_en和ctr为1时，oe_gate才为0。这如下表7所示：
det_en ctr diff oe_gate
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
表7：用于图9中的oe_gate输出的真值表
图10是短路定时的时序图。左侧示出了其中在衬垫处没有短路的时序，而右侧示出了衬垫被短路到VSS。当衬垫被短路到VSS时，O_in输出不会触发。在一定数量的周期(例如10)之后，如果不同(diff)仍然被设置，那么显然输入I_in和输出O_in是不同的，这表示潜在的短路。在左图中，输入I_in的改变最终由O_in匹配(在诸如10的周期的阈值之内)，并且diff信号返回到低，则表示输入和输出没有不同。当检测到短路(经过检测到差异的阈值周期数之后)时，ctr信号被激活。同样地，控制信号cntl也被激活，这能够去激活输出oe_gate信号。通过检测短路，OE_out的值被改变。
图11是示出短路检测的流程图。在框1102处，设备上电或重置。在框1104中，输入缓冲器506和输出缓冲器508在上电时被使能。在框1106中，输出缓冲器的输入(输出缓冲器输入线508-1)被设置为高。在框1108中，输入缓冲器的输出(输入缓冲器输出线506-2)被读取。如框1110中将逻辑电平与读取的输出进行比较。如框1112中，如果逻辑电平不等于所读取的输出，则电衬垫被短路到接地端子。如果逻辑电平等于所读取的输出，则电衬垫没有被短路到电源端子，并且在方框1114中，输出缓冲器的输入(输出缓冲器输入线508-1)被设置为逻辑低。在框1116中，输入缓冲器的输出(输入缓冲器输出线506-2)被读取。如框1118中将逻辑电平与所读取的输出进行比较。如框1120中，如果逻辑电平不等于读取的输出，则电衬垫被短路到电源端子。如果逻辑电平等于读取的输出，则电衬垫没有被短路到接地并且如方框1122中，设备以正常操作(不具有短路状况)工作。
在本发明中，诸如那些在本发明中描述的半导体存储器设备可以包括易失性存储器设备(诸如动态随机存取存储器(Dynamic Random Access Memory，DRAM)或静态随机存取存储器(Static Random Access memory，SRAM)设备)，非易失性存储器设备(诸如电阻随机存取存储器(Resistive Random Access Memory，ReRAM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)、闪速存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(Ferroelectric Random AccessMemory，FRAM)以及磁阻随机存取存储器(Magneto-Resistive Random Access Memory，MRAM))和其他能够存储信息的半导体元件。每种类型的存储器设备可以具有不同的配置。例如，闪速存储器设备可以被配置为NAND配置或NOR配置。
存储器设备能够由无源和/或有源元件以任何组合形成。作为非限制性示例，无源半导体存储器元件包括ReRAM设备元件，其在一些实施例中包括诸如反熔丝、相变材料等的电阻率开关存储元件，以及可选地诸如二极管等的转向元件。另外，作为非限制性示例，有源半导体存储器元件包括EEPROM和闪速存储器设备元件，其在一些实施例中包括包含电荷存储区域的元件，诸如浮置栅极、导电纳米颗粒或电荷存储介电材料。
多个存储器元件可以被配置为使得它们被串联连接或者使得每个元件可被单独地访问。作为非限制性示例，NAND配置中的闪速存储器设备(NAND存储器)典型地包含串联连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个存储器串构成，其中串由共享单一位线并作为组被访问的多个存储器元件组成。可替换地，存储器元件可以被配置为使得每个元件可以被单独地访问，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以以其它方式被配置。
位于衬底内和/或衬底上的半导体存储器元件可以被布置成二维或三维，诸如二维存储器结构或三维存储器结构。在二维存储器结构中，半导体存储器元件被布置在单一平面或单一存储器设备级中。典型地，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，x-z方向平面中)。衬底可以是在其上或其中形成存储器元件的层的晶圆，或者它可以是存储器元件形成之后附着到其的载体衬底。作为非限制性实例，衬底可以包括诸如硅的半导体。
存储器元件可以以有序阵列(诸如多个行和/或列)布置在单一存储器设备级中。然而，存储器元件可以以非正规或非正交配置排列。存储器元件可以每个具有两个或更多个电极或接触线，诸如位线和字线。
三维存储器阵列被布置成使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x，y和z方向上，其中y方向基本垂直于衬底的主表面，并且x和z方向基本平行于衬底的主表面)。作为非限制性示例，三维存储器结构可以垂直地被布置为多个二维存储器设备级的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置为多个垂直列(例如，基本上垂直于衬底的主表面、即在y方向上延伸的列)，其中每个列具有在每个列中的多个存储器元件。列可以以二维配置布置，例如在x-z平面中，造成具有多个垂直堆叠的存储器平面上的元件的存储元件的三维布置。其它三维的存储器元件的配置也能够构成三维存储器阵列。
作为非限制性的示例，在三维NAND存储器阵列中，存储器元件可以被耦合在一起以形成单一水平(例如x-z)存储器设备级内的NAND串。可替换地，存储器元件可以被耦合在一起以形成穿过多个水平存储器器设备级的垂直NAND串。能够预想其它三维配置，其中一些NAND串包含在单一存储器级中的存储器元件，而其它串包含跨越多个存储器级的存储器元件。也可以以NOR配置和ReRAM配置来设计三维存储器阵列。
典型地，在单片三维存储器阵列中，在单一衬底上方形成一个或多个存储器设备级。可选地，单片三维存储器阵列还可以具有至少部分地在单一衬底内的一个或多个存储器层。作为非限制性实例，衬底可以包括诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器设备级的层典型地形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻存储器设备级的层可以被共享或者在存储器设备级之间具有中间层。
然后，可以分开形成二维阵列，然后将其封装在一起以形成具有多层存储器的非单片存储器设备。例如，能够通过在单独的衬底上形成存储器级并且然后将存储器级堆叠在彼此顶部来构建非单片堆叠存储器。衬底可以在堆叠之前减薄或从存储器设备级去除，但是当存储器件级别最初形成在不同的衬底上时，所得到的存储器阵列不是单片三维存储器阵列。另外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在单独的芯片上，然后被封装在一起以形成堆叠芯片的存储器设备。
存储器元件的操作和与存储器元件的通信典型地需要相关电路。作为非限制性示例，存储器设备可以具有用于控制和驱动存储器元件以完成诸如编程和读取等功能的电路。该相关电路可以在与存储器元件相同的衬底上和/或在单独的衬底上。例如，用于存储器读取-写入操作的控制器可以位于单独的控制器芯片上和/或位于与存储器元件相同的衬底上。
本领域技术人员将认识到，本发明不限于所描述的二维和三维示例性结构，而是覆盖在本文所述的并且如本领域技术人员所理解的本发明的精神和范围内的所有相关存储器结构。
“计算机可读介质”、“机器可读介质”、“传播信号”介质、和/或“信号承载介质”可以包括任何设备，其包括通过指令可执行系统、装置或设备或者与指令可执行系统、装置或设备连接使用来存储、通信、传播或传输软件。机器可读介质可以选择性地但不限于是电子、磁性、光学、电磁、红外或半导体系统、装置、设备或传播介质。机器可读介质的示例的非穷尽列表将包括：具有一条或多条电线的电连接“电子的”、便携式磁盘或光盘、诸如随机存取存储器“RAM”的易失性存储器、只读存储器“ROM”、可擦除可编程只读存储器(EPROM或闪存)、或光纤。机器可读介质还可以包括在其上打印软件的有形介质，因为软件可以电子地存储为图像或以另一格式存储(例如，通过光学扫描)，然后被编译和/或解释或以其他方式处理。然后经处理的介质被存储在计算机和/或机器存储器中。在替换性实施例中，能够构造专用硬件实施方式(诸如专用集成电路、可编程逻辑阵列和其他硬件设备)，以实现本文所述的一种或多种方法。可以包括各种实施例的装置和系统的应用可以广泛地包括各种电子和计算机系统。本文所描述的一个或多个实施例可以使用两个或多个特定互连的硬件模块或设备来实施功能，两个或多个特定互连的硬件模块或设备具有能够在模块之间或通过模块的相关的控制和数据信号或作为专用集成电路的一部分。因此，本系统包含软件、固件和硬件实施方式。
本文描述的实施例的例示意图提供对各种实施例的结构的一般理解。这些例示不意图用作使用本文所述的结构或方法的装置和系统的所有元件和特征的完整描述。在阅览本公开时，许多其它实施例对于本领域技术人员而言可以是显而易见的。可以从本公开中利用和推导出其它实施例，使得可以在不脱离本公开的范围的情况下做出结构和逻辑的替换和改变。此外，插图仅仅是代表性的，并且可能不会按比例绘制。插图中的某些比例可能被夸大，而其他比例可能被最小化。因此，本公开和附图被认为是说明性的而不是限制性的。
意图是将上述详细描述理解为本发明能够采取的选择形式的例示，而不是本发明的定义。意图定义要求保护的发明的范围的仅仅是所附权利要求书，包括所有等同物。最后，应当注意，本文所述的任何优选实施例的任何方面能够被单独使用或彼此组合使用。

Claims (20)

1.一种用于短路减少的系统，包括：
主机设备，其具有主机衬垫；
可移除介质，其具有与所述主机衬垫相对应的连接器衬垫，使得当所述可移除介质与所述主机设备连接时所述主机衬垫与所述连接器衬垫对准，其中所述可移除介质包括：
与一个或多个所述连接器衬垫耦合的短路检测器，其通过比较在所述连接器衬垫处的信号来检测所述连接器衬垫与所述主机衬垫的未对准。
2.如权利要求1所述的系统，其中所述短路检测器与输入缓冲器和输出缓冲器耦合，并且在所述连接器衬垫处的信号包括到所述输入缓冲器和输出缓冲器的输入信号和输出信号。
3.如权利要求2所述的系统，其中通过比较所述输入缓冲器的输出和所述输出缓冲器的输入来检测所述未对准。
4.如权利要求3所述的系统，其中所述主机衬垫和所述连接器衬垫包括电衬垫。
5.如权利要求4所述的系统，其中所述电衬垫包括数据衬垫、电源衬垫、接地衬垫、命令衬垫、和/或时钟衬垫。
6.如权利要求4所述的系统，其中当所述输出缓冲器的输入被设置为高时，所述未对准是与电源衬垫。
7.如权利要求4所述的系统，其中当所述输出缓冲器的输入被设置为低时，所述未对准是与接地衬垫。
8.如权利要求2所述的系统，其中所述连接器衬垫中的每一个耦合到所述输入缓冲器和所述输出缓冲器中的单独的一个。
9.如权利要求8所述的系统，其中所述连接器衬垫中的每一个分别与短路检测器耦合。
10.如权利要求1所述的系统，其中所述短路检测器包括在所述可移除介质的控制器中的短路检测模块。
11.如权利要求1所述的系统，其中所述可移除介质包括闪速存储器设备。
12.一种用于确定可移除设备的衬垫是否经受短路的方法，所述方法包括：
将第一逻辑缓冲器的输入设置为第一逻辑状态，其中所述第一逻辑缓冲器具有与所述衬垫连接的输出；
比较所述第一逻辑状态和第二逻辑缓冲器的输出的逻辑状态，其中所述第二逻辑缓冲器具有与所述衬垫连接的输入；以及
当所述第一逻辑状态不等于所述第二逻辑缓冲器的输出的逻辑状态时确定所述衬垫经受所述短路。
13.如权利要求12所述的方法，其中所述比较所述第一逻辑状态和所述第二逻辑缓冲器的输出的逻辑状态包括在所述第一逻辑状态和所述第二逻辑缓冲器的输出的逻辑状态之间执行异或(XOR)操作。
14.如权利要求12所述的方法，还包括在设置所述第一逻辑缓冲器的输入之前使能所述第一逻辑缓冲器和所述第二逻辑缓冲器。
15.如权利要求14所述的方法，其中所述确定所述短路确立了所述短路是与电源在一起的，所述方法还包括
响应于确定所述衬垫经受与所述电源的所述短路而禁用所述第一逻辑缓冲器。
16.如权利要求12所述的方法，其中当所述第一逻辑状态等于第二逻辑缓冲器的所述输出的逻辑状态时，所述方法还包括：
将所述第一逻辑缓冲器的输入设置为第二逻辑状态；
比较所述第二逻辑状态和所述第二逻辑缓冲器的输出的逻辑状态；以及当所述第二逻辑状态不等于所述第二逻辑缓冲器的输出的逻辑状态时，确定所述衬垫通过连接到接地而经受短路。
17.如权利要求16所述的方法，还包括:
响应于所述确定衬垫通过连接到接地衬垫而经受短路来禁用所述第一逻辑缓冲器。
18.如权利要求16所述的方法，其中所述第一逻辑状态包括高值，并且所述第二逻辑状态包括低值。
19.一种装置，包括∶
输出缓冲器，具有输出缓冲器输入和输出缓冲器输出；
输入缓冲器，具有输入缓冲器输入和输入缓冲器输出，其中所述输出缓冲器输出与所述输入缓冲器输入连接；以及
与所述输出缓冲器输入和所述输入缓冲器输出通信的控制器，其被配置为将所述输出缓冲器输入设置为第一逻辑电平并且比较所述第一逻辑电平和所述输入缓冲器输出，其中所述控制器能够基于所述比较而选择性地调整使能状态。
20.如权利要求19所述的装置，其中所述装置包括可移除介质，其具有用于与主机设备连接的一个或多个电衬垫，并且其中所述使能状态的调整能够防止由所述电衬垫的未对准导致的短路状况。
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