KR20180011557A - 표시 장치 및 그의 구동 방법 - Google Patents

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Abstract

본 발명의 일 예에 따른 표시 장치는 소스 드라이브 IC의 스위칭 주파수를 낮춘 표시 장치 및 그의 구동 방법에 관한 것이다. 본 발명의 타이밍 컨트롤러는 출력단에서 제 M(M은 1≤M≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교하고, (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 소스 드라이브 IC로 공급한다. 이에 따라, 본 발명의 일 예는 타이밍 컨트롤러 출력단과 소스 드라이브 IC 간의 디지털 비디오 데이터 전송량을 저감하여, 타이밍 컨트롤러 출력단과 소스 드라이브 IC 간 데이터 스위칭 속도를 저감할 수 있다.

Description

표시 장치 및 그의 구동 방법{DISPLAY DEVICE AND ITS DRIVING METHOD}
본 발명의 일 예는 표시 장치 및 그의 구동 방법에 관한 것이다.
평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기발광 표시장치(Organic Light Emitting Display) 등이 있다. 평판 표시장치들 중 액정 표시장치는 백라이트로부터 입사되는 빛의 투과량을 제어함으로써 원하는 화상을 표시한다. 이와 같은 액정 표시장치는 기술의 발달로 인하여 대면적의 화상을 높은 해상도로 표시할 수 있고, 이에 따라 다양한 분야에서 사용되고 있다. 또한, 유기발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 화상을 표시한다. 이와 같은 유기발광 표시장치는 빠른 응답속도를 가짐과 동시에 자발광에 따라 저계조 표현력의 극대화가 가능하여 차세대 디스플레이로 각광받고 있다.
액정 표시장치 및 유기발광 표시장치는 K(K는 2 이상의 자연수) 개의 게이트 라인들 및 M(M은 2 이상의 자연수) 개의 데이터 라인들의 교차부에 위치되는 화소와, 데이터 라인들을 구동하기 위한 데이터 구동부 및 게이트 라인들을 구동하기 위한 게이트 구동부를 구비한다. 데이터 구동부는 복수의 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 한다)들을 포함한다. 게이트 구동부는 게이트 라인들로 스캔 신호를 순차적으로 공급하면서 화소들을 수평 라인 단위로 순차적으로 선택한다. 소스 드라이브 IC는 스캔 신호에 동기되도록 데이터 라인들로 데이터 전압(VDATA)을 공급한다. 그러면, 스캔 신호에 선택된 화소들로 데이터 전압(VDATA)이 공급되고, 공급된 데이터 전압(VDATA)에 대응하여 소정 휘도의 화상이 표시된다.
소스 드라이브 IC는 타이밍 컨트롤러로부터 공급된 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하기 위해 감마 저항 스트링과 다수의 스위치들을 포함한 DAC(Digital-to-Analog Converter)와, 스위치들을 온/오프시키기 위한 다수의 레벨 쉬프터(Level Shifter)를 포함한다. 또한, 소스 드라이브 IC는 타이밍 컨트롤러로부터 순차적으로 공급받은 디지털 비디오 데이터를 래칭시키는 래치부와 래치부에 래칭된 디지털 비디오 데이터를 DAC로 출력하도록 제어하는 신호를 공급하는 쉬프트 레지스터(Shift Register)를 포함한다.
기존에는 소스 드라이브 IC로 디지털 비디오 데이터를 공급할 때, 인접한 데이터 라인, 즉 제 M(N은 1≤≤M≤≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터의 차이와 무관하게, 디지털 비디오 데이터의 전송 동작이 각각의 데이터 라인마다 독립적으로 수행되었다. 디지털 비디오 데이터를 전송하기 위해 항상 일정한 수준의 데이터를 전송하고, 이에 따른 데이터 스위칭 전류(Switching Current) 소비를 필요로 했으며, 디지털 비디오 데이터를 공급받는 소스 드라이브 IC의 데이터 스위칭 속도(Switching Rate, SWR) 또한 일정 수준 이상이 필요하였다.
소스 드라이브 IC의 데이터 스위칭 전류와 데이터 스위칭 속도를 일정 수준 이상으로 유지하는 경우, 소스 드라이브 IC에서 일정 수준 이상의 전자 방해 잡음(Electro Magnetic Interference, EMI)이 발생하고, 소스 드라이브 IC의 구동 시 전력 소비가 증가하며, 소스 드라이브 IC의 소비 전력 증가에 따른 발열이 증가하는 문제가 발생한다.
본 발명의 일 예는 전자 방해 잡음(EMI), 소비전력 증가 및 발열의 원인이 되는 소스 드라이브 IC의 스위칭 속도를 낮춘 표시 장치 및 그의 구동 방법을 제공하고자 한다.
본 발명의 일 예에 따른 표시 장치는 데이터 전압들을 화상을 표시하는 화소에 공급하는 N(N은 2 이상의 자연수) 개의 데이터 라인들이 배치된 표시패널, 데이터 라인들에 데이터 전압들을 공급하는 소스 드라이브 IC, 외부의 시스템 보드에서 타이밍 신호를 공급받고, 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 타이밍 컨트롤러를 포함한다. 본 발명의 타이밍 컨트롤러는 출력단에서 제 M(M은 1≤M≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교하고, (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 소스 드라이브 IC로 공급한다.
본 발명의 일 예에 따른 표시 장치의 구동 방법은 타이밍 컨트롤러가 외부의 시스템 보드에서 타이밍 신호와 디지털 비디오 데이터를 공급받는 단계, 타이밍 컨트롤러의 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 단계, 소스 드라이브 IC가 표시패널에 배치된 N(N은 2 이상의 자연수) 개의 데이터 라인들에 데이터 전압들을 공급하는 단계, 및 N 개의 데이터 라인들이 화상을 표시하는 화소에 데이터 전압들을 공급하는 단계를 포함한다. 본 발명의 타이밍 컨트롤러의 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 단계는 출력단에서 제 M(M은 1≤M≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교하고, (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 소스 드라이브 IC로 공급한다.
본 발명의 일 예는 임의의 데이터 라인의 화소 중 이전 데이터 라인과 차이가 발생하는 화소에 해당하는 디지털 비디오 데이터만 소스 드라이브 IC로 공급하는 타이밍 컨트롤러 출력단을 구비한다. 이에 따라, 본 발명의 일 예는 타이밍 컨트롤러 출력단과 소스 드라이브 IC 간의 디지털 비디오 데이터 전송량을 저감하여, 타이밍 컨트롤러 출력단과 소스 드라이브 IC 간 데이터 스위칭 속도를 저감할 수 있다. 따라서, 본 발명의 일 예는 소스 드라이브 IC의 데이터 스위칭 속도가 저감하여 소스 드라이브 IC에서 전자 방해 잡음(Electro Magnetic Interference, EMI)을 감소시키고, 소스 드라이브 IC의 구동 시 전력 소비를 감소시키며 발열을 감소시키는 효과가 있다.
도 1은 본 발명의 일 예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 예에 따른 화소를 상세히 보여주는 회로도이다.
도 3은 본 발명의 일 예에 따른 유기발광 표시장치의 표시패널의 하부기판, 데이터 구동부, 소스 드라이브 IC들, 연성필름들, 타이밍 컨트롤러, 제어 인쇄회로보드, 및 신호 배선들을 나타내는 평면도이다.
도 4는 도 3의 소스 드라이브 IC를 상세히 보여주는 블록도이다.
도 5는 본 발명의 일 예에 따른 소스 드라이브 IC의 회로도이다.
도 6은 본 발명의 일 예에 따른 EPI 패킷 프로토콜의 비트 별 파형도이다.
도 7은 본 발명의 일 예에 따른 갱신 알림 신호에 따른 디지털 비디오 데이터의 갱신 여부를 나타내는 개념도이다.
도 8은 본 발명의 일 예에 따른 표시 장치의 구동 방법의 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 표시 장치의 블록도이다. 도 2는 본 발명의 일 예에 따른 화소를 상세히 보여주는 회로도이다. 도 3은 본 발명의 일 예에 따른 유기발광 표시장치의 표시패널의 하부기판, 데이터 구동부, 소스 드라이브 IC들, 연성필름들, 타이밍 컨트롤러, 제어 인쇄회로보드, 및 신호 배선들을 나타내는 평면도이다.
도 1 내지 도 3를 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시패널(100), 게이트 구동부(110), 데이터 구동부(120), 소스 드라이브 IC(Source Drive Integrated Circuit, SD-IC)(121)들, 타이밍 컨트롤러(Timing Controller, T-CON)(130), 스캔 구동부(미도시), 센싱 구동부(미도시), 제어 인쇄회로보드(Control Printed Circuit Board, C-PCB)(140) 및 연성필름(150)들을 포함한다.
표시패널(100)은 표시영역과 표시영역의 주변에 마련된 비표시영역을 포함한다. 표시영역은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 표시패널(100)에는 게이트 라인들(GL1~GLp, p는 2 이상의 양의 정수), 데이터 라인들(DL1~DLq, q는 2 이상의 양의 정수) 및 센싱 라인들(SL1~SLq)이 마련된다. 데이터 라인들(DL1~DLq) 및 센싱 라인들(SL1~SLq)은 게이트 라인들(GL1~GLp)과 교차할 수 있다. 데이터 라인들(DL1~DLq)과 센싱 라인들(SL1~SLq)은 서로 평행할 수 있다. 표시패널(100)은 화소(P)들이 마련되는 하부기판(101)과 봉지 기능을 수행하는 상부기판을 포함할 수 있다.
화소(P)들 각각은 게이트 라인들(GL1~GLp) 중 어느 하나, 데이터 라인들(DL1~DLq) 중 어느 하나 및 센싱 라인들(SE1~SEm) 중 어느 하나에 접속될 수 있다. 이하에서는 화소(P)의 구조를 설명하면서 본 발명의 일 예에 따른 표시 장치가 유기발광 표시장치인 경우를 가정하고 설명하기로 한다. 그러나 본 발명의 일 예는 유기발광 표시장치에 한정되지 않고, 액정 표시장치 등 다른 방식으로 구동하는 디스플레이 장치에도 적용될 수 있다.
화소(P)들 각각은 도 2와 같이 유기발광다이오드(organic light emitting diode, OLED)와 유기발광다이오드(OLED)에 전류를 공급하는 화소 구동부(PD)를 포함할 수 있다. 도 2에서는 설명의 편의를 위해 제j(j는 1≤j≤q을 만족하는 양의 정수) 데이터 라인(DLj), 제j 센싱 라인(SLj), 제k(k는 1≤k≤p을 만족하는 양의 정수) 스캔 라인(Sk), 및 제k 센싱 신호 라인(SSk)에 접속된 화소(P)만을 도시하였다.
도 2를 참조하면, 화소(P)는 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)와 제j 센싱라인(SLj)으로 전류를 공급하는 화소 구동부(PD)를 포함한다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위전압보다 낮은 저전위전압이 공급되는 저전위전압라인(ELVSSL)에 접속될 수 있다.
유기발광다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광다이오드(OLED)는 애노드전극과 캐소드전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 정공과 전자가 서로 결합하여 발광하게 된다.
화소 구동부(PD)는 구동 트랜지스터(Driving Transistor)(DT), 스캔 라인(Sk)의 스캔 신호에 의해 제어되는 제1 트랜지스터(ST1), 센싱 신호 라인(SSk)의 센싱 신호에 의해 제어되는 제2 트랜지스터(ST2) 및 커패시터(capacitor)(C)를 포함할 수 있다. 화소 구동부(PD)는 표시 모드에서 화소(P)에 접속된 스캔 라인(Sk)으로부터 스캔 신호가 공급될 때 화소(P)에 접속된 데이터 라인(DLj)의 데이터 전압(VDATA)을 공급받고, 데이터 전압(VDATA)에 따른 구동 트랜지스터(DT)의 전류를 유기발광다이오드(OLED)에 공급한다. 화소 구동부(PD)는 센싱 모드에서 화소(P)에 접속된 스캔 라인(Sk)으로부터 스캔 신호가 공급될 때 화소(P)에 접속된 데이터 라인(DLj)의 센싱 전압을 공급받고, 구동 트랜지스터(DT)의 전류를 화소(P)에 접속된 센싱 라인(SLj)으로 흘린다.
구동 트랜지스터(DT)는 고전위전압라인(ELVDDL)과 유기발광다이오드(OLED) 사이에 마련된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 고전위전압라인(ELVDDL)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 고전위전압이 공급되는 고전위전압라인(ELVDDL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 제k 스캔 라인(Sk)의 제k 스캔 신호에 의해 턴-온되어 제j 데이터 라인(DLj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제1 트랜지스터(T1)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 제j 데이터 라인(DLj)에 접속될 수 있다. 제1 트랜지스터(ST1)는 스캔 트랜지스터로 통칭될 수 있다.
제2 트랜지스터(ST2)는 제k 센싱 신호 라인(SSk)의 제k 센싱 신호에 의해 턴-온되어 제j 센싱 라인(SLj)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 제k 센싱 신호 라인(SSk)에 접속되고, 제1 전극은 제j 센싱 라인(SLj)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다. 제2 트랜지스터(ST2)는 센싱 트랜지스터로 통칭될 수 있다.
커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 마련된다. 커패시터(C)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압 간의 차전압을 저장한다.
도 2에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다. 또한, 제1 전극은 소스 전극일 수 있고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는 것에 주의하여야 한다. 즉, 제1 전극은 드레인 전극일 수 있고 제2 전극은 소스 전극일 수 있다.
표시 모드에서, 제k 스캔 라인(Sk)에 스캔 신호가 공급될 때 제j 데이터 라인(DLj)의 데이터 전압(VDATA)이 구동 트랜지스터(DT)의 게이트 전극에 공급되고, 제k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제j 센싱라인(SEj)의 초기화 전압이 구동 트랜지스터(DT)의 소스 전극에 공급된다. 이로 인해, 표시 모드에서 구동 트랜지스터(DT)의 게이트 전극의 전압과 소스 전극의 전압 간의 전압 차에 따라 흐르는 구동 트랜지스터(DT)의 전류가 유기발광다이오드(OLED)에 공급되며, 유기발광다이오드(OLED)는 구동 트랜지스터(DT)의 전류에 따라 발광한다. 이때, 데이터 전압(VDATA)은 구동 트랜지스터(DT)의 문턱 전압과 전자 이동도를 보상한 전압이므로, 구동 트랜지스터(DT)의 전류는 구동 트랜지스터(DT)의 문턱 전압과 전자 이동도에 의존하지 않는다.
센싱 모드에서, 제k 스캔 라인(Sk)에 스캔 신호가 공급될 때 제j 데이터 라인의 센싱 전압이 구동 트랜지스터(DT)의 게이트 전극에 공급되고, 제k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제j 센싱 라인(SLj)의 초기화 전압이 구동 트랜지스터(DT)의 소스 전극에 공급된다. 또한, 제k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제2 트랜지스터(ST2)가 턴-온되어 구동 트랜지스터(DT)의 게이트 전극의 전압과 소스 전극의 전압 간의 전압 차에 따라 흐르는 구동 트랜지스터(DT)의 전류가 제j 센싱 라인(SLj)으로 흐르도록 한다.
게이트 구동부(120)는 타이밍 컨트롤러(130)로부터 게이트 제어신호(GCS)를 공급받고, 게이트 제어신호(GCS)에 따라 게이트 신호들을 생성하여 게이트 라인들(GL1~GLp)에 공급한다.
데이터 구동부(120)는 도 3과 같이 복수의 소스 드라이브 IC(121)들을 포함할 수 있다. 소스 드라이브 IC(121)들 각각은 연성필름(150)들 각각에 실장될 수 있다. 연성필름(150)들 각각은 칩 온 필름(Chip On Film, COF)으로 마련될 수 있다. 칩 온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 연성필름(150)들 각각은 휘어지거나 구부러질 수 있다. 연성필름(150)들 각각은 표시패널(100)의 하부기판(101)과 제어 인쇄회로보드(Control Printed Circuit Board, C-PCB)(140)에 부착될 수 있다. 특히, 연성필름(150)들 각각은 이방성 도전 필름(Anisotropic Conductive Flim, ACF)을 이용하여 TAB(Tape Automated Bonding) 방식으로 하부기판(101) 상에 부착될 수 있으며, 이로 인해 소스 드라이브 IC(121)들은 데이터 라인들(DL1~DLq)에 연결될 수 있다.
제어 인쇄회로보드(140)는 연성필름(150)들에 부착될 수 있다. 제어 인쇄회로보드(140)는 도 3과 같이 타이밍 컨트롤러(130)를 실장할 수 있으며, 제어 인쇄회로보드(140) 상에는 타이밍 컨트롤러(130)와 연상필름(150) 상에 실장된 소스 드라이브 IC(121)를 연결하는 신호 배선들(SENL1~SENL5)이 배치된다.
도 4는 도 3의 소스 드라이브 IC를 상세히 보여주는 블록도이다.
도 4에 따르면, 소스 드라이브 IC(121)는 직-병렬 변환부(210), 쉬프트 레지스터(Shift Register)(220), 갱신 알림부(Update Indicator)(230), 제 1 래칭부(240), 제 2 래칭부(250), 디지털-아날로그 컨버터(Digital-Analog Converter, DAC)(260), 감마기준전압 생성부(270), 데이터 전압(VDATA)(280), 및 채널부(290)를 포함한다.
직-병렬 변환부(210)는 타이밍 컨트롤러(130)로부터 공급받은 직렬적 디지털 데이터 그룹인 EPI 패킷 프로토콜(Embedded Clock Point to Point Interface Packet Protocol)에서, 디지털 비디오 데이터(DATA), 제어 신호(CON), 갱신 알림 신호(IND), 및 소스 인에이블 신호(Source Enable, SOE) 등의 신호를 병렬적으로 분리한다. 직-병렬 변환부(210)는 분리한 신호들을 병렬적 디지털 데이터로 출력한다. 구체적으로, 직-병렬 변환부(210)는 디지털 비디오 데이터(DATA)를 제1 래치부(240)로 공급한다. 직-병렬 변환부(210)는 제어 신호(CON)를 쉬프트 레지스터(220)로 공급한다. 직-병렬 변환부(210)는 갱신 알림 신호(IND)를 갱신 알림부(230)로 공급한다. 직-병렬 변환부(210)는 소스 인에이블 신호(SOE)를 제2 래치부(250)로 공급한다.
쉬프트 레지스터(220)는 직-병렬 변환부(210)로부터 제어 신호(CON)를 공급받는다. 쉬프트 레지스터(220)는 제어 신호(CON)에 기초하여 디지털 비디오 데이터(DATA)의 순서 또는 내용을 변환하는 쉬프트 작업을 수행할 수 있다. 쉬프트 레지스터(220)는 갱신 알림부(230)에 별도의 신호를 공급하여, 디지털 비디오 데이터(DATA)를 쉬프트 하는 작업을 수행할 수 있다.
갱신 알림부(230)는 갱신 알림 신호(IND)를 직-병렬 변환부(210)로부터 공급받고, 디지털 비디오 데이터(DATA)의 쉬프트 내용을 쉬프트 레지스터(220)로부터 공급받는다. 갱신 알림부(230)는 갱신 알림 신호(IND)와 쉬프트 내용을 이용하여 제1 래치부(240)의 디지털 비디오 데이터(DATA) 출력 여부를 제어한다.
갱신 알림 신호(IND)는 타이밍 컨트롤러(130)에서 소스 드라이브 IC(121)로 신호들을 출력하는 타이밍 컨트롤러 출력단(131)에서 공급받은 EPI 패킷 프로토콜을 바탕으로 생성된 신호이다. 즉, 갱신 알림 신호(IND)는 EPI 패킷 프로토콜을 통해 디지털 비디오 데이터(DATA)와 같이 소스 드라이브 IC(121)로 공급된 신호이다. 갱신 알림 신호(IND)는 타이밍 컨트롤러 출력단(131)에서 소스 드라이브 IC(121)로 공급한 임의의 데이터 라인의 디지털 비디오 데이터(DATA)와, 소스 드라이브 IC(121)로 공급할 다음 데이터 라인의 디지털 비디오 데이터(DATA)를 비교한다.
갱신 알림 신호(IND)는 타이밍 컨트롤러 출력단(131)에서 인접한 데이터 라인 별로 디지털 비디오 데이터(DATA)를 비교한다. 갱신 알림 신호(IND)는 임의의 데이터 라인의 디지털 비디오 데이터(DATA)와 다음 데이터 라인의 디지털 비디오 데이터(DATA)가 동일한지 또는 차이가 있는지 데이터 라인 상에 대응하는 위치에 배치된 화소 별로 비교한다.
갱신 알림 신호(IND)는 임의의 데이터 라인의 디지털 비디오 데이터(DATA)와 다음 데이터 라인의 디지털 비디오 데이터(DATA)가 차이가 있는 화소에는 하이 로직 레벨로 인가된다. 갱신 알림 신호(IND)는 임의의 데이터 라인의 디지털 비디오 데이터(DATA)와 다음 데이터 라인의 디지털 비디오 데이터(DATA)가 동일한 화소에는 로우 로직 레벨로 인가된다. 갱신 알림 신호(IND)가 하이 로직 레벨인 화소는 다음 데이터 라인의 디지털 비디오 데이터(DATA)를 갱신하고, 갱신 알림 신호(IND)가 로우 로직 레벨인 화소는 임의의 데이터 라인의 디지털 비디오 데이터(DATA)를 유지한다. 이에 따라, 갱신 알림 신호(IND)는 임의의 데이터 라인의 디지털 비디오 데이터(DATA)와 다음 데이터 라인의 디지털 비디오 데이터(DATA)가 차이가 있는 화소만 다음 데이터 라인의 디지털 비디오 데이터(DATA)를 갱신한다.
제1 래칭부(240)는 직-병렬 변환부(210)로부터 디지털 비디오 데이터(DATA)를 공급받는다. 이때, 직-병렬 변환부(210)는 타이밍 컨트롤러(130)에서 공급한 순서와 동일한 순서, 즉 첫 번째 데이터 라인부터 마지막 데이터 라인까지 순차적으로 디지털 비디오 데이터(DATA)를 공급한다. 래칭(Latching) 작업을 수행하지 않는 경우, 공급받은 순서와 동일한 순서로 모든 디지털 비디오 데이터(DATA)를 데이터 라인으로 출력하는 문제가 발생한다. 제1 래칭부(240)는 공급받은 디지털 비디오 데이터(DATA)를 래치하여 두었다가, 원하는 시점에 원하는 디지털 비디오 데이터(DATA)를 데이터 라인으로 출력할 수 있다. 이때, 출력 순서는 쉬프트 레지스터(220)에서 공급받은 쉬프트 정보를 이용할 수 있다.
제2 래칭부(250)는 직-병렬 변환부(210)로부터 소스 인에이블 신호(SOE)를 공급받는다. 제2 래칭부(250)는 공급받은 디지털 비디오 데이터(DATA)를 래치하여 둔다. 제2 래칭부(250)는 소스 인에이블 신호(SOE)가 하이 로직 레벨로 변화하는 타이밍에 맞추어, 공급받은 디지털 비디오 데이터(DATA)를 동시에 출력한다. 즉, 제2 래칭부(250)는 종래의 소스 드라이브 IC에 사용하던 래칭부와 동일한 역할을 수행한다.
디지털-아날로그 컨버터(260)는 제2 래칭부(250)까지 디지털 형태로 된 디지털 비디오 데이터(DATA)를 이용하여 아날로그 데이터 전압(VDATA)들을 생성한다. 디지털-아날로그 컨버터(260)는 생성한 아날로그 데이터 전압(VDATA)들을 데이터 전압 출력 버퍼(280)로 출력한다.
감마기준전압 생성부(270)는 화소의 구동 트랜지스터와 센싱 트랜지스터의 기준이 되는 감마 기준 전압(Gamma Reference Voltage)(VREF)를 생성한다. 감마기준전압 생성부(270)는 감마 기준 전압(VREF)를 데이터 전압 출력 버퍼(280)로 출력한다.
데이터 전압 출력 버퍼(280)는 디지털-아날로그 컨버터(260)로부터 데이터 전압(VDATA)들을 공급받고, 감마기준전압 생성부(270)로부터 감마 기준 전압(VREF)를 공급받는다. 데이터 전압 출력 버퍼(280)는 공급받은 데이터 전압(VDATA)들을 동시에 복수의 채널부(290)에 공급한다.
채널부(290)는 데이터 라인들과 접속된다. 채널부(290)는 데이터 전압 출력 버퍼(280)로부터 데이터 전압(VDATA)들을 공급받는다. 채널부(290)는 공급받은 데이터 전압(VDATA)들을 데이터 라인들에 공급하여, 데이터 라인에 연결된 화소들에 데이터 전압(VDATA)이 공급되도록 한다. 이에 따라, 채널부(290)의 채널(291~29M)은 각각의 소스 드라이브 IC(121)에 접속된 데이터 라인들의 개수와 동일한 개수만큼 마련된다.
타이밍 컨트롤러(130)는 외부의 시스템 보드로부터 디지털 비디오 데이터(DATA)와 타이밍 신호(TS)를 공급받는다. 타이밍 컨트롤러(130)의 입력단에는 타이밍 신호와 디지털 비디오 데이터(DATA)가 설정된 프로토콜에 의해 입력된다. 타이밍 신호(TS)는 수직 동기 신호(Vertical sync signal, Vsync), 수평 동기 신호(Horizontal sync signal, Hsync), 데이터 인에이블 신호(Data Enable signal, DE), 및 도트 클럭(Dot clock, DCLK)을 포함한다. 타이밍 컨트롤러(130)는 데이터 구동부(120)로부터 센싱 데이터(SEN)를 공급받는다. 타이밍 컨트롤러(130)는 센싱 데이터(SEN)에 기초하여 디지털 비디오 데이터(DATA)를 보상한다.
타이밍 컨트롤러(130)는 게이트 구동부(110), 데이터 구동부(120), 스캔 구동부 및 센싱 구동부의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 생성한다. 타이밍 제어신호들은 게이트 구동부(110)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GCS), 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS), 스캔 구동부의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호 및 센싱 구동부의 동작 타이밍을 제어하기 위한 센싱 타이밍 제어신호를 포함한다.
타이밍 컨트롤러(130)는 모드 신호에 따라 표시 모드와 센싱 모드 중 어느 하나의 모드로 데이터 구동부(120), 스캔 구동부 및 센싱 구동부를 동작시킨다. 표시 모드는 표시패널(100)의 화소(P)들이 화상을 표시하는 모드이고, 센싱 모드는 표시패널(100)의 화소(P)들 각각의 구동 트랜지스터(DT)의 전류를 센싱하는 모드이다. 표시 모드와 센싱 모드 각각에서 화소(P)들 각각에 공급되는 스캔 신호의 파형과 센싱 신호의 파형이 변경되는 경우, 표시 모드와 센싱 모드 각각에서 데이터 타이밍 제어신호(DCS), 스캔 타이밍 제어신호 및 센싱 타이밍 제어신호 역시 변경될 수 있다. 따라서, 타이밍 컨트롤러(130)는 표시 모드와 센싱 모드 중 어느 모드인지에 따라 해당하는 모드에 대응하여 데이터 타이밍 제어신호(DCS), 스캔 타이밍 제어신호 및 센싱 타이밍 제어신호를 생성한다.
타이밍 컨트롤러(130)는 게이트 타이밍 제어신호(GCS)를 게이트 구동부(110)로 출력한다. 타이밍 컨트롤러(130)는 보상 디지털 비디오 데이터와 데이터 타이밍 제어신호(DCS)를 데이터 구동부(120)로 출력한다. 타이밍 컨트롤러(130)는 스캔 타이밍 제어신호를 스캔 구동부로 출력한다. 타이밍 컨트롤러(130)는 센싱 타이밍 제어신호를 센싱 구동부로 출력한다.
또한, 타이밍 컨트롤러(130)는 데이터 구동부(120), 스캔 구동부 및 센싱 구동부를 표시 모드와 센싱 모드 중에 어느 모드로 구동할지에 따라 해당 모드를 구동하기 위한 모드 신호를 생성한다. 타이밍 컨트롤러(130)는 모드 신호에 따라 표시 모드와 센싱 모드 중 어느 하나의 모드로 데이터 구동부(120), 스캔 구동부 및 센싱 구동부를 동작시킨다.
도 5는 본 발명의 일 예에 따른 소스 드라이브 IC의 회로도이다.
본 발명의 일 예에 따른 소스 드라이브 IC(121)는 타이밍 컨트롤러(130)의 일 단에 형성된 타이밍 컨트롤러 출력단(131)에서 디지털 비디오 데이터(DATA)를 공급한다. 타이밍 컨트롤러(130)가 N(N은 2 이상의 자연수) 개의 데이터 라인들이 배치된 표시패널에 디지털 비디오 데이터(DATA)를 공급하는 경우, 타이밍 컨트롤러 출력단(131)은 데이터 라인 별로 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(121)로 공급한다. 이하의 설명에서는 타이밍 컨트롤러 출력단(131)에서 제 M(M은 1≤M≤N인 자연수) 번째 데이터 라인에 디지털 비디오 데이터(MDATA)를 공급한 후, 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터((M+1)DATA)를 공급하기 전의 시점을 기준으로 설명하기로 한다.
타이밍 컨트롤러(130)는 타이밍 컨트롤러 출력단(131)에서 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터(MDATA)와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터((M+1)DATA)를 비교한다. 이를 위해, 타이밍 컨트롤러(130)는 소스 드라이브 IC(121) 내에 배치되며, 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터(MDATA)와 대응하는 화소(P)에서 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터((M+1)DATA)가 동일한지 여부를 판단할 수 있는 판단 회로로부터 비교 정보를 공급받는다.
일 예로, 판단 회로는 XOR(Exclusive OR) 논리 회로일 수 있다. 즉, XOR 논리 회로는 공급 값이 2개인데, 동일한 공급 값이 공급되는 경우 로우 로직 레벨을 출력하고, 다른 공급 값이 공급되는 경우 하이 로직 레벨을 출력한다. 따라서, 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터(MDATA)의 임의의 화소(P)와, 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터((M+1)DATA)에서 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터(MDATA)의 임의의 화소(P)와 대응하는 화소(P)의 디지털 비디오 데이터(DATA) 값들을 두 개의 공급 값으로 설정하는 경우, 인접한 데이터 라인에 동일한 디지털 비디오 데이터(DATA) 값이 공급되는지 여부를 판단할 수 있다.
타이밍 컨트롤러(130)는 (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소(P)의 디지털 비디오 데이터(DATA)만 소스 드라이브 IC(121)로 공급한다. 일 예로, 타이밍 컨트롤러(130)는 (M+1) 번째 데이터 라인에서 M 번째 데이터 라인이 차이가 발생하는 경우 소스 드라이브 IC(121)에 (M+1) 번째 데이터 라인의 디지털 비디오 데이터(DATA)를 갱신할 것을 지시하는 갱신 알림 신호(IND)를 EPI 패킷 프로토콜(Embedded Clock Point to Point Packet Protocol) 내에 포함하여 공급할 수 있다.
일 예로, 판단 회로가 XOR 논리 회로인 경우, 갱신 알림 신호(IND)는 인접한 데이터 라인에 동일한 디지털 비디오 데이터(DATA) 값이 공급되는 경우 로우 로직 레벨을 갖는다. 또한, 갱신 알림 신호(IND)는 (M+1) 번째 데이터 라인과 M 번째 데이터 라인 간의 디지털 비디오 데이터(DATA) 공급값의 차이가 발생하는 경우 해당하는 화소에서 하이 로직 레벨을 갖는다.
도 6은 본 발명의 일 예에 따른 EPI 패킷 프로토콜의 비트 별 파형도이다.
EPI 패킷 프로토콜(Embedded Clock Point to Point Packet Protocol)은 타이밍 컨트롤러 출력부(131)가 소스 드라이브 IC(121)로 디지털 비디오 데이터(DATA)를 전송할 때 사용하는 통신 프로토콜 방식이다. EPI 패킷 프로토콜은 표시패널에서 화상을 표시하는 영역인 액티브 영역에서 사용되는지, 화상을 표시하지 않는 비표시영역에서 사용되는지, 또는 데이터 전압(VDATA) 조절을 위한 통신인지 여부에 따라 제1 내지 제3 단계(Phase 1~3)로 나눌 수 있다. 여기에서는 액티브 영역에서 사용되는 EPI 패킷 프로토콜을 기준으로 설명하기로 한다.
EPI 패킷 프로토콜은 액티브 영역에서 레드(R)와 화이트(W) 디지털 비디오 데이터를 공급하기 위한 RW EPI 패킷 프로토콜(EPI RW)와, 액티브 영역에서 그린(G)과 블루(B) 디지털 비디오 데이터를 공급하기 위한 GB EPI 패킷 프로토콜(EPI GB)의 2가지 종류가 있다. 기존의 EPI 패킷 프로토콜의 1 프레임(frame)은 24 비트(bit)로 이루어지는 것과 달리, 본 발명의 EPI 패킷 프로토콜은 25 비트(bit)로 이루어진다. 기존의 EPI 패킷 프로토콜의 1 프레임은 클럭(CK) 2비트, 레드(R)와 화이트(W) 또는 그린(G)과 블루(B) 디지털 비디오 데이터(DATA) 20비트, 및 더미 비트 2비트로 이루어진다. 본 발명은 여기에 클럭(CK) 비트 다음에 갱신 화소 구분 비트(UI) 1비트를 추가한다.
갱신 화소 구분 비트(UI)는 갱신 알림 신호(IND)를 생성할 수 있는 비트이다. 갱신 화소 구분 비트(UI)가 하이 로직 레벨을 갖는 경우, 갱신 알림 신호(IND) 또한 하이 로직 레벨을 갖는다. 또한, 갱신 화소 구분 비트(UI)가 로우 로직 레벨을 갖는 경우, 갱신 알림 신호(IND) 또한 로우 로직 레벨을 갖는다.
도 7은 본 발명의 일 예에 따른 갱신 알림 신호에 따른 디지털 비디오 데이터의 갱신 여부를 나타내는 개념도이다.
타이밍 컨트롤러 출력단(131)에서 공급받은 EPI 패킷 프로토콜 내의 갱신 화소 구분 비트(UI)에 따라 갱신 알림 신호(IND)는 화소 별로 하이 로직 레벨 또는 로우 로직 레벨을 가질 수 있다. 해당 화소의 갱신 알림 신호(IND)가 하이 로직 레벨인 경우, 데이터 라인의 해당 화소에 디지털 비디오 데이터(DATA)가 공급되어 새로운 디지털 비디오 데이터(DATA)로 갱신되는 갱신 모드(A)로 설정된다. 해당 화소의 갱신 알림 신호(IND)가 로우 로직 레벨인 경우, 데이터 라인의 해당 화소에 디지털 비디오 데이터(DATA)가 공급되지 않고 기존의 디지털 비디오 데이터(DATA)가 유지되는 유지 모드(B)로 설정된다.
이를 위해, 앞서 설명한 바와 같이 본 발명의 타이밍 컨트롤러 출력단(131)에서는 디지털 비디오 데이터(DATA)를 데이터 라인 별로 공급한 후, 인접한 두 개의 데이터 라인에 공급된 디지털 비디오 데이터(DATA)의 차이를 표시패널(100) 상의 대응하는 위치에 있는 화소 별로 비교한다. 이렇게 비교한 결과가 EPI 패킷 프로토콜 내의 갱신 화소 구분 비트(UI)로 소스 드라이브 IC(121)의 직-병렬 변환부(210)에 공급되어, 갱신 알림 신호(IND)로 변환되어 제1 래칭부(240)에 공급된다. 제1 래칭부(240)는 갱신 알림 신호(IND)가 하이 로직 레벨인 경우에만 제1 래칭부(240)에서 쉬프트 되면서 이동하는 디지털 비디오 데이터(DATA)를 제2 래칭부(250)로 공급한다. 제1 래칭부(240)는 갱신 알림 신호(IND)가 로우 로직 레벨인 경우에는 제1 래칭부(240)에서 제2 래칭부(250)로 디지털 비디오 데이터(DATA)를 공급하지 않는다.
본 발명의 일 예는 이전 데이터 라인의 디지털 비디오 데이터(DATA)가 동일한 경우 이전 데이터 라인의 디지털 비디오 데이터(DATA)를 유지한다. 라인 메모리는 제 (M+1) 번째 데이터 라인에서 차이가 발생하는 화소의 디지털 비디오 데이터(DATA)만 제 (M+1) 번째 데이터 라인의 디지털 비디오 데이터로 갱신한다. 라인 메모리는 나머지 화소의 디지털 비디오 데이터는 제 M 번째 데이터 라인의 디지털 비디오 데이터를 유지한다. 라인 메모리가 이전 데이터 라인의 디지털 비디오 데이터를 유지하는 경우, 타이밍 컨트롤러 출력단(131)은 데이터 라인의 디지털 비디오 데이터(DATA)를 모두 공급하지 않고, 이전 데이터 라인과 차이가 발생한 화소(P)들의 디지털 비디오 데이터(DATA)만 공급할 수 있다. 이에 따라, 타이밍 컨트롤러 출력단(131)과 소스 드라이브 IC(121) 간의 데이터 스위칭 속도(Data Switching Rate)를 감소시킬 수 있다.
본 발명의 타이밍 컨트롤러(130)는 이전 데이터 라인과 차이가 발생한 화소(P)들의 디지털 비디오 데이터(DATA)만 공급하지 않고, 데이터 라인의 디지털 비디오 데이터(DATA)를 모두 공급할 수도 있다. 타이밍 컨트롤러(130)는 첫 번째 데이터 라인에 디지털 비디오 데이터(DATA)를 공급하는 경우, 첫 번째 데이터 라인 전체의 디지털 비디오 데이터를 일괄적으로 소스 드라이브 IC(121)로 공급한다. 이에 따라, 비교할 대상이 없어 디지털 비디오 데이터(DATA)의 출력이 시작되지 않는 문제를 방지할 수 있다.
또한, 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터 간 차이가 발생한 화소의 비율이 기 설정된 기준 이상인 경우, 차이가 나는 화소의 디지털 비디오 데이터(DATA)만 선택적으로 공급하는 것이 의미가 없을 수 있다. 이 경우, 제 (M+1) 번째 데이터 라인 전체의 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(121)로 공급할 수 있다. 이에 따라, 차이가 발생한 화소가 너무 많아 비교하는 작업이 비효율적인 경우, 인접한 데이터 라인 간 화소 데이터를 전부 비교하고 선택하는 단계를 불필요하게 수행하지 않고 일괄적으로 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(121)로 공급할 수 있다.
본 발명의 소스 드라이브 IC(121)는 데이터 라인 별로 순차적으로 공급되는 디지털 비디오 데이터(DATA)를 래칭(Latching)시키는 래칭부(240, 250)를 포함한다. 앞서 설명한 바와 같이 본 발명의 타이밍 컨트롤러 출력단(131)에서는 디지털 비디오 데이터(DATA)를 데이터 라인 별로 공급한 후, 인접한 두 개의 데이터 라인에 공급된 디지털 비디오 데이터(DATA)의 차이를 표시패널(100) 상의 대응하는 위치에 있는 화소 별로 비교한다. 이렇게 비교한 결과가 EPI 패킷 프로토콜 내의 갱신 화소 구분 비트(UI)로 소스 드라이브 IC(121)의 직-병렬 변환부(210)에 공급되어, 갱신 알림 신호(IND)로 변환되어 제1 래칭부(240)에 공급된다. 제1 래칭부(240)는 갱신 알림 신호(IND)가 하이 로직 레벨인 경우에만 제1 래칭부(240)에서 쉬프트 되면서 이동하는 디지털 비디오 데이터(DATA)를 제2 래칭부(250)로 공급한다. 이 경우, 제2 래칭부(250)의 디지털 비디오 데이터(DATA)가 현재 데이터 라인의 디지털 비디오 데이터(DATA)로 갱신된다. 제1 래칭부(240)는 갱신 알림 신호(IND)가 로우 로직 레벨인 경우에는 제1 래칭부(240)에서 제2 래칭부(250)로 디지털 비디오 데이터(DATA)를 공급하지 않는다. 이 경우에는 제2 래칭부(250)의 디지털 비디오 데이터(DATA)가 갱신되지 않고 이전 데이터 라인의 디지털 비디오 데이터(DATA)를 유지한다. 이에 따라, 타이밍 컨트롤러 출력단(131)은 갱신 알림 신호(IND)를 이용하여 소스 드라이브 IC(121) 내부에서 데이터 라인의 화소 별로 디지털 비디오 데이터(DATA)를 갱신하는 것을 제어할 수 있다.
본 발명의 소스 드라이브 IC(121)는 래칭부(240, 250)에서 래칭된 디지털 비디오 데이터(DATA) 중, (M+1) 번째 데이터 라인에서 M 번째 데이터 라인에 비하여 차이가 발생하는 화소의 디지털 비디오 데이터(DATA)만 갱신하도록 제어하는 갱신 알림 신호(IND)를 생성하는 갱신 알림부(Update Indicator)(230)를 포함한다. 갱신 알림 신호(IND)는 인접한 데이터 라인에서 차이가 발생하는 화소에 대해서만 나중 데이터 라인의 화소에 해당하는 디지털 비디오 데이터(DATA)를 갱신하도록 제1 래칭부(240)를 제어할 수 있다. 갱신 알림 신호(IND)가 하이 로직 레벨을 갖는 경우에만, 제1 래칭부(240)에서 제2 래칭부(250)로 디지털 비디오 데이터(DATA)의 공급이 이루어진다. 갱신 알림 신호(IND)는 인접한 데이터 라인 간의 차이가 발생한 화소에서 디지털 비디오 데이터(DATA)의 갱신 여부를 개시하는 신호이기 때문에, 래치 인에이블(Latch Enable) 신호라고 정의할 수 있다. 갱신 알림 신호(IND)는 소스 드라이브 IC(121)에서의 디지털 비디오 데이터(DATA)의 갱신을 제어하는 신호이다. 갱신 알림 신호(IND)는 타이밍 컨트롤러 출력단(131)에서 공급받은 갱신 화소 구분 비트(UI)를 직-병렬 변환부(210)에서 변환하여 생성한 신호이다.
본 발명의 타이밍 컨트롤러(130)는 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(121)로 공급할 때 클럭의 상승 시점과 화소의 색상 별 디지털 비디오 데이터(DATA)를 전송하기 위하여 설정된 통신 방법인 EPI 패킷 프로토콜(Embedded Clock Point to Point Interface Packet Protocol)을 이용한다. EPI 패킷 프로토콜은 제 1 내지 제 3 단계(Phase 1~3) 별로 설정된 복수 개의 비트를 이용하여 디지털 비디오 데이터(DATA)와 정보를 모두 결합하여 전송할 수 있다. 이에 따라 디지털 비디오 데이터(DATA)의 전송 비트 수가 감소하여 데이터 용량을 감소시킬 수 있다.
본 발명의 EPI 패킷 프로토콜은 화소 중 (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터를 구분하기 위한 갱신 화소 구분 비트(UI)를 포함할 수 있다. 갱신 화소 구분 비트(UI)는 이전 데이터 라인의 더미 비트가 공급된 후 색상별 디지털 비디오 데이터(DATA)가 공급되기 전, 1 비트를 추가로 삽입하여 갱신 화소인지 여부를 확인할 수 있는 비트로 할당할 수 있다. 타이밍 컨트롤러 출력단(131)은 색상별 디지털 비디오 데이터(DATA)를 갱신 화소 구분 비트(UI)가 하이 로직 레벨인 경우에만 소스 드라이브 IC(121)로 전송한다. 이에 따라, 최소한의 비트 삽입을 통해 EPI 패킷 프로토콜 상 전체 디지털 비디오 데이터(DATA)를 전송하기 전에 전송할지 여부를 결정할 수 있다.
본 발명의 다른 예에 따른 타이밍 컨트롤러(130)의 입력단은 인접한 데이터 라인에 해당하는 디지털 비디오 데이터(DATA)를 비교할 수 있다. 타이밍 컨트롤러(130)의 입력단은 타이밍 컨트롤러 출력단(131)과 유사한 방식을 적용하여 제 M(M은 1≤≤M≤≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교할 수 있다. 타이밍 컨트롤러(130)의 입력단은 (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 시스템 보드로부터 공급받는다. 시스템 보드에서는 인접한 데이터 라인에서 동일한 계조를 표현하는 디지털 비디오 데이터(DATA)는 타이밍 제어회로(130)의 입력단으로 공급하지 않는다. 이에 따라, 타이밍 컨트롤러(130)의 입력단과 시스템 보드 간의 데이터 전송량을 저감할 수 있는 효과가 있다.
도 8은 본 발명의 일 예에 따른 표시 장치의 구동 방법의 흐름도이다. 타이밍 컨트롤러 출력단(131)에서는 첫 번째 데이터 라인부터 마지막 데이터 라인까지, 모든 데이터 라인의 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(121)로 공급한다. 도 8에서는 첫 번째 데이터 라인의 디지털 비디오 데이터(1st DATA), M 번째 데이터 라인의 디지털 비디오 데이터(MDATA), (M+1) 번째 데이터 라인의 디지털 비디오 데이터((M+1)DATA)만을 도시하였다.
타이밍 컨트롤러 출력단(131)은 EPI 패킷 프로토콜(EPI)을 이용하여 각각의 데이터 라인의 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(121)로 공급한다. EPI 패킷 프로토콜(EPI)은 임의의 데이터 라인의 디지털 비디오 데이터(DATA)로 갱신할지 여부를 데이터 라인 상의 화소 단위로 결정할 수 있는 갱신 알림 신호를 생성할 수 있는 갱신 화소 구분 비트를 포함할 수 있다.
타이밍 컨트롤러 출력단(131)은 첫 번째 데이터 라인의 디지털 비디오 데이터(1st DATA)를 공급할 때는, 앞에 비교 대상 데이터가 없으므로, 종래와 같이 모든 데이터를 소스 드라이브 IC(121)로 공급한다. 이는 앞서 설명한 두 가지 전송 모드를 가지지 않는, 종래의 방식에 따른 전송 방법이다. 도 8에서는 종래 전송 모드를 A모드로 표시하였다.
타이밍 컨트롤러 출력단(131)은 M 번째 데이터 라인의 디지털 비디오 데이터(MDATA)와 (M+1) 번째 데이터 라인의 디지털 비디오 데이터((M+1)DATA)를 공급할 때, 이전 데이터 라인과 차이가 발생한 화소에 해당하는 디지털 비디오 데이터만 소스 드라이브 IC(121)로 전송한다. 이에 따라, 이전 데이터 라인과 차이가 발생한 화소에 해당하는 디지털 비디오 데이터만 전송받은 디지털 비디오 데이터에 따라 디지털 비디오 데이터가 갱신되고, 이전 데이터 라인과 동일한 화소에 해당하는 디지털 비디오 데이터는 이전 데이터 라인의 디지털 비디오 데이터와 동일한 디지털 비디오 데이터를 유지한다. 이는 앞서 설명한 두 가지 전송 모드 중 갱신 모드(B)라고 할 수 있다. 도 8에서는 M 번째 데이터 라인의 디지털 비디오 데이터에서, (M-1) 번째 데이터 라인의 디지털 비디오 데이터와 차이가 발생한 화소의 비율이 기 설정된 기준 이하인 경우를 가정하였다. 또한 (M+1) 번째 데이터 라인의 디지털 비디오 데이터에서, M 번째 데이터 라인의 디지털 비디오 데이터와 차이가 발생한 화소의 비율이 기 설정된 기준 이하인 경우를 가정하였다. 도 8에서는 본 발명의 표시 장치의 구동 방법에 따른 전송 모드를 B모드로 표시하였다.
이에 따라, 타이밍 컨트롤러 출력단(131)과 소스 드라이브 IC(121)간의 데이터 전송량은 A모드보다 B모드가 작다. A모드와 B모드의 데이터 전송량의 비교를 위해, A모드에서의 타이밍 컨트롤러 출력단(131)과 소스 드라이브 IC(121) 간의 디지털 비디오 데이터(DATA)의 스위칭 속도(Switching Rate)를 ASWR로, B모드에서의 타이밍 컨트롤러 출력단(131)과 소스 드라이브 IC(121) 간의 디지털 비디오 데이터(DATA)의 스위칭 속도를 BSWR로 정의한다.
데이터 전송량이 적은 경우, 스위칭 속도 역시 높을 필요가 없게 되어 감소한다. 이에 따라, B모드에서의 타이밍 컨트롤러 출력단(131)과 소스 드라이브 IC(121) 간의 디지털 비디오 데이터(DATA)의 스위칭 속도가 작다. 스위칭 속도가 감소하는 경우, 소스 드라이브 IC(121)에서 전자 방해 잡음(Electro Magnetic Interference, EMI)이 감소한다. 또한, 스위칭 속도가 감소하는 경우, 소스 드라이브 IC(121)의 구동 시 전력 소비가 감소한다. 이에 따라, 열 또한 적게 발생시켜, 발열 및 전자 방해 잡음 개선을 이룰 수 있고, 소스 드라이브 설계 비용을 감소시킬 수 있다.
소스 드라이브 IC(121)는 타이밍 컨트롤러 출력단(131)으로부터 A모드에 따라 공급받은 첫 번째 데이터 라인들의 디지털 비디오 데이터(1st DATA)를 이용하여 아날로그 데이터 전압(VDATA)으로 변환하여 표시패널(100)의 첫 번째 데이터 라인(DL1)으로 공급한다. 또한, 소스 드라이브 IC(121)는 타이밍 컨트롤러 출력단(131)으로부터 B모드에 따라 공급받은 M 번째 데이터 라인들의 디지털 비디오 데이터(MDATA)를 이용하여 아날로그 데이터 전압(VDATA)으로 변환하여 표시패널(100)의 M 번째 데이터 라인(DLM)으로 공급한다. 또한, 소스 드라이브 IC(121)는 타이밍 컨트롤러 출력단(131)으로부터 B모드에 따라 공급받은 (M+1) 번째 데이터 라인들의 디지털 비디오 데이터((M+1)DATA)를 이용하여 아날로그 데이터 전압(VDATA)으로 변환하여 표시패널(100)의 (M+1) 번째 데이터 라인(DL(M+1))으로 공급한다.
이 때, A모드로 입력받은 경우와 B모드로 디지털 비디오 데이터(DATA)를 입력받은 경우 모두 소스 드라이브 IC(121)에서 데이터 전압(VDATA)을 생성하는 데 문제가 없다. 특히, B모드로 디지털 비디오 데이터(DATA)를 입력받은 경우, 이전 데이터 라인과 차이가 발생한 화소에 해당하는 디지털 비디오 데이터(DATA)만 현재 데이터 라인의 디지털 비디오 데이터(DATA)로 갱신되고, 이전 데이터 라인과 동일한 계조를 갖는 화소에 해당하는 디지털 비디오 데이터(DATA)는 이전 데이터 라인의 디지털 비디오 데이터(DATA)를 그대로 유지하기 때문에, 소스 드라이브 IC(121)에서는 모든 화소에 대한 데이터 전압(VDATA)을 생성할 수 있다.
B모드에서, 소스 드라이브 IC(121)는 어느 화소에 대한 갱신이 이루어지는지 판단하기 위하여, 타이밍 컨트롤러 출력단(131)으로부터 공급받은 EPI 패킷 프로토콜(EPI)에 포함된 갱신 화소 구분 비트(UI)를 이용한다. 갱신 화소 구분 비트(UI)의 정보에 따라, 임의의 데이터 라인의 디지털 비디오 데이터(DATA)를 갱신할지 여부를 데이터 라인 상의 화소 단위로 결정할 수 있는 갱신 알림 신호(IND)를 생성할 수 있다. 갱신 알림 신호(IND)가 하이 로직 레벨을 갖는 화소에는 디지털 비디오 데이터(DATA)의 갱신이 이루어지고, 갱신 알림 신호(IND)가 로우 로직 레벨을 갖는 화소에는 이전 데이터 라인의 디지털 비디오 데이터(DATA)를 유지한다.
본 발명의 일 예에 따른 표시 장치의 구동 방법을 순서대로 정리하면 다음과 같다.
첫 번째로, 타이밍 컨트롤러(130)가 외부의 시스템 보드에서 타이밍 신호와 디지털 비디오 데이터(DATA)를 공급받는 단계이다. 타이밍 컨트롤러(130)의 입력단에는 타이밍 신호와 디지털 비디오 데이터(DATA)가 설정된 프로토콜에 의해 입력된다. 이 때, 타이밍 컨트롤러(130)의 입력단은 인접한 데이터 라인에 해당하는 디지털 비디오 데이터(DATA)를 비교할 수 있다. 타이밍 컨트롤러(130)의 입력단은 상술한 바와 같이 타이밍 컨트롤러 출력단(131)과 유사한 방식을 통해 제 M(M은 1≤≤M≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교한다. 타이밍 컨트롤러(130)의 입력단은 (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 시스템 보드로부터 공급받는다.
두 번째로, 타이밍 컨트롤러 출력단(131)에서 소스 드라이브 IC(121)로 디지털 비디오 데이터(DATA)를 공급하는 단계이다. 타이밍 컨트롤러 출력단(131)은 제 M(M은 1≤M≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교한다. 타이밍 컨트롤러 출력단(131)은 (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 소스 드라이브 IC(121)로 공급한다.
세 번째로, 소스 드라이브 IC(121)가 표시패널(100)에 배치된 N(N은 2 이상의 자연수) 개의 데이터 라인들에 데이터 전압(VDATA)들을 공급하는 단계이다.
네 번째로, N 개의 데이터 라인들이 화상을 표시하는 화소에 데이터 전압(VDATA)들을 공급하는 단계이다.
타이밍 컨트롤러 출력단(131)에서 소스 드라이브 IC(121)로 디지털 비디오 데이터(DATA)를 공급하는 단계는 타이밍 컨트롤러 출력단(131)에서는 디지털 비디오 데이터(DATA)를 데이터 라인 별로 공급한 후, 인접한 두 개의 데이터 라인에 공급된 디지털 비디오 데이터(DATA)의 차이를 표시패널(100) 상의 대응하는 위치에 있는 화소 별로 비교하는 단계를 포함한다. 또한, 비교한 결과가 EPI 패킷 프로토콜 내의 갱신 화소 구분 비트(UI)로 소스 드라이브 IC(121)의 직-병렬 변환부(210)에 공급되어, 갱신 알림 신호(IND)로 변환되어 제1 래칭부(240)에 공급되는 단계를 포함한다. 또한, 제1 래칭부(240)는 갱신 알림 신호(IND)가 하이 로직 레벨인 경우에만 제1 래칭부(240)에서 쉬프트 되면서 이동하는 디지털 비디오 데이터(DATA)를 제2 래칭부(250)로 공급하고, 제1 래칭부(240)는 갱신 알림 신호(IND)가 로우 로직 레벨인 경우에는 제1 래칭부(240)에서 제2 래칭부(250)로 디지털 비디오 데이터(DATA)를 공급하지 않는 단계를 포함한다.
이와 같은 단계를 포함하는 경우, 타이밍 컨트롤러 출력단(131)은 데이터 라인의 디지털 비디오 데이터(DATA)를 모두 공급하지 않고, 이전 데이터 라인과 차이가 발생한 화소(P)들의 디지털 비디오 데이터(DATA)만 공급할 수 있다. 이에 따라, 타이밍 컨트롤러 출력단(131)과 소스 드라이브 IC(121) 간의 데이터 스위칭 속도(Data Switching Rate)를 감소시킬 수 있다.
타이밍 컨트롤러 출력단(131)에서 소스 드라이브 IC(121)로 디지털 비디오 데이터(DATA)를 공급하는 단계는 첫 번째 데이터 라인에 디지털 비디오 데이터를 공급하는 경우, 첫 번째 데이터 라인 전체의 디지털 비디오 데이터를 소스 드라이브 IC(121)로 공급한다. 이에 따라, 비교할 대상이 없어 디지털 비디오 데이터(DATA)의 출력이 시작되지 않는 문제를 방지할 수 있다.
타이밍 컨트롤러 출력단(131)에서 소스 드라이브 IC(121)로 디지털 비디오 데이터(DATA)를 공급하는 단계는 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터 간 차이가 발생한 화소의 비율이 기 설정된 기준 이상인 경우, 제 (M+1) 번째 데이터 라인 전체의 디지털 비디오 데이터를 소스 드라이브 IC(121)로 공급한다. 이에 따라, 차이가 발생한 화소가 너무 많아 비교하는 작업이 비효율적인 경우, 인접한 데이터 라인 간 화소 데이터를 전부 비교하고 선택하는 단계를 불필요하게 수행하지 않고 일괄적으로 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(121)로 공급할 수 있다.
소스 드라이브 IC(121)가 표시패널(100)에 배치된 N(N은 2 이상의 자연수) 개의 데이터 라인들에 데이터 전압(VDATA)들을 공급하는 단계는 데이터 라인 별로 순차적으로 공급되는 디지털 비디오 데이터(DATA)를 래칭시키는 단계와, 래칭부에서 래칭된 디지털 비디오 데이터 중, (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터(DATA)만 갱신하도록 제어하는 갱신 알림 신호(IND)를 생성하는 단계를 포함한다. 갱신 알림 신호(IND)는 래칭부(240, 250)에서 래칭된 디지털 비디오 데이터(DATA) 중, (M+1) 번째 데이터 라인에서 M 번째 데이터 라인에 비하여 차이가 발생하는 화소의 디지털 비디오 데이터(DATA)만 갱신하도록 제어하는 신호이다.
타이밍 컨트롤러 출력단(131)에서 소스 드라이브 IC(121)로 디지털 비디오 데이터(DATA)를 공급하는 단계는 클럭의 상승 시점과 화소의 색상 별 디지털 비디오 데이터를 전송하기 위하여 설정된 통신 방법인 EPI 패킷 프로토콜을 이용한다. EPI 패킷 프로토콜은 제 1 내지 제 3 단계(Phase 1~3) 별로 설정된 복수 개의 비트를 이용하여 디지털 비디오 데이터(DATA)와 정보를 모두 결합하여 전송할 수 있다. 이에 따라 디지털 비디오 데이터(DATA)의 전송 비트 수가 감소하여 데이터 용량을 감소시킬 수 있다.
EPI 패킷 프로토콜은 화소 중 (M+1) 번째 데이터 라인에서 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터를 구분하기 위한 갱신 화소 구분 비트(UI)를 포함한다. 갱신 화소 구분 비트(UI)는 이전 데이터 라인의 더미 비트가 공급된 후 색상별 디지털 비디오 데이터(DATA)가 공급되기 전, 1 비트를 추가로 삽입하여 갱신 화소인지 여부를 확인할 수 있는 비트로 할당할 수 있다. 타이밍 컨트롤러 출력단(131)은 색상별 디지털 비디오 데이터(DATA)를 갱신 화소 구분 비트(UI)가 하이 로직 레벨인 경우에만 소스 드라이브 IC(121)로 전송한다. 이에 따라, 최소한의 비트 삽입을 통해 EPI 패킷 프로토콜 상 전체 디지털 비디오 데이터(DATA)를 전송하기 전에 전송할지 여부를 결정할 수 있다.
본 발명의 일 예는 임의의 데이터 라인의 화소 중 이전 데이터 라인과 차이가 발생하는 화소에 해당하는 디지털 비디오 데이터만 소스 드라이브 IC로 공급하는 타이밍 컨트롤러 출력단을 구비한다. 이에 따라, 본 발명의 일 예는 타이밍 컨트롤러 출력단과 소스 드라이브 IC 간의 디지털 비디오 데이터 전송량을 저감하여, 타이밍 컨트롤러 출력단과 소스 드라이브 IC 간 데이터 스위칭 속도를 저감할 수 있다. 따라서, 본 발명의 일 예는 소스 드라이브 IC의 데이터 스위칭 속도가 저감하여 소스 드라이브 IC에서 전자 방해 잡음(Electro Magnetic Interference, EMI)을 감소시키고, 소스 드라이브 IC의 구동 시 전력 소비를 감소시키며 발열을 감소시키는 효과가 있다.
이상 설명한 내용을 통해 이 분야의 통상의 기술자는 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 표시패널 101: 하부 기판
110: 게이트 구동부 120: 데이터 구동부
121: 소스 드라이브 IC 130: 타이밍 컨트롤러
131: 타이밍 컨트롤러 출력단 140: 제어 인쇄회로보드
150: 연성필름 210: 직-병렬 변환부
220: 쉬프트 레지스터 230: 갱신 알림부
240: 제 1 래칭부 250: 제 2 래칭부
260: 디지털-아날로그 컨버터 270: 감마기준전압 생성부
280: 데이터 전압 출력 버퍼 290: 채널부
P: 화소

Claims (12)

  1. 데이터 전압들을 화상을 표시하는 화소에 공급하는 N(N은 2 이상의 자연수) 개의 데이터 라인들이 배치된 표시패널;
    상기 데이터 라인들에 데이터 전압들을 공급하는 소스 드라이브 IC;
    외부의 시스템 보드에서 타이밍 신호와 디지털 비디오 데이터를 공급받고, 출력단에서 상기 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 타이밍 컨트롤러를 포함하며,
    상기 타이밍 컨트롤러는,
    상기 출력단에서 제 M(M은 1≤M≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교하고, 상기 (M+1) 번째 데이터 라인에서 상기 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 상기 소스 드라이브 IC로 공급하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 비교한 결과를 EPI 패킷 프로토콜 내의 갱신 화소 구분 비트로 소스 드라이브 IC의 직-병렬 변환부에 공급하며,
    상기 직-병렬 변환부는,
    상기 갱신 화소 구분 비트를 상기 갱신 알림 신호로 변환하여 상기 소스 드라이브 IC 내부의 제1 래칭부에 공급하며,
    상기 제1 래칭부는,
    상기 갱신 알림 신호가 하이 로직 레벨인 경우에만 상기 제1 래칭부에서 쉬프트 되면서 이동하는 디지털 비디오 데이터를 소스 드라이브 IC 내부의 제2 래칭부로 공급하고, 상기 갱신 알림 신호(IND)가 로우 로직 레벨인 경우에는 상기 제2 래칭부로 상기 디지털 비디오 데이터를 공급하지 않는 표시 장치.
  3. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 첫 번째 데이터 라인에 디지털 비디오 데이터를 공급하는 경우, 또는 상기 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터와 상기 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터 간 차이가 발생한 화소의 비율이 기 설정된 기준 이상인 경우,
    상기 첫 번째 데이터 라인 전체의 디지털 비디오 데이터, 또는 상기 제 (M+1) 번째 데이터 라인 전체의 디지털 비디오 데이터를 상기 소스 드라이브 IC로 공급하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 소스 드라이브 IC는,
    상기 데이터 라인 별로 순차적으로 공급되는 상기 디지털 비디오 데이터를 래칭시키는 래칭부; 및
    상기 래칭부에서 래칭된 디지털 비디오 데이터 중, 상기 (M+1) 번째 데이터 라인에서 상기 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 갱신하도록 제어하는 갱신 알림 신호를 생성하는 갱신 알림부를 포함하는 표시 장치.
  5. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 디지털 비디오 데이터를 상기 소스 드라이브 IC로 공급할 때 클럭의 상승 시점과 화소의 색상 별 디지털 비디오 데이터를 전송하기 위하여 설정된 통신 방법인 EPI 패킷 프로토콜을 이용하며,
    상기 EPI 패킷 프로토콜은,
    상기 화소 중 상기 (M+1) 번째 데이터 라인에서 상기 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터를 구분하기 위한 갱신 화소 구분 비트를 포함하는 표시 장치.
  6. 제 1 항에 있어서,
    상기 타이밍 컨트롤러의 입력단은 인접한 데이터 라인에 해당하는 디지털 비디오 데이터를 비교하고, 상기 디지털 비디오 데이터 중 인접한 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 외부틔 시스템 보드로부터 공급받는 표시 장치.
  7. 타이밍 컨트롤러가 외부의 시스템 보드에서 타이밍 신호와 디지털 비디오 데이터를 공급받는 단계;
    상기 타이밍 컨트롤러의 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 단계;
    상기 소스 드라이브 IC가 표시패널에 배치된 N(N은 2 이상의 자연수) 개의 데이터 라인들에 데이터 전압들을 공급하는 단계; 및
    상기 N 개의 데이터 라인들이 화상을 표시하는 화소에 상기 데이터 전압들을 공급하는 단계를 포함하며,
    상기 타이밍 컨트롤러의 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 단계는,
    상기 출력단에서 제 M(M은 1≤M≤N인 자연수) 번째 데이터 라인에 공급된 디지털 비디오 데이터와 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터를 비교하고, 상기 (M+1) 번째 데이터 라인에서 상기 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 상기 소스 드라이브 IC로 공급하는 표시 장치의 구동 방법.
  8. 제 7 항에 있어서, 상기 타이밍 컨트롤러의 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 단계는,
    상기 타이밍 컨트롤러의 출력단에서 상기 디지털 비디오 데이터를 데이터 라인 별로 공급한 후, 인접한 두 개의 데이터 라인에 공급된 디지털 비디오 데이터의 차이를 상기 표시패널 상의 대응하는 위치에 있는 화소 별로 비교하는 단계;
    상기 비교한 결과가 EPI 패킷 프로토콜 내의 갱신 화소 구분 비트로 상기 소스 드라이브 IC의 직-병렬 변환부에 공급되어, 갱신 알림 신호로 변환되어 제1 래칭부에 공급되는 단계; 및
    상기 제1 래칭부는 상기 갱신 알림 신호가 하이 로직 레벨인 경우에만 상기 제1 래칭부에서 쉬프트 되면서 이동하는 상기 디지털 비디오 데이터를 제2 래칭부로 공급하고, 상기 제1 래칭부는 상기 갱신 알림 신호가 로우 로직 레벨인 경우에는 상기 제1 래칭부에서 상기 제2 래칭부로 상기 디지털 비디오 데이터를 공급하지 않는 단계를 포함하는 표시 장치의 구동 방법.
  9. 제 7 항에 있어서,
    상기 타이밍 컨트롤러의 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 단계는,
    상기 첫 번째 데이터 라인에 디지털 비디오 데이터를 공급하는 경우, 또는 상기 제 M 번째 데이터 라인에 공급된 디지털 비디오 데이터와 상기 제 (M+1) 번째 데이터 라인에 공급될 디지털 비디오 데이터 간 차이가 발생한 화소의 비율이 기 설정된 기준 이상인 경우,
    상기 첫 번째 데이터 라인 전체의 디지털 비디오 데이터, 또는 상기 제 (M+1) 번째 데이터 라인 전체의 디지털 비디오 데이터를 상기 소스 드라이브 IC로 공급하는 표시 장치의 구동 방법.
  10. 제 7 항에 있어서,
    상기 소스 드라이브 IC가 표시패널에 배치된 N(N은 2 이상의 자연수) 개의 데이터 라인들에 데이터 전압들을 공급하는 단계는,
    상기 데이터 라인 별로 순차적으로 공급되는 상기 디지털 비디오 데이터를 래칭시키는 단계; 및
    상기 래칭부에서 래칭된 디지털 비디오 데이터 중, 상기 (M+1) 번째 데이터 라인에서 상기 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 갱신하도록 제어하는 갱신 알림 신호를 생성하는 단계를 포함하는 표시 장치의 구동 방법.
  11. 제 7 항에 있어서,
    상기 타이밍 컨트롤러의 출력단에서 소스 드라이브 IC로 디지털 비디오 데이터를 공급하는 단계는,
    클럭의 상승 시점과 화소의 색상 별 디지털 비디오 데이터를 전송하기 위하여 설정된 통신 방법인 EPI 패킷 프로토콜을 이용하며,
    상기 EPI 패킷 프로토콜은,
    상기 화소 중 상기 (M+1) 번째 데이터 라인에서 상기 M 번째 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터를 구분하기 위한 갱신 화소 구분 비트를 포함하는 표시 장치의 구동 방법.
  12. 제 7 항에 있어서, 상기 타이밍 컨트롤러가 외부의 시스템 보드에서 타이밍 신호와 디지털 비디오 데이터를 공급받는 단계는,
    상기 타이밍 컨트롤러의 입력단에는 타이밍 신호와 디지털 비디오 데이터가 설정된 프로토콜에 의해 입력되는 단계;
    상기 타이밍 컨트롤러의 입력단은 인접한 데이터 라인에 해당하는 디지털 비디오 데이터를 비교하는 단계; 및
    상기 타이밍 컨트롤러의 입력단은 상기 인접한 데이터 라인과 차이가 발생하는 화소의 디지털 비디오 데이터만 시스템 보드로부터 공급받는 단계를 포함하는 표시 장치의 구동 방법.
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