KR20180003326A - Wafer and method for manufacturing the same - Google Patents
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Abstract
Description
실시예는 웨이퍼 및 그 제조방법에 관한 것으로, 보다 상세하게는 웨이퍼의 TZDB 특성 향상에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a wafer and a manufacturing method thereof, and more particularly to improvement of TZDB characteristics of a wafer.
실리콘 웨이퍼는, 단결정 잉곳(Ingot)을 만들기 위한 단결정 성장 공정과, 단결정 잉곳을 슬라이싱(Slicing)하여 얇은 원판 모양의 웨이퍼를 얻는 슬라이싱 공정과, 상기 웨이퍼를 경면화하는 연마(Polishing) 공정과, 연마된 웨이퍼를 연마하고 웨이퍼에 부착된 연마제나 이물질을 제거하는 세정 공정을 통하여 제조되어, 반도체 디바이스의 기판으로 사용하게 된다.The silicon wafer includes a single crystal growth step for forming a single crystal ingot, a slicing step for obtaining a thin disk-shaped wafer by slicing the single crystal ingot, a polishing step for mirror-polishing the wafer, The wafer is polished and a cleaning process is performed to remove the abrasive and foreign substances adhered to the wafer, and the wafer is used as a substrate of a semiconductor device.
단결정 성장 공정 중 단결정 잉곳의 성장 조건은 단결정 실리콘의 결정 품질 및 결정 결함 영역을 결정한다. 즉, 단결정 잉곳의 성장 조건에 따라서 베이컨시형 점결함이 우세하여 과포화된 베이컨시가 응집된 결함을 갖는 v-rich 영역, 산화 유기 적층 결함(OSF:Oxidation Induced Stacking Fault)이 존재하는 O band(Oxidation-induced defect Band) 영역, 베이컨시형 점결함이 우세하나 응집된 결함이 없는 VDP 영역, 인터스티셜 점결함이 우세하나 응집된 결함이 없는 IDP 영역, 그리고 인터스티셜 점결함이 우세하여 과포화된 인터스티셜 실리콘이 응집된 결함을 갖는 LDP 영역 등이 존재한다. The growth conditions of the single crystal ingot during the single crystal growth process determine the crystal quality and the crystal defect region of the single crystal silicon. That is, according to the growth conditions of the single crystal ingot, a v-rich region having defects in which supersaturated vacancies predominate and a vacancy type point defect dominates, an O band (Oxidation- Induced Stacking Fault) in which an oxidized organic stacking fault (OSF) induced defect band region, a VDP region that is dominated by a bacillary point defect but has no aggregated defect, an IDP region that is dominated by an interstitial point defect but does not have a coherent defect, and an interstitial silicon that is predominantly dominated by an interstitial point defect An LDP region having aggregated defects, and the like.
그리고, 구리(Cu) 오염 용액으로 단결정 실리콘 표면을 오염시켜 구리의 헤이즈(Haze) 현상을 이용하는 Cu-haze법 등으로 단결정 실리콘의 결정 결함 영역을 구별할 수 있다.The crystal defect region of the single crystal silicon can be distinguished by the Cu-haze method or the like which contaminates the surface of the single crystal silicon with a copper (Cu) contaminated solution and utilizes the haze phenomenon of copper.
그리고, 상술한 공정으로 성장된 웨이퍼에 열처리가 실시되면, 실리콘 웨이퍼 내의 과포화된 산소가 산소 석출물로서 석출된다. 이러한 산소 석출물은 BMD(Bulk Micro Defect)라 칭한다. BMD가 웨이퍼 내의 디바이스 활성 영역에서 발생하면, 접합 리크(leak) 등의 디바이스 특성에 악영향을 끼치지만, 디바이스 활성 영역 이외의 벌크(bulk) 중에 존재하면, 디바이스 프로세스 중에 혼입된 금속 불순물을 포획하는 게터링 사이트로서 작용할 수 있다.Then, when heat treatment is performed on the wafer grown by the above-described process, supersaturated oxygen in the silicon wafer precipitates as oxygen precipitates. Such oxygen precipitates are referred to as BMD (Bulk Micro Defect). If BMD occurs in a device active region in a wafer, it will adversely affect device characteristics such as junction leakage, but if BMD is present in a bulk other than the device active region, capturing metal impurities incorporated into the device process It can act as a turling site.
따라서, 웨이퍼의 제조 공정에서 웨이퍼의 벌크 중에 BMD를 형성하고, 디바이스의 활성 영역인 표면 근방은 BMD 등이 존재하지 않는 무결함 영역(Denuted Zone; 이하 DZ층이라 함)을 유지할 필요가 있다.Therefore, it is necessary to form a BMD in the bulk of the wafer in the wafer manufacturing process, and maintain a denuded zone (hereinafter referred to as a DZ layer) in which the BMD and the like are not present near the surface of the device.
이를 위하여 웨이퍼의 제조 공정에서는 내부에 BMD는 발생하고 있지 않지만, 이후의 디바이스 프로세스 등의 열처리를 행함으로써, 디바이스 활성 영역인 웨이퍼 표면 근방에는 BMD가 없는 DZ층을 유지한 채, 디바이스 활성 영역보다 깊은 벌크 중에는 BMD가 형성되어 게터링 능력을 갖도록 설계된 실리콘 웨이퍼의 제조방법으로서, 실리콘 웨이퍼를 급속 열처리(Rapid Thermal Process, RTP)할 수 있다.For this, BMD does not occur inside the wafer manufacturing process. However, by performing the heat treatment of the device process and the like, the DZ layer having no BMD is maintained in the vicinity of the wafer surface, which is the device active region, As a method of manufacturing a silicon wafer designed to have a gettering capability by forming a BMD in a bulk, a silicon wafer can be subjected to a rapid thermal process (RTP).
도 1a는 웨이퍼의 Cu haze 특성에 따른 결정 영역을 구분한 도면이고, 도 1b는 급속 열처리를 진행하지 않은 경우의 TZDB(Time Zero Dielectric Breakdown)를 나타낸 도면이고, 도 1c는 급속 열처리를 진행한 후의 TZDB를 나타낸 도면이다.FIG. 1B is a view showing a time zero dielectric breakdown (TZDB) in the case where the rapid thermal annealing is not carried out, FIG. 1C is a cross-sectional view showing a state after the rapid thermal annealing TZDB.
도 1a에서 웨이퍼의 O Band 영역과 IDP(Interstitial Dominant Point defect zone) 및 VDP(Vacancy Dominant Point defect zone) 영역이 도시되고 있다.In FIG. 1A, an O band region, an IDP (Interstitial Dominant Point defect zone), and a VDP (Vacancy Dominant Point defect zone) region of the wafer are shown.
도 1b에서 급속 열처리를 진행하지 않은 상태에서 웨이퍼의 표면에서는 양호한 TZDB 특성을 보이고 있다. 도 1c에서 급속 열처리를 진행 한 후의 웨이퍼의 표면에, C 모드와 B 모드 및 일부 영역에서 A 모드 결함까지 나타나고 있다.1B shows a good TZDB characteristic on the surface of the wafer in the state where the rapid thermal annealing is not performed. The C mode and the B mode are shown on the surface of the wafer after the rapid thermal annealing is performed in FIG. 1C, and the A mode defect is also observed in some areas.
여기서, A 모드는 TZDB 값이 0 내지 4 Mega volt/cm이고, B 모드는 TZDB 값이 4 내지 8 Mega volt/cm이고, C 모드는 TZDB 값이 8 내지 10 ega volt/cm이고, C+ 모드는 TZDB 값이 10 내지 12 Mega Volt/cm이고 정상 상태(Pass)는 12 Mega Volt/cm이상인 영역일 수 있다.Here, the A mode has a TZDB value of 0 to 4 Mega volt / cm, the B mode has a TZDB value of 4 to 8 Mega volt / cm, the C mode has a TZDB value of 8 to 10 ega volt / cm, The TZDB value may be in the range of 10 to 12 Mega Volt / cm and the steady state Pass may be in the region of 12 Mega Volt / cm or more.
실시예는 급속 열처리된 웨이퍼에서 TZDB의 열화를 방지하고자 한다.The embodiment attempts to prevent deterioration of TZDB in a rapid thermal annealed wafer.
실시예는 웨이퍼에 있어서, TZDB(Time Zero Dielectric Breakdown) 평가시 A 모드 결함과 B 모드 결함 C 모드 결함 및 C+ 모드 결함이 각각 1% 미만이고, 여기서 상기 A 모드 결함은 상기 TZDB 값이 0 내지 4 Mega volt/cm이고, 상기 B 모드 결함은 상기 TZDB 값이 4 내지 8 Mega volt/cm이고, 상기 C 모드 결함은 상기 TZDB 값이 8 내지 10 Mega volt/cm이고, C+ 모드 결함은 상기 TZDB 값이 10 내지 12 Mega volt/cm인 웨이퍼를 제공한다.In an embodiment, the A mode defect, the B mode defect C mode defect and the C + mode defect are each less than 1% in the time Zero Dielectric Breakdown (TZDB) evaluation, wherein the A mode defect has a TZDB value of 0 to 4 Mode defect, the TZDB value is between 4 and 8 Mega volts / cm, the C mode defect is the TZDB value between 8 and 10 Mega volts / cm, and the C + 10 to 12 Mega volt / cm.
웨이퍼는 급속 열처리(Rapid thermal process) 후 표면이 제거될 수 있으며, 예를 들면 5 마이크로 미터 내지 7 마이크로 미터의 두께만큼 제거될 수 있다.The wafer may be removed after a rapid thermal process and may be removed by a thickness of, for example, 5 micrometers to 7 micrometers.
웨이퍼는 IDP(Interstitial Dominant Point defect zone)의 면방향 직경이 전체 직경의 40% 이상일 수 있다.The wafer may have an interstitial dominant point defect zone (IDP) in the plane direction of 40% or more of the total diameter.
웨이퍼는 IDP 영역과 VDP(Vacancy Dominant Point defect zone) 영역이 혼재될 수 있다.The wafer may have an IDP region and a VDP (Vacancy Dominant Point defect zone) region.
다른 실시예는 실리콘 단결정의 웨이퍼를 준비하는 단계; 상기 웨이퍼를 급속 열처리(Rapid thermal process)하는 단계; 및 상기 급속 열처리된 웨이퍼의 표면을 5 마이크로 미터 내지 7 마이크로 미터 제거하는 단계를 포함하는 웨이퍼의 제조 방법을 제공한다.Another embodiment is a method of manufacturing a semiconductor device, comprising: preparing a wafer of silicon single crystal; Performing a rapid thermal process on the wafer; And removing the surface of the rapid thermal annealed wafer from 5 micrometers to 7 micrometers.
급속 열처리는 질소 분위기, 아르곤 분위기, 암모니아 분위기 또는 이들의 혼합 분위기에서 진행될 수 있다.The rapid thermal annealing may be performed in a nitrogen atmosphere, an argon atmosphere, an ammonia atmosphere, or a mixed atmosphere thereof.
실시예에 따른 웨이퍼 및 그 제조방법은, 폴리시드 웨이퍼를 급속 열처리한 후에 표면으로부터 벌크 방향으로 5 마이크로 미터 내지 7 마이크로 미터, 예를 들면 5.5 마이크로 미터의 두께만큼 제거할 수 있다. 그리고, 이러한 방법으로 제조된 웨이퍼는 상술한 바와 같이 개선된 TZDB 특성을 보일 수 있다. 또한, 웨이퍼들은 표면에서 IDP 영역의 폭이 전체 폭의 40% 이상인 경우에, TZDB 특성이 개선될 것을 알 수 있다.The wafer according to the embodiment and the manufacturing method thereof can be removed by a thickness of 5 to 7 micrometers, for example, 5.5 micrometers from the surface in the bulk direction after the rapid heat treatment of the polycide wafer. In addition, the wafer manufactured by this method can exhibit improved TZDB characteristics as described above. Further, it can be seen that the TZDB characteristics are improved when the width of the IDP region on the surface is 40% or more of the entire width of the wafers.
도 1a는 웨이퍼의 Cu haze 특성에 따른 결정 영역을 구분한 도면이고,
도 1b는 급속 열처리를 진행하지 않은 경우의 TZDB를 나타낸 도면이고,
도 1c는 급속 열처리를 진행한 후의 TZDB를 나타낸 도면이고,
도 2는 웨이퍼의 표면으로부터 벌크 영역까지 나노 보이드의 밀도 또는 크기를 나타낸 도면이고,
도 3a 내지 도 3e는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 Cu haze 특성에 따른 결정 영역을 구분한 도면이고,
도 4a 내지 도 4e는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 표면을 4 마이크로 미터 제거한 후의 TZDB 특성을 나타내고,
도 5a 내지 도 5e는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 표면을 5.5 마이크로 미터 제거한 후의 TZDB 특성을 나타내고,
도 6a 내지 도 6c는 비교예 1 내지 2와 실시예 1의 웨이퍼의 표면을 7 마이크로 미터 제거한 후의 TZDB 특성을 나타내고,
도 7a 내지 도 7e는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 표면의 제거량에 따른 TZDB 특성을 나타낸 그래프이다.FIG. 1A is a view showing a crystal region divided by a Cu haze characteristic of a wafer,
FIG. 1B is a view showing the TZDB in the case where the rapid thermal annealing is not performed,
1C is a view showing the TZDB after the rapid thermal annealing process,
2 is a diagram showing the density or size of nanoballs from the surface of the wafer to the bulk region,
FIGS. 3A to 3E are diagrams showing crystal regions according to Cu haze characteristics of the wafers of Comparative Examples 1 to 3 and Examples 1 and 2,
4A to 4E show TZDB characteristics after removing the surface of the wafer of 4 micrometers in Comparative Examples 1 to 3 and Examples 1 and 2,
Figs. 5A to 5E show TZDB characteristics after the surface of the wafer of Comparative Examples 1 to 3 and Examples 1 and 2 was removed by 5.5 micrometers,
6A to 6C show TZDB characteristics after removing the surface of the wafer of 7 micrometers in Comparative Examples 1 to 2 and Example 1,
7A to 7E are graphs showing TZDB characteristics according to the removal amounts of the surfaces of the wafers of Comparative Examples 1 to 3 and Examples 1 and 2. FIG.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention.
그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.However, the embodiments according to the present invention can be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.In the description of the embodiment according to the present invention, in the case of being described as being formed on the "upper" or "on or under" of each element, on or under includes both elements being directly contacted with each other or one or more other elements being indirectly formed between the two elements.
또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Also, when expressed as "on" or "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.It is also to be understood that the terms "first" and "second", "upper" and "lower", etc., as used below, do not necessarily imply or imply any physical or logical relationship or order between such entities or elements And may be used only to distinguish one entity or element from another entity or element.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.
실시예에 따른 웨이퍼의 제조 방법은, 실리콘 단결정의 폴리시드 웨이퍼를 준비하고 웨이퍼를 급속 열처리(Rapid thermal process)한 후, 급속 열처리된 웨이퍼의 표면을 5 마이크로 미터 내지 7 마이크로 미터 제거할 수 있다. 상술한 공정으로 제조된 실리콘 단결정 웨이퍼는 TZDB(Time Zero Dielectric Breakdown) 평가시 A 모드 결함과 B 모드 결함과 C 모드 결함 및 C+ 모드 결함이 각각 1% 미만으로 측정될 수 있으며, 이러한 결함들은 측정 노이즈에 기인한 것일 수 있다.In the method of manufacturing a wafer according to the embodiment, a silicon single crystal polished wafer is prepared and the wafer is subjected to a rapid thermal process, and then the surface of the rapidly heat-treated wafer is removed by 5 to 7 micrometers. In the silicon single crystal wafer manufactured by the above-described process, A mode defects, B mode defects, C mode defects, and C + mode defects can each be measured at less than 1% in TZDB (Time Zero Dielectric Breakdown) evaluation, . ≪ / RTI >
도 2는 웨이퍼의 표면으로부터 벌크 영역까지 나노 보이드의 밀도 또는 크기를 나타낸 도면이다. 세로축이 웨이퍼의 표면으로부터 벌크까지의 깊이를 나타내고, 가로축이 나노 보이드(nano void)의 밀도 또는 크기를 나타낸다.2 is a diagram showing the density or size of nanoballs from the surface of the wafer to the bulk region. The vertical axis represents the depth from the surface of the wafer to the bulk, and the horizontal axis represents the density or size of the nano void.
웨이퍼를 제조하기 위하여 실리콘 단결정 잉곳을 CZ 법으로 성장시키는 공정에서, 단결정의 인상 속도 V(mm/min)와 단결정의 인상축 방향의 단결정 내 온도 구배의 평균값 G(℃/mm)와의 비인 V/G에 따라 웨이퍼의 표면과 벌크 영역에서 베이컨시가 결정될 수 있다. 도 2에서 V/G에 의한 초기 베이컨시 농도가 세로 축 방향으로 점선으로 일정하게 도시되고 있다.The ratio of the pulling rate V (mm / min) of the single crystal to the average value G (캜 / mm) of the temperature gradient in the single crystal in the pulling axis direction of the single crystal in the step of growing the silicon single crystal ingot by the CZ method, The vacancy can be determined on the surface of the wafer and in the bulk region according to G. [ In FIG. 2, the initial bacillus concentration by V / G is shown as a dotted line in the vertical axis direction.
나노 보이드는 직경이 수 나노 미터 스케일인 보이드이고, 웨이퍼의 급속 열처리 공정에서 발생할 수 있으며, 웨이퍼의 결정 영역별로 발생 빈도가 다를 수 있다. 즉, 급속 열처리 전의 웨이퍼의 결정 영역별로 베이컨시(vacancy)이 상이하고, 이에 따라 웨이퍼의 급속 열처리 후에 발생하는 나노 보이드도 결정 영역별로 상이할 수 있다.Nanoballs are voids with a diameter on the order of a few nanometers and can occur in the rapid thermal processing of wafers, and the frequency of occurrences may vary from wafer to wafer. That is, the vacancies are different for each crystal region of the wafer before the rapid thermal annealing, and thus the nanoballs generated after the rapid thermal annealing of the wafer may be different for each crystal region.
도 2에서 베이컨시의 농도는 웨이퍼의 표면으로부터 벌크 방향으로 일정 두께까지는 점차 감소하다가, 일정 두께의 내부에서는 거의 일정하다. 그리고, 나노 보이드의 크기도 웨이퍼의 표면으로부터 벌크 방향으로 일정 두께까지는 점차 감소하다가, 일정 두께의 내부에서는 거의 일정하다.In FIG. 2, the concentration of vacancies gradually decreases from the surface of the wafer to the bulk in the bulk direction, and is almost constant within a certain thickness. The size of the nano voids gradually decreases from the surface of the wafer to the bulk in the bulk direction, and is substantially constant within a certain thickness.
상술한 도 2에 도시된 나노 보이드의 배치는 육안 내지 기타의 방법으로 확인하기 어렵고, 웨이퍼의 급속 열처리 후에 TZDB를 통하여 확인할 수 있다.The arrangement of the nanoballs shown in FIG. 2 is difficult to be confirmed by naked eyes or other methods, and can be confirmed through TZDB after rapid thermal annealing of the wafer.
먼저 폴리시드(polished) 웨이퍼를 준비한다. 폴리시드 웨이퍼는 CZ 법으로 성장된 단결정 잉곳을 슬라이싱과 그라인딩과 랩핑과 경면 연마 공정을 통하여 준비될 수 있다.First, prepare a polished wafer. Polished wafers can be prepared by slicing, grinding, lapping and mirror polishing processes of monocrystalline ingots grown by the CZ method.
그리고, 웨이퍼를 급속 열처리할 수 있다. 급속 열처리는 질소 분위기, 아르곤 분위기, 암모니아 분위기 또는 이들의 혼합 분위기에서 진행될 수 있다. 급속 열처리는 웨이퍼를 급속하게 승온하고, 1200℃ 전후의 온도로 수십 초 정도 가열 유지한 후, 다시 급속하게 냉각시킬 수 있다.Then, the wafer can be rapidly heat-treated. The rapid thermal annealing may be performed in a nitrogen atmosphere, an argon atmosphere, an ammonia atmosphere, or a mixed atmosphere thereof. In the rapid thermal annealing, the wafer is rapidly heated, held at a temperature of about 1200 占 폚 for several tens of seconds, and then rapidly cooled again.
급속 열처리에서 예를 들면 질소 분위기 중에서 1200℃의 고온 유지 중에 웨이퍼 표면으로부터 나노 보이드의 주입이 일어날 수 있으며, 나노 보이드는 웨이퍼의 벌크 영역보다 표면에서 크기 또는 밀도가 더 클 수 있다.In rapid thermal processing, for example, the implantation of nanoballs from the wafer surface can occur during high temperature maintenance at 1200 DEG C in a nitrogen atmosphere, and the nanoballs may be larger in size or density at the surface than the bulk region of the wafer.
그리고, 웨이퍼의 표면을 일정 깊이 제거하고 TZDB를 측정할 수 있다. 표 1은 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼를, 상술한 급속 열처리 공정 후에 표면을 4 마이크로 미터 제거하고 TZDB를 측정한 결과이다.Then, the surface of the wafer can be removed at a certain depth and the TZDB can be measured. Table 1 shows the results of measuring the TZDB of the wafers of Comparative Examples 1 to 3 and Examples 1 and 2 after removing the surface by 4 micrometers after the rapid thermal annealing process.
그리고, 도 3a 내지 도 3e는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 Cu haze 특성에 따른 결정 영역을 구분한 도면이고, 도 4a 내지 도 4e는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 표면을 4 마이크로 미터 제거한 후의 TZDB 특성을 나타낸 도면이다.3A to 3E are sectional views of crystal regions according to the Cu haze characteristics of the wafers of Comparative Examples 1 to 3 and Examples 1 and 2, and Figs. 4A to 4E are sectional views of Comparative Examples 1 to 3 and Example 1 2 shows the TZDB characteristics after removing the surface of the wafer by 4 micrometers.
object
비교예들과 실시예들에서 직경 300 밀리미터의 웨이퍼를 사용하였으며, IDP 영역의 폭은 반경 영역에서의 IDP 영역의 폭을 의미한다. 예를 들어, 실시예 2의 웨이퍼의 경우 150 밀리미터의 반경 영역에서 IDP 영역의 폭이 132 밀리미터인 경우이다. IDP 영역 이외에는 VDP(Vacancy Dominant Point defect zone) 영역 또는 O Band(Oxidation-induced defect Band) 영역이 존재할 수 있다.In comparative examples and embodiments, a 300 mm diameter wafer was used, and the width of the IDP region means the width of the IDP region in the radius region. For example, in the case of the wafer of Example 2, the width of the IDP region is 132 millimeters in the radial region of 150 millimeters. Other than the IDP region, a VDP (Vacancy Dominant Point Defect Zone) region or an O-band (Oxidation-Induced Defective Band) region may exist.
그리고, A 모드는 TZDB 값이 0 내지 4 Mega volt/cm 미만이고, B 모드는 TZDB 값이 4 내지 8 Mega volt/cm 미만이고, C 모드는 TZDB 값이 8 내지 10 ega volt/cm 미만이고, C+ 모드는 TZDB 값이 10 내지 12 Mega Volt/cm 미만인 영역일 수 있다. The A mode has a TZDB value of less than 0 to 4 Mega volt / cm, the B mode has a TZDB value of less than 4 to 8 Mega volt / cm, the C mode has a TZDB value of less than 8 to 10 ega volt / cm, The C + mode may be a region where the TZDB value is less than 10-12 Mega Volt / cm.
비교예 1 내지 비교예 3의 웨이퍼는 IDP 영역의 폭이 웨이퍼의 폭의 40% 미만일 수 있으며, A 모드와 B 모드와 C 모드, 그리고 C+ 모드인 TZDB 값이 12 Mega Volt/cm 미만인 영역의 합이 각각 45.13%와 72.1%와 91.57%이다. 그리고, 실시예 1 내지 실시예 2의 웨이퍼는 A 모드와 B 모드와 C 모드, 그리고 C+ 모드인 TZDB 값이 12 Mega Volt/cm 미만인 영역의 합이 각각 5.4%와 10.11%이다. 따라서, 비교예 1 내지 3의 웨이퍼는 수율(pass rate)이 각각 54.87%와 27.9%와 8.43%이고, 실시예 1 내지 2의 웨이퍼는 수율이 각각 94.6%와 89.89%이다.In the wafers of Comparative Examples 1 to 3, the width of the IDP region may be less than 40% of the width of the wafer, and the sum of the A mode, the B mode, the C mode, and the C + mode TZDB value of less than 12 Mega Volt / cm Are 45.13%, 72.1% and 91.57%, respectively. The wafers of Examples 1 and 2 are 5.4% and 10.11% in the sum of the A mode, the B mode, the C mode, and the C + mode TZDB value less than 12 Mega Volt / cm. Thus, the wafers of Comparative Examples 1 to 3 had yields of 54.87% and 27.9% and 8.43%, respectively, and the yields of the wafers of Examples 1 and 2 were 94.6% and 89.89%, respectively.
상기의 도 2에서 검토한 바와 같이 웨이퍼의 표면의 제거(removal)량을 증가하면, A 모드와 B 모드와 C 모드, 그리고 C+ 모드 중 TZDB 값이 12 Mega Volt/cm미만인 영역이 감소할 수 있으므로, 추가로 웨이퍼의 표면을 1.5 마이크로 미터 제거하였다.As described above with reference to FIG. 2, if the removal amount of the wafer surface is increased, the region where the TZDB value of the A mode, the B mode, the C mode, and the C + mode is less than 12 Mega Volt / cm may decrease , And the surface of the wafer was further removed by 1.5 micrometers.
표 2는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 표면을 추가로 1.5 마이크로 미터 제거하여, 총 5.5 마이크로 미터의 제거량(removal amount)을 가지는 웨이퍼의 TZDB를 측정한 결과이다.Table 2 shows the results of measuring the TZDB of wafers having a total removal amount of 5.5 micrometers by further removing the surface of the wafers of Comparative Examples 1 to 3 and Examples 1 and 2 by 1.5 micrometers.
그리고, 도 5a 내지 도 5e는 표 2에 따른 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 TZDB 특성을 나타내며, 웨이퍼의 표면을 5.5 마이크로 미터 제거한 후의 TZDB 특성이다.5A to 5E show the TZDB characteristics of the wafers of Comparative Examples 1 to 3 and Examples 1 and 2 according to Table 2 and TZDB characteristics after removing the surface of the wafer by 5.5 micrometers.
object
비교예 1 내지 비교예 3의 웨이퍼는 상술한 바와 같이 IDP 영역의 폭이 웨이퍼의 폭의 40% 미만일 수 있으며, A 모드와 B 모드와 C 모드, 그리고 C+ 모드인 TZDB 값이 12 Mega Volt/cm 미만인 영역의 합이 각각 37.83%와 51.31%와 36.9%이다. 그리고, 실시예 1 내지 실시예 2의 웨이퍼는 A 모드와 B 모드와 C 모드, 그리고 C+ 모드인 TZDB 값이 12 Mega Volt/cm 미만인 영역의 합이 각각 1.87%와 0.7%이다. 따라서, 비교예 1 내지 3의 웨이퍼는 수율(pass rate)이 각각 62.17%와 48.69와 63.1%이고, 실시예 1 내지 2의 웨이퍼는 수율이 각각 98.13%와 99.3%이다.As described above, the wafers of Comparative Examples 1 to 3 may have a width of the IDP region of less than 40% of the width of the wafer, a TZDB value of A mode, B mode, C mode, and C + mode of 12 Mega Volt / cm , Respectively, were 37.83%, 51.31% and 36.9%, respectively. The wafers of Embodiments 1 and 2 are 1.87% and 0.7% in the sum of the A mode, the B mode, the C mode, and the C + mode TZDB value less than 12 Mega Volt / cm. Therefore, the wafers of Comparative Examples 1 to 3 had yields of 62.17%, 48.69 and 63.1%, respectively, and the yields of the wafers of Examples 1 and 2 were 98.13% and 99.3%, respectively.
표 1과 표 2로부터 웨이퍼의 표면의 제거(removal)량을 증가하면, A 모드와 B 모드와 C 모드, 그리고 C+ 모드인 TZDB 값이 12 Mega Volt/cm 미만인 영역이 감소할 수 있으므로, 추가로 웨이퍼의 표면을 1.5 마이크로 미터 제거하였다.Increasing the removal amount of the wafer surface from Tables 1 and 2 may reduce the area of A mode, B mode, C mode, and C + mode TZDB value less than 12 Mega Volt / cm, The surface of the wafer was removed by 1.5 micrometers.
도 6a 내지 도 6c는 비교예 1 내지 2와 실시예 1의 웨이퍼의 TZDB 특성을 나타내며, 총 7 마이크로 미터의 제거량(removal amount)을 가지는 웨이퍼의 TZDB를 측정한 결과이다.6A to 6C show the TZDB characteristics of the wafers of Comparative Examples 1 to 2 and Example 1, and are the results of measuring the TZDB of wafers having a total removal amount of 7 micrometers.
도 6a 내지 도 6c로부터 웨이퍼의 표면의 제거량이 7 마이크로 미터인 경우의 TZDB 특성은, 표 2 및 도 5a 내지 도 5e에서 웨이퍼의 표면의 제거량이 5.5 마이크로 미터인 경우와 TZDB 특성의 차이가 거의 없음을 알 수 있다.6A to 6C, the TZDB characteristics when the removal amount of the surface of the wafer is 7 micrometers are almost the same as the cases where the removal amount of the surface of the wafer is 5.5 micrometers and the TZDB characteristics are not substantially different in Table 2 and Figs. 5A to 5E .
표 1과 표 2로부터 IDP 영역이 40% 이상인 웨이퍼를 표면으로부터 벌크 방향으로 5.5 마이크로 미터 제거하면, TZDB 측정 결과 98% 이상의 수율을 확인할 수 있다. 실시예 1과 실시예 2의 웨이퍼에서도 1% 미만의 A 모드가 측정되었으나, 이는 TZDB 평가를 위한 전처리 중에 발생하는 노이즈(noise)에 기인한 것일 수 있다. 상기의 노이즈는, 웨이퍼링(wafering) 공정기의 결함, 파티클(particle) 추가, 오염/측정 장비 불량에 기인한 것일 수 있다.From Table 1 and Table 2, when the wafer with an IDP area of 40% or more is removed from the surface in the bulk direction by 5.5 micrometers, a yield of 98% or more can be confirmed as a result of TZDB measurement. A mode of less than 1% was also measured for the wafers of Examples 1 and 2, but this may be due to noise occurring during pretreatment for TZDB evaluation. Such noise may be due to defects in the wafering process, particle addition, or contamination / measurement equipment failure.
따라서, 실시예에 따른 웨이퍼의 제조 방법에서는, 폴리시드 웨이퍼를 급속 열처리한 후에 표면으로부터 벌크 방향으로 5 마이크로 미터 내지 7 마이크로 미터, 예를 들면 5.5 마이크로 미터의 두께만큼 제거할 수 있다. 그리고, 이러한 방법으로 제조된 웨이퍼는 상술한 바와 같이 개선된 TZDB 특성을 보일 수 있다. 또한, 웨이퍼들은 표면에서 IDP 영역의 폭이 전체 폭의 40% 이상인 경우에, TZDB 특성이 개선될 것을 알 수 있다.Thus, in the method of manufacturing a wafer according to the embodiment, the polished wafer can be removed from the surface in the bulk direction by a thickness of 5 to 7 micrometers, for example, 5.5 micrometers after rapid thermal processing. In addition, the wafer manufactured by this method can exhibit improved TZDB characteristics as described above. Further, it can be seen that the TZDB characteristics are improved when the width of the IDP region on the surface is 40% or more of the entire width of the wafers.
도 7a 내지 도 7e는 비교예 1 내지 3과 실시예 1 내지 2의 웨이퍼의 표면의 제거량에 따른 TZDB 특성을 나타낸 그래프이다. 도 7a와 7b와 도 7d의 비교예 1 내지 2와 실시예 1의 웨이퍼는 표면을 각각 4 마이크로 미터와 5.5 마이크로 미터와 7 마이크로 미터 제거한 데이타(data)가 도시되고, 도 7c와 7e의 비교예 3과 실시예 2의 웨이퍼는 표면을 각각 4 마이크로 미터와 5.5 마이크로 미터 제거한 데이타가 도시되고 있다.7A to 7E are graphs showing TZDB characteristics according to the removal amounts of the surfaces of the wafers of Comparative Examples 1 to 3 and Examples 1 and 2. FIG. The wafers of Comparative Examples 1 to 2 and 7 of FIGS. 7A, 7B, and 7D show data obtained by removing the surfaces by 4 micrometers, 5.5 micrometers, and 7 micrometers, respectively, 3 and the wafer of Example 2 show data obtained by removing the surfaces by 4 micrometers and 5.5 micrometers, respectively.
비교예 1 내지 3의 웨이퍼는 표면으로부터 벌크 방향으로 제거량이 증가하여도 TZDB 특성이 크게 개선되지 않는다. 그리고, 실시예 1 내지 2의 웨이퍼는 표면으로부터 벌크 방향으로 제거량이 5.5 마이크로 미터 이상일 때 TZDB 값이 12 Mega Volt/cm 미만인 영역인 C+ 모드가 1% 미만으로 측정되나, 상술한 바와 같이 측정 공정에서의 노이즈에 기인한 것일 수 있다.The TZDB characteristics of the wafers of Comparative Examples 1 to 3 were not significantly improved even when the removal amount was increased in the bulk direction from the surface. The wafers of Examples 1 and 2 were measured to have a C + mode of less than 1%, which is a region where the TZDB value was less than 12 Mega Volt / cm when the removal amount in the bulk direction from the surface was 5.5 micrometers or more. In the case of the first embodiment.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, This is possible.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.
Claims (11)
TZDB(Time Zero Dielectric Breakdown) 평가시 A 모드와 B 모드와 C 모드와 C+ 모드가 각각 1% 미만이고, 여기서 상기 A 모드는 상기 TZDB 값이 0 내지 4 Mega volt/cm이고, 상기 B 모드는 상기 TZDB 값이 4 내지 8 Mega volt/cm이고, 상기 C 모드는 상기 TZDB 값이 8 내지 10Mega volt/cm이고, 상기 C+ 모드는 상기 TZDB 값이 10 내지 12 Mega volt/cm인 웨이퍼.In the wafer,
The A mode, the B mode, the C mode, and the C + mode are each less than 1% at the time zero dielectric breakdown (TZDB) evaluation, wherein the A mode has the TZDB value of 0 to 4 Mega volt / cm, The TZDB value is 4 to 8 Mega volt / cm, the C mode is the TZDB value is 8 to 10 Mega volt / cm, and the C + mode is the TZDB value is 10 to 12 Mega volt / cm.
급속 열처리(Rapid thermal process) 후 표면이 제거된 웨이퍼.The method according to claim 1,
Wafers whose surface has been removed after a rapid thermal process.
표면이 5 마이크로 미터 내지 7 마이크로 미터의 두께만큼 제거된 웨이퍼.3. The method of claim 2,
Wherein the surface is removed by a thickness of 5 micrometers to 7 micrometers.
IDP(Interstitial Dominant Point defect zone)의 면방향 직경이 전체 직경의 40% 이상인 웨이퍼.The method according to claim 1,
A wafer having an interstitial dominant point defect zone (IDP) in the plane direction of 40% or more of the total diameter.
상기 웨이퍼는 IDP 영역과 VDP(Vacancy Dominant Point defect zone) 영역이 혼재된 웨이퍼.5. The method of claim 4,
Wherein the wafer is a wafer in which an IDP region and a vacancy dominant point defect zone (VDP) region are mixed.
상기 웨이퍼를 급속 열처리(Rapid thermal process)하는 단계; 및
상기 급속 열처리된 웨이퍼의 표면을 5 마이크로 미터 내지 7 마이크로 미터 제거하는 단계를 포함하는 웨이퍼의 제조 방법.Preparing a wafer of silicon single crystal;
Performing a rapid thermal process on the wafer; And
And removing the surface of the rapid thermal annealed wafer from 5 micrometers to 7 micrometers.
상기 급속 열처리는 질소 분위기, 아르곤 분위기, 암모니아 분위기 또는 이들의 혼합 분위기에서 진행되는 웨이퍼의 제조 방법.The method according to claim 6,
Wherein the rapid thermal annealing is performed in a nitrogen atmosphere, an argon atmosphere, an ammonia atmosphere, or a mixed atmosphere thereof.
상기 웨이퍼는 IDP(Interstitial Dominant Point defect zone)의 면방향 직경이 전체 직경의 40% 이상인 웨이퍼의 제조 방법.The method according to claim 6,
Wherein the wafer has a surface direction diameter of an interstitial dominant point defect zone (IDP) of 40% or more of the total diameter.
상기 웨이퍼는 IDP 영역과 VDP(Vacancy Dominant Point defect zone) 영역이 혼재된 웨이퍼의 제조 방법.The method according to claim 6,
Wherein the wafer has a mixture of an IDP region and a vacancy dominant point defect zone (VDP) region.
상기 웨이퍼를 TZDB(Time Zero Dielectric Breakdown) 평가하는 단계를 더 포함하는 웨이퍼의 제조 방법.The method according to claim 6,
Further comprising: evaluating the wafer for Time Zero Dielectric Breakdown (TZDB).
상기 평가 단계에서, 상기 웨이퍼의 A 모드 결함과 B 모드 결함 및 C 모드 결함과 C+ 모드 결함이 각각 1% 미만이고, 여기서 상기 A 모드 결함은 상기 TZDB 값이 0 내지 4 Mega volt/cm이고, 상기 B 모드 결함은 상기 TZDB 값이 4 내지 8 Mega volt/cm이고, 상기 C 모드 결함은 상기 TZDB 값이 8 내지 10 Mega volt/cm이고, 상기 C+ 모드는 상기 TZDB 값이 10 내지 12 Mega volt/cm인 웨이퍼의 제조 방법.11. The method of claim 10,
Wherein the A mode defect, the B mode defect, the C mode defect and the C + mode defect of the wafer are each less than 1%, wherein the A mode defect has the TZDB value of 0 to 4 Mega volt / cm, Mode defect has a TZDB value of 4 to 8 Mega volt / cm, the C mode defect has a TZDB value of 8 to 10 Mega volt / cm, and the C + mode has a TZDB value of 10 to 12 Mega volt / Gt;
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