KR20180000735A - 붕소층을 갖는 실리콘 기판 상에 전계 이미터 어레이를 포함하는 광전 음극 - Google Patents

붕소층을 갖는 실리콘 기판 상에 전계 이미터 어레이를 포함하는 광전 음극 Download PDF

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Abstract

광전 음극은 광전자 방출을 향상시키도록 실리콘 기판 상에 일체형으로 형성된 전계 이미터 어레이(FEA), 및 산화를 방지하도록 FEA의 외측 표면 바로 위에 배치된 얇은 붕소층을 이용한다. 전계 이미터는 2차원의 주기적인 패턴으로 배치된 다양한 형상(예컨대, 피라미드 또는 둥근 수염 형태)을 갖는 돌출부에 의해 형성되고, 역방향 바이어스 모드에서 동작하도록 구성될 수 있다. 선택적인 게이트층이 방출 전류를 제어하도록 제공된다. 선택적인 제2 붕소층이 조명(상부) 표면 상에 형성되고, 선택적인 반사 방지 재료층이 제2 붕소층 상에 형성된다. 선택적인 외부 전위가 양 측의 조명 표면과 외측 표면 사이에 발생된다. n 타입 실리콘 전계 이미터와 p-i-n 포토다이오드 필름의 선택적인 조합이 특별한 도핑 계획에 의해 그리고 외부 전위를 인가함으로써 형성된다. 광전 음극은 센서 및 검사 시스템의 일부를 형성한다.

Description

붕소층을 갖는 실리콘 기판 상에 전계 이미터 어레이를 포함하는 광전 음극
본 출원은 2015년 5월 21일자로 출원되었고 발명의 명칭이 "붕소층을 갖는 실리콘 기판 상에 전계 이미터 어레이를 포함하는 광전 음극(PHOTOCATHODE INCLUDING FIELD EMITTER ARRAY ON A SILICON SUBSTRATE WITH BORON LAYER)"인 미국 가출원 제62/164,975호를 우선권 주장하고, 상기 출원은 본 명세서에 참고로 합체된다.
본 출원은 발명의 명칭이 "광전자 증배관, 이미징 센서, 및 PMT 또는 이미징 센서를 사용하는 검사 시스템(Photomultiplier Tube, Image Sensor, and an Inspection System Using a PMT or Image Sensor)"이고 2014년 3월 5일자로 Chuang 등에 의해 출원된 미국 특허 출원 제14/198,175호(제2014/0291493호로 공개됨), 및 발명의 명칭이 "붕소층을 갖는 실리콘 기판을 포함하는 광전 음극(Photocathode Including Silicon Substrate with Boron Layer)"이고 2013년 7월 22일자로 Chuang 등에 의해 출원된 미국 특허 출원 제13/947,975호(제2014/0034816호로 공개됨)에 관한 것이다. 이들 출원 모두는 본 명세서에 참고로 포함된다.
본 발명은 전반적으로 반도체 웨이퍼, 레티클(reticle) 또는 포토마스크 검사 시스템과 함께 사용되는 저조도(low light) 감지 검출기(센서)에 관한 것으로, 보다 상세하게는 그러한 검사 시스템용 센서에 사용되는 광전 음극(photocathode)에 관한 것이다.
광전 음극은 광전자 증배기(photomultiplier), 영상 증폭기(image intensifier) 및 EBCCD(electron-bombarded CCD)와 같은 광 검출 디바이스에서 통상적으로 사용되는 음 대전 전극이다. 광전 음극은, 광의 양자(광자)와 부딪힐 때, 광전 효과로 인해 각각의 흡수된 광자에 응답하여 하나(또는 그 이상)의 전자를 발생시키는 감광 화합물을 포함한다. 현대의 광전 음극에 사용되는 감광 화합물은 통상적으로 알칼리 금속을 포함하는데, 그 이유는 알칼리 금속의 낮은 일함수(work-function)가 호스트 이미징 센서 디바이스의 다른 구조에 의한 검출을 위해 전자가 광전 음극으로부터 쉽게 탈출할 수 있게 해주기 때문이다. GaAs 및 InGaAs와 같은 화합물 반도체도 또한 광전 음극을 만드는 데에, 특히 적외선 감지 디바이스용에 사용된다. 과거에 실리콘 광전 음극이 만들어졌지만, 실질적 상용을 찾아볼 수 없었는데, 그 이유는 실리콘이 광을 포획(capture)하는 데에는 효율적이지만, 발생된 전자 중의 몇몇이 실리콘으로부터 탈출할 수 있어 결과적으로 전체 효율이 낮아지기 때문이다.
광전 음극은 일반적으로 2개의 넓은 그룹, 즉 투과형(transmission) 광전 음극 및 반사형(reflection) 광전 음극으로 나누어진다. 투과형 광전 음극은 통상적으로 측정될 광원과 마주하는 윈도우(예컨대, 유리)의 표면 상에 형성되고, 광전 음극을 빠져나가는 전자는 검출을 위해 광전 음극의 출력 표면을 통과한다(즉, 전자가 광원으로부터 멀어지게 이동됨). 반사형 광전 음극은 통상적으로, 광이 들어가고 전자가 동일한 "조명(illuminated)" 표면으로부터 빠져나오는, 불투명한 금속 전극 베이스 상에 형성된다. 반사형 광전 음극은 아래에서 설명되는 광전 음극 두께와 감도 간의 트레이드오프(tradeoff)의 일부를 단순화하지만, 영상 증폭기 및 EBCCD 디바이스와 같은 이미징 디바이스에 사용하기에는 적합하지 않다(하지만 일부 광전자 증배기 구성에 사용하기에는 적합할 수 있음). 따라서, 아래의 설명에서, 용어 "광전 음극"은 달리 명시되지 않는 한 투과형 광전 음극만을 지칭한다.
광전 음극은 통상적으로 적합한 호스트 센서의 하우징(예컨대, 진공관) 상에 형성되거나 장착되고, 센서 하우징은 조명 표면이 타겟 광원과 마주하도록 위치 설정된다(즉, 광전 음극이 호스트 센서의 전자 측정 구조와 광원 사이에 위치 설정되도록). 광자가 광전 음극에 의해 흡수될 때, 발생된 전자의 평균적으로 약 50%가 광전 음극의 조명받는 면(즉, 광자가 광전 음극으로 들어가는, 광원과 마주하는 면)을 향해 이동할 것이다. 광전자의 다른 50%는 광전 음극의 출력 표면으로 이동할 것이며, 광전자가 충분한 에너지를 갖는다면 센서의 전자 측정 구조를 향해 방출될 것이다. 전자가 광전 음극의 출력 표면으로부터 방출될 때, 이는 보통 양극을 향해 호스트 센서 내의 전기장에 의해 가속화될 것이며, 하나 이상의 광자의 포획을 나타내는 대응하는 측정 가능한 전압 또는 전류를 생성할 것이다.
광전자 증배기는 광전 음극, 양극 및 일련의 다이노드(전극)를 포함한 진공 광전관이며, 여기에서 각각의 다이노드는 자신의 선행자보다는 연속적으로 더 양의(positive) 전위에 있으며 양 전위에 있는 양극은 마지막 다이노드의 전위보다 더 높다. 광전 음극으로부터 방출된 광전자는 광전 음극-다이노드 전기장에 의해 가속화되고, 보통 다이노드에 부딪힐 것이며, 다수의 이차 전자들이 방출되게 하고, 이는 후속 다이노드-다이노드 전기장에 의해 가속화된다. 이들 이차 전자의 거의 전부는 또 다른 다이노드에 부딪힐 것이고 더욱 더 많은 전자를 발생시킬 것이다. 결국, 전자들은, 보통 다수의 다이노드에 의한 다수의 증폭 스테이지 후에, 애노드에 도달할 것이다. 따라서, 광전자 증배기는 광자가 흡수될 때마다 전류의 펄스(즉, 전하)를 발생시키고 정방향(correct direction)으로 광전자를 방출한다. 발생된 전하는 많은 전자에 대한 전하와 동일하기 때문에, 이득이 충분히 높을 때, 전자기기의 노이즈 레벨 이상의 전하를 발생시키는 것이 가능하다. 그러므로, 광전자 증배기는 전자기 스펙트럼의 자외선, 가시광선, 및 근적외선 범위의 광의 고감도 검출기일 수 있다. 이들 검출기는 다수의 다이노드 스테이지에서, 입사광에 의해 생성된 전류를 일억배 만큼 증배시키며, 입사 광속이 매우 낮을 때 (예컨대) 개별 광자가 검출될 수 있게 한다.
영상 증폭기는, 예컨대 저조도 프로세스의 시각적 이미징을 용이하게 하기 위하여 또는 근적외선 또는 단파 적외선과 같은 비가시 광원의 가시광으로의 변환을 위해, 광학 시스템에서 검출된 광의 강도를 증가시키도록 형광체를 이용하는 다른 유형의 진공관 센서 디바이스이다. 통상의 영상 증폭기에서, 광전 음극에서 방출된 광전자는 형광체로 코팅된 투명 양극을 향해 가속화되고, 이에 따라 광전자는 높은 에너지로 형광체에 부딪히며(통상적으로 약 1 keV 내지 약 20 keV) 형광체가 많은 광자를 발생시키게 한다. 일부 영상 증폭기에서, 각각의 광전자로부터 다수의 이차 전자들을 발생시키기 위하여 광전 음극과 형광체 사이에 마이크로채널 플레이트가 배치된다. 마이크로채널 플레이트가 없다 해도, 각각의 흡수된 광자에 대해 영상 증폭기의 출력에서 다수의 광자가 발생될 수 있다. 방출된 광자는 (광섬유 번들 또는 렌즈와 같은) 광학계에 의해 이미징 센서로 향한다. 각각의 흡수된 광자가 많은 출력 광자를 발생시킬 수 있으므로, 일부 조건 하에 잠재적으로 단일 광자조차도, 매우 낮은 광 레벨이 검출 및 측정될 수 있다.
EBCCD는 영상 증폭기와 유사한 방식으로 동작하는 또 다른 센서이다. 출력으로서 형광체 스크린 대신에, 광전 음극으로부터 방출되고 전기장에 의해 가속화되는 전자를 검출하도록 CCD와 같은 이미징 센서가 사용된다. EBCCD에서는, 광전 음극과 CCD 사이에 전기장을 발생시키도록 약 2 kV 이상의 전위차를 사용하는 것이 통상적이며, 그에 의해 광전 음극에 의해 방출된 광전자가 가속화되어 높은 에너지로 CCD에 부딪히며, CCD 안에 다수의 전자들을 발생시키고 이들은 그 다음 포획된다. 검출되는 각각의 광자마다 다수의 전자들이 발생되기 때문에, CCD의 리드아웃(readout) 및 다크 노이즈(dark noise)는 광자의 직접 검출의 경우보다 덜 중요하다. 영상 증폭기와 비교하여 볼 때, EBCCD는 광을 형광체로부터 이미징 센서로 전달하는데 필요한 광학계의 비용을 피하고, 또한 이들 광학계에 의해 야기되는 이미지 해상도 저하를 피한다.
도 12는 윈도우(53)를 포함한 하우징(52), 윈도우(53)의 내측 표면 상에 배치된 광전 음극(54), 및 광전 음극(54)이 진공 갭(56)에 의해 CCD(charge-coupled device)(55)로부터 떨어져 있도록 하우징(52)의 하단부에 배치된 CCD(55)를 포함하는 종래의 EBCCD(50)를 도시한다. CCD의 전압에 관련하여 음(negative)인 전압을 광전 음극에 인가함으로써 광전 음극(54)과 CCD(55) 사이에 전기장이 발생된다. 인입 광자(61)가 윈도우(53)를 통해 들어가고 광전 음극(54)에 의해 흡수되며, 광전자를 발생시킨다. 광전자(62)가 광전 음극(54)의 출력측을 통해(즉, 도면에서 아래쪽으로) 탈출할 만큼 충분한 에너지를 가질 때, 광전자(62)는 갭 영역(56)으로 들어간다. CCD(55)가 보통 광전 음극(54)에 비해 2 kV 이상의 양의 전위에 있기 때문에, 광전자(62)는 약 2 keV보다 더 큰 에너지를 달성하도록 CCD(55)를 향해 가속화되며, 그에 의해 광전자는 통상적으로 CCD(55) 안에 다수의 전자들을 발생시킬 것이다. CCD(55) 안에서 발생된 전자들은 그 다음 프로세싱 시스템(도시되지 않음)으로 전달되며(예컨대, 핀(57)에 의해), 프로세싱 시스템은 검출된 광전자와 연관된 관련 이미지 또는 기타 데이터를 발생시키도록 구성된다.
종래 기술의 광전 음극은 흡수하는 광자 및 방출하는 광전자와 관련된 상충되는 요건들 간에 어려운 트레이프오프를 요구한다. 양호한 광전 음극은, 관심 파장의 광자를 흡수할 높은 확률 및 그 흡수된 광자로부터 하나(또는 이상의) 광전자를 발생시킬 높은 확률을 가져야 한다. 양호한 광전 음극은 또한, 흡수된 광자에 의해 발생된 임의의 광전자가 광전 음극으로부터 탈출할 높은 확률을 가져야 한다. 광전 음극이 두꺼울수록, 입사 광자가 흡수될 확률을 증가시키지만, 또한 탈출하기 전에 결과적인 방출된 광전자가 재결합(recombination)(즉, 손실됨)할 확률도 증가시킨다. 보다 구체적으로, 재결합은 보통 광전 음극을 형성하는 재료 내의 결함 또는 불순물에서 발생하고, 이에 따라 광전자가 광전 음극 재료를 통해 이동해야 하는 거리가 길수록 결함 또는 불순물에 마주쳐 재결합될 확률이 더 커진다. 재료는 낮은 일함수를 가져야 하는데, 그 이유는 일함수에 가깝거나 더 큰 에너지를 갖는 광전자만이 합당한 탈출 확률을 갖기 때문이다.
통상적으로, 광전 음극은 비교적 좁은 범위의 파장에 대해 최적화된다. 예컨대, UV 파장이 반도체 웨이퍼 상의 작은 입자 및 결함을 검출하기 위해 반도체 산업에서 특히 유용한데, 그 이유는 일반적으로 작은 입자로부터 산란된 광의 양이, 요인들 중에서도, 파장에 대한 입자 또는 결함 크기의 비에 의존하기 때문이다. 대부분의 광전 음극 재료는 UV 광을 강하게 흡수한다. UV 파장에 최적화된 종래 기술의 광전 음극은, 보통 UV 광자가 조명 표면에 가까이서 흡수될 것이기 때문에 얇아야 한다. 광전 음극이 얇지 않다면, 광전자는 광전 음극의 출력 표면으로부터 탈출할 낮은 확률을 가질 수 있다. 통상적으로, 형광체 또는 이미지 검출기와 마주하는 광전 음극의 측면에서 탈출하는 광전자만이 출력 신호를 발생시킬 것이다. UV 파장에 최적화된 이러한 얇은 광전 음극은 통상적으로, 더 긴 파장의 입사 광자의 상당한 부분은 흡수 없이 광전 음극을 통과할 것이기 때문에, 가시광 및 근적외선 파장에 열악한 감도를 가질 것이다.
종래 기술의 광전 음극의 또 다른 한계는, 방출된 광전자의 에너지가 흡수된 광의 파장에 따라 달라지고, UV 광자가 흡수될 때 수 eV일 수 있다는 것이다. 광전자가 방출되는 방향이 랜덤이기 때문에, 이 전자 에너지는 수평 방향으로 신호의 확산을 초래한다. 또한, 확산은 흡수된 광자의 파장에 따라 달라질 것이며, 더 짧은 파장의 경우 더 크다. 두꺼운 광전 음극에서, 광전자는 보통 방출되기 전에 다수의 충돌을 받을 것이고, 광전 음극의 온도에 의해 결정되는 것에 가까운 에너지를 가질 가능성이 높을 것이다(즉, 전자는 열중성화될(thermalized) 가능성이 큼). 그러나, 전자가 광전 음극 내에서 다수의 충돌을 받을 경우, 종래 기술의 광전 음극 재료의 표면 내 및/또는 표면 상의 높은 수준의 결함들로 인해 재결합되어 손실될 가능성이 높다. 따라서, 에너지 확산의 감소는 상당히 감소된 감도의 댓가로 올 것이다(대부분의 입사 광자는 더 이상 신호를 생성하지 않을 것임).
단결정(단결정질) 실리콘은 방금 설명한 많은 단점들을 극복할 것으로 보인다. 실리콘은 약 1.1 ㎛보다 짧은 모든 파장을 흡수한다. 실리콘 결정은 매우 높은 순도 및 매우 적은 결정 결함을 가지고 성장될 수 있다. 고품질 단결정 실리콘에서의 전자의 재결합 수명(recombination lifetime)은 수 마이크로초, 심지어는 최상의 품질 재료에서 수백 마이크로초일 수 있다. 이러한 긴 재결합 수명은 표면으로부터 수 마이크론 떨어져 발생된 전자들이 낮은 재결합 확률을 가지고 표면으로 이동할 수 있게 해준다.
그러나, 그의 많은 이점에도 불구하고, 상용을 위한 실리콘계 광전 음극의 개발은 2가지 주요 단점에 의해 막혔다.
실리콘의 하나의 단점은, 실리콘은 광자의 흡수에 의해 발생된 광전자의 방출에 대항하여 일하는 비교적 큰 일함수(대략, 4.8 eV, Allan and Gobelli, "Work Function, Photoelectric Threshold, and Surface States of Atomically Clean Silicon", Physical Review vol. 127 issue 1, 1962, pages 150-158)를 갖는다는 것이다. 재료의 일함수는 페르미 준위의 전자와 진공 레벨의 전자(즉, 재료로부터 탈출한 것) 사이의 에너지 차이이다. 실리콘의 비교적 큰 밴드갭은 열중성화된 전자들이 실리콘으로부터 탈출할 수 없음을 의미한다. 실리콘의 표면 가까이에서 흡수된 UV 광자조차도 광전자가 탈출할 충분한 에너지를 갖지 않기 때문에 많은 광전류를 생성하지 못한다. 예컨대, 6.5 eV의 광자 에너지는 약 3 eV의 에너지를 갖는 광전자를 생성한다(이러한 파장에서 직접 흡수가 간접 흡수보다 더 가능성이 높기 때문에). 약 3 eV의 에너지를 갖는 광전자는 실리콘 일함수 때문에 실리콘으로부터 탈출할 수가 없다.
광전 음극 재료로서의 실리콘 사용에 대한 두 번째의 더 심각한 문제는, 실리콘은 그의 표면 상에 자연 산화물은 너무 쉽게 형성한다는 것이다. 진공에서조차, 진공에 존재하는 소량의 산소와 물이 실리콘의 표면과 반응할 것이므로 자연 산화물이 결국 형성될 것이다. 실리콘과 실리콘 이산화물 사이의 계면은 전자 재결합 확률이 매우 높은 곳인 결함을 갖는다(댕글링 결합으로 인해). 또한, 실리콘 이산화물의 밴드갭은 크며(약 8 eV), 산화물이 매우 얇은 경우에도(매우 평탄한 실리콘 표면 상의 자연 산화물은 통상적으로 약 2 nm 두께임), 전자가 탈출하기 위하여 극복해야 하는 일함수보다 더 높은 추가의 배리어를 생성한다. 실리콘-산화물 계면에서의 결함 밀도는, 자연 산화물을 제거하고 대략 900-1000 ℃와 같은 높은 온도에서 열 산화물을 성장시킴으로써, 감소될 수 있다. 이러한 층은 약 1.5 nm 내지 2 nm의 두께로 성장될 때 안정적일 수 있다. 그러나, 양호한 품질의 열 산화물조차도 실리콘에 대한 그의 계면에 상당한 결함 밀도를 가지며(통상적으로 cm2당 109 내지 1011 개의 결함), 2 nm에 가까운 최소 두께로 결합된 산화물의 높은 밴드갭은 일함수가 극복될 수 있는 경우에도 여전히 전자가 탈출해야 할 상당한 배리어를 제공한다. 실리콘 상의 자연 산화물 층의 성장을 막기 위해 얇은 실리콘 질화물층이 사용될 수 있지만, 결함 밀도가 실리콘-실리콘 이산화물 계면보다 실리콘-실리콘 질화물 계면에서 더 높고, 실리콘 질화물에 대한 밴드갭(약 5 eV)이 대부분의 전자가 표면으로부터 탈출하는 것을 막을 정도로 충분히 크다. 이들 이유로, 실리콘은 광전 음극으로서의 실질적인 상용을 절대 찾아볼 수 없었다.
따라서, 종래 기술의 한계의 일부 또는 전부를 극복하는 광전 음극이 필요한 것이다.
본 발명은 단결정질 또는 다결정질 실리콘 기판의 출력 표면 상에 일체형으로 형성된(패터닝된) 다수의 전계 이미터 돌출부, 및 적어도 각각의 전계 이미터 돌출부의 팁(자유 단부) 부분 상에 밀폐식으로 형성된 실질적으로 순수한 붕소(제1)층을 포함하는 광전 음극 구조에 관한 것이다. 출력 표면에 대한 일체형 전계 이미터 돌출부의 도입은 돌출부가 전계 이미터로서 기능할 때에 발생되는 전계 강화의 이점을 취함으로써 실리콘 기판의 비교적 높은 일함수를 피하는데, 전계 강화는 실리콘-진공 계면 상의 전위 배리어를 감소시키기에 충분히 높은(강한) 인가된 전기장에 노출될 때에 발생하고, 이에 따라 광전자는 팁 부분에서 상기 배리어(양자-기계적 터널링)를 통해 터널링될 수 있다. 결과적인 방출 밀도는 전계 이미터로 인한 전계 강화 요인을 고려한 Fowler-Nordheim 이론의 수정된 버전에 의해 추산될 수 있다(R. Fowler and L. Nordheim, "Electron emission in intense electric fields", Proceedings of the Royal Society of London A, Vol. 119, No. 781, May 1928, pp. 173-181). 더욱이, 적어도 전계 이미터 돌출부의 팁 부분을 밀폐식으로 밀봉하도록 실질적으로 순수한 붕소층을 형성함으로써, 전계 이미터 출력 표면의 산화가 실질적으로 전체적으로 방지되어, 종래의 방안에서 조우되는 전자 탈출에 대한 상당한 배리어가 회피된다. 따라서, 단결정 실리콘 기판 상에 일체로 형성되고 실질적으로 순수한 붕소층에 의해 밀폐식으로 보호되는 전계 이미터 돌출부를 포함하는 광전 음극을 제조함으로써, 본 발명은 실리콘계 광전 음극의 광범위한 상용을 이전에 방지했던 부정적인 양태를 피하면서 실리콘의 유리한 성질(즉, 1 ㎛ 이하 파장 흡수, 높은 순도/낮은 결함 재료, 및 긴 전자 재결합 시간)을 갖는 광전 음극을 제공한다.
다양한 종래의 반도체 처리 기술은 본 발명에 따라 제조된 광전 음극의 성능을 최적화시키도록 선택적으로 이용된다. 예컨대, 실리콘 기판은 바람직하게는, 약 10 nm 내지 약 100 ㎛ 범위의 두께를 갖는, 실질적으로 결함이 없는 단결정질(단결정) 실리콘이며, 여기에서 두께는 포획될 광의 파장에 부분적으로 의존한다. 바람직한 실시예에서, 실리콘 기판은, 광전 음극이 적절한 외부 전기장에 노출될 때에, 각각의 전계 이미터 돌출부가 역방향 바이어스 모드에서 전계 이미터로서 기능하도록 최적화된 도핑 레벨을 갖는 (예컨대, 주입된 n 타입) 도펀트를 포함한다. 전계 이미터 돌출부는, 실리콘 재료의 일부가 출력 표면에 일체형으로 연결된 비교적 넓은 베이스 부분을 갖는 일체형 구조를 형성하고 비교적 좁은 팁(자유 단부) 부분까지 출력 표면 위에서 적어도 100 nm의 높이 거리를 연장하도록 실리콘 기판을 에칭하거나 달리 패터닝함으로써 형성된다. 일 실시예에서, 최적의 전계 이미터 동작을 용이하게 하기 위해, 각각의 전계 이미터 돌출부의 베이스 부분은 약 100 nm의 최소 직경/폭 치수를 갖고, 팁 부분은 약 200 nm, 보다 바람직하게는 대략 100 nm 이하의 최대 직경/폭 치수를 갖는다. 예시적인 실시예에서, 전계 이미터 돌출부는 전계 이미터 돌출부가 실리콘 기판의 출력 표면 상에 2차원 어레이 패턴으로 배열되도록 표준 CMOS 제조 기법(예컨대, 편평한 기판 표면 상에 PECVD에 의해 실리콘 이산화물 또는 실리콘 질화물 마스크 재료를 성막하고, 공지된 포토리소그래피 기법을 이용하여 마스크를 패터닝한 다음, 마스크의 개구를 통해 실리콘 기판을 에칭하여 전계 이미터 돌출부를 형성함)을 이용하여 제조된다. 붕소 층은, 1-5 nm(바람직하게는 약 2 내지 3 nm) 범위의 두께를 갖는 핀홀프리(pin-hole free) 붕소층을 생성하는 방식으로, 바람직하게는 깨끗하고 평탄한 실리콘 상에 고온 성막 프로세스(예컨대, 약 600 ℃와 800 ℃ 사이)를 사용하여 형성되며, 그에 의해 붕소층은 산화에 대항하여 실리콘 기판의 전체 출력 표면을 신뢰성있게 밀폐식으로 밀봉함으로써 실리콘의 산화 문제를 회피한다. 변형예에서, 전계 이미터 돌출부는 둥근 수염 형태(둥근 팁을 갖는 원통형 포스트), 둥근 원뿔 또는 피라미드와 같이 다양한 돌출 구조 형상을 이용하여 형성된다. 전술한 다양한 기법 및 특징은 광전 음극 성능을 강화하도록 개별적으로 또는 조합하여 사용될 수 있다.
본 발명의 다양한 특정 변형예에 따르면, 본 발명의 광전 음극 구조의 이로운 성질을 더 강화하도록 추가의 층 및 구조가 이용된다. 일부 실시예에서, 1개의 또는 여러 개의 게이트 구조(제어 전극)이 출력 표면 상에 배치되고 전계 이미터 팁 부분의 높이에 또는 그보다 약간 아래에 위치되어 방출 전류의 빠르고 정확한 제어를 달성한다. 일부 실시예에서, 광자 흡수를 감소시킬 수 있는 산화물 및 결함을 더 방지하기 위해 실리콘 기판의 조명(제1) 표면 상에 제2 붕소층(제3층)이 형성된다. 다른 실시예에서, 광자 흡수를 더 강화하기 위해 제2 붕소층(제3층) 상에 반사방지 재료층(제4층)이 배치된다. 일부 실시예에서, 전자를 우선적으로 출력 표면을 향해 이동시키기 위하여 실리콘 기판의 조명 표면과 출력 표면 사이에 외부 전위 차를 발생시키도록 금속 또는 전도성 프레임 또는 그리드와 전압 공급원이 이용된다. 일부 실시예에서, 광전 음극은 고압(예컨대, 수십 내지 수백 볼트 정도)이 기판의 조명 표면과 출력 표면 사이에 인가될 때에 애벌런치 증배 조건에서 동작하는 n 타입 실리콘 전계 이미터와 p-i-n 포토다이오드 구조의 조합을 포함한다. 이 애벌런치 이득은 효과적인 양자 효율을 향상시키고 이에 따라 포토다이오드의 성능을 개선시킨다. 또 다른 실시예에서, 전자들이 재결합하여 손실될 수 있는 조명 실리콘 표면으로부터 전자들을 멀리 떨어지게 구동시키는 전위 구배(potential gradient)를 생성하기 위해 p 타입 도핑 영역을 형성하도록 붕소(또는 또 다른 p 타입 도펀트)가 조명 표면을 통해 실리콘 기판 안으로 확산된다.
특정 변형예에서, 본 발명의 신규한 광전 음극 구조는 우수한 저조도 광 감지 능력을 나타내는 센서를 제공하도록 다양한 센서 구조에 통합된다. 광전 음극(센서의 수광 표면에 인접하게 위치 설정됨)에 더하여, 이들 센서 구조는, 중간 갭에 의해 기판의 출력 표면 상의 붕소층으로부터 떨어져 있으며 포토다이오드의 출력 표면과 마주하는 검출 표면을 갖는 검출 디바이스(예를 들어, CCD 또는 CMOS 이미징 센서)를 포함하며, 여기에서 검출 디바이스는 광전 음극의 출력 표면을 통해 방출되는 광전자를 검출하고 광전자의 포획을 나타내는 전기 신호를 발생시키는 역할을 한다. 일부 센서 실시예에서, 센서 구조는 광전 음극의 상부 상에 윈도우를 가질 수 있는(갖지 않을 수도 있음) EBCCD이다. 본 발명의 다른 실시예에서, 센서는 광전 음극의 상부 상에 윈도우를 가질 수 있는(갖지 않을 수도 있음) 영상 증폭기다. 본 발명의 또 다른 실시예에서, 센서는 광전 음극의 상부 상에 윈도우를 가질 수 있는(갖지 않을 수도 있음) 광전자 증배기이다.
일부 센서 실시예에서, 조명 표면 상의 산화물 형성을 막기 위해 제2 붕소층이 광전 음극의 조명 표면 상에 형성되고, 광자 포획 효율을 개선하기 위해 반사 방지 재료 층이 제2 붕소층 위에 제공된다. 이들 실시예의 일부에서, 반사 방지 재료층은 윈도우와 광전 음극 사이에 배치되지만, 다른 실시예에서, 반사 방지 재료층은 또한 센서의 수광 표면으로서의 역할도 하며(즉, 센서는 광전 음극의 조명 표면 위에 윈도우를 갖지 않음), 이는 센서에 의한 광자 포획 효율을 더 증가시킨다. 광전 음극의 조명 표면 위에 윈도우를 포함하는 다른 센서 실시예에서, 광자 포획 효율을 개선하기 위해 반사 방지 재료층이 윈도우 상에 제공된다.
본 발명의 일부 실시예에서, 본 발명의 광전 음극을 포함하는 센서는 또한, 자신의 수광 표면(즉, 광전 음극과 마주하는 검출 디바이스의 표면) 상에 추가의 붕소층을 갖는 실리콘계 검출 디바이스를 포함한다. 예컨대, 센서가 EBCCD이고 검출 디바이스가 CCD(통상적으로 실리콘 기판 상에 형성됨)인 경우에, CCD의 수광 표면 상의 실리콘 이산화물 층의 형성을 막음으로써 센서의 전자 포획 효율을 개선하기 위해 붕소층이 제조 중에 CCD의 수광 표면 바로 위에 형성된다. 다른 실시예에서, 센서는 CMOS 검출기(즉, CCD 대신에)를 포함하고, 추가의 붕소층이 CMOS 검출기의 수광 표면 상에 형성된다.
본 발명의 다른 실시예에서, 본 발명의 광전 음극을 포함하는 센서는 웨이퍼, 레티클, 또는 포토마스크 검사 시스템에 이용된다. 특히, 본 발명의 시스템은, 샘플/웨이퍼에 광을 전달하기 위한 조명원(예컨대, 레이저 시스템), 샘플/웨이퍼를 통과하거나 샘플/웨이퍼에 의해 반사되는 광자를 검출하도록 본 명세서에 설명된 임의의 본 발명의 광전 음극을 이용하는 하나 이상의 센서(예컨대, 광전자 증배기, 영상 증폭기 또는 EBCCD), 및 조명원으로부터 샘플(웨이퍼, 레티클, 또는 포토마스크)로 그리고 샘플로부터 센서로 광/광자를 안내하기 위한 관련 광학 시스템을 포함한다.
본 발명은 첨부 도면의 도면들에 예로써 비한정적으로 예시된다.
도 1은 본 발명의 단순화되고 일반화된 실시예에 따라 실리콘 기판 상에 형성된 전계 이미터 어레이를 포함하는 광전 음극을 예시한 측단면도이다.
도 2a 및 도 2b는 본 발명의 제1 특정 실시예에 따른 실리콘 광전 음극을 도시하는 확대 부분 측단면도 및 부분 사시도이다.
도 3은 본 발명의 다른 예시적인 특정 실시예에 따른 광전 음극을 예시한 확대 부분 측단면도이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4e는 본 발명의 추가의 예시적인 특정 실시예에 따른 광전 음극을 도시한 단면도이다.
도 5는 본 발명에 따라 형성된 광전 음극의 실리콘 기판 안의 예시적인 전자 에너지 준위를 예시한 에너지도이다.
도 6a, 도 6b, 및 도 6c는 본 발명의 특정 변형예에 따라 광전 음극을 포함하는 예시적인 센서를 예시한 측단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 검사 시스템을 도시한 단순화된 도면이다.
도 8a, 도 8b, 도 8c, 및 도 8d는 본 발명의 추가의 실시예에 따른 검사 시스템을 도시한 단순화된 도면이다.
도 9는 본 발명의 다른 실시예에 따른 다른 검사 시스템을 도시한 단순화된 도면이다.
도 10은 본 발명의 다른 실시예에 따른 다른 검사 시스템을 도시한 단순화된 도면이다.
도 11은 본 발명의 다른 실시예에 따른 다른 검사 시스템을 도시한 단순화된 도면이다.
도 12는 종래의 센서를 예시한 측단면도이다.
본 발명은 반도체 검사 시스템용 저조도 센서의 개선에 관한 것이다. 다음의 설명은 당해 기술 분야에서의 통상의 지식을 가진 자가 특정 용례 및 그의 요건에 관련하여 제공된 대로 본 발명을 형성하고 사용할 수 있게 하도록 제시된 것이다. 본 명세서에 사용될 때, "상부", "하부", "위에", "아래에", "상단", "위로", "하단", "아래로" 및 "아랫쪽으로"와 같은 방향성 용어는 설명을 위한 목적으로 상대 위치를 제공하고자 한 것이며, 절대적인 기준 프레임을 지정하고자 하는 것이 아니다. 바람직한 실시예에 대한 다양한 수정이 당해 기술 분야에서의 숙련자에게 명백할 것이고, 여기에서 정의된 일반적인 원리는 다른 실시예에도 적용될 수 있다. 따라서, 본 발명은 도시되고 설명된 특정 실시예에 한정되고자 하는 것이 아니며, 여기에 개시된 원리 및 신규의 특징에 부합한 가장 넓은 범위가 부여되어야 한다.
도 1은 본 발명의 일반화된 실시예에 따른 광전 음극(100)을 단면도로 예시한다. 광전 음극(100)은 일반적으로, 위쪽으로 향한 조명(상부/제1) 표면(102)과 그 반대인 아래쪽으로 향한 출력(하부/제2) 표면(103)을 갖는 실리콘 기판(101), 출력 표면(103) 상에 일체로 형성되고(즉, 패터닝되고 실리콘 재료의 일부에 의해 형성되고) 출력 표면으로부터 연장되는 전계 이미터 돌출부(104)의 어레이, 및 전계 이미터 돌출부(104)에 걸려서 출력 표면(103) 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층(110)을 포함한다. 이 배열에서, 광전 음극(100)은, 적절하게 위치 설정되어 전기장(EF)을 받을 때, 조명(상부) 표면(102)을 통해 실리콘 기판(101)으로 들어가는 광자(P)가 흡수되어 광전자(PE)를 생성하며 광전자는 이어서 출력 표면(103)을 통해 방출된다는 점에서, 종래의 광전 음극과 유사하게 동작한다. 본 발명의 양태에 따르면, 출력 표면(103)은, 전기장(EF)이 존재할 때, 전계 이미터 돌출부(104)가 기판(101)에서 발생된 소정의 광전자(PE)가 출력 표면(103)으로부터 방출될 확률을 크게 증가시키는 전계 이미터 어레이(FEA; field emitter array)로서 기능하도록 동작 가능하게 구성된다. 다른 양태에 따르면, 붕소층(110)은 산화로부터 전계 이미터 돌출부(104)를 보호하여 광전 음극(100)의 장시간 동작을 용이하게 하는 역할을 한다. 더욱이, 본 발명자에 따르면, 붕소가 저에너지 전자에 대해 실질적으로 투과성이어서 붕소가 실리콘계 광전 음극에 대해 이상적인 밀폐식 시일 재료가 된다고 판명되었다.
실시예에 따르면, 실리콘 기판(101)은 바람직하게는 약 1019 cm-3보다 적은 도핑 레벨, 즉 약 0.005 Ω cm 이상의 저항(resistivity)으로 도핑된(즉, p 타입 도펀트(108)를 포함하는) 단결정질 실리콘(즉, 실리콘 단결정)을 이용하여 구현된다. 증가하는 도펀트 농도에 따라 소수 캐리어 수명 및 확산 길이가 감소하므로, 약 1 ㎛보다 얇은 것과 같이 실리콘이 매우 얇을 경우 약 1019 cm-3보다 높은 도펀트 농도가 사용될 수 있는 반면에, 실리콘이 약 1 ㎛보다 더 두꺼울 경우에는 약 1019 cm-3보다 낮은 도펀트 농도가 바람직할 수 있다. 다른 실시예에서, 실리콘 기판(101)은 다결정질 실리콘 또는 다결정 실리콘을 포함한다. 광전 음극의 의도한 파장 동작 범위에 따라, 실리콘은 두께가 약 10 nm 내지 약 100 ㎛일 수 있다. 실리폰 기판(101)은 대략 1.1 eV의 밴드갭을 나타내며, 이에 따라 대략 1.1 ㎛보다 짧은 진공 파장을 갖는 광이 흡수된다. 실리콘 기판(101)의 1.1 eV 밴드갭은 간접적이고, 이에 따라 스펙트럼의 적외선 및 근적외선 부분의 파장 흡수는 약하다. 실리콘 기판(101)은 또한 대략 3.5 eV의 직접 밴드갭을 가지며, 이에 따라 원자외선(deep UV) 파장을 강하게 흡수한다. 광전 음극(100)에 대한 의도한 용도에 따라, 실리콘 기판(101)은 대략 20 nm 내지 대략 100 ㎛ 범위의 두께 T1을 갖는다. 예컨대, 스펙트럼의 근적외선 부분의 광자를 흡수할 높은 확률을 용이하게 하기 위하여, 실리콘 기판(101)은 약 10 ㎛ 또는 수십 ㎛의 두께 T1로 형성된다. 대안으로서, UV 파장을 흡수하기 위해, 실리콘 기판(101)은 수십 nm 내지 약 100 nm 범위의 두께 T1로 형성된다. 실시예에서, 실리콘 기판(101)은 진공 UV로부터 가시광 스펙트럼의 적외선 단부 근방의 대략 670 nm까지의 파장 범위에 걸쳐 반사되지 않은 입사 광자의 적어도 85%를 흡수하기 위하여 약 1 ㎛의 두께 T1을 갖는다. 실리콘 기판(101)이 공지된 기술을 사용하여 매우 낮은 결정 결함 밀도 및 고순도로 성장된 단결정질(단결정) 구조를 포함할 때, 실리콘 기판(101) 안에서 발생된 광전자는 수십 또는 수백 마이크로초(㎲)의 전위 수명을 갖는다. 또한, 단결정 구조는 광전자가 자신의 과도한 에너지의 많은 부분을 잃게 하고 부분적으로 또는 실질적으로 낮은 재결합 확률로 열중성화하게 한다.
바람직한 실시예에 따르면, 전계 이미터 돌출부(104)는 표준 CMOS 제조 기법을 이용하여 실리콘 기판(101) 상에 제조된다. 각각의 전계 이미터 돌출부(104)는 출력 표면(103)에 일체로 결합되는 비교적 넓은 베이스 부분(105)을 갖고, 출력 표면(103) 위에서 비교적 좁은 팁(자유 단부) 부분(106)까지 적어도 100 nm의 높이 거리(H1)만큼 연장된다. 일 실시예에서, 최적의 전계 이미터 동작을 용이하게 하기 위해, 각각의 전계 이미터 돌출부(104)의 베이스 부분(105)은 약 100 nm의 최소 직경/폭 치수(D1)를 갖고, 팁 부분(106)은 200 nm, 보다 바람직하게는 대략 100 nm 이하의 최대 직경/폭 치수(D2)를 갖는다. 제조 중에, 실리콘 이산화물 또는 실리콘 질화물이 마스크 재료로서 사용되고, 예컨대 PECVD에 의해 성막될 수 있으며, 포토리소그래피가 패터닝을 위해 사용될 수 있다. 건식 에칭(RIE, ICP 및 ECR) 및 습식 에칭 모두를 사용하여 2차원의 주기적인 패턴(예컨대, 아래에서 설명되는 도 2b에 도시됨)으로 배열된 전계 이미터 돌출부의 어레이를 형성할 수 있다. 전계 이미터 특성에 영향을 미치는 중요한 파라미터는 이미터 돌출부(104) 사이의 간격(피치)(P)이다. 긴밀하게 이격된 이미터들이 가리움 효과(screening effect)로 인해 전계 강화 요인을 감소시키고, 이에 의해 개별적인 이미터들 사이의 전기장 관통을 불충분하게 만든다는 것이 공지되어 있다. 그러므로, 전계 가리움 효과를 최소화하고 전계 방출 전류 밀도를 최적화하기 위해, 수직 방향으로 정렬된 이미터들 사이의 거리는 그 높이의 대략 2배 내지 대략 20배이어야 한다(예컨대, R. Serbun, B. Bornmann, A. Navitski, C. Prommesberger, C. Langer, F. Dams, G. Muller, and R. Scheiner, "Stable field emission of single B-doped Si tips and linear current scaling of uniform tip arrays for integrated vacuum microelectronic devices", Journal of Vacuum Science and Technology B, Vol. 31, No. 2, 2013, pp. 02B101 참조). 예컨대, 전계 이미터 돌출부가 500 nm와 동일한 공칭 높이(H1)을 가질 때, 간격(P)은 대략 1 ㎛ 내지 대략 10㎛이어야 한다.
본 발명의 다른 양태에 따르면, 전계 이미터는 p-n 다이오드에서와 같이 역방향 바이어스 모드로 동작하도록 구성되며, 이미터 표면에서의 높은 전기장으로 인해 공핍층이 생성된다. 이 실시예에서, 전계 이미터 돌출부(104)의 팁 근처의 영역은 돌출부의 형성 전 또는 후에 n 타입 도펀트(인 또는 비소 등)로 도핑될 수 있다. 전계 방출은 인가된 전기장이 실리콘-진공 계면 상의 전위 배리어를 감소시키기에 충분히 높을 때에 발생하고, 이에 따라 전자는 이 배리어를 터널링할 수 있다(양자-기계적 터널링). 전자 농도가 국소 도핑 레벨 및 전위에 의해 결정되는 반도체에서는, 역방향 바이어스 모드에서 전계 이미터를 설정하는 것이 가능하다. 방출 전류 밀도는 Fowler-Nordheim 이론의 변형된 버전으로 추산될 수 있는데, 이는 전계 이미터로 인한 전계 강화 요인을 고려한다.
본 발명의 다른 양태에 따르면, 붕소층(104)은 전계 이미터 돌출부(104)의 적어도 팁 부분(106)이 밀폐식으로 밀봉되도록 출력 표면(103) 바로 위에 배치되는 실질적으로 순수한 붕소를 포함한다. 여기에서 사용되는 바와 같이, 문구 "실질적으로 순수한 붕소"는 95% 이상의 순도를 갖는 붕소를 의미하고, 붕소-실리콘 계면과 함께 문구 "바로 위에(directly on)"는, Si/B 계면에서 형성될 수 있는 SiBx의 가능한 얇은 층(즉, 몇몇 단층) 외에 전계 이미터 돌출부(104)의 출력 표면과 붕소층(110)을 분리시키는 연속적인 중간층(예컨대, 산화물 또는 SiNx 층)이 없음을 의미하고자 한다. 또한, 문구 "바로 위에"는 붕소층(110)의 형성 전 또는 도중에 의도치않게 형성될 수 있는 붕소와 실리콘의 일부 부분들 사이에 불연속적인 산화물 분자 또는 패치의 존재를 배제하지 않는다는 것이 유념된다. 일 실시예에서, F. Sarubbi 등에 의해 "Chemical Vapor Deposition of α-Boron Layers on Silicon for Controlled Nanometer-Deep p+n Junction Formation", Journal of Electronic Materials, Vol. 39, No. 2(February 2010) pp. 162-173, ISSN 0361-5235에서 교시된 기술을 사용하여, 실질적으로 순수한 붕소층(110)은 고온(즉, 대략 500 ℃보다 높은 온도, 바람직하게는 약 600 ℃와 800 ℃ 사이)에서 깨끗하고 평탄한 실리콘 상에 성장되며, 이에 따라 붕소는 대략 1 nm 내지 5 nm 범위, 바람직하게는 대략 2 내지 3 nm의 두께 T2를 갖는 핀홀프리 코팅을 형성한다. Sarubbi 등이 인용 문헌의 p163에서 설명한 바와 같이, 예컨대 붕소를 성막하기 전에 습식 세척에 이은 인시추(in-situ) 열 수소 세척에 의해 실리콘으로부터 모든 자연 산화물을 제거하는 것은 중요하다. 붕소의 더 낮은 온도 성막도 또한 가능하지만, 코팅이 덜 균일할 수 있고, 핀홀이 없음을 보장하기 위해 2 nm보다 더 두꺼운 코팅이 필요할 수 있다. 이 방식으로 실질적으로 순수한 붕소층(104)을 형성하는 이점은, 결과적인 핀홀프리 붕소 코팅이 깨끗한 실리콘 표면에 적용될 때 아래에 있는 실리콘 표면 상에 자연 산화물의 형성을 방지하는 밀폐식 시일의 역할을 한다는 것이다. 여기에 사용되는 바와 같이, 문구 "밀폐식으로 배치되는"은 붕소층(110)이 전술한 방식으로 형성된다는 것을 의미하고, 문구 "적어도 팁 부분 상에"는 밀폐식으로 배치된 붕소 코팅이 각각의 전계 이미터 돌출부(104)를 따라 팁 부분(106)으로부터 적어도 거리(H2)를 연장하고, 거리(H2)는 총 돌출부 높이(H1)의 적어도 10%이다. 바람직한 실시예에서, 붕소층(110)은 출력 표면(103)의 전체에 걸쳐 밀폐식으로 배치된다. 앞서 설명한 바와 같이, 실리콘 이산화물층은 높은 밴드갭을 가지며, 얇은 층조차도 전자들의 상당 부분이 실리콘을 떠나는 것을 막을 수 있다. 따라서, 붕소층(110)은 낮은 에너지를 갖는 전자도 작동 중에 팁 부분(106)을 떠나게 한다. 종래 기술의 디바이스는 세슘 또는 세슘 산화물과 같이 낮은 일함수 알칼리 금속 또는 알칼리 금속 산화물 재료의 사용을 피할 수 있다. 알칼리 금속층은 출력 표면에서 음전자 친화 디바이스를 생성함으로써 광전 음극 출력 표면의 일함수를 낮출 수 있지만, 특정 사용 시간 후에 알칼리 금속이 출력 표면을 떠남에 따라 알칼리 금속층이 더 얇아지게 된다. 출력 표면(103) 상에 실질적으로 순수한 붕소층(110)을 밀폐식으로 배치함으로써, 광전 음극(100)의 결과적인 전계 이미터 어레이는 이 제약을 피하고 날카로운 팁 형상의 전계 이미터 돌출부(104)가 전계 강화 및 더 많은 방출 전류를 제공한다. 또한, 종래 기술의 디바이스는 실리콘층이 코팅될 때 산화물이 없었더라도 실리콘과 낮은 일함수 재료 사이에 실리콘 이산화물 계면층이 형성되는 것을 피할 수 없었다. 즉, 실리콘 상에 불침투성인(impervious) 핀홀프리(pin-hole-free) 보호층이 없이는, 산소가 결국 실리콘 표면으로 이동하여 산화물층을 형성한다. 출력 표면(103) 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층(110)을 제공하는 것의 이점은, 매우 얇은(예컨대, 1 nm) 핀홀프리 붕소층도 산소에 불침투성이며 산화에 대항하여 실리콘을 보호한다는 것이다. 1 nm 내지 5 nm 범위의 두께로 출력 표면(103) 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층(110)을 제공하는 것의 또다른 이점은, 실리콘-붕소 계면에서의 결함 및 계면 트랩 밀도가 통상적으로 실리콘-실리콘 이산화물 계면에서보다 더 낮고, 이에 따라 실질적으로 순수한 붕소층(110)이 또한 방출될 수 있기 전에 표면에서의 재결합으로 손실된 전자들의 부분을 감소시키는 역할을 한다는 것이다.
특정 변형예에 따르면, 전계 이미터 돌출부(104)는 출력 표면(103) 상에 2차원의 주기적인 패턴으로 배열된 둥근 수염 형태, 둥근 원뿔 또는 피라미드와 같은 다양한 기하학적 형태를 사용하여 구현된다.
도 2a와 도 2b는, 전술한 방식으로, 편평한 입력(상부) 표면(102A)을 갖는 기판(101A), 다른 측의 출력 표면(103A) 상에 일체로 형성된 피라미드형 전계 이미터 돌출부(104A)의 어레이, 및 출력 표면(103A) 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층(110A)을 포함하는 광전 음극(103A)을 도시한다. 각 전계 이미터 돌출부(104A)는 비교적 넓은 고정된(베이스) 부분(105A)에서 상대적으로 좁은 팁(자유 단부) 부분(106A)으로 연장되는 4개의 각진 벽을 포함하는 피라미드형 구조를 포함한다. 일 실시예에서, 전계 이미터 돌출부(104A)의 피라미드 형상은 실리콘 기판(101)을 이방성 에칭함으로써 달성되고, 이에 따라 바람직하게는 에칭 프로세스가 54.7°에 가까운 경사 각도(α)를 갖는 전계 이미터 돌출부(104A)를 생성한다(즉, 해당 경사 각도는 단결정질 실리콘에서 (100)면과 (111)면의 교차점에 대응하기 때문에). 인접한 피라미드형 전계 이미터 돌출부(104A)는 비교적 편평한 출력(하부) 표면(103)의 좁은 섹션에 의해 분리된 것으로 도시되어 있지만, 다른 실시예에서, 이들 편평한 섹션은 인접한 피라미드형의 둘레 에지가 서로 접할 때까지 실리콘을 추가 에칭함으로써 제거될 수 있다(즉, 출력 표면(103A)은 실질적으로 전체적으로 전계 이미터 돌출부(104A)를 포함함). 도 2b는 전계 이미터 돌출부의 어레이가 정사각형 그리드 상에 위치 설정된 것으로 도시되어 있지만, 돌출부는 육각형 그리드와 같은 상이한 그리드 패턴 상에 놓일 수 있다.
도 3은, 편평한 입력(상부) 표면(102B)을 갖는 기판(101B), 다른 측의 출력 표면(103B) 상에 일체로 형성된 이격된 전계 이미터 돌출부(104B)의 어레이, 및 출력 표면(103B) 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층(110B)을 포함하는 광전 음극(103B)을 도시한다. 이 실시예에서, 전계 방출기 돌출부(104B)는 대략 원형인 베이스 부분(105B)과 출력 표면(103B)으로부터 둥근 팁 부분(106B)으로 연장되는 실질적으로 원통형 중앙 부분을 갖는 둥근 수염 형태로서 형성된다. 변형예에서, 돌출부(104B)의 실질적으로 원통형 중앙 부분은 바람직하게는 0도 또는 거의 0도의 반각을 갖는 둥근 원뿔형 구조를 형성하도록 각을 이룰 수 있다. 거의 0도의 반각을 갖는 둥근 수염 형태 또는 둥근 원뿔은 0도보다 큰 반각을 갖는 둥근 원뿔 또는 피라미드와 비교하여 더 높은 전계 강화를 제공하는 것으로 알려져 있다(예컨대, T. Utsumi, "Vacuum microelectronics: What’s new and exciting", IEEE Transactions on Electron Devices, Vol. 38, No. 10, 1991, pp. 2276-2283 참조). RIE, ECR, 및 ICP와 같이 당해 기술 분야의 숙련자에게 공지된 건식 에칭 기법을 사용하여 둥근 수염 형태의 전계 이미터 방출기(104B)를 제조할 수 있다.
도 4a 내지 도 4f는 본 발명의 다양한 변형예에 따른 신규한 광전 음극을 예시하며, 전술한 신규한 광전 음극 구조의 이로운 성질을 더 강화하도록 추가의 층 및 구조가 이용된다. 예시된 예시적인 실시예들은 총망라한 것으로 의도되지 않으며, 아래에 설명되는 추가의 층 및 구조의 조합을 포함한 광전 음극이 가능한 것으로 이해된다.
도 4a는 편평한 입력 표면(102C)을 갖는 실리콘 기판(101C), 다른 측의 출력 표면(103C) 상에 배치된 전계 이미터 돌출부(104C)의 어레이, 및 전계 이미터 돌출부(104C)에 걸쳐 출력 표면(103C) 상에 배치된 붕소층(110C)을 포함하는 광전 음극(100C)을 예시한다. 광전 음극(100C)은 연속적인 게이트 또는 제어 전극(120C)이 전계 이미터 돌출부(104C)의 팁 부분(106C)과 대략 동일한 높이로 배치되고 유전체 구조(121C)에 의해 출력 표면(103)에 부착된다는 점에서 전술한 실시예와 상이하다. 게이트(120C)는 기판에 대해 약 10 V 내지 100 V의 제어 전압을 사용하여 동작되어, 동작 동안 전계 이미터 돌출부(104C)로부터 방출 전류에 대해 빠르고 정확한 제어를 달성한다. 기판(101C)에 대한 양의 추출 전압은 게이트(120C)에 인가되어 방출을 향상시킬 수 있고, 필요하다면 기판에 대한 음의 전압이 인가되어 방출을 억제할 수 있다. 게이트(120C) 및 유전체 구조(121C) 게이트층은 표준 CMOS 제조 기술에 의해 제조될 수 있다. 도시된 실시예에서, 게이트(120C)는 3극관 형태로 형성된다(즉, 모든 게이트(102C)는 단하나의 게이트층에 배치된다). 다른 실시예(도시 생략)에서, 2개 이상의 게이트층이 이용될 수 있다.
도 4b는, 전술한 방식으로, 편평한 입력 표면(102D)을 갖는 실리콘 기판(101D), 다른 측의 출력 표면(103D) 상에 배치된 전계 이미터 돌출부(104D)의 어레이, 및 전계 이미터 돌출부(104D)에 걸쳐 출력 표면(103D) 상에 배치된 (제1) 붕소층(110-1D)을 포함하는 광전 음극(100D)을 도시한다. 또한, 광전 음극(100D)은 실리콘 기판(101D)의 위로 향하는 입력(조명) 표면(102D) 상에 형성되는 제2 붕소층(110-2D)을 포함한다. 붕소층(110-1D, 110-2D) 모두는 붕소층(110)의 형성에 관련하여 전술한 기술을 사용하여 기판(101D) 상에 형성된다. 대략 5 nm 이하의 두께 T4를 갖는 제2 붕소층(110-2D)을 형성함으로써 붕소는 UV 파장을 흡수하지만, 입사 광자의 작은 부분만이 흡수된다. 또한, 붕소가 실리콘 내의 p 타입 도펀트이므로, 제2 붕소층(110-2D)의 존재는 광전자를 조명 표면(102D)으로부터 멀어지게 구동시키려는 경향이 있을 것이고, 이는 조명 표면(102D)에서 전자가 재결합할 가능성을 감소시킴으로써 광전 음극(100D)의 효율을 향상시키는 역할을 한다. 유사한 결과가 표면(102D)에서 매우 얕은 층에 p 타입 도펀트를 주입함으로써 달성될 수 있다. 따라서, 변형예(도시되지 않음)에서, 조명 표면(102D)은 잔류 붕소가 없으며, 붕소(또는 다른 p 타입 도펀트)는 조명 표면(102D) 아래의 실리콘 기판(101D) 내로 주입되거나 확산된다. 즉, 붕소층(110-2D)은 조명 표면(102D) 상에 산화물의 형성을 방지하는 역할을 할 수 있지만, 조명 표면(102D) 상의 산화물 코팅의 존재가 광전 음극(100D)의 양자 효율을 상당히 저하시켜야 하는 것은 아니며, 산화물 두께의 적절한 선택으로 관심 파장에서 조명 표면(102D)의 반사율을 유용하게 감소시킬 수 있다.
도 4c는, 전술한 방식으로 모두 형성되는, 편평한 입력(조명) 표면(102E)을 갖는 실리콘 기판(101E), 다른 측의 출력 표면(103E) 상에 배치된 전계 이미터 돌출부(104E)의 어레이, 전계 이미터 돌출부(104E)에 걸쳐 출력 표면(103E) 상에 배치된 하부(제1) 붕소층(110-1E), 및 조명 표면(102E) 상에 배치된 상부(제2) 붕소층(110-2E)을 포함하는 광전 음극(100E)을 도시한다. 광전 음극(100E)은, 상부 붕소층(110-2E) 상에 배치된 하나 이상의 반사 방지 코팅층(112E)을 더 포함한다는 점에서, 앞서 설명한 실시예들과 상이하다. 예시적인 특정 실시예에서, 반사 방지 코팅층(112E)은 실리콘 이산화물, 실리콘 질화물, 마그네슘 플로라이드, 및 하프늄 이산화물을 비롯한(하지만 이에 한정되는 것은 아님), UV 및 원자외선 반사 방지층에 유용한 재료를 사용하여 형성된다. UV 파장에서 높은 양자 효율을 필요로 하는 광전 음극에 대하여, 조명 표면에서 그리고 그 근방에서 결함 및 포착 전하(trapped charge)의 밀도는 UV 광자가 조명 표면 근방에서 흡수되기 때문에 낮게 유지되어야 한다. 전술한 바와 같이, 실리콘 기판의 조명 표면 바로 위에 코팅된 임의의 유전체 재료는 표면에 그리고 유전체 벌크 내에 결함 및 포착 전하를 생성할 것이고, 특히 표면 가까이에서 흡수되는 원자외선 파장에 대하여 광전 음극의 양자 효율을 저하시킬 것이다. 먼저 얇은 핀홀프리층으로서 상부 붕소 층(110-2E)(예컨대, 대략 2 nm 내지 5 nm)을 형성함으로써, 조명 표면(102E)은 본질적으로 결함 및 포착 전하 없이 유지되고, 광전 음극(100D)은 반사 방지 코팅층(112E)에 의해 제공되는 강화된 높은 양자 효율을 포함한다. 상부 붕소층(110-2E)은 또한, 적어도 부분적으로, 반사 방지 코팅층(112E) 위에 배치된 임의의 추가 층에서의 포착 전하로부터 실리콘 기판(101E)을 차폐할 수 있다.
도 4d는, 전술한 방식으로 모두 형성되는, 편평한 입력(조명) 표면(102F)을 갖는 실리콘 기판(101F), 다른 측의 출력 표면(103F) 상에 배치된 전계 이미터 돌출부(104F)의 어레이, 전계 이미터 돌출부(104F)에 걸쳐 출력 표면(103F) 상에 배치된 하부(제1) 붕소층(110-1F), 및 조명 표면(102F) 상에 배치된 상부(제2) 붕소층(110-2F)을 포함하는 광전 음극(100F)을 도시한다. 광전 음극(100F)은, 광전 음극(100F)이 기판(101F)의 양 측의 면 상에 각각 배치된 전도성 구조(115-1F, 115-2F)를 포함한다는 점에서 이전 실시예들과 상이한데, 상기 전도성 구조는, 적절한 외부 전압원(130F)에 연결될 때에, 실리콘 기판(101F)에 걸쳐 외부 전위차의 적용을 용이하게 하여 실리콘 기판(101F)에서 발생된 광전자가 광전 음극(100F0의 동작 동안 출력 표면(103F)을 향해 우선적으로 이동하게 한다. 특정 변형예에서, 전도성 구조(115-1F, 115-2F)는 기판(101F)의 둘레 에지 주위에 배치된 금속 경계부, 또는 하부 붕소층(110-1F) 및 상부 붕소층(110-2F) 상에 각각 배치되는 드문드문 배치된 금속 그리드를 포함하여 기판(101F)의 양 측의 표면에 대해 양호한 전기 접속을 보장한다. 고도핑 실리콘 형성 기판(101F)은 약한 도체이기 때문에, 조명 표면(102F)과 출력 표면(103F) 사이에 적절한 전위차(예컨대, 대략 5 V 미만)를 생성하는 것은 출력 표면(103F)을 통해 광전자의 보다 높은 유동을 생성시킨다.
도 4e는, 전술한 방식으로 모두 형성되는, 편평한 입력(조명) 표면(102G)을 갖는 실리콘 기판(101G), 다른 측의 출력 표면(103G) 상에 배치된 전계 이미터 돌출부(104G)의 어레이, 전계 이미터 돌출부(104H)에 걸쳐 출력 표면(103H) 상에 배치된 하부(제1) 붕소층(110-1H), 및 조명 표면(102H) 상에 배치된 상부(제2) 붕소층(110-2H)을 포함하는 광전 음극(100G)을 도시한다. 광전 음극(100G)은, 조명 표면(102G)이 p 도핑 영역(101G-P) 상에 전체적으로 배치되고 출력 표면(103G)(전계 이미터 돌출부(104G)를 포함)이 n 도핑 영역(101G-N) 상에 전체적으로 배치되도록 구성된 p 도핑 영역(101G-P) 및 n 도핑 영역(101G-N)을 포함하도록 공지된 기술을 사용하여 처리된다는 점에서 이전의 실시예들과 상이하다. P 도핑 영역(101G-P)은 기판(101G) 내측의 n 도핑 영역(101G-N)과 접하여 p-i-n 포토다이오드 구조를 형성하고, n 도핑 영역(101G-N)은 포토다이오드(100G)의 동작 동안 전계 이미터 돌출부(104G)가 n 타입 실리콘 전계 이미터를 구현하게 한다는 점이 유념된다. 또한, 도 4d를 참조하여 전술한 것과 유사한 전도성 구조(115-1G, 115-2G)는 기판(101G)의 양 측의 표면에 걸쳐 외부 전압원(130G)의 양호한 전기 접속을 보장하는 데에 사용된다. 이 배열에서, n 타입 실리콘 전계 이미터와 p-i-n 포토다이오드 구조는 전압원(130G)이 조명 표면(102G)과 출력 표면(103G) 사이에 높은 전압 전위(예컨대, 수십 내지 수백 볼트 정도)를 인가할 때에 애벌런치 증배 조건(avalanche multiplication condition)에서 동작한다. 이 애벌런치 이득은 효과적인 양자 효율을 향상시키고 이에 따라 포토다이오드(100G)의 성능을 개선시킨다.
도 4f는, 전술한 방식으로 모두 형성되는, 편평한 입력(조명) 표면(102H)을 갖는 실리콘 기판(101H), 다른 측의 출력 표면(103H) 상에 배치된 전계 이미터 돌출부(104H)의 어레이, 전계 이미터 돌출부(104H)에 걸쳐 출력 표면(103H) 상에 배치된 하부(제1) 붕소층(110-1H), 및 조명 표면(102H) 위에 배치된 상부(제2) 붕소층(110-2H)을 포함하는 광전 음극(100H)을 도시한다. 광전 음극(100H)은, 실리콘 표면 근방의 비교적 고도핑 농도 및 표면으로부터 멀어지게 비교적 저도핑 농도를 갖는 구배 도핑 섹션(101H-1, 101H-2)을 생성하는 방식으로 p 타입 도펀트 및 n 타입 도펀트가 조명 표면(102H) 및 출력 표면(103H) 중 한쪽 또는 양쪽으로부터 기판(101H) 내로 확산된다는 점에서 이전 실시예들과 상이하다. 구배 도핑 섹션(101H-1, 101H-2)은 실리콘 기판(101H) 내에서 생성된 광전자를 돌출부(104H)의 팁(106H)을 향하게 하도록(바이어스시키도록) 구성된다. 예시된 실시예에서, 구배 도핑 섹션(101H-1)은 조명 표면(102H)과 상부 붕소층(110-2H) 사이에 얇은 붕소 실리사이드층(127H)을 형성함으로써 생성된다. 이 배열은 붕소 실리사이드층(127H)으로부터의 붕소의 일부가 조명 표면(102H)을 통해 실리콘 기판(101H) 내로 확산되게 하여 기판(101H)의 조명 표면(102H)으로부터 더 멀리 배치된 부분보다 조명 표면(102H) 근방의 부분에서 더 높은 p 타입 도펀트 농도를 갖는 P 타입 구배 확산 영역(101H-1)(음영 영역으로 나타냄)을 형성함으로써, 전자를 조명 표면(102H)으로부터 기판(101H) 내로 멀리 구동시키려는 경향이 있는 전위 구배를 생성한다. 조명 표면 상에 붕소층이 없는 본 발명의 실시예에서는, 확산 영역(101H-1)을 생성하기 위하여 조명 표면으로부터 실리콘 안으로 붕소와 같은 p 타입 도펀트가 주입되거나 확산된다. 유사하게, 매우 얇은(하나의 또는 몇몇 단층) 붕소 실리사이드층(1228H)이 전계 이미터 돌출부(104H)의 팁 부분(106H)과 하부 붕소층(110H-1) 사이에 형성되고, 이에 의해 붕소의 일부는 실리콘 안으로 단거리 확산하여 구배 확산 영역(101H-2)(그림자로 나타냄)을 형성한다. 일부 실시예에서, 구배 확산 영역(101H-2)은 돌출부(104H)의 팁 부분(106H) 근방의 전기장 구배를 수정하도록 실리콘 안으로 주입된 다른 p 타입 또는 n 타입 도펀트를 포함할 수 있다.
도 5는 전술한 실시예에 따라 형성된 예시적인 발명의 광전 음극의 전자 전계 방출을 예시하는 예시적인 에너지 도면이다. 수직 방향은 에너지를 나타낸다. 이 도면이 축척대로 도시된 것은 아니며 왜곡되어 있고, 일부 양태는 광전 음극의 주요 양태를 보다 명확하게 예시하기 위하여 과장되어 있다는 것이 유념된다. 점선(402)은 광전 음극 내의 페르미 준위를 나타낸다. 라인(403)은 반도체 내의 가전자대(valence band)의 상단을 표시한다. 라인(404)은 전도대(conduction band)의 하단을 나타낸다. 전도대의 하단과 가전자대의 상단 사이의 차이는 밴드갭이라 부른다. 실리콘의 경우, 밴드갭은 대략 1.1 eV이지만, 도펀트 농도가 높은 경우 감소한다. 점선(405)은 진공 에너지 준위를 나타낸다. 진공 영역에서 작은 점선(406)은 수 마이크론보다 먼 거리와 같은 먼 거리에 배치된 양극(도시되지 않음)을 갖는 전계 이미터에 대한 전위 분배를 나타낸다. 전계 이미터 돌출부의 팁의 위치는 라벨 412로 나타낸다.
명시적 도핑으로부터 또는 표면 붕소 코팅(만약 존재한다면 단지 수 nm 두께일 것이기 때문에 도시되지 않음)으로부터의 붕소의 확산으로부터, 또는 이 둘의 조합으로부터, 광전 음극의 조명 표면(도시되지 않음)이 고농도로 p 도핑된다. 표면 근방의 고농도 p 타입 도핑 때문에, 페르미 준위는 가전자대의 상단 바로 위에 있다. 예컨대, 높은 레벨의 붕소 도핑의 경우, 페르미 준위와 가전자대의 상단 사이의 갭은 대략 0.05 eV 만큼 작을 수 있다. 도펀트 농도가 표면으로부터 멀어져 감소함에 따라, 페르미 준위와 가전자대의 상단 사이의 갭은 증가하며, 화살표(420)로 나타낸 바와 같이 전도대 및 가전자대를 표면으로부터 멀어지며 구부러지게 한다.
광자의 흡수에 의해 자유 전자가 생성될 때, 이 전자는 전도대 내에 있을 것이다. 전자는 처음에 광자 에너지와 밴드갭 사이의 차이와 대략 동일한 에너지로 생성된다. 실리콘에서, 과도한 에너지는 보통 빠르게 손실되고, 그리하여 전자는 전도대의 하단에 가까운 에너지에 빠르게 도달한다. 조명 표면에 가까이 전도대에서 아래쪽으로의 경사 때문에, 그 표면 근방에서 생성된 임의의 전자는 그 표면으로부터 멀리 빠르게 이동할 것이고, 조명 실리콘 표면 상이나 근방에 존재하는 임의의 결함에 재결합할 가능성이 낮다. 원자외선 광자가 조명 실리콘 표면의 수 nm 내에서 흡수될 가능성이 매우 높으므로, 표면 근방의 이 도펀트 프로파일에 의해 원자외선 파장에서 광전 음극의 높은 양자 효율이 가능하게 된다.
실리콘 전계 이미터로부터의 전계 방출은 널리 알려진 Fowler-Nordheim 터널링에 의해 설명될 수 있다. 이미터 팁에서의 국부적 전계는 인가된 전기장과 비교하여 전계 강화 요인에 의해 강화된다. 외부 전기장이 반도체 내로 관통함에 따라, 표면 근방 영역에서의 캐리어 농도가 변화하고, 전도대(404)와 가전자대(403) 모두가 참조 번호 422로 나타낸 바와 같이 이미터 표면에서 구부러진다.
전도대가 전도대(404)의 하단을 페르미 레벨(402) 아래에 있게 하기에 충분한 에너지에 의해 구부러지면, 423에 도시된 바와 같이 전자가 딥(dip)에서 포집된다. 가장 높은 포집 충전 레벨은 페르미 준위(402)와 일치하고, 이는 반도체의 대부분에 걸쳐 일정하게 유지된다. 외부 전계는 전자가 광전 음극 표면(412)를 향해 이동할 때에 전자를 가속시키고 전자가 높은 탈출 확률을 갖도록 충분한 에너지를 가지면서 표면(412)에 도달하게 한다.
107 V/cm와 같은 높은 정전기 바이어스 전계의 경우, p 타입 필드 이미터의 전도대는 표면에서 악화될 것이며, 페르미 준위(402)가 에너지 갭의 중간에 놓이는 공핍 영역이 p 형 내부와 n 형 표면 사이에 형성된다. 이는 역방향 바이어스 p-n 접합의 경우와 유사하게 그러한 영역에서 전자 및 홀의 최소 농도를 초래한다.
실리콘에 기반한 종래 기술의 광전 음극에는 실리콘 표면 상에 얇은 산화물층이 있을 것이다. 이 산화물은, 약 2 nm 두께만이더라도, 탈출하려고 시도하는 임의의 전자들에 대해 상당한 배리어를 나타낸다. 실리콘 이산화물의 밴드갭은 대략 8 eV이다. 이러한 큰 밴드갭은, 실리콘 내의 전도대보다 수 eV 더 높은, 전도대의 국부적 피크를 일으킨다. 광전 음극 상의 붕소층은 산소 또는 수분이 실리콘 표면에 도달하는 것을 막고 산화물층의 성장을 방지하며, 따라서 효율적인 광전 음극을 가능하게 한다.
도 6a 내지 도 6c는 특정 변형예에 따른 다양한 센서 구조를 도시한 단순화된 단면도들이며, 각각의 센서 실시예는 상기 기재한 실시예 중의 적어도 하나에 따른 발명의 광전 음극 구조를 포함하고, 그에 의해 예컨대 반도체 검사 시스템에서 이용될 수 있는 우수한 저조도 감지 능력을 갖는 센서를 제공한다. 도 6a 내지 도 6c에 도시된 단순화된 센서 구조는 EBCCD형 센서에 따른 것이지만, 도시된 센서 구조는 다른 센서 구조(예컨대, 영상 증폭기 및 광전자 증배기)에도 적용 가능하다는 것을 이해해야 한다.
도 6a는 본 발명의 제1 센서 실시예에 따른 센서(200A)를 단면도로 예시한다. 센서(200A)는 일반적으로, 전술한 실리콘 광전 음극(100), 검출 디바이스(210)(예컨대, CCD 또는 CMOS 이미징 센서), 및 검출 디바이스(210)의 검출 표면(212)이 중간 갭 영역(206)에 의해 광전 음극(100)의 낮은 붕소층(110)으로부터 분리되도록 광전 음극(100)과 검출 디바이스(210) 사이에 동작 가능하게 연결된 하우징(202A)을 포함한다. 광전 음극(100)은 센서(200A)의 수광 표면(203A)에 인접하게 배치되고, 조명 표면(102)이 검출 디바이스(210)를 등지도록 배치되며, 이에 의해 광전 음극(100)을 방사선(예컨대, 광자(P))을 받도록 그리고 중간 갭 영역(206)에 걸쳐 검출 디바이스(210)로 광전자(PE)를 방출하도록 배향시킨다. 도 1을 참조하여 상기 기재한 바와 같이, 광전 음극(100)은 (예컨대, 단결정질)실리콘 기판(101)의 출력(제2) 표면(103) 상에 일체로 형성된 이미터 돌출부(104), 및 출력 표면(103) 상에 배치된 붕소(제1)층을 갖는 것을 특징으로 한다. 대부분의 CCD 및 CMOS 이미징 센서 디바이스와 유사하게, 검출 디바이스(210)는 광전자(PE)를 검출하기 위한 감지 구조 및 검출된 광전자에 응답하여 (예컨대, 하나 이상의 출력 핀(217)에 의해) 전기 신호(S)를 발생시키기 위한 회로를 포함한다.
예시된 실시예의 양태에 따르면, 광전 음극(100)은, 하우징(202A)의 측벽 및 다른 부분과 함께 내부가 비워진(즉, 갭 영역(206)이 본질적으로 진공으로 채워짐) 엔벨로프를 형성하는 비전도성 또는 고저항의 유리 또는 세라믹 윈도우(204A)에 본딩되거나 아니면 달리 밀폐식으로 밀봉된다. 하나의 특정 실시예에서, 윈도우(204A)와 광전 음극(100) 사이의 결합은 광전 음극(100)의 에지 둘레에 배치된 실리콘 이산화물에 의해 형성된다. 일부 실시예에서, 광전 음극(100)의 실리콘 기판(101)은 수십 마이크론 내지 수백 마이크론 두께일 수 있다. 이러한 두께는 광전 음극의 상부에 어떠한 윈도우 없이 외측으로부터 대기압의 힘을 견딜 수 있을 정도로 충분히 강하다. 윈도우(204A)를 형성하는데 사용하기 적합한 재료는 용융 실리카, 석영, 알루미나(사파이어), 마그네슘 플로라이드 및 칼슘 플로라이드를 포함한다.
제1 센서 실시예의 다른 양태에 따르면, 센서(200)는, 적합한 전압 공급원(220)이 센서(200A)에 동작 가능하게 연결될 때, 광전 음극으로부터 방출된 전자(112)를 갭 영역(206)으로 검출 디바이스(210)를 향해 가속시키는 역할을 하는 전기장이 광전 음극(100)과 검출 디바이스(210) 사이에 발생되도록, 광전 음극(100) 및 검출 디바이스(210) 상에 또는 이에 인접하게 동작 가능하게 배치되어 있는 전도성 구조(예컨대, 도 4d 및 도 4e를 참조하여 전술한 그리드 구조와 유사함)를 포함한다. 일부 실시예에서, 도 4d 및 도 4e를 참조하여 전술한 바와 같이, 광전 음극(100)의 출력 표면(103)은 제2 전압 공급원(도시되지 않음)에 의해 조명 표면(102)에 대해 양의 전위로 유지된다. 방사선(광자)(110)이 흡수될 때 전자가 광전 음극(100)에 의해 방출되고, 갭 영역(206)으로 방출된 광전자는 검출 디바이스(210)를 향해 가속되는데, 그 이유는 광전 음극(100)이 전압 공급원(220)에 의해 검출 디바이스(210)에 비해 음의 전위로 유지되기 때문이다. 바람직한 실시예에서, 전압 공급원(220)에 의해 발생된 전위차는 대략 100 V 내지 대략 1500 V의 범위에 있다.
도 6b는 광전 음극(100D), (제2) 실리콘 기판(211C) 상에 형성된 검출 디바이스(210B)(예컨대, CCD 또는 CMOS 이미징 센서), 및 광전 음극(100B)을 검출 디바이스(210B)로부터 고정 간격으로 유지하는 하우징(202)을 포함하는 제2 센서 실시예에 따른 센서(200B)를 도시한다. 도 4c를 참조하여 전술한 바와 같이, 광전 음극(100D)은, 실리콘 기판(101)의 조명(제1) 표면(102) 바로 위에 배치된 제2 붕소층(제3층)(106), 및 제2 붕소층(110-2) 상에 배치된 반사 방지 재료(제4)층(112)을 포함하는 것을 특징으로 한다. 이 실시예에서, 하우징(202B)은 광전 음극(100) 위에 배치된 윈도우를 포함하지 않고, 그리하여 센서(200B)의 수광 표면(203B)은 반사 방지 재료(제4)층(112)의 외측(상부) 표면에 의해 형성된다. 따라서 센서(200B)는 윈도우에 의한 흡수 또는 반사로 인한 손실이 없기 때문에 윈도우를 구비한 센서보다 더 민감하다는 장점을 갖는다(즉, 더 적은 양의 광을 검출할 수 있음). 그리하여, 센서(200B)는 근적외선 파장에서 X선 파장까지 비교적 높은 감도를 나타낸다.
도 6c는 광전 음극(100) 및 도 6a을 참조하여 전술한 바와 유사한 방식으로 하우징(202C)에 고정되는 (제2) 실리콘 기판(211C) 상에 형성된 실리콘계 검출 디바이스(210C)(예컨대, CCD 또는 CMOS 이미징 센서)를 포함하는 제3 센서 실시예에 따른 센서(200C)를 도시한다.
제3 센서 실시예의 양태에 따르면, 하우징(202C)은 광전 음극(100) 위에 배치되는 상부 윈도우 부분(204C)을 포함하고, 센서(200C)에 의한 광자 포획을 개선하기 위하여 윈도우(204C) 상에 반사 방지 재료층(207C)이 형성된다. 변형예에서, 추가의 반사 방지 재료층(도시되지 않음)이 광전 음극(100)과 윈도우(204C) 사이에 배치된다(즉, 광전 음극(100)은 예컨대 도 4c를 참조하여 전술한 광전 음극(100D을 사용하여 구현됨).
제3 센서 실시예의 다른 양태에 따르면, 이미징 센서(210C)에 의해 광전 음극(100)으로부터 방출되는 전자의 효율적인 흡수를 가능하게 하도록 광전 음극(100)을 참조하여 전술한 기술을 사용하여 (제3) 붕소 코팅층(214C)이 이미징 센서(210C)의 검출(상부) 표면(212) 바로 위에 형성된다. 바람직한 실시예에서, 광전 음극(100)과 이미징 센서(120) 사이의 갭 간격(G)은 대략 100 ㎛ 와 대략 1 mm 사이이다. 붕소 코팅층(214C)이 저에너지 전자에 대한 이미징 센서(210C)의 효율을 개선하기 때문에, 종래 기술의 디바이스에서의 통상적인 것보다 더 낮은 가속 전압 및 더 작은 갭이 사용될 수 있다. 더 낮은 가속 전압 및 더 작은 갭의 이점은, 센서의 공간 해상도가 개선되고 응답 시간이 감소된다는 것이다(즉, 최대 동작 주파수가 증가됨). 실리콘 광전 음극 내의 광전자의 열중성화는 또한 이미징 센서의 공간 해상도를 개선한다.
본 발명의 다른 실시예에서, 웨이퍼, 레티클, 또는 포토마스크 검사 시스템은, 광(광자)을 샘플/웨이퍼로 전달하기 위한 조명원(예컨대, 레이저 시스템), 샘플/웨이퍼를 통과하거나 반사되는 광자를 검출하도록 전술한 임의의 발명의 광전 음극을 이용하는 센서(예컨대, 광전자 증배기, 영상 증폭기 또는 EBCCD), 및 조명원으로부터 샘플(웨이퍼, 레티클 또는 포토마스크)로 그리고 샘플로부터 센서로 광/광자를 안내하기 위한 관련 광학 시스템을 포함한다. 이들 실시예의 예가 도 6 내지 도 10에 도시되어 있다.
도 7은 암시야 및 명시야 검사 모드를 갖는 검사 시스템(300A)의 주요 구성요소들을 도시한다. 시스템(300A)에 의해 이용되는 광학계는 고개구율 대면적 시야 대물 렌즈(128), 배율을 설정하거나 조정하기 위한 튜브 렌즈(139), 및 전술한 임의의 실시예에 따라 구성된 광전 음극을 통합한 검출기(200)를 포함한다. 암시야 모드에서 동작할 때, 검출기(200)는 도 6a 내지 도 6c 중 임의의 도면에 도시된 바와 유사한 EBCCD 또는 영상 증폭기 구성의 발명의 광전 음극을 통합한다. 이 검사 시스템의 다른 양태에 대한 더 많은 세부사항은 미국 특허 제7,345,825호에서 찾아볼 수 있으며, 상기 특허는 참고로 그 전체가 본 명세서에 포함된다.
도 8a 내지 도 8d는 본 발명의 다른 예시적인 실시예에 따른 발명의 광전 음극을 통합한 암시야 검사 시스템의 양태를 예시한다. 도 8a에서, 검사 시스템(300B-1)은 광(14)에 의해 라인(18)을 조명하며, 광(14)은 렌즈 또는 미러(12)를 포함한 광학계(11)를 통해 검사되고 있는 웨이퍼 또는 포토마스크(샘플)의 표면(20)으로 통과된다. 집광 광학계(21)는 그 라인으로부터 산란된 광을 22a 및 22b와 같은 렌즈 및/또는 미러를 사용하여 센서(200)로 지향시킨다. 집광 광학계의 광축(28)은 라인(18)의 조명 평면 내에 있지 않다. 일부 실시예에서, 축(28)은 라인(18)에 대략 수직이다. 센서(200)는 예컨대 도 6a, 도 6b, 및 도 6c 중의 임의의 도면에 예시된 실시예에 따른 발명의 광전 음극을 통합한 선형 어레이 센서와 같은 어레이 센서이다. 도 8b, 도 8c 및 도 8d는, 도 8a에 도시된 바와 같은 라인 조명과 함께 발명의 광전 음극을 갖는 검출기(200)를 통합한 다수의 암시야 집광 시스템(각각, 300B-2, 300B-3, 및 300B-4)의 대안의 구성들을 예시한다. 이들 검사 시스템의 더 많은 세부사항은 미국 특허 제7,525,649호에서 찾아볼 수 있으며, 이 특허는 참고로 그 전체가 본 명세서에 포함된다. 참고로 그 전체가 본 명세서에 또한 포함되는 미국 특허 제6,608,676호도, 패터닝되지 않은 또는 패터닝된 웨이퍼의 검사에 적합한 라인 조명 시스템에 대해 설명하고 있다.
도 9는 본 발명의 다른 예시적인 실시예에 따른 발명의 광전 음극을 통합한, 패터닝되지 않은 웨이퍼 검사 시스템(300C)을 도시한다. 레이저(1014)로부터의 광은 편광 광학계(1016), 빔 형성 광학계(1020) 및 1022와 1024와 같은 반사 미러(turing mirror)에 의해 웨이퍼(1012)로 향한다. 웨이퍼로부터 산란된 광은 1038 및 1032와 같은 미러 및 렌즈에 의해 집광되고, 전술한 임의의 실시예에 따라 구성된 광전 음극을 통합한 검출기(200-1 및 200-2)에 보내진다. 일부 실시예에서, 검출기(200-1 및 200-2)는 발명의 광전 음극을 통합한 광전자 증배관을 포함한다. 패터닝되지 않은 웨이퍼 검사 시스템에 대한 보다 많은 세부사항은 미국 특허 제6,271,916호에서 찾아볼 수 있으며, 이 특허는 참고로 그 전체가 본 명세서에에 포함된다.
도 10은 본 발명의 다른 변형예에 따른 투광 조명(flood-illumination) 웨이퍼 검사 시스템(300D)을 도시한다. 웨이퍼(샘플)의 영역이 축외(off-axis) 광원에 의해 조명된다. 웨이퍼로부터 산란된 광이 집광 대물 렌즈에 의해 집광되고, 하나 이상의 개구, 스플리터 및 편광자를 통과한 다음, 전술한 임의의 실시예에 따라 구성된 광전 음극을 통합한 하나 이상의 이미징 센서(200-1 및 200-2)로 향한다. 일부 실시예에서, 이미징 센서(200-1 및 200-2)는 발명의 광전 음극을 통합한 EBCCD 또는 영상 증폭기를 포함한다. 이 검사 시스템의 더 많은 세부사항은, Romanovsky 등의 발명의 명칭이 "Wafer Inspection"인 공동 소유 및 공동 계류중인 미국 특허 출원 제13/544,954호(제2013/0016346호로서 공개됨)에서 찾아볼 수 있으며, 이는 그 전체가 참고로 본 명세서에 포함된다. 이들 검사 시스템 실시예에서 웨이퍼는 바람직하게는 검사 동안 연속적으로 이동한다. 본 발명의 이 실시예에서 사용되는 이미징 센서는, 발명의 명칭이 "Electron-Bombarded Charge-Coupled Device And Inspection Systems Using EBCCD Detectors"인 공동 소유 및 공동 계류중인 미국 특허 출원 제13/710,315호(제2013/0148112호로서 공개됨), 및 발명의 명칭이 "Method and apparatus for high-speed acquisition of moving images using pulsed illumination"인 공동 소유 및 공동 계류중인 미국 특허 출원 제14/096,911호(제2014/0158864호로서 공개됨)에 설명된 임의의 기술을 유리하게 통합할 수 있으며, 이들 출원은 그 전체가 참고로 본 명세서에 포함된다.
도 11은 본 발명의 다른 변형예에 따른 웨이퍼 검사 시스템(300E)을 도시한다. 검사 시스템(300E)은 조명 광학 시스템에 의해 사선 조명 및 실질적으로 법선 조명을 제공하는 조명 서브시스템(110E)을 포함하며, 조명 광학 시스템은 산란된 광을 집광하고 다양한 개구 및 편광 빔 스플리터를 통해 그 광을 전술한 임의의 실시예에 따른 발명의 광전 음극을 통합한 다수의 센서(200-1 내지 200-5)로 지향시킨다. 웨이퍼 검사 시스템(300E) 및 본 명세서에 개시된 광전 음극을 통합한 검출기를 유리하게 사용할 수 있는 웨이퍼 검사 시스템의 다른 양태의 보다 많은 세부사항은 2011년 12월 7일자로 출원되었고 발명의 명칭이 "Wafer Inspection"인 Zhao 등의 미국 특허 출원 제13/822,281호에서 찾아볼 수 있으며, 이 출원은 참고로 본 명세서에 포함된다.
종래 기술의 영상 증폭기 및 EBCCD는 감도와 스펙트럼 대역폭 사이에 타협해야 한다. 기껏해야 좁은 범위의 파장에 대해서만 양호한 감도가 가능하다. 본 발명은 광전 음극으로서 실리콘의 사용을 가능하게 함으로써 보다 넓은 범위의 파장에 걸쳐 높은 감도를 가능하게 한다. 또한, 본 발명의 광전 음극의 높은 효율 및 높은 전류 방출 때문에, 영상 증폭기, 광전자 증배기 및 EBCCD는 일부 실시예에서 더 낮은 가속 전압으로 동작할 수 있으며, 이는 이어서 디바이스 수명을 개선하고 최대 동작 주파수 및/또는 공간 해상도를 증가시킨다.
종래 기술의 실리콘 광전 음극은 각각의 표면 상에 산화물층을 가지며, 이는 광전자의 탈출을 방해하고 그 결과 효율을 낮추게 된다. 실리콘의 출력 표면 상에 붕소층을 형성함으로써 전자가 보다 쉽게 탈출할 수 있게 하며 그 결과 더 높은 효율을 갖는다. 표면 상의 전계 이미터 어레이는 효율을 더 향상시킨다.
붕소 코팅된 CCD 또는 CMOS 이미징 센서와 함께 본 발명의 광전 음극을 결합한 이미징 센서는, 붕소 코팅된 CCD의 증가된 감도와 함께 광전 음극의 보다 높은 양자 효율을 나타낸다.
본 발명의 광전 음극을 갖는 검출기를 통합한 암시야 검사 시스템은 높은 효율, 매우 낮은 노이즈 레벨 및 고속 동작의 조합을 가지며, 이는 종래의 이미지 및 광 센서로는 달성할 수 없는 것이다.
본 발명은 특정 실시예에 관련하여 설명되었지만, 본 발명의 신규한 특징은 다른 실시예에도 적용 가능하며, 이들 전부는 본 발명의 범위 내에 속하도록 의도된다는 것이 당해 기술 분야에서의 숙련자에게 명백할 것이다.

Claims (27)

  1. 광전 음극으로서,
    양 측의(opposing) 제1 표면 및 제2 표면을 갖고 복수 개의 일체형 전계 이미터 돌출부를 포함하는 실리콘 기판으로서, 각각의 상기 전계 이미터 돌출부는 실리콘 기판에 일체형으로 연결되고 상기 제2 표면으로부터 팁 부분까지 연장되는 고정부를 갖는 것인 실리콘 기판, 및
    적어도 각각의 상기 전계 이미터 돌출부의 팁 부분 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층
    을 포함하는 광전 음극.
  2. 제1항에 있어서,
    상기 실리콘 기판은, 상기 광전 음극의 동작 중에, 각각의 상기 전계 이미터 돌출부가 역방향 바이어스 모드에서 전계 이미터로서 동작하도록 구성되는 도펀트를 더 포함하는 것인 광전 음극.
  3. 제1항에 있어서,
    상기 복수 개의 전계 이미터 돌출부는 상기 제2 표면 상에 2차원의 주기적인 패턴으로 배열되는 것인 광전 음극.
  4. 제1항에 있어서,
    상기 실질적으로 순수한 붕소층은 대략 1 nm 내지 5 nm 범위의 두께를 갖는 것인 광전 음극.
  5. 제1항에 있어서,
    각각의 상기 전계 이미터 돌출부는 피라미드형 구조를 포함하는 것인 광전 음극.
  6. 제1항에 있어서,
    각각의 상기 전계 이미터 돌출부는 둥근 원뿔형 구조 및 둥근 수염 형태의 구조 중 하나를 포함하는 것인 광전 음극.
  7. 제1항에 있어서,
    출력 표면 위에 배치되고 상기 복수 개의 전계 이미터 돌출부 중 적어도 하나의 팁 부분에 인접하게 위치 설정되며 상기 팁 부분으로부터 이격되어 있는 적어도 하나의 게이트 구조
    를 더 포함하는 광전 음극.
  8. 제1항에 있어서,
    상기 실리콘 기판의 제1 표면 바로 위에 배치된 실질적으로 순수한 제2 붕소층
    을 더 포함하는 광전 음극.
  9. 제8항에 있어서,
    상기 실질적으로 순수한 제2 붕소층 상에 배치된 반사 방지층
    을 더 포함하는 광전 음극.
  10. 제1항에 있어서,
    상기 실리콘 기판에 걸쳐 외부 전위차를 인가하도록 구성된 전도성 구조
    를 더 포함하는 광전 음극.
  11. 제4항에 있어서,
    상기 제1 표면은 상기 실리콘 기판의 p 도핑 영역 상에 전체적으로 배치되고, 상기 제2 표면 및 복수 개의 전계 이미터 돌출부는 상기 실리콘 기판의 n 도핑 영역 상에 전체적으로 배치되며,
    상기 p 도핑 영역 및 상기 n 도핑 영역은 적어도 100 볼트의 외부 전위차가 실리콘 기판에 걸쳐 인가될 때에 애벌런치 증배 조건(avalanche multiplication condition)에서 동작하는 p-i-n 포토다이오드를 형성하도록 구성되는 것인 광전 음극.
  12. 제1항에 있어서,
    상기 실리콘 기판은 상기 제1 표면으로부터 상기 제2 표면을 향하여 연장되는 p 타입 구배 확산 영역을 포함하여, 상기 p 타입 구배 확산 영역이 상기 제1 표면에서 멀리 떨어져 배치된 실리콘 기판의 부분에서보다 상기 제1 표면 근방에 배치된 실리콘 기판의 부분에서 더 높은 p 타입 도펀트 농도를 갖는 것인 광전 음극.
  13. 센서의 수광 표면으로 지향된 광자에 응답하여 전기 신호를 발생시키는 센서로서,
    상기 수광 표면에 인접하게 배치되고 상기 수광 표면을 통해 상기 광전 음극 내로 향하는 상기 광자에 응답하여 광전자를 방출하도록 구성되는 광전 음극으로서, 상기 광전 음극은,
    양 측의 제1 표면 및 제2 표면을 갖고 복수 개의 일체형 전계 이미터 돌출부를 포함하는 실리콘 기판으로서, 각각의 상기 전계 이미터 돌출부는 실리콘 기판에 일체형으로 연결되고 상기 제2 표면으로부터 팁 부분까지 연장되는 고정부를 갖는 것인 상기 실리콘 기판, 및
    적어도 각각의 상기 전계 이미터 돌출부의 팁 부분 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층
    을 포함하는 것인 상기 광전 음극;
    상기 광전 음극의 제2 표면과 마주하는 검출 표면을 갖는 검출 디바이스로서, 상기 광전 음극에 의해 방출된 상기 광전자를 검출하도록 구성되고, 상기 검출된 광전자에 응답하여 상기 전기 신호를 발생시키도록 구성되는 것인 상기 검출 디바이스; 및
    상기 검출 디바이스의 검출 표면이 중간 갭 영역에 의해 상기 광전 음극의 제2 층(110)으로부터 떨어져 있도록, 상기 광전 음극과 상기 검출 디바이스 사이에 동작 가능하게 연결된 하우징
    을 포함하는 센서.
  14. 제13항에 있어서,
    상기 실리콘 기판은, 상기 광전 음극의 동작 중에, 각각의 상기 전계 이미터 돌출부가 역방향 바이어스 모드에서 전계 이미터로서 동작하도록 구성되는 주입된 도펀트를 더 포함하는 것인 센서.
  15. 제14항에 있어서,
    상기 복수 개의 전계 이미터 돌출부는 상기 제2 표면 상에 2차원의 주기적인 패턴으로 배열되는 것인 센서.
  16. 제13항에 있어서,
    상기 실질적으로 순수한 붕소층은 대략 1nm 내지 5 nm 범위의 두께를 갖는 것인 센서.
  17. 제13항에 있어서,
    상기 센서는 영상 증폭기(image intensifier), EBCCD(electron-bombarded charge-coupled device) 및 광전자 증배기(photomultiplier) 중 하나를 포함하는 것인 센서.
  18. 제13항에 있어서,
    각각의 상기 전계 이미터 돌출부는 둥근 원뿔형 구조 및 둥근 수염 형태의 구조 중 하나를 포함하는 것인 센서.
  19. 제13항에 있어서,
    각각의 상기 전계 이미터 돌출부는 피라미드형 구조를 포함하는 것인 센서.
  20. 제13항에 있어서,
    전계 이미터 팁과 대략 동일한 높이에 배치된 적어도 하나의 게이트층
    을 더 포함하는 센서.
  21. 제13항에 있어서,
    상기 실리콘 기판의 제1 표면 바로 위에 배치된 실질적으로 순수한 제2 붕소층
    을 더 포함하는 센서.
  22. 제21항에 있어서,
    상기 실질적으로 순수한 제2 붕소층 바로 위에 배치된 반사 방지층
    을 더 포함하는 센서.
  23. 제22항에 있어서,
    상기 센서의 수광 표면은 반사 방지 재료의 외측 표면을 포함하는 것인 센서.
  24. 제13항에 있어서,
    상기 수광 표면은 윈도우의 제1 표면 상에 배치된 반사 방지 재료층을 포함하고, 상기 실리콘 기판은 상기 윈도우의 다른 측의(opposing) 제2 표면 상에 배치되는 것인 센서.
  25. 제13항에 있어서,
    상기 검출 디바이스는 제2 실리콘 기판을 포함하고, 상기 제2 실리콘 기판의 검출 표면 바로 위에 배치된 붕소층을 포함하는 것인 센서.
  26. 검사 시스템으로서,
    지향된 광자를 전달하도록 구성된 조명원;
    재지향된 광자를 검출하도록 구성된 센서; 및
    상기 지향된 광자를 상기 조명원으로부터 샘플로 안내하고 재지향된 광자를 상기 샘플로부터 상기 센서로 안내하도록 구성된 광학 시스템
    을 포함하고, 상기 센서는,
    상기 재지향된 광자에 응답하여 광전자를 방출하도록 구성된 광전 음극으로서,
    양 측의 제1 표면 및 제2 표면을 갖고 복수 개의 일체형 전계 이미터 돌출부를 포함하는 실리콘 기판으로서, 각각의 상기 전계 이미터 돌출부는 실리콘 기판에 일체형으로 연결되고 상기 제2 표면으로부터 팁 부분까지 연장되는 고정부를 갖는 것인 실리콘 기판, 및
    적어도 각각의 상기 전계 이미터 돌출부의 팁 부분 상에 밀폐식으로 배치된 실질적으로 순수한 붕소층
    을 포함하는 것인 광전 음극; 및
    상기 광전 음극의 제2 표면으로부터 갭에 의해 분리된 검출 표면을 갖는 검출 디바이스
    를 포함하고,
    상기 검출 디바이스는 상기 광전 음극에 의해 방출된 상기 광전자를 검출하도록 구성되고 상기 검출된 광전자에 응답하여 전기 신호를 발생시키도록 구성되는 것인 검사 시스템.
  27. 제26항에 있어서,
    상기 센서는 영상 증폭기(image intensifier), EBCCD(electron-bombarded charge-coupled device) 및 광전자 증배기(photomultiplier) 중 하나를 포함하는 것인 검사 시스템.
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