KR20170141606A - Semiconductor package and method for manufacturing the same - Google Patents

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Abstract

According to embodiments, a method of manufacturing a semiconductor package may include providing a package including a substrate, a semiconductor chip, and a molding film, wherein the substrate comprises a ground pattern exposed on one side thereof; and applying a solution containing metal particles and a conductive carbon material onto the molding film to form a shielding layer. The shielding layer may include metal particles and a conductive carbon material connected to at least one of the metal particles. The shielding layer may be extended to one side of the substrate and be electrically connected to the ground pattern. The reliability of the semiconductor package can be improved.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}[0001] Semiconductor package and method for manufacturing same [0002]

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 패키지의 차폐층 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a shielding layer of a semiconductor package and a manufacturing method thereof.

반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로, 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결한다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화되고 있다. 이에 따라, 반도체 패키지와 전자 다른 전자 소자 사이의 전자기장 간섭 현상이 발생할 수 있다. The semiconductor package is implemented in a form suitable for use in an electronic product. Typically, a semiconductor package mounts a semiconductor chip on a printed circuit board (PCB) and electrically connects them using bonding wires or bumps. With the development of the electronics industry, electronic components are becoming more sophisticated, faster, and smaller. As a result, an electromagnetic interference phenomenon may occur between the semiconductor package and another electronic device.

본 발명이 해결하고자 하는 과제는 향상된 신뢰성의 반도체 패키지를 제공하는 것에 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor package with improved reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

반도체 패키지 및 그 제조 방법이 제공된다. 본 발명의 실시예들에 따르면, 반도체 패키지 제조 방법은 접지 패턴을 포함하는 패키지를 제공하는 것; 및 상기 패키지의 상면 및 측면 상에 배치되며, 상기 접지 패턴과 전기적으로 연결되는 차폐층을 형성하는 것을 포함할 수 있다. 상기 차폐층은: 서로 연결된 금속 입자들, 상기 금속 입자들은 제1 입자들 및 상기 제1 입자들보다 더 큰 종횡비를 갖는 제2 입자들을 포함하고; 및 상기 금속 입자들 중 적어도 하나와 연결된 도전성 탄소 물질을 포함할 수 있다. A semiconductor package and a method of manufacturing the same are provided. According to embodiments of the present invention, a method of fabricating a semiconductor package includes providing a package including a ground pattern; And forming a shielding layer disposed on the upper and side surfaces of the package, the shielding layer being electrically connected to the grounding pattern. The shielding layer comprising: interconnected metal particles, the metal particles comprising first particles and second particles having a larger aspect ratio than the first particles; And a conductive carbon material connected to at least one of the metal particles.

본 발명의 실시예들에 따르면, 반도체 패키지 제조 방법은 기판, 반도체칩, 및 몰딩막을 포함하는 패키지를 제공하는 것, 상기 기판은 그 일면 상에 노출된 접지 패턴을 포함하고; 및 금속 입자들 및 도전성 탄소 물질을 포함하는 용액을 상기 몰딩막 상에 도포하여, 차폐층을 형성하는 것을 포함할 수 있다. 상기 차폐층은 금속 입자들 및 상기 금속 입자들 중 적어도 하나와 연결되는 도전성 탄소 물질을 포함할 수 있다. 상기 차폐층은 상기 기판의 상기 일면 상으로 연장되어 상기 접지 패턴과 전기적으로 연결될 수 있다. According to embodiments of the present invention, a method of manufacturing a semiconductor package includes providing a substrate, a semiconductor chip, and a package including a molding film, the substrate including a ground pattern exposed on one surface thereof; And applying a solution containing metal particles and a conductive carbon material onto the molding film to form a shielding layer. The shielding layer may include metal particles and a conductive carbon material that is connected to at least one of the metal particles. The shield layer may extend on one side of the substrate and be electrically connected to the ground pattern.

본 발명의 실시예들에 따르면, 반도체 패키지는 접지 구조체를 포함하는 기판, 상기 접지 구조체는 상기 기판의 일면 상으로 노출되고; 상기 기판 상의 반도체칩; 상기 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막; 및 상기 몰딩막 및 상기 기판의 상기 일면 상에 제공되고, 상기 접지 구조체와 접촉하는 차폐층을 포함할 수 있다. 상기 차폐층은: 서로 연결된 금속 입자들; 및 상기 금속 입자들 중 적어도 하나와 연결되는 도전성 탄소 물질을 포함할 수 있다. According to embodiments of the present invention, a semiconductor package includes a substrate including a ground structure, wherein the ground structure is exposed on one side of the substrate; A semiconductor chip on the substrate; A molding film provided on the substrate and covering the semiconductor chip; And a shielding layer provided on the molding film and the one surface of the substrate, the shielding layer being in contact with the grounding structure. The shield layer comprising: metal particles connected to each other; And a conductive carbon material connected to at least one of the metal particles.

본 발명에 따르면, 차폐층은 반도체 패키지의 전자기 간섭(EMI; Electromagnetic Interference)을 방지할 수 있다. 금속 입자들은 서로 연결될 수 있다. 도전성 탄소 물질은 금속 입자들과 물리적 및 전기적으로 연결될 수 있다. 이에 따라, 차폐층의 저항이 감소될 수 있다. 차폐층의 저항이 감소할수록, 차폐층의 전자기장 간섭 차폐 특성이 향상될 수 있다.According to the present invention, the shielding layer can prevent electromagnetic interference (EMI) of the semiconductor package. The metal particles can be connected to each other. The conductive carbon material may be physically and electrically connected to the metal particles. Thus, the resistance of the shielding layer can be reduced. As the resistance of the shielding layer decreases, the electromagnetic interference shielding property of the shielding layer can be improved.

실시예들에 따르면, 시인성을 갖는 표지가 반도체 패키지 상에 용이하게 형성될 수 있다. According to the embodiments, a mark having a visibility can be easily formed on the semiconductor package.

도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시하였다.
도 1d는 실시예에 따른 차폐층의 상부면을 확대 도시한 평면도이다.
도 1e는 도 1b의 Ⅳ영역을 확대 도시한 단면도이다.
도 2a 내지 도 2c는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 2d는 도 2c의 Ⅲ'영역을 확대 도시하였다.
도 3a은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 3b는 및 도 3c는 실시예들에 따른 반도체 패키지의 표지의 형성과정을 도시한 도면들이다.
도 3d는 실시예들에 따른 반도체 패키지의 표지의 형성 과정을 도시한 단면도이다.
도 4a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4b는 도 4a의 Ⅲ''영역을 확대 도시하였다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 10은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 1A is a plan view showing a semiconductor package according to embodiments.
Fig. 1B is a section cut along the line I-II in Fig. 1A.
FIG. 1C is an enlarged view of the region III of FIG. 1B.
FIG. 1D is an enlarged plan view of an upper surface of a shielding layer according to an embodiment. FIG.
1E is an enlarged cross-sectional view of the region IV of Fig. 1B.
2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to embodiments.
2D is an enlarged view of the region III 'of FIG. 2C.
3A is a cross-sectional view showing a semiconductor package according to embodiments.
FIG. 3B and FIG. 3C are views illustrating a process of forming a cover of the semiconductor package according to the embodiments.
FIG. 3D is a cross-sectional view illustrating the process of forming the mark of the semiconductor package according to the embodiments.
4A is a cross-sectional view illustrating a semiconductor package according to embodiments.
4B is an enlarged view of the region III '' of FIG. 4A.
5 is a cross-sectional view illustrating a semiconductor package according to embodiments.
6 is a cross-sectional view showing a semiconductor package according to the embodiments.
7 is a cross-sectional view showing a semiconductor package according to the embodiments.
8 is a cross-sectional view showing a semiconductor package according to the embodiments.
9 is a cross-sectional view showing a semiconductor package according to the embodiments.
10 is a cross-sectional view showing a semiconductor package according to the embodiments.

본 발명의 실시예들에 따른 반도체 패키지 및 그 제조 방법을 설명한다. A semiconductor package and a manufacturing method thereof according to embodiments of the present invention will be described.

도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 1A is a plan view showing a semiconductor package according to embodiments. Fig. 1B is a section cut along the line I-II in Fig. 1A.

도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 기판(100)은 인쇄회로기판(PCB), 실리콘 기판, 재배선 기판, 또는 플렉서블 기판일 수 있다. 기판(100)은 절연층(130), 접지 구조체(110. 111. 112), 신호 구조체(120, 121, 122), 및 단자들(131, 132)을 포함할 수 있다. 접지 구조체(110. 111. 112)는 접지 패턴(110), 상부 접지 비아(111), 및 하부 접지 비아(112)를 포함할 수 있다. 신호 구조체(120, 121, 122)는 신호 패턴(120), 상부 신호 비아(121), 및 하부 신호 비아(122)를 포함할 수 있다. 단자들(131, 132)이 절연층(130)의 하면 상에 배치될 수 있다. 단자들(131, 132)은 전도성 물질을 포함하며, 솔더볼들의 형상을 가질 수 있다. 단자들(131, 132)은 접지 단자(131) 및 신호 단자(132)를 포함할 수 있다. 접지 단자(131)는 신호 단자(132)와 절연될 수 있다.1A and 1B, a semiconductor package 1 may include a substrate 100, a semiconductor chip 200, a molding film 300, and a shielding layer 400. The substrate 100 may be a printed circuit board (PCB), a silicon substrate, a rewiring substrate, or a flexible substrate. The substrate 100 may include an insulating layer 130, a ground structure 110. 111. 112, signal structures 120, 121 and 122, and terminals 131 and 132. The ground structure 110. 111. 112 may include a ground pattern 110, an upper ground via 111, and a lower ground via 112. The signal structures 120, 121, 122 may include a signal pattern 120, upper signal vias 121, and lower signal vias 122. Terminals 131 and 132 may be disposed on the lower surface of the insulating layer 130. Terminals 131 and 132 include conductive material and may have the shape of solder balls. The terminals 131 and 132 may include a ground terminal 131 and a signal terminal 132. The ground terminal 131 can be insulated from the signal terminal 132. [

도시되지는 않았으나, 절연층(130)은 복수의 층들을 포함할 수 있다. 접지 패턴(110)은 절연층(130) 내에 제공될 수 있다. 접지 패턴(110)은 금속과 같은 도전 물질을 포함할 수 있다. 평면적 관점에서 접지 패턴(110)은 기판(100)의 엣지 부분에 배치될 수 있다. 접지 패턴(110)은 기판(100)의 측면(100c) 상에 노출될 수 있다. 하부 접지 비아(112)가 절연층(130) 내에서 접지 패턴(110) 및 접지 단자(131) 사이에 개재될 수 있다. 접지 패턴(110)은 하부 접지 비아(112)를 통해 접지 단자(131)와 접속할 수 있다. 본 명세서에서 연결된다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 상부 접지 비아(111)가 접지 패턴(110)상에 제공되며, 접지 패턴(110)과 접속할 수 있다. 상부 접지 비아(111)는 하부 접지 비아(112)과 수직 방향으로 정렬되지 않을 수 있다. 여기에서, 수직 방향은 기판(100)의 상면과 수직한 방향을 지시할 수 있다. 하부 접지 비아(112), 접지 패턴(110), 및 상부 접지 비아(111)의 개수는 도시된 바에 제한되지 않을 수 있다. Although not shown, the insulating layer 130 may include a plurality of layers. The ground pattern 110 may be provided in the insulating layer 130. The ground pattern 110 may comprise a conductive material such as a metal. From a plan viewpoint, the ground pattern 110 may be disposed at an edge portion of the substrate 100. The ground pattern 110 may be exposed on the side surface 100c of the substrate 100. [ The lower ground vias 112 may be interposed between the ground pattern 110 and the ground terminal 131 in the insulating layer 130. The ground pattern 110 may be connected to the ground terminal 131 via the lower ground via 112. Connected herein includes direct connections / connections or indirect connections / connections through other conductive components. An upper ground via 111 is provided on the ground pattern 110 and can be connected to the ground pattern 110. The upper ground vias 111 may not be vertically aligned with the lower ground vias 112. Here, the vertical direction may indicate a direction perpendicular to the upper surface of the substrate 100. The number of bottom ground vias 112, ground pattern 110, and top ground vias 111 may not be limited to those shown.

신호 패턴(120)은 평면적 관점에서 기판(100)의 센터 부분에 배치될 수 있다. 신호 패턴(120)은 기판(100)의 측면(100c)과 이격될 수 있다. 신호 패턴(120)은 금속과 같은 도전 물질을 포함할 수 있다. 신호 패턴(120)은 접지 패턴(110)과 절연될 수 있다. 신호 패턴(120)은 하부 신호 비아(122)를 통해 신호 단자(132)와 접속할 수 있다. The signal pattern 120 may be disposed in the center portion of the substrate 100 in plan view. The signal pattern 120 may be spaced apart from the side surface 100c of the substrate 100. [ The signal pattern 120 may comprise a conductive material such as a metal. The signal pattern 120 may be insulated from the ground pattern 110. The signal pattern 120 may be connected to the signal terminal 132 via the lower signal via 122.

반도체칩(200)이 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 그 하면 상에 집적회로층(250)을 포함할 수 있다. 인터포저들(210, 220)이 기판(100) 및 반도체칩(200) 사이에 제공될 수 있다. 인터포저들(210, 220)은 금속과 같은 전도성 물질을 포함하며, 솔더볼들, 범프들, 또는 필라들의 형상을 가질 수 있다. 인터포저들(210, 220)은 접지 인터포저(210) 및 신호 인터포저(220)를 포함할 수 있다. 접지 인터포저(210)는 상부 접지 비아(111)와 접속할 수 있다. 반도체칩(200)의 집적회로층(250)은 접지 인터포저(210), 상부 접지 비아(111), 접지 패턴(110), 하부 접지 비아(112), 및 접지 단자(131)를 통해 접지될 수 있다. 신호 인터포저(220)는 상부 신호 비아(121)와 접속할 수 있다. 반도체칩(200)의 동작 시, 집적회로층(250)에서 발생하는 전기적 신호는 신호 인터포저(220), 상부 신호 비아(121), 신호 패턴(120), 하부 신호 비아(122), 및 신호 단자(132)를 통해 외부로 전달될 수 있다. 마찬가지로, 외부의 전기적 신호는 신호 패턴(120)을 통해 집적회로층(250)으로 전송될 수 있다. 다른 예로, 인터포저들(210, 220)은 기판(100)의 상면 상에 제공된 본딩 와이어들을 포함하며, 기판(100)과 전기적으로 연결될 수 있다. The semiconductor chip 200 may be mounted on the upper surface of the substrate 100. The semiconductor chip 200 may include an integrated circuit layer 250 on its lower surface. Interposers 210 and 220 may be provided between the substrate 100 and the semiconductor chip 200. Interposers 210 and 220 include a conductive material such as a metal and may have the shape of solder balls, bumps, or pillars. The interposers 210 and 220 may include a ground interposer 210 and a signal interposer 220. The ground interposer 210 can be connected to the upper ground via 111. The integrated circuit layer 250 of the semiconductor chip 200 is grounded through the ground interposer 210, the upper ground via 111, the ground pattern 110, the lower ground via 112, and the ground terminal 131 . The signal interposer 220 can be connected to the upper signal via 121. The electrical signal generated in the integrated circuit layer 250 during operation of the semiconductor chip 200 is transferred to the signal interposer 220, the upper signal via 121, the signal pattern 120, the lower signal via 122, And can be transmitted to the outside through the terminal 132. Likewise, external electrical signals may be transmitted to the integrated circuit layer 250 through the signal pattern 120. As another example, the interposers 210 and 220 may include bonding wires provided on the upper surface of the substrate 100 and may be electrically connected to the substrate 100.

몰딩막(300)은 기판(100) 상에 제공되며, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 기판(100) 및 반도체칩(200) 사이의 갭에 더 제공될 수 있다. 이와 달리, 기판(100) 및 반도체칩(200) 사이의 갭에 언더필막(미도시)이 더 개재될 수 있다. 몰딩막(300)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 일 예로, 친수성 작용기가 몰딩막(300)의 상면 및 측면 상에 제공될 수 있다. 리세스(350)가 몰딩막(300)의 상면 상에 제공될 수 있다. 도시된 바와 달리, 리세스(350)는 몰딩막(300)의 측면 상에 제공될 수 있다. The molding film 300 is provided on the substrate 100 and can cover the semiconductor chip 200. [ The molding film 300 may be further provided in the gap between the substrate 100 and the semiconductor chip 200. [ Alternatively, an underfill film (not shown) may be further interposed in the gap between the substrate 100 and the semiconductor chip 200. The molding film 300 may include an insulating polymer material such as an epoxy molding compound. In one example, a hydrophilic functional group may be provided on the upper surface and the side surface of the molding film 300. A recess 350 may be provided on the upper surface of the molding film 300. The recess 350 may be provided on the side of the molding film 300. [

차폐(shield)층(400)이 몰딩막(300)의 상면, 몰딩막(300)의 측면, 및 기판(100)의 측면(100c) 상에 제공될 수 있다. 차폐층(400)은 몰딩막(300)을 둘러쌀 수 있다. 차폐층(400)은 도전성을 가져, 반도체 패키지(1)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 전자기 간섭이란 전기적 요소로부터 방사 또는 전도되는 전자기파가 다른 전기적 요소의 수신/송신 기능에 장애를 유발시키는 것을 의미한다. 실시예들에 따르면, 반도체 패키지(1)는 차폐층(400)을 포함하여, 반도체 패키지(1)가 다른 전자 소자(예를 들어, 송신기 또는 수신기)의 동작을 방해하지 않을 수 있다. 차폐층(400)은 반도체칩(200)의 집적회로층(250), 인터포저들(210, 220), 또는 기판(100)에서 발생하는 전자기파(600)를 흡수할 수 있다. 접지 패턴(110)이 기판(100)의 측면(100c) 상에 노출되어, 차폐층(400)이 접지 패턴(110)과 전기적으로 연결될 수 있다. 차폐층(400)에 흡수된 전자기파(600)는 화살표로 도시한 바와 같이 접지 패턴(110) 및 접지 단자(131)를 통해 외부로 방출될 수 있다. 신호 패턴(120)은 기판(100)의 측면(100c) 상에 노출되지 않아, 차폐층(400)과 전기적으로 연결되지 않을 수 있다. 이하, 차폐층(400)에 대하여 보다 상세하게 설명한다. A shield layer 400 may be provided on the upper surface of the molding film 300, the side surface of the molding film 300, and the side surface 100c of the substrate 100. The shielding layer 400 may surround the molding film 300. The shielding layer 400 has conductivity, and can shield electromagnetic interference (EMI) of the semiconductor package 1. Electromagnetic interference means that electromagnetic waves that are radiated or conducted from an electrical element cause interference with the reception / transmission function of other electrical elements. According to embodiments, the semiconductor package 1 includes a shielding layer 400 so that the semiconductor package 1 may not interfere with the operation of other electronic components (e.g., a transmitter or a receiver). The shielding layer 400 may absorb the electromagnetic wave 600 generated in the integrated circuit layer 250, the interposers 210 and 220, or the substrate 100 of the semiconductor chip 200. The ground pattern 110 is exposed on the side surface 100c of the substrate 100 so that the shielding layer 400 can be electrically connected to the ground pattern 110. [ The electromagnetic wave 600 absorbed by the shielding layer 400 may be emitted to the outside through the grounding pattern 110 and the grounding terminal 131 as shown by the arrows. The signal pattern 120 is not exposed on the side surface 100c of the substrate 100 and may not be electrically connected to the shielding layer 400. [ Hereinafter, the shielding layer 400 will be described in more detail.

도 1c는 도 1b의 Ⅲ영역을 확대 도시하였다.FIG. 1C is an enlarged view of the region III of FIG. 1B.

도 1c를 도 1b와 함께 참조하면, 차폐층(400)은 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430)를 포함할 수 있다. 차폐층(400)은 금속 입자들(410) 및 도전성 탄소 물질(420)을 포함하여, 도전성을 가질 수 있다. 일 예로, 금속 입자들(410)은 은(Ag)을 포함할 수 있다. 다른 예로, 금속 입자들(410)은 금(Au), 구리(Cu), 니켈(Ni), 철(Fe), 알루미늄(Al), 또는 이들의 합금을 포함할 수 있다. 금속 입자들(410)이 서로 이격되면, 전자들이 금속 입자들(410) 사이를 느리게 이동하거나 이동하기 어려울 수 있다. 실시예들에 따르면, 금속 입자들(410)은 뭉쳐져, 서로 물리적으로 연결될 수 있다. 이에 따라, 전자들이 금속 입자들(410) 사이를 빠르게 이동하여, 차폐층(400)의 저항이 감소될 수 있다. 차폐층(400)의 저항이 감소할수록, 차폐층(400)에서 흡수된 전자기파가 외부로 빠르게 방출될 수 있다. 설명의 용이성을 위해, 금속 입자들(410) 사이에 경계면을 도시하였으나, 도 1b 및 도 1c에 도시된 바와 달리, 금속 입자들(410)은 서로 연결되어, 금속 입자들(410) 사이의 경계면이 구분되어 보이지 않을 수 있다. 금속 입자들(410)은 차폐층(400)의 40wt% 내지 60wt%일 수 있다. 차폐층(400)이 40wt%보다 적은 금속 입자들(410)을 포함되면, 차폐층(400)은 반도체 패키지(1)의 전자기 간섭을 충분히 방지하지 못할 수 있다. 차폐층(400)이 60wt%보다 많은 금속 입자들(410)을 포함하면, 차폐층(400)의 무게 또는 제조 비용이 증가될 수 있다. Referring to FIG. 1C and FIG. 1B, the shielding layer 400 may include metal particles 410, a conductive carbon material 420, and a polymer 430. The shielding layer 400 may include metal particles 410 and conductive carbon material 420, and may have conductivity. In one example, the metal particles 410 may comprise silver (Ag). As another example, the metal particles 410 may include gold (Au), copper (Cu), nickel (Ni), iron (Fe), aluminum (Al) When the metal particles 410 are separated from each other, electrons may be difficult to move or move slowly between the metal particles 410. According to embodiments, the metal particles 410 may be aggregated and physically connected to one another. Accordingly, the electrons move rapidly between the metal particles 410, so that the resistance of the shielding layer 400 can be reduced. As the resistance of the shielding layer 400 decreases, the electromagnetic waves absorbed in the shielding layer 400 can be rapidly emitted to the outside. 1B and 1C, the metal particles 410 are connected to each other to form a boundary surface between the metal particles 410. In this case, May be invisible. The metal particles 410 may be 40 wt% to 60 wt% of the shielding layer 400. If the shielding layer 400 contains less than 40 wt% metal particles 410, the shielding layer 400 may not sufficiently prevent electromagnetic interference of the semiconductor package 1. If the shielding layer 400 contains more than 60 wt% metal particles 410, the weight or manufacturing cost of the shielding layer 400 may be increased.

도전성 탄소 물질(420)은 금속 입자들(410)과 물리적 및 전기적으로 연결될 수 있다. 금속 입자들(410)이 서로 이격되더라도, 금속 입자들(410)은 도전성 탄소 물질(420)에 의해 서로 전기적으로 연결될 수 있다. 도전성 탄소 물질(420)이 금속 입자들(410)보다 낮은 전기 전도도를 가짐에도 불구하고, 도전성 탄소 물질(420)에 의해 차폐층(400)의 저항이 더 감소될 수 있다 도전성 탄소 물질(420)은 금속 입자들(410)과 공유 결합될 수 있다. 공유 결합에 의해 도전성 탄소 물질(420)과 금속 입자들(410) 사이의 저항은 더욱 감소될 수 있다. 따라서, 차폐층(400)의 저항이 더욱 감소될 수 있다. 도전성 탄소 물질(420)은 차폐층(400)의 0.5wt% 이상, 상세하게는 0.5wt% 내지 3wt%일 수 있다. 차폐층(400)이 0.5wt%보다 적은 도전성 탄소 물질(420)을 포함하면, 차폐층(400)의 저항이 증가할 수 있다. 차폐층(400)이 3wt%보다 많은 도전성 탄소 물질(420)을 포함하면, 차폐층(400) 내의 금속 입자들(410)의 함량이 감소할 수 있다The conductive carbon material 420 may be physically and electrically connected to the metal particles 410. Although the metal particles 410 are spaced apart from each other, the metal particles 410 may be electrically connected to each other by the conductive carbon material 420. The resistance of the shielding layer 400 can be further reduced by the conductive carbon material 420 although the conductive carbon material 420 has a lower electrical conductivity than the metal particles 410. [ Can be covalently bonded to the metal particles (410). The resistance between the conductive carbon material 420 and the metal particles 410 can be further reduced by the covalent bond. Therefore, the resistance of the shielding layer 400 can be further reduced. The conductive carbon material 420 may be 0.5 wt% or more, specifically 0.5 wt% to 3 wt% of the shielding layer 400. If the shielding layer 400 contains less than 0.5 wt% of the conductive carbon material 420, the resistance of the shielding layer 400 may increase. If the shielding layer 400 contains more than 3 wt% of the conductive carbon material 420, the content of the metal particles 410 in the shielding layer 400 may decrease

공유 결합된 도전성 탄소 물질(420)과 금속 입자들(410) 사이의 상호 작용의 세기는 공유 결합 없이 접촉하는 경우의 세기보다 클 수 있다. 도전성 탄소 물질(420)과 금속 입자들(410) 사이의 상호 작용(예를 들어, 결합력)의 세기가 커질수록, 도전성 탄소 물질(420)과 외부 물질의 친화력 및 금속 입자들(410)과 외부 물질과의 친화력의 세기는 약해질 수 있다. 예를 들어, 상기 외부 물질은 친수성 물질이고, 차폐층(400)은 소수성을 나타낼 수 있다. 차폐층(400)은 물에 대해 80° 내지 110°, 바람직하게는 90° 내지 110°의 접촉각(contact angle)을 가질 수 있다. 따라서, 차폐층(400)은 상기 외부 물질에 의해 오염되지 않을 수 있다. The intensity of the interaction between the covalently bonded conductive carbon material 420 and the metal particles 410 may be greater than the intensity of contact without covalent bonding. As the intensity of the interaction (for example, bonding force) between the conductive carbon material 420 and the metal particles 410 increases, the affinity between the conductive carbon material 420 and the external material, The strength of the affinity with the substance can be weakened. For example, the external material may be a hydrophilic material, and the shielding layer 400 may exhibit hydrophobicity. The shielding layer 400 may have a contact angle of 80 DEG to 110 DEG, preferably 90 DEG to 110 DEG with respect to water. Accordingly, the shielding layer 400 may not be contaminated by the external material.

도전성 탄소 물질(420)은 높은 열전도율을 가질 수 있다. 도전성 탄소 물질(420)은 몰딩막(300) 및 금속 입자들(410)보다 높은 열전도율을 가질 수 있다. 예를 들어, 도전성 탄소 물질(420)은 대략 3,000W/mk의 열전도율을 가질 수 있다. 금속 입자들(410)은 대략 350W/mk 내지 500W/mk의 열전도율을 가질 수 있다. 몰딩막(300)은 대략 0.88W/mK의 열 전도율을 가질 수 있다. 차폐층(400)이 도전성 탄소 물질(420)을 포함하여, 반도체 패키지(1) 동작 시, 반도체칩(200)에서 발생하는 열이 차폐층(400)을 통해 외부로 빠르게 방출될 수 있다. 차폐층(400)이 0.5wt%보다 적은 도전성 탄소 물질(420)을 포함하면, 반도체칩(200)의 열은 외부로 과도하게 느리게 방출될 수 있다. 이 경우, 반도체칩(200)의 동작 신뢰성이 저하될 수 있다. 일 예로, 도전성 탄소 물질(420)은 탄소 나노 튜브(예를 들어, 다중층 탄소 나노 튜브)를 포함할 수 있다. 다른 예로, 도전성 탄소 물질(420)은 그라파이트(graphite), 카본 블랙(carbon black), 또는 탄소 섬유(carbon fiber)를 포함할 수 있다. The conductive carbon material 420 may have a high thermal conductivity. The conductive carbon material 420 may have a higher thermal conductivity than the molding film 300 and the metal particles 410. For example, the conductive carbon material 420 may have a thermal conductivity of approximately 3,000 W / mk. The metal particles 410 may have a thermal conductivity of about 350 W / mK to 500 W / mK. The molding film 300 may have a thermal conductivity of approximately 0.88 W / mK. The shielding layer 400 includes the conductive carbon material 420 so that the heat generated from the semiconductor chip 200 can be rapidly discharged to the outside through the shielding layer 400 when the semiconductor package 1 is operated. If the shielding layer 400 contains less than 0.5 wt% of the conductive carbon material 420, the heat of the semiconductor chip 200 may be excessively released to the outside. In this case, the operation reliability of the semiconductor chip 200 may be reduced. As an example, the conductive carbon material 420 may include carbon nanotubes (e.g., multi-layer carbon nanotubes). As another example, the conductive carbon material 420 may include graphite, carbon black, or carbon fiber.

폴리머(430)는 친수성 폴리머를 포함할 수 있다. 예를 들어, 폴리머(430)는 에폭시계 폴리머 및 폴리우레탄 중에서 적어도 하나를 포함할 수 있다. 그러나, 폴리머(430)는 이에 제한되지 않고 다양한 종류의 친수성 폴리머를 포함할 수 있다. 폴리머(430)는 금속 입자들(410) 및 도전성 탄소 물질(420) 사이의 갭에 제공될 수 있다. 폴리머(430)는 바인더의 역할을 할 수 있다. 예를 들어, 금속 입자들(410) 및 도전성 탄소 물질(420)은 폴리머(430)에 의해 몰딩막(300)에 부착될 수 있다. 친수성 작용기가 몰딩막(300) 상에 제공되어, 폴리머(430)와 몰딩막(300) 사이에 결합력이 더욱 증가될 수 있다. 이에 따라, 차폐층(400)이 몰딩막(300)에 더욱 강하게 부착될 수 있다. Polymer 430 may comprise a hydrophilic polymer. For example, the polymer 430 may comprise at least one of an epoxy-based polymer and a polyurethane. However, the polymer 430 may include, but is not limited to, various types of hydrophilic polymers. The polymer 430 may be provided in a gap between the metal particles 410 and the conductive carbon material 420. The polymer 430 can serve as a binder. For example, the metal particles 410 and the conductive carbon material 420 may be attached to the molding film 300 by a polymer 430. A hydrophilic functional group may be provided on the molding film 300 so that the bonding force between the polymer 430 and the molding film 300 can be further increased. Accordingly, the shielding layer 400 can be attached to the molding film 300 more strongly.

도 1b에 도시된 바와 같이, 표지(450)가 반도체 패키지(1) 상에 제공될 수 있다. 표지(450)는 몰딩막(300)의 리세스(350) 상에 제공된 차폐층(400)의 일 부분일 수 있다. 이하, 반도체 패키지(1)의 표지(450)에 대하여 보다 상세하게 설명한다. As shown in FIG. 1B, a label 450 may be provided on the semiconductor package 1. The indicia 450 may be part of the shielding layer 400 provided on the recess 350 of the molding film 300. Hereinafter, the cover 450 of the semiconductor package 1 will be described in more detail.

도 1d는 실시예에 따른 차폐층의 상부면을 확대 도시한 평면도이다. 도 1e는 도 1b의 Ⅳ영역을 확대 도시한 단면도로, 도 1d의 Ⅴ-Ⅵ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. FIG. 1D is an enlarged plan view of an upper surface of a shielding layer according to an embodiment. FIG. FIG. 1E is an enlarged sectional view of the region IV in FIG. 1B, and corresponds to a section cut along the line V-VI in FIG. 1D. Hereinafter, duplicated description will be omitted.

도 1d 및 도 1e를 도 1b와 함께 참조하면, 몰딩막(300)의 상면(300a) 상에 리세스(350)가 제공될 수 있다. 리세스(350)는 경사진 측면들(350a)을 가지며, 상기 경사진 측면들(350a)은 몰딩막(300)의 상면(300a)에 대해 경사질 수 있다. “경사진” 이란 용어는 구성요소의 양단들 사이의 평균 기울기를 기준으로 결정될 수 있다. 도 1d 및 도 1e의 설명에서 몰딩막(300)의 상면(300a)은 리세스(350)가 형성되지 않는 부분에서의 몰딩막(300)의 상면(300a)의 상면을 지시한다. 리세스(350)는 “V”자 형상의 단면을 가질 수 있다. 예를 들어, 리세스(350)의 경사진 측면들(350a)은 서로 만날 수 있다. 다른 예로, 리세스(350)는 “U”자 형상의 단면을 가질 수 있다. 리세스(350)의 깊이(D1)는 20μm이상, 바람직하게는 25μm이상일 수 있다. 본 명세서에서, 리세스(350)의 깊이는 몰딩막(300)의 상면(300a)으로부터 리세스(350)의 최하단까지의 수직 깊이를 의미할 수 있다. 리세스(350)의 깊이(D1)는 몰딩막(300)의 상면(300a)과 반도체칩(200) 사이의 간격보다 작아, 반도체칩(200)을 노출시키지 않을 수 있다. Referring to FIGS. 1D and 1E with FIG. 1B, a recess 350 may be provided on the upper surface 300a of the molding film 300. FIG. The recess 350 has inclined side surfaces 350a and the inclined side surfaces 350a may be inclined with respect to the upper surface 300a of the molding film 300. [ The term " inclined " can be determined based on the average slope between the ends of the component. The upper surface 300a of the molding film 300 in the description of FIGS. 1D and 1E indicates the upper surface of the upper surface 300a of the molding film 300 at the portion where the recess 350 is not formed. The recess 350 may have a "V" shaped cross-section. For example, the inclined sides 350a of the recess 350 may meet with each other. As another example, the recess 350 may have a "U" shaped cross-section. The depth D1 of the recess 350 may be 20 占 퐉 or more, preferably 25 占 퐉 or more. In this specification, the depth of the recess 350 may mean the vertical depth from the upper surface 300a of the molding film 300 to the lowermost end of the recess 350. The depth D1 of the recess 350 may be smaller than the distance between the top surface 300a of the molding film 300 and the semiconductor chip 200 so that the semiconductor chip 200 may not be exposed.

차폐층(400)이 몰딩막(300) 상에 제공되며, 리세스(350) 내로 연장될 수 있다. 차폐층(400)은 리세스(350)의 경사진 측면들(350a) 및 몰딩막(300)의 상면(300a)을 콘포말하게 덮을 수 있다. 차폐층(400)은 제1 부분(401) 및 제2 부분(402)을 포함할 있다. 제1 부분(401)은 리세스(350) 외측의 몰딩막(300)의 상면(300a) 상에 제공될 수 있다. 제2 부분(402)은 리세스(350) 상에 제공될 수 있다. 제2 부분(402)은 제1 부분(401)으로부터 연장될 수 있다. 제2 부분(402)을 구성하는 물질은 제1 부분(401)을 구성하는 물질과 동일할 수 있다. 차폐층(400)의 제1 부분(401)의 조성비는 차폐층(400)의 제2 부분(402)의 조성비와 실질적으로 동일할 수 있다. 실질적 동일이란 공정상 발생할 수 있는 오차 범위를 포함한다. 차폐층(400)의 제1 부분(401) 및 제2 부분(402)은 각각 제1 상부면(401a) 및 제2 상부면(402a)을 가질 수 있다. 차폐층(400)의 제2 부분(402)은 리세스(350)와 대응되는 형상의 단면을 가질 수 있다. 차폐층(400)의 제2 부분(402)은 “V”자 형상의 단면을 가질 수 있다. 다른 예로, 차폐층(400)의 제2 부분(402)은 “U”자 형상의 단면을 가질 수 있다. A shielding layer 400 is provided on the molding film 300 and may extend into the recess 350. The shielding layer 400 may conformally cover the inclined side surfaces 350a of the recess 350 and the upper surface 300a of the molding film 300. [ The shield layer 400 includes a first portion 401 and a second portion 402. The first portion 401 may be provided on the upper surface 300a of the molding film 300 outside the recess 350. [ The second portion 402 may be provided on the recess 350. The second portion 402 may extend from the first portion 401. The material constituting the second portion 402 may be the same as the material constituting the first portion 401. The composition ratio of the first portion 401 of the shielding layer 400 may be substantially the same as the composition ratio of the second portion 402 of the shielding layer 400. Substantive uniformity includes the range of error that can occur in the process. The first portion 401 and the second portion 402 of the shielding layer 400 may have a first top surface 401a and a second top surface 402a, respectively. The second portion 402 of the shield layer 400 may have a cross-section of a shape corresponding to the recess 350. The second portion 402 of the shielding layer 400 may have a "V" shaped cross-section. As another example, the second portion 402 of the shielding layer 400 may have a "U" shaped cross-section.

차폐층(400)의 제2 상부면(402a)은 제1 상부면(401a)에 대하여 경사질 수 있다. 차폐층(400)의 제2 상부면(402a) 및 제1 상부면(401a) 사이의 각도(θ1)는 대략 130° 내지 대략 160°일 수 있다. The second upper surface 402a of the shielding layer 400 may be inclined with respect to the first upper surface 401a. The angle [theta] 1 between the second upper surface 402a and the first upper surface 401a of the shielding layer 400 may be approximately 130 [deg.] To approximately 160 [deg.].

차폐층(400)의 제2 상부면(402a)은 제1 상부면(401a)에 대하여 경사지므로, 동일한 입사광에 대해 차폐층(400)의 제2 부분(402)에서 반사되는 빛의 각도는 제1 부분(401)에서 반사되는 빛의 각도와 다를 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)에서 반사되는 빛의 세기는 제1 부분(401)에서 반사되는 빛의 세기와 다를 수 있다. 예를 들어, 차폐층(400)의 제1 부분(401)의 반사광의 세기는 제2 부분(402)의 반사광의 세기보다 약할 수 있다. 여기에서, 빛의 세기는 단위시간 동안 빛이 단위 면적 당 받는 빛의 양을 의미하고, 반사광이 나아가는 빛의 방향에 대해 수직에서 측정된 값일 수 있다. 차폐층(400)의 제1 부분(401)의 반사광의 세기와 제2 부분(402)의 반사광의 세기 차이가 증가될수록, 제1 부분(401)의 명도가 제2 부분(402)의 명도와 더 달라질 수 있다. 리세스(350)의 깊이(D1)는 20μm이상(바람직하게는 25μm이상)이고, 차폐층(400)의 제1 부분(401)의 상부면 및 제2 부분(402)의 상부면 사이의 각도(θ1)가 130° 내지 160° 이면, 제1 부분(401)에서 반사광의 세기가 제2 부분(402)의 반사광의 세기와 충분히 달라, 차폐층(400)의 제2 부분(402)의 명도가 제1 부분(401)의 명도와 구분되어 보일 수 있다. 즉, 차폐층(400)의 제2 부분(402)은 제1 부분(401)에 대해 명도차로 인한 시인성(visibility)을 가질 수 있다. 예를 들어, 차폐층(400)의 제1 부분(401)은 회백색을 나타내고, 제2 부분(402)은 검은색을 나타낼 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)은 표지(450)로 기능하며, 표지(450)는 시인성을 가질 수 있다. 본 명세서에서 시인성은 색(color)의 시인성을 의미하며, 색은 색상(hue) 또는 명도를 포함할 수 있다. 표지(450)의 평면적 형상은 도시된 바에 제한되지 않고 다양하게 변형될 수 있다. 도시된 바와 달리, 리세스(350) 및 표지(450)는 몰딩막(300)의 측면 상에 제공될 수 있다. The second upper surface 402a of the shielding layer 400 is inclined with respect to the first upper surface 401a so that the angle of the light reflected by the second portion 402 of the shielding layer 400 with respect to the same incident light, May be different from the angle of the light reflected from the first portion 401. Accordingly, the intensity of light reflected from the second portion 402 of the shielding layer 400 may be different from the intensity of light reflected from the first portion 401. For example, the intensity of the reflected light of the first portion 401 of the shielding layer 400 may be less than the intensity of the reflected light of the second portion 402. Here, the intensity of light means the amount of light received per unit area of light for a unit time, and the reflected light may be a value measured perpendicular to the direction of the light traveling through. As the intensity of the reflected light of the first portion 401 of the shielding layer 400 and the intensity of the reflected light of the second portion 402 are increased, the brightness of the first portion 401 becomes higher than the brightness of the second portion 402 It can be more different. The depth D1 of the recess 350 is greater than or equal to 20 microns and is preferably greater than or equal to 25 microns and the angle between the upper surface of the first portion 401 of the shielding layer 400 and the upper surface of the second portion 402, the intensity of the reflected light in the first portion 401 is sufficiently different from the intensity of the reflected light in the second portion 402 so that the lightness of the second portion 402 of the shielding layer 400 May be distinguished from the brightness of the first portion 401. [ That is, the second portion 402 of the shielding layer 400 may have a visibility due to the lightness difference with respect to the first portion 401. For example, the first portion 401 of the shielding layer 400 may exhibit an off-white color, and the second portion 402 may exhibit a black color. Accordingly, the second portion 402 of the shielding layer 400 functions as a cover 450, and the cover 450 can have visibility. In this specification, the visibility means the visibility of color, and the color may include hue or brightness. The planar shape of the cover sheet 450 is not limited to that shown in the drawings and can be variously modified. The recess 350 and the cover 450 may be provided on the side of the molding film 300. [

도 2a 내지 도 2c는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 도 2d는 도 2c의 Ⅲ'영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to embodiments. 2D is an enlarged view of the region III 'of FIG. 2C. Hereinafter, duplicated description will be omitted.

도 2a를 참조하면, 패키지 기판(101) 상에 반도체칩(200)이 실장될 수 있다. 패키지 기판(101)은 웨이퍼 레벨의 기판일 수 있다. 반도체칩(200)은 복수로 제공될 수 있다. 몰딩 패턴(301)이 패키지 기판(101) 상에 형성되어, 반도체칩들(200)을 덮을 수 있다. 레이저를 몰딩 패턴(301) 상에 조사하여 리세스(350)가 형성될 수 있다. 상기 레이저는 적외선 레이저일 수 있다. 리세스(350)의 깊이는 20μm이상일 수 있다. 리세스(350)는 복수개 형성될 수 있다. 단자들(131, 132)이 패키지 기판(101)의 하면 상에 형성될 수 있다. 이 후, 일점 쇄선으로 도시된 바와 같이 몰딩 패턴(301) 및 패키지 기판(101)이 쏘잉되어, 복수의 유닛 패키지들(10)이 형성될 수 있다. 쏘잉에 의해 패키지 기판(101)은 기판들(100)로 분리될 수 있고, 몰딩 패턴(301)은 몰딩막들(300)로 분리될 수 있다. 유닛 패키지들(10)은 기판들(100), 반도체칩들(200), 및 몰딩막들(300)을 포함할 수 있다. 이하, 단수의 유닛 패키지(10)에 대하여 설명한다Referring to FIG. 2A, a semiconductor chip 200 may be mounted on a package substrate 101. The package substrate 101 may be a wafer level substrate. A plurality of semiconductor chips 200 may be provided. A molding pattern 301 may be formed on the package substrate 101 to cover the semiconductor chips 200. [ A recess 350 may be formed by irradiating a laser onto the molding pattern 301. [ The laser may be an infrared laser. The depth of the recess 350 may be at least 20 탆. A plurality of recesses 350 may be formed. Terminals 131 and 132 may be formed on the lower surface of the package substrate 101. Thereafter, the molding pattern 301 and the package substrate 101 are sown as shown by the one-dot chain line, so that a plurality of unit packages 10 can be formed. By sawing, the package substrate 101 can be separated into the substrates 100, and the molding pattern 301 can be separated into the molding films 300. The unit packages 10 may include the substrates 100, the semiconductor chips 200, and the molding films 300. Hereinafter, a single unit package 10 will be described

도 2b를 참조하면, 몰딩막(300)의 상면 및 몰딩막(300)의 측면이 플라즈마 처리될 수 있다. 플라즈마 처리 공정은 산소 플라즈마 및/또는 아르곤 플라즈마를 사용하여 수행될 수 있다. 이에 따라, 친수성 작용기가 몰딩막(300)의 상면 및 측면 상에 형성될 수 있다. 예를 들어, 친수성 작용기는 수산화기(-OH)를 포함할 수 있다. 플라즈마 처리는 기판(100)의 측면(100c) 상에 더 수행될 수 있다. 일 예로, 상기 플라즈마 처리 공정에 의해 몰딩막(300)의 상면 및 측면의 표면 거칠기가 증가될 수 있다. Referring to FIG. 2B, the upper surface of the molding film 300 and the side surface of the molding film 300 may be plasma-treated. The plasma treatment process may be performed using oxygen plasma and / or argon plasma. Accordingly, a hydrophilic functional group can be formed on the upper surface and the side surface of the molding film 300. For example, the hydrophilic functional group may include a hydroxyl group (-OH). Plasma processing can be further performed on the side surface 100c of the substrate 100. [ For example, the surface roughness of the upper and side surfaces of the molding film 300 can be increased by the plasma treatment process.

도 2c 및 도 2d를 참조하면, 코팅 용액이 몰딩막(300)의 상면, 몰딩막(300)의 측면, 및 기판(100)의 측면(100c) 상에 도포되어, 예비 차폐층(400P)이 형성될 수 있다. 예비 차폐층(400P)은 기판(100)의 접지 패턴(110)과 물리적으로 접촉할 수 있다. 예비 차폐층(400P)은 리세스(350) 상으로 연장될 수 있다. 코팅 용액은 금속 입자들(410), 도전성 탄소 물질(420), 폴리머(430), 및 용매를 포함할 수 있다. 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430)의 종류는 도 1a 내지 도 1b에서 설명한 바와 동일할 수 있다. 금속 입자들(410)은 대략 50nm의 평균 직경을 가질 수 있다. 폴리머(430)는 친수성 폴리머일 수 있다. 도전성 탄소 물질(420)은 친수성을 나타낼 수 있다. 일 예로, 용매는 Propylene glycol methyl ether acetate(PGMEA), 물, 및 에탄올 중에서 적어도 하나를 포함할 수 있다. 용매는 친수성일 수 있다. 이에 따라, 도전성 탄소 물질(420)은 용매 내에 균일하게 분산될 수 있다. 코팅 용액은 스프레이 코팅법에 의해 몰딩막(300) 상에 도포될 수 있다. 2C and 2D, a coating solution is applied on the upper surface of the molding film 300, the side surface of the molding film 300, and the side surface 100c of the substrate 100 so that the preliminary shielding layer 400P . The preliminary shielding layer 400P may be in physical contact with the ground pattern 110 of the substrate 100. [ The pre-shield layer 400P may extend over the recess 350. [ The coating solution may include metal particles 410, a conductive carbon material 420, a polymer 430, and a solvent. The types of the metal particles 410, the conductive carbon material 420, and the polymer 430 may be the same as those described in Figs. 1A to 1B. The metal particles 410 may have an average diameter of about 50 nm. Polymer 430 may be a hydrophilic polymer. The conductive carbon material 420 may exhibit hydrophilicity. For example, the solvent may include at least one of propylene glycol methyl ether acetate (PGMEA), water, and ethanol. The solvent may be hydrophilic. Accordingly, the conductive carbon material 420 can be uniformly dispersed in the solvent. The coating solution can be applied on the molding film 300 by a spray coating method.

예비 차폐층(400P)은 코팅 용액과 동일한 물질을 포함할 수 있다. 도 2d에 도시된 바와 같이, 도전성 탄소 물질(420)은 금속 입자들(410)과 결합하지 않을 수 있다. 금속 입자들(410)은 서로 물리적으로 연결되지 않을 수 있다. 코팅 용액은 친수성이고, 예비 차폐층(400P)은 친수성일 수 있다. 예비 차폐층(400P)은 도 2b의 플라즈마 처리에 의해 형성된 몰딩막(300) 상의 친수성 작용기와 상호 작용할 수 있다. 이에 따라, 예비 차폐층(400P)이 몰딩막(300)에 양호하게 부착될 수 있다. The preliminary shielding layer 400P may include the same material as the coating solution. As shown in FIG. 2D, the conductive carbon material 420 may not bond with the metal particles 410. The metal particles 410 may not be physically connected to each other. The coating solution may be hydrophilic and the pre-shielding layer 400P may be hydrophilic. The preliminary shielding layer 400P can interact with the hydrophilic functional group on the molding film 300 formed by the plasma treatment of FIG. 2B. Accordingly, the preliminary shielding layer 400P can be adhered well to the molding film 300. [

예비 차폐층(400P), 상세하게 예비 차폐층(400P) 내의 폴리머(430)가 경화될 수 있다. 예비 차폐층(400P)의 경화는 90℃ 내지 190℃ 조건에서 진행될 수 있다. 예비 차폐층(400P)의 경화 과정에서, 용매가 휘발될 수 있다. The preliminary shielding layer 400P, specifically the polymer 430 in the pre-shielding layer 400P, can be cured. Curing of the preliminary shielding layer 400P can be performed at a temperature of 90 to 190 占 폚. In the curing process of the preliminary shielding layer 400P, the solvent may be volatilized.

다시 도 1b 및 도 1c를 참조하면, 예비 차폐층(400P)이 열처리되어, 차폐층(400)이 형성될 수 있다. 예비 차폐층(400P)의 열처리는 대략 150℃ 이상, 상세하게 150℃ 내지 300℃에서 진행될 수 있다. 예비 차폐층(400P)의 열처리는 적외선 히터를 사용한 적외선 리플로우 공정에 의해 진행될 수 있다. 다른 예로, 예비 차폐층(400P)은 플라즈마 또는 고온 질소 가스를 사용하여 열처리될 수 있다. 또 다른 예로, 예비 차폐층(400P)은 진공 조건에서 할로겐 램프를 사용하여 열처리될 수 있다. Referring again to FIGS. 1B and 1C, the pre-shielding layer 400P may be thermally treated to form the shielding layer 400. Referring to FIG. The heat treatment of the preliminary shielding layer 400P may be performed at about 150 캜 or higher, more specifically, at 150 캜 to 300 캜. The heat treatment of the preliminary shielding layer 400P may be performed by an infrared reflow process using an infrared heater. As another example, the preliminary shielding layer 400P may be heat-treated using plasma or hot nitrogen gas. As another example, the preliminary shielding layer 400P may be heat-treated using a halogen lamp under vacuum conditions.

열처리에 의해 금속 입자들(410)이 뭉쳐져, 서로 물리적으로 연결될 수 있다. 도전성 탄소 물질(420)은 금속 입자들(410)과 결합(예를 들어, 공유 결합)할 수 있다. 이에 따라, 차폐층(400)의 저항이 감소할 수 있다. 예비 차폐층(400P)이 150℃보다 낮은 온도에서 열처리되면, 금속 입자들(410)이 서로 충분히 연결되지 않거나, 또는 도전성 탄소 물질(420)이 금속 입자들(410)과 결합하지 않을 수 있다. 예비 차폐층(400P)이 300℃보다 높은 온도에서 열처리되면, 몰딩막(300)이 손상될 수 있다.The metal particles 410 are aggregated by the heat treatment and can be physically connected to each other. The conductive carbon material 420 may be bonded (e.g., covalently bonded) to the metal particles 410. Thus, the resistance of the shielding layer 400 can be reduced. When the preliminary shielding layer 400P is heat-treated at a temperature lower than 150 ° C, the metal particles 410 may not be sufficiently connected to each other, or the conductive carbon material 420 may not bond to the metal particles 410. If the preliminary shielding layer 400P is heat-treated at a temperature higher than 300 DEG C, the molding film 300 may be damaged.

차폐층(400) 내의 도전성 탄소 물질(420)이 금속 입자들(410)과 공유 결합하므로, 차폐층(400)은 예비 차폐층(도 2d에서 400P)보다 소수성을 나타낼 수 있다. 차폐층(400)의 물에 대한 접촉각은 예비 차폐층(400P)의 물에 대한 접촉각보다 클 수 있다. 일 예로, 차폐층(400)의 물에 대한 접촉각은 90°보다 크고, 예비 차폐층(400P)의 물에 대한 접촉각은 90°보다 작을 수 있다. Since the conductive carbon material 420 in the shielding layer 400 is covalently bonded to the metal particles 410, the shielding layer 400 may exhibit more hydrophobicity than the preliminary shielding layer (400P in FIG. 2D). The contact angle of the shielding layer 400 with respect to water may be greater than the contact angle of the pre-shielding layer 400P with respect to water. For example, the contact angle of the shielding layer 400 with respect to water may be greater than 90 DEG, and the contact angle of the pre-shielding layer 400P with respect to water may be less than 90 DEG.

도 1d 내지 도 1e에서 설명한 바와 같이, 차폐층(400)의 제1 상부면(401a) 및 제2 상부면(402a) 사이의 각도(θ1)는 대략 130° 내지 대략 160°일 수 있다. 이에 따라, 별도의 페인팅 공정 없이, 시인성을 갖는 표지(450)가 반도체 패키지(1) 상에 형성될 수 있다. The angle? 1 between the first upper surface 401a and the second upper surface 402a of the shielding layer 400 may be between about 130 and about 160 as illustrated in FIGS. 1d-1e. Accordingly, a label 450 having visibility can be formed on the semiconductor package 1 without a separate painting process.

도 3a은 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 3b는 및 도 3c는 실시예들에 따른 반도체 패키지의 표지의 형성과정을 도시한 도면들로, 도 3a의 Ⅳ'영역을 확대 도시한 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.Fig. 3A is a cross-sectional view of a semiconductor package according to embodiments, corresponding to a cross section taken along the line I-II in Fig. 1A. FIG. 3B and FIG. 3C are views showing a process of forming the mark of the semiconductor package according to the embodiments, and correspond to cross-sectional views of the region IV 'of FIG. Hereinafter, duplicated description will be omitted.

도 3a 및 도 3b 참조하면, 반도체 패키지(2)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 기판(100), 반도체칩(200), 및 몰딩막(300)은 도 2a에서 설명한 바와 동일한 방법에 의해 제조될 수 있다. 다만, 도 2a와 달리, 리세스(350)는 몰딩막(300) 상에 형성되지 않을 수 있다. 차폐층(400)이 몰딩막(300)의 상에 형성될 수 있다. 차폐층(400)은 도 2b 내지 도 2d에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 여기에서, 코팅 용액 내에 티타늄 산화물이 더 첨가되어, 차폐층(400)은 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430) 더하여 티타늄 산화물(TiO2)를 더 포함할 수 있다. 티타늄 산화물(TiO2)은 폴리머(430) 내에 분산될 수 있다. 차폐층(400)은 제1 부분(401) 및 제2 부분(402)을 포함할 수 있다. 차폐층(400)의 제2 상부면(402a)은 차폐층(400)의 제1 상부면(401a)과 실질적으로 나란할 수 있다. 3A and 3B, the semiconductor package 2 may include a substrate 100, a semiconductor chip 200, a molding film 300, and a shielding layer 400. The substrate 100, the semiconductor chip 200, and the molding film 300 can be manufactured by the same method as described in Fig. However, unlike FIG. 2A, the recess 350 may not be formed on the molding film 300. A shielding layer 400 may be formed on the molding film 300. The shielding layer 400 may be formed by the same method as described in FIGS. 2B to 2D. Here, titanium oxide is further added to the coating solution so that the shielding layer 400 may further include titanium particles 410, a conductive carbon material 420, and a polymer 430, in addition to titanium oxide (TiO 2 ) have. Titanium oxide (TiO 2) may be dispersed in a polymer (430). The shielding layer 400 may include a first portion 401 and a second portion 402. The second upper surface 402a of the shielding layer 400 may be substantially parallel to the first upper surface 401a of the shielding layer 400. [

도 3a 및 도 3c를 참조하면, 빛이 차폐층(400)의 제2 부분(402) 상에 조사될 수 있다. 차폐층(400)의 제1 부분(401)은 빛에 노출되지 않을 수 있다. 예를 들어, 상기 빛은 녹색 영역의 파장, 예를 들어, 495nm 내지 570nm의 파장을 가질 수 있다. 빛은 레이저 장치를 사용하여 조사될 수 있다. 상기 레이저 장치는 4W 내지 6W의 출력을 가질 수 있으나, 이제 제한되지 않는다. 티타늄 산화물은 광촉매의 역할을 할 수 있다. 상기 빛이 조사되면, 티타늄 산화물은 폴리머(430)와 반응하여, 변형된 폴리머(431)가 형성할 수 있다. 변형된 폴리머(431)는 차폐층(400)의 제2 부분(402)의 상부에 형성될 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)의 반사광의 파장은 제1 부분(401)의 파장과 달라, 제2 부분(402)의 색상(hue)이 제1 부분(401)의 색상과 달라질 수 있다. 이 때, 차폐층(400)의 제2 부분(402)의 색상은 제1 부분(401)의 색상과 충분히 구분되어 보일 정도로 다를 수 있다. 예를 들어, 차폐층(400)의 제1 부분(401)은 회백색을 나타내고, 차폐층(400)의 제2 부분(402)은 갈색을 나타낼 수 있다. 차폐층(400)의 제2 부분(402)은 표지(450)로 기능할 수 있고, 상기 표지(450)는 시인성을 가질 수 있다. Referring to FIGS. 3A and 3C, light may be irradiated onto the second portion 402 of the shielding layer 400. The first portion 401 of the shielding layer 400 may not be exposed to light. For example, the light may have a wavelength of green region, for example, a wavelength of 495 nm to 570 nm. The light can be irradiated using a laser device. The laser device may have an output of 4W to 6W, but is not limited to this. Titanium oxide can act as a photocatalyst. When the light is irradiated, the titanium oxide reacts with the polymer 430 to form the modified polymer 431. The modified polymer 431 may be formed on top of the second portion 402 of the shielding layer 400. The wavelength of the reflected light of the second portion 402 of the shielding layer 400 is different from the wavelength of the first portion 401 and the hue of the second portion 402 is different from that of the first portion 401 It can be different from color. At this time, the hue of the second portion 402 of the shielding layer 400 may be sufficiently different from the hue of the first portion 401. For example, the first portion 401 of the shielding layer 400 may exhibit an off-white color, and the second portion 402 of the shielding layer 400 may exhibit a brown color. The second portion 402 of the shielding layer 400 may function as a cover 450 and the cover 450 may have visibility.

상기 빛의 조사 과정에서, 차폐층(400)의 제2 부분(402)이 리세스될 수 있다. 차폐층(400)의 제2 상부면(402a)은 차폐층(400)의 제1 상부면(401a)에 대해 경사질 수 있다. 다만, 차폐층(400)의 제1 상부면(401a) 및 제2 상부면(402a) 사이의 각도(θ2)는 도 1d 및 도 1e에서 설명한 각도(θ1)의 범위에 제한되지 않을 수 있다. 차폐층(400)의 제1 상부면(401a) 및 차폐층(400)의 제2 상부면(402a) 사이의 각도(θ2)는 0°보다 클 수 있다. 이에 따라, 차폐층(400)의 제2 부분(402)의 명도는 제1 부분(401)의 명도와 다를 수 있다. During the light irradiation process, the second portion 402 of the shielding layer 400 may be recessed. The second upper surface 402a of the shielding layer 400 may be inclined with respect to the first upper surface 401a of the shielding layer 400. [ However, the angle [theta] 2 between the first upper surface 401a and the second upper surface 402a of the shielding layer 400 may not be limited to the range of the angle [theta] 1 described in FIG. 1d and FIG. 1e. The angle 2 between the first upper surface 401a of the shielding layer 400 and the second upper surface 402a of the shielding layer 400 may be greater than 0 °. Accordingly, the brightness of the second portion 402 of the shielding layer 400 may be different from the brightness of the first portion 401. [

도 3d는 실시예들에 따른 반도체 패키지의 표지의 형성 과정을 도시한 단면도로, 도 3a의 Ⅳ'영역을 확대 도시한 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.FIG. 3D is a cross-sectional view showing the process of forming the mark of the semiconductor package according to the embodiments, and corresponds to a cross-section of the region IV 'of FIG. Hereinafter, duplicated description will be omitted.

도 3a 및 도 3d를 참조하면, 빛이 차폐층(400)의 제2 부분(402) 상에 조사될 수 있다. 예를 들어, 상기 빛은 도 3b에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 예를 들어, 상기 빛은 녹색 영역의 파장, 예를 들어, 495nm 내지 570nm의 파장을 가질 수 있다. 이에 따라, 도 3b에서 설명한 바와 같이 변형된 폴리머(431)이 제2 부분(402)의 상부에 형성될 수 있다. 빛이 과다하게 조사되면, 폴리머(430) 또는 변형된 폴리머(431)가 차폐층(400)의 제2 부분(402)의 상부로부터 제거되고, 차폐층(400)의 제2 상부면(402a)에서 금속 입자들(410)이 노출될 수 있다. 이 경우, 차폐층(400)의 제2 부분(402)은 금속 입자들(410)의 색상, 예를 들어, 은색을 나타낼 수 있다.Referring to FIGS. 3A and 3D, light may be irradiated onto the second portion 402 of the shielding layer 400. For example, the light may proceed in substantially the same manner as described in FIG. 3B. For example, the light may have a wavelength of green region, for example, a wavelength of 495 nm to 570 nm. Thus, a deformed polymer 431 may be formed on top of the second portion 402, as illustrated in FIG. 3B. The polymer 430 or deformed polymer 431 is removed from the top of the second portion 402 of the shielding layer 400 and the second top surface 402a of the shielding layer 400 is removed, The metal particles 410 may be exposed. In this case, the second portion 402 of the shielding layer 400 may represent the color of the metal particles 410, for example silver.

차폐층(400)의 제1 부분(401)은 빛에 노출되지 않을 수 있다. 금속 입자(410)은 차폐층(400)의 제1 상부면(401a) 상으로 노출되지 않거나, 제2 상부면(402a)에서보다 제1 상부면(401a) 상에서 더 적게 노출될 수 있다. 이에 따라, 제2 부분(402)의 색은 제1 부분(401)의 색과 다를 수 있다. 차폐층(400)의 제1 부분(401)은 회백색을 나타낼 수 있다. 차폐층(400)의 제2 부분(402)은 표지(450)로 기능할 수 있고, 상기 표지(450)는 시인성을 가질 수 있다. The first portion 401 of the shielding layer 400 may not be exposed to light. The metal particles 410 may not be exposed on the first top surface 401a of the shield layer 400 or may be less exposed on the first top surface 401a than on the second top surface 402a. Accordingly, the color of the second portion 402 may be different from the color of the first portion 401. The first portion 401 of the shielding layer 400 may exhibit an off-white color. The second portion 402 of the shielding layer 400 may function as a cover 450 and the cover 450 may have visibility.

도 4a는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 4b는 도 4a의 Ⅲ''영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 4A is a cross-sectional view of a semiconductor package according to embodiments, corresponding to a cross section taken along the line I-II in FIG. 1A. 4B is an enlarged view of the region III '' of FIG. 4A. Hereinafter, duplicated description will be omitted.

도 4a 및 도 4b를 참조하면, 반도체 패키지(3)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400')을 포함할 수 있다. 기판(100), 반도체칩(200), 몰딩막(300)은 도 1a 및 도 1b에서 설명한 기판(100), 반도체칩(200), 및 몰딩막(300)과 각각 실질적으로 동일할 수 있다. 4A and 4B, the semiconductor package 3 may include a substrate 100, a semiconductor chip 200, a molding film 300, and a shielding layer 400 '. The substrate 100, the semiconductor chip 200 and the molding film 300 may be substantially the same as the substrate 100, the semiconductor chip 200, and the molding film 300 described in FIGS. 1A and 1B, respectively.

차폐층(400')은 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)를 포함할 수 있다. 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)는 도 1a 내지 도 1c의 예 또는 도 3a의 예에서 설명한 금속 입자들(410), 도전성 탄소 물질(420), 및 폴리머(430)와 각각 동일한 물질을 포함할 수 있다. 금속 입자들(410')은 제1 입자들(411) 및 제2 입자들(412)을 포함할 수 있다. 제1 입자들(411)은 구 또는 타원체와 같은 형상들을 가질 수 있으나, 제1 입자들(411)의 형상은 이에 제한되지 않는다. 제1 입자들(411)은 서로 연결될 수 있다. 일 예로, 제1 입자들(411) 중에서 적어도 2개는 서로 접촉할 수 있다. 다른 예로, 제1 입자들(411) 중에서 적어도 2개는 뭉쳐질 수 있다. 제1 입자들(411)은 차폐층(400')의 2wt% 내지 20wt%일 수 있다. 제1 입자들(411)의 함량비가 차폐층(400')의 2wt%보다 적거나 20wt%보다 많으면, 차폐층(400')의 저항이 증가될 수 있다. The shield layer 400 'may include metal particles 410', conductive carbon material 420, and polymer 430. The metal particles 410 ', the conductive carbon material 420 and the polymer 430 may be used to form the metal particles 410, the conductive carbon material 420, and / or the metal particles 410 described in the example of FIGS. And polymer 430, respectively. The metal particles 410 'may include first particles 411 and second particles 412. The first particles 411 may have shapes such as spheres or ellipsoids, but the shape of the first particles 411 is not limited thereto. The first particles 411 may be connected to each other. In one example, at least two of the first particles 411 may contact each other. In another example, at least two of the first particles 411 may be aggregated. The first particles 411 may be between 2 wt% and 20 wt% of the shielding layer 400 '. If the content ratio of the first particles 411 is less than 2 wt% or more than 20 wt% of the shield layer 400 ', the resistance of the shield layer 400' can be increased.

제2 입자들(412)은 제1 입자들(411)보다 큰 종횡비를 가질 수 있다. 예를 들어, 제2 입자들(412)의 종횡비는 제1 입자들(411)의 종횡비보다 약 5배 내지 약 20배 더 클 수 있다. 여기에서, 입자의 종횡비는 입자의 최소 직경에 대한 입자의 최대 직경의 비율을 의미할 수 있다. 제2 입자들(412)은 큰 종횡비를 가져, 높은 전기 전도도를 가질 수 있다. 제2 입자들(412)의 종횡비가 제1 입자들(411)의 종횡비의 5배보다 작으면, 차폐층(400')이 낮은 전기 전도도를 가질 수 있다. 제2 입자들(412)의 종횡비가 제1 입자들(411)의 종횡비의 20배보다 크면, 차폐층(400')의 크기가 지나치게 증가될 수 있다. 제2 입자들(412)은 예를 들어, 판상(plate) 또는 플레이크(flake)와 같은 형상들을 가질 수 있으나, 이에 제한되지 않는다. 제2 입자들(412) 중 일부는 서로 직접 연결될 수 있다. 제1 입자들(411)은 제2 입자들(412) 사이에 제공될 수 있다. 제2 입자들(412)은 제1 입자들(411)과 연결될 수 있다. 제2 입자들(412) 중에서 어느 하나는 제1 입자들(411)에 의해 제2 입자들(412) 중에서 다른 하나와 연결될 수 있다. 제2 입자들(412)이 서로 이격되더라도, 제2 입자들(412)은 제1 입자들(411)에 의해 서로 전기적으로 연결될 수 있다. 제2 입자들(412)은 제1 입자들(411)과 동일 또는 상이한 금속을 포함할 수 있다. 제2 입자들(412)은 차폐층(400')의 70wt% 내지 90wt%일 수 있다. 제2 입자들(412)의 함량비가 차폐층(400')의 70wt%보다 적으면, 차폐층(400')의 저항이 증가될 수 있다. 제2 입자들(412)의 함량비가 90wt%보다 많으면, 차폐층(400') 및 몰딩막(300) 사이의 결합력이 감소할 수 있다.The second particles 412 may have an aspect ratio that is larger than the first particles 411. For example, the aspect ratio of the second particles 412 may be about 5 times to about 20 times greater than the aspect ratio of the first particles 411. Here, the aspect ratio of the particles may mean the ratio of the maximum diameter of the particles to the minimum diameter of the particles. The second particles 412 have a large aspect ratio and can have high electrical conductivity. If the aspect ratio of the second particles 412 is less than 5 times the aspect ratio of the first particles 411, the shielding layer 400 'can have a low electrical conductivity. If the aspect ratio of the second particles 412 is larger than 20 times the aspect ratio of the first particles 411, the size of the shielding layer 400 'may be excessively increased. The second particles 412 may have shapes such as, for example, a plate or a flake, but are not limited thereto. Some of the second particles 412 may be directly connected to each other. The first particles 411 may be provided between the second particles 412. The second particles 412 may be connected to the first particles 411. Any one of the second particles 412 may be connected to the other of the second particles 412 by the first particles 411. Even if the second particles 412 are separated from each other, the second particles 412 can be electrically connected to each other by the first particles 411. The second particles 412 may comprise the same or different metals as the first particles 411. The second particles 412 may be between 70 wt% and 90 wt% of the shielding layer 400 '. If the content ratio of the second particles 412 is less than 70 wt% of the shielding layer 400 ', the resistance of the shielding layer 400' can be increased. If the content ratio of the second particles 412 is more than 90 wt%, the bonding force between the shielding layer 400 'and the molding film 300 can be reduced.

실시예들에 따르면, 제2 입자들(412)은 몰딩막(300) 상에 적층될 수 있다. 제2 입자들(412)이 몰딩막(300)의 상면 상에 제공된 경우, 제2 입자들(412)의 장축들은 몰딩막(300)의 상면과 실질적으로 나란할 수 있다. 제2 입자들(412)이 몰딩막(300)의 측면 상에 제공된 경우, 제2 입자들(412)의 장축들은 몰딩막(300)의 측면과 실질적으로 나란할 수 있다. 그러나, 제2 입자들(412)의 장축들의 배열은 이에 제한되지 않는다. According to embodiments, the second particles 412 may be deposited on the molding film 300. When the second particles 412 are provided on the upper surface of the molding film 300, the longer axes of the second particles 412 may be substantially parallel to the upper surface of the molding film 300. When the second particles 412 are provided on the side of the molding film 300, the long axes of the second particles 412 may be substantially parallel to the side of the molding film 300. However, the arrangement of the major axes of the second particles 412 is not limited thereto.

도전성 탄소 물질(420)은 금속 입자들(410') 중에서 적어도 하나와 물리적 및 전기적으로 연결될 수 있다. 도전성 탄소 물질(420)은 차폐층(400')의 0.05wt% 내지 5wt%일 수 있다. 도전성 탄소 물질(420)의 함량비가 차폐층(400')의 0.05wt%보다 적으면, 도전성 탄소 물질(420)이 제2 입자들(412)을 연결하기에 부족할 수 있다. 도전성 탄소 물질(420)의 함량비가 차폐층(400')의 5wt%보다 많으면, 제2 입자들(412)의 함량비가 감소하고 차폐층(400')의 저항이 증가될 수 있다.The conductive carbon material 420 may be physically and electrically connected to at least one of the metal particles 410 '. The conductive carbon material 420 may be 0.05 wt% to 5 wt% of the shielding layer 400 '. If the content ratio of the conductive carbon material 420 is less than 0.05 wt% of the shielding layer 400 ', the conductive carbon material 420 may be insufficient to connect the second particles 412. When the content ratio of the conductive carbon material 420 is more than 5 wt% of the shielding layer 400 ', the content ratio of the second particles 412 may be decreased and the resistance of the shielding layer 400' may be increased.

폴리머(430)는 도 1a 및 도 1b에서 설명한 폴리머(430)와 실질적으로 동일할 수 있다. 예를 들어, 폴리머(430)는 제1 입자들(411), 제2 입자들(412), 및 도전성 탄소 물질(420) 사이의 갭에 제공될 수 있다. 제1 입자들(411), 제2 입자들(412), 및 도전성 탄소 물질(420)은 폴리머(430)에 의해 몰딩막(300)에 부착될 수 있다. 폴리머(430)는 차폐층(400')의 7wt% 내지 12wt%일 수 있다. 폴리머(430)의 함량비가 차폐층(400')의 7wt%보다 적으면, 차폐층(400') 및 몰딩막(300) 사이의 결합력이 감소할 수 있다. 폴리머(430)의 함량비가 차폐층(400')의 12wt%보다 많으면, 차폐층(400')의 저항이 증가될 수 있다. The polymer 430 may be substantially the same as the polymer 430 described in FIGS. 1A and 1B. For example, a polymer 430 may be provided in the gap between the first particles 411, the second particles 412, and the conductive carbon material 420. The first particles 411, the second particles 412, and the conductive carbon material 420 may be attached to the molding film 300 by the polymer 430. The polymer 430 may be 7 wt% to 12 wt% of the shielding layer 400 '. If the content ratio of the polymer 430 is less than 7 wt% of the shielding layer 400 ', the bonding force between the shielding layer 400' and the molding film 300 can be reduced. If the content ratio of the polymer 430 is more than 12 wt% of the shielding layer 400 ', the resistance of the shielding layer 400' can be increased.

표지(450)가 반도체 패키지(3) 상에 제공될 수 있다. 표지(450)는 도 1b, 도 1d, 및 도 1e의 표지(450)와 동일할 수 있다. 다른 예로, 표지(450)는 도 3a의 표지(450)와 동일하며, 도 3b 내지 도 3d에서 설명한 방법으로 제조될 수 있다. A label 450 may be provided on the semiconductor package 3. The indicia 450 may be the same as the indicia 450 of Figures 1B, 1D, and 1E. As another example, the label 450 is the same as the label 450 in Fig. 3A, and can be manufactured by the method described in Figs. 3B to 3D.

반도체 패키지(3)는 도 2a 내지 도 2d에서 설명한 바와 동일한 방법으로 제조될 수 있다. 다만, 코팅 용액은 금속 입자들(410'), 도전성 탄소 물질(420), 폴리머(430), 및 용매를 포함할 수 있다. 도 1b 및 도 2c의 열처리 공정 동안, 도전성 탄소 물질(420)은 제1 입자들(411) 및 제2 입자들(412) 중에서 어느 하나와 화학적으로 결합(예를 들어, 공유 결합)할 수 있다. 다른 예로, 도전성 탄소 물질(420)은 금속 입자들(410')과 화학적으로 결합하지 않고, 접촉할 수 있다. The semiconductor package 3 may be manufactured in the same manner as described in Figs. 2A to 2D. However, the coating solution may include metal particles 410 ', a conductive carbon material 420, a polymer 430, and a solvent. The conductive carbon material 420 may be chemically bonded (e.g., covalently bonded) to either the first particles 411 or the second particles 412 during the heat treatment process of FIGS. 1B and 2C . As another example, the conductive carbon material 420 may be in contact with, and not chemically bonded to, the metal particles 410 '.

도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다. 5 is a cross-sectional view illustrating a semiconductor package according to embodiments. Hereinafter, the same elements as those described above will be omitted.

도 5를 참조하면, 반도체 패키지(4)는 기판(100), 반도체칩(200), 몰딩막(300), 제1 차폐층(400A), 및 제2 차폐층(400B)을 포함할 수 있다. 기판(100), 반도체칩(200), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 차폐층(400A)은 도 1a 및 도 1b의 차폐층(400)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 차폐층(400A)은 도 2b 내지 도 2d의 차폐층(400)의 제조예에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제1 차폐층(400A)은 제1 금속 입자들(410A), 제1 도전성 탄소 물질(420A), 및 제1 폴리머(430A)를 포함할 수 있다. 제1 금속 입자들(410A)은 열처리에 의해 서로 물리적으로 연결될 수 있다. 제1 도전성 탄소 물질(420A)은 제1 금속 입자들(410A)과 결합할 수 있다. 제1 차폐층(400A)은 기판(100)의 접지 패턴(110)과 전기적으로 접속할 수 있다. 5, the semiconductor package 4 may include a substrate 100, a semiconductor chip 200, a molding film 300, a first shielding layer 400A, and a second shielding layer 400B . The substrate 100, the semiconductor chip 200, and the molding film 300 may be substantially the same as those described in Figs. 1A and 1B. The first shielding layer 400A may be substantially the same as that described in the example of the shielding layer 400 of FIGS. 1A and 1B. The first shielding layer 400A may be formed by substantially the same method as described in the production example of the shielding layer 400 of FIGS. 2B to 2D. For example, the first shielding layer 400A may include first metal particles 410A, a first conductive carbon material 420A, and a first polymer 430A. The first metal particles 410A may be physically connected to each other by heat treatment. The first conductive carbon material 420A may be combined with the first metal particles 410A. The first shielding layer 400A may be electrically connected to the ground pattern 110 of the substrate 100. [

제2 차폐층(400B)은 제1 차폐층(400A) 상에 형성될 수 있다. 제2 차폐층(400B)은 제1 차폐층(400A)의 열처리가 완료된 후, 도 2b 내지 도 2d의 차폐층(400)의 형성에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제2 차폐층(400B)은 제1 차폐층(400A) 상에 코팅 용액을 도포하여 제2 예비 차폐층(미도시)을 형성하고, 상기 제2 예비 차폐층을 열처리 하여 형성될 수 있다. 제2 차폐층(400B)은 제2 금속 입자들(410B), 제2 도전성 탄소 물질(420B), 및 제2 폴리머(430B)를 포함할 수 있다. 제2 금속 입자들(410B)은 열처리에 의해 서로 물리적으로 연결될 수 있다. 제2 도전성 탄소 물질(420B)은 제2 금속 입자들(410B)과 결합할 수 있다. 제2 차폐층(400B)은 제1 차폐층(400A)과 전기적으로 연결될 수 있다. 예를 들어, 제2 도전성 탄소 물질(420B)이 제1 금속 입자들(410A) 또는 제1 도전성 탄소 물질(420A)과 접속하거나, 도전성 탄소 물질(420B)이 제1 금속 입자들(410A) 또는 제1 도전성 탄소 물질(420A)과 접속할 수 있다. 반도체 패키지(4)가 복수의 차폐층들(400A 400B)을 포함하여, 반도체 패키지(4)의 전자기 간섭이 더 양호하게 차폐될 수 있다. 도시되지는 않았으나, 제3 차폐층이 제2 차폐층(400B) 상에 더 제공될 수 있디. 차폐층들(400A, 400B)의 개수는 다양하게 변형될 수 있다. 차폐층들(400A, 400B)의 개수가 조절되어, 차폐층들(400A, 400B)의 총 두께가 제어될 수 있다. The second shielding layer 400B may be formed on the first shielding layer 400A. The second shielding layer 400B may be formed by substantially the same method as described in the formation of the shielding layer 400 of FIGS. 2B to 2D after the heat treatment of the first shielding layer 400A is completed. For example, the second shielding layer 400B may be formed by applying a coating solution on the first shielding layer 400A to form a second preliminary shielding layer (not shown), and heat-treating the second preliminary shielding layer . The second shield layer 400B may include second metal particles 410B, a second conductive carbon material 420B, and a second polymer 430B. The second metal particles 410B may be physically connected to each other by heat treatment. The second conductive carbon material 420B may be combined with the second metal particles 410B. The second shielding layer 400B may be electrically connected to the first shielding layer 400A. For example, when the second conductive carbon material 420B is connected to the first metal particles 410A or the first conductive carbon material 420A or the conductive carbon material 420B is connected to the first metal particles 410A or And can be connected to the first conductive carbon material 420A. The semiconductor package 4 includes a plurality of shielding layers 400A, 400B so that the electromagnetic interference of the semiconductor package 4 can be better shielded. Although not shown, a third shielding layer may be further provided on the second shielding layer 400B. The number of the shielding layers 400A and 400B may be variously modified. The number of the shielding layers 400A and 400B is adjusted so that the total thickness of the shielding layers 400A and 400B can be controlled.

도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다. 6 is a cross-sectional view showing a semiconductor package according to the embodiments. Hereinafter, the same elements as those described above will be omitted.

도 6을 참조하면, 반도체 패키지(5)는 반도체칩(200), 몰딩막(300), 제1 차폐층(400A), 및 제2 차폐층(400B)을 포함할 수 있다. 제1 차폐층(400A)은 금속 입자들(410A'), 도전성 탄소 물질(420A), 및 폴리머(430A)를 포함하고, 금속 입자들(410A')은 제1 입자들(411A) 및 제2 입자들(412A)을 포함할 수 있다. 제2 차폐층(400B)은 금속 입자들(410B'), 도전성 탄소 물질(420B), 및 폴리머(430B)를 포함하고, 상기 금속 입자들(410B')은 제1 입자들(411B) 및 제2 입자들(412B)을 포함할 수 있다. 금속 입자들(410A'), 도전성 탄소 물질들(420A), 및 폴리머들(430A)은 각각 도 4a 및 도 4b에서 설명한 금속 입자들(410A'), 도전성 탄소 물질들(420A), 및 폴리머들(430A)과 실질적으로 동일할 수 있다.Referring to FIG. 6, the semiconductor package 5 may include a semiconductor chip 200, a molding film 300, a first shielding layer 400A, and a second shielding layer 400B. The first shielding layer 400A includes metal particles 410A ', a conductive carbon material 420A and a polymer 430A. The metal particles 410A' include first particles 411A and second Particles 412A. The second shielding layer 400B includes metal particles 410B ', a conductive carbon material 420B and a polymer 430B. The metal particles 410B' include first particles 411B, 2 < / RTI > particles 412B. The metal particles 410A ', the conductive carbon materials 420A and the polymers 430A are formed of the metal particles 410A', the conductive carbon materials 420A, and the polymers (430A). ≪ / RTI >

도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다. 7 is a cross-sectional view showing a semiconductor package according to the embodiments. Hereinafter, the same elements as those described above will be omitted.

도 7을 참조하면, 반도체 패키지(6)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 기판(100)은 서로 대향하는 상면(100a) 및 하면(100b)을 가질 수 있다. 반도체칩(200), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 접지 구조체(110. 111. 112)는 접지 패턴(110), 상부 접지 비아(111), 및 하부 접지 비아(112A, 112B)를 포함할 수 있다. 하부 접지 비아(112A, 112B)는 복수로 제공될 수 있다. 하부 접지 비아들(112A, 112B)은 제1 하부 접지 비아(112A) 및 제2 하부 접지 비아(112B)를 포함할 수 있다. 제1 및 제2 하부 접지 비아들(112A, 112B)은 접지 패턴(110)과 전기적으로 연결될 수 있다. 접지 단자(131)는 제2 하부 접지 비아(112B)의 하면 상에 제공될 수 있다. 접지 패턴(110)은 기판(100)의 측면(100c)으로부터 이격될 수 있다. 다른 예로, 접지 패턴(110)은 기판(100)의 측면(100c) 상으로 더 연장되어, 차폐층(400)과 전기적으로 연결될 수 있다. 신호 패턴(120)은 접지 패턴(110) 및 차폐층(400)과 전기적으로 분리될 수 있다. Referring to FIG. 7, the semiconductor package 6 may include a substrate 100, a semiconductor chip 200, a molding film 300, and a shielding layer 400. The substrate 100 may have an upper surface 100a and a lower surface 100b facing each other. The semiconductor chip 200, and the molding film 300 may be substantially the same as those described in Figs. 1A and 1B. The ground structure 110. 111. 112 may include a ground pattern 110, upper ground vias 111, and lower ground vias 112A, 112B. The lower ground vias 112A and 112B may be provided in plural. The bottom ground vias 112A and 112B may include a first bottom ground via 112A and a second bottom ground via 112B. The first and second lower ground vias 112A and 112B may be electrically connected to the ground pattern 110. [ The ground terminal 131 may be provided on the lower surface of the second lower grounding via 112B. The ground pattern 110 may be spaced from the side surface 100c of the substrate 100. [ As another example, the ground pattern 110 may extend further on the side surface 100c of the substrate 100 and may be electrically connected to the shield layer 400. [ The signal pattern 120 may be electrically isolated from the ground pattern 110 and the shield layer 400.

차폐층(400)은 기판(100)의 하면(100b) 상으로 더 연장되어, 제1 하부 접지 비아(112A)와 접속할 수 있다. 차폐층(400)은 제1 하부 접지 비아(112A), 접지 패턴(110), 제2 하부 접지 비아(112B), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400)은 단자들(131, 132)을 노출시키는 홀(115)을 가질 수 있다. 차폐층(400)은 단자들(131, 132)과 이격될 수 있다. The shielding layer 400 may extend further onto the lower surface 100b of the substrate 100 and may be connected to the first lower grounding via 112A. The shielding layer 400 may be grounded through the first lower grounding via 112A, the grounding pattern 110, the second lower grounding via 112B, and the grounding terminal 131. [ The shield layer 400 may have holes 115 that expose the terminals 131 and 132. The shield layer 400 may be spaced apart from the terminals 131 and 132.

도 8은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다. 8 is a cross-sectional view showing a semiconductor package according to the embodiments. Hereinafter, the same elements as those described above will be omitted.

도 8을 참조하면, 반도체 패키지(7)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 반도체칩(200), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 기판(100)은 도 7에서 설명한 기판(100)과 실질적으로 동일할 수 있다. Referring to FIG. 8, the semiconductor package 7 may include a substrate 100, a semiconductor chip 200, a molding film 300, and a shielding layer 400. The semiconductor chip 200, and the molding film 300 may be substantially the same as those described in Figs. 1A and 1B. The substrate 100 may be substantially the same as the substrate 100 described in Fig.

차폐층(400')은 도 4a 및 도 4b에서 설명한 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)를 포함하고, 금속 입자들(410')은 제1 입자들(411) 및 제2 입자들(412)을 포함할 수 있다. 차폐층(400')은 몰딩막(300) 상에 제공될 수 있다. 차폐층(400')은 기판(100)의 하면(100b) 상으로 연장되어, 제1 하부 접지 비아(112A)와 접속할 수 있다. 차폐층(400')은 제1 하부 접지 비아(112A), 접지 패턴(110), 제2 하부 접지 비아(112B), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400')은 단자들(131, 132)을 노출시키는 홀(115)을 가질 수 있다. 차폐층(400')은 단자들(131, 132)과 이격될 수 있다. The shielding layer 400 'includes the metal particles 410', the conductive carbon material 420, and the polymer 430 described in FIGS. 4A and 4B, and the metal particles 410 ' (411) and second particles (412). The shielding layer 400 'may be provided on the molding film 300. The shielding layer 400 'may extend onto the lower surface 100b of the substrate 100 and may be connected to the first lower grounding via 112A. The shielding layer 400 'may be grounded via the first lower grounding via 112A, the grounding pattern 110, the second lower grounding via 112B, and the grounding terminal 131. The shield layer 400 'may have a hole 115 that exposes the terminals 131 and 132. The shield layer 400 'may be spaced apart from the terminals 131 and 132.

도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다. 9 is a cross-sectional view showing a semiconductor package according to the embodiments. Hereinafter, the same elements as those described above will be omitted.

도 9를 참조하면, 반도체 패키지(8)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 반도체칩(200)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. Referring to FIG. 9, the semiconductor package 8 may include a substrate 100, a semiconductor chip 200, a molding film 300, and a shielding layer 400. The semiconductor chip 200 may be substantially the same as that described in Figs. 1A and 1B.

접지 구조체(110. 111A, 111B 112)는 접지 패턴(110), 상부 접지 비아(111A, 111B), 및 하부 접지 비아(112)를 포함할 수 있다. 상부 접지 비아(111A, 111B)는 제1 상부 접지 비아(111A) 및 제2 상부 접지 비아(111B)를 포함할 수 있다. 제1 상부 접지 비아(111A)는 도 1a 및 도 1b의 상부 접지 비아(111)와 실질적으로 동일할 수 있다. 예를 들어, 제1 상부 접지 비아(111A)는 접지 인터포저(210)와 접속할 수 있다. 제2 상부 접지 비아(111B)는 평면적 관점에서, 기판(100)의 엣지 부분에 배치될 수 있다. 제2 상부 접지 비아(111B)는 평면적 관점에서 몰딩막(300)과 이격 배치될 수 있다. 접지 패턴(110)은 복수의 접지 패턴들(110)을 포함하고, 제1 상부 접지 비아(111A) 및 제2 상부 접지 비아(111B)는 각각 서로 다른 접지 패턴들(110)과 접속할 수 있다. 도시된 바와 달리, 하나의 접지 패턴(110)이 제1 상부 접지 비아(111A) 및 제2 상부 접지 비아(111B)와 접속할 수 있다.The grounding structures 110. 111A and 111B 112 may include a ground pattern 110, upper ground vias 111A and 111B, and lower ground vias 112. The upper ground vias 111A and 111B may include a first upper ground via 111A and a second upper ground via 111B. The first upper ground vias 111A may be substantially the same as the upper ground vias 111 of Figs. 1A and 1B. For example, the first upper ground via 111A may be connected to the ground interposer 210. The second upper ground via 111B may be disposed at an edge portion of the substrate 100 in plan view. The second upper ground via 111B may be spaced apart from the molding film 300 in plan view. The ground pattern 110 includes a plurality of ground patterns 110 and the first upper ground vias 111A and the second upper ground vias 111B may be connected to different ground patterns 110 respectively. Unlike what is shown, one ground pattern 110 can be connected to the first upper ground via 111A and the second upper ground via 111B.

몰딩막(300)은 기판(100)의 상면(100a) 상에 배치될 수 있다. 몰딩막(300)의 너비는 기판(100)의 너비보다 작을 수 있다. 몰딩막(300)은 기판(100)의 상면(100a)을 노출시킬 수 있다. 몰딩막(300)은 접지 구조체(110. 111A, 111B 112) 중에서 적어도 일부, 예를 들어, 제2 상부 접지 비아(111B)를 노출시킬 수 있다. The molding film 300 may be disposed on the upper surface 100a of the substrate 100. [ The width of the molding film 300 may be less than the width of the substrate 100. The molding film 300 may expose the upper surface 100a of the substrate 100. [ The molding film 300 may expose at least a portion of the grounding structures 110. 111A and 111B 112, for example, the second upper grounding via 111B.

차폐층(400)은 몰딩막(300) 상에 배치될 수 있다. 차폐층(400)은 몰딩막(300)에 의해 노출된 기판(100)의 상면(100a) 상으로 연장되어, 제2 상부 접지 비아(111B)와 접속할 수 있다. 차폐층(400)은 제2 상부 접지 비아(111B), 접지 패턴(110), 하부 접지 비아(112), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400)은 기판(100)의 측면(100c) 상으로 더 연장될 수 있으나, 이에 제한되지 않는다. The shielding layer 400 may be disposed on the molding film 300. The shielding layer 400 may extend over the upper surface 100a of the substrate 100 exposed by the molding film 300 and may be connected to the second upper ground via 111B. The shielding layer 400 may be grounded via the second upper ground via 111B, the ground pattern 110, the lower ground vias 112, and the ground terminal 131. The shielding layer 400 may extend further onto the side 100c of the substrate 100, but is not limited thereto.

도 10은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다. 10 is a cross-sectional view showing a semiconductor package according to the embodiments. Hereinafter, the same elements as those described above will be omitted.

도 10을 참조하면, 반도체 패키지(9)는 기판(100), 반도체칩(200), 몰딩막(300), 및 차폐층(400)을 포함할 수 있다. 반도체칩(200)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 기판(100), 접지 구조체(110. 111A, 111B 112), 및 몰딩막(300)은 도 9에서 설명한 바와 실질적으로 동일할 수 있다. Referring to FIG. 10, the semiconductor package 9 may include a substrate 100, a semiconductor chip 200, a molding film 300, and a shielding layer 400. The semiconductor chip 200 may be substantially the same as that described in Figs. 1A and 1B. The substrate 100, the grounding structures 110, 111A, 111B 112, and the molding film 300 may be substantially the same as those described in Fig.

차폐층(400')은 도 4a 및 도 4b에서 설명한 금속 입자들(410'), 도전성 탄소 물질(420), 및 폴리머(430)를 포함하고, 금속 입자들(410')은 제1 입자들(411) 및 제2 입자들(412)을 포함할 수 있다. 차폐층(400)은 몰딩막(300)에 의해 노출된 기판(100)의 상면(100a) 상으로 연장되어, 제2 상부 접지 비아(111B)와 접속할 수 있다. 차폐층(400)은 제2 상부 접지 비아(111B), 접지 패턴(110), 하부 접지 비아(112), 및 접지 단자(131)를 통해 접지될 수 있다. 차폐층(400)은 기판(100)의 측면(100c) 상으로 더 연장될 수 있으나, 이에 제한되지 않는다. The shielding layer 400 'includes the metal particles 410', the conductive carbon material 420, and the polymer 430 described in FIGS. 4A and 4B, and the metal particles 410 ' (411) and second particles (412). The shielding layer 400 may extend over the upper surface 100a of the substrate 100 exposed by the molding film 300 and may be connected to the second upper ground via 111B. The shielding layer 400 may be grounded via the second upper ground via 111B, the ground pattern 110, the lower ground vias 112, and the ground terminal 131. The shielding layer 400 may extend further onto the side 100c of the substrate 100, but is not limited thereto.

이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.It is not intended to be exhaustive or to limit the invention to the precise form disclosed, and it will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit of the invention. The appended claims should be construed to include other embodiments.

Claims (20)

접지 패턴을 포함하는 패키지를 제공하는 것; 및
상기 패키지의 상면 및 측면 상에 배치되며, 상기 접지 패턴과 전기적으로 연결되는 차폐층을 형성하는 것을 포함하되,
상기 차폐층은:
서로 연결된 금속 입자들, 상기 금속 입자들은 제1 입자들 및 상기 제1 입자들보다 더 큰 종횡비를 갖는 제2 입자들을 포함하고; 및
상기 금속 입자들 중 적어도 하나와 연결된 도전성 탄소 물질을 포함하는 반도체 패키지 제조 방법. Providing a package including a grounding pattern; And
And forming a shielding layer disposed on the top and sides of the package and electrically connected to the grounding pattern,
Wherein the shielding layer comprises:
Metal particles connected to each other, the metal particles comprising first particles and second particles having a larger aspect ratio than the first particles; And
And a conductive carbon material connected to at least one of the metal particles. 제1 항에 있어서,
상기 패키지의 상기 상면 상에 리세스를 형성하는 것을 더 포함하되,
상기 차폐층은:
상기 패키지의 상기 상면 상에 제공되며, 제1 상부면을 갖는 제1 부분; 및
상기 리세스 상에 제공되고, 상기 제1 상부면과 경사진 방향으로 연장되는 제2 상부면을 갖는 제2 부분을 포함하는 반도체 패키지 제조방법. The method according to claim 1,
Further comprising forming a recess on the top surface of the package,
Wherein the shielding layer comprises:
A first portion provided on the upper surface of the package and having a first upper surface; And
And a second portion provided on the recess and having a second upper surface extending in an oblique direction with the first upper surface. 제2 항에 있어서,
상기 차폐층의 상기 제2 부분에서 반사되는 빛의 세기는 상기 차폐층의 상기 제1 부분에서 반사되는 빛의 세기와 다르고,
상기 리세스의 깊이는 20μm이상이고
상기 제1 상부면 및 상기 제2 상부면의 각도는 130° 내지 160°인 반도체 패키지 제조 방법. 3. The method of claim 2,
Wherein the intensity of light reflected from the second portion of the shielding layer is different from the intensity of light reflected from the first portion of the shielding layer,
The depth of the recess is 20 탆 or more
Wherein the angle between the first upper surface and the second upper surface is 130 ° to 160 °. 제3 항에 있어서,
상기 차폐층의 상기 제1 부분에 포함된 물질은 상기 제2 부분에 포함된 물질과 동일하고, 상기 제1 부분의 조성비는 상기 제2 부분의 조성비와 동일한 반도체 패키지 제조 방법. The method of claim 3,
Wherein the material contained in the first portion of the shield layer is the same as the material contained in the second portion, and the composition ratio of the first portion is the same as the composition ratio of the second portion. 제1 항에 있어서,
상기 차폐층은 제1 부분 및 제2 부분을 포함하고,
상기 방법은 상기 차폐층의 상기 제2 부분 상에 빛을 조사하는 것을 더 포함하되, 상기 차폐층의 상기 제1 부분은 상기 빛에 노출되지 않고,
상기 빛은 495nm 내지 570 nm의 파장을 갖고,
상기 차폐층은 티타늄 산화물을 더 포함하며,
상기 차폐층의 상기 제1 부분은 제1 파장의 빛을 반사시키고,
상기 차폐층의 상기 제2 부분은 상기 제1 파장과 다른 제2 파장의 빛을 반사하는 반도체 패키지 제조 방법. The method according to claim 1,
Wherein the shielding layer comprises a first portion and a second portion,
The method may further comprise irradiating light onto the second portion of the shielding layer, wherein the first portion of the shielding layer is not exposed to the light,
The light has a wavelength of 495 nm to 570 nm,
Wherein the shielding layer further comprises titanium oxide,
Wherein the first portion of the shielding layer reflects light of a first wavelength,
Wherein the second portion of the shielding layer reflects light of a second wavelength different from the first wavelength. 제1 항에 있어서,
상기 제2 입자들의 상기 종횡비는 상기 제1 입자들의 상기 종횡비보다 5배 내지 20배 더 큰 반도체 패키지 제조방법. The method according to claim 1,
Wherein the aspect ratio of the second particles is 5 to 20 times greater than the aspect ratio of the first particles. 제1 항에 있어서,
상기 차폐층은 친수성 폴리머를 더 포함하되,
상기 차폐층은 소수성을 나타내는 반도체 패키지 제조방법.The method according to claim 1,
Wherein the shielding layer further comprises a hydrophilic polymer,
Wherein the shielding layer exhibits hydrophobicity. 제1 항에 있어서,
상기 도전성 탄소 물질은 상기 금속 입자들과 공유 결합되는 반도체 패키지 제조 방법.
The method according to claim 1,
Wherein the conductive carbon material is covalently bonded to the metal particles.
기판, 반도체칩, 및 몰딩막을 포함하는 패키지를 제공하는 것, 상기 기판은 그 일면 상에 노출된 접지 패턴을 포함하고; 및
금속 입자들 및 도전성 탄소 물질을 포함하는 용액을 상기 몰딩막 상에 도포하여, 차폐층을 형성하는 것을 포함하되,
상기 차폐층은 상기 금속 입자들 및 상기 금속 입자들 중 적어도 하나와 연결되는 상기 도전성 탄소 물질을 포함하고,
상기 차폐층은 상기 기판의 상기 일면 상으로 연장되어 상기 접지 패턴과 전기적으로 연결되는 반도체 패키지 제조방법. A package comprising a substrate, a semiconductor chip, and a molding film, the substrate including a ground pattern exposed on one side thereof; And
Applying a solution containing metal particles and a conductive carbon material onto the molding film to form a shielding layer,
Wherein the shielding layer comprises the conductive carbon material connected to at least one of the metal particles and the metal particles,
Wherein the shield layer extends on one side of the substrate and is electrically connected to the ground pattern. 제9 항에 있어서,
상기 몰딩막의 일면 상에 리세스를 형성하는 것을 더 포함하되,
상기 차폐층은 상기 리세스를 따라 연장되며,
상기 리세스 상의 상기 차폐층은 상기 리세스의 외측의 상기 차폐층보다 다른 세기의 빛을 반사하는 반도체 패키지 제조방법. 10. The method of claim 9,
Further comprising forming a recess on one side of the molding film,
Wherein the shield layer extends along the recess,
Wherein the shielding layer on the recess reflects light of a different intensity than the shielding layer outside the recess. 제9 항에 있어서,
상기 차폐층을 150℃ 내지 300℃에서 열처리 하는 것을 더 포함하는 반도체 패키지 제조방법. 10. The method of claim 9,
Further comprising: heat treating the shielding layer at a temperature of 150 ° C to 300 ° C. 제9 항에 있어서.
상기 몰딩막 상에 친수성 작용기를 형성하는 것을 더 포함하되, 상기 용액은 친수성인 반도체 패키지 제조 방법. 10. The method of claim 9,
Further comprising forming a hydrophilic functional group on the molding film, wherein the solution is hydrophilic. 제12 항에 있어서.
상기 친수성 작용기는 상기 몰딩막 상에 플라즈마 처리 공정을 수행하여 형성되고,
상기 차폐층은 친수성 폴리머를 더 포함하고,
상기 친수성 폴리머는 상기 도전성 탄소 물질과 상기 몰딩막 사이의 갭 및 상기 금속 입자들과 상기 몰딩막 사이의 갭에 제공되는 반도체 패키지 제조방법. 13. The method of claim 12,
Wherein the hydrophilic functional group is formed by performing a plasma treatment process on the molding film,
Wherein the shielding layer further comprises a hydrophilic polymer,
Wherein the hydrophilic polymer is provided in a gap between the conductive carbon material and the molding film and in a gap between the metal particles and the molding film. 제9 항에 있어서,
상기 기판은 상기 차폐층과 전기적으로 절연된 신호 패턴을 더 포함하는 반도체 패키지 제조방법. 10. The method of claim 9,
Wherein the substrate further comprises a signal pattern electrically isolated from the shielding layer. 제 9항에 있어서,
상기 금속 입자들은
제1 금속 입자; 및
상기 제1 금속 입자보다 더 큰 종횡비를 갖고, 상기 제1 금속 입자와 접촉하는 제2 금속 입자를 포함하는 반도체 패키지 제조 방법.10. The method of claim 9,
The metal particles
A first metal particle; And
And second metal particles having an aspect ratio greater than that of the first metal particles and in contact with the first metal particles. 제 9항에 있어서,
상기 차폐층을 열처리하여, 상기 도전성 탄소 물질을 상기 금속 입자들과 결합시키는 것을 더 포함하되,
상기 열처리 공정 동안, 상기 금속 입자들의 적어도 일부는 서로 직접 연결되는 반도체 패키지 제조 방법.
10. The method of claim 9,
Further comprising annealing the shielding layer to bond the conductive carbon material to the metal particles,
During the heat treatment process, at least some of the metal particles are directly connected to each other.
접지 구조체를 포함하는 기판, 상기 접지 구조체는 상기 기판의 일면 상으로 노출되고;
상기 기판 상의 반도체칩;
상기 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막; 및
상기 몰딩막 및 상기 기판의 상기 일면 상에 제공되고, 상기 접지 구조체와 접촉하는 차폐층을 포함하되,
상기 차폐층은:
서로 연결된 금속 입자들; 및
상기 금속 입자들 중 적어도 하나와 연결되는 도전성 탄소 물질을 포함하는 반도체 패키지. A substrate comprising a ground structure, wherein the ground structure is exposed on one side of the substrate;
A semiconductor chip on the substrate;
A molding film provided on the substrate and covering the semiconductor chip; And
A shielding layer provided on the molding film and on the one surface of the substrate and in contact with the grounding structure,
Wherein the shielding layer comprises:
Metal particles connected to each other; And
And a conductive carbon material connected to at least one of the metal particles. 제17 항에 있어서,
상기 몰딩막의 일면 상에 20μm이상의 깊이를 갖는 리세스가 제공되며,
상기 차폐층은:
상기 리세스의 외측에 제공되는 제1 부분; 및
상기 리세스 상에 제공되는 제2 부분을 포함하고, 상기 차폐층의 상기 제1 부분의 상부면 및 상기 차폐층의 상기 제2 부분의 상부면 사이의 각도는 130° 내지 160°인 반도체 패키지. 18. The method of claim 17,
A recess having a depth of 20 mu m or more is provided on one surface of the molding film,
Wherein the shielding layer comprises:
A first portion provided on the outside of the recess; And
Wherein the angle between the top surface of the first portion of the shielding layer and the top surface of the second portion of the shielding layer is between 130 ° and 160 °. 제17 항에 있어서.
상기 금속 입자들은:
제1 입자; 및
상기 제1 입자보다 더 큰 종횡비를 갖고, 상기 제1 입자와 접촉하는 제2 입자를 포함하는 반도체 패키지. The method of claim 17,
The metal particles include:
A first particle; And
And a second particle having an aspect ratio greater than that of the first particle and in contact with the first particle. 제17 항에 있어서,
상기 도전성 탄소 물질은 상기 금속 입자들 중 적어도 하나와 공유 결합하고,
상기 금속 입자들 중에서 적어도 2개는 서로 뭉쳐진 반도체 패키지. 18. The method of claim 17,
Wherein the conductive carbon material is covalently bonded to at least one of the metal particles,
And at least two of the metal particles are stacked together.
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