KR20170141136A - 반도체 패키지의 제조 방법 - Google Patents

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KR20170141136A
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KR
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forming
resin insulating
semiconductor device
insulating layer
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KR1020170074130A
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세이타 아라키
카즈히코 키타노
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가부시키가이샤 제이디바이스
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Abstract

수율이 높은 반도체 패키지의 제조 방법을 제공한다. 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법은, 기재 상에 외부 단자를 구비하는 적어도 1개의 반도체 장치를 상기 외부 단자가 상기 기재에 대향하지 않도록 배치하고, 상기 적어도 1개의 반도체 장치가 마련된 기재상에, 상기 반도체 장치의 주위를 둘러싸는 틀을 형성하고, 상기 틀의 내측에 수지 절연 재료를 포함하고, 상기 반도체 장치를 봉지하는 수지 절연층을 형성하는 것을 포함한다.

Description

반도체 패키지의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE}
본 발명은, 반도체 패키지의 제조 방법에 관한 것이다. 특히, 본 발명은, 기재상에 있어서의 반도체 장치의 실장 기술에 관한 것이다.
종래, 휴대 전화나 스마트 폰 등의 전자기기에 있어서, 지지 기판상에 IC 칩 등의 반도체 장치가 탑재된 반도체 패키지 구조가 이용되고 있다(예를 들면, 특개 2010-278334호 공보). 이러한 반도체 패키지에서는, 일반적으로는, 지지기재상에 접착층을 개입시켜 IC 칩이나 메모리 등의 반도체 장치가 접착되어 그 반도체 장치를 봉지체(봉지용 수지 재료)로 덮는 것으로 반도체 디바이스를 보호하는 구조가 채용되어 있다.
반도체 장치에 이용하는 지지기재로서 프린트기재, 세라믹기재 등의 여러가지 기재가 이용된다. 특히, 근래에는, 금속기재를 이용한 반도체 패키지의 개발이 진행되고 있다. 금속기재상에 반도체 장치가 탑재되어 재배선에 의해 팬 아웃 되는 반도체 패키지는, 전자 쉴드성이나 열특성이 뛰어나다고 하는 이점을 가지므로, 신뢰성이 높은 반도체 패키지로서 주목 받고 있다. 이러한 반도체 패키지는, 패키지 디자인의 자유도가 높다고 하는 이점도 가진다.
지지기재상에 반도체 장치가 탑재된 구조의 경우, 대형의 지지기재상에 복수의 반도체 장치가 탑재되는 것으로, 동일 프로세스로 복수의 반도체 패키지를 제조하는 것이 가능하다. 이 경우, 지지기재상에 형성된 복수의 반도체 패키지는, 제조 프로세스의 종료 후에 개편화 되어 개개의 반도체 패키지가 완성된다. 이와 같이 지지기재상에 반도체 장치가 탑재되는 반도체 패키지 구조는, 양산성이 높다고 하는 이점도 가지고 있다.
상기와 같이, 지지기재로서 대형의 금속기재를 이용하는 양산 방법을 고려했을 경우, 해당 금속기재에 반도체 장치를 배치할 때의 높은 얼라이먼트 정밀도, 또는 반도체 장치와 배선과의 양호한 컨택트, 또는 수율이 높은 반도체 패키지의 개편화 등이 요구된다.
본 발명은, 그러한 과제를 고려한 것으로서, 수율이 높은 반도체 패키지의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법은, 기재상에 외부 단자를 구비하는 적어도 1개의 반도체 장치를 상기 외부 단자가 상기 기재에 대향하지 않도록 배치하고, 상기 적어도 1개의 반도체 장치가 마련된 기재상에, 상기 반도체 장치의 주위를 둘러싸는 틀을 형성하고, 상기 틀의 내측에 수지 절연 재료를 포함하고, 상기 반도체 장치를 봉지하는 수지 절연층을 형성하는 것을 포함한다.
상기 반도체 장치를 배치하기 전에, 상기 기재상에 얼라이먼트 마커를 형성하는 것을 더 포함하고, 상기 반도체 장치는, 상기 얼라이먼트 마커의 내측에 배치되고, 상기 틀은, 상기 얼라이먼트 마커의 외측에 배치되고, 상기 얼라이먼트 마커와 상기 틀의 사이에서, 상기 수지 절연층으로 봉지된 반도체 장치를 개편화하는 것을 더 포함할 수 있다.
상기 틀을 상기 기재상에 형성하기 전에, 상기 반도체 장치를 배치하는 면을 제외한 상기 기재의 표면을 에칭 하고, 또한, 에칭 된 상기 기재의 표면에 금속을 석출시키는 것을 더 포함하고, 상기 수지 절연층을 형성한 후에, 상기 수지 절연층상에 제1 도전층을 형성하고, 상기 제1 도전층 및 상기 수지 절연층에 상기 반도체 장치의 상기 외부 단자를 노출시키는 개구부를 형성하고, 상기 기재의 상기 제1 면 및 측면부, 상기 제1 도전층상, 및 상기 개구부내에 도금층을 형성하는 것을 더 포함할 수 있다.
상기 기재상에 복수의 상기 반도체 장치를 배치하고, 상기 틀은, 상기 복수의 반도체의 각각의 주위를 둘러싸도록 형성할 수 있다.
상기 기재상에 복수의 상기 반도체 장치를 배치하고, 상기 틀은, 상기 복수의 반도체의 주위를 둘러싸도록 형성할 수 있다.
상기 틀을 상기 기재상에 형성하기 전에, 상기 반도체 장치를 배치하는 면을 제외한 상기 기재의 표면을 에칭 하고, 또한, 에칭 된 상기 기재의 표면에 금속을 석출시키는 것을 더 포함하고, 상기 수지 절연층을 형성한 후에, 상기 수지 절연층상에 제1 도전층을 형성하고, 상기 제1 도전층 및 상기 수지 절연층에 상기 반도체 장치의 상기 외부 단자를 노출시키는 개구부를 형성하고, 상기 기재의 상기 제1 면 및 측면부, 상기 제1 도전층상, 및 상기 개구부내에 도금층을 형성하는 것을 더 포함할 수 있다.
상기 틀의 두께는, 제1 수지 절연층이 적합한 절연층 두께로 설정하기 때문에, 상기 반도체 장치의 두께보다 두꺼울 수도 있으며 얇을 수도 있다.
상기 틀은, 에폭시 수지를 포함할 수 있다.
본 발명과 관련되는 반도체 패키지의 제조 방법에 의하면, 수율이 높은 반도체 패키지의 제조 방법을 제공할 수 있다.
도 1은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 단면 모식도이며,
도 2는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재에 얼라이먼트 마커를 형성하는 공정을 나타내는 도면이며,
도 3은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재에 접착층을 형성하는 공정을 나타내는 도면이며,
도 4는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재의 이면 및 측면을 조화하는 공정을 나타내는 도면이며,
도 5는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 접착층의 일부를 제거하는 공정을 나타내는 도면이며,
도 6은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재상에 반도체 장치를 배치하는 공정을 나타내는 도면이며,
도 7은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재상에 틀을 형성하는 공정을 나타내는 도면이며,
도 8은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재상에 틀을 형성하는 공정을 나타내는 도면이며,
도 9는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층을 형성하는 공정을 나타내는 도면이며,
도 10은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층상에 도전층을 형성하는 공정을 나타내는 도면이며,
도 11은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 도전층의 표면을 조화하는 공정을 나타내는 도면이며,
도 12는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층에 개구부를 형성하는 공정을 나타내는 도면이며,
도 13은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 도전층의 표면의 조화 된 영역을 제거하고, 개구 저부의 잔재를 제거하는 공정을 나타내는 도면이며,
도 14는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 무전해 도금법에 따라 도전층을 형성하는 공정을 나타내는 도면이며,
도 15는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 감광성 포토레지스트를 형성하는 공정을 나타내는 도면이며,
도 16은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 포토리소그래피에 의해서 감광성 포토레지스트의 일부를 제거하는 공정을 나타내는 도면이며,
도 17은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 전해 도금법에 따라 도전층을 형성하는 공정을 나타내는 도면이며,
도 18은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 감광성 포토레지스트를 제거하는 공정을 나타내는 도면이며,
도 19는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 도전층의 일부를 제거해 배선을 형성하는 공정을 나타내는 도면이며,
도 20은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 배선을 덮는 수지 절연층을 형성하는 공정을 나타내는 도면이며,
도 21은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층에 배선을 노출하는 개구부를 형성하는 공정을 나타내는 도면이며,
도 22는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 노출된 배선에 대응하는 위치에 솔더 볼을 배치하는 공정을 나타내는 도면이며,
도 23은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 솔더 볼을 리플로우 하는 공정을 나타내는 도면이며,
도 24는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층에 지지기재에 이르는 도랑을 형성하는 공정을 나타내는 도면이며,
도 25는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재를 절단하여 반도체 패키지를 개편화하는 공정을 나타내는 도면이며,
도 26은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 단면 모식도이며,
도 27은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재를 준비하는 공정을 나타내는 도면이며,
도 28은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재에 접착층을 형성하는 공정을 나타내는 도면이며,
도 29는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재의 이면 및 측면을 조화하는 공정을 나타내는 도면이며,
도 30은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 접착층에 얼라이먼트 마커를 형성하는 공정을 나타내는 도면이며,
도 31은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재상에 반도체 장치를 배치하는 공정을 나타내는 도면이며,
도 32는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재상에 틀을 형성하는 공정을 나타내는 도면이며,
도 33은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재상에 틀을 형성하는 공정을 나타내는 도면이다.
이하, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 구조 및 그 제조 방법에 대해, 도면을 참조하면서 상세하게 설명한다. 이하에 나타내는 실시 형태는 본 발명의 실시 형태의 일례이며, 본 발명은 이러한 실시 형태로 한정하여 해석되는 것은 아니다. 본 실시 형태에서 참조하는 도면에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호 또는 유사한 부호를 교부하고, 그 반복의 설명은 생략하는 경우가 있다. 도면의 치수 비율은 설명의 형편상 실제의 비율과는 다른 경우나, 구성의 일부가 도면으로부터 생략되는 경우가 있다. 설명의 편의 상, 상방 또는 하방이라고 하는 어구를 이용하여 설명하지만, 예를 들면, 제1 부재와 제2 부재와의 상하 관계가 도시와 거꾸로 되도록 배치될 수도 있다. 이하의 설명에서 기판의 제1 면 및 제2 면은 기판의 특정한 면을 가리키는 것이 아니고, 기판의 표면 방향 또는 이면 방향을 특정하기 위한 것으로, 즉, 기판에 대한 상하 방향을 특정하기 위한 명칭이다.
<실시 형태 1>
본 발명의 실시 형태 1과 관련되는 반도체 패키지의 개요에 대해서, 도 1을 참조하면서 상세하게 설명한다. 도 1은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 단면 모식도이다.
(반도체 패키지 10의 구조)
도 1에서 나타낸 것처럼, 반도체 패키지 10은, 지지기재 100, 접착층 110, 반도체 장치 120, 제1 수지 절연층 130, 배선 140, 제2 수지 절연층 150, 및 솔더 볼 160을 가진다.
지지기재 100에는, 지지기재 100의 일부가 패인 형상의 얼라이먼트 마커 102가 마련되어 있다. 접착층 110은 지지기재 100의 표면에 배치되어 있다. 접착층 110에는, 얼라이먼트 마커 102를 노출하도록 개구되어 있다. 접착층 110은 얼라이먼트 마커 102 보다 넓은 영역에서 개구되어 있다. 얼라이먼트 마커 102 및 그 주변의 지지기재 100의 표면은 그 개구에 의해서 노출되어 있다. 반도체 장치 120은, 접착층 110 상에 배치되어 있다. 반도체 장치 120의 상부에는, 반도체 장치 120에 포함되는 전자 회로에 접속된 외부 단자 122가 마련되어 있다. 도 1에서는 접착층 110이 단층인 구조를 예시했지만, 이 구조로 한정되지 않는다. 예를 들면, 접착층 110은 복수층으로 있을 수 있다.
제1 수지 절연층 130은 반도체 장치 120을 덮도록 지지기재 100 상에 배치되어 있다. 제1 수지 절연층 130에는 개구부 132가 마련되어 있다. 개구부 132는 외부 단자 122에 이르고 있다. 다시 말해, 개구부 132는 외부 단자 122를 노출하도록 마련되어 있다.
배선 140은 제1 도전층 142 및 제2 도전층 144를 가진다. 제1 도전층 142는 제1 수지 절연층 130의 상면에 배치되어 있다. 제2 도전층 144는 제1 도전층 142 상 및 개구부 132 내부에 배치되어 있고, 외부 단자 122에 접속되어 있다. 도 1에서는, 제1 도전층 142는 제1 수지 절연층 130의 상면에만 배치되어 있고 개구부 132의 내부에는 전혀 배치되지 않은 구조를 예시했지만, 이 구조로 한정되지 않는다. 예를 들면, 제1 도전층 142의 일부가 개구부 132 내부에 배치되어 있을 수 있다. 제1 도전층 142 및 제2 도전층 144의 각각은, 도 1에서 나타낸 것처럼 단층일 수도 있고, 제1 도전층 142 및 제2 도전층의 한쪽 또는 양쪽 모두가 복수층으로 있을 수도 있다.
제2 수지 절연층 150은 배선 140을 덮도록 제1 수지 절연층 130 상에 배치되어 있다. 제2 수지 절연층 150에는 개구부 152가 마련되어 있다. 개구부 152는 배선 140에 이르고 있다. 다시 말해, 개구부 152는 배선 140을 노출하도록 마련되어 있다.
솔더 볼 160은 개구부 152 내부 및 제2 수지 절연층 150의 상면에 배치되어 있어 배선 140에 접속되어 있다. 솔더 볼 160의 상면은 제2 수지 절연층 150의 상면에서 상방으로 돌출하고 있다. 솔더 볼 160의 돌출부는 위에 볼록한 만곡 형상을 가지고 있다. 솔더 볼 160의 만곡 형상은 단면에서 볼 때 원호일 수 있고 포물선일 수도 있다.
(반도체 패키지 10의 각부재의 재질)
도 1에서 나타내는 반도체 패키지 10에 포함되는 각 부재(각층)의 재료에 대해 상세하게 설명한다.
지지기재 100으로서는, 적어도 1종의 금속을 포함하는 금속기재를 이용할 수 있다. 금속기재로서는, 스테인리스(SUS) 기재, 알루미늄(Al) 기재, 티탄(Ti) 기재, 구리(Cu) 등의 금속재료를 이용할 수 있다. 지지기재 100으로서 금속기재 외에 실리콘 기판, 탄화 실리콘 기판, 화합물 반도체 기판 등의 반도체기재, 또는 유리 기판, 석영 기판, 사파이어 기판, 수지 기판 등의 절연성기재를 이용할 수 있다. 스테인리스 기재는 열팽창율이 낮고, 저가격이기 때문에, 지지기재 100으로서 스테인리스 기재를 이용하는 것이 바람직하다.
접착층 110으로서는, 에폭시계 수지 또는 아크릴계 수지를 포함하는 접착제를 이용할 수 있다.
반도체 장치 120으로서는, 중앙연산 처리장치(Central Processing Unit; CPU), 메모리, 마이크로 전기 기계 시스템(Micro Electro Mechanical Systems; MEMS), 전력용 반도체소자(파워 디바이스) 등을 이용할 수 있다.
제1 수지 절연층 130 및 제2 수지 절연층 150으로서는, 폴리이미드, 에폭시 수지, 폴리이미드 수지, 벤조시클로부텐 수지, 폴리아미드, 페놀 수지, 실리콘 수지, 불소 수지, 액정 폴리머, 폴리아미드이미드, 폴리벤조옥사졸, 시아네이트 수지, 아라미드, 폴리올레핀, 폴리에스테르, BT레진, FR-4, FR-5, 폴리아세탈, 폴리부틸렌 테레프탈레이트, 신디오택틱·폴리스티렌, 폴리페닐렌 설파이드, 폴리에테르에테르케톤, 폴리에테르니트릴, 폴리카보네이트, 폴리페닐렌에테르폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 폴리에테르이미드 등을 이용할 수 있다. 에폭시계 수지는 전기 특성 및 가공 특성이 뛰어나기 때문에, 제1 수지 절연층 130 및 제2 수지 절연층 150으로서 에폭시계 수지를 이용하는 것이 바람직하다.
본 실시 형태에서 이용되는 제1 수지 절연층 130에는 필러가 포함되어 있다. 필러로서는, 유리, 탈크, 마이카, 실리카, 알루미나 등의 무기 필러가 이용될 수 있다. 필러로서 불소 수지 필러 등의 유기 필러가 이용될 수도 있다. 다만, 제1 수지 절연층 130이 반드시 필러를 포함하는 수지인 것을 한정하는 것은 아니다. 본 실시 형태에서는, 제2 수지 절연층 150은 필러를 포함하고 있지만, 제2 수지 절연층 150에 필러가 포함되지 않을 수도 있다.
제1 도전층 142 및 제2 도전층 144로서는, 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 로듐(Rh), 주석(Sn), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr) 등의 금속 또는 이것들을 이용한 합금 등에서 선택할 수 있다. 제1 도전층 142과 제2 도전층 144는 같은 재료를 이용할 수도 있고, 다른 재료를 이용할 수도 있다.
솔더 볼 160으로서는, 예를 들면 Sn에 소량의 Ag, Cu, Ni, 비스머스(Bi), 또는 아연(Zn)을 첨가한 Sn합금으로 형성된 구 형상의 물체를 이용할 수 있다. 솔더 볼 이외에도 일반적인 도전성 입자를 사용할 수 있다. 예를 들면, 도전성 입자로서 입자 형상의 수지의 주위에 도전성의 막이 형성된 것을 사용할 수 있다. 솔더 볼 이외에, 솔더 페이스트를 이용할 수 있다. 솔더 페이스트로서는, Sn, Ag, Cu, Ni, Bi, 인(P), 게르마늄(Ge), 인듐(In), 안티몬(Sb), 코발트(Co), 납(Pb)을 이용할 수 있다.
(반도체 패키지 10의 제조 방법)
도 2 내지 도 23을 이용하여, 본 발명의 실시 형태 1과 관련되는 반도체 패키지 10의 제조 방법을 설명한다. 도 2 내지 도 23에 있어서, 도 1에 나타내는 요소와 같은 요소에는 동일한 부호를 교부했다. 이하의 설명에서는, 지지기재 100으로서 스테인리스 기재, 제1 수지 절연층 130으로서 에폭시계 수지, 제1 도전층 142 및 제2 도전층 144로서 Cu, 솔더 볼 160으로서 이상에서 언급한 Sn합금을 사용하여 반도체 패키지를 제작하는 제조 방법에 대해 설명한다.
도 2는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재에 얼라이먼트 마커를 형성하는 공정을 나타내는 도면이다. 얼라이먼트 마커 102는, 포토리소그래피 및 에칭에 의해서 지지기재 100의 상면에 형성된다. 얼라이먼트 마커 102의 위치 및 평면 형상은 목적에 따라 적당히 결정할 수 있다. 얼라이먼트 마커 102는, 광학 현미경 등으로 지지기재 100을 상면측으로부터 관찰했을 때에, 시인할 수 있는 정도로 단차가 마련되고 있을 수 있다.
도 3은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재에 접착층을 형성하는 공정을 나타내는 도면이다. 얼라이먼트 마커 102가 형성된 지지기재 100의 상면에 접착층 110을 형성한다. 접착층 110으로서 시트 모양의 접착층을 붙인다. 접착층 110으로서 접착층 재료가 용해된 용매를 도포법에 따라 형성할 수도 있다. 도 3에서는, 얼라이먼트 마커 102의 오목부가 공동으로 되고 있으나, 얼라이먼트 마커 102가 형성된 영역의 접착층 110은 후의 공정으로 제거되므로, 이 공정에 있어서 접착층 110이 얼라이먼트 마커 102의 오목부에 메워져 있을 수 있다.
도 4는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재의 이면 및 측면을 조화하는 공정을 나타내는 도면이다. 후의 공정으로 무전해 도금법에 따라 형성되는 도금층이 박리 하는 것을 억제하는 목적으로, 지지기재 100의 이면 및 측면을 조화(또는 조면화) 하고, 조화 된 지지기재 100의 이면 및 측면에 금속을 부착시킨다. 지지기재 100의 표면에 대한 조화 및 금속의 부착은, 지지기재 100의 조화 된 면에 부착시키는 소망하는 금속의 이온을 포함하는 약액(에천트)을 이용하는 Ÿ‡ 에칭에 의해 실현될 수 있다. 도 4에 있어서, 조화 영역 104를 점선으로 나타내었다.
지지기재 100의 조화에 대해서, 보다 상세하게 설명한다. 지지기재 100인 스테인리스 기재의 표면은 부동 상태 막이 형성되어 있다. 조화에 이용하는 에천트로는, 스테인리스 기재에 함유 되는 금속보다 낮은 이온화 경향을 가지는 금속의 이온이 포함된다. 예를 들면, 에천트로서는, 구리(Cu) 이온을 포함하는 염화 제2철(FeCl3) 용액을 이용할 수 있다. 구리(Cu) 이온을 포함하는 염화 제2철(FeCl3) 용액을 에천트로서 스테인리스 기재를 Ÿ‡ 에칭 하면, 스테인리스 기재의 표면이 에칭 되어 조화 되는 스테인리스 기재의 에칭은 국소적으로 진행하기 때문에, 스테인리스 기재 표면은 불균일에 에칭 되고 에칭 후의 스테인리스 기재 표면의 요철이 커진다. 스테인리스 기재 표면의 조화와 함께, 스테인리스 기재에 포함되는 금속의 이온화 경향과 에천트에 포함되는 구리의 이온화 경향의 차이에 의해, 조화 된 표면에 구리가 석출한다. 즉, 도 4에서 나타내는 상태로 에천트에 침지하는 것으로, 스테인리스 기재의 이면 및 측면을 동일 처리로 조화하는 것과 동시에, 조화 된 면에 구리를 부착시킬 수 있다. 에천트에 포함되는 금속 이온은, 구리 이온으로 한정되지 않고, 후술 하는 무전해 도금법에 따라 형성되는 도금층과의 밀착성을 고려하여 적당히 설정할 수 있다. 예를 들면, 도금층이 구리(Cu)를 포함하는 경우, 에천트에 포함되는 이온화 경향이 작은 금속의 이온으로서는 구리 이온이 바람직하다.
여기에서는, 접착층 110을 붙인 후에 스테인리스 기재의 조화를 실시하는 제조 방법을 예시했지만, 이러한 제조 방법으로 한정되지 않는다. 예를 들면, 접착층 110을 붙이기 전, 또는 얼라이먼트 마커 102를 형성하기 전에 조화를 실시할 수 있다.
도 5는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 접착층의 일부를 제거하는 공정을 나타내는 도면이다. 얼라이먼트 마커 102를 보다 정확하게 잘 읽어내기 위해, 얼라이먼트 마커 102의 상방의 접착층 110을 제거하여 개구부 112를 형성한다. 접착층 110의 제거는 레이저 조사에 의한 승화 또는 연삭(abrasion)에 의해서 실시할 수 있다. 개구부 112는, 포토리소그래피 및 에칭에 의해서 형성할 수도 있다. 개구부 112는 얼라이먼트 마커 102를 확실히 노출하기 위해서 얼라이먼트 마커 102보다 넓은 영역에 형성된다. 즉, 개구부 112는 지지기재 100의 상면(얼라이먼트 마커 102가 형성된 면)을 노출한다. 다시 말해, 평면에서 볼 때에 있어서, 개구부 112의 외연이 얼라이먼트 마커 102의 외연을 둘러싸도록 개구부 112가 형성된다.
도 6은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재 100 상에 반도체 장치를 배치하는 공정을 나타내는 도면이다. 상기와 같이 하여, 노출된 얼라이먼트 마커 102에 근거해 위치 맞춤을 실시하고, 상면에 외부 단자 122를 가지는 반도체 장치 120을 접착층 110을 개입시켜 지지기재 100에 배치한다. 여기서, 반도체 장치 120은, 얼라이먼트 마커 102의 내측에 배치된다. 얼라이먼트 마커 102의 독해는, 예를 들면, 광학 현미경, CCD 카메라, 전자현미경 등의 방법으로 실시할 수 있다. 이러한 방법에 의해서, 높은 얼라이먼트 정밀도로 반도체 장치 120의 실장을 실현할 수 있다.
도 7 및 도 8은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재 100 상에 틀 106을 형성하는 공정을 나타내는 도면이다. 도 7은 지지기재 100을 위에서 본 상면도이며, 도 8은 도 7의 단면도의 일부이다. 여기에서는, 후의 공정에서 제1 수지 절연층을 형성할 때에 제1 수지 절연층의 두께의 균일화하는 것을 목적으로서, 틀 106을 지지기재 100 상에 형성한다. 도 6 및 도 7에서는, 일례로서 지지기재 100 상에 배치된 각 반도체 장치의 주위를 둘러싸도록 접착층 110을 개입시켜 틀 106을 지지기재 100 상에 형성한다. 틀 106은, 얼라이먼트 마커 102의 외측에 형성된다. 틀 106은, 반도체 장치 120이 지지기재 100 상에 배치되기 전에 형성될 수도 있다.
틀 106의 재료는 특별히 한정되지는 않지만, 에폭시 수지 등의 절연성 수지일 수 있다. 예를 들면, 시트 모양의 에폭시 수지를 소망하는 형상으로 가공하여, 틀 106을 형성할 수 있다. 틀 106의 두께(지지기재 100의 두께 방향의 두께)는, 후술의 반도체 장치의 두께에 대해, 제1 수지 절연층 130이 적합한 절연층 두께로 설정하기 때문에, 반도체 장치의 두께 이상일 수도 있고, 반도체 장치의 두께 미만일 수도 있다. 각 반도체 장치의 주위를 둘러싸도록 틀 106을 지지기재 100 상에 형성하는 것에 의해, 후술 하는 제1 수지 절연층의 두께를 각 칩 영역 101 내에서 균일화할 수 있다. 또한, 틀 106이 지지기재 100 상에 배치되기 때문에, 지지기재 100 상에 도포되는, 제1 수지 절연층 130의 재료가 용해된 용액이, 조화 되어 금속이 석출한 지지기재 100의 측면으로 흘러 나오는 것을 방지할 수 있다. 그 때문에, 후술 하는 무전해 도금법에 따라 형성되는 도전층과 지지기재 100의 밀착성을 유지할 수 있다.
도 9는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층을 형성하는 공정을 나타내는 도면이다. 도 9에서 나타낸 것처럼, 제1 수지 절연층 130의 재료가 용해된 용액을 흘려 넣어, 열처리에 의해서 용제를 제거하는 것으로, 제1 수지 절연층 130을 얻을 수 있다. 제1 수지 절연층 130은, 절연성의 시트 모양 필름의 붙이기에 의해 형성될 수도 있다. 구체적으로는, 해당 시트 모양 필름을 반도체 장치 120이 실장된 지지기재 100에 붙인 후에, 가열 처리에 의해 시트 모양 필름을 용융시킨다. 가압 처리에 의해서 용융한 시트 모양 필름을 얼라이먼트 마커 102의 오목부에 매립한다. 이 가열 처리 및 가압 처리에 의해서 상기 시트 모양 필름으로부터, 도 9에서 나타낸 제1 수지 절연층 130을 얻을 수 있다. 또한, 제1 수지 절연층 130은, 몰드 성형의 수법을 이용하여, 용융한 제1 수지 절연층 130의 재료를 흘려 넣어, 경화시키는 것에 의해 제1 수지 절연층 130을 얻을 수도 있다. 제1 수지 절연층 130의 막두께는, 제1 수지 절연층 130이 반도체 장치 120을 덮도록 설정된다. 제1 수지 절연층 130은, 반도체 장치 120 및 외부 단자 122로 배선 140이 도통하는 것을 막는다. 즉, 제1 수지 절연층 130의 막두께는 반도체 장치 120의 높이보다 두껍다. 틀 106에 의해 둘러싸인 영역에 있어서, 제1 수지 절연층 130의 두께는, 균일하게 된다. 이것에 의해, 제1 수지 절연층 130은, 반도체 장치 120, 접착층 110 등에 의해서 형성된 단차를 완화(평탄화)하고, 반도체 칩의 수율을 향상시킬 수 있다.
도 9의 설명에서는, 제1 수지 절연층 130을 스핀 코트법으로 형성하는 제조 방법을 예시했지만, 이러한 방법으로 한정되지 않는다. 예를 들면, 딥법, 잉크젯법, 증착법 등의 다양한 방법으로 제1 수지 절연층 130을 형성할 수 있다.
도 10은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층상에 도전층을 형성하는 공정을 나타내는 도면이다. 제1 수지 절연층 130의 상면에 도전성을 가지는 시트 모양의 필름을 붙인다. 이 도전성 필름은 제1 도전층 142의 일부이다. 여기에서는, 제1 도전층 142를 필름의 붙이기에 의해서 형성하는 제조 방법을 예시했지만, 이 방법으로 한정되지 않는다. 예를 들면, 제1 도전층 142는 도금법 또는 물리 증착법(Physical Vapor Deposition; PVD법)에 따라 형성될 수 있다. PVD법으로서는, 스퍼터링법, 진공 증착법, 전자빔 증착법, 및 분자선 에피택시법 등을 이용할 수 있다. 도전성을 가지는 수지 재료가 용해된 용매를 도포하는 것으로 제1 도전층 142를 형성할 수도 있다.
도 11은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 도전층의 표면을 조화하는 공정을 나타내는 도면이다. 도 11에서 나타낸 것처럼, 제1 수지 절연층 130 상에 형성된 제1 도전층 142의 표면을 조화한다. 제1 도전층 142 표면의 조화는, 염화 제2철 약액을 이용한 에칭에 의해서 실시할 수 있다. 도 11에 있어서, 조화 영역 146을 점선으로 나타내었다.
도 12는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층에 개구부를 형성하는 공정을 나타내는 도면이다. 도 12에서 나타낸 것처럼, 외부 단자 122에 대응하는 위치에 있어서, 제1 도전층 142 표면의 조화 영역 146에 대해서 레이저를 조사하는 것에 의해서 외부 단자 122를 노출하는 개구부 132를 형성한다. 개구부 132의 형성은, 제1 도전층 142 및 제1 수지 절연층 130에 대해서 일괄로 실시할 수 있다. 개구부 132를 형성하기 위한 레이저로서 CO2 레이저를 이용할 수 있다. CO2 레이저는, 개구부 132의 사이즈에 맞추어 스폿 직경 및 에너지량이 조정되어 여러 차례 펄스 조사된다. 제1 도전층 142의 표면에 조화 영역 146이 형성되고 있는 것으로, 조사된 레이저 광의 에너지를 효율적으로 제1 도전층 142에 흡수시킬 수 있다. 레이저 광은 외부 단자 122의 내측에 조사된다. 즉, 레이저 광은 외부 단자 122의 패턴을 빗나가지 않게 조사된다. 반도체 장치 120의 일부를 가공하고 싶은 경우에는, 의도적으로 레이저 광의 일부가 외부 단자 122의 외측으로 넘어가도록 조사할 수도 있다.
도 12에서는, 개구된 제1 도전층 142의 측벽과 제1 수지 절연층 130의 측벽이 연속하고 있는 구조를 예시했지만, 이 구조로 한정되지 않는다. 예를 들면, 레이저 조사에 의해서 개구하는 경우, 제1 도전층 142에 비해 제1 수지 절연층 130이 지지기재 100의 평면 방향(개구경이 퍼질 방향)으로 크게 후퇴하는 경우가 있다. 즉, 제1 도전층 142의 단부가 제1 수지 절연층 130의 단부보다 개구부 132의 내측 방향으로 돌출한 구조가 될 수 있다. 다시 말해, 제1 도전층 142가 돌출한 히사시 형상이 될 수 있다. 또한 다시 말해, 개구부 132가 형성된 시점에 있어서, 제1 도전층 142의 일부의 아래쪽 면이 개구부 132의 내부에 노출될 수 있다. 그 때에, 돌출한 제1 도전층 142가 개구부 132의 내부에 있어서 외부 단자 122의 방향으로 굴곡한 형상이 될 수도 있다.
도 13은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 도전층의 표면의 조화된 영역을 제거하고, 개구 저부의 잔재를 제거하는 공정을 나타내는 도면이다. 우선, 개구부 132를 형성한 후에 제1 도전층 142 표면의 조화 영역 146을 제거한다. 조화 영역 146의 제거는, 산처리에 의해서 실시할 수 있다. 조화 영역 146의 제거에 이어서, 개구부 132의 저부의 잔재(스미어)를 제거한다. 잔재의 제거(디스미어)는 2 단계의 공정으로 수행된다.
개구부 132의 저부의 잔재를 제거하는 방법에 대해 상세하게 설명한다. 우선, 개구부 132의 저부에 대해서 플라스마 처리를 실시한다. 플라스마 처리로서는, 불소(CF4) 가스 및 산소(O2) 가스를 포함하는 플라스마 처리를 이용할 수 있다. 플라스마 처리에 의해서, 주로 개구부 132의 형성시에 모두 제거할 수 없었던 제1 수지 절연층 130이 제거된다. 이 때, 개구부 132의 형성시에 발생한 제1 수지 절연층 130의 변질층을 제거할 수도 있다. 예를 들면, 개구부 132를 레이저 조사로 형성했을 경우, 레이저의 에너지에 의해서 변질한 제1 수지 절연층 130이 개구부 132의 저부에 남는 일이 있다. 상기와 같이 플라스마 처리를 실시하는 것으로, 상기의 변질층을 효율 좋게 제거할 수 있다.
상기의 플라스마 처리에 이어서, 약액 처리를 실시한다. 약액 처리로서는, 과망간산나트륨 또는 과망간산칼륨을 이용할 수 있다. 약액 처리에 의해서, 상기의 플라스마 처리에 의해서 모두 제거할 수 없었던 잔재를 제거할 수 있다. 예를 들면, 제1 수지 절연층 130에 포함되어 상기의 플라스마 처리로는 제거할 수 없었던 필러를 제거할 수 있다. 과망간산나트륨 또는 과망간산칼륨은, 잔재를 에칭하기 위한 역할을 가지는 에칭액이다. 상기의 에칭액에 의한 처리 전에 제1 수지 절연층 130을 팽윤시키는 팽윤액을 이용할 수도 있다. 상기의 에칭액에 의한 처리의 뒤에 에칭액을 중화하는 중화액을 이용할 수도 있다.
팽윤액을 이용하는 것으로, 수지환이 넓어지기 때문에 액의 젖는 성질이 높아진다. 이것에 의해서, 에칭되지 않는 영역이 생기게 되는 것을 억제할 수 있다. 중화액을 이용하는 것으로, 에칭액을 효율적으로 제거할 수 있기 때문에, 의도하지 않는 에칭의 진행을 억제할 수 있다. 예를 들면, 에칭액으로 알칼리성의 약액을 이용했을 경우, 알칼리성의 약액은 수세로는 제거하기 어렵기 때문에, 의도하지 않는 에칭이 진행되어 버리는 일이 있다. 이러한 경우여도, 에칭 후에 중화액을 이용하면, 의도하지 않는 에칭의 진행을 억제할 수 있다.
팽윤액으로서는, 디에틸렌글리콜모노부틸에테르, 에틸렌글리콜 등의 유기용제를 이용할 수 있다. 중화액으로서는, 황산히드록실아민 등의 황산계의 약액을 이용할 수 있다.
예를 들면 제1 수지 절연층 130에 무기 재료의 필러를 이용했을 경우, 필러는 플라스마 처리로 제거되지 못하고, 잔재가 되는 경우가 있다. 이러한 경우여도, 플라스마 처리의 뒤에 약액 처리를 실시하는 것으로, 필러에서 기인하는 잔재를 제거할 수 있다.
도 14는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 무전해 도금법에 따라 도전층을 형성하는 공정을 나타내는 도면이다. 무전해 도금법에 의해서, 상기의 디스미어 공정 후에 노출된 외부 단자 122에 접속되는 도금층 200(도전체)을 형성한다. 무전해 도금법으로서는, 무전해 구리 도금을 이용할 수 있다. 예를 들면, 팔라듐(Pd) 콜로이드를 수지상에 흡착시키고 구리(Cu)를 포함한 약액 내에 침지시켜, Pd와 Cu를 치환하는 것에 의해서 Cu를 석출시킬 수 있다. 조화 영역 146을 제거하고 나서 무전해 도금법에 따라 도금층 200을 형성하는 것으로, 제1 도전층 142에 대한 도금층 200의 밀착성을 향상시킬 수 있다.
도 15는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 감광성 포토레지스트를 형성하는 공정을 나타내는 도면이다. 도 15에서 나타낸 것처럼, 도금층 200 상에 감광성의 포토레지스트 210을 형성한다. 포토레지스트는 스핀 코트법 등의 도포법에 따라 형성된다. 포토레지스트 형성전에, 도금층 200과 포토레지스트 210과의 밀착성을 향상시키는 처리(HMDS 처리 등의 소수화 표면 처리)를 수행할 수 있다. 포토레지스트 210은, 감광된 영역이 현상액에 대해서 에칭되기 어렵게 되는 네거티브형을 이용할 수도 있고, 반대로 감광된 영역이 현상액에 의해서 에칭되는 포지티브형을 이용할 수도 있다.
도 16은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 포토리소그래피에 의해서 감광성 포토레지스트의 일부를 제거하는 공정을 나타내는 도면이다. 도 16에서 나타낸 것처럼, 도포된 포토레지스트 210에 대해서 노광 및 현상을 실시하는 것으로, 도 1에 나타내는 배선 140을 형성하는 영역의 포토레지스트 210을 제거하고, 레지스트 패턴 220을 형성한다. 덧붙여 레지스트 패턴 220을 형성하는 노광을 실시할 때에, 지지기재 100에 형성된 얼라이먼트 마커 102를 이용하여 위치 맞춤을 실시한다.
도 17은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 전해 도금법에 따라 도전층을 형성하는 공정을 나타내는 도면이다. 레지스트 패턴 220을 형성한 후, 무전해 도금법에 따라 형성된 도금층 200에 흐르게 하여 전해 도금법을 실시하고, 레지스트 패턴 220으로부터 노출하고 있는 도금층 200을 한층 더 성장시켜 후막화한 제2 도전층 144를 형성한다. 레지스트 패턴 220 하의 제1 도전층 142 및 도금층 200은, 전면을 에칭하는 것으로 제거되기 때문에, 후막화 된 제2 도전층 144도 막이 감소된다. 따라서, 상기의 막 감소의 양을 고려하여 후막화하는 제2 도전층 144의 양을 조정한다.
도 18은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 감광성 포토레지스트를 제거하는 공정을 나타내는 도면이다. 도 18에서 나타낸 것처럼, 도금층 200을 후막화하여 제2 도전층 144를 형성한 후에, 레지스트 패턴 220을 구성하는 포토레지스트를 유기용매에 의해 제거한다. 포토레지스트의 제거에는, 유기용매를 이용하는 대신에, 산소 플라스마에 의한 애싱(Ashing)을 이용할 수도 있다. 포토레지스트를 제거하는 것으로, 제2 도전층 144가 형성된 후막 영역 230 및 도금층 200 만이 형성된 박막 영역 240을 얻을 수 있다. 덧붙여 후막 영역 230에서, 도금층 200 상에 전해 도금법에 따라 후막화 된 도금층이 형성되어 있기 때문에, 엄밀하게는 제2 도전층 144는 2층으로 형성되어 있지만, 여기에서는 그 2층을 구별하지 않고 도시했다.
도 19는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 도전층의 일부를 제거하여 배선을 형성하는 공정을 나타내는 도면이다. 도 19에서 나타낸 것처럼, 레지스트 패턴 220에 의해서 덮여 후막화 되지 않았던 영역의 도금층 200 및 제1 도전층 142를 제거(에칭)하는 것으로, 각각의 배선 140을 전기적으로 분리한다. 도금층 200 및 제1 도전층 142의 에칭에 의해서, 후막 영역 230의 제2 도전층 144의 표면도 에칭되어 박막화되기 때문에, 이 박막화의 영향을 고려하여 제2 도전층 144의 막두께를 설정하는 것이 바람직하다. 이 공정에 있어서의 에칭으로서는, 웨트 에칭이나 드라이 에칭을 사용할 수 있다. 도 19에서는, 1층의 배선 140을 형성하는 제조 방법을 예시했지만, 이 방법으로 한정되지 않고, 배선 140의 상방에 절연층 및 도전층을 적층시켜, 복수의 배선층이 적층된 다층 배선을 형성할 수도 있다. 그 때에, 배선층을 형성할 때마다 새롭게 얼라이먼트 마커를 형성하고, 상층의 배선층 형성 시의 위치 맞춤에 이용할 수 있다.
도 20은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 배선을 덮는 수지 절연층을 형성하는 공정을 나타내는 도면이다. 제2 수지 절연층 150은, 예를 들면, 절연성의 시트 모양 필름을 붙여 가열·가압 처리를 실시하는 것으로 형성된다. 제2 수지 절연층 150의 막두께는, 제2 수지 절연층 150이 배선 140을 덮도록 설정된다. 즉, 제2 수지 절연층 150의 막두께는 배선 140의 두께보다 두껍다. 제2 수지 절연층 150은, 배선 140 등에 의해서 형성된 단차를 완화(평탄화)하기 때문에, 평탄화막으로 불리기도 한다.
제2 수지 절연층 150은, 배선 140과 솔더 볼 160이 도통하는 것을 막는다. 즉, 배선 140과 솔더 볼 160의 사이에는 갭이 마련되어 있다. 제2 수지 절연층 150이 배선 140의 적어도 상면 및 측면에서 배치되어 있으면, 제2 수지 절연층 150의 막두께는 배선 140의 두께보다 얇을 수 있다. 도 20의 설명에서는, 제2 수지 절연층 150을 시트 모양 필름의 붙이기에 의해서 형성하는 제조 방법을 예시했지만, 이 방법으로 한정되지 않는다. 예를 들면, 스핀 코트법, 딥법, 잉크젯법, 증착법 등이 다양한 방법으로 제2 수지 절연층 150을 형성할 수 있다.
도 21은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층에 배선을 노출하는 개구부를 형성하는 공정을 나타내는 도면이다. 도 21에서 나타낸 것처럼, 제2 수지 절연층 150에 배선 140을 노출하는 개구부 152를 형성한다. 개구부 152는 포토리소그래피 및 에칭에 의해서 형성될 수도 있다. 제2 수지 절연층 150으로서 감광성 수지가 이용되었을 경우에는, 개구부 152는 노광 및 현상에 의해서 형성할 수 있다. 배선 140과 같은 공정으로 형성한 얼라이먼트 마커에 근거하여 위치 맞춤 하는 것으로, 개구부 152를 형성할 수 있다.
도 22는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 노출된 배선에 대응하는 위치에 솔더 볼을 배치하는 공정을 나타내는 도면이다. 도 22에서 나타낸 것처럼, 개구부 152에 대해서 솔더 볼 160을 배치한다. 도 22에서는, 1개의 개구부 152에 대해서 1개의 솔더 볼 160이 배치된 제조 방법을 예시했지만, 이 방법으로 한정되지 않는다. 예를 들면, 1개의 개구부 152에 복수의 솔더 볼 160이 배치될 수 있다. 도 22에서는, 솔더 볼 160을 개구부 152에 배치한 단계에서, 솔더 볼 160이 배선 140에 접촉하고 있는 제조 방법을 예시했지만, 이 방법으로 한정되지 않는다. 예를 들면, 도 22에서 나타낸 단계에 있어서, 솔더 볼 160이 배선 140에 접촉하고 있지 않을 수도 있다. 배선 140과 같은 공정으로 형성한 얼라이먼트 마커에 기반하여 위치 맞춤하는 것으로, 솔더 볼 160을 배치할 수 있다.
도 23은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 솔더 볼을 리플로우 하는 공정을 나타내는 도면이다. 도 22에서 나타내는 상태로 열처리를 실시하는 것으로, 솔더 볼 160을 리플로우 시킨다. 리플로우는 고체의 대상물의 적어도 일부를 액상화 시키고 유동성을 갖게 하는 것으로, 대상물을 오목부의 내부에 흘려 넣는 것이다. 솔더 볼 160을 리플로우 하는 것으로, 개구부 152의 내부에서 노출된 배선 140의 상면의 전역에 있어서 솔더 볼 160과 배선 140을 접촉시킬 수 있다.
도 24는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 수지 절연층에 지지기재에 이르는 도랑을 형성하는 공정을 나타내는 도면이다. 여기에서는, 다이싱 블레이드(예를 들면, 다이아몬드제의 원형 회전칼날)를 이용하여 접착층 110, 제1 수지 절연층 130, 및 제2 수지 절연층 150에 칼집 250을 넣는다. 칼집 250은, 다이싱 블레이드를 고속 회전시켜, 순수한 물로 냉각·절삭 조각의 세척 흘려 보내기를 실시하면서 절단하는 것으로 형성된다. 도 24에서는, 칼집 250은 얼라이먼트 마커 102의 외측과, 또한, 틀 106의 내측에서 접착층 110, 제1 수지 절연층 130, 및 제2 수지 절연층 150에 형성된다. 다만, 지지기재 100에 이르도록 다이싱하여 칼집 250을 형성할 수도 있다. 즉, 다이싱에 의해 지지기재 100의 상면 부근에 오목부가 형성될 수도 있다. 반대로, 접착층 110의 일부, 또는 접착층 110 및 제1 수지 절연층 130의 일부를 남기도록 다이싱 할 수도 있다.
도 25는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재를 절단하여 반도체 패키지를 개편화하는 공정을 나타내는 도면이다. 도 25에서 나타낸 것처럼, 지지기재 100의 이면측(반도체 장치 120이 배치된 측과는 역측)으로부터 얼라이먼트 마커 102의 외측, 또한, 틀 106의 내측에서 레이저를 조사하는 것으로 반도체 패키지를 개편화한다. 지지기재 100에 조사하는 레이저로서는, CO2 레이저를 이용할 수 있다. 지지기재 100의 얼라이먼트 마커 102에 근거하여 위치 맞춤 하는 것으로, 레이저 조사를 실시할 수 있다. 레이저는 평면에서 볼 때에 대해 칼집 250보다 좁은 영역에 대해서 조사된다. 이와 같이 하여, 지지기재 100은 개편화 된다. 덧붙여 이 때, 반도체 장치 120을 둘러싸도록 배치된 틀 106은 제거된다.
여기에서는 지지기재 100의 이면측으로부터 레이저 조사를 수행하는 제조 방법을 예시했지만, 이 방법으로 한정되지 않는다. 예를 들면, 지지기재 100의 표면측에서 칼집 250을 통과시켜, 지지기재 100의 표면측으로부터 레이저 조사를 수행할 수도 있다. 상기에서는, 평면에서 볼 때에 칼집 250이 형성된 영역보다 좁은 영역에 레이저를 조사하는 제조 방법을 예시했지만, 이 방법으로 한정되지 않는다. 예를 들면, 평면에서 볼 때에 칼집 250이 형성된 영역과 같은 영역에 레이저를 조사할 수도 있고, 그것보다 넓은 영역에 레이저를 조사할 수도 있다.
여기서, 지지기재 100로 금속기재를 이용한 경우, 접착층 110, 제1 수지 절연층 130, 제2 수지 절연층 150, 및 지지기재 100을 일괄로 가공하면, 다이싱 블레이드의 소모가 커져, 다이싱 블레이드의 사용 수명이 짧아져 버린다. 또, 금속기재를 다이싱 블레이드로 기계적으로 가공하면, 가공단에 대해 모퉁이의 형상이 예리한 "버(burr)" 가 발생해 버려, 핸들링 시에 작업자가 상처를 입을 위험성이 있다. 그러나, 지지기재 100을 레이저 가공하는 것으로, 다이싱 블레이드의 소모를 억제할 수 있고 지지기재 100의 가공단의 형상을 매끄럽게 할 수 있다. 따라서, 특히 지지기재 100으로서 금속기재를 이용했을 경우, 상기와 같이 지지기재 100 상의 구조물을 다이싱 블레이드로 가공하고, 지지기재 100을 레이저로 가공하는 것이 바람직하다.
이상과 같이, 실시 형태 1과 관련되는 반도체 패키지의 제조 방법에 의하면, 틀 106이 지지기재 100 상의 반도체 장치 120의 주위를 둘러싸도록 접착층 110을 개입시켜 지지기재 100에 배치되는 것에 의해서, 틀 106에 의해서 둘러싸인 영역내에서의 제1 수지 절연층 130의 두께를 균일화할 수 있다. 이것에 의해, 제1 수지 절연층 130은, 반도체 장치 120, 접착층 110 등에 의해서 형성된 단차를 완화(평탄화)하고, 배선 140의 단차 차이 등을 방지할 수 있다. 또한, 틀 106이 지지기재 100 상에 배치되는 것에 의해, 지지기재 100 상에 도포된 제1 수지 절연층 130의 재료가 용해된 용매가, 조화 되어 금속이 석출한 지지기재 100의 측면으로 흘러 나오는 것을 방지할 수 있다. 그 때문에, 무전해 도금법에 따라 형성된 도전층과 지지기재 100의 밀착성을 유지할 수 있다. 따라서, 반도체 칩의 수율을 향상시킬 수 있다.
<실시 형태 2>
본 발명의 실시 형태 2와 관련되는 반도체 패키지의 개요에 대해서, 도 26을 참조하면서 상세하게 설명한다. 도 26은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 단면 모식도이다.
(반도체 패키지 20의 구조)
실시 형태 2와 관련되는 반도체 패키지 20은, 실시 형태 1의 반도체 패키지 10과 유사하지만, 얼라이먼트 마커 114가 접착층 110에 마련된 개구부에서 실현되어 있는 점에서, 반도체 패키지 10과 상이하다. 반도체 패키지 20에서는, 지지기재 100에는 오목부가 형성되어 있지 않다. 다만, 반도체 패키지 10과 마찬가지로, 반도체 패키지 20의 지지기재 100에 오목부를 마련하고, 보조적인 얼라이먼트 마커를 형성할 수도 있다. 반도체 패키지 20의 그 외의 부재에 대해서는, 반도체 패키지 10과 동일하므로, 여기에서는 자세한 설명을 생략한다.
(반도체 패키지 20의 제조 방법)
도 27 내지 도 32를 이용하여, 본 발명의 실시 형태 2와 관련되는 반도체 패키지 20의 제조 방법을 설명한다. 도 27 내지 도 32에 있어서, 도 26에서 나타낸 요소와 같은 요소에는 동일한 부호를 교부했다. 반도체 패키지 10과 같이, 지지기재 100으로서 스테인리스 기재, 제1 수지 절연층 130으로서 에폭시계 수지, 제1 도전층 142 및 제2 도전층 144로서 Cu, 솔더 볼 160으로서 상술한 Sn합금이 이용된 반도체 패키지의 제조 방법에 대해 설명한다.
도 27는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재를 준비하는 공정을 나타내는 도면이다. 반도체 패키지 20의 제조 방법에서는, 지지기재 100에 얼라이먼트 마커를 형성하지 않는다. 다만, 필요에 따라서, 도 2에 나타내는 제조 방법과 같이 얼라이먼트 마커를 형성할 수도 있다.
도 28은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재에 접착층을 형성하는 공정을 나타내는 도면이다. 도 28에서 나타낸 것처럼, 지지기재 100의 상면에 접착층 110을 형성한다. 접착층 110으로서 시트 모양의 접착층을 붙인다. 접착층 110으로서 용매에 녹은 상태의 접착층 재료를 도포법에 따라 형성할 수도 있다.
도 29는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재의 이면 및 측면을 조화하는 공정을 나타내는 도면이다. 후의 공정에서 무전해 도금법에 따라 형성되는 도금층이 박리 하는 것을 억제하는 목적으로, 지지기재 100의 이면 및 측면을 조화(또는 조면화) 하고, 조화 된 표면에 금속을 부착시킨다. 지지기재 100의 조화 및 조화면에의 금속의 부착은, 부착시키고 싶은 소망하는 금속의 이온을 포함하는 약액(에천트)을 이용하는 것으로 실현될 수 있다. 도 29에 있어서, 조화 영역 104를 점선으로 나타내었다.
여기에서는, 접착층 110을 붙인 후에 스테인리스 기재의 조화를 실시하는 제조 방법을 예시했지만, 이러한 제조 방법으로 한정되지 않는다. 예를 들면, 접착층 110을 붙이기 전에 조화를 실시할 수 있다.
도 30은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 접착층 110에 얼라이먼트 마커를 형성하는 공정을 나타내는 도면이다. 얼라이먼트 마커 114는, 접착층 110에 대한, 레이저 조사에 의한 승화 또는 연삭에 의해서 형성할 수 있다. 얼라이먼트 마커 114의 위치 및 평면 형상은 목적에 따라 적당히 결정할 수 있다. 얼라이먼트 마커 114는, 광학 현미경 등으로 지지기재 100을 상면측으로부터 관찰했을 때에, 시인할 수 있는 정도로 단차가 마련되고 있을 수 있다. 즉, 도 30의 얼라이먼트 마커 114는 접착층 110을 개구하고 있지만, 얼라이먼트 마커 114는 접착층 110에 형성된 오목부일 수도 있다. 이러한 공정에 있어서, 얼라이먼트 마커 114와는 다른 개구부 또는 오목부를 접착층 110에 가공할 수 있다. 접착층 110의 제거는 레이저 조사에 의한 승화 또는 연삭에 의해서 실시할 수 있다. 또는, 포토리소그래피 및 에칭에 의해서 형성할 수도 있다.
도 31은, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재상에 반도체 장치를 배치하는 공정을 나타내는 도면이다. 상기와 같이 하여, 접착층에 형성된 얼라이먼트 마커 114에 근거해 위치 맞춤을 실시하고, 상면에 외부 단자 122가 마련된 반도체 장치 120을, 접착층 110을 개입시켜 지지기재 100에 배치한다. 반도체 장치 120은 얼라이먼트 마커 114의 내측에 배치된다. 얼라이먼트 마커 114의 독해는, 예를 들면, 광학 현미경, CCD 카메라, 전자현미경 등의 방법으로 실시할 수 있다. 이러한 방법에 의해서, 높은 얼라이먼트 정밀도로 반도체 장치 120의 실장을 실현할 수 있다.
도 32는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 제조 방법에 있어서, 지지기재 100 상에 틀 106을 형성하는 공정을 나타내는 도면이다. 도 32에서는, 일례로서 각 반도체 장치 120의 주위를 둘러싸도록, 접착층 110을 개입시켜 틀 106을 지지기재 100 상에 형성한다. 또한, 틀 106은, 반도체 장치 120이 지지기재 100 상에 배치되기 전에 형성될 수도 있다.
이후의 공정은 도 9 내지 도 25과 같은 제조 방법을 이용하여 반도체 패키지 20을 형성할 수 있다. 따라서, 이 이후의 공정에 대해서는, 설명을 생략 한다.
이상과 같이, 실시 형태 2와 관련되는 반도체 패키지의 제조 방법에 의하면, 지지기재 100 상의 각 반도체 장치 120의 주위를 둘러싸도록 접착층 110을 개입시켜 틀 106이 지지기재 100 상에 배치되는 것에 의해서, 틀 106에 의해서 둘러싸인 영역에서 제1 수지 절연층 130의 두께를 균일화할 수 있다. 이것에 의해, 제1 수지 절연층 130은, 반도체 장치 120, 접착층 110 등에 의해서 형성된 단차를 완화(평탄화)하고, 반도체 칩의 수율을 향상시킬 수 있다. 또한, 틀 106이 지지기재 100 상에 배치되는 것에 의해, 지지기재 100 상에 도포된 제1 수지 절연층 130의 재료가 용해된 용매가, 조화 되어 금속이 석출한 지지기재 100의 측면으로 흘러 나오는 것을 방지할 수 있다. 그 때문에, 무전해 도금법에 따라 형성된 도전층과 지지기재 100의 밀착성을 유지할 수 있다.
이상의 실시 형태 1 및 실시 형태 2에서는, 틀 106이 지지기재 100 상의 각 반도체 장치 120의 주위를 둘러싸도록 접착층 110을 개입시켜 지지기재 100 상에 배치되는 것에 의해서, 제1 수지 절연층 130의 두께를 틀 106에 의해서 둘러싸인 영역에 있어서 균일화하고 있다. 그렇지만, 본 발명의 실시 형태는, 실시 형태 1 및 실시 형태 2로 한정되지는 않는다.
예를 들면, 도 33에서 나타낸 것처럼, 지지기재 100 상에 복수의 반도체 장치 120이 배치되는 경우, 복수의 반도체 장치 120을 둘러싸도록 지지기재 100 상에 틀 106a를 형성할 수 있다. 틀 106a의 배치를 제외한, 다른 구성은, 실시 형태 1또는 실시 형태 2와 같다. 복수의 반도체 장치 120을 둘러싸도록 틀 106a를 배치하는 것에 의해, 제1 수지 절연층 130을 형성할 때에, 제1 수지 절연층 130이 경화되기 전에, 지지기재 100 상에 도포된 제1 수지 절연층 130의 재료가 용해된 용매가, 테두리 106 밖으로 흘러 나오는 것을 방지하고, 지지기재 100 상의 틀 106a에 둘러싸인 영역에서 제1 수지 절연층 130의 두께를 균일하게 할 수 있다. 따라서, 틀 106a에 둘러싸인 영역의 제1 수지 절연층 130의 두께를 균일하게 할 수 있으며 반도체 장치 120, 접착층 110 등에 의해서 형성된 단차를 완화(평탄화)할 수 있다. 또한, 틀 106a가 지지기재 100 상에 배치되는 것에 의해, 지지기재 100 상에 도포된 제1 수지 절연층 130의 재료가 용해된 용매가, 조화 되어 금속이 석출한 지지기재 100의 측면으로 흘러 나오는 것을 방지할 수 있다. 그 때문에, 무전해 도금법에 따라 형성된 도전층과 지지기재 100의 밀착성을 유지할 수 있다. 따라서, 반도체 칩의 수율을 향상시킬 수 있다.
덧붙여 본 발명은 상기 실시의 형태로 한정되는 것이 아니고, 요지를 일탈하지 않는 범위에서 적당히 변경하는 것이 가능하다.
10, 20: 반도체 패키지
100: 지지기재
102, 114: 얼라이먼트 마커
104, 146: 조화 영역
106, 106a: 틀
110: 접착층
112: 개구부
120: 반도체 장치
122: 외부 단자
130: 제1 수지 절연층
132: 개구부
140: 배선
142: 제1 도전층
144: 제2 도전층
150: 제2 수지 절연층
152: 개구부
160: 솔더 볼
200: 도금층
210: 포토레지스트
220: 레지스트 패턴
230: 후막 영역
240: 박막 영역
250: 칼집

Claims (14)

  1. 기재상에 외부 단자를 구비하는 적어도 1개의 반도체 장치를 상기 외부 단자가 상기 기재에 대향하지 않도록 배치하고,
    상기 적어도 1개의 반도체 장치가 마련된 기재상에, 상기 반도체 장치의 주위를 둘러싸는 틀을 형성하고,
    상기 틀의 내측에 수지 절연 재료를 포함하고, 상기 반도체 장치를 봉지하는 수지 절연층을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 수지 절연층을 형성하는 것은, 상기 수지 절연 재료가 용해된 용액을 상기 틀의 내측에 흘려 넣는 것, 및
    상기 수지 절연 재료가 용해된 용액을 열처리 하는 것을 포함하는, 반도체 패키지의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 장치를 배치하기 전에, 상기 기재상에 얼라이먼트 마커를 형성하는 것을 더 포함하고,
    상기 반도체 장치는, 상기 얼라이먼트 마커의 내측에 배치하고,
    상기 틀은, 상기 얼라이먼트 마커의 외측에 형성하고,
    상기 얼라이먼트 마커와 상기 틀의 사이에서, 상기 수지 절연층으로 봉지된 반도체 장치를 개편화하는 것을 더 포함하는, 반도체 패키지의 제조 방법.
  4. 제1항에 있어서,
    상기 틀을 상기 기재상에 형성하기 전에,
    상기 반도체 장치를 배치하는 면을 제외한 상기 기재의 표면을 에칭 하고,
    에칭 된 상기 기재의 표면에 금속을 석출시키는 것을 더 포함하고,
    상기 수지 절연층을 형성한 후에,
    상기 수지 절연층상에 제1 도전층을 형성하고,
    상기 제1 도전층 및 상기 수지 절연층에 상기 반도체 장치의 상기 외부 단자를 노출시키는 개구부를 형성하고,
    상기 기재의 상기 제1 면 및 측면부, 상기 제1 도전층상, 및 상기 개구부내에 도금층을 형성하는 것을 더 포함하는, 반도체 패키지의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 장치를 배치하는 것은, 상기 기재상에 복수의 상기 반도체 장치를 배치하는 것을 포함하고,
    상기 틀을 형성하는 것은, 상기 복수의 반도체 장치의 각각의 주위를 둘러싸도록 상기 틀을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  6. 제2항에 있어서,
    상기 반도체 장치를 배치하는 것은, 상기 기재상에 복수의 상기 반도체 장치를 배치하는 것을 포함하고,
    상기 틀을 형성하는 것은, 상기 복수의 반도체 장치의 각각의 주위를 둘러싸도록 상기 틀을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  7. 제3항에 있어서,
    상기 반도체 장치를 배치하는 것은, 상기 기재상에 복수의 상기 반도체 장치를 배치하는 것을 포함하고,
    상기 틀을 형성하는 것은, 상기 복수의 반도체 장치의 각각의 주위를 둘러싸도록 상기 틀을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  8. 제4항에 있어서,
    상기 반도체 장치를 배치하는 것은, 상기 기재상에 복수의 상기 반도체 장치를 배치하는 것을 포함하고,
    상기 틀을 형성하는 것은, 상기 복수의 반도체 장치의 각각의 주위를 둘러싸도록 상기 틀을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 장치를 배치하는 것은, 상기 기재상에 복수의 상기 반도체 장치를 배치하는 것을 포함하고,
    상기 틀을 형성하는 것은, 상기 복수의 반도체 장치의 주위를 둘러싸도록 상기 틀을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  10. 제2항에 있어서,
    상기 반도체 장치를 배치하는 것은, 상기 기재상에 복수의 상기 반도체 장치를 배치하는 것을 포함하고,
    상기 틀을 형성하는 것은, 상기 복수의 반도체 장치의 주위를 둘러싸도록 상기 틀을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  11. 제9항에 있어서,
    상기 틀을 상기 기재상에 형성하기 전에,
    상기 반도체 장치를 배치하는 면을 제외한 상기 기재의 표면을 에칭 하고,
    에칭 된 상기 기재의 표면에 금속을 석출시키는 것을 더 포함하고,
    상기 수지 절연층을 형성한 후에,
    상기 수지 절연층상에 제1 도전층을 형성하고,
    상기 제1 도전층 및 상기 수지 절연층에 상기 반도체 장치의 상기 외부 단자를 노출시키는 개구부를 형성하고,
    상기 기재의 상기 제1 면 및 측면부, 상기 제1 도전층상, 및 상기 개구부내에 도금층을 형성하는 것을 더 포함하는, 반도체 패키지의 제조 방법.
  12. 제10항에 있어서,
    상기 틀을 상기 기재상에 형성하기 전에,
    상기 반도체 장치를 배치하는 면을 제외한 상기 기재의 표면을 에칭 하고,
    에칭 된 상기 기재의 표면에 금속을 석출시키는 것을 더 포함하고,
    상기 수지 절연층을 형성한 후에,
    상기 수지 절연층상에 제1 도전층을 형성하고,
    상기 제1 도전층 및 상기 수지 절연층에 상기 반도체 장치의 상기 외부 단자를 노출시키는 개구부를 형성하고,
    상기 기재의 상기 제1 면 및 측면부, 상기 제1 도전층상, 및 상기 개구부내에 도금층을 형성하는 것을 더 포함하는, 반도체 패키지의 제조 방법.
  13. 제1항에 있어서,
    상기 틀의 두께는, 상기 반도체 장치의 두께보다 두꺼운, 반도체 패키지의 제조 방법.
  14. 제1항에 있어서,
    상기 틀은, 에폭시 수지를 포함하는 반도체 패키지의 제조 방법.
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