KR20170140931A - 반도체장치 및 반도체시스템 - Google Patents

반도체장치 및 반도체시스템 Download PDF

Info

Publication number
KR20170140931A
KR20170140931A KR1020160073698A KR20160073698A KR20170140931A KR 20170140931 A KR20170140931 A KR 20170140931A KR 1020160073698 A KR1020160073698 A KR 1020160073698A KR 20160073698 A KR20160073698 A KR 20160073698A KR 20170140931 A KR20170140931 A KR 20170140931A
Authority
KR
South Korea
Prior art keywords
signal
internal
parity
transmission
data signal
Prior art date
Application number
KR1020160073698A
Other languages
English (en)
Inventor
윤재웅
김용미
김창현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160073698A priority Critical patent/KR20170140931A/ko
Priority to US15/429,897 priority patent/US10181863B2/en
Publication of KR20170140931A publication Critical patent/KR20170140931A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6566—Implementations concerning memory access contentions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

반도체시스템은 호스트에러정정제어회로를 포함하고, 커맨드신호, 전송데이터신호 및 전송패리티신호를 출력하는 제1 반도체장치; 및 상기 커맨드신호에 응답하여 라이트동작이 수행되는 경우 상기 전송데이터신호를 버퍼링하여 내부데이터신호를 생성하고, 모드신호에 응답하여 상기 전송패리티신호를 버퍼링하여 내부패리티신호를 생성하거나 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 데이터의 에러를 정정할 수 있는 반도체장치를 포함하는 반도체시스템에 관한 것이다.
최근 반도체장치의 동작속도를 증가시키기 위해 클럭 사이클(cycle)마다 4비트 또는 8비트의 데이터를 입/출력하는 DDR2, DDR3 방식 등이 사용되고 있다. 데이터의 입/출력 속도가 빨라지는 경우 데이터가 전송되는 과정 중 발생되는 오류의 발생 확률도 증가 되므로, 데이터 전송의 신뢰성을 보장하기 위한 별도의 장치와 방법이 추가적으로 요구되고 있다.
데이터 전송시마다 오류 발생 여부를 확인할 수 있는 오류코드를 생성하여 데이터와 함께 전송함으로써, 데이터 전송의 신뢰성을 보장하는 방법을 사용하고 있다. 오류코드에는 발생한 오류를 검출할 수 있는 오류검출코드(Error Detection Code, EDC)와, 오류 발생시 이를 자체적으로 정정할 수 있는 오류정정코드(Error Correction Code, ECC) 등이 있다.
본 발명은 데이터의 에러를 정정하는 위치를 선택할 수 있는 반도체장치를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 호스트에러정정제어회로를 포함하고, 커맨드신호, 전송데이터신호 및 전송패리티신호를 출력하는 제1 반도체장치 및 상기 커맨드신호에 응답하여 라이트동작이 수행되는 경우 상기 전송데이터신호를 버퍼링하여 내부데이터신호를 생성하고, 모드신호에 응답하여 상기 전송패리티신호를 버퍼링하여 내부패리티신호를 생성하거나 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 전송데이터신호를 버퍼링하여 내부데이터신호를 생성하고, 모드신호에 응답하여 전송패리티신호를 버퍼링하여 내부패리티신호를 생성하는 입출력버퍼회로 및 상기 모드신호에 응답하여 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 에러정정제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 전송데이터신호의 에러를 정정하기 위한 전송패리티신호를 생성하고, 상기 전송데이터신호 및 상기 전송패리티신호를 출력하는 제1 반도체장치 및 라이트동작시 상기 전송데이터신호 및 상기 전송패리티신호를 버퍼링하여 내부데이터신호 및 제1 내부패리티신호를 생성하고, 상기 전송데이터신호 및 상기 전송패리티신호의 에러정정을 위한 제2 내부패리티신호를 생성하며, 상기 내부데이터신호는 데이터저장영역에 저장하고, 상기 제1 내부패리티신호는 제1 패리티저장영역에 저장하며, 상기 제2 내부패리티신호는 제2 패리티저장영역에 저장하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 컨트롤러 또는 메모리장치에서 선택적으로 데이터의 에러를 정정하는 동작을 수행하여 메모리장치의 라이트동작 및 리드동작의 속도를 개선시킬 수 있는 효과가 있다.
본 발명에 의하면 컨트롤러와 메모리장치에서 모두 데이터의 에러를 정정하여 에러 발생을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 입출력버퍼회로의 일 실시예에 따른 블럭도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 에러정정제어회로의 일 실시예에 따른 블럭도이다.
도 4는 도 1에 도시된 반도체시스템에 포함된 메모리코어회로의 일 실시예에 따른 블럭도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 반도체시스템에 포함된 메모리코어회로의 일 실시예에 따른 블럭도이다.
도 7은 도 1 내지 도 6에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체시스템은 제1 반도체장치(11) 및 제2 반도체장치(12)로 구성될 수 있다.
제1 반도체장치(11)는 호스트에러정정회로(111)를 포함할 수 있다. 제1 반도체장치(11)는 커맨드신호(CMD) 및 모드신호(MODE)를 출력하고, 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 입출력할 수 있다. 제1 반도체장치(11)는 제2 반도체장치(12)에 대한 라이트동작시 커맨드신호(CMD), 전송데이터신호(TDATA), 전송패리티신호(TP) 및 모드신호(MODE)를 출력할 수 있다. 전송패리티신호(TP)는 전송데이터신호(TDATA)의 에러정정을 위해 호스트에러정정회로(111)에서 생성될 수 있다. 전송패리티신호(TP)는 모드신호(MODE)가 인에이블되는 경우 출력되고, 모드신호(MODE)가 디스에이블되는 경우 출력이 차단될 수 있다. 모드신호(MODE)는 제1 반도체장치(11)의 내부에서 생성될 수 있고, 제2 반도체장치(12)의 내부에서 생성될 수도 있다. 모드신호(MODE)는 커맨트신호(CMD)가 전송되는 전송라인과 동일한 전송라인을 통해 전송될 수 있다. 커맨드신호(CMD), 전송데이터신호(TDATA) 및 전송패리티신호(TP)는 다수의 비트를 포함할 수 있다. 제1 반도체장치(11)는 제2 반도체장치(12)에 대한 리드동작이 수행되는 경우 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 입력받을 수 있다. 제1 반도체장치(11)는 모드신호(MODE)가 인에이블되는 경우 전송패리티신호(TP)에 응답하여 전송데이터신호(TDATA)의 에러를 정정할 수 있다. 호스트에러정정제어회로(111)는 모드신호(MODE)에 응답하여 전송데이터신호(TDATA)의 에러정정을 위한 전송패리티신호(TP)를 생성하거나 전송패리티신호(TP)에 응답하여 전송데이터신호(TDATA)의 에러를 정정할 수 있다. 호스트에러정정제어회로(111)는 라이트동작시 모드신호(MODE)가 인에이블되는 경우 전송데이터신호(TDATA)의 에러정정을 위한 전송패리티신호(TP)를 생성할 수 있다. 호스트에러정정제어회로(111)는 해밍코드(Hamming Code) 구현 방식을 이용하여 전송데이터신호(TDATA)로부터 전송패리티신호(TP)를 생성할 수 있다. 호스트에러정정제어회로(111)는 리드동작시 모드신호(MODE)가 인에이블되는 경우 전송패리티신호(TP)에 응답하여 전송데이터신호(TDATA)의 에러를 정정할 수 있다. 호스트에러정정제어회로(111)는 모드신호(MODE)가 디스에이블되는 경우 동작이 차단될 수 있다.
제2 반도체장치(12)는 커맨드디코더(121), 입출력버퍼회로(122), 에러정정제어회로(123) 및 메모리코어회로(124)를 포함할 수 있다.
커맨드디코더(121)는 커맨드신호(CMD)를 디코딩하여 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)를 생성할 수 있다. 커맨드디코더(121)는 커맨드신호(CMD)를 디코딩하여 라이트동작시 인에이블되는 제1 리드라이트제어신호(RW_CNT<1>)를 생성할 수 있다. 커맨드디코더(121)는 커맨드신호(CMD)를 디코딩하여 리드동작시 인에이블되는 제2 리드라이트제어신호(RW_CNT<2>)를 생성할 수 있다.
입출력버퍼회로(122)는 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>) 및 모드신호(MODE)에 응답하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 버퍼링하여 내부데이터신호(IDATA) 및 내부패리티신호(IP)로 출력하거나 내부데이터신호(IDATA) 및 내부패리티신호(IP)를 버퍼링하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)로 출력할 수 있다. 실시예에 따라서, 모드신호(MODE)는 제2 반도체장치 내부에서 생성될 수 있다. 입출력버퍼회로(122)는 모드신호(MODE)가 인에이블된 상태에서 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 버퍼링하여 내부데이터신호(IDATA) 및 내부패리티신호(IP)로 출력할 수 있다. 입출력버퍼회로(122)는 모드신호(MODE)가 인에이블된 상태에서 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부데이터신호(IDATA) 및 내부패리티신호(IP)를 버퍼링하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)로 출력할 수 있다. 입출력버퍼회로(122)는 모드신호(MODE)가 디스에이블된 상태에서 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송데이터신호(TDATA)를 버퍼링하여 내부데이터신호(IDATA)로 출력할 수 있다. 입출력버퍼회로(122)는 모드신호(MODE)가 디스에이블된 상태에서 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부데이터신호(IDATA)를 버퍼링하여 전송데이터신호(TDATA)로 출력할 수 있다. 입출력버퍼회로(122)는 모드신호(MODE)가 디스에이블된 경우 전송패리티신호(TP) 및 내부패리티신호(IP)의 입출력동작은 차단될 수 있다.
에러정정제어회로(123)는 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>) 및 모드신호(MODE)에 응답하여 전송데이터신호(TDATA)의 에러정정을 위한 내부패리티신호(IP)를 생성하거나 내부패리티신호(IP)에 응답하여 내부데이터신호(IDATA)의 에러를 정정하여 전송데이터신호(TDATA)를 생성할 수 있다. 에러정정제어회로(123)는 모드신호(MODE)가 디스에이블된 상태에서 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송데이터신호(TDATA)의 에러정정을 위한 내부패리티신호(IP)를 생성할 수 있다. 에러정정제어회로(123)는 해밍코드(Hamming Code) 구현 방식을 이용하여 전송데이터신호(TDATA)로부터 내부패리티신호(IP)를 생성할 수 있다. 에러정정제어회로(123)는 모드신호(MODE)가 디스에이블된 상태에서 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부패리티신호(IP)에 응답하여 내부데이터신호(IDATA)의 에러를 정정하여 전송데이터신호(TDATA)를 생성할 수 있다. 에러정정제어회로(123)는 모드신호(MODE)가 인에이블되는 경우 동작이 차단될 수 있다.
메모리코어회로(124)는 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 내부데이터신호(IDATA) 및 내부패리티신호(IP)를 저장하거나 내부데이터신호(IDATA) 및 내부패리티신호(IP)를 출력할 수 있다. 메모리코어회로(124)는 제1 리드라이트제어신호(RW_CNT<1>)이 인에이블되어 라이트동작이 수행되는 경우 내부데이터신호(IDATA) 및 내부패리티신호(IP)를 저장할 수 있다. 메모리코어회로(124)는 제2 리드라이트제어신호(RW_CNT<2>)이 인에이블되어 리드동작이 수행되는 경우 내부데이터신호(IDATA) 및 내부패리티신호(IP)를 출력할 수 있다.
도 2를 참고하면, 입출력버퍼회로(122)는 데이터입력버퍼(21), 데이터출력버퍼(22) 및 패리티입출력버퍼(23)를 포함할 수 있다.
데이터입력버퍼(21)는 제1 리드라이트제어신호(RW_CNT<1>)에 응답하여 전송데이터신호(TDATA)를 버퍼링하여 내부데이터신호(IDATA)로 출력할 수 있다. 데이터입력버퍼(21)는 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송데이터신호(TDATA)를 버퍼링하여 내부데이터신호(IDATA)로 출력할 수 있다.
데이터출력버퍼(22)는 제2 리드라이트제어신호(RW_CNT<2>) 및 모드신호(MODE)에 응답하여 내부데이터신호(IDATA)를 버퍼링하여 전송데이터신호(TDATA)를 생성할 수 있다. 데이터출력버퍼(22)는 모드신호(MODE)가 인에이블된 상태에서 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부데이터신호(IDATA)를 버퍼링하여 전송데이터신호(TDATA)로 출력할 수 있다. 데이터출력버퍼(22)는 모드신호(MODE)가 디스에이블되는 경우 동작이 차단될 수 있다.
패리티입출력버퍼(23)는 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>) 및 모드신호(MODE)에 응답하여 전송패리티신호(TP)를 버퍼링하여 내부패리티신호(IP)를 생성하거나 내부패리티신호(IP)를 버퍼링하여 전송패리티신호(TP)를 생성할 수 있다. 패리티입출력버퍼(23)는 모드신호(MODE)가 인에이블된 상태에서 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송패리티신호(TP)를 버퍼링하여 내부패리티신호(IP)를 생성할 수 있다. 패리티입출력버퍼(23)는 모드신호(MODE)가 인에이블된 상태에서 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부패리티신호(IP)를 버퍼링하여 전송패리티신호(TP)를 생성할 수 있다. 패리티입출력버퍼(23)는 모드신호(MODE)가 디스에이블되는 경우 동작이 차단될 수 있다.
도 3을 참고하면, 에러정정제어회로(123)는 내부패리티신호생성회로(31) 및 데이터에러정정회로(32)를 포함할 수 있다.
내부패리티신호생성회로(31)는 제1 리드라이트제어신호(RW_CNT<1>) 및 모드신호(MODE)에 응답하여 전송데이터신호(TDATA)의 에러정정을 위한 내부패리티신호(IP)를 생성할 수 있다. 내부패리티신호생성회로(31)는 해밍코드(Hamming Code) 구현 방식을 이용하여 전송데이터신호(TDATA)로부터 내부패리티신호(IP)를 생성할 수 있다. 내부패리티신호생성회로(31)는 모드신호(MODE)가 디스에이블된 상태에서 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송데이터신호(TDATA)의 에러정정을 위한 내부패리티신호(IP)를 생성할 수 있다. 내부패리티신호생성회로(31)는 모드신호(MODE)가 인에이블되는 경우 동작이 차단될 수 있다.
데이터에러정정회로(32)는 제2 리드라이트제어신호(RW_CNT<2>) 및 모드신호(MODE)에 응답하여 내부패리티신호(IP)에 따라 내부데이터신호(IDATA)의 에러를 정정하여 전송데이터신호(TDATA)로 출력할 수 있다. 데이터에러정정회로(32)는 모드신호(MODE)가 디스에이블된 상태에서 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부패리티신호(IP)에 응답하여 내부데이터신호(IDATA)의 에러를 정정하여 전송데이터신호(TDATA)로 출력할 수 있다. 데이터에러정정회로(32)는 모드신호(MODE)가 인에이블되는 경우 동작이 차단될 수 있다.
도 4를 참고하면, 메모리코어회로(124)는 데이터저장영역(41) 및 패리티저장영역(42)를 포함할 수 있다.
데이터저장영역(41)은 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 내부데이터신호(IDATA)를 저장하거나 출력할 수 있다. 데이터저장영역(41)은 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 내부데이터신호(IDATA)를 저장할 수 있다. 데이터저장영역(41)은 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부데이터신호(IDATA)를 출력할 수 있다.
패리티저장영역(42)은 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 내부패리티신호(IP)를 저장하거나 출력할 수 있다. 패리티저장영역(42)은 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 내부패리티신호(IP)를 저장할 수 있다. 패리티저장영역(42)은 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부패리티신호(IP)를 출력할 수 있다.
이상 살펴본 바와 같이 본 실시예에 따른 반도체시스템은 모드신호(MODE)에 따라 제1 반도체장치(11)에 포함된 호스트에러정정제어회로(111) 또는 제2 반도체장치(12)에 포함된 에러정정제어회로(123)를 선택적으로 사용할 수 있다. 모드신호(MODE)가 인에이블되는 경우는 제1 반도체장치(11)에 포함된 호스트에러정정회로(111)를 사용할 수 있다. 모드신호(MODE)가 인에이블되는 경우 호스트에러정정회로(111)는 라이트동작시 전송패리티신호(TP)를 생성하고, 리드동작시 전송데이터신호(TDATA)의 에러를 정정할 수 있다. 이때, 제2 반도체장치(12)에 포함된 에러정정제어회로(123)의 동작은 차단될 수 있다. 모드신호(MODE)가 디스에이블되는 경우는 제2 반도체장치(122)에 포함된 에러정정제어회로(123)를 사용할 수 있다. 모드신호(MODE)가 디스에이블되는 경우 에러정정제어회로(123)는 라이트동작시 내부패리티신호(IP)를 생성하고, 리드동작시 전송데이터신호(TDATA)의 에러를 정정하여 출력할 수 있다. 이때, 제1 반도체장치(11)에 포함된 호스트에러정정제어회로(111)의 동작은 차단될 수 있다. 이와 같이 에러정정동작을 제1 반도체장치(11)에서 수행하는 경우는 제2 반도체장치(12)는 에러정정동작을 수행하지 않아 라이트동작 및 리드동작을 빠르게 할 수 있는 효과가 있다.
도 5에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체시스템은 제1 반도체장치(51) 및 제2 반도체장치(52)를 포함할 수 있다.
제1 반도체장치(51)는 호스트에러정정회로(511)를 포함할 수 있다. 제1 반도체장치(51)는 커맨드신호(CMD)를 출력하고, 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 입출력할 수 있다. 제1 반도체장치(51)는 제2 반도체장치(52)에 대한 라이트동작시 커맨드신호(CMD), 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 출력할 수 있다. 전송패리티신호(TP)는 전송데이터신호(TDATA)의 에러정정을 위해 호스트에러정정회로(511)에서 생성될 수 있다. 커맨드신호(CMD), 전송데이터신호(TDATA) 및 전송패리티신호(TP)는 다수의 비트를 포함할 수 있다. 제1 반도체장치(51)는 제2 반도체장치(52)에 대한 리드동작이 수행되는 경우 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 입력받을 수 있다. 제1 반도체장치(51)는 호스트에러정정제어회로(511)를 통해 전송패리티신호(TP)에 응답하여 전송데이터신호(TDATA)의 에러를 정정할 수 있다.
제2 반도체장치(52)는 커맨드디코더(521), 입력버퍼회로(522), 에러정정제어회로(523) 및 메모리코어회로(524)를 포함할 수 있다.
커맨드디코더(521)는 커맨드신호(CMD)를 디코딩하여 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)를 생성할 수 있다. 커맨드디코더(521)는 커맨드신호(CMD)를 디코딩하여 라이트동작시 인에이블되는 제1 리드라이트제어신호(RW_CNT<1>)를 생성할 수 있다. 커맨드디코더(521)는 커맨드신호(CMD)를 디코딩하여 리드동작시 인에이블되는 제2 리드라이트제어신호(RW_CNT<2>)를 생성할 수 있다.
입력버퍼회로(522)는 제1 리드라이트제어신호(RW_CNT<1>)에 응답하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 버퍼링하여 내부데이터신호(IDATA) 및 제1 내부패리티신호(IP1)를 생성할 수 있다. 입력버퍼회로(522)는 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 버퍼링하여 내부데이터신호(IDATA) 및 제1 내부패리티신호(IP1)를 생성할 수 있다.
에러정정제어회로(523)는 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)의 에러정정을 위한 제2 내부패리티신호(IP2)를 생성하거나 제2 내부패리티신호(IP2)에 응답하여 내부데이터신호(IDATA) 및 제1 내부패리티신호(IP1)의 에러를 정정하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 생성할 수 있다.
에러정정제어회로(523)는 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 전송데이터신호(TDATA) 및 전송패리티신호(TP)의 에러정정을 위한 제2 내부패리티신호(IP2)를 생성할 수 있다. 에러정정제어회로(523)는 해밍코드(Hamming Code) 구현 방식을 이용하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)로부터 제2 내부패리티신호(IP2)를 생성할 수 있다. 에러정정제어회로(523)는 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 제2 내부패리티신호(IP2)에 응답하여 내부데이터신호(IDATA) 및 제1 내부패리티신호(IP1)의 에러를 정정하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 생성할 수 있다.
메모리코어회로(524)는 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 내부데이터신호(IDATA), 제1 내부패리티신호(IP1) 및 제2 내부패리티신호(IP2)를 저장하거나 내부데이터신호(IDATA), 제1 내부패리티신호(IP1) 및 제2 내부패리티신호(IP2)를 출력할 수 있다. 메모리코어회로(524)는 제1 리드라이트제어신호(RW_CNT<1>)이 인에이블되어 라이트동작이 수행되는 경우 내부데이터신호(IDATA), 제1 내부패리티신호(IP1) 및 제2 내부패리티신호(IP2)를 저장할 수 있다. 메모리코어회로(524)는 제2 리드라이트제어신호(RW_CNT<2>)이 인에이블되어 리드동작이 수행되는 경우 내부데이터신호(IDATA), 제1 내부패리티신호(IP1) 및 제2 내부패리티신호(IP2)를 출력할 수 있다.
도 6을 참고하면, 메모리코어회로(524)는 데이터저장영역(61), 제1 패리티저장영역(62) 및 제2 패리티저장영역(63)을 포함할 수 있다.
데이터저장영역(61)은 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 내부데이터신호(IDATA)를 저장하거나 출력할 수 있다. 데이터저장영역(61)은 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 내부데이터신호(IDATA)를 저장할 수 있다. 데이터저장영역(61)은 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 내부데이터신호(IDATA)를 출력할 수 있다.
제1 패리티저장영역(62)은 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 제1 내부패리티신호(IP1)를 저장하거나 출력할 수 있다. 제1 패리티저장영역(62)은 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 제1 내부패리티신호(IP1)를 저장할 수 있다. 제1 패리티저장영역(62)은 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 제1 내부패리티신호(IP1)를 출력할 수 있다.
제2 패리티저장영역(63)은 제1 및 제2 리드라이트제어신호(RW_CNT<1:2>)에 응답하여 제2 내부패리티신호(IP2)를 저장하거나 출력할 수 있다. 제2 패리티저장영역(63)은 제1 리드라이트제어신호(RW_CNT<1>)가 인에이블되어 라이트동작이 수행되는 경우 제2 내부패리티신호(IP2)를 저장할 수 있다. 제2 패리티저장영역(63)은 제2 리드라이트제어신호(RW_CNT<2>)가 인에이블되어 리드동작이 수행되는 경우 제2 내부패리티신호(IP2)를 출력할 수 있다.
이상 살펴본 바와 같이 도 5 및 도 6에 도시된 반도체시스템은 제1 반도체장치(51)에 포함된 호스트에러정정제어회로(511)와 제2 반도체장치(52)에 포함된 에러정정제어회로(523)를 동시에 사용할 수 있다. 호스트에러정정제어회로(511)와 에러정정제어회로(523)을 동시에 사용하는 경우 라이트동작시 호스트에러정정회로(511)는 전송데이터(TDATA)의 에러정정을 위한 전송패리티신호(TP)를 생성하고, 에러정정회로(523)는 전송데이터신호(TDATA) 및 전송패리티신호(TP)의 에러정정을 위한 제2 내부패리티신호(IP2)를 생성할 수 있다. 라이트동작시 전송데이터신호(TDATA) 및 전송패리티신호(TP)는 버퍼링되어 내부데이터신호(IDATA) 및 제1 내부패리티신호(IP1)으로 생성되고, 내부데이터신호(IDATA), 제1 내부패리티신호(IP1) 및 제2 내부패리티신호(IP2)는 메모리코어회로(524)에 저장될 수 있다. 호스트에러정정제어회로(511)와 에러정정제어회로(523)을 동시에 사용하는 경우 리드동작시 메모리코어회로(524)는 내부데이터신호(IDATA), 제1 내부패리티신호(IP1) 및 제2 내부패리티신호(IP2)를 출력하고, 에러정정제어회로(523)는 제2 내부패리티신호(IP2)에 응답하여 내부데이터신호(IDATA) 및 제1 내부데이터신호(IP1)의 에러를 정정하여 전송데이터신호(TDATA) 및 전송패리티신호(TP)를 생성하며, 호스트에러정정제어회로(511)는 전송데이터신호(TP)에 응답하여 전송데이터신호(TDATA)의 에러를 한번 더 정정할 수 있다. 즉, 도 5 및 도 6에 도시된 반도체시스템은 에러정정을 2번 수행하여 에러 발생을 감소시킬 수 있는 효과가 있다.
앞서, 도 1 내지 도 6에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(12) 및 도 5에 도시된 제2 반도체장치(52)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(11) 및 도 5에 도시된 제1 반도체장치(51)를 포함할 수 있다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 제1 반도체장치 111: 호스트에러정정제어회로
12: 제2 반도체장치 121: 커맨드디코더
122: 입출력버퍼회로 123: 에러정정제어회로
124: 메모리코어회로 21: 데이터입력버퍼
22: 데이터출력버퍼 23: 패리티입출력버퍼
31: 내부패리티신호생성회로 32: 데이터에러정정회로
41: 데이터저장영역 42: 패리티저장영역
51: 제1 반도체장치 511: 호스트에러정정제어회로
521: 커맨드디코더 522: 입력버퍼회로
523: 에러정정제어회로 61: 데이터저장영역
62: 제1 패리티저장영역 63: 제2 패리티저장영역
1001: 데이터저장부 1002: 메모리컨트롤러
1003: 버퍼메모리 1004: 입출력인터페이스

Claims (20)

  1. 호스트에러정정제어회로를 포함하고, 커맨드신호, 전송데이터신호 및 전송패리티신호를 출력하는 제1 반도체장치; 및
    상기 커맨드신호에 응답하여 라이트동작이 수행되는 경우 상기 전송데이터신호를 버퍼링하여 내부데이터신호를 생성하고, 모드신호에 응답하여 상기 전송패리티신호를 버퍼링하여 내부패리티신호를 생성하거나 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 호스트에러정정제어회로는 상기 라이트동작에서 상기 모드신호가 인에이블되는 경우 상기 전송데이터신호의 에러정정을 위한 상기 전송패리티신호를 생성하는 반도체시스템.
  3. 제 1 항에 있어서, 상기 제2 반도체장치는 상기 라이트동작에서 상기 모드신호가 인에이블되는 경우 상기 전송패리티신호를 버퍼링하여 상기 내부패리티신호를 생성하고, 상기 모드신호가 디스에이블되는 경우 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 반도체시스템.
  4. 제 1 항에 있어서, 상기 제2 반도체장치는 리드동작에서 상기 모드신호가 인에이블되는 경우 상기 내부데이터신호 및 상기 내부패리티신호를 버퍼링하여 상기 전송데이터신호 및 상기 전송패리티신호로 출력하는 반도체시스템.
  5. 제 1 항에 있어서, 상기 제2 반도체장치는 리드동작에서 상기 모드신호가 디스에이블되는 경우 상기 내부패리티신호에 응답하여 상기 내부데이터신호의 에러를 정정하여 상기 전송데이터신호로 출력하는 반도체시스템.
  6. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 모드신호가 인에이블되는 경우 상기 전송데이터신호 및 상기 전송패리티신호를 버퍼링하여 내부데이터신호 및 내부패리티신호를 생성하는 입출력버퍼회로;
    상기 모드신호가 디스에이블되는 경우 상기 라이트동작에서 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하고 리드동작에서 상기 내부패리티신호에 응답하여 상기 내부데이터신호의 에러를 정정하여 상기 전송데이터신호로 출력하는 에러정정제어회로; 및
    상기 내부데이터신호 및 상기 내부패리티신호를 저장하는 메모리코어회로를 포함하는 반도체시스템
  7. 제 6 항에 있어서, 상기 메모리코어회로는 데이터저장영역 및 패리티저장영역을 포함하고, 상기 데이터저장영역은 상기 내부데이터신호를 저장하거나 출력하며, 상기 패리티저장영역은 상기 내부패리티신호를 저장하거나 출력하는 반도체시스템.
  8. 제 6 항에 있어서, 상기 입출력버퍼회로는
    상기 라이트동작시 상기 전송데이터신호를 버퍼링하여 상기 내부데이터신호로 출력하는 데이터입력버퍼;
    상기 리드동작시 상기 모드신호에 응답하여 상기 내부데이터신호를 버퍼링하여 상기 전송데이터신호로 출력하는 데이터출력버퍼; 및
    상기 모드신호에 응답하여 상기 라이트동작시 상기 전송패리티신호를 버퍼링하여 상기 내부패리티신호로 출력하고, 상기 리드동작시 상기 내부패리티신호를 버퍼링하여 상기 전송패리티신호로 출력하는 패리티입출력버퍼를 포함하는 반도체시스템.
  9. 제 6 항에 있어서, 상기 에러정정제어회로는
    상기 라이트동작시 상기 모드신호에 응답하여 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 내부패리티신호생성회로; 및
    상기 리드동작시 상기 모드신호에 응답하여 상기 내부패리티신호에 따라 상기 내부데이터신호의 에러를 정정하여 상기 전송데이터신호로 출력하는 데이터에러정정회로를 포함하는 반도체시스템.
  10. 전송데이터신호를 버퍼링하여 내부데이터신호를 생성하고, 모드신호에 응답하여 전송패리티신호를 버퍼링하여 내부패리티신호를 생성하는 입출력버퍼회로; 및
    상기 모드신호에 응답하여 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 에러정정제어회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 입출력버퍼회로는 라이트동작시 상기 모드신호가 인에이블되는 경우 상기 전송패리티신호를 버퍼링하여 상기 내부패리티신호를 생성하는 반도체장치.
  12. 제 10 항에 있어서, 상기 에러정정제어회로는 라이트동작시 상기 모드신호가 디스에이블되는 경우 상기 내부패리티신호를 생성하는 반도체장치.
  13. 제 10 항에 있어서, 상기 입출력버퍼회로는 리드동작시 상기 모드신호가 인에이블되는 경우 상기 내부데이터신호 및 상기 내부패리티신호를 버퍼링하여 상기 전송데이터신호 및 상기 전송패리티신호로 출력하는 반도체장치.
  14. 제 10 항에 있어서, 상기 에러정정제어회로는 리드동작시 상기 모드신호가 디스에이블되는 경우 상기 내부패리티신호에 응답하여 상기 내부데이터신호의 에러를 정정하여 상기 전송데이터신호를 생성하는 반도체장치.
  15. 제 10 항에 있어서, 상기 입출력버퍼회로는
    라이트동작시 상기 전송데이터신호를 버퍼링하여 상기 내부데이터신호로 출력하는 데이터입력버퍼;
    리드동작시 상기 모드신호에 응답하여 상기 내부데이터신호를 버퍼링하여 상기 전송데이터신호로 출력하는 데이터출력버퍼; 및
    상기 모드신호에 응답하여 상기 라이트동작시 상기 전송패리티신호를 버퍼링하여 상기 내부패리티신호로 출력하고, 상기 리드동작시 상기 내부패리티신호를 버퍼링하여 상기 전송패리티신호로 출력하는 패리티입출력버퍼를 포함하는 반도체장치.
  16. 제 10 항에 있어서, 상기 에러정정제어회로는
    라이트동작시 상기 모드신호에 응답하여 상기 전송데이터신호의 에러정정을 위한 상기 내부패리티신호를 생성하는 내부패리티신호생성회로; 및
    리드동작시 상기 모드신호에 응답하여 상기 내부패리티신호에 따라 상기 내부데이터신호의 에러를 정정하여 상기 전송데이터신호로 출력하는 데이터에러정정회로를 포함하는 반도체장치.
  17. 전송데이터신호의 에러를 정정하기 위한 전송패리티신호를 생성하고, 상기 전송데이터신호 및 상기 전송패리티신호를 출력하는 제1 반도체장치; 및
    라이트동작시 상기 전송데이터신호 및 상기 전송패리티신호를 버퍼링하여 내부데이터신호 및 제1 내부패리티신호를 생성하고, 상기 전송데이터신호 및 상기 전송패리티신호의 에러정정을 위한 제2 내부패리티신호를 생성하며, 상기 내부데이터신호는 데이터저장영역에 저장하고, 상기 제1 내부패리티신호는 제1 패리티저장영역에 저장하며, 상기 제2 내부패리티신호는 제2 패리티저장영역에 저장하는 제2 반도체장치를 포함하는 반도체시스템.
  18. 제 18 항에 있어서, 상기 제2 반도체장치는 리드동작시 상기 제2 내부패리티신호에 응답하여 상기 내부데이터신호 및 상기 제1 내부패리티신호의 에러를 정정하여 상기 전송데이터신호 및 상기 전송패리티신호를 생성하는 반도체시스템.
  19. 제 18 항에 있어서, 상기 제1 반도체장치는 리드동작시 상기 전송패리티신호에 응답하여 상기 전송데이터신호의 에러를 정정하는 반도체시스템.
  20. 제 18 항에 있어서, 상기 제2 반도체장치는
    상기 전송데이터신호 및 상기 전송패리티신호를 버퍼링하여 상기 내부데이터신호 및 상기 제1 내부패리티신호를 생성하는 입력버퍼회로;
    라이트동작시 상기 전송데이터신호 및 상기 전송패리티신호의 에러정정을 위한 제2 내부패리티신호를 생성하고, 리드동작시 상기 제2 내부패리티신호에 응답하여 상기 내부데이터신호 및 상기 제1 내부패리티신호의 에러를 정정하여 상기 전송데이터신호 및 상기 전송패리티신호를 생성하는 에러정정제어회로; 및
    상기 데이터저장영역, 상기 제1 패리티저장영역 및 상기 제2 패리티저장영역을 포함하고, 상기 내부데이터신호, 상기 제1 내부패리티신호 및 상기 제2 내부패리티신호를 저장하거나 출력하는 메모리코어회로를 포함하는 반도체시스템.
KR1020160073698A 2016-06-14 2016-06-14 반도체장치 및 반도체시스템 KR20170140931A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160073698A KR20170140931A (ko) 2016-06-14 2016-06-14 반도체장치 및 반도체시스템
US15/429,897 US10181863B2 (en) 2016-06-14 2017-02-10 Semiconductor devices and semiconductor systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160073698A KR20170140931A (ko) 2016-06-14 2016-06-14 반도체장치 및 반도체시스템

Publications (1)

Publication Number Publication Date
KR20170140931A true KR20170140931A (ko) 2017-12-22

Family

ID=60574265

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160073698A KR20170140931A (ko) 2016-06-14 2016-06-14 반도체장치 및 반도체시스템

Country Status (2)

Country Link
US (1) US10181863B2 (ko)
KR (1) KR20170140931A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11568089B2 (en) * 2020-08-31 2023-01-31 Frontiir Pte Ltd. Offloading operations from a primary processing device to a secondary processing device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4704078B2 (ja) * 2004-12-20 2011-06-15 富士通セミコンダクター株式会社 半導体メモリ
KR102025340B1 (ko) 2012-11-27 2019-09-25 삼성전자 주식회사 불휘발성 메모리를 포함하는 반도체 메모리 장치, 이를 포함하는 캐쉬 메모리 및 컴퓨터 시스템
US9065483B2 (en) 2013-01-21 2015-06-23 Micron Technology, Inc. Determining soft data using a classification code
KR102638790B1 (ko) * 2016-09-13 2024-02-21 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Also Published As

Publication number Publication date
US10181863B2 (en) 2019-01-15
US20170359084A1 (en) 2017-12-14

Similar Documents

Publication Publication Date Title
KR102393427B1 (ko) 반도체장치 및 반도체시스템
KR20180019791A (ko) 반도체장치 및 반도체시스템
KR102647418B1 (ko) 반도체장치 및 반도체시스템
US10388401B2 (en) Semiconductor device, semiconductor system, and method thereof
TWI729239B (zh) 半導體裝置
US10162703B2 (en) Methods of correcting data errors and semiconductor devices used therein
US20170286218A1 (en) Semiconductor devices, and semiconductor systems
KR20180119072A (ko) 반도체장치
KR20190060258A (ko) 에러스크럽방법 및 이를 이용한 반도체모듈
US10261860B2 (en) Semiconductor systems
KR20190072144A (ko) 에러정정방법 및 이를 이용한 반도체장치
KR102563162B1 (ko) 집적회로
US20170344422A1 (en) Semiconductor devices and semiconductor systems
KR20180080581A (ko) 반도체장치
KR102469809B1 (ko) 반도체장치
KR20190043043A (ko) 전자장치
US10181863B2 (en) Semiconductor devices and semiconductor systems
US11429477B2 (en) Semiconductor devices
US10290333B2 (en) Semiconductor device
KR20180055148A (ko) 반도체장치 및 반도체시스템
KR20180027655A (ko) 테스트방법 및 이를 이용한 반도체시스템
KR20180086817A (ko) 반도체장치
US20170235634A1 (en) Semiconductor devices and semiconductor systems including the same
KR20190067669A (ko) 전자장치
KR20180000789A (ko) 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal