KR20170134659A

KR20170134659A - Lte-tdd 아키텍처에서의 링크 동기화 방법 및 시스템

Info

Publication number: KR20170134659A
Application number: KR1020177032015A
Authority: KR
Inventors: 김완종; 숀 패트릭 스테이플턴
Original assignee: 달리 시스템즈 씨오. 엘티디.
Priority date: 2015-04-03
Filing date: 2016-04-04
Publication date: 2017-12-06
Also published as: WO2016161438A1; US20160360500A1; AU2016244115A1; SG11201708119WA; US10863470B2; US9854553B2; CN107850631A; US20180227870A1; HK1247288A1; CN107850631B; JP2018512012A; EP3278122A1; US20200137709A1; US10455535B2; EP3278122A4; US20210051620A1; BR112017021144A2; JP6868567B2

Abstract

전력 검출기를 이용하여 시분할 이중화 시스템에서 동기화 스위칭 펄스를 검출하는 방법은, 입력 신호를 수신하는 단계, 디지털 전력 측정기를 이용하여 입력 신호와 연관된 전력 레벨을 검출하는 단계 및 입력 신호와 연관된 구성을 판단하는 단계를 포함한다. 상기 방법은 또한, 입력 신호와 연관된 펄스의 폭이 문턱값보다 큰지 여부를 판단하는 단계, 특별 서브프레임 구성과 연관된 오프셋을 판단하는 단계 및 추정된 동기화 펄스를 생성하는 단계를 더 포함한다. 상기 방법은 또한, 재생성된 동기화 펄스를 형성하는 단계, 추정된 동기화 펄스와 재생성된 동기화 펄스 사이의 에러를 판단하는 단계, 에러가 문턱값보다 작은지 여부를 판단하는 단계, 및 잠금 검출을 제공하는 단계를 더 포함한다.

Description

LTE-TDD 아키텍처에서의 링크 동기화 방법 및 시스템

관련 출원의 상호 참조

본 출원은 2015년 4월 3일자 출원된 미국 임시 출원 제62/142,689호("Method And System For Link Synchronization In An LTE-TDD Architecture")를 기초로 한 우선권을 주장하며, 그 개시 내용의 일체는 모든 목적을 위하여 이를 참조에 의해 본 출원에 편입한다.

롱 텀 이볼루션(Long Term Evolution: 이하에서 'LTE'라 부름.) 시스템은, 장기적 관점에서 제3세대(이하에서 '3G'라 부름) 이동 통신 시스템을 발전시켰기 때문에 LTE 시스템이라 불린다. 이러한 시스템을 이용함으로써, 이동 통신 서비스를 제공함에 있어서 커다란 진전이 이루어졌다.

이동 통신 시스템의 활용성에도 불구하고, 본 발명의 기술 분야에서는, 시분할 이중화(time division duplexing)를 위한 RF 리피터(repeater: 중계기) 및 분산형 안테나 시스템(distributed antenna systems)을 포함하는 무선 통신 시스템을 위한 정밀한 시분할 이중화 링크 동기화(time division duplexing link synchronization) 방법에 대한 요구가 있어 왔다.

본 발명은 시분할 이중화(Time Division Duplexing: TDD) 분산형 안테나 시스템(Distributed Antenna Systems: DAS)을 위한 다운링크/업링크 동기화 방법에 관한 것이다. 특히 본 발명은 롱 텀 이볼루션 - 시분할 이중화(Long Term Evolution - Time Division Duplexing)를 채용한 분산형 안테나 시스템에서 RF 신호 전력을 이용하는 새로운 다운링크(downlink)/업링크(uplink) 동기화 방법에 관한 것이다. 본 발명의 실시예는, 분산형 안테나 시스템을 위한 LTE TDD 동기화 검출 시스템 및 알고리즘에 적용 가능하며, 그 기능적 국면들은 이하에서 기술될 것이다.

본 발명의 실시예는 시분할 이중화(time division duplexing: TDD) 시스템을 위한 동기화 스위칭 펄스("sync switching pulse"라고도 함.) 검출 방법과 관련된다. 예를 들면, 본 발명의 실시예는 다양한 추가적인 하드웨어를 사용하지 않고도 동기화 스위칭 펄스를 자동으로 검출하는 방법을 제공한다. 이하에서 기술되는 바와 같이, 본 발명의 특정 실시예는, 디지털 파워 측정기(digital power meter), 동기화 디버그 모듈(sync debug module), 에러 검출기(error detector), 10 ms 자동 리셋 모듈(automatic reset module), 동기화 펄스 재생성기(sync pulse regenerator) 및 오프셋 제어 10 ms 자동 리셋 모듈(offset controlled 10 ms automatic reset module) 등을 사용하는 것에 기초한다. 이하에서 기술된 방법과 시스템을 사용함으로써, 단지 RF 수신 전력만을 이용하여 매우 정밀한 TDD-LTE 프레임 구조로 정의된 동기화 스위칭 펄스(TDD-LTE frame structure defined sync switching pulse)를 추출할 수 있다.

본 발명의 실시예는, LTE-TDD 무선 통신 시스템을 위하여 업링크 및 다운링크를 적절히 스위칭하는 시분할 이중화 동기화 펄스(time division duplexing synchronization pulse)를 추출하는 정확한 방법을 제공한다. 이하에서 기술되는 바와 같이, RF 디지털 전력 검출에 기초한 기술이, 추정된 동기화 펄스의 상승/하강 에지를 식별하고 그 펄스의 폭을 계산하는 분석과 함께 사용된다. 본 발명의 실시예는, 복잡한 복조기(demodulator)나 상관기(correlator) 등을 사용하지 않고도 매우 정확한 시분할 이중화 동기화 펄스를 추출할 수 있다.

본 발명의 일 실시예에 의하면, 시분할 이중화(TDD) 시스템에서 전력 검출을 이용하여 동기화 스위칭 펄스를 검출하는 방법이 제공된다. 상기 방법은, 입력 신호를 수신하는 단계, 디지털 전력 측정기를 이용하여 입력 신호와 연관된 전력 레벨을 검출하는 단계 및 입력 신호와 연관된 구성(configuration)을 판단하는 단계를 포함한다. 상기 방법은 또한, 입력 신호와 연관된 펄스의 폭이 문턱값(threshold) 보다 더 큰지 여부를 판단하는 단계, 특별 서브프레임 구성(special subframe configuration)과 연관된 오프셋(offset)을 판단하는 단계 및 추정된 동기화 펄스를 생성하는 단계를 더 포함한다. 상기 방법은 또한, 재생성된 동기화 펄스를 형성하는 단계, 추정된 동기화 펄스 및 재생성된 동기화 펄스 사이의 에러를 판단하는 단계, 에러가 문턱값 보다 작은지 여부를 판단하는 단계 및 잠금 검출(lock detect)을 제공하는 단계를 더 포함한다.

본 발명의 다른 실시예에 의하면, 동기화된 신호를 생성하기 위한 시스템이 제공된다. 상기 시스템은, 디지털 전력 측정기(digital power meter), 동기화 디버그 모듈(sync debug module) 및 에러 검출기(error detector)를 포함한다. 상기 시스템은, 제1 리셋 모듈(first reset module), 동기화 펄스 재생성기(sync pulse regenerator) 및 오프셋 제어 리셋 모듈(offset controlled reset module)을 더 포함한다.

본 발명의 특정 실시예에 의하면, 시분할 이중화(TDD) 시스템에서 동기화 스위칭 펄스를 생성하는 방법이 제공된다. 상기 방법은, 입력 포트에서 입력 신호를 수신하는 단계, 디지털 전력 측정기에서 전력 문턱값 레벨을 수신하는 단계, 디지털 전력 측정기를 이용하여 입력 신호와 연관된 전력 레벨을 측정하는 단계, 및 입력 신호와 연관된 전력 레벨이 전력 문턱값 레벨을 넘어서는지 여부를 판단하는 단계를 포함한다. 상기 방법은 또한, 입력 신호에 대하여 상승 에지(rising edge)의 개수, 하강 에지(falling edge)의 개수, 상승 에지의 위치 및 하강 에지의 위치를 판단하는 단계, 입력 신호에 대하여 상승 에지 및 하강 에지의 위치 사이의 하나 또는 그 이상의 펄스의 폭을 판단하는 단계, 및 입력 신호와 연관된 다운링크/업링크 구성을 판단하는 단계를 더 포함한다. 상기 방법은 또한, 입력 신호와 연관된 펄스의 폭이 문턱값보다 큰지 여부를 판단하는 단계, 추정된 동기화 펄스를 형성하는 단계, 입력 신호와 연관된 특별 서브프레임 구성을 판단하는 단계를 더 포함한다.

또한, 상기 방법은, 특별 서브프레임 구성과 연관된 오프셋을 판단하는 단계, 재생성된 동기화 펄스를 형성하는 단계 및 에러 검출기를 이용하여 추정된 동기화 펄스 및 재생성된 동기화 펄스 사이의 에러를 판단하는 단계를 더 포함한다. 상기 방법은 또한, 에러가 에러 문턱값(error threshold)보다 작은지 여부를 판단하는 단계 및 재생성된 동기화 펄스를 동기화 스위칭 펄스로서 제공하는 단계를 더 포함한다.

본 발명의 다른 특정 실시예에 의하면, 시분할 이중화(TDD) 시스템에서 동기화 스위칭 펄스를 검출하는 방법이 제공된다. 상기 방법은, 입력 신호를 수신하는 단계, 디지털 전력 측정기를 이용하여 입력 신호와 연관된 전력 레벨을 검출하는 단계 및 입력 신호와 연관된 구성(configuration)을 검출하는 단계를 포함한다. 상기 방법은 또한, 입력 신호와 연관된 펄스의 폭이 문턱값보다 큰지 여부를 판단하는 단계 및 특별 서브프레임 구성과 연관된 오프셋을 판단하는 단계를 더 포함한다. 상기 방법은 또한, 추정된 동기화 펄스를 생성하는 단계, 재생성된 동기화 펄스를 형성하는 단계, 및 추정된 동기화 펄스 및 재생성된 동기화 펄스 사이의 에러를 판단하는 단계를 더 포함한다. 상기 방법은 추가적으로 에러가 문턱값보다 작은지 여부를 판단하는 단계 및 잠금 검출을 제공하는 단계를 더 포함한다.

통상의 기술을 능가하는 다양한 혜택이 본 발명에 의하여 달성된다. 예를 들어, 본 발명의 실시예에 의하면, LTE-TDD 시스템에 있어서 고도로 정밀한 동기화 방법 및 시스템이 제공된다. 이들 및 다른 실시예가 그들의 다양한 이점 및 특성들과 함께 첨부된 도면을 참조하여 이하에 상세히 설명된다.

도 1은, 본 발명의 일 실시예에 의한, LTE-TDD 표준을 위한 제1 다운링크/업링크 구성의 프레임 구조를 도시한 도면이다.
도 2a는, 본 발명의 일 실시예에 의한, 수신 신호 전력에 기초한 자동 동기화 검출 장치의 간략화된 블록도이다.
도 2b는, 본 발명의 일 실시예에 의한, 추가적 구성 요소를 포함하는 수신 신호 전력에 기초한 자동 동기화 검출 장치의 간략화된 블록도이다.
도 3은, 본 발명의 일 실시예에 의한 동기화 방법을 도시한 간략화된 흐름도이다.
도 4a는, 본 발명의 일 실시예에 의한, 추정된 동기화 펄스에 대한 동기화 펄스 검출의 일례를 도시한 타이밍도이다.
도 4b는, 본 발명의 일 실시예 a1에 의한, 재생성된 동기화 펄스에 대한 동기화 펄스 검출 방법의 일례를 도시한 타이밍도이다.
도 5a는, 본 발명의 일 실시예 a1에 의한, 추정된 동기화 펄스에 대한 동기화 펄스 검출 방법의 다른 예를 도시한 타이밍도이다.
도 5b는, 본 발명의 일 실시예 a1에 의한, 재생성된 동기화 펄스에 대한 동기화 펄스 검출 방법의 일례를 도시한 타이밍도이다.

무선 다중 접속 및 멀티플렉싱 방법은 직교 주파수 분할 멀티플렉싱(orthogonal frequency-division multiplexing: 이하 'OFDM'이라 함.)에 기초하며, 고속 패킷 데이터 전송 방법은 다중 입력 및 다중 출력(multiple-input and multiple-output: MIMO)에 기초한다. LTE 어드밴스트 시스템(LTE Advanced systems)은 상기한 LTE의 발전된 버전이다. 두가지 형식의 이중화 방법이 존재하는데, 하나는 주파수 분할 이중화로서 업링크와 다운링크를 주파수 대역에 따라 분리시키는 것이며, 다른 하나는 시분할 이중화(이하 'TDD'라 함)로서 업링크와 다운링크를 시간 도메인(time domain)에 의해 분리시키는 것이다.

시분할 이중화 방법을 사용하는 무선 통신 시스템은 정확한 시점에 링크 라우트 스위칭(link route switching)을 수행하여야 한다.

일반적으로, OFDM 시스템에서 프레임들은, 주기적 프리픽스 기간(cyclic prefix duration)이나 프리앰플 기간(preamble duration) 동안 상관법(correlation method)을 사용하거나 또는 파일럿 검출 방법(pilot detecting method)을 사용하여 동기화된다. 그러나, 상관 기반 방법에서는, 상관값들(correlation values)이 무선 채널의 특성에 따라 불규칙적으로 변동할 수 있으며, 이는 그 방법이 이러한 상관값들을 안정적으로 유지하기 위하여 추가적인 신호 처리 전력을 필요로 한다는 것을 의미한다. 파일럿 검출 방법은 복조기(demodulator)를 요하는데, 이는 무선 통신 시스템의 복잡성과 비용을 야기할 수 있다.

도 1은, 본 발명의 일 실시예에 의한, LTE-TDD 표준을 위한 제1 다운링크/업링크 구성(즉, 구성 0)의 프레임 구조를 도시한 도면이다. 도 1에 도시된 바와 같이, 하나의 무선 프레임(radio frame)은 10 ms 기간으로 특징지워지며, 열개의 서브프레임(subframe)을 포함하며, 각 서브프레임은 1 ms 기간을 가지며 두개의 슬롯(slot)을 포함한다. 서브프레임은, 시분할 아키텍처(time division architecture)에 적합하도록 시간적으로 분리된 다운링크 및 업링크 서브프레임을 포함한다. 다운링크 파일럿 신호(downlink pilot signal: DwPTS), 보호 기간(guard period: GP) 및 업링크 파일럿 신호(uplink pilot signal: UpPTS)를 포함하는 특별 서브프레임(special subframe)이 존재한다. 도 1을 참조하면, 다운링크 파일럿 신호(DwPTS) 및 업링크 파일럿 신호(UpPTS)는 보호 기간(GP)에 의해 분리된다. 이러한 특별 서브프레임은, 정규 주기적 프리픽스(normal cyclic prefix)를 포함하는 서로 다른 아홉개의 구성 및 연장 주기적 프리픽스(extended cyclic prefix)를 포함하는 서로 다른 일곱개의 구성을 포함한다.

수신된 신호를 분리하기 위하여, 다운링크 신호를 분리하여 이를 다운링크 경로에 위치시키고, 업링크 신호를 분리하여 이를 업링크 경로에 위치시키기 위하여 동기화가 사용된다. 예를 들면, 기지국(base station)으로부터의 다운링크 신호는 기지국 입력 포트(base station input port)에서 RF 신호로서 수신될 수 있으며, 다운링크 및 업링크 신호를 적합한 경로로 스위칭하기 위하여 동기화가 사용된다. 도 1에 도시된 바와 같이, 특별 서브프레임의 총 길이는 1 ms이다. 특정 다운링크/업링크 구성 및 특별 서브프레임 구성에 따라, 이하에 기술되는 바와 같이, 본 발명의 실시예에 따른 스위칭 지점(switching point)이 달라진다. 본 발명의 실시예에 의하면, 높은 정밀도로 동기화 펄스를 검출하기 위하여, 다운링크/업링크 구성 및 특별 서브프레임 구성이 식별되고 활용된다.

특별 서브프레임 구성에 따라, 제1 스위칭 포인트가 본 발명의 실시예에 의해 달라진다. 따라서, 자동 동기화 검출 장치일 수 있는, 본 발명의 실시예에 의해 제공되는 동기화 검출 장치는 특별 서브프레임 구성을 식별하고 이어서 고도로 정밀한 동기화 스위칭 펄스를 생성한다.

도 1을 참조하면, 실선 110은 바람직한 동기화 스위칭 펄스의 모양(예를 들어, TDD 스위칭 펄스)을 도시한다. 도시된 동기화 스위칭 펄스 110을 참조하면, 동기화 스위칭 펄스가 로우(low)로부터 하이(high)로 전이하는 세개의 스위칭 지점 112, 114 및 116이 존재한다. 도 1에 도시된 바와 같이, 각 슬롯에는, 정규 주기적 프리픽스를 위한 일곱개의 OFDM 심볼과 연장 주기적 프리픽스를 위한 여섯개의 OFDM 프리픽스가 존재한다. 제2 스위칭 지점 114에는 그와 관련된 특별 서브프레임이 존재하지 않기 때문에, 제2 스위칭은 주기적 프리픽스(정규 주기적 프리픽스에 대하여 5.028 μs 또는 연장 주기적 프리픽스에 대하여 16.666 μs) 이내에 수행되어야 하며, 경로 지연은 0이 된다. 스위칭으로 인하여 상술한 바와 같이 다운링크 및 업링크 경로의 데이터가 분리되는데, 스위칭 신호가 하이일 때 다운링크 경로가 활성화되며 스위칭 신호가 로우일때 업링크 경로가 활성화된다.

다운링크 서브프레임을 뒤따르는 특별 서브프레임은 다운링크 파일럿 신호로 시작되며, 보호 기간 동안 스위칭이 수행된다.

표 1은 LTE-TDD 표준에 대한 일곱개의 다운링크(DL)/업링크(UL) 구성 0 - 6을 예시한다. 표 1에 의하면, D: 다운링크, U: 업링크 및 S: 특별 서브프레임을 포함하는 DL-UL 구성이 개시되어 있다.

표 1에 개시된 바와 같이, 구성 0은, 특별 서브프레임, 세개의 업링크 서브프레임, 다운링크 서브프레임, 특별 서브프레임 및 세개의 업링크 서브프레임이 뒤따르는 하나의 다운링크 서브프레임을 포함한다. 다른 구성은 서로 다른 조합의 다운링크 서브프레임과 업링크 서브프레임을 포함한다.

다시 도 1을 참조하면, 다운링크 서브프레임 140은 두개의 슬롯, 즉 슬롯 0 및 슬롯 1을 포함한다. 두개의 슬롯은, 프리픽스(prefix)(정규 주기적 프리픽스의 집합(정규 주기적 프리픽스 #1 및 정규 주기적 프리픽스 #2)이거나 연장 주기적 프리픽스)와 정규 주기적 프리픽스의 경우를 위한 일곱개의 심볼 또는 연장 주기적 프리픽스의 경우를 위한 여섯개의 심볼을 포함한다. 시간 150에 도시된 바와 같이, 제1 심볼에 앞서 스위칭 신호가 하이가 되도록, 스위칭은 프리픽스 기간 내에 수행될 필요가 있다.

도 2a는, 본 발명의 일 실시예에 의한, 수신 신호 전력에 기초한 동기화 검출 장치(예를 들어, 자동 장치)의 블록도를 도시한다. 도 2a에 도시된 실시예에 의하면, 상기 장치는, 입력을 수신하는 디지털 전력 측정기(digital power meter) 210, 동기화 디버그 모듈(sync debug module) 212, 에러 검출기(error detector) 214, 10 ms 자동 리셋 모듈(10 ms automatic reset module) 218, 동기화 펄스 재생성기(sync pulse regenerator) 216, 및 오프셋 제어 10 ms 자동 리셋 모듈(offset controlled 10 ms automatic reset module) 220을 포함한다. 디지털 전력 측정기 210은, 입력 신호와 연관된 신호 전력(예를 들어, 기지국으로부터 수신된 신호의 다운링크 신호 전력)을 검출한다. 본 발명의 일 실시예에 의하면, 입력 포트 211은 기지국 입력 포트일 수 있다. 디지털 입력 신호일 수 있는 입력 신호(DIN I)에 추가하여, TDD/FDD 전력 측정기는 전력 문턱값 레벨로도 불리는 TDD 문턱값(TDD th)을 수신하는데, 이는 이하에서 기술되는 바와 같이 입력 신호의 존재를 측정하는데 사용된다. 그러므로, 디지털 전력 측정기 210은, 만약 수신된 전력이 미리 정의된 문턱값(TDD th) 보다 크면 이하에서 기술되는 바와 같이 추정된 동기화 스위칭 펄스가 생성되도록 하는 쓰레시홀딩 기능(thresholding function)을 제공한다.

다시 말하면, 추정된 동기화 펄스로도 불리는 추정된 동기화 스위칭 펄스는 매우 짧은 기간 동안의 평균 전력을 미리 정의된 문턱값과 비교함으로써 생성된다. 추정된 동기화 펄스와 관련된 더욱 상세한 내용은 도 4a 및 도 5a를 참조하여 후술한다. 추정된 동기화 펄스의 최초 생성후, 동기화 펄스가 다운링크 신호의 시점과 일치하는 정도의 정밀도가 반드시 최적화될 필요는 없다.

본 발명의 일 실시예에 의하면, 동기화 디버그 모듈 212는, 에지 검출기(edge detector)와 카운터(counter)를 이용하여, 상승 및 하강 에지의 개수(도 2b의 No RSp 및 No FSp)와 그 위치(Loc Data)를 추정한다. 이 파라미터는 메모리 222에 저장되고, 이는 프로세서 224에 의하여 읽혀진다. 10 ms 리셋 모듈 218은 동기화 디버그 모듈 212를 매 10 ms마다 리셋하고, 이는 무선 프레임의 길이에 대응된다. 동작에 있어서, 동기화 디버그 모듈 212는 디지털 전력 측정기 212로부터의 추정된 동기화 펄스를 수신하고, 추정된 동기화 펄스의 폭을 계산한다. 본 발명의 실시예에 의하면, 추정된 동기화 펄스는 서브-펄스(sub-pulse)의 계열(series)의 포맷을 취하며, 동기화 디버그 모듈은 신호의 샘플을 취하여 더 큰 펄스를 이루는 서브-펄스의 개수를 계산한다. 본 발명의 실시예에 의하면, 샘플링 시간은 0.1 μs의 단위일 수 있으며, 물론 다른 샘플링 시간도 이용될 수 있다. 입력 전력이 미리 정해진 문턱값 아래로 떨어질 때에는, 추정된 동기화 펄스는 예를 들어 영(0) 등의 기선(baseline)으로 복귀하여 추정된 동기화 펄스의 폭의 측정을 가능하게 한다.

추정된 동기화 펄스의 폭이 판정되고, 추정된 동기화 펄스와 서브프레임의 기대 시간 사이의 에러를 판단하기 위하여 에러 검출기 214가 사용된다. 표 2를 참조하면, 특별 서브프레임 구성 0에 있어서, DwPTS는 ~214 μs이다. DL-UL 구성 0에 있어서, 서브프레임 0의 D의 상승 에지로 시작하여 서브프레임 1의 특별 서브프레임 S의 보호 기간으로 연장되는 제1 펄스의 길이는 1.214 ms 내지 1.928 ms의 범위에 있어야 한다. 예를 들어, 만약 추정된 동기화 펄스의 폭이 0.995 ms이며 바람직한 펄스 폭이 1.0 ms라면, 에러는 0.005 ms = 5 μs로서 이는 주기적 프리픽스보다 작다. 이 경우, 동기화는 바람직한 정밀도 이내에 있으며, 잠금 검출이 활성화될 수 있다. 한편, 만약 추정된 동기화 펄스의 폭이 0.9 ms라면, 에러는 0.1 ms = 100 μs로서, 이는 스위칭 펄스가 주기적 프리픽스에 의하여 정의된 윈도우(window) 밖에 존재하는 결과를 야기할 수 있다. 이 경우, 에러 검출기 214는, 에러 검출기에 의하여 측정된 에러를 보상하는 오프셋과 함께 10 ms 리셋 펄스가 전달되도록 동기화 펄스 재생성기 216에 출력을 제공한다.

이러한 파라미터와 프레임 구조 정의에 기초하여, 동기화 펄스 재생성기(Sync Pulse Regenerator) 216에서 동기화 스위칭 펄스가 재생성되며, 이어서 재생성된 동기화 스위칭 펄스로 추정된 동기화 스위칭 펄스를 뺌으로써 에러가 계산된다. 추정된 동기화 스위칭 펄스가 정확하고 실시간이라는 가정하에, 에러가 미리 정의된 값보다 작으면, 에러 검출기 214에 의하여 잠금 검출이 달성되고 출력된다.

도 2b는 본 발명의 다른 실시예에 의한 동기화 검출 장치(예를 들어 자동 동기화 검출 장치)의 블록도를 도시한다. 도 2b에 도시된 실시예는, 도 2a에 관련된 인터페이스 구현의 추가적인 상세를 제공한다. 도 2b에 도시된 바와 같이, 인터페이스(PCORE 264)를 통한 마이크로컨트롤러 유닛은, TDD 동기화 디버그 모듈 254, TDD 에러 검출기 256, TDD 동기화 펄스 재생성기 260 등(이들은 TDD 참조 없이도 불릴 수 있다.)을 포함하는 다양한 모듈에 연관된 연산을 수행하는데 사용될 수 있다.

도 2b를 참조하면, TDD 동기화 검출 모듈 250은, 예를 들면, 호스트 유닛으로도 불리는, 디지털 억세스 유닛(digital access unit: DAS)의 구성 요소일 수 있다. DAS 구현에 있어서, 호스트 유닛은 하나 또는 그 이상의 원격 유닛(remote unit)과 통신한다. TDD 동기화 검출 모듈 250은 TDD/FDD 전력 측정기(TDD/FDD Power Meter) 252, TDD 동기화 디버그 모듈(TDD Sync Debug Module) 254, TDD 동기화 펄스 재생성기(TDD Sync Pulse Regenerator) 260, 에러 검출기(Error Detector) 256 및 PCORE 264를 포함한다. TDD/FDD 전력 측정기 252는, 단기 평균 전력 측정기 및 TDD 모드는 물론 FDD 모드를 위한 장기 평균 전력을 계산하는데 사용되는 적산기(accumulator)를 포함한다. TDD 및 FDD 신호에 대한 전력 출력 레벨은 TDD/FDD 전력 측정기에 의하여 제공되며, PCORE로 출력될 수 있다. 추정된 TDD 동기화는 단기 평균 전력과 TDD 문턱값을 비교함으로써 생성될 수 있으며, TDD/FDD 전력 측정기로부터 출력될 수 있다. 본 발명의 실시예에 의하면, 추정된 TDD 동기화 신호는, TDD 동기화 디버그 모듈 254 및 에러 검출기 256에 입력으로서 제공되기 전에 (예를 들면 32의 비율로) 다운 샘플링될 수 있다.

TDD 동기화 디버그 모듈 254는 상승 스위칭 지점의 개수(Rsp의 개수 또는 No Rsp)와 하강 스위칭 지점의 개수(Fsp의 개수 또는 No Fsp) 및 이 상승 및 하강 스위칭 지점(Loc Data)을 추정한다. 이 값들은 PCORE 264의 공유된 메모리에 저장되며, 프로세서가 TDD 검출 소프트웨어 알고리즘에서 이를 사용할 수 있다.

TDD 동기화 펄스 재생성기 260은, 알고리즘이 상승 및 하강 스위칭 지점에 대한 결정을 내린 후에, 최종 TDD 동기화 펄스를 생성한다. 상승 에지 및 하강 에지에 관한 정보는, 그 위치를 포함하여, PCORE로 대표되는 프로세서/메모리로부터 TDD 동기화 펄스 재생성기 260에 제공된다. 도 2b에 도시된 실시예에 도시된 바와 같이, 두개의 TDD 동기화 펄스 재생성기가 존재한다. 제1 TDD 동기화 펄스 재생성기 260a는 TDD 동기화 검출, ADC 및 RF DNC 지연 오프셋 등을 포함하여 호스트를 위하여 사용된다. 제2 TDD 동기화 펄스 재생성기 260b는 TDD 동기화 검출 모듈 지연 오프셋 등을 포함하여 원격(remote)을 위하여 사용된다. 도 2b에 도시된 바와 같이, 호스트(TDD 펄스 호스트)를 위한 TDD 동기화 펄스 및 원격(TDD 펄스 원격)을 위한 TDD 동기화 펄스는 각각 TDD 동기화 펄스 재생성기의 집합에 의하여 출력된다. 본 발명의 실시예에 의하면, 호스트/원격 펄스 재생성기 모델을 복제함으로써, 도 2b에 도시된 하드웨어와 적용 가능한 원격지와의 사이에서의 시간 지연/거리에 따라 달라지는 동기화 펄스가 복수의 원격지에 제공될 수 있다. 본 발명의 다른 실시예에 의하면, 도 2b에 도시된 하드웨어 및 소프트웨어의 구성 요소들은 원격지에서 수신되는 입력 신호를 측정함으로써 원격 유닛에서 구현될 수도 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자라면, 다양한 변형, 수정 및 대안들을 인식할 수 있을 것이다.

에러 검출기 256은 에러 카운터의 값을 이용하여 최종 TDD 동기화 펄스의 정밀도를 평가한다. 예를 들어, 만약 에러 카운터의 값이 에러 문턱값보다 작다면, 본 발명의 방법은 잠금(Lock)을 활성화하는데, 이는 최종 TDD 동기화의 정밀도가 미리 정해진 수용 가능한 범위 이내라는 것을 의미한다. 에러 검출기에 의하여 제공되는 기능은, 위상 잠금 루프(phase locked loop)의 그것에 유사한 것으로 이해될 수 있는데, 추정된 동기화 펄스 및 재생성된 동기화 펄스 사이의 에러가 측정되고 그 에러를 감소시키기 위하여 오프셋이 조정되기 때문이다.

도 3은 본 발명의 일 실시예에 의한 동기화 방법을 도시한 흐름도이다. 본 발명에 의해 개시된 동기화 방법은 예를 들어 PCORE 264에 포함된 프로세서를 이용하여 구현될 수 있다. 본 발명의 방법이 시작(310)되면, 최대 프로세싱(full processing)이 요구되는지 여부를 결정하기 위하여 잠금 검출(lock detect)이 점검된다(312). 시스템 부팅시, 잠금 검출의 디폴트(default) 값은 영(0)이며, 잠금이 존재하는 경우의 1의 값과 대비된다. 최대 프로세싱의 경우, 입력 신호가 수신되고, 예를 들어 10 ms 리셋 모듈 254로부터의 동기화 리셋에 의해 동기화 검출 모듈이 초기화된다(314). 본 발명의 일 실시예에 의하면, 입력 신호가 BTS로부터 수신되었으므로 입력 신호가 존재하고, 이는 TDD 시스템의 문턱값 정보(TDD th)와 연관될 수 있다. 수신된 전력 레벨이 측정되고(316), 이어서 입력 전력 레벨이 문턱값보다 높은지 여부를 판단하기 위하여 도 2a 및 도 2b에 도시된 모듈들로 제공된다.

단기 TDD 전력 및 TDD 문턱값을 이용하여 장기 FDD 및 TDD 평균 전력과 추정된 TDD 동기화 펄스를 연산하기 위하여 TDD/FDD 전력 측정기 252가 이용된다. 만약 전력 레벨이 예를 들어 TDD 문턱값 정보로부터 유도된 문턱값보다 높다면(317), 동기화 프로세스로 진행된다. 만약 전력 레벨이 문턱값보다 낮다면(317), 언제 그값이 문턱값보다 높은지를 판단하기 위하여 전력 레벨을 지속적으로 점검하기 위하여 순환 프로세스(319)가 이용될 수 있다. 예를 들면, 만약 BTS가 오프(off)라면, 어떠한 동기화도 실행되지 않으며, 시스템은 동기화 프로세스를 시작하기 전에 전력 레벨을 점검할 것이다. 이러한 순환 프로세스의 경우, 시스템은 입력 신호가 수신되고 전력 레벨이 측정되어 문턱값과 비교됨에 따라 시스템이 초기화되거나 초기화되지 않을 수 있다.

추정된 TDD 동기화 펄스를 이용하여, 상승 에지의 개수, 하강 에지의 개수 및 이러한 상승 및 하강 에지의 위치를 판단하기 위하여 입력 신호의 상승 에지 및 하강 에지가 검출된다. 상승 에지 및 하강 에지를 이용하여, 대응되는 상승 및 하강 에지 사이의 시간에 기초하여 펄스 폭이 판단된다(318). 도 4a를 참조하면, 제1 상승 에지 및 제1 하강 에지가 제1 펄스 폭을 판단하는데 이용될 수 있다. 구성에 따라서는, 하나의 펄스 폭이 구성을 판단하기 위하여 사용될 수도 있으며, 반면에 다른 구성에 있어서는 복수의 펄스 폭이 특정 구현에서 사용될 수 있다.

일부 구현에 있어서, 후속하는 상승 에지 및 하강 에지가 후속하는 펄스의 폭을 판단하기 위하여 이용될 수 있다. 예를 들면, 표 1과 관련하여 설명한 구성중 가능한 구성의 개수를 좁히기 위하여 상승 에지 및 하강 에지의 개수와 그 위치가 이용될 수 있다. 이어서, 이하에서 설명하는 바와 같이, 바람직하게 하나의 구성으로 도달하도록 구성을 더욱 좁히기 위하여, 측정된 펄스 폭 또는 복수의 펄스 폭들이 이용될 수 있다. 도 4a를 참조하면, 제1 펄스 및 제2 펄스는 동일한 길이를 가지며, 이는 DL-UL 구성 0에 적합하다. 그리하여, 구성이 판단된다(318).

따라서, 상승 및 하강 에지의 개수와 메모리에 저장된 개수를 비교하기 위하여, 가능한 구성 각각에 대하여 메모리에 저장된 파라미터가 이용된다. 펄스 폭도 또한 구성을 판단하는데 이용된다. 서로 다른 구성은 서로 다른 개수의 상승 및 하강 에지와 잠재적으로 서로 다른 펄스 폭을 가지기 때문에, 다운링크/업링크 구성은 이 단계에서 식별된다(318).

요약하면, 예를 들어 TDD 동기화 디버그 모듈 254 및/또는 에러 검출기 256을 이용하여 상승 에지 및 하강 에지가 검출되고, 펄스 폭이 판단되며, 어느 DL-UL 구성이 이용될 것인지를 판단하기 위하여 이 정보가 이용된다. 표 1을 참조하면, 구성 0은 두개의 상승 에지(서브프레임 0 및 서브프레임 5 이전에)와 두개의 하강 에지(서브프레임 1 및 서브프레임 6 동안에)를 포함한다. 이는 구성 2와 대조되는데, 여기에는 세개의 상승 에지와 두개의 하강 에지가 포함된다. 그러므로, 하이/로우 펄스의 지속 기간과 함께 상승 및 하강 에지가 DL-UL 구성을 판단하는데 이용될 수 있다.

펄스 폭은 TDD 동기화 디버그 모듈 254를 이용하여 판단될 수 있는데, TDD 동기화 디버그 모듈 254는 펄스 폭을 측정하기 위하여 입력 전력이 문턱값을 웃도는 타임 슬롯을 계수한다. 본 발명의 일 실시예에 의하면, 에러 검출기 256 및 TDD 동기화 디버그 모듈 254는 하나의 모듈로 결합된다. 본 발명의 기술 분야에서 통상의 지식을 가진 자라면, 다양한 변형, 수정 및 대안들을 인식할 것이다. 만약 구성이 프로세스 318에서 판단될 수 없다면, 시스템은 리셋된다(314).

각 구성에 대하여 펄스 폭이 문턱값보다 큰지 여부에 관한 판단이 내려진다(320). 만약 펄스 폭이 문턱값보다 크다면, 표 2에 개시된 바와 같이, 정규 또는 연장 주기적 프리픽스를 포함하는 특별 서브프레임 구성이 판단된다(322). 제1 다운링크 프레임에 대하여 도 1에 도시된 서브프레임이 ~1.5 ms (이하의) 펄스 폭을 가지고 있음에도 불구하고, 다른 구성은 더 넓은 펄스 폭, 즉 예를 들어 구성 2의 세개의 연속적인 다운링크 서브프레임을 가진다. 본 발명의 일 실시예에 의하면, 프로세스 318의 일부로서 프레임의 모든 펄스의 펄스 폭이 구성에 따라 판단된다. 만약 펄스 폭이 구성에 따라 좌우되는 문턱값보다 크지 않다면, 시스템은 10 ms 리셋을 이용하여 재초기화된다(314). 이 조건은 예를 들면 구성이 수정되었을 때 마주칠 수도 있다. 다른 상황에서는, 문턱값을 넘지 않는 펄스 폭에 의하여 구성 판단에서의 에러가 식별될 수 있으며, 이는 시스템 리셋으로 귀결된다. 복수의 펄스 폭이 판단되는 실시예에 있어서, 복수의 펄스 폭에 서로 다른 또는 동일한 문턱값이 적용될 수 있다. 모든 구성에 대하여 고려한 바 만약 펄스 폭이 문턱값보다 크다면, 다운링크/업링크/특별 서브프레임 구성이 판단되고 오프셋이 연산된다(322).

표 2는 본 발명의 일 실시예에 의한 특별 서브프레임 구성을 개시한다. 표 2에 개시된 바와 같이, 특별 서브프레임 구성에 따라 서로 다른 스위칭 지점이 존재한다. 프로세스 322에 있어서, 특별 서브프레임 구성이 판단되고, 이어서 신호의 상승/하강 에지 지점을 판단된 특별 서브프레임 구성에 연관된 대응 지점과 비교함으로써 각 특별 서브프레임에 연관된 오프셋이 판단된다. 보호 기간은 구성에 따라 좌우되기 때문에, 구성 및 판단된 특별 서브프레임 구성에 따라 오프셋이 제공된다. 표 2를 참조하면, DwPTS의 서로 다른 길이는 스위칭 지점에 따라 측정될 수 있는 서로 다른 오프셋으로 귀결될 것이다. 예를 들면, 도 1의 지점 114에서 시작되는 펄스를 참조하면, 시간축 상에서 하강 에지의 위치는 특정 특별 서브프레임에 연관된 DwPTS의 길이와 GP에 좌우될 것이다. 결과적으로, 지점 114에서 시작되는 폭은 특별 서브프레임 구성을 판단하는데 유용한 정보를 제공한다.

추정된 동기화 펄스가 생성되고(324) 구성, 특별 서브프레임 구성 및 오프셋이 주어지며, 특별 서브프레임(예를 들어, DwPTS 또는 GP)에 연관될 수 있는 구성 번호(오프셋을 포함함)에 적합한 동기화 펄스를 재생성하는데 TDD 동기화 펄스 재생성기 260이 사용된다(326).

요약하면, 일단 다운링크/업링크 구성이 식별되고(318), 특별 서브프레임 구성 및 주기적 프리픽스가 정확히 식별되며, 오프셋이 판단되고, 프레임 구조에 기초하여 미리 정의된 스위칭 지점값을 이용하여 동기화 펄스가 재생성된다. 상기 방법의 최종 단계로서, 추정된 동기화 펄스와 재생성된 동기화 펄스 사이에서의 에러 계산이 수행된다(328). 추정된 동기화 펄스는 실시간으로 수신된 신호에 기초한다. 재생성된 동기화 펄스는 동기화 디버그 모듈에 의하여 검출된 에러에 기초한다. 추정된 동기화 펄스와 재생성된 동기화 펄스의 비교는, 펄스가 동일한 시간 기간 및 펄스가 서로 다른 시간 기간의 계수를 제공한다. 동기화 펄스 재생성기는 측정된 에러에 기초한 시간만큼 10 ms 리셋 펄스를 쉬프트시킬 수 있으며, 이로써 순환적 방식의 에러를 감소시킨다. 일단 에러 값(예를 들어 에러 계수)가 미리 정의된 문턱값 또는 한계보다 작으면(330), 잠금 검출이 완수되었다고 판단할 수 있다(332). 추정된 동기화 펄스가 재생성된 동기화 펄스와 점차 밀접하게 정렬되어감에 따라 에러 계수는 감소될 것이다. 만약 에러 계수가 한계보다 크다면(330), 추정된 동기화 펄스와 재생성된 동기화 펄스가 심각한 오정렬에 연관된 것이며, 시스템은 리셋된다(314). 다음 순환에서, 에러 계수가 미리 정의된 문턱값을 넘지 않는다면 최대 프로세싱이 생략된다.

도 3에 도시된 특정 단계는 본 발명의 일 실시예에 의한 특정의 동기화 방법을 제공한다는 것을 이해하여야 한다. 단계들의 다른 시퀀스(sequence)도 또한 본 발명의 다른 실시예에 따라 수행될 수 있다. 예를 들면, 본 발명의 다른 실시예에 의하면 상기한 단계들이 다른 순서로 수행될 수 있다. 나아가, 도 3에 도시된 개별 단계는, 그 개별 단계에 적합하도록 다양한 시퀀스로 수행될 수 있는 복수의 서브 단계를 포함할 수 있다. 게다가, 특정 응용에 따라서는 추가적인 단계들이 추가되거나 제거될 수 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 다양한 변형, 수정 및 대안들을 인식할 수 있을 것이다.

도 4a 및 도 4b는 상승 에지가 먼저 검출된 경우에 있어서, 추정된 동기화 스위칭 펄스와 재생성된 동기화 스위칭 펄스의 일례를 도시한 도면이다. 도 4a는 추정된 동기화 펄스를 도시하며, 도 4b는 DL-UL 구성 0에 대해 재생성된 동기화 펄스를 도시한다. 이것은 정규 시나리오(normal scenario)인데, 정규적으로 입력 신호는 시스템 부팅이 수행된 후에 인가되기 때문이다. 도 4a에 도시된 추정된 동기화 펄스가 매우 깔끔한 상태일지라도, 이것이 본 발명에 의하여 요구되는 것은 아니며, 전형적으로는 추정된 동기화 펄스는 신호의 변동에 의해 노이즈를 포함한다. 그러므로, 재생성된 동기화 펄스는, 동기화의 목적을 위해 장비들에 배포되기에 유용한, 추정된 동기화 펄스의 깔끔한 버전을 제공한다. 특히 재생성된 동기화 펄스의 선두 에지는 깔끔하다. 재생성된 동기화 펄스와 추정된 동기화 펄스 사이에서의 초안(drift)는, 여기에서 기술된 실시예를 이용하여 체계적으로 수정된다.

도 4a에 도시된 바와 같이, 동기화 디버그 모듈의 검출 윈도우는 10 ms이며, 상기 모듈은 매 10 ms마다 리셋된다. 상기 모듈은 두개의 상승 에지와 그 위치 그리고 두개의 하강 에지와 그 위치를 검출하며, 그리하여 펄스 폭이 연산될 수 있다. 도 4a에 있어서, 프레임의 종단 부근에서 자동 리셋이 수행되며, 이로 인해 상승 에지/하강 에지의 검출과 이어서 제2의 상승/하강 에지의 검출이 가능하게 된다. 본 발명의 일 실시예에 의하면, 제1 펄스 폭을 갖는 제1 펄스는 동기화 펄스(sync pulse 또는 synchronization pulse)라 불린다. 구성에 따라 펄스는 서로 다른 폭을 가질 수 있다.

도 4b에 있어서, 제1 상승 에지 위치를 이용하여, 적합한 오프셋을 갖는 동기화 스위칭 펄스가 재생성될 수 있다. 도 4b에 도시된 바와 같이, DL-UL 구성 0의 서브프레임은 아래측에 재생성된 동기화 펄스 패턴, 즉 D-S-U-U-U-D-S-U-U-U : D …로 도시되어 있다. 다시 말하면, 측정된 펄스 패턴과 구성이 주어지면, 오프셋이 판단되고, 재생성된 동기화 펄스는 오프셋되어 추정된 동기화 펄스와 정합되도록, 즉 추정된 동기화 펄스 및 재생성된 동기화 펄스의 상승 에지가 정렬되도록, 재생성된 동기화 펄스가 형성된다. 추정된 동기화 스위칭 펄스는 단지 다운링크 신호 전력만을 검출하기 때문에, 동기화 스위칭 펄스(즉, 재생성된 동기화 펄스)는, 상기한 바와 같이 프레임 구조에서 정의된 보호 기간 또는 주기적 프리픽스를 고려하여, 수정된다. 그러므로, 동기화 스위칭 펄스 재생성기를 이용하여 더 정밀한 동기화 스위칭 펄스가 생성될 수 있다.

도 5a 내지 도 5b는, 하강 에지가 먼저 검출된 경우에 있어서의 추정된 동기화 스위칭 펄스(도 5a)와 재생성? 동기화 스위칭 펄스(도 5b)의 다른 예를 도시한다. 이는, 전형적으로 입력 신호가 미리 인가된 상태에서 시스템이 부팅된 경우에 마주치게 되는 시나리오로서, 전력 검출기의 측정이 D/S 서브프레임의 중간에 시작된다. 도 5a에 도시된 바와 같이, 상기 모듈은 두개의 상승 에지와 그 위치 그리고 두개의 하강 에지와 그 위치를 검출하지만, 이 경우에는 제1 하강 에지가 먼저 검출되고, 이는 펄스 폭이 연산되는 방식이 수정된다는 것을 의미한다.

도 5b에 있어서, 제1 상승 에지 위치를 이용하여, 적합한 오프셋을 갖는 동기화 스위칭 펄스가 재생성될 수 있다. 추정된 동기화 스위칭 펄스는 단지 다운링크 신호 전력만을 검출하기 때문에, 동기화 스위칭 펄스는 상기한 바와 같이 프레임 구조에서 정의된 보호 기간 또는 주기적 프리픽스를 고려하여 수정된다. 그러므로, 동기화 스위칭 펄스 재생성기를 이용하여 더욱 정밀한 동기화 스위칭 펄스가 생성될 수 있다.

본 발명의 일 실시예에 의하면, 프레임의 펄스 폭이 측정되어, 재생성된 동기화 펄스의 제1 서브프레임이 추정된 동기화 펄스의 제1 서브프레임과 정합시키는 오프셋을 제공하는데 이용된다. 예를 들면, DL-UL 구성 4에 대하여, 만약 자동 리셋이 서브프레임 5에서 수행되었다면, 서브프레임 2의 하강 에지가 먼저 측정되고 서브프레임 4의 상승 에지가 뒤따를 것이다. 이 단일 펄스가 주어진 경우, 하강 에지와 상승 에지가 펄스 폭을 판단하는데 이용될 것이며, 이어서 상승 에지가 이 구성에 대한 오프셋을 판단하는데 이용될 것이다.

본 발명의 일 실시예에 있어서, 예를 들어 메인 제어기와 같은 더 높은 레벨의 아키텍처에서 동작하는 시스템은, LTE TDD 동기화 검출 알고리듬을 모니터하고 제어할 수 있다. 메인 제어기와 같은 이러한 시스템은 다운링크/업링크 구성, 특별 서브프레임, 정규 또는 연장 주기적 프리픽스 및 기타 파라미터를 모니터할 수 있다. 도 2b에 도시된 바와 같이, 시스템은 두개의 스위칭 펄스(즉 TDD 펄스 호스트 및 TDD 펄스 원격)를 출력하는데, 이는 각각 호스트 및 원격지에 대한 것이다. 이러한 호스트 및 원격 펄스는 시스템에 의하여 조정되는 서로 다른 지연 오프셋을 포함한다.

여기서 개시된 예들 및 실시예들은 단지 설명을 위한 목적으로만 기술되었으며, 그들에 비추어 다양한 수정 또는 변경이 본 발명의 기술 분야에 있어서 통상의 지식을 가진 자에게 제안될 것이며, 이들은 본원의 사상과 범위 그리고 첨부된 특허청구범위의 범위내에 포함된다.

Claims

시분할 이중화(time division duplexing: TDD) 시스템의 동기화 스위칭 펄스를 생성하기 위한 방법에 있어서,
디지털 전력 측정기의 입력 포트에서 입력 신호를 수신하는 단계;
디지털 전력 측정기에서 전력 문턱값 레벨을 수신하는 단계;
디지털 전력 측정기를 이용하여, 입력 신호와 연관된 전력 레벨을 측정하는 단계;
입력 신호와 연관된 전력 레벨이 전력 문턱값 레벨을 넘는지를 판단하는 단계;
입력 신호에 대하여, 상승 에지의 개수, 하강 에지의 개수, 상승 에지의 위치 및 하강 에지의 위치를 판단하는 단계;
입력 신호에 대하여, 상승 에지 및 하강 에지의 위치 사이에서 측정된 하나 또는 그 이상의 펄스의 폭을 판단하는 단계;
입력 신호와 연관된 다운링크/업링크 구성을 판단하는 단계;
하나 또는 그 이상의 펄스의 폭이 문턱값보다 큰지 여부를 판단하는 단계;
추정된 동기화 펄스를 형성하는 단계;
입력 신호와 연관된 특별 서브프레임 구성(special subframe configuration)을 판단하는 단계;
오프셋(offset)을 판단하는 단계;
재생성된 동기화 펄스를 형성하는 단계;
에러 검출기를 이용하여, 추정된 동기화 펄스 및 재생성된 동기화 펄스 사이의 에러를 판단하는 단계;
에러가 에러 문턱값보다 작은지 여부를 판단하는 단계; 및
재생성된 동기화 펄스를 동기화 스위칭 펄스로서 제공하는 단계
를 포함하는 시분할 이중화 시스템의 동기화 스위칭 펄스 생성 방법.
제 1 항에 있어서,
입력 포트는 기지국(base station)으로부터 입력을 수신하도록 동작 가능한
시분할 이중화 시스템의 동기화 스위칭 펄스 생성 방법.
제 1 항에 있어서,
다운링크/업링크 구성은 LTE-TDD 표준을 따르는
시분할 이중화 시스템의 동기화 스위칭 펄스 생성 방법.
제 1 항에 있어서,
재생성된 동기화 펄스를 형성하는 단계는,
TDD-LTE 프레임 구조에 정의된, 미리 정의된 시간 기간 및 오프셋을 포함하는 동기화 펄스를 생성하는 단계를 포함하는
시분할 이중화 시스템의 동기화 스위칭 펄스 생성 방법.
제 1 항에 있어서,
에러 검출기는,
추정된 동기화 펄스와 재생성된 동기화 펄스를 비교하며,
재생성된 동기화 펄스를 시간적으로 쉬프트(shift)하는데 사용하도록 에러 신호를 제공하도록 동작 가능한
시분할 이중화 시스템의 동기화 스위칭 펄스 생성 방법.
제 1 항에 있어서,
오프셋은 특별 서브프레임 구성과 연관되는
시분할 이중화 시스템의 동기화 스위칭 펄스 생성 방법.
동기화된 신호를 생성하기 위한 시스템에 있어서,
디지털 전력 측정기;
동기화 디버그 모듈;
에러 검출기;
제1 리셋 모듈;
동기화 펄스 재생성기; 및
오프셋 제어 리셋 모듈
을 포함하는 동기화된 신호 생성 시스템.
제 7 항에 있어서,
동기화 디버그 모듈은,
펄스의 집합의 상승 에지 및 하강 에지를 식별하고,
펄스의 집합의 펄스에 대하여 펄스의 폭을 연산하도록 동작 가능한
동기화된 신호 생성 시스템.
제 7 항에 있어서,
동기화 펄스 재생성기는,
TDD-LTE 프레임 구조에 정의된, 미리 정의된 시간 기간 및 오프셋을 포함하는 동기화 펄스를 생성하도록 동작 가능한
동기화된 신호 생성 시스템.
제 7 항에 있어서,
에러 검출기는,
추정된 동기화 펄스와 재생성된 동기화 펄스를 비교하고,
재생성된 동기화 펄스를 오프셋시키는데에 이용되도록 에러를 제공하도록 동작 가능한
동기화된 신호 생성 시스템.
제 7 항에 있어서,
입력 신호는 기지국 입력 포트에서 수신되는
동기화된 신호 생성 시스템.
제 7 항에 있어서,
재생성된 동기화 펄스는,
TDD-LTE 프레임 구조에 정의된, 미리 정의된 시간 기간 및 오프셋을 포함하는 동기화 펄스를 포함하는
동기화된 신호 생성 시스템.
제 7 항에 있어서,
에러 검출기는,
추정된 동기화 펄스 및 재생성된 동기화 펄스를 수신하고,
재생성된 동기화 펄스를 오프셋시키는데에 이용되도록 에러를 제공하도록 동작 가능한
동기화된 신호 생성 시스템.
시분할 이중화 시스템에서 동기화 스위칭 펄스를 검출하는 방법에 있어서,
입력 신호를 수신하는 단계;
디지털 전력 측정기를 이용하여 입력 신호와 연관된 전력 레벨을 검출하는 단계;
입력 신호와 연관된 구성을 판단하는 단계;
입력 신호와 연관된 펄스의 폭이 문턱값보다 큰지 여부를 판단하는 단계;
특별 서브프레임 구성과 연관된 오프셋을 판단하는 단계;
추정된 동기화 펄스를 생성하는 단계;
재생성된 동기화 펄스를 형성하는 단계;
추정된 동기화 펄스와 재생성된 동기화 펄스 사이의 에러를 판단하는 단계;
에러가 문턱값보다 작은지 여부를 판단하는 단계; 및
잠금 검출을 제공하는 단계
를 포함하는 시분할 이중화 시스템의 동기화 스위칭 펄스 검출 방법.
제 14 항에 있어서,
입력 신호는 기지국으로부터 수신되는
시분할 이중화 시스템의 동기화 스위칭 펄스 검출 방법.
제 14 항에 있어서,
구성을 판단하는 단계는,
펄스의 집합의 상승 에지 및 하강 에지를 판단하는 단계 및
펄스의 집합의 펄스의 폭을 판단하는 단계
를 포함하는 시분할 이중화 시스템의 동기화 스위칭 펄스 검출 방법.
제 14 항에 있어서,
재생성된 동기화 펄스를 형성하는 단계는,
TDD-LTE 프레임 구조에 정의된, 미리 정의된 시간 기간 및 미리 결정된 오프셋을 포함하는 동기화 펄스를 생성하는 단계
를 포함하는 시분할 이중화 시스템의 동기화 스위칭 펄스 검출 방법.
제 14 항에 있어서,
에러 검출기는,
추정된 동기화 펄스와 재생성된 동기화 펄스를 비교하고,
재생성된 동기화 펄스를 오프셋시키는데에 이용되도록 에러를 제공하도록 동작 가능한
시분할 이중화 시스템의 동기화 스위칭 펄스 검출 방법.