JP6868567B2 - Ｌｔｅ−ｔｄｄアーキテクチャにおけるリンク同期化のための方法およびシステム - Google Patents

Description

関連出願の相互参照
[0001]本出願は、２０１５年４月３日に出願された「ＬＴＥ−ＴＤＤアーキテクチャにおけるリンク同期化のための方法およびシステム」と題する米国仮特許出願第６２／１４２，６８９号に対する優先権を主張し、その開示は、参照によりその全体が本明細書に組み込まれる。

[0002]ロングタームエボリューション（以下「ＬＴＥ」という）システムは、第３世代（以下「３Ｇ」という）移動通信システムを長期的視点で進化させたため、ＬＴＥシステムと呼ばれてきた。このようなシステムを使用して、モバイルサービスの提供が大きく進歩した。

[0003]モバイルサービスが利用可能であるにもかかわらず、時分割複信のためのＲＦ中継器および分散アンテナシステムを含む、ワイヤレス通信システムのための正確な時分割複信リンク同期化方法の技術が、当該技術分野において必要とされている。

[0004]本発明は、一般に時分割複信（ＴＤＤ）分散アンテナシステム（ＤＡＳ）のためのダウンリンク／アップリンク同期化方法に関する。より詳細には、本発明は、ロングタームエボリューション−時分割複信を採用する分散アンテナシステムにおけるＲＦ信号電力を使用した新規のダウンリンク／アップリンク同期化方法に関する。本発明の実施形態は、ＬＴＥ ＴＤＤ同期化検出システムおよび分散アンテナシステムのアルゴリズムに適用可能であり、その機能的な側面は、本明細書で説明される。

[0005]本発明の実施形態は、同期（ｓｙｎｃ）スイッチングパルスとしても参照される、同期化（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）スイッチングパルス、時分割複信（ＴＤＤ）システムのための検出方法に関する。一例として、本発明の実施形態は、様々なハードウェアの追加を使用せずに同期スイッチングパルスを自動的に検出する方法を提供する。本明細書で説明するように、本発明の特定の実施形態は、デジタル電力計、同期デバッグモジュール、誤差検出器、１０ｍｓ自動リセットモジュール、同期パルス再生器、およびオフセット制御式１０ｍｓ自動リセットモジュールを使用することに基づく。本明細書で説明する方法およびシステムを使用すれば、ＲＦ受信電力のみを使用して、高度に正確なＴＤＤ−ＬＴＥフレーム構造によって規定される同期スイッチングパルスを抽出することが可能である。

[0006]本発明の実施形態は、ＬＴＥ−ＴＤＤワイヤレス通信システムのためにアップリンクおよびダウンリンクを適宜切り替える時分割複信同期化パルスを抽出する正確な方法を提供する。本明細書で説明するように、ＲＦデジタル電力検出に基づく技術は、推定される同期化パルスの立ち上がり／立ち下がりエッジを識別し、それらのパルス幅を計算する解析によって使用される。本発明の実施形態は、複雑な復調器または相関器を用いることなく、高度に正確な時分割複信同期化パルスを抽出することができる。

[0007]本発明の一実施形態によれば、時分割複信（ＴＤＤ）システムにおいて電力検出器を使用して同期化スイッチングパルスを検出する方法が提供される。この方法は、入力信号を受信するステップと、デジタル電力計を使用して入力信号に関連する電力レベルを検出するステップと、入力信号に関連する構成を決定するステップとを含む。この方法はまた、入力信号に関連するパルス幅が閾値よりも大きいことを判定するステップと、特殊サブフレーム構成に関連するオフセットを決定するステップと、推定同期パルスを生成するステップとを含む。この方法は、再生同期パルスを形成するステップと、推定同期パルスと再生同期パルスとの間の誤差を決定するステップと、誤差が閾値未満であることを判定するステップと、ロック検出を提供するステップとをさらに含む。

[0008]本発明の別の実施形態によれば、同期化信号を生成するためのシステムが提供される。このシステムは、デジタル電力計、同期デバッグモジュール、および誤差検出器を含む。システムはまた、第１のリセットモジュール、同期パルス再生器、およびオフセット制御式リセットモジュールを含む。

[0009]本発明の特定の実施形態によれば、時分割複信（ＴＤＤ）システムにおいて同期化スイッチングパルスを生成する方法が提供される。この方法は、入力ポートにおいて入力信号を受信するステップと、デジタル電力計において電力閾値レベルを受信するステップと、デジタル電力計を使用して、入力信号に関連する電力レベルを測定するステップと、入力信号に関連する電力レベルが電力閾値レベルを超えることを判定するステップとを含む。この方法はまた、入力信号について、立ち上がりエッジの数、立ち下がりエッジの数、立ち上がりエッジの位置、および立ち下がりエッジの位置を決定するステップと、入力信号について、立ち上がりエッジの位置と立ち下がりエッジの位置との間の１つまたは複数のパルス幅を決定するステップと、入力信号に関連するダウンリンク／アップリンク構成を決定するステップとを含む。この方法は、入力信号に関連するパルス幅が閾値よりも大きいことを判定するステップと、推定同期パルスを形成するステップと、入力信号に関連する特殊サブフレーム構成を決定するステップとをさらに含む。

[0010]さらに、この方法は、特殊サブフレーム構成に関連するオフセットを決定するステップと、再生同期パルスを形成するステップと、推定同期パルスと再生同期パルスとの間の誤差を誤差検出器を使用して決定するステップとを含む。この方法はまた、誤差が誤差閾値よりも小さいことを判定するステップと、再生同期パルスを同期化スイッチングパルスとして提供するステップとを含む。

[0011]本発明の別の実施形態によれば、時分割複信（ＴＤＤ）システムにおいて同期化スイッチングパルスを検出する方法が提供される。この方法は、入力信号を受信するステップと、デジタル電力計を使用して入力信号に関連する電力レベルを検出するステップと、入力信号に関連する構成を決定するステップとを含む。この方法はまた、入力信号に関連するパルス幅が閾値よりも大きいことを判定するステップと、特殊サブフレーム構成に関連するオフセットを決定するステップとを含む。この方法は、推定同期パルスを生成するステップと、再生同期パルスを形成するステップと、推定同期パルスと再生同期パルスとの間の誤差を決定するステップとをさらに含む。本方法は、誤差が閾値よりも小さいことを判定するステップと、ロック検出を提供するステップとをさらに含む。

[0012]従来技術にまさる多くの利点が本発明によって達成される。例えば、本発明の実施形態は、ＬＴＥ−ＴＤＤシステムにおいて高度に正確な同期化を可能にするための方法およびシステムを提供する。本発明のこれらのおよび他の実施形態は、その利点および特徴の多くと共に、以下の本文および添付の図面に関連してより詳細に説明される。

本発明の一実施形態によるＬＴＥ−ＴＤＤ規格の第１のダウンリンク／アップリンク構成のフレーム構造の図である。 本発明の一実施形態による受信信号電力に基づく自動同期検出装置の簡略ブロック図である。 本発明の一実施形態による、追加の要素を含む、受信信号電力に基づく自動同期検出装置の簡略ブロック図である。 本発明の一実施形態による同期化の方法を示す簡略化されたフローチャートである。 本発明の一実施形態に係る推定同期パルスの同期化パルス検出方法の一例を示すタイミング図である。 本発明における本発明の一実施形態による再生同期パルスの同期化パルス検出方法の一例を示すタイミング図である。 本発明における本発明の一実施形態による推定同期パルスの同期化パルス検出方法の別の例を示すタイミング図である。 本発明における本発明の一実施形態による再生同期パルスの同期化パルス検出方法の別の例を示すタイミング図である。

[0021]ワイヤレス多重アクセスおよび多重化方法は直交周波数分割多重化（以下、 「ＯＦＤＭ」と称する）に基づいており、高速パケットデータ伝送方法は多入力多出力（ＭＩＭＯ）に基づいている。ＬＴＥ Ａｄｖａｎｃｅｄシステムは、上述のＬＴＥの進化版である。２つの複信方法、すなわち、上りリンクと下りリンクとを周波数帯域によって分離する周波数分割複信と、上りリンクと下りリンクとを時間領域によって分離する時分割複信（以下、「ＴＤＤ」と称する）とがある。

[0022]時分割複信方法を使用するワイヤレス通信システムでは、正確な時点においてリンク経路の切り替えを行うべきである。

[0023]一般に、フレームは、ＯＦＤＭシステム内で、サイクリックプレフィックス期間またはプリアンブル期間内の相関方法、またはパイロット検出方法を使用することによって、同期化される。しかしながら、相関ベースの方法では、ワイヤレスチャネルの特性により相関値が変動する場合があり、これは、それらの方法には、相関値を安定に保つために追加の信号処理能力が必要であることを意味する。パイロット検出方法は復調器を必要とし、これはワイヤレス通信システムにおいて複雑さおよびコストをもたらす可能性がある。

[0024]図１は、本発明の一実施形態によるＬＴＥ−ＴＤＤ規格の第１のダウンリンク／アップリンク構成（すなわち、構成０）のフレーム構造である。図１に示すように、１つの無線フレームは１０ｍｓの持続時間によって特徴付けられ、１０個のサブフレームを含み、各サブフレームは１ｍｓの持続時間および２つのスロットを有する。サブフレームは、時分割アーキテクチャにとって適切に時間的に分離されたダウンリンクサブフレームおよびアップリンクサブフレームを含む。ダウンリンクパイロット信号、ガード期間、およびアップリンクパイロット信号からなる特殊サブフレームが存在する。図１を参照すると、ダウンリンクパイロット信号（ＤｗＰＴＳ）とアップリンクパイロット信号（ＵｐＰＴＳ）とは、ガード期間（ＧＰ）によって分離される。この特殊サブフレームは、通常のサイクリックプレフィックスを有する９つの異なる構成と、拡張サイクリックプレフィックスを有する７つの異なる構成とを有する。

[0025]受信信号を分離するために、同期化が、ダウンリンク信号を分離し、それらをダウンリンク経路に配置し、アップリンク信号を分離し、それらをアップリンク経路に配置するために使用される。一例として、基地局からのダウンリンク信号は、基地局入力ポートにおいてＲＦ信号として受信することができ、同期化が使用されて、ダウンリンク信号およびアップリンク信号が適切な経路に切り替えられる。図１に示すように、特殊サブフレームの全長は１ｍｓである。特定のダウンリンク／アップリンク構成および特殊サブフレーム構成に応じて、本発明の実施形態は、本明細書で説明するようにスイッチングポイント変更を変化させる。高い正確度で同期化パルスを検出するために、本発明の実施形態によって、ダウンリンク／アップリンク構成および特殊サブフレーム構成が識別され、利用される。

[0026]特殊サブフレーム構成に応じて、本発明の実施形態によって第１のスイッチングポイントが変更される。したがって、本発明の実施形態によって提供される、自動同期検出装置であってもよい同期化検出装置は、特殊サブフレーム構成を識別し、その後、高度に正確な同期スイッチングパルスを生成する。

[0027]図１を参照すると、線１１０は、望ましい同期スイッチングパルス形状（例えば、ＴＤＤスイッチングパルス）を示す。図示の同期スイッチングパルス１１０内には、同期スイッチングパルスがローからハイに遷移する３つのスイッチングポイント１１２、１１４、および１１６がある。各スロット内には、図１に示すように、通常のサイクリックプレフィックスの７つのＯＦＤＭシンボルがあり、拡張サイクリックプレフィックスの６つのＯＦＤＭシンボルが存在する。第２のスイッチングポイント１１４に関与する特殊サブフレームがないため、パス遅延がゼロであるとすると、サイクリックプレフィックス（通常のサイクリックプレフィックスの場合は５．２０８μｓ、拡張サイクリックプレフィックスの場合は１６．６６６μｓ）内で第２のスイッチングを達成しなければならない。スイッチングは、上述のように、ダウンリンクおよびアップリンク経路のデータを分離することを可能にし、スイッチング信号がハイのときにはダウンリンク経路がアクティブであり、スイッチング信号がローのときにはアップリンク経路がアクティブである。

[0028]ダウンリンクサブフレームに続く特殊サブフレームは、ダウンリンクパイロット信号で始まり、ガード期間中にスイッチングが実行されることを可能にする。

[0029]表１は、ＬＴＥ−ＴＤＤ規格の７つのダウンリンク（ＤＬ）／アップリンク（ＵＬ）構成０■６を示す。表１では、Ｄ：ダウンリンク、Ｕ：アップリンク、およびＳ：特殊サブフレームを含むＤＬ−ＵＬ構成が示されている。

[0030]表１に示すように、構成０は、単一のダウンリンクサブフレーム、それに後続する特殊サブフレーム、３つのアップリンクサブフレーム、ダウンリンクサブフレーム、特殊サブフレーム、および３つのアップリンクサブフレームを含む。他の構成は、ダウンリンクサブフレームおよびアップリンクサブフレームの異なる組み合わせを含む。

[0031]再び図１を参照すると、ダウンリンクサブフレーム１４０は、２つのスロットＳｌｏｔ ０およびＳｌｏｔ １を含む。２つのスロットは、プレフィックス（通常のサイクリックプレフィックスのセット（通常のサイクリックプレフィックス＃１および通常のサイクリックプレフィックス＃２）または拡張サイクリックプレフィックスのいずれか）と、ノーマルサイクリックプレフィックスの場合の７つのシンボル、または拡張サイクリックプレフィックスの場合の６つのシンボルとを含む。時刻１５０に示すように、第１のシンボルに先立ってスイッチング信号をハイにするために、プレフィックス期間内でスイッチングを実行する必要がある。

[0032]図２Ａは、本発明の一実施形態による受信信号電力に基づく同期検出装置（例えば、自動装置）のブロック図を示す。図２Ａに示す実施形態において、本装置は、入力を受信するデジタル電力計２１０と、同期デバッグモジュール２１２と、誤差検出器２１４と、１０ｍｓ自動リセットモジュール２１８と、同期パルス再生器２１６と、オフセット制御式１０ｍｓ自動リセットモジュール２２０とを含む。デジタル電力計２１０は、入力信号に関連する信号電力（例えば、基地局から受信される信号のダウンリンク信号電力）を検出する。一実施形態では、入力ポート２１１は基地局入力ポートであってもよい。デジタル入力信号であり得る入力信号（ＤＩＮ Ｉ）に加えて、ＴＤＤ／ＦＤＤ電力計は、電力閾値レベルとも呼ばれるＴＤＤ閾値（ＴＤＤ ｔｈ）を受信し、これは、本明細書に記載されているように入力信号の存在を測定するために使用される。したがって、デジタル電力計２１０は、受信電力が所定の閾値（ＴＤＤ ｔｈ）よりも大きい場合、本明細書に記載されるように、推定同期スイッチングパルスが生成されるように、閾値化機能を提供する。

[0033]換言すれば、推定同期パルスとも呼ばれる、推定同期スイッチングパルスは、非常に短期間の平均電力を所定の閾値と比較することによって生成される。推定同期パルスに関連する追加の説明は、図４Ａおよび５Ａに関連して提供される。推定同期パルスの初期生成の後、同期パルスがダウンリンク信号の開始と一致する正確度は、必ずしも最適化されていない。

[0034]同期デバッグモジュール２１２は、一実施形態では、エッジ検出器およびカウンタを使用して、立ち上がりエッジおよび立ち下がりエッジの数（図２ＢにおけるＮｏ ＲＳｐおよびＮｏ ＦＳｐ）ならびにそれらの位置（Ｌｏｃデータ）を推定する。これらのパラメータは、プロセッサ２２４によって読み出すことができるメモリ２２２に記憶される。１０ｍｓリセットモジュール２１８は、無線フレームの長さに対応する１０ｍｓ毎に同期デバッグモジュール２１２をリセットする。動作時、同期デバッグモジュール２１２は、デジタル電力計２１０から推定同期パルスを受信し、推定同期パルスの幅をカウントする。いくつかの実施形態では、推定同期パルスは一連のサブパルスの形態であり、同期デバッグモジュールは信号をサンプリングし、より大きなパルスを構成するサブパルスの数をカウントする。一実施形態では、サンプル時間は約０．１μｓであり得るが、他のサンプリング時間が利用されてもよい。入力電力が所定の閾値を下回ると、推定同期パルスは、ベースライン、例えばゼロに戻り、推定同期パルスの幅の測定が可能になる。

[0035]推定同期パルスの幅が決定され、誤差検出器２１４が、推定同期パルスとサブフレームの予測時間との間の誤差を決定するために使用される。表２を参照すると、特殊サブフレーム構成０の場合、ＤｗＰＴＳは約２１４μｓである。ＤＬ−ＵＬ構成０の場合、サブフレーム０のＤの立ち上がりエッジから始まり、サブフレーム１の特殊サブフレームＳのガード期間内へと延伸する最初のパルスの長さは、１．２１４ｍｓから１．９２８ｍｓの範囲にあるべきである。一例として、推定同期パルスの幅が０．９９５ｍｓであり、所望のパルス幅が１．０ｍｓであった場合、誤差は０．００５ｍｓ＝５μｓであり、これはサイクリックプレフィックスよりも小さい。この場合、同期化は所望の正確度内にあり、ロック検出を可能にすることができる。他方、推定同期パルスの幅が０．９ｍｓである場合、誤差は０．１ｍｓ＝１００μｓであり、その結果、スイッチングパルスはサイクリックプレフィックスによって画定されるウィンドウの外になる。この場合、誤差検出器２１４は、同期パルス再生器２１６に出力を提供し、それによって、誤差検出器によって測定された誤差を考慮に入れたオフセットを伴って１０ｍｓのリセットパルスが送達される。

[0036]これらのパラメータおよびフレーム構造定義に基づいて、同期パルス再生器２１６において同期スイッチングパルスが再生され、その後、再生同期スイッチングパルスによって推定同期スイッチングパルスを差し引くことによって誤差が計算される。推定同期スイッチングパルスが正確でリアルタイムであると仮定して、誤差が所定の値よりも低い場合、ロック検出が達成され、誤差検出器２１４によって出力される。

[0037]図２Ｂは、本発明の別の実施形態による同期検出装置（例えば、自動同期検出装置）のブロック図を示す。図２Ｂ示す実施形態は、図２Ａに関連するインターフェース実施態様の追加の詳細を提供する。図２Ｂに示すように、インターフェース（ＰＣＯＲＥ２６４）を介したマイクロコントローラユニットは、ＴＤＤ参照なしで参照され得るＴＤＤ同期デバッグモジュール２５４、ＴＤＤ誤差検出器２５６、ＴＤＤ同期パルス再生器２６０などを含む様々なモジュールに関連する計算を実行するために使用することができる。

[0038]図２Ｂを参照すると、ＴＤＤ同期検出モジュール２５０は、例えば、ホストユニットとも呼ばれるデジタルアクセスユニットの構成要素とすることができる。ＤＡＳ実施態様では、ホストユニットは１つまたは複数のリモートユニットと通信する。ＴＤＤ同期検出モジュール２５０は、ＴＤＤ／ＦＤＤ電力計２５２、ＴＤＤ同期デバッグモジュール２５４、ＴＤＤ同期パルス再生器２６０、誤差検出器２５６、およびＰＣＯＲＥ２６４を含む。ＴＤＤ／ＦＤＤ電力計２５２は、短期平均電力計と、ＦＤＤモードおよびＴＤＤモードの長期平均電力を計算するために使用されるアキュムレータとを含む。ＴＤＤおよびＦＤＤ信号の電力出力レベルは、ＴＤＤ／ＦＤＤ電力計によって提供され、ＰＣＯＲＥに出力することができる。推定ＴＤＤ同期は、短期平均電力をＴＤＤ閾値と比較することによって生成することができ、ＴＤＤ／ＦＤＤ電力計から出力することができる。いくつかの実施形態では、推定ＴＤＤ同期信号は、ＴＤＤ同期デバッグモジュール２５４および誤差検出器２５６に入力として渡される前にダウンサンプリングされる（例えば、３２の係数によって）。

[0039]ＴＤＤ同期デバッグモジュール２５４は、立ち上がりスイッチングポイントの数（Ｒｓｐの数すなわちＮｏ Ｒｓｐ）および立ち下がりスイッチングポイントの数（Ｆｓｐの数すなわちＮｏ Ｆｓｐ）ならびにこれらの立ち上がりおよび立ち下がりスイッチングポイントの位置（Ｌｏｃデータ）を推定する。これらの値は、ＰＣＯＲＥ２６４の内部の共有メモリに格納され、それによって、プロセッサは、ＴＤＤ同期検出ソフトウェアアルゴリズムにおいてそれらを使用することができる。

[0040]ＴＤＤ同期パルス再生器２６０は、アルゴリズムが立ち上がりおよび立ち下がりスイッチングポイントに関する決定を行った後に最終的なＴＤＤ同期パルスを生成する。位置を含む立ち上がりエッジおよび立ち下がりエッジに関する情報は、ＰＣＯＲＥによって表されるプロセッサ／メモリからＴＤＤ同期パルス再生器２６０に供給される。図２Ｂに示す実施形態において例示されているように、２つのＴＤＤ同期パルス再生器がある。第１のＴＤＤ同期パルス再生器２６０ａは、ＴＤＤ同期検出、ＡＤＣ、およびＲＦ ＤＮＣ遅延オフセットを含むホストに使用される。第２のＴＤＤ同期パルス再生器２６０ｂは、ＴＤＤ同期検出モジュール遅延オフセットを含むリモートのために使用される。図２Ｂに示すように、ホストのＴＤＤ同期化パルス（ＴＤＤパルスホスト）およびリモートのＴＤＤ同期化パルス（ＴＤＤパルスリモート）は、それぞれＴＤＤ同期パルス再生器のセットによって出力される。いくつかの実施形態では、ホスト／リモートパルス再生器のモデルを複製することによって、図２Ｂに示すハードウェアと、適用可能なリモートとの間の時間遅延／距離に応じて変化する同期化パルスを複数のリモートに提供することができる。代替的な実施態様では、図２Ｂに示すハードウェアおよびソフトウェアの要素は、リモートにおいて受信される入力信号を測定することによって、リモートユニットにおいて実装することができる。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。

[0041]誤差検出器２５６は、誤差カウンタ値を使用して最終的なＴＤＤ同期パルスの正確度を評価する。例えば、誤差カウンタ値が誤差閾値未満である場合、本明細書で説明する方法は、ロックを可能にする。これは、最終的なＴＤＤ同期の正確度が所定の許容可能な範囲内にあることを意味する。推定同期パルスと再生同期パルスとの間の誤差が測定され、誤差が低減されるようにオフセットが調整されるため、誤差検出器によって提供される機能は、位相ロックループの機能と類似していると考えることができる。

[0042]図３は、本発明の一実施形態による同期化方法を説明するフローチャートを示す。本明細書に示す同期化方法は、例えばＰＣＯＲＥ２６４に含まれるプロセッサを使用して実施することができる。開始（３１０）において、全処理が必要であるかどうかを決定するためにロック検出が検査される（３１２）。システムの起動時に、ロック検出のデフォルト値は、ロックが存在する場合の１の値と比較してゼロである。全プロセスの場合、例えば、１０ｍｓリセットモジュール２５４からの同期リセットにより、入力信号が受信され、同期検出モジュールが初期化される（３１４）。いくつかの実施形態では、入力信号は、ＢＴＳから受信され、ＴＤＤシステムの閾値情報（ＴＤＤ ｔｈ）と関連付けることができるため、存在する。受信電力レベルが測定され（３１６）、次に、入力電力レベルが閾値を上回っているか否かを判定するために、図２Ａおよび図２Ｂに示されるようなモジュールに提供される。

[0043]ＴＤＤ／ＦＤＤ電力計２５２は、短期ＴＤＤ電力およびＴＤＤ閾値を使用することによって、長期ＦＤＤおよびＴＤＤ平均電力および推定ＴＤＤ同期パルスを計算するために利用される。電力レベルが、例えばＴＤＤ閾値情報から引き出される閾値を超える場合（３１７）、同期化プロセスが進行する。電力レベルが閾値よりも小さい場合（３１７）、反復プロセス（３１９）を使用して、閾値を超える時点を判定するために電力レベルの検査を継続することができる。一例として、ＢＴＳがオフの場合、同期化は実行されず、システムは同期化プロセスを開始する前に電力レベルをチェックする。この反復の場合、入力信号が受信され、電力レベルが測定され、閾値と比較されると、システムは初期化されてもされなくてもよい。

[0044]入力信号の立ち上がりエッジおよび立ち下がりエッジが検出されて、推定ＴＤＤ同期パルスを使用して、立ち上がりエッジの数、立ち下がりエッジの数、ならびにこれらの立ち上がりエッジおよび立ち下がりエッジの位置が決定される。立ち上がりエッジおよび立ち下がりエッジを使用して、対応する立ち上がりエッジと立ち下がりエッジとの間の時間に基づいてパルス幅が決定される（３１８）。図４Ａを参照すると、第１の立ち上がりエッジおよび第１の立ち下がりエッジを使用して、第１のパルス幅を決定することができる。構成に応じて、構成を決定するために単一のパルス幅を利用することができるが、いくつかの実施形態では、他の構成において、複数のパルス幅を利用することができる。

[0045]いくつかの実施態様では、後続の立ち上がりエッジおよび立ち下がりエッジを使用して、後続のパルスの幅を決定することができる。一例として、立ち上がりエッジおよび立ち下がりエッジの数ならびにそれらの位置を使用して、表１に関して説明した可能な構成の数を絞り込むことができる。続いて、後述するように、測定された１つまたは複数のパルス幅を使用して構成をさらに絞り込むことができ、好ましくは単一の構成に到達する。図４Ａを参照すると、第１のパルスと第２のパルスとは等しい長さを有し、これはＤＬ−ＵＬ構成０に適している。したがって、構成が決定される（３１８）。

[0046]したがって、可能な構成の各々についてメモリに記憶されたパラメータが、メモリに記憶されたものと立ち上がりエッジおよび立ち下がりエッジの数を比較するために利用される。パルス幅は構成の決定にも使用される。異なる構成は異なる数の立ち上がりエッジおよび立ち下がりエッジならびに可能性として異なるパルス幅を有するため、この段階（３１８）においてダウンリンク／アップリンク構成が識別される。

[0047]要約すると、例えば、ＴＤＤ同期デバッグモジュール２５４および／または誤差検出器２５６を使用して、立ち上がりエッジおよび立ち下がりエッジが検出され、パルス幅が決定され、この情報は、いずれのＤＬ−ＵＬ構成が利用されているかを決定するために使用される。表１を参照すると、構成０は、（サブフレーム０およびサブフレーム５の前の）２つの立ち上がりエッジと、（サブフレーム１およびサブフレーム６の間の）２つの立ち下がりエッジとを含む。これは、３つの立ち上がりエッジと２つの立ち下がりエッジとを含む構成２と対照的である。したがって、ハイ／ローパルスの持続時間とともに、立ち上がりエッジおよび立ち下がりエッジを使用して、ＤＬ−ＵＬ構成を決定することができる。

[0048]パルス幅（複数可）は、入力電力が閾値を超える時間スロットをカウントしてパルス幅（複数可）を測定することができるＴＤＤ同期デバッグモジュール２５４を使用して決定することができる。いくつかの実施形態では、誤差検出器２５６およびＴＤＤ同期デバッグモジュール２５４は、単一のモジュールに組み合わされる。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。プロセス３１８において構成を決定することができない場合、システムはリセットする（３１４）。

[0049]構成の各々についてパルス幅が閾値より大きいか否かの判定が行われる（３２０）。パルス幅が閾値より大きい場合、通常のまたは拡張サイクリックプレフィックスを含む、表２に示されているような特殊サブフレーム構成が決定される（３２２）。第１のダウンリンクフレームの図１に示すサブフレームは、パルス幅が約１．５ｍｓであるが、他の構成はより広いパルス幅、例えば構成２においては３つの連続したダウンリンクサブフレームを有する。いくつかの実施形態では、フレーム内のすべてのパルスのパルス幅は、プロセス３１８の一部として構成に従って決定される。パルス幅が構成に依存する閾値を超えない場合、システムは１０ｍｓのリセットを使用して再初期化される（３１４）。この状況は、例えば構成が変更されたときに発生する可能性がある。他の状況では、構成決定における誤差は、パルス幅が閾値（複数可）を超えないことによって識別され、その結果、システムがリセットされる。複数のパルス幅が決定される実施形態では、複数のパルス幅に異なる閾値または同じ閾値が適用され得る。すべての構成について考慮して、パルス幅が閾値よりも大きい場合、ダウンリンク／アップリンク／特殊サブフレーム構成が決定され、オフセットが計算される（３２２）。

[0050]表２は、本発明の一実施形態による特殊サブフレーム構成を示す。表２に示すように、特殊サブフレーム構成に応じて異なるスイッチングポイントがある。プロセス３２２において、特殊サブフレーム構成が決定され、信号の立ち上がり／立ち下がりエッジ点を、決定された特殊サブフレーム構成に関連する対応する点と比較することによって、特殊サブフレームの各々に関連するオフセットが決定される。ガード期間は構成に依存するため、構成および決定された特殊サブフレーム構成に応じて、オフセットが提供される。表２を参照すると、ＤｗＰＴＳの異なる長さは、スイッチングポイントに応じて測定することができる異なるオフセットをもたらす。一例として、図１の１１４で開始するパルスを参照すると、立ち下がりエッジの時間位置は、特定の特殊サブフレームに関連するＤｗＰＴＳおよびＧＰの長さに依存する。その結果、１１４から始まるパルスの幅は、特殊サブフレーム構成を決定するのに有用な情報を提供する。

[0051]推定同期パルスが生成され（３２４）、構成、特殊サブフレーム構成、およびオフセットが与えられ、ＴＤＤ同期パルス再生器２６０が、特殊サブフレーム（例えば、ＤｗＰＴＳまたはＧＰ）に関連付けることができるオフセットを含む構成番号に適した同期パルスを再生するために使用される（３２６）。

[0052]要約すると、ダウンリンク／アップリンク構成が識別され（３１８）、特殊サブフレーム構成およびサイクリックプレフィックスが正確に識別され、オフセットが決定されると、フレームに基づく所定のスイッチングポイント値を使用して同期パルスを再生成することができる。この方法の最終段階として、推定同期パルスと再生同期パルスとの間で誤差計算が実行される（３２８）。推定同期パルスはリアルタイムの受信信号に基づく。再生同期パルスは、同期デバッグモジュールによって検出される誤差に基づく。推定同期パルスと再生同期パルスとの比較は、パルスが同じである期間およびパルスが異なる期間のカウントを提供する。同期パルス再生器は、測定誤差に基づいて１０ｍｓのリセットパルスを時間的にシフトさせることができ、反復的に誤差を低減することができる。誤差値（例えば、誤差カウント）が所定の閾値または限界未満になると（３３０）、ロック検出が達成されたと判定することができる（３３２）。誤差カウントは、推定同期パルスが再生同期パルスにより近密に整合するにつれて減少する。推定同期パルスと再生同期パルスとの重大な不整合に関連して、誤差カウントが限界よりも大きい場合（３３０）、システムはリセットされる（３１４）。次の反復では、誤差カウントが所定の閾値を超えない限り、全処理はスキップされる。

[0053]図３に示される特定のステップは、本発明の一実施形態による特定の同期化方法を提供することが留意されるべきである。代替的なの実施形態に従って、他の一連のステップを実行することもできる。例えば、本発明の代替の実施形態は、上に概説したステップを異なる順序で実行してもよい。さらに、図３に示す個々のステップは、個々のステップにとって適切であるような様々なシーケンスで実行され得る複数のサブステップを含み得る。さらに、特定の用途に応じて、追加のステップを追加または削除することができる。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。

[0054]図４Ａ〜図４Ｂは、立ち上がりエッジが最初に検出される場合の推定同期スイッチングパルスおよび再生同期スイッチングパルスの一例を示す。図４Ａは推定同期パルスを示し、図４Ｂは、ＤＬ−ＵＬ構成０の再生同期パルスを示す。通常、システム起動が実行された後に入力信号が印加されるため、これは通常のシナリオです。図４Ａに示す推定同期パルスは、非常にクリーンであるが、これは本発明では必要ではなく、典型的には、推定同期パルスは信号変動のために雑音が多い。したがって、再生同期パルスは、同期化のために機器に配布するのに有用である推定同期パルスのクリーンなバージョンを提供する。特に、再生同期パルスの先行エッジはクリーンである。再生同期パルスと推定同期パルスとの間のドリフトは、本明細書に記載の実施形態を使用して体系的に補正される。

[0055]同期デバッグモジュール検出ウィンドウは１０ｍｓであり、モジュールは図４Ａに示すように１０ｍｓ毎にリセットされる。モジュールは位置を有する２つの立ち上がりエッジおよび位置を有する２つの立ち下がりエッジを検出し、それによってパルス幅を計算することができる。図４Ａにおいて、フレームの終わり付近で自動リセットが実行され、立ち上がりエッジ／立ち下がりエッジの検出、および、その後の第２の立ち上がり／立ち下がりエッジの検出が可能となる。いくつかの実施形態では、第１のパルス幅を有する第１のパルスは、同期パルスまたは同期化パルスと呼ばれる。構成に応じて、パルスの幅は異なり得る。

[0056]図４Ｂに示すように、第１の立ち上がりエッジ位置を使用して、同期スイッチングパルスを適切なオフセットで再生することができる。図４Ｂに示すように、再生同期パルスパターンＤ−Ｓ−Ｕ−Ｕ−Ｕ−Ｄ−Ｓ−Ｕ−Ｕ−Ｕ：Ｄ．．．の下にＤＬ−ＵＬ構成０サブフレームが示されている。換言すれば、測定パルスパターンおよび構成が与えられると、再生同期パルスが、推定同期パルスに一致するようにオフセットされる、すなわち、推定同期パルスおよび再生同期パルスの立ち上がりエッジが整列されるように、オフセットが決定され、再生同期パルスが形成される。推定同期スイッチングパルスは、ダウンリンク信号電力のみを検出するため、同期スイッチングパルス（すなわち再生同期パルス）は、上述のフレーム構造で定義されているガード期間またはサイクリックプレフィックスを考慮して変更される。したがって、同期スイッチングパルス再生器を使用することにより、より正確な同期スイッチングパルスを生成することができる。

[0057]図５Ａ〜図５Ｂは、立ち下がりエッジが最初に検出される場合の推定同期スイッチングパルス（図５Ａ）および再生同期スイッチングパルス（図５Ｂ）の別の例を示す。これは、電力検出器による測定がＤ／Ｓサブフレームの途中で開始するように、システムが、先取りされている入力信号で起動するときに通常発生するシナリオである。このモジュールは、図５Ａにあるように位置を有する２つの立ち上がりエッジおよび位置を有する２つの立ち下がりエッジを検出するが、この場合、最初に第１の立ち下がりエッジが検出され、これはパルス幅の計算方法が変更されていることを意味する。

[0058]図５Ｂに示すように、第１の立ち上がりエッジ位置を使用して、同期スイッチングパルスを適切なオフセットで再生することができる。推定同期スイッチングパルスは、ダウンリンク信号電力のみを検出するため、同期スイッチングパルスは、上述のフレーム構造で定義されているガード期間またはサイクリックプレフィックスを考慮して変更される。したがって、同期スイッチングパルス再生器を使用することにより、より正確な同期スイッチングパルスを生成することができる。

[0059]いくつかの実施形態では、フレーム内のパルスの幅が測定され、再生同期パルスの第１のサブフレームと推定同期パルスの第１のサブフレームとが一致するオフセットを提供するために使用される。一例として、ＤＬ−ＵＬ構成４について、サブフレーム５において自動リセットが実行された場合、サブフレーム２の立ち下がりエッジが最初に測定され、続いてサブフレーム４の立ち上がりエッジが測定される。この単一のパルスが与えられると、立ち下がりエッジおよび立ち上がりエッジがパルス幅を決定するために使用され、立ち上がりエッジを使用してこの構成のオフセットを決定することができる。

[0060]いくつかの実施形態では、アーキテクチャのより高いレベルで動作するシステム、例えばメインコントローラは、ＬＴＥ ＴＤＤ同期検出アルゴリズムを監視し、制御することができる。メインコントローラのようなこのシステムは、ダウンリンク／アップリンク構成、特殊サブフレーム、通常または拡張サイクリックプレフィックス、および他のパラメータを監視することができる。図２Ｂに示すように、システムは、それぞれホスト用とリモート用の２つのスイッチングパルス、ＴＤＤパルスホストおよびＴＤＤパルスリモートを出力する。これらのホストパルスおよびリモートパルスには、システムで較正される異なる遅延オフセットがある。

[0061]また、本明細書に記載された実施例および実施形態は、説明の目的のみのものであり、それに照らして様々な修正または変更が当業者に示唆され、本出願の精神および添付の特許請求項の範囲内に含まれるべきであることも理解される。

Claims (6)

1. 時分割複信（ＴＤＤ）システムにおいて同期化スイッチングパルスを生成する方法であって、
   デジタル電力計の入力ポートが、基地局からのダウンリンク信号である入力信号を受信するステップと、
   前記デジタル電力計が、前記入力信号に関連する電力レベルを測定するステップと、
   前記デジタル電力計が、前記入力信号に関連する前記電力レベルが電力閾値レベルを超えることを判定するステップと、
   同期デバッグモジュールが、前記入力信号について、立ち上がりエッジの数、立ち下がりエッジの数、前記立ち上がりエッジの位置、および前記立ち下がりエッジの位置を決定するステップと、
   前記同期デバッグモジュールが、前記入力信号について、前記立ち上がりエッジの位置とおよび前記立ち下がりエッジの位置との間で測定される１つまたは複数のパルス幅を決定するステップと、
   プロセッサが、前記パルスの持続時間とともに、前記立ち上がりエッジおよび前記立ち下がりエッジを用いることによって、前記入力信号に関連するダウンリンク／アップリンク構成を決定するステップと、
   前記プロセッサが、前記デジタル電力計によって測定された前記立ち上がりエッジおよび前記立ち下がりエッジの間のパルス幅に基づいて、前記入力信号に関連する特殊サブフレーム構成を決定するステップと、
   前記プロセッサが、前記立ち上がりエッジと前記立ち下がりエッジの各位置間の比較と、前記特殊サブフレーム構成とに基づいてオフセットを決定するステップと、
   前記デジタル電力計が、前記電力閾値レベルを超える入力信号に関連する電力レベルに基づいて、推定同期パルスを生成するステップと、
   同期パルス再生器が、再生同期パルスが前記推定同期パルスと一致するように時間的にシフトされるように、前記再生同期パルスを形成するステップと、
   誤差検出器が、前記推定同期パルスと前記再生同期パルスとの間の誤差を決定するステップと、
   前記誤差検出器が、前記誤差が誤差閾値よりも小さいことを判定するステップと、
   前記誤差検出器が、前記再生同期パルスを前記同期化スイッチングパルスとして提供するステップとを含む、方法。
2. 前記入力ポートは、前記基地局からの入力信号を受信するように動作可能である、請求項１に記載の方法。
3. 前記ダウンリンク／アップリンク構成は、ＬＴＥ−ＴＤＤ規格に準拠する、請求項１に記載の方法。
4. 前記再生同期パルスを形成するステップは、所定の持続時間および前記オフセットを有するＴＤＤ−ＬＴＥフレーム構造によって規定される同期パルスを生成するステップを含む、請求項１に記載の方法。
5. 前記誤差検出器は、前記推定同期パルスを前記再生同期パルスと比較し、前記再生同期パルスを時間的にシフトさせるために使用するための誤差信号を提供するように動作可能である、請求項１に記載の方法。
6. 前記オフセットは、前記特殊サブフレーム構成に関連する、請求項４に記載の方法。

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