KR20170130510A - 송신기용 신호 처리 장치 - Google Patents

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KR20170130510A
KR20170130510A KR1020177030309A KR20177030309A KR20170130510A KR 20170130510 A KR20170130510 A KR 20170130510A KR 1020177030309 A KR1020177030309 A KR 1020177030309A KR 20177030309 A KR20177030309 A KR 20177030309A KR 20170130510 A KR20170130510 A KR 20170130510A
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량 룽
푸취안 장
진밍 왕
빙신 리
천 왕
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후아웨이 테크놀러지 컴퍼니 리미티드
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Abstract

송신기(200)용 신호 처리 장치(100)가 개시된다. 신호 처리 장치(100)는 동위상 신호(I)를 수신하고 동위상 신호를 변조하도록 구성된 동위상 변조기(102); 쿼드러처 신호(Q)를 수신하고 쿼드러처 신호(Q)를 변조하도록 구성된 쿼드러처 변조기(104); 변조된 동위상 신호(I)를 복조하여 복조된 동위상 신호(I)를 출력하도록 구성된 동위상 복조기(140); 변조된 쿼드러처 신호(Q)를 복조하여 복조된 쿼드러처 신호(Q)를 출력하도록 구성된 쿼드러처 복조기(142); 복조된 동위상 신호(I) 내의 고조파 대한 필터링을 수행하여 동위상 디지털 신호(I)를 출력하도록 구성된 동위상 고조파 필터(106); 및 복조된 쿼드러처 신호(Q)에서 고조파에 대한 필터링을 수행하여 쿼드러처 디지털 신호(Q)를 출력하도록 구성된 쿼드러처 고조파 필터(108)를 포함한다.

Description

송신기용 신호 처리 장치
본 발명은 송신기용 신호 처리 장치에 관한 것으로서, 보다 상세하게는, 디지털 RF 송신기에서 변조 고조파에 대해 필터링을 수행하도록 구성된 신호 처리 장치에 관한 것이다.
디지털 신호를 수신하도록 구성된 종래의 아날로그 RF(radio frequency) 송신기에서, 디지털 신호는 임의의 다른 신호 처리 전에 DAC(digital-to-analog converter)에서 아날로그 신호로 변환된다. 그런 다음, 아날로그 신호는 선형 전력 증폭기(linear power amplifier)에서 필터링되고 업 컨버전(up-convert) 및 증폭된다. 선형 전력 증폭기에서, DAC로부터의 작은 아날로그/RF 선형 신호(small analog/RF linear signal)는 필요한 출력 전력 레벨에 도달하도록 전력이 증폭된다. 증폭된 신호는 전력 증폭에서의 비선형성에 기인 한 대역폭 확장을 제거하기 위해 필터링된다. 마지막으로, 증폭된 아날로그/RF 신호는 안테나로 출력된다. 이러한 전통적인 아날로그/RF 송신기에서 DAC로의 변환 후에는 신호의 디지털 콘텐츠가 더 이상 존재하지 않는다.
최근 DTX(Digital Transmitter) 및 DPA(Digital Power Amplifier)는 CMOS(Complementary Metal Oxide Semiconductor) 기술을 기반으로 광범위한 개발을 거쳤다. CMOS 프로세스 스케일링(process scaling)으로 인해 오늘날 디지털 구성 요소는 고주파에서 전환할 수 있으며 심지어 동작 전력을 낮게 유지하면서도 무선 주파수를 능가한다.
이러한 경향은 DTX/DPA를 순수한 디지털 스타일로 실현하려는 동기를 제공한다. 종래의 기술에 따른 DTX/DPA 아키텍처에서 가능한 한 많은 디지털 신호 처리를 사용하는 요구는 DAC의 사용을 제거한다. DAC는 DTX/DPA에서 나중에 데이터 전송 레이트(data flow bit rate)를 디지털 캐리어 신호(digital carrier signal: DFlo)와 맞추기 위해 디지털 업 샘플링 모듈(digital up-sampling module)로 대체된다. 동일한 이유로 아날로그 채널 대역폭 필터도 제거된다. 디지털화된 신호 양자화 잡음 문제를 보완하기 위해, 신호 대 잡음 성능을 향상시키기 위해 잡음 쉐이핑 알고리즘/모듈이 주로 사용되며, 서로 다른 DPA 변조 알고리즘과 다양한 유형의 DPA가 등장했다. 예를 들어, 일부는 ADC 샘플링 알고리즘을 사용하고 나머지는 SDM(sigma-delta modulation) 알고리즘 또는 PWM(pulse width modulation) 알고리즘을 사용할 수 있어, 이들 알고리즘은 DTX/DPA를 RF-DAC/RF-SDM/RF-PWM 유형 DTX/DPA로 분류한다.
DTX/DPA는 출력 RF 전력을 증폭하기 위해, 출력 단계로서 신호 처리/변조 및 PA를 스위칭하기 위한 디지털 스위칭 블록/모듈을 주로 구현하는 송신기 아키텍처의 일종이다. 내부 신호 흐름이 연속 아날로그/RF 신호 대신에 대부분 ON/OFF 스위칭 디지털 특성이기 때문에 DTX/DPA는 기존 아날로그/RF 송신기와 다르다.
노이즈 쉐이핑 처리(noise shaping processing) 후, 다중 레벨 표현(multiple level representation)을 갖는 디지털 신호는 추가 처리되어 완전히 스위칭 온/오프('0' 또는 '1') 신호로 매핑되어야 하는데, 이 단계에서 디지털 복조 모듈이 사용될 것이다. 이 단계에서, 디지털 신호는 최종적으로 디지털 캐리어 신호(digital carrier signal)에 대한 비트율로 동기화되고 완전한 1/0 비트 시퀀스로 변환된다. 복조 방법은 이전의 변조 알고리즘과 매칭될 수 있지만, 변조 기술의 결합을 사용할 수도 있다. 예를 들어, SDM 변조는 ADC 또는 PWM 스타일 복조 방식을 사용할 수 있다.
종래의 기술에 따른 디지털화 된 고속 베이스 밴드 데이터(high speed baseband data)로, 디지털 업 컨버전 및 믹싱 또한 디지털 방식으로 실현될 수 있다. 예를 들어, '1010 … 10'이 0도 위상의 캐리어 신호인 경우, 그의 상보적 신호 '0101 … 01'은 180도 역상 신호(negative phase signal)를 나타낸다. 그리고 더 많은 비트 결합으로, I 채널 및 Q 채널 캐리어 주파수 신호는 디지털 비트로 표현될 수 있다. 이것은 간단한 'AND'로직 연산으로 충분하기 때문에, RF 디지털 업 컨버전 프로세스를 크게 용이하게 한다. 디지털 RF I/Q 캐리어 신호는 모든 기저 대역 변조 사이클에 대해 고정 패턴을 갖기 때문에, 배치 프로세스(batch process)는 처리 클록 주파수를 줄이는 데 도움이 될 수 있으며, 이 프로세스 동안 캐스케이드 연결되도록 구성 데이터 비트(parallel data bit)가 생성된다.
DTX/DPA 아키텍처에서, 종래의 기술에 따르면, 디지털 신호는 동위상 신호(in-phase signal) 및 쿼드러처 신호(quadrature signal)로 변조 될 수 있다. 종래의 기술에 따르면 노이즈 쉐이핑 처리를 위해 SDM(sigma-delta modulation)이 사용되었고, 동위상 신호 및 쿼드러처 신호에 대해 디지털 복조로 PWM(pulse width modulation) 변환이 각각 사용되었다. 디지털 복조 모듈에 연결된 리피터(repeater)는 PWM에서 RF 캐리어 신호까지의 데이터 속도를 매칭시키도록 구성된다. 리피터에는 디지털 업 컨버전 및 믹싱을 구현하는 인터리버 모듈(interleaver module)이 연결된다. 믹싱된 디지털 신호는 전력 증폭기(PA: power amplifier )에 공급된다. 전력 증폭기(PA)는 주위에 RF 신호를 방사하도록 구성된 부하에 연결된다. 종래의 기술에 따른 DTX/DPA 아키텍처의 문제점은 SDM 모듈이 빠른 처리 속도로 동작하는 경우 SDM 모듈을 위한 전력/하드웨어 비용이 높다는 것이다. SDM이 낮은 처리 속도로 작동하면 대역 외 잡음(out-of-band noise)이 많아진다. SDM의 처리 속도가 낮으면 잡음 억제 성능이 떨어지며 리피터의 작동으로 인해 SDM 변조 잡음이 폴드 백(fold back)하고 대역 내 잡음 레벨(in-band noise level)이 증가한다. 따라서 SDM은 실제로 고조파 억제에 기여하지 않는다.
SDM의 또 다른 단점은 변조 고조파가 너무 높아서 외부 필터를 사용해도 필요한 레벨까지 감쇠 될 수 없다는 것이다. 일부 애플리케이션 시나리오에서는 대역 내 잡음 레벨뿐만 아니라 대역 외 잡음 레벨도 가능한 한 낮아야 한다. 따라서, 이격된 변조 주파수에 위치하는 이들 높은 변조 고조파는 종래 기술에 따른 상술한 배열에 문제를 발생시킨다.
변조 고조파는, 캐리어 주파수와 다른 변조 처리 주파수를 사용하는 DTX/DPA에서 매우 일반적이다. 따라서 변조 주파수가 너무 작으면 변조 고조파가 관심 대역에 매우 가까워지고 시스템 대역 통과 필터가 감쇠하기가 어려워진다.
본 발명의 목적은 적어도 변조 고조파 문제를 감소시키는 송신기용 신호 처리 장치를 제공하는 것이다.
본 발명의 다른 목적은 종래 기술에 따른 신호 처리 장치보다 효율적으로 변조 고조파를 걸러내는 송신기용 신호 처리 장치를 제공하는 것이다.
상술한 목적은 독립항에 의해 충족된다. 본 발명의 추가적 유리한 구현 형태는 종속 청구항에서 찾을 수 있다.
이하에서, IQ 데이터 신호는, 동위상 데이터 신호, 또는 I 데이터 신호와 쿼드러처 데이터 신호, 또는 Q 데이터 신호를 포함하는 데이터 신호로서 이해되어야 한다.
본 발명의 제1 측면에 따르면, 송신기용 신호 처리 장치가 제공된다. 송신기용 신호 처리 장치는 동위상 신호(in-phase signal, I)를 수신하고 상기 동위상 신호를 변조하도록 구성된 동위상 변조기 및 쿼드러처 신호(quadrature signal, Q)를 수신하고 상기 쿼드러처 신호(Q)를 변조하도록 구성된 쿼드러처 변조기를 포함한다. 송신기용 신호 처리 장치는 상기 변조된 동위상 신호(I)를 복조하여 복조된 동위상 신호(I)를 출력하도록 구성된 동위상 복조기 및 상기 변조된 쿼드러처 신호(Q)를 복조하여 복조된 쿼드러처 신호(Q)를 출력하도록 구성된 쿼드러처 복조기를 더 포함한다. 송신기용 신호 처리 장치는 또한 상기 복조된 동위상 신호(I) 내의 고조파(harmonic)에 대한 필터링을 수행하여 동위상 디지털 신호(I)를 출력하도록 구성된 동위상 고조파 필터 및 상기 복조된 쿼드러처 신호(Q)에서 고조파에 대한 필터링을 수행하여 쿼드러처 디지털 신호(Q)를 출력하도록 구성된 쿼드러처 고조파 필터를 포함한다.
본 발명에 따른 신호 처리 장치로 필터링이 보다 효율적이기 때문에, 변조 고조파에 대한 문제점은 본 발명에 따른 구성으로 감소 될 것이다.
제1 측면에 따르면 신호 처리 장치의 가능한 제1 구현 방식에서, 상기 동위상 변조기 및 상기 쿼드러처 변조기는, 펄스 코드 변조(pulse code modulation) 또는 펄스 진폭 변조(pulse width modulation)를 수행하도록 구성된다. 펄스 코드 변조 또는 펄스 폭 변조의 사용은 플랫 노이즈 변조(flat noise modulation)라고 불린다.
상기 동영상 변조기 및 상기 쿼드러처 변조기에서 펄스 코드 변조 또는 펄스 폭 변조의 사용은 시그마-델타 변조를 수행하도록 구성된 변조기와 비교하여 회로 설계가 단순하고 가능한 처리 속도가 빠르다.
또한, 상기 동영상 변조기 및 상기 쿼드러처 변조기에서 펄스 코드 변조 또는 펄스 폭 변조의 사용은 시그마-델타 변조를 수행하도록 구성된 변조기와 비교하여 노이즈 쉐이핑(noise shaping) 성능이 뛰어나다.
이것은, 제1 측면 또는 제1 측면의 제1 구현 방식에 따른 신호 처리 장치의 가능한 제2 구현 방식에서 특히 해당하며, 동 위상 변조기는 캐스케이드(cascade) 연결된 복수의 동위상 변조기 블록을 포함하고, 상기 쿼드러처 변조기는 복수의 캐스케이드 연결된 쿼드러처 변조기 블록을 포함하며, 상기 복수의 동위상 변조기 블록 각각은 동위상 신호 변조 결과를 상기 동위상 복조기에 제공하도록 구성되고, 상기 복수의 쿼드러처 변조기 블록 각각은 쿼드러처 신호 변조 결과를 상기 쿼드러처 복조기에 제공하도록 구성된다.
이러한 개선의 이유는, 비록 시그마-델타 변조가 캐스케이드 연결된 복수의 동위상 변조기 블록 및 복수의 쿼드러처 변조기 블록의 제1 스테이지에서 양호한 잡음 억제를 달성할 수 있지만, 스테이지 간 이득 비, 즉 블록들 간의 이득 비는, 더 큰 고주파 잡음 레벨 때문에 펄스 코드 변조 또는 펄스 폭 변조와 비교하여 더 작다.
캐스케이드/캐스코드 연결 구조의 2개 또는 3개 스테이지로, 펄스 코드 변조 및 펄스 폭 변조 성능이 향상되므로 펄스 폭 변조 및 펄스 코드 변조가 더 우수한 잡음 억제를 제공한다. 또한, 변조 고조파의 감쇠는 본 측면에 따른 캐스케이드 연결된 변조기 블록에서 높다.
캐스케이드 연결된 복수의 변조기 블록의 경우 변조는 한 스테이지에서 완료되지 않았음을 의미한다. 펄스 폭 변조 및 펄스 코드 변조는 기본적으로 양자화 알고리즘이므로 제1 스테이지 변조기의 나머지는 사용되지 않은 잡음으로 처리된다. 캐스케이드 연결된, 펄스 폭 알고리즘 또는 펄스 코드 알고리즘에서, 제1 스테이지 변조 후에, 나머지 양자화 값은 최적화된 비율로 확대되고 변조 알고리즘에 의해 다시 처리될 것이다. 제2 스테이지 변조의 출력은 가중치를 곱하여 제1 스테이지 처리 결과에 다시 추가되어, 총 출력 값의 유효 해상도를 증가시킬 수 있다. 제2 스테이지 출력 잔여 신호는 제2 스테이지와 동일한 프로세스에 의해 추가로 처리될 수 있다.
가능한 제2 구현 방식에 따른 신호 처리 장치의 가능한 제3 구현 방식에서, 상기 동위상 복조기는 복수의 동위상 복조기 블록을 포함하고, 상기 복수의 동위상 복조기 블록 각각은 대응하는 동위상 변조기 블록에 연결되며, 상기 쿼드러처 복조기는 복수의 쿼드러처 복조기 블록을 포함하고, 상기 복수의 쿼드러처 복조기 블록 각각은 대응하는 쿼드러처 변조기 블록에 연결된다. 복수의 동위상 복조기 내의 블록의 동위상 복조기 및 복수의 쿼드러처 복조기 블록 내의 쿼드러처 복조기 블록의 구성은 비교적 복잡하지 않은 신호 처리 장치를 제공한다.
가능한 제2 또는 제3 구현 방식에 따른 신호 처리 장치의 가능한 제4 구현 방식에서, 상기 복수의 동위상 변조기 블록 중 적어도 하나는, 펄스 코드 변조기(pulse code modulator) 또는 펄스 폭 변조기(pulse width modulator)로 구성되고, 및/또는 상기 복수의 쿼드러처 변조기 블록 중 적어도 하나는, 펄스 코드 변조기 또는 펄스 폭 변조기로 구성된다. 펄스 코드 변조기 또는 펄스 폭 변조기를 이러한 방식으로 사용함으로써, 변조기의 성능이 최적화 될 수있다.
가능한 제4 구현 방식에 따른 신호 처리 장치의 가능한 제5 구현 방식에서, 상기 복수의 캐스케이드 연결된 동위상 변조기 블록 중 마지막 블록 및/또는 상기 복수의 캐스케이드 연결된 쿼드러처 변조기 블록 중 마지막 블록은 시그마-델타 변조기(sigma-delta modulator)로 구성된다. 마지막 동위상 변조기 블록 및/또는 마지막 쿼드러처 변조기 블록에 대해 상이한 변조를 가짐으로써, 신호 처리 장치에 대한 소 신호 폐쇄 대역 신호 대 잡음비 성능(small signal close band signal to noise ratio performance)이 일부 동작 모드에서 개선된다. 또한, 마지막 동위상 변조기 블록 및/또는 마지막 쿼드러처 변조기 블록의 입력 신호가 짧은 입력 비트 길이를 갖기 때문에, 그 내부 기능 블록이 단순화될 수 있다. 이렇게 하면 디자인 영역이 절약되고 처리 속도가 빨라진다.
가능한 제2 내지 제5 구현 방식 중 어느 하나에 따른 신호 처리 장치의 가능한 제6 구현 방식에서, 상기 복수의 캐스케이드 연결된 동위상 변조기 블록 중 마지막 블록을 제외한 동위상 변조기 블록은, 상기 동위상 변조기 블록의 입력 신호와 상기 입력 신호의 동위상 신호 변조 결과 사이의 에러 신호를 다음의 동위상 변조기 블록에 제공하도록 구성되고, 및/또는 상기 복수의 캐스케이드 연결된 쿼드러처 변조기 블록 중 마지막 블록을 제외한 쿼드러처 변조기 블록은, 상기 쿼드러처 변조기 블록의 입력 신호와 상기 입력 신호의 쿼드러처 신호 변조 결과 사이의 에러 신호를 다음의 쿼드러처 변조기 블록에 제공하도록 구성된다. 동위상 변조기 블록 및/또는 쿼드러처 변조기 블록의 이러한 배치에 의해, 플랫 노이즈 쉐이핑(flat noise shaping)이 제공 될 수 있다.
가능한 제6 구현 방식에 따른 신호 처리 장치의 가능한 제7 구현 방식에서, 상기 복수의 캐스케이드 연결된 동위상 변조기 블록 중 마지막 블록을 제외한 동위상 변조기 블록은, 상기 쿼드러처 변조기 블록의 에러 신호를 상기 다음의 동위상 변조기 블록에 제공하기 전에, 상기 쿼드러처 변조기 블록의 에러 신호를 스케일(scale)하도록 구성되고, 및/또는 상기 캐스케이드 연결된 쿼드러처 변조기 블록 중 마지막 블록을 제외한 쿼드러처 변조기 블록은, 상기 쿼드러처 변조기 블록의 에러 신호를 다음의 쿼드러처 변조기 블록에 제공하기 전에, 상기 쿼드러처 변조기 블록의 에러 신호를 스케일 하도록 구성된다. 이 기능으로 회로 설계가 단순화된다.
가능한 제2 내지 제7 구현 방식 중 어느 하나에 따른 신호 처리 장치의 가능한 제8 구현 방식에서, 상기 동위상 변조기 블록(118, 118', 118")은, 이하의 수식:
Figure pct00001
으로 계산 가능한 상기 동위상 신호 변조 결과
Figure pct00002
를 출력하도록 구성되고, 상기
Figure pct00003
는 번째 동위상 변조기 블록(118, 118', 118")으로부터의 상기 동위상 신호 변조 결과이고,
Figure pct00005
은 미리 결정된
Figure pct00006
번째 스케일 값(scale value)이며,
Figure pct00007
은 상기
Figure pct00008
번째 동위상 변조기 블록에 입력된 입력 신호이고, Round는 가장 가까운 정수 값으로 라운드(round)되는 것을 의미하고, 및/또는 상기 쿼드러처 변조기 블록(122, 122', 122") 은, 이하의 수식:
Figure pct00009
으로 계산 가능한 상기 쿼드러처 신호 변조 결과
Figure pct00010
를 출력하도록 구성되고, 상기
Figure pct00011
는
Figure pct00012
번째 쿼드러처 변조기 블록(122, 122', 122")으로부터의 상기 쿼드러처 신호 변조 결과이고,
Figure pct00013
은 미리 결정된
Figure pct00014
번째 스케일 값이며,
Figure pct00015
는 상기
Figure pct00016
번째 쿼드러처 변조기 블록에 입력되는 입력 신호이며, Round는 가장 가까운 정수 값으로 라운되는 것을 의미한다.
동위상 변조기 블록 및 쿼드러처 변조기 블록의 하드웨어 구현은 덧셈 및 뺄셈 연산만 수행하면 되고 곱셈 연산은 수행하지 않아도 된다. 이러한 배열에 의해 높은 변조 속도와 작은 회로 설계 영역이 달성될 수 있다. 스테이지 간 승수(k1-k4)는 바람직하게는 2의 멱수이다. 이러한 선택은 곱셈 연산을 비트 시프트 연산으로 단순화한다.
가능한 제2 내지 제8 구현 방식 중 어느 하나에 따른 신호 처리 장치의 가능한 제9 구현 방식에서, 상기 동위상 변조기 블록에 대해 대응하는 디지털 전치 보상기(digital pre-distorter)를 더 포함하고, 상기 디지털 전치 보상기는 상기 동위상 변조기 블록에 대응하는 입력 신호에서 비선형성 에러(non-linearity error)를 보상하도록 구성되고, 및/또는 상기 쿼드러처 변조기 블록에 대해 디지털 전치 보상기를 더 포함하고, 상기 디지털 전치 보상기는 상기 쿼드러처 변조기 블록에 대응하는 입력 신호에서 비선형성 에러를 보상하도록 구성된다.
디지털 전치 보상기의 사용은 신호 처리장치의 조정 가능성(tunability)을 높인다.
제1 측면 또는 가능한 제1 내지 제9 구현 방식 중 어느 하나에 따른 신호 처리 장치의 가능한 제10 구현 방식에서, 상기 동위상 고조파 필터는 복수의 동위상 고조파 필터 블록을 포함하고, 상기 쿼드러처 고조파 필터는 복수의 쿼드러처 고조파 필터 블록을 포함하며, 상기 동위상 고조파 필터 블록은, 대응하는 동위상 복조기 블록을 통해 대응하는 동위상 복조기 블록에 연결되고, 상기 쿼드러처 고조파 필터 블록은 대응하는 쿼드러처 복조기 블록을 통해 대응하는 쿼드러처 변조기 블록에 연결된다.
가능한 제10 구현 방식에 따른 신호 처리 장치의 가능한 제11 구현 방식에서, 상기 동위상 고조파 필터 블록은 상기 복조된 동위상 신호의 처리를 위해, 복조된 동위상 신호를 수신하도록 구성된 동위상 필터 입력 및 2-위상 데이터 시프터(two-phase data shifter)를 포함하고, 상기 2-위상 데이터 시프터는 제1 위상데이터 시프터 및 제2 위상 데이터 시프터를 포함하고, 및/또는 상기 쿼드러처 고조파 필터 블록은 상기 복조된 동위상 신호의 처리를 위해, 복조된 쿼드러처 신호를 수신하도록 구성된 쿼드러처 필터 입력 및 2-위상 데이터 시프터를 포함하고, 상기 2-위상 데이터 시프터는 제1 위상데이터 시프터 및 제2 위상 데이터 시프터를 포함한다.
동위상 고조파 필터 블록 및 쿼드러처 고조파 필터 블록의 이러한 구성에 따라, 복조된 동 위상 신호의 고조파 및 복조된 쿼드러처 신호의 고조파에 대한 효과적인 필터링이 달성된다.
제1 측면의 가능한 제11 구현 방식에 따른 신호 처리 장치의 가능한 제12 구현 방식에서, 상기 복수의 동위상 고조파 필터 블록 및 상기 복수의 상기 쿼드러처 고조파 필터 블록은 적어도 제1 모드에서 동작하도록 구성되고, 상기 제1 모드에서, 동위상 고조파 필터 블록 내에서, 상기 2-위상 데이터 시프터는 캐스케이드로 연결되도록 구성되고, 제1의 2-위상 데이터 시프터는 상기 동위상 필터 입력으로부터 상기 복조된 동위상 신호를 수신하도록 구성되며, 상기 쿼드러처 고조파 필터 블록 내에서, 상기 2-위상 데이터 시프터는 캐스케이드로 연결되도록 구성되고, 상기 제1의 2-위상 데이터 시프터는 상기 쿼드러처 필터 입력으로부터 상기 복조된 쿼드러처 신호를 수신하도록 구성된다.
2-위상 데이터 시프터의 상기 구성에 의해, 고조파 필터 블록은 동위상 신호 및 쿼드러처 위상 신호의 효율적인 필터링을 제공한다.
제1 측면의 가능한 제12 구현 방식에 따른 신호 처리 장치의 가능한 제13 구현 방식에서, 상기 제1 모드에서, 상기 복수의 동위상 고조파 필터 블록 및 상기 복수의 쿼드러처 고조파 필터 블록은, 제1 기준 클록 신호에 따라, 제1 위상데이터 시프터로부터 다음의 제1 위상 데이터 시프터로 상기 복조된 동위상 신호를 시프트하고, 제2 기준 클록 신호에 따라, 제2 위상 데이터 시프터로부터 다음의 제2 위상 데이터 시프터로 데이터를 시프트하도록 구성되고, 상기 제1 기준 클록 신호 및 상기 제2 기준 클록 신호는 모두 동일한 주파수를 가진다.
2-위상 데이터 시프터를 가짐으로써 단일 위상 데이터 시프터만 갖는 것에 비해 잡음이 더 감소 된다.
제1 측면의 가능한 제13 구현 방식에 따른 신호 처리 장치의 가능한 제14 구현 방식에서, 상기 복수의 동위상 고조파 필터 블록 및 상기 복수의 쿼드러처 고조파 필터 블록은 또한 제2 모드에서 동작하도록 구성되고, 상기 제2 양식에서, 동위상 고조파 필터 블록 내에서, 상기 2-위상 데이터 시프터는 병렬 연결되도록 구성되고, 상기 동위상 필터 입력으로부터 상기 복조된 동위상 신호를 수신하도록 구성되고, 상기 복수의 쿼드러처 고조파 필터 블록 내에서, 상기 2-위상 데이터 시프터는 상기 쿼드러처 필터 입력에 병렬로 연결된다.
이 제2 모드는 변조 고조파가 생성되지 않은 경우에 적합하다.
제1 측면 또는 제1 측면의 가능한 제1 내지 13 구현 방식 중 어느 하나에 따른 신호 처리 장치의 가능한 제15 구현 방식에서, 상기 동위상 고조파 필터 및 상기 쿼드러처 고조파 필터에 연결되고, 상기 동위상 디지털 신호 및 상기 쿼드러처 디지털 신호를 업-컨버전 및 믹싱된 디지털 신호로 업-컨버전하고 믹싱하도록 구성된 업-컨버전 및 믹싱 모듈(up-conversion and mixing module); 상기 디지털 업-컨버전 및 믹싱 모듈에 연결되고, 상기 업-컨버전 및 믹싱된 디지털 신호를 직렬 변환 디지털 신호로 직렬 변환하도록 구성된 직렬 변환기(serializer); 및 상기 직렬 변환 디지털 신호를 전력 증폭하고 상기 전력 증폭된 직렬 변환 디지털 신호를 출력하도록 구성된 전력 증폭기를 더 포함한다.
복수의 직렬 변환 디지털 신호 각각에 대해 전력 증폭기를 구비함으로써, 안테나에 공급될 신호의 최종 조합이 전력 증폭기들 이후에 수행된다. 또한, 고조파 필터링의 마지막 단계는 전력 증폭기와 스위칭 커패시턴스로 구성된 전력 조합 네트워크 후에 수행된다. 이 방법으로 신호는 가능한 한 오랫동안 디지털로 유지된다.
제1 측면의 가능한 제15 구현 방식에 따른 신호 처리 장치의 가능한 제16 구현 방식에서, 상기 동위상 변조기 및 상기 쿼드러처 변조기는 변조 주파수에서 동작하도록 구성되고, 상기 직렬 변환 디지털 신호는 캐리어 주파수(carrier frequency)를 가지며, 상기 동위상 고조파 필터 및 상기 쿼드러처 고조파 필터는, 상기 변조 주파수와 상기 캐리어 주파수가 동일한 경우, 상기 제1 모드에서 동작하도록 구성되고, 상기 변조 주파수와 상기 캐리어 주파수가 서로 다른 경우, 상기 제2 모드에서 동작하도록 구성된다.
따라서, 변조 주파수가 캐리어 주파수와 동일하고 변조 고조파가 생성되지 않으면, 고조파 필터링이 발생하지 않는 제2 모드에서 동위상 고조파 필터 및 쿼드러처 고조파 필터가 동작하도록 구성된다. 변조 주파수가 캐리어 주파수와 다른 경우, 동위상 고조파 필터 및 쿼드러처 고조파 필터는 고조파 필터링이 발생하는 제1 1 모드에서 동작하도록 구성된다.
따라서, 제1 모드에서만 동작하도록 신호 처리 장치를 구성하는 것이 가능하다. 변조 주파수와 캐리어 주파수가 항상 다른 것으로 제어되면, 신호 처리 장치가 제2 모드에서 동작 할 필요가 없다. 본 발명의 제2 양태는,
동위상 신호(I)를 수신하고 상기 동위상 신호(I)를 변조하는 단계;
상기 쿼드러처 신호(Q)를 변조하는 쿼드러처 신호(Q)를 수신하고;
상기 변조된 동위상 신호(I)를 복조하고 복조된 동위상 신호(I)를 출력하는 단계;
상기 변조된 쿼드러처 신호(Q)를 복조하여 복조된 쿼드러처 신호(Q)를 출력하는 단계;
상기 복조된 동위상 신호(I)에서 고조파에 대한 필터링을 수행하고 동위상 디지털 신호(I)를 출력하는 단계;
복조된 쿼드러처 신호(Q)에서 고조파에 대한 필터링을 수행하고 쿼드러처 디지털 신호(Q)를 출력하는 단계를 포함한다.
신호 처리 방법은 본 명세서에 설명된 장치들의 특징들 중 임의의 것으로 보충될 수 있다.
도 1은 본 발명의 일 실시예에 따른 송신기용 신호 처리 장치를 개략적으로 도시한다.
도 2는 본 발명의 제2 실시예에 따른 신호 처리 장치를 포함하는 송신기를 보다 상세히 도시한다.
도 3은 도 2의 송신기를 보다 상세히 도시한다.
도 4는 도 1, 도 2, 및 도 3의 신호 처리 장치의 동위상 디지털 고조파 필터 및 쿼드러처 디지털 고조파 필터를 보다 상세히 도시한다.
도 5는 도 3의 송신기에서, 제1 동위상 고조파 필터 블록 및 제1 쿼드러처 고조파 필터 블록을 보다 상세하게 도시한다.
도 6은 도 2에 따른 신호 처리 장치를 포함하는 무선 통신 시스템의 송신기 장치를 개략적으로 도시한다.
이하의 본 발명의 실시예에서, 동일한 도면 부호는 상이한 도면에서 동일한 특징을 위해 사용될 것이다.
도 1은 본 발명의 일 실시예에 따른 송신기(도 1에 도시되지 않음)용 신호 처리 장치(100)를 개략적으로 도시한다. 신호 처리 장치(100)는 동위상 신호(I)를 수신하고 동위상 신호(I)를 변조하도록 구성된 동위상 변조기(102) 및 쿼드러처 신호 Q를 수신하고 쿼드러처 신호 Q를 변조하도록 구성된 쿼드러처 위상 변조기(104)를 포함한다. 신호 처리 장치(100)는, 또한 변조된 동위상 신호(IM)를 복조하고 복조된 동위상 신호(IDM)를 출력하도록 구성된 동위상 복조기(140) 및 변조된 쿼드러처 신호(QM)를 복조하고 복조된 커드러처 신호(QDM)를 출력하도록 구성된 쿼드러처 복조기(142)를 포함한다. 또한, 신호 처리 장치(100)는 복조된 동위상 신호(IDM)에서 고조파에 대한 필터링을 수행하고 동위상 디지털 신호(ID )를 출력하도록 구성된 동위상 고조파 필터(106) 및 복조된 쿼드러처 신호(QDM)에서 고조파를 필터링하고 쿼드러처 디지털 신호(QD)를 출력하도록 구성된 쿼드러처 고조파 필터(108)를 포함한다.
한다. 바람직하게는, 동위상 변조기(102) 및 쿼드러처 변조기(104)는 펄스 코드 변조(pulse code modulation) 또는 펄스 폭 변조(pulse width modulation)를 수행하도록 구성된다.
동작에서, 동위상 신호(I)(예를 들어, IQ 신호로부터 유도됨)는 동위상 변조기(102)에 입력되고 쿼드러처 신호 Q(예를 들어, IQ 신호로부터 유도되고 동위상 신호(I)에 동기됨)가 쿼드러처 변조기(104)에 입력된다.
동위상 신호(I) 및 쿼드러처 신호(Q)는 예를 들어, 적어도 12비트 디지털 신호이다. 동위상 변조기(102)는 동위상 신호(I)를 변조하고 동위상 복조기(140)에 변조된 동위상 신호(IM)를 출력한다. 쿼드러처 변조기(104)는 쿼드러처 신호(Q)를 변조하고 쿼드러처 복조기(142)에 변조된 쿼드러처 신호(QM)를 출력한다. 동위상 복조기(140)는 변조된 동위상 신호를 복조하여 복조된 동위상 신호(IDM)를 동위상 고조파 필터(106)로 출력한다. 동위상 고조파 필터(106)는 복조된 동위상 신호(IDM)에서 고조파에 대해 필터링을 수행하고 동위상 디지털 신호(ID)를 출력한다. 쿼드러처 복조기(142)는 변조된 쿼드러처 신호를 복조하고 복조된 쿼드러처 신호(QDM)를 쿼드러처 고조파 필터(108)에 출력한다. 쿼드러처 고조파 필터(108)는 복조된 쿼드러처 신호(QDM)에서 고조파 필터링을 수행하여 쿼드러처 디지털 신호(QD)를 출력한다.
도 2는 본 발명의 일 실시예에 따른 신호 처리 장치(100)를 포함하는 송신기(200)를 개략적으로 도시한다. 도 1의 신호 처리 장치(100)와 도 2의 신호 처리 장치(100) 사이의 차이점만이 설명될 것이다. 송신기(200)는 입력(152)을 포함하는 디지털 업 샘플링 장치(digital up-sampling device, 150)를 포함한다. 디지털 업 샘플링 장치(150)는 신호 처리 장치(100)의 일부를 형성하지 않는다. 디지털 업 샘플링 장치(150)는 입력(152)에서 디지털 입력 신호(SIN)를 수신하고 디지털 입력 신호를 업 샘플링하여 동위상 신호(I) 및 쿼드러처 신호(Q)로 변환한다. 동위상 신호(I) 및 쿼드러처 신호(Q)는 도 1과 관련하여 설명한, 동위상 변조기(102) 및 쿼드러처 변조기(104)에 입력된다. 동위상 복조기(140), 쿼드러처 복조기(142), 동위상 고조파 필터(106) 및 쿼드러처 고조파 필터(108)는 도 1과 관련하여 설명되었다. 또한, 신호 처리 장치(100)는 동위상 고조파 필터(106) 및 쿼드러처 고조파 필터(108)에 연결된 업-컨버전 및 믹싱 모듈(up-conversion and mixing module, 116)을 포함한다. 업-컨버전 및 믹싱 모듈(116)은 동위상 디지털 신호 및 쿼드러처 디지털 신호를 업-컨버전 및 믹싱된 디지털 신호로 변환한다. 신호 처리 장치(100)는 또한 디지털 업-컨버전 및 믹싱 모듈(116)에 연결된 직렬 변환기(136)를 포함하고, 업-컨버전 및 믹싱된 디지털 신호를 직렬 변환 디지털 신호로 직렬화 하도록 구성된다. 또한, 신호 처리 장치(100)는 복수의 직렬 변환 디지털 신호 각각에 대한 전력 증폭기(110)를 포함한다. 각각의 전력 증폭기(110)는 직렬 변환 디지털 신호를 전력 증폭하고 전력 증폭된 직렬 변환 디지털 신호를 출력하도록 구성된다. 신호 처리 장치(100)는 집적 회로로서 제조될 수 있다. 송신기(200)는 상술한 디지털 업 샘플링 장치(150)를 포함한다. 송신기(200)는 또한 전력 증폭된 직렬 변환 디지털 신호들을 결합한 출력 신호로 결합하여 안테나(114)의 형태로 부하에 출력하는 전력 결합 필터(112)를 포함한다. 전력 결합 필터(112)는 다수의 방식으로 구현될 수 있으며, 그 기능은 전력 증폭기(110)로부터의 전력 증폭된 직렬 변환 디지털 신호를 결합하는 것이다.
디지털 업 샘플링 장치(150)는 제1 클록 신호(CLK1)에 의해 구동된다. 동위상 변조기(102) 및 쿼드러처 변조기(104) 또한 제1 클록 신호(CLK1)에 의해 구동된다. 제1 클록 신호(CLK1)의 주파수를 변조 주파수(fS)라고 부른다. 동위상 복조기(140) 및 쿼드러처 복조기(142)는 제2 클록 신호(CLK2)에 의해 구동된다. 제1 클록 신호(CLK1)는 제2 클록 신호(CLK2)와 동일하다. 즉, 동일한 주파수와 위상을 가진다. 동위상 고조파 필터(106) 및 쿼드러처 고조파 필터(108)는 제1 위상(PH1) 및 제2 위상(PH2)의 제3 클록 신호(CLK3)에 의해 구동된다. 제3 클록 신호(CLK3)의 주파수는 캐리어 주파수(fC)로 불린다. 동작 모드에 따라 캐리어 주파수(fC)는 변조 주파수(fS)와 같거나 다를 수 있다. 직렬 변환기(136)는 캐리어 주파수(fC)의 2배의 주파수를 갖는 제4 클록 신호(CLK4)에 의해 구동된다.
최종 신호 처리 단계는 전력 결합 필터(112)에서 수행된다. 동위상 고조파 필터(106)는 복조된 동위상 신호(I)에서 변조 고조파를 필터링하는데 필요한 신호 처리 단계의 일부를 구현하도록 구성된다. 이에 대응하도록, 쿼드러처 고조파 필터(108)는 복조된 쿼드러처 위상 신호(Q)에서 변조 고조파를 필터링하기 위해 필요한 신호 처리 단계의 일부를 구현하도록 구성된다. 복조된 동위상 신호와의 변조 고조파를 필터링하기 위해 필요한 나머지 단계는 업-컨버전 및 믹싱 모듈(116) 이후 및 직렬 변환기(136) 이후에 전력 결합 필터(112)에서 수행된다. 안테나(114)는 전력 결합 필터(112)에 연결된다.
도 3은 도 2의 송신기를 보다 상세히 도시한다. 도 3에서 알 수 있는 바와 같이, 동위상 변조기(102)는 캐스케이드 연결된 복수의 동위상 변조기 블록(118, 118', 118")을 포함하고 쿼드러처 변조기(104) 캐스케이드 연결된 복수의 쿼드러처 변조기 블록(122, 122', 122")을 포함한다. 또한, 동위상 복조기(140)는 복수의 동위상 복조기 블록(146,146', 146")을 포함하고, 쿼드러처 복조기(142)는 복수의 쿼드러처 복조기 블록(148, 148', 148")을 포함한다. 각각의 동위상 복조기 블록(146, 146', 146")은 대응하는 동위상 변조기 블록(118, 118', 118")에 연결되고, 각각의 쿼드러처 복조기 블록(148, 148', 148")은 대응하는 쿼드러처 변조기 블록(122, 122', 122")에 연결된다. 복수의 동위상 변조기 블록(118, 118', 118") 각각은 동위상 신호 변조 결과를 대응하는 동위상 복조기 블록(146, 146', 146")에 제공하도록 구성되고, 복수의 쿼드러처 변조기 블록(122, 122', 122") 각각은 결과적인 변조 쿼드러처 신호를 대응하는 쿼드러처 복조기 블록(148, 148', 148")에 제공하도록 구성된다.
제1 및 제2 동위상 변조기 블록(118, 118')은 펄스 코드 변조기 또는 펄스 폭 변조기로 구성된다. 이에 대응하여, 복수의 쿼드러처 변조기 블록(122, 122', 122") 중 제1 및 제2 쿼드러처 변조기 블록은 펄스 코드 변조기 또는 펄스 폭 변조기로 구성된다. 캐스케이드 연결된 동위상 변조기 블록 중 동위상 변조기 블록(118") 및 캐스케이드 연결된 복수의 쿼드러처 변조기 블록 중 마지막 블록(122")은 시그마-델타 변조기로 구성된다. 대안으로서, 복수의 캐스케이드 연결된 변조기 블록 중 마지막 두 개(118" 및 122") 모두는 펄스 폭 변조기(PWM) 또는 펄스 코드 변조기(PCM)로 구성될 수 있다. 캐스케이드 연결된 복수의 동위상 변조기 블록 중 마지막 블록을 제외하고 각각의 동위상 변조기 블록(118, 118')은 동위상 변조기 블록의 입력 신호와 입력 신호의 동위상 신호 변조 결과 사이의 에러 신호를 다음의 동위상 변조기 블록(118', 118")에 제공하도록 구성되고, 캐스케이드 연결된 복수의 쿼드러처 변조기 블록 중 마지막 블록을 제외한 쿼드러처 변조기 블록(122, 122') 각각은 쿼드러처 변조기 블록의 입력 신호와 입력 신호의 쿼드러처 신호 변조 결과 사이의 에러 신호를 다음의 쿼드러처 변조기 블록(122', 122")에 제공하도록 구성된다. 또한, 동위상 변조기 블록 중 마지막 모듈을 제외한 각각의 동위상 변조기 블록은 다음의 동위상 변조기 블록에 제공하기 전에 쿼드러처 변조기 블록의 에러 신호를 스케일하고, 캐스케이드 연결된 복수의 쿼드러처 변조기 블록 중 마지막 블록을 제외하고, 쿼드러처 변조기 블록은 쿼드러처 변조기 블록의 에러 신호를 다음의 쿼드러처 변조기 블록에 제공하기 전에, 쿼드러처 변조기 블록의 에러 신호를 스케일 하도록 구성된다. 따라서, 동위상 변조기(102)에서의 변조는 이하의 도 4의 설명과 같다.
또한, 동위상 고조파 필터(106)는 복수의 동위상 고조파 필터 블록(120, 120', 120")을 포함하고, 쿼드러처 고조파 필터(108)는 복수의 쿼드러처 고조파 필터 블록(124,124', 124")을 포함하고, 복수의 동위상 고조파 필터 블록(120, 120', 120") 각각은 대응하는 동위상 복조기 블록(146, 146', 146")을 통해 대응하는 동위상 변조기 블록(118, 118', 118')에 연결되며, 복수의 쿼드러처 고조파 필터 블록(124, 124', 124") 각각은 대응하는 쿼드러처 복조기 블록(148, 148', 148")을 통해 대응하는 쿼드러처 변조기 블록(122, 122', 122")에 연결된다. 복수의 동위상 고조파 필터 블록(120, 120', 120") 및 복수의 쿼드러처 고조파 필터 블록(124, 124', 124")은 이하, 도 5를 참조하여 더 상세히 설명될 것이다.
도 3에 도시된 바와 같이, 업-컨버전 및 믹싱 모듈(116)은 각각의 동위상 고조파 필터 블록(146, 146', 146")에 대해 동위상 업-컨버전 블록(180, 180', 180")을 포함하고, 각 쿼드러처 고조파 필터 블록(148, 148', 148")에 대해 쿼드러처 업-컨버전 블록(182, 182', 182")을 포함한다.
복수의 동위상 업-컨버전 블록(180, 180', 180") 및 복수의 쿼드러처 업-컨버전 블록(182, 182', 182")은 각각 복수의 동위상 고조파 필터 블록(146, 146', 146") 및 복수의 쿼드러처 고조파 필터 블록(148, 148', 148")으로부터 필터링된 신호를 업컨버전하고, 믹서(184)는 복수의 동위상 업-컨버전 블록(180, 180', 180") 및 복수의 쿼드러처 업-컨버전 블록(182, 182', 182")에 접속된다. 믹서(184)는 복수의 동위상 업-컨버전 블록(180, 180', 180") 및 복수의 쿼드러처 업-컨버전 블록(182, 182', 182")으로부터의 상이한 신호의 믹싱을 수행한다. 믹서는 도 2에서 설명된 바와 같이, 직렬 변환기(136), 전력 결합 필터(112), 및 안테나(114)에 연결된다.
도 4는 캐스케이드 연결된 동위상 변조기 블록을 갖는 동위상 변조기를 보다 상세히 도시한다. 동위상 신호(I)는 동위상 변조기(102)에 입력된다. 도 4에서 알 수 있는 바와 같이, 동위상 변조기(102)는 4개의 캐스케이드 연결된 동위상 변조기 블록(118, 118', 118", 118")을 포함한다. 동위상 변조기는 또한 각각의 동위상 변조기 블록에 대해 대응하는 디지털 전치 보상기(172, 172', 172", 172")를 포함하며, 여기서 각 디지털 전치 보상기(172, 172', 172" 172")는 그 대응하는 동위상 변조기 블록(118, 118', 118", 118"')에 대한 입력 신호의 비선형성 에러를 보상하도록 구성된다. 이를 위해서는 입력 신호의 비선형성 오류에 대한 지식이 필요하다.
쿼드러처 변조기 블록은 대응하는 방식으로 구성되며 여기에서 상세히 설명하지는 않는다. 각각의 동위상 변조기 블록(118, 118', 118", 118")은 수식:
Figure pct00017
에 따라 계산 가능한 동위상 신호 변조 결과
Figure pct00018
를 출력하도록 구성된다.
여기서,
Figure pct00019
은
Figure pct00020
번째 동위상 변조기 블록(118, 118', 118")으로부터의 동위상 신호 변조 결과이고,
Figure pct00021
은 미리 결정된
Figure pct00022
번째 스케일 값(scale value)이며,
Figure pct00023
은
Figure pct00024
번째 동위상 변조기 블록에 입력된 입력 신호이고, Round는 가장 가까운 정수 값으로 라운드(round) 됨을 의미한다. 또한, 마지막 동위상 변조기 블록(118'")을 제외한
Figure pct00025
번째 동위상 변조기 블록(118, 118', 118")은 이하의 수식:
Figure pct00026
에 따라 입력 신호
Figure pct00027
를 계산하도록 구성된다.
전술한 바와 같이, 쿼드러처 변조기는 이에 대응하는 방식으로 구성된다.
예로서, 입력 신호(I)가 0.3이고 모든 kn이 8과 같다고 가정한다. 이는 제1 동위상 변조기 블록(118)으로부터의 제1 변조된 동위상 신호(ISM1)가 이하의 수식:
Figure pct00028
과 같다는 것을 의미한다. 즉, ISM1=0.25이다. 또한, 제2 변조기 블록에 대한 제2 입력 신호
Figure pct00029
는(0.3-0.25)·8=0.4이다.
도 5는 제1 동위상 고조파 필터 블록(120)을 더욱 상세히 도시한다. 도3의 동위상 필터 입력(138, 138', 138")을 포함하는 복수의 동위상 고조파 필터 블록(120, 120', 120") 각각은 복조된 동위상 신호를 수신하도록 구성된다. 도 5에는 제1 동위상 고조파 필터 블록(120)만이 도시되어있다.
다른 동위상 고조파 필터 블록은 동일한 레이아웃을 갖는다. 도 5에 도시된 제1 동위상 고조파 필터 블록(120)은 복조된 동위상 신호의 처리를 위해 2-위상 데이터 시프터(126, 126', 126")를 포함한다. 각각의 2 위상 데이터 시프터(126, 126', 126")는 제1 위상 데이터 시프터(128, 128', 128") 및 제2 위상 데이터 시프터(130, 130', 130")를 포함한다. 이에 대응하여, 복수의 쿼드러처 고조파 필터 블록(124, 124', 124") 각각은 복조된 쿼드러처 신호를 수신하도록 구성된 쿼드러처 필터 입력(164, 164', 164")을 포함한다. 도 5에는 제1 쿼드러처 고조파 필터 블록(124)만이 도시되어있다. 제1 쿼드러처 고조파 필터 블록(124)은 복조된 동위상 신호를 처리하기 위한 2-위상 데이터 시프터를 포함한다. 각각의 2-위상 데이터 시프터(166, 166', 166")는 제1 위상 데이터 시프터(168, 168', 168") 및 제2 위상 데이터 시프터(170, 170', 170")를 포함한다. 별도의 멀티플렉서 유닛(MUX)은 동위상 필터 입력(138)과, 2-위상 데이터 시프터(126, 126', 126") 중 제1 의 2-위상 데이터 시프터(126)를 제외한 각각의 2-위상 데이터 시프터(126', 126") 사이에 배치된다. 각각의 멀티플렉서 유닛(MUX)은 또한 2-위상 데이터 시프터(126')와 이전의 2-위상 데이터 시프터(126") 사이, 및 2-위상 데이터 시프터(126)와 이전의 2-위상 데이터 시프터(126') 사이에 배치된다. 별도의 멀티플렉서 유닛 MUX'는, 제1의 2-위상 데이터 시프터(166)를 제외한 각 2 위상 데이터 시프터(166', 166") 및 쿼드 러처 필터 입력(164) 사이에 배치된다. 각각의 멀티플렉서 유닛(MUX') 또한, 2-위상 데이터 시프터(166', 166") 사이 및 이전 2-위상 데이터 시프터(166, 166') 사잉에 배티된다.
복수의 동위상 고조파 필터 블록(120, 120', 120") 및 복수의 쿼드러처 고조파 필터 블록(124, 124', 124")은 적어도 제1 모드에서 동작하도록 구성된다.
제1 모드에서, 제1 동위상 고조파 필터 블록들(120)의 복수의 2 위상 데이터 시프터(126, 126', 126")는 캐스케이드로 연결되도록 구성되고, 제1의 2-위상 데이터 시프터(126)는 동위상 필터 입력으로부터 복조된 동위상 신호를 수신하도록 구성된다. 이러한 제1 모드에서 멀티플렉서 유닛(MUX)은 캐스케이드 연결된 데이터 시프터를 제공하기 위해 데이터 시프터(126, 126', 126")에 연결하도록 구성된다. 따라서, 동위상 필터 입력(138)은 이 제1 모드에서 제1의 2-위상 데이터 시프터(126)에만 접속된다. 다른 동위상 고조파 필터 블록(120', 120"(도 3))은 동일한 방식으로 구성된다. 제1 모드에서, 제1 쿼드러처 고조파 필터 블록(124, 124', 124")의 2-위상 데이터 시프터(166, 166', 166")는 캐스케이드 연결되도록 구성되고, 제1의 2-위상 데이터 시프터(166)는 쿼드러처 필터 입력(164)으로부터 복조된 쿼드러처 신호를 수신하도록 구성된다. 다른 쿼드러처 고조파 필터 블록들(124', 124"(도 3))은 동일한 방식으로 구성된다.
제1 모드에서, 복수의 동위상 고조파 필터 블록들(120, 120', 120") 및 복수의 쿼드러처 고조파 필터 블록(124, 124', 124")은 제1 위상(PH1)의 제1 기준 클록 신호(CLK3)에 따라, 복조된 동위상 신호를 제1 위상 데이터 시프터(126, 126'; 168, 168')로부터 다음의 제1 위상 데이터 시프터(126', 126"; 168', 168")로 시프트하고, 제2 위상(PH2)의 제2 기준 클록 신호(CLK3)에 따라 데이터를 제2 위상 데이터 시프터(130, 130'; 170, 170')로부터 다음의 제2 위상 데이터 시프터(130', 130?; 170', 170")으로 시프트하도록 구성된다. 여기에서, 제1 위상(PH1)의 제1 기준 클록 신호(CLK3) 및 제2 위상(PH2)의 제2 기준 클록 신호(CLK3)는 모두 동일한 주파수를 가진다.
도 5를 참조하여 설명된 실시예에서, 복수의 동위상 고조파 필터 블록(120, 120', 120") 및 복수의 쿼드러처 고조파 필터 블록(124, 124', 124")은 또한 제2 모드에서 동작하도록 구성된다. 이러한 제2 모드는 선택 사항이다. 제2 모드에서, 각각의 동위상 고조파 필터 블록(120, 120', 120")에서, 2-위상 데이터 시프터(126, 126', 126")는 캐스케이드 연결되도록 구성 연결되도록 구성되어 동위상 필터 입력(138)으로부터 복조된 동위상 신호를 수신하도록 구성되고, 쿼드러처 고조파 필터 블록(124, 124', 124")에서 2 위상 데이터 시프터(166, 166', 166")는 쿼드러처 필터 입력(164)과 병렬로 연결된다. 이것은, 복수의 2-위상 데이터 시프터(126, 126', 126") 중 어느 하나와 동위상 필터 입력(138)을 연결하도록 구성된 멀티플렉서 유닛(MUX)에 의해 달성된다.
도 6은 무선 통신 시스템(400)에서 송신기 장치(300)를 개략적으로 도시한다. 송신기 장치(300)는 도 2 또는 도 3에 따른 송신기(100)를 포함한다. 무선 통신 시스템(400)은 쿼드러처 디지털 전력 증폭기 시스템(100)을 또한 포함할 수 있는 기지국(500)을 포함한다. 점선 화살표(A1)는 송신기 장치(300)로부터 기지국(500)으로의 송신을 나타내며, 이는 통상적으로 업 링크 송신으로 지칭된다. 실선 화살표(A2)는 기지국(500)으로부터 송신기 장치(300)로의 송신을 나타내며, 이들은 통상 다운 링크 송신으로 지칭된다.
본 송신기 장치(300)는, 무선 통신 시스템에서 무선으로 통신할 수 있는, LTE(Long Term Evolution), MS(Mobile Station), 무선 단말 또는 이동 단말의 사용자 장비(UE: User Equipment) 중 어느 하나일 수 있고, 때때로 셀룰러 무선 시스템으로 지칭된다. UE는 또한, 무선 기능을 가진 이동 전화, 셀룰러 전화, 컴퓨터 태블릿 또는 랩톱으로 지칭 될 수 있다. 본 명세서의 UE는 예를 들어 무선 액세스 네트워크를 통해 음성 또는 데이터를, 다른 수신기 또는 서버와 같은 다른 엔티티와 통신할 수 있는, 예를 들어 휴대용 장치, 포켓-저장 가능 장치, 핸드헬드 장치, 컴퓨터-구성 장치, 또는 차량-장착 모바일 장치 일 수 있다. UE는 WM(Wireless Medium)에 대한 IEEE 802.11를 준수하는, MAC(Media Access Control) 및 물리 계층(PHY: Physical Layer) 인터페이스를 포함하는 임의의 장치인 스테이션(STA) 일 수 있다.
본 송신기 장치(300)는 또한 기지국(무선) 네트워크 노드 또는 액세스 노드 또는 액세스 포인트 또는 기지국, 예를 들어 RBS(Radio Base Station) 일 수 있으며, 이는 일부 네트워크에서 기술 및 사용되는 기술에 따라 송신기 ,"eNB", "eNodeB", "NodeB" 또는 "B 노드"를 지칭한다.
무선 네트워크 노드는, 예를 들어, macro eNodeB, home eNodeB, 또는 피코 기지국(pico base station)과 같이, 송신 전력 및 이에 따른 셀 크기에 기초하여 상이한 클래스일 수 있다. 무선 네트워크 노드는 무선 매체(WM)에 대한 IEEE 802.11를 준수하는, MAC(media access control) 및 PHY(physical layer) 인터페이스가 포함된 장치인 스테이션(STA)일 수 있다.

Claims (18)

  1. 송신기(200)용 신호 처리 장치(100)에 있어서,
    상기 신호 처리 장치(100)는,
    동위상 신호(in-phase signal, I)를 수신하고 상기 동위상 신호를 변조하도록 구성된 동위상 변조기(102);
    쿼드러처 신호(quadrature signal, Q)를 수신하고 상기 쿼드러처 신호(Q)를 변조하도록 구성된 쿼드러처 변조기(104);
    상기 변조된 동위상 신호(I)를 복조하여 복조된 동위상 신호(I)를 출력하도록 구성된 동위상 복조기(140);
    상기 변조된 쿼드러처 신호(Q)를 복조하여 복조된 쿼드러처 신호(Q)를 출력하도록 구성된 쿼드러처 복조기(142);
    상기 복조된 동위상 신호(I) 내의 고조파(harmonic)에 대한 필터링을 수행하여 동위상 디지털 신호(I)를 출력하도록 구성된 동위상 고조파 필터(106); 및
    상기 복조된 쿼드러처 신호(Q)에서 고조파에 대한 필터링을 수행하여 쿼드러처 디지털 신호(Q)를 출력하도록 구성된 쿼드러처 고조파 필터(108)
    를 포함하는 신호 처리 장치.
  2. 제1항에 있어서,
    상기 동위상 변조기(102) 및 상기 쿼드러처 변조기(104)는, 펄스 코드 변조(pulse code modulation) 또는 펄스 진폭 변조(pulse width modulation)를 수행하도록 구성된, 신호 처리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 동위상 변조기(102)는, 캐스케이드(cascade) 연결된 복수의 동위상 변조기 블록(118, 118', 118")을 포함하고, 상기 쿼드러처 변조기(104)는 복수의 캐스케이드 연결된 쿼드러처 변조기 블록(122, 122', 122")을 포함하며,
    상기 복수의 동위상 변조기 블록(118, 118', 118") 각각은 동위상 신호 변조 결과를 상기 동위상 복조기(140)에 제공하도록 구성되고,
    상기 복수의 쿼드러처 변조기 블록(122, 122', 122") 각각은 쿼드러처 신호 변조 결과를 상기 쿼드러처 복조기(142)에 제공하도록 구성된, 신호 처리 장치.
  4. 제3항에 있어서,
    상기 동위상 복조기(140)는 복수의 동위상 복조기 블록(146, 146', 146")을 포함하고, 상기 복수의 동위상 복조기 블록(146, 146', 146") 각각은 대응하는 동위상 변조기 블록(118, 118', 118")에 연결되며,
    상기 쿼드러처 복조기(142)는 복수의 쿼드러처 복조기 블록(148, 148', 148")을 포함하고, 상기 복수의 쿼드러처 복조기 블록(148, 148', 148") 각각은 대응하는 쿼드러처 변조기 블록(122, 122', 122")에 연결된, 신호 처리 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 복수의 동위상 변조기 블록(118, 118', 118") 중 적어도 하나는, 펄스 코드 변조기(pulse code modulator) 또는 펄스 폭 변조기(pulse width modulator)로 구성되고, 및/또는
    상기 복수의 쿼드러처 변조기 블록(122, 122', 122") 중 적어도 하나는, 펄스 코드 변조기 또는 펄스 폭 변조기로 구성된, 신호 처리 장치.
  6. 제5항에 있어서,
    상기 복수의 캐스케이드 연결된 동위상 변조기 블록(118, 118', 118") 중 마지막 블록 및/또는 상기 복수의 캐스케이드 연결된 쿼드러처 변조기 블록(122, 122', 122") 중 마지막 블록은 시그마-델타 변조기(sigma-delta modulator)로 구성되는, 신호 처리 장치.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 복수의 캐스케이드 연결된 동위상 변조기 블록 중 마지막 블록을 제외한 동위상 변조기 블록은, 상기 동위상 변조기 블록의 입력 신호와 상기 입력 신호의 동위상 신호 변조 결과 사이의 에러 신호를 다음의 동위상 변조기 블록에 제공하도록 구성되고, 및/또는
    상기 복수의 캐스케이드 연결된 쿼드러처 변조기 블록 중 마지막 블록을 제외한 쿼드러처 변조기 블록은, 상기 쿼드러처 변조기 블록의 입력 신호와 상기 입력 신호의 쿼드러처 신호 변조 결과 사이의 에러 신호를 다음의 쿼드러처 변조기 블록에 제공하도록 구성된, 신호 처리 장치.
  8. 제7항에 있어서,
    상기 복수의 캐스케이드 연결된 동위상 변조기 블록 중 마지막 블록을 제외한 동위상 변조기 블록은, 상기 쿼드러처 변조기 블록의 에러 신호를 상기 다음의 동위상 변조기 블록에 제공하기 전에, 상기 쿼드러처 변조기 블록의 에러 신호를 스케일(scale)하도록 구성되고, 및/또는
    상기 캐스케이드 연결된 쿼드러처 변조기 블록 중 마지막 블록을 제외한 쿼드러처 변조기 블록은, 상기 쿼드러처 변조기 블록의 에러 신호를 다음의 쿼드러처 변조기 블록에 제공하기 전에, 상기 쿼드러처 변조기 블록의 에러 신호를 스케일 하도록 구성된, 신호 처리 장치.
  9. 제3항 내지 제8항 중 어느 한 항에 있어서,
    상기 동위상 변조기 블록(118, 118', 118")은, 이하의 수식:
    Figure pct00030
    으로 계산 가능한 상기 동위상 신호 변조 결과
    Figure pct00031
    를 출력하도록 구성되고,
    상기
    Figure pct00032
    는
    Figure pct00033
    번째 동위상 변조기 블록(118, 118', 118")으로부터의 상기 동위상 신호 변조 결과이고,
    Figure pct00034
    은 미리 결정된
    Figure pct00035
    번째 스케일 값(scale value)이며,
    Figure pct00036
    은 상기
    Figure pct00037
    번째 동위상 변조기 블록에 입력된 입력 신호이고, Round는 가장 가까운 정수 값으로 라운드(round)되는 것을 의미하고, 및/또는
    상기 쿼드러처 변조기 블록(122, 122', 122") 은, 이하의 수식:
    Figure pct00038
    으로 계산 가능한 상기 쿼드러처 신호 변조 결과
    Figure pct00039
    를 출력하도록 구성되고,
    상기
    Figure pct00040
    는
    Figure pct00041
    번째 쿼드러처 변조기 블록(122, 122', 122")으로부터의 상기 쿼드러처 신호 변조 결과이고,
    Figure pct00042
    은 미리 결정된
    Figure pct00043
    번째 스케일 값이며,
    Figure pct00044
    는 상기
    Figure pct00045
    번째 쿼드러처 변조기 블록에 입력되는 입력 신호이며, Round는 가장 가까운 정수 값으로 라운되는 것을 의미하는, 신호 처리 장치.
  10. 제3항 내지 제9항 중 어느 한 항에 있어서,
    상기 동위상 변조기 블록에 대해 대응하는 디지털 전치 보상기(digital pre-distorter, 172)를 더 포함하고, 상기 디지털 전치 보상기(172)는 상기 동위상 변조기 블록(118, 118', 118")에 대응하는 입력 신호에서 비선형성 에러(non-linearity error)를 보상하도록 구성되고, 및/또는
    상기 쿼드러처 변조기 블록(122, 122', 122")에 대해 디지털 전치 보상기(172)를 더 포함하고, 상기 디지털 전치 보상기(172)는 상기 쿼드러처 변조기 블록(122, 122', 122") 에 대응하는 입력 신호에서 비선형성 에러를 보상하도록 구성된, 신호 처리 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 동위상 고조파 필터(106)는 복수의 동위상 고조파 필터 블록(120, 120’, 120”)을 포함하고, 상기 쿼드러처 고조파 필터(108)는 복수의 쿼드러처 고조파 필터 블록(124, 124', 124")을 포함하며,
    상기 동위상 고조파 필터 블록(120, 120’, 120”)은, 대응하는 동위상 복조기 블록(146, 146', 146")을 통해 대응하는 동위상 복조기 블록(118, 118', 118")에 연결되고, 상기 쿼드러처 고조파 필터 블록(124, 124', 124")은 대응하는 쿼드러처 복조기 블록(148, 148', 148")을 통해 대응하는 쿼드러처 변조기 블록(122, 122', 122")에 연결된, 신호 처리 장치.
  12. 제11항에 있어서,
    상기 동위상 고조파 필터 블록(120, 120’, 120")은 상기 복조된 동위상 신호의 처리를 위해, 복조된 동위상 신호를 수신하도록 구성된 동위상 필터 입력(138, 138', 138") 및 2-위상 데이터 시프터(two-phase data shifter, 126, 126', 126")를 포함하고, 상기 2-위상 데이터 시프터(126, 126', 126")는 제1 위상데이터 시프터(128, 128', 128") 및 제2 위상 데이터 시프터(130, 130', 130")를 포함하고, 및/또는
    상기 쿼드러처 고조파 필터 블록(124, 124', 124")은 상기 복조된 동위상 신호의 처리를 위해, 복조된 쿼드러처 신호를 수신하도록 구성된 쿼드러처 필터 입력(164, 164', 164") 및 2-위상 데이터 시프터(166, 166', 166")를 포함하고, 상기 2-위상 데이터 시프터(166, 166', 166")는 제1 위상데이터 시프터(168, 168', 168") 및 제2 위상 데이터 시프터(170, 170', 170")를 포함하는, 신호 처리 장치.
  13. 제12항에 있어서,
    상기 복수의 동위상 고조파 필터 블록(120, 120', 120") 및 상기 복수의 상기 쿼드러처 고조파 필터 블록(124, 124', 124")은 적어도 제1 모드에서 동작하도록 구성되고,
    상기 제1 모드에서,
    동위상 고조파 필터 블록(120, 120’, 120") 내에서, 상기 2-위상 데이터 시프터(126, 126', 126")는 캐스케이드로 연결되도록 구성되고, 제1의 2-위상 데이터 시프터(126)는 상기 동위상 필터 입력(138, 138', 138")으로부터 상기 복조된 동위상 신호를 수신하도록 구성되며,
    상기 쿼드러처 고조파 필터 블록(124, 124', 124") 내에서, 상기 2-위상 데이터 시프터(166, 166', 166")는 캐스케이드로 연결되도록 구성되고, 상기 제1의 2-위상 데이터 시프터(166)는 상기 쿼드러처 필터 입력(164, 164, 164")으로부터 상기 복조된 쿼드러처 신호를 수신하도록 구성된, 신호 처리 장치.
  14. 제13항에 있어서,
    상기 제1 모드에서, 상기 복수의 동위상 고조파 필터 블록(120, 120’, 120”) 및 상기 복수의 쿼드러처 고조파 필터 블록(124, 124', 124")은,
    제1 기준 클록 신호(CLK1)에 따라, 제1 위상데이터 시프터(126, 126'; 168, 168')로부터 다음의 제1 위상 데이터 시프터(126', 126"; 168', 168")로 상기 복조된 동위상 신호를 시프트하고,
    제2 기준 클록 신호(CLK2)에 따라, 제2 위상 데이터 시프터(130, 130'; 170, 170')로부터 다음의 제2 위상 데이터 시프터(130', 130"; 170', 170")로 데이터를 시프트하도록 구성되고,
    상기 제1 기준 클록 신호 및 상기 제2 기준 클록 신호는 모두 동일한 주파수를 가지는, 신호 처리 장치.
  15. 제13항 또는 제14항에 있어서,
    상기 복수의 동위상 고조파 필터 블록(120, 120’, 120”) 및 상기 복수의 쿼드러처 고조파 필터 블록(124, 124', 124")은 또한 제2 모드에서 동작하도록 구성되고,
    상기 제2 모드에서,
    동위상 고조파 필터 블록(120, 120’, 120") 내에서, 상기 2-위상 데이터 시프터(126, 126', 126")는 병렬 연결되도록 구성되고, 상기 동위상 필터 입력(138)으로부터 상기 복조된 동위상 신호를 수신하도록 구성되고,
    상기 복수의 쿼드러처 고조파 필터 블록(124, 124', 124") 내에서, 상기 2-위상 데이터 시프터(166, 166', 166")는 상기 쿼드러처 필터 입력(164)에 병렬로 연결된, 신호 처리 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 동위상 고조파 필터(106) 및 상기 쿼드러처 고조파 필터(108)에 연결되고, 상기 동위상 디지털 신호 및 상기 쿼드러처 디지털 신호를 업-컨버전 및 믹싱된 디지털 신호로 업-컨버전하고 믹싱하도록 구성된 업-컨버전 및 믹싱 모듈(up-conversion and mixing module);
    상기 디지털 업-컨버전 및 믹싱 모듈(116)에 연결되고, 상기 업-컨버전 및 믹싱된 디지털 신호를 직렬 변환 디지털 신호로 직렬 변환하도록 구성된 직렬 변환기(serializer); 및
    상기 직렬 변환 디지털 신호를 전력 증폭하고 상기 전력 증폭된 직렬 변환 디지털 신호를 출력하도록 구성된 전력 증폭기(110)
    를 더 포함하는 신호 처리 장치.
  17. 제16항에 있어서,
    상기 동위상 변조기(102) 및 상기 쿼드러처 변조기(104)는 변조 주파수(fs)에서 동작하도록 구성되고,
    상기 직렬 변환 디지털 신호는 캐리어 주파수(carrier frequency, fc)를 가지며,
    상기 동위상 고조파 필터(106) 및 상기 쿼드러처 고조파 필터(108)는, 상기 변조 주파수(fs)와 상기 캐리어 주파수(fc)가 동일한 경우, 상기 제1 모드에서 동작하도록 구성되고, 상기 변조 주파수(fs)와 상기 캐리어 주파수(fc)가 서로 다른 경우, 상기 제2 모드에서 동작하도록 구성된, 신호 처리 장치.
  18. 동위상 신호(I)를 수신하고 상기 동위상 신호(I)를 변조하는 단계;
    쿼드러처 신호(Q)를 수신하고 상기 쿼드러처 신호(Q)를 변조하는 단계;
    상기 변조된 동위상 신호(I)를 복조하고 복조된 동위상 신호(I)를 출력하는 단계;
    상기 변조된 쿼드러처 신호(Q)를 복조하고 복조된 쿼드러처 신호(Q)를 출력하는 단계;
    상기 복조된 동위상 신호(I) 내의 고조파에 대한 필터링을 수행하고 동위상 디지털 신호(I)를 출력하는 단계; 및
    상기 복조된 쿼드러처 신호(Q)에서 고조파에 대한 필터링을 수행하고 쿼드러처 디지털 신호(Q)를 출력하는 단계
    를 포함하는 신호 처리 방법.
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