KR20170128192A - 활성 영역 프로필을 통한 높이 제어를 이용하는 반도체 제조 방법 - Google Patents

활성 영역 프로필을 통한 높이 제어를 이용하는 반도체 제조 방법 Download PDF

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Abstract

본 개시는 일부 실시예에 따라 집적 회로를 제조하는 방법을 제공한다. 방법은, 핀 활성 영역을 정의하도록 반도체 기판 상에 트렌치를 형성하는 단계; 핀 활성 영역의 프로필을 추출하는 단계; 핀 활성 영역의 프로필에 따라 에칭 주입량을 결정하는 단계; 유전체 재료로 트렌치를 채우는 단계; 및 유전체 재료를 리세싱하고 핀 활성 영역의 핀 높이를 정의하도록, 에칭 주입량을 사용하여 유전체 재료에 에칭 프로세스를 수행하는 단계를 포함한다.

Description

활성 영역 프로필을 통한 높이 제어를 이용하는 반도체 제조 방법{METHOD OF SEMICONDUCTOR FABRICATION WITH HEIGHT CONTROL THROUGH ACTIVE REGION PROFILE}
상호 참조
본 출원은 2015년 2월 13일 출원된 미국 가특허 출원 번호 제62/116,257호의 우선권을 주장하며, 이의 전체 개시는 참조에 의해 여기에 포함된다.
집적 회로 산업의 진보된 기술 노드에 있어서, 반도체 디바이스의 임계 치수는 점점 더 작아지고 있다. 다양한 새로운 조성 및 구조물이 채용된다. 예를 들어, 하이 k(high k) 유전체 재료 및 금속이 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor)와 같은 전계 효과 트랜지스터(FET; field-effect transistor)의 게이트 스택을 형성하는 데 사용된다. 3차원(3D) 핀 전계 효과 트랜지스터(FINFET; fin field effect transistor)도 또한 사용된다. 그러나, FINFET에서, 핀 활성 영역은 반도체 기판 위로 돌출된다. 핀 활성 영역의 높이를, 웨이퍼별로, 로트(lot)별로, 제품별로, 균일하게 제어하는 것이 도전 과제이다. 그에 따라, 회로 성능 및 품질이 영향을 받는다. 예를 들어, 금속 게이트 스택을 형성하기 위한 기존의 방법에서, 금속 게이트는 게이트 교체 프로세스로 형성되며, 이는 더미 게이트를 제거하고 게이트 트렌치를 게이트 재료로 채운다. 높은 패킹 밀도 및 작은 특징부(feature) 크기로 인해, 적절한 갭 충전(filling) 및 프로필(profile) 제어를 달성하는 것이 도전 과제인데, 특히 FINFET의 경우 그러하다.
따라서, 상기에 나타낸 쟁점에 대처하도록 FINFET의 집적 회로를 형성할 방법 및 시스템이 필요하다.
본 개시는 일부 실시예에 따라 집적 회로를 제조하는 방법을 제공한다. 방법은, 핀 활성 영역을 정의하도록 반도체 기판 상에 트렌치를 형성하는 단계; 핀 활성 영역의 프로필을 추출하는 단계; 핀 활성 영역의 프로필에 따라 에칭 주입량을 결정하는 단계; 유전체 재료로 트렌치를 채우는 단계; 및 유전체 재료를 리세싱하고 핀 활성 영역의 핀 높이를 정의하도록, 에칭 주입량을 사용하여 유전체 재료에 에칭 프로세스를 수행하는 단계를 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따라 구성된, 반도체 구조물을 형성하는 방법의 흐름도이다.
도 2 내지 도 8 및 도 15는 일부 실시예에 따라 구성된, 다양한 제조 단계들에서의 반도체 구조물의 단면도이다.
도 9 및 도 10은 일부 실시예에 따라 구성된, 반도체 구조물의 단면도이다.
도 11 내지 도 14는 일부 다른 실시예에 따라 구성된, 다양한 제조 단계들에서의 반도체 구조물의 단면도이다.
도 16 내지 도 19는 일부 실시예에 따라 구성된, 다양한 제조 단계들에서의 반도체 구조물의 단면도이다.
도 20은 일부 실시예에 따라 구성된, 도 19의 반도체 구조물의 게이트 스택의 단면도이다.
도 21은 일부 실시예에 따라 구성된, 도 19의 반도체 구조물의 상부 평면도이다.
도 22는 일부 실시예에 따라 구성된, 도 21의 반도체 구조물의 단면도이다.
도 23은 도 1의 방법이 구현되는 시스템의 예시적인 실시예의 개략도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다. 또한, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다.
도 1은 본 개시의 양상에 따라 구성된 핀 활성 영역을 갖는 반도체 구조물을 형성하는 방법(100)의 흐름도이다. 도 2 내지 도 8 및 도 15는 일부 실시예에 따라 다양한 제조 단계들에서의 반도체 구조물(200)의 단면도이다. 도 9 및 도 10은 다양한 예에 따라 구성된 반도체 구조물의 단면도이다. 반도체 구조물(200) 및 이의 형성 방법(100)이 집합적으로 기재된다.
도 1 및 도 2를 참조하면, 방법(100)은 반도체 기판(210)을 제공함으로써 시작된다. 반도체 기판(210)은 실리콘을 포함한다. 대안으로서, 기판(210)은 게르마늄 또는 실리콘 게르마늄을 포함한다. 다른 실시예에서, 기판(210)은 다이아몬드, 실리콘 카바이드, 갈륨 비소, GaAsP, AlInAs, AlGaAs, GaInP, 또는 이의 다른 적절한 조합과 같은 또다른 반도체 재료를 사용할 수 있다.
방법(100)은 반도체 기판(210)에 하나 이상의 트렌치를 형성하는 동작 110으로 진행한다. 일부 실시예에서, 트렌치의 형성은, 도 3에 예시된 바와 같이, 핀 활성 영역을 위한 영역을 정의하는 에칭 마스크(220)를 형성하는 것을 포함하고, 도 4에 예시된 바와 같이, 에칭 마스크(220)의 개구를 통해 반도체 기판(210)에 에칭 프로세스를 수행함으로써, 에칭 마스크(220)로부터의 패턴을 반도체 기판(210)으로 전사하는 것을 포함한다. 일부 실시예에서, 에칭 마스크(220)는 에칭 프로세스를 효과적으로 견디는 하드 마스크이다. 하드 마스크는 하나 이상의 유전체 재료 층을 포함한다. 일부 예에서, 하드 마스크는 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드 또는 실리콘 산질화물을 포함한다. 하나의 예에서, 하드 마스크는 실리콘 산화물 층 및 실리콘 산화물 층 상에 형성된 실리콘 질화물 층을 포함한다. 하드 마스크의 형성은, 성막(deposition) 및 패터닝을 포함한다. 예를 들어, 하드 마스크의 성막은, 열 산화 프로세스에 의해 실리콘 산화물 층을 형성하고, 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스에 의해 실리콘 질화물 층을 형성하는 것을 포함한다. 하드 마스크의 패터닝은, 하드 마스크 상에 패터닝된 포토레지스트 층을 형성하고, 패터닝된 포토레지스트 층의 개구를 통해 하드 마스크를 에칭하고, 포토 레지스트 층을 스트리핑(stripping)하는 것을 포함한다. 패터닝된 포토레지스트는, 일부 실시예에 따라, 포토레지스트 코팅, 소프트 베이킹, 마스크 정렬, 패턴 노광, 노광후(post-exposure) 베이킹, 포토레지스트 현상, 및 하드 베이킹을 포함하는 절차에 의해 형성된다. 패터닝된 포토레지스트 층은 또한, 마스크리스(maskless) 포토리소그래피, 전자빔 기록, 이온빔 기록, 및 분자 임프린트와 같은 다른 적합한 방법에 의해 형성되거나 대체될 수 있다. 다른 실시예에서, 에칭 마스크(200)는, 반도체 기판(210)에 적용되는 에칭 프로세스를 효과적으로 견딜 수 있는, 패터닝된 포토레지스트 층과 같은, 소프트 마스크이다.
동작 110은, 도 4에 예시된 바와 같이, 하나 이상의 트렌치(225) 및 핀 활성 영역(230)을 형성하도록, 에칭 마스크(220)의 개구를 통해 반도체 기판(210)에 적용되는 에칭 프로세스를 포함한다. 핀 활성 영역(230)은 밖으로 돌출되며, 3D 활성 특징부를 제공한다. 반도체 기판(210)에 적용된 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 습식 에칭 프로세스는 KOH 용액을 포함하는 에천트로 실리콘 기판에 적용된다. 일부 실시예에서, 건식 에칭 프로세스는 CF4, SF6, NF3, 또는 Cl2와 같은, 불소 함유 가스, 염소 함유 가스, 또는 이들의 조합을 포함하는 에천트로 실리콘 기판에 적용된다. 일부 실시예에서, 에칭 마스크(220)는, 예를 들어 에칭 프로세스에 의해, 트렌치(225)의 형성 후에 이 제조 단계에서 제거된다.
도 5는 일부 실시예에 따라 구성되는, 부분적인, 반도체 기판(200)의 단면도이다. 도 1 및 도 5를 참조하면, 방법(100)은, 핀 활성 영역(230)의 프로필을 추출하거나 또는 구체적으로 핀 활성 영역(230)의 프로필 파라미터를 추출하는 동작 120을 포함한다. 일부 실시예에서, 핀 활성 영역(230)의 프로필 파라미터는 핀 활성 영역(230)의 측벽 각도(SWA; sidewall angle)를 포함한다. 일부 실시예에서, 핀 활성 영역(230)의 프로필 파라미터는 SWA 및 인접한 핀 활성 영역들(230) 사이에 이어지는 수평 트렌치 치수와 같은 기타 파라미터를 포함한다. 일부 실시예에서, 핀 활성 영역은 보다 복잡한 프로필을 가질 수 있고, 더 많은 프로필 파라미터를 필요로 할 수 있다.
동작 120은 적합한 계측 기술 및 계측 툴을 사용하여 핀 활성 영역(230)의 프로필을 추출하기 위한 측정 프로세스를 포함한다. 일부 실시예에서, 핀 활성 영역(230)의 프로필은 OCD(optical critical dimension) 계측 툴에 의해 측정된다. OCD 기술은 반도체 웨이퍼 상의 회로 특징부의 (폭, 높이 또는 측벽 각도와 같은) 치수를 정밀하게 결정하는 데 사용되는 임계 치수 측정 기술이다. OCD 기술은, 라인 폭, 높이 및 측벽 각도에 대한 매우 정확한 측정 결과를 제공하도록, 비접촉 광학 기술을 강력한 데이터 분석 소프트웨어와 결합한다. 이 기술은 단독형 및 통합형 플랫폼 둘 다에 이용가능하다. 이 실시예에 더하여, 핀 활성 영역(230)의 프로필을 측정하는 데 산란측정 기반(scatterometry-based) OCD가 사용되며, 이는 집적 회로 구조물에 거의 비파괴(non-demolition) 측정을 제공한다는 이점을 갖는다. 또한, OCD는 핀 활성 영역(230)의 에지 거칠기에 영향받지 않는다. 일부 다른 실시예에서, SEM(scanning electron microscope)과 같은 다른 계측 툴이 핀 활성 영역(230)의 프로필을 추출하도록 추가적으로 또는 대안으로서 사용될 수 있다.
측벽 각도로 인해, 핀 활성 영역(230)의 수평 치수는 상이한 높이에서 측정될 때 상이하다. 도 5에 예시된 바와 같이, 핀 활성 영역(230)의 상부 표면으로부터 높이 H1에서 측정된, 핀 활성 영역(230)의 폭은 W1이다. 핀 활성 영역(230)의 상부 표면으로부터의 높이 H2에서 측정된, 핀 활성 영역(230)의 폭은 W2이다. H2가 H1보다 더 클 때, 보통 W2가 W1보다 더 크다. 파라미터 SWA는 SWA=(H2-H1)/(W2-W1)와 같은 공식에 의해 이들 치수와 관련된다. 핀 활성 영역(230)의 프로필이 더 복잡할 때(만곡 측벽과 같이), 동작 120은 필요한 경우 추가적인 데이터 또는 완전한 프로필을 추출하는 것을 포함할 수 있다. 일부 예에서, 동작 120은 (SWA와 같은) 적절한 파라미터가 획득되도록 측정 및 데이터 분석을 포함한다. 핀 활성 영역(230)의 프로필은 추후의 제조 단계에서 에칭 프로세스를 결정하는 데 사용되고, 핀 활성 영역의 프로필의 적절한 파라미터는 에칭 프로세스와 관련된 것이다.
일부 실시예에서, 복수의 핀 활성 영역들이 각자의 프로필에 대하여 측정된다. 이 경우에, 프로필은 복수의 핀 활성 영역들에 걸쳐 평균을 낸다. 예를 들어, 반도체 기판(210)의 다양한 위치에서의(웨이퍼 에지 및 웨이퍼 중심과 같이) 다양한 핀 활성 영역들은 각자의 SWA들에 대하여 OCD에 의해 측정된다. 그 다음, 반도체 기판(210)의 평균 SWA를 결정하도록 평균 프로세스가 SWA들에 적용된다. 일부 다른 실시예에서, 평균 SWA는 생산 로트(production lot)에서와 같은 배치(batch)의 복수의 웨이퍼들에 대한 평균 SWA일 수 있다.
도 1을 참조하면, 방법(100)은 또한, 나중의 단계에서 구현되며 나중에 기재될 후속 에칭 프로세스에 대하여 에칭 주입량(etch dosage)을 결정하는 동작 130을 포함한다. 에칭 주입량은 에칭 프로세스와 관련된 파라미터이다. 예를 들어, 에칭 주입량은 에칭 강도 및 에칭 지속기간의 곱으로서 정의될 수 있다. 일부 실시예에서, 에천트 및 (기판 온도와 같은) 에칭 조건이 주어질 때, 에칭 주입량은 에칭 지속기간에 의해 결정된다. 이 경우에, 에칭 주입량이 두 배일 때, 에칭 지속기간은 두 배가 된다.
동작 130에서, 에칭 주입량은 핀 활성 영역(230)의 추출된 프로필에 따라 결정된다. 특정 예에서, 에칭 주입량은 핀 활성 영역(230)의 SWA에 따라 결정된다. SWA가 변할 때에, 에칭 주입량도 또한, 핀 활성 영역(230)의 원하는 높이가 변하지 않게 유지되도록, 그에 따라 조정된다. 또한, 에칭 주입량은 핀 활성 영역(230)의 추출된 프로필 및 핀 활성 영역(230)의 원하는 높이에 따라 결정된다. 동작 130은, 핀 활성 영역(230)의 높이가 웨이퍼별로 그리고 로트별로 실질적으로 동일하게 유지되도록, 핀 프로필(예를 들어, SWA)의 함수로서 에칭 주입량을 튜닝/조정하기 위한 메커니즘을 제공한다. 일부 실시예에서, 동작 130은, 에칭 주입량을 핀 활성 영역의 프로필의 하나 이상의 파라미터와 연관시키는 공식을 사용함으로써 에칭 주입량을 결정하는 것을 포함한다. 일부 실시예에서, 동작 130은, 에칭 주입량을 핀 활성 영역의 프로필의 하나 이상의 파라미터와 연관시키는 룩업 테이블(lookup table)을 사용함으로써 에칭 주입량을 결정하는 것을 포함한다. 룩업 테이블은 이력(historic) 제조 데이터에 따라 생성되고 업데이트될 수 있다. 일부 다른 실시예에서, 동작 130은, 룩업 테이블이나 공식을 통해, 핀 활성 영역의 프로필의 변동(variation)에 따라 에칭 주입량을 조정하는 것을 포함한다. 동작 130은 에칭 프로세스가 소개된 후에 나중에 더 상세하게 기재될 것이다.
도 1로 다시 돌아가서, 방법(100)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우 k(low k) 유전체 재료, 다른 적합한 유전체 재료 또는 이들의 조합과 같은 하나 이상의 유전체 재료(240)로 트렌치(225)를 채우는 동작 140으로 진행한다. 채워진 트렌치는 다층 구조물을 가질 수 있다. 하나의 예에서, 트렌치를 채우는 재료는, 라이너 층 및 라이너 층 상에 형성되는 또다른 유전체 재료를 포함한다.
일부 실시예에서, 동작 140에서 유전체 재료(240)의 채움은, 성막(150)(도 6에 예시된 바와 같이) 및 연마(160)(도 7에 예시된 바와 같이)를 포함한다. 일부 예에서, 트렌치(225)에 유전체 재료(240)의 성막(150)은, 보다 나은 갭 충전 결과를 위해 성막과 에칭 효과 둘 다를 갖는 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD)와 같은 CVD에 의해 열 산화물 라이너 층 그리고 그 후에 실리콘 산화물과 같은 또다른 유전체 재료를 형성하는 것을 포함한다. 성막(150) 후에, 유전체 재료(240)가 트렌치(225)에 채워지고, 이는 핀 활성 영역(230) 상에 과도하게 형성될 수도 있다. 대안으로서, 동작 150은, 트렌치(225)에 유전체 재료(240)를 형성하기 위한 다른 기술을 대안으로 포함할 수 있다. 예를 들어, 실리콘 산화물은, 화학 용액을 스핀온 코팅하고 용액을 경화시켜 스핀온 글래스 또는 폴리머 유전체 재료를 형성함으로써 트렌치(225)에 형성될 수 있다.
일부 예에서, 연마(160)는, 과도한 유전체 재료(240)를 제거하고 반도체 기판(210)의 상부 표면을 전반적으로 평탄화하도록 반도체 기판(210)에 적용된 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스를 포함하며, 그 결과 핀 활성 영역들(230) 사이에 형성된 격리 특징부(isolation feature)가 된다. 일부 예에서, 동작 160은 대안으로서, 실질적으로 동일한 속도로 유전체 재료(240) 및 핀 활성 영역(230) 둘 다를 제거하는 에칭백(etch-back) 프로세스를 포함할 수 있다.
도 1 및 도 8을 참조하면, 방법(100)은, STI(shallow trench isolation) 특징부(245)를 형성하고 특정 높이 H를 갖는 핀 활성 영역(230)을 정의하기 위해, 유전체 재료(240)를 선택적으로 에칭하고 유전체 재료(240)를 리세싱(recess)하도록 반도체 구조물(200)에 에칭 프로세스를 수행하는 동작 170으로 진행한다. 에칭 프로세스는, 동작 130에서 결정된 에칭 주입량을 갖도록 설계된다. 구체적으로, 에칭 주입량은, 웨이퍼별로 그리고 로트별로 핀 활성 영역(230)의 균일한 높이를 달성하기 위해, 핀 활성 영역(230)의 프로필에 따라 결정되거나 조정된다. 구체적으로, 에칭 주입량은 핀 활성 영역(240)의 프로필로부터 추출된 하나 이상의 프로필 파라미터에 따라 결정되거나 조정된다. 일부 예에서, 프로필 파라미터는 측벽 각도를 포함한다. 다른 예에서, 프로필 파라미터는 트렌치(225)의 치수 및 측벽 각도를 포함한다. 다양한 실시예에서, 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 유전체 재료(240)를 선택적으로 에칭하도록 설계된 조합을 포함한다. 예를 들어, 유전체 재료(240)가 실리콘 산화물을 포함할 때, 에칭 프로세스는 DHF(diluted hydrofluoric acid)를 갖는 에천트를 이용한 습식 에칭을 포함할 수 있다.
핀 활성 영역(230)의 높이 H는 대응하는 제품의 사양에서 정의된다. 높이 H의 변동이 사양에 의해 정의되는 허용오차 범위를 넘을 때, 반도체 구조물(200)의 대응하는 회로의 성능은 상당히 저하된다. 더 작은 특징부 크기를 갖는 진보된 기술 노드에 있어서, 핀 활성 영역의 높이 H의 제어는 더욱 더 도전 과제이다. 균일한 핀 높이는 디바이스 성능 및 신뢰성에 직접적으로 영향을 미치며, 특히 FINFET을 갖는 3D 구조물 및 훨씬 더 작은 특징부 크기를 갖는 진보된 기술의 경우 그러하다. 개시된 방법은, 활성 영역(230)의 프로필에 따라 에칭 주입량을 동적으로 튜닝/조정하기 위한 접근법을 제공하며, 이는 핀 활성 영역의 높이의 변동을 효과적으로 감소시킨다. 에칭 주입량은 에칭 프로세스의 레시피에서 정의된다. 일부 실시예에서, 에칭 주입량은, 에칭 프로세스의 (에천트의 온도 및 에칭 화학물질과 같은) 다른 파라미터가 주어질 때, 에칭 지속기간에 의해 정의된다. 그의 메커니즘은 아래에서 더 설명된다.
우리 실험을 통해, 에칭 두께는 에칭 볼륨(제거될 유전체 재료의 볼륨)에 의해 영향을 받는다는 것이 밝혀졌고, 이는 에칭 볼륨 효과로 지칭된다. 예를 들어, 소정의 영역에서 유전체 재료(240)의 제거된 볼륨은 에천트의 화학물질 공급에 비례하며, 따라서 에칭 주입량에 비례한다.
도 9 및 도 10은 실질적으로 유사하지만 상이한 프로필을 갖는, 구체적으로 상이한 SWA를 갖는 핀 활성 영역을 갖지만 2개의 반도체 구조물을 예시한다. 도 9의 핀 활성 영역은 제1 SWA를 갖고, 도 10의 핀 활성 영역은 제1 SWA와 상이한 제2 SWA를 갖는다. 동일한 에칭 주입량으로 동일한 에칭 프로세스를 적용함으로써, 도 9 및 도 10에 예시된 바와 같이, 유전체 재료의 제거된 부분의 두께는, 각각 T1 및 T2와 같이, 상이하다. 제1 SWA가 더 클수록, 제1의 에칭된 유전체 두께 T1은 더 작다. 에칭 프로세스는 (도 9에 예시된 바와 같이 2개의 인접한 핀 활성 영역들 사이에 이어지는 치수 CD1 또는 도 10의 CD2와 같은) 수평 트렌치 치수에 의해 영향을 받는데, 이는 에칭 프로세스 동안 화학물질 공급을 결정하기 때문이다. 에칭 프로세스는 또한, SWA와 관련되는데, 이는 특정 리세싱 깊이에 도달하기 위해 유전체 재료의 얼마나 많은 양이 제거되어야 할지 결정하기 때문이다. 동일한 에칭 주입량을 이용한 동일한 에칭 프로세스에 의해, 유전체 재료(240)의 제1 볼륨 V1이 도 9의 반도체 구조물에서 제거되고, 유전체 재료(240)의 제2 볼륨 V2이 도 10의 반도체 구조물에서 제거된다. CD1 및 CD2가 동일할 때, 화학물질 공급은 동일하다. 이 경우, V1은 V2와 실질적으로 동일하다. 그에 따라, 제2 두께 T2는 제1 두께 T1과 상이한데, 제2 SWA가 제1 SWA와 상이하기 때문이다. 이 특정 예에서, 제2 두께 T2는 제1 두께 T1보다 더 큰데, 제2 SWA가 제1 측벽 각도보다 더 작기 때문이다.
에칭 볼륨 효과를 고려하여, 동작 120은 핀 활성 영역(230)의 프로필을 추출하고, 동작 130은, 핀 높이가 웨이퍼별로 그리고 로트별로 실질적으로 동일하도록, 핀 활성 영역(230)의 프로필에 따라 그리고 또한 원하는 핀 높이 H에 따라 에칭 주입량을 결정한다. (동작 110과 같은) 이전 프로세스들이 변동을 도입할 수 있으며, 핀 활성 영역(230)의 프로필을 다르게 하지만, 동작 120, 130 및 150을 구현함으로써 핀 높이의 변동이 없어지거나 최소화된다.
다양한 실시예에서, 동작 130은 상이하게 구현될 수 있다. 예를 들어, 에칭 주입량을 SWA와 쌍을 이룬 이력 데이터에 기초하여 룩업 테이블이 구축된다. 동작 120에 의해 SWA가 추출될 때, 에칭 주입량은 보관된 룩업 테이블을 사용하여 SWA에 따라 결정된다. 또다른 예에서, 기준선 에칭 주입량이 기준선 SWA에 따라 결정된다. 추출된 SWA가 변경될 때, 공식(프로필의 복잡도 및 에칭 프로세스의 특성에 따라 선형 공식 또는 비선형 공식)에 따라 에칭 주입량의 상대 변경이 결정된다.
또다른 예에서, 에칭 주입량의 변동은 작은 범위에서 SWA의 변동에 비례한다. 따라서, 주입량 변동 대 SWA 변동의 비율(ratio)은 소정의 에칭 장치 및 소정의 에칭 프로세스에 대하여 일정하다. 에칭 장치 및 에칭 프로세스와 연관된 이력 제조 데이터가 이 비율을 결정하는 데 사용된다. 따라서, 동작 130은 결정된 비율을 사용하여 SWA 변경에 따라 주입량 변경을 결정하는 것을 포함한다. 비율은 새로운 제조 데이터에 따라 조정될 수 있으며, 따라서 에칭 프로세스의 시프팅(shifting) 및 기타 관련 시프팅을 따라잡을 수 있다.
본 방법(100)은 다른 대안을 포함할 수 있다. 예를 들어, 에칭 마스크(220)는, CMP 프로세스 전에 에칭 프로세스에 의해 제거될 수 있거나, CMP 프로세스에 의해 제거될 수 있거나, 또는 연마 마스크로서 CMP 프로세스 동안 남아있을 수 있다. 마지막 경우에, 에칭 마스크(220)는 CMP 프로세스 후에 에칭 프로세스에 의해 제거될 수 있다. 도 3 내지 도 7에 예시된 일부 실시예에서, 에칭 마스크(220)는 동작 140 전에 제거된다.
도 11 내지 도 15에 예시된 바와 같은 다른 실시예에서, 에칭 마스크(220)는 CMP 프로세스 후에 남는다. 구체적으로, 동작 110 후에, 도 11에 예시된 바와 같이, 트렌치(225)가 형성되고, 에칭 마스크(220)는 핀 활성 영역(230)의 상부 상에 남아있다. 동작 150에서, 도 12에 예시된 바와 같이, 유전체 재료(240)가 트렌치(25)에 성막되고, 에칭 마스크(220) 상에도 성막될 수 있다. 동작 160에서, 에칭 마스크(220) 위의 과도한 부분을 제거하도록 CMP 프로세스가 유전체 재료(240)에 적용된다. 도 13에 예시된 바와 같이, CMP 프로세스는 연마 정지 층으로서 에칭 마스크(220)를 사용하여 에칭 마스크(220) 상에서 정지할 수 있다. 이 접근법에 의해, 유전체 재료(240)의 두께가 보다 잘 제어된다. 동작 170에서, 에칭 프로세스는 유전체 재료(240)를 리세싱함으로써, 도 14에 예시된 바와 같이, STI 특징부(245)를 형성한다. 에칭 프로세스 동안, 에칭 마스크(220)는 핀 활성 영역(230) 상에 남아있으며, 에칭 프로세스에 의한 손상으로부터 핀 활성 영역(230)을 보호할 보호 층으로서 더 기능한다. 그 후에, 에칭 마스크(220)는, 예를 들어 에칭 마스크(220)를 선택적으로 제거하는 에천트를 이용한 습식 에칭과 같은 적합한 기술에 의해 제거되며, 그 결과 도 8에 예시된 반도체 구조물(200)이 된다. 동작 170에서의 에칭 프로세스는 동작 130에 의해 결정된 에칭 주입량을 사용한다. 그러나, 본 실시예에서, 그에 따라 결정된 에칭 주입량은 도 7 및 도 8에서의 에칭 프로세스의 에칭 주입량과 상이한데, 동작 160의 CMP 후와 에칭 프로세스 전의 유전체 재료(240)의 두께가 에칭 마스크(220)로 인해 상이하기 때문이다.
도 1을 참조하면, 방법(100)은 상기 동작 전에, 동작 동안 그리고/또는 동작 후에 다른 동작을 더 포함할 수 있다. 일부 실시예에서, 방법(100)은 핀 활성 영역(230) 상에 FET와 같은 다양한 디바이스를 형성하기 위한 동작 180을 포함한다. 그에 따라, 이들 FET은 핀 전계 효과 트랜지스터(FINFET)로 지칭된다.
일부 실시예에서, FINFET의 형성은, 도 15에 예시된 바와 같이, FINFET의 게이트 스택(260)을 형성하는 것을 포함한다. 게이트 스택(260)은 게이트 유전체 층 및 게이트 유전체 층 상에 형성된 게이트 전도 층을 포함한다. 게이트 스택은 게이트 교체 프로세스에 의해 형성될 수 있다. 게이트 교체 프로세스에서, 더미 게이트가 형성되고, 그 후에 소스 및 드레인 특징부가 형성되며, 그 다음 더미 게이트는 하이 k 유전체 재료 및 금속을 갖는 금속 게이트로 교체된다.
일부 실시예에서, 게이트 유전체 층은 핀 활성 영역(230) 상에 형성된 하이 k 유전체 재료 층을 포함한다. 게이트 유전체 층은 핀 활성 영역(230)과 하이 k 유전체 재료 층 사이에 개재된 계면 층(IL; interfacial layer)을 더 포함할 수 있다.
이 실시예에 더하여, 계면 층은, 원자층 증착(ALD; atomic layer deposition), 열 산화 또는 UV-오존 산화와 같은 적절한 기술에 의해 형성된 실리콘 산화물을 포함한다. 하이 k 유전체 층은 열 실리콘 산화물의 유전 상수, 약 3.9보다 높은 유전 상수를 갖는 유전체 재료를 포함한다. 하이 k 유전체 층은 ALD와 같은 적합한 프로세스에 의해 형성된다. 하이 k 유전체 재료 층을 형성하기 위한 다른 방법은, MOCVD(metal organic chemical vapor deposition), PVD(physical vapor deposition), UV-오존 산화 또는 MBE(molecular beam epitaxy)를 포함한다. 하나의 실시예에서, 하이 k 유전체 재료는 HfO2를 포함한다. 대안으로서, 하이 k 유전체 재료 층은 금속 질화물, 금속 실리케이트 또는 다른 금속 산화물을 포함한다.
게이트 전도 층은, 도핑된 폴리실리콘, 실리사이드, 금속 또는 금속 합금과 같은 하나 이상의 전도성 재료를 포함한다. 일부 예에서, 게이트 전도 층은, 알루미늄, 구리, 텅스텐, 또는 기타 적합한 전도성 재료를 포함한다. 다양한 예에서, 게이트 전도성 층은, 캡핑 층, 각 타입(n-타입 또는 p-타입) FET에 대하여 튜닝된 적절한 일함수를 갖는 일함수 층 및 (알루미늄과 같은) 충전 금속과 같은, 전도 층보다 더 많은 층을 포함할 수 있다.
게이트 스택은 게이트 교체 프로세스에 의해 형성될 수 있다. 게이트 교체 프로세스에서, 더미 게이트가 형성되고, 그 후에 소스 및 드레인 특징부가 형성되며, 그 다음 더미 게이트는 하이 k 유전체 재료 및 금속을 갖는 금속 게이트로 교체된다. 소스 및 드레인 특징부의 형성은, 저농도 도핑 드레인(LDD; light doped drain) 특징부 및 그 다음에 고농도 도핑(heavily doped) 소스 및 드레인(S/D)을 형성하는 것을 포함할 수 있다. 소스 및 드레인 특징부의 형성은 하나 이상의 이온 주입 프로세스를 수반할 수 있다. 일부 실시예에서, 소스 및 드레인 리세스를 형성하도록 소스 및 드레인 영역을 에칭하고, 채널 영역에서의 캐리어 모빌리티를 향상시키도록 변형(straining) 효과를 위해 반도체 기판의 재료와 상이한 하나 이상의 반도체 재료를 에피텍셜 성장시키는 것에 의해 리세스를 채움으로써, 변형된 소스 및 드레인 특징부가 형성된다. 소스 및 드레인 특징부는 에피텍시 성장 동안 인시추(in situ) 도핑될 수 있다.
일부 실시예에 따라 하나 이상의 FINFET 디바이스를 갖는 반도체 구조물(200) 및 동작 180이 아래에 더 기재된다. 다음 도면들에서 반도체 구조물(200)은 단순화를 위해 도 15의 일부(부분 200A)만 포함할 수 있다. 다음 도면들에서 반도체 구조물(200)이 하나의 핀 활성 영역(230) 및 하나의 게이트 스택을 예시하고 있을 수 있지만, 반도체 구조물(200)은 다양한 구성으로 복수의 핀 활성 영역(230) 및 복수의 게이트 스택을 포함할 수 있다는 것을 이해하여야 하고, 예를 들어 복수의 게이트 스택이 병렬로 구성되며 게이트 스택 각각이 복수의 핀 활성 영역(230) 위에 배치된다.
동작 170 후에, 핀 활성 영역(230)은 실리콘과 같이 반도체 기판(210)의 재료와 동일한 반도체 재료를 포함할 수 있다. 대안으로서, 핀 활성 영역(230)은 반도체 기판(210)의 재료와 상이한 반도체 재료를 포함한다. 핀 활성 영역(230)은, 변형된 디바이스, 고주파수 디바이스 또는 발광 다이오드와 같은, 개별 응용에 따라 구성된 상이한 반도체 재료의 둘 이상의 반도체 층들을 포함할 수 있다. 예를 들어, 핀 활성 영역(230)은 제1 실리콘 층, 제1 실리콘 층 상의 실리콘 게르마늄 층, 및 실리콘 게르마늄 층 상의 제2 실리콘 층을 포함한다. 다른 예에서, 핀 활성 영역(230)은 제1 실리콘 게르마늄 층, 제1 실리콘 게르마늄 층 상의 실리콘 층 및 실리콘 층 상의 제2 실리콘 게르마늄 층을 포함한다. 일부 실시예에서, 핀 활성 영역(230)의 다양한 반도체 층들은 동작 110 전에 수행된 선택적 에피텍시 성장(SEG; selective epitaxy growth)에 의해 형성된다. 다른 실시예에서, 핀 활성 영역(230)의 다양한 반도체 층들은 동작 160 후에 수행된 SEG에 의해 형성된다. 구체적으로, 동작 160 후에, 핀 활성 영역(230)이 리세싱되고, 그 다음 SEG에 의해 반도체 층들이 리세스에 형성된다. 상부 표면을 평탄화하도록 CMP 프로세스가 수행될 수 있다.
도 6을 참조하면, 도핑된 웰(270)이 핀 활성 영역(230)에 형성될 수 있다. 일부 실시예에서, 핀 활성 영역(230)은 p-타입 FET(pFET) 또는 n-타입 FET(nFET)와 같은 FET을 형성하도록 설계된다. 일부 예에서, pFET이 활성 영역(214) 상에 형성될 것이고, 도핑된 웰(270)은 인(P)과 같은 n-타입 도펀트를 포함한다. 일부 다른 예에서, nFET이 활성 영역(230) 상에 형성될 것이고, 도핑된 웰(270)은 활성 영역에 분포되는, 붕소(B)와 같은 p-타입 도펀트를 포함한다. 도펀트는 하나 이상의 이온 주입과 같은 적합한 도핑 프로세스에 의해 도핑된 웰(270)을 형성하도록 기판(210)에 도입될 수 있다.
계속해서 도 16을 참조하면, 하나 이상의 더미 게이트 스택(272)이 반도체 기판(210) 상에 형성된다. 더미 게이트 스택(220)은 (실리콘 산화물과 같은) 게이트 유전체 층(274) 및 (폴리실리콘과 같은) 게이트 전도 층(276)을 포함한다. 게이트 스택(270)의 형성은 성막 및 패터닝을 포함한다. 패터닝은 리소그래피 프로세스 및 에칭을 더 포함한다. 게이트 스택(270)을 패터닝하도록 하드 마스크 층이 더 사용될 수 있다.
도 17을 참조하면, 소스 및 드레인(S/D; source and drain) 특징부(280)가 핀 활성 영역(230)에 형성된다. 일부 실시예에서, 게이트 스페이서(278) 및 저농도 도핑 드레인(LDD) 특징부(282)가 핀 활성 영역(230)에 더 형성된다.
게이트 스페이서(278)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 유전체 재료를 포함한다. 게이트 스페이서(278)는 성막 및 에칭을 포함하는 절차에 의해 게이트 스택(272)의 측벽 상에 형성된다. S/D 특징부(280) 및 LDD 특징부는 각자의 이온 주입에 의해 형성된다. 도핑된 종을 활성화하도록 하나 이상의 열 어닐링 프로세스이 이어진다. S/D 특징부(280) 및 LDD 특징부(282)는 동일 타입의 전도성이지만 상이한 도핑 농도를 포함한다. 하나의 절차에서, LDD 특징부(282)는 제1 타입의 전도성 및 더 낮은 도핑 농도로 제1 활성 영역(280) 상에 형성되고; 게이트 스페이서(278)는 게이트 스택(272)의 측벽 상에 형성되며; 그 다음 S/D 특징부(280)가 제1 타입의 전도성 및 더 높은 도핑 농도로 핀 활성 영역(280) 상에 형성된다.
일부 실시예에서, 디바이스 성능을 강화하도록, 예를 들어 모빌리티를 강화하기 위한 변형 효과를 위해, S/D 특징부(280)는 에피텍시 성장에 의해 형성된다. 이 실시예에 더하여, 소스 및 드레인(280)의 형성은, 리세스를 형성하도록 기판(210)을 선택적으로 에칭하고; S/D(280)를 형성하도록 리세스에 반도체 재료를 에피텍시 성장하는 것을 포함한다. 리세스는 기판(210)의 재료를 선택적으로 에칭하도록 습식 및/또는 건식 에칭 프로세스를 사용하여 형성될 수 있다. 이 실시예에 더하여, 게이트 스택(272), 게이트 스페이서(278), 및 STI(245)는 통합하여 에칭 하드 마스크로서 기능하며, 그리하여 소스 및 드레인 영역에 리세스를 형성한다. 일부 예에서, CF4(carbon tetrafluoride), THMA(tetramethylammonium hydroxide), 기타 적합한 에천트, 또는 이들의 조합과 같은 에천트가 리세스를 형성하는 데 사용된다.
그 후에, 리세스는 S/D 특징부(280)를 결정질 구조로 에피텍셜 성장시킴으로써 반도체 재료로 채워진다. 에피텍시 성장은 적절한 도펀트로 S/D를 형성하도록 인시추 도핑을 포함할 수 있다. 일부 실시예에서, 에피텍시 성장은 에피텍시 성장 동안 에칭을 수반하는 선택적 성막 프로세스이며, 그리하여 반도체 재료는 실질적으로 리세스 내의 반도체 표면 상에 성장된다. 구체적으로, 선택적 성막 프로세스는 에칭 효과를 위해 염소를 수반하고 성막을 선택적이게 한다. 선택적 성막 프로세스는, 리세스에 형성된 S/D(280)가 결정질 구조의 반도체 재료를 포함하도록 에피텍셜 성장하게끔 설계되고 튜닝된다. 반도체 재료는 기판(210)의 재료와 상이하다. 예를 들어, 반도체 재료는 실리콘 카바이드 또는 실리콘 카바이드를 포함하는 반면 기판(210)은 실리콘 기판이다. 일부 실시예에서, 반도체 재료는 대응하는 캐리어 모빌리티가 증가되도록 채널 영역에서의 적절한 변형 효과를 위해 선택된다. 하나의 예에서, 핀 활성 영역(230)은 pFET을 위한 것이고, 반도체 재료는 S/D(280)에 대하여 붕소로 도핑된 실리콘 게르마늄이며 기판(210)은 실리콘 기판이다. 다른 예에서, 핀 활성 영역(23)은 nFET을 위한 것이고, 반도체 재료는 S/D(280)에 대하여 인으로 도핑된 실리콘 카바이드이며 기판(210)은 실리콘 기판이다.
또 다른 실시예에서, 컨택 저항을 감소시키도록 실리사이드 특징부가 소스 및 드레인 영역 상에 더 형성될 수 있다. 실리사이드 특징부는, 실리콘 기판 상의 (니켈 성막과 같은) 금속 성막, 실리사이드를 형성하기 위해 금속을 실리콘과 반응시키는 열 어닐, 및 반응되지 않은 금속을 제거하는 에칭을 포함하는 자가 정렬 실리사이드(self-aligned silicide)(살리사이드(salicide))로 지칭되는 기술에 의해 형성될 수 있다.
계속해서 도 17을 참조하면, 기판 및 게이트 스택(272) 상에 층간 유전체(ILD; interlayer dielectric)(284)가 형성된다. ILD(284)는 CVD와 같은 적절한 기술에 의해 성막된다. ILD(284)는 실리콘 산화물, 로우 k 유전체 재료 또는 조합과 같은 유전체 재료를 포함한다. 그 다음, ILD(284)의 표면을 평탄화하도록 화학 기계적 연마(CMP) 프로세스가 그 후에 적용될 수 있다. 하나의 예에서, 게이트 스택은 후속 프로세싱 단계를 위해 CMP 프로세스에 의해 노출된다. 게이트 스택(272)을 패터닝할 하드 마스크가 이전 동작에서 제거되지 않은 다른 예에서, CMP는 하드 마스크도 제거한다. 대안으로서, CMP는 하드 마스크 상에서 정지하고, 그 후에 에칭 프로세스에 의해 하드 마스크가 제거된다.
도 18을 참조하면, 더미 게이트 스택(272)이 부분적으로 또는 완전히 제거되며, 게이트 트렌치(286)가 된다. 더미 게이트의 제거는 하나 이상의 습식 에칭, 건식 에칭 또는 조합과 같은 적합한 에칭 프로세스에 의해 게이트 전도 층(276) 또는 대안으로서 게이트 스택(272)을 선택적으로 제거하도록 하나 이상의 에칭 단계를 포함한다.
도 19를 참조하면, 다양한 게이트 재료 층이 게이트 트렌치(286)에 채워지며, 게이트 트렌치(286)에 금속 게이트(290)를 형성한다. 하이 k 라스트 프로세스에서와 같은 일부 실시예에서, 게이트 재료 층은 게이트 유전체 층(294) 및 게이트 전도 층(또는 게이트 전극)(296)을 포함한다. 게이트 유전체 층(294)은 하이 k 유전체 재료를 포함한다. 게이트 전도 층(296)은 금속을 포함한다. 일부 실시예에서, 게이트 전도 층(296)은 캡핑 층, 일함수 금속 층, 블록킹 층 및 (알루미늄 또는 텅스텐과 같은) 충전 금속 층과 같은 복수의 층을 포함한다. 게이트 재료 층은, 기판(210)과 하이 k 유전체 재료 사이에 개재된, 실리콘 산화물과 같은, 계면 층(292)을 더 포함할 수 있다. 계면 층(292)은 게이트 유전체 층의 일부이다. 다양한 게이트 재료 층은 CVD, PVD, 도금, ALD 또는 기타 적합한 기술과 같은 성막에 의해 게이트 트렌치(286)에 채워진다.
하이 k 유전체 층(294)은 HfO2 또는 대안으로서 금속 질화물, 금속 실리케이트 또는 기타 금속 산화물을 포함한다. 하이 k 유전체 층(294)은 ALD와 같은 적합한 프로세스에 의해 형성된다. 하이 k 유전체 재료 층을 형성하기 위한 다른 방법은, MOCVD, PVD, UV-오존 산화 또는 MBE를 포함한다.
단면도로 도 20에 예시된 하나의 실시예에서, 게이트 전극(256)은 캡핑 층(296A), 블록킹 층(296B), 일함수 금속 층(296C), 또다른 블록킹 층(296D) 및 충전 금속 층(296E)을 포함한다. 이 실시예에 더하여, 캡핑 층(296A)은 ALD와 같은 적절한 성막 기술에 의해 형성된 티타늄 질화물, 탄탈 질화물 또는 기타 적합한 재료를 포함한다. 블록킹 층(296B)은 ALD와 같은 적절한 성막 기술에 의해 형성된 티타늄 질화물, 탄탈 질화물, 또는 기타 적합한 재료를 포함한다.
일함수 금속 층(296C)은 대응하는 FET가 그의 디바이스 성능에 대하여 강화되도록 적절한 일함수를 갖는 금속 또는 금속 합금의 전도 층을 포함한다. 일함수(WF; work function) 금속 층(296C)은 pFET 및 nFET에 대하여 상이하며, 각각 n-타입 WF 금속 및 p-타입 WF 금속으로 지칭된다. WF 금속의 선택은 활성 영역(230) 상에 형성될 FET에 따라 좌우된다. 예를 들어, 반도체 구조물(200)은 nFET를 위한 제1 활성 영역(230) 및 pFET를 위한 또다른 활성 영역을 포함하며, 그에 따라 n-타입 WF 금속 및 p-타입 WF 금속이 각각 대응하는 게이트 스택에 형성된다. 구체적으로, n-타입 WF 금속은 연관된 nFET의 문턱 전압이 감소되도록 제1 일함수를 갖는 금속이다. n-타입 WF 금속은 실리콘 전도대 에너지(Ec)에 가깝거나 더 낮은 일함수이며, 보다 쉬운 전자 탈출을 제시한다. 예를 들어, n-타입 WF 금속은 약 4.2 eV 이하의 일함수를 갖는다. p-타입 WF 금속은 연관된 pFET의 문턱 전압이 감소되도록 제2 일함수를 갖는 금속이다. p-타입 WF 금속은 실리콘 가전자대 에너지(Ev)에 가깝거나 더 높은 일함수이며, 핵에의 강한 전자 결합 에너지를 제시한다. 예를 들어, p-타입 일함수 금속은 약 5.2 eV 이상의 WF를 갖는다.
일부 실시예에서, n 타입 WF 금속은 탄탈(Ta)을 포함한다. 다른 실시예에서, n 타입 WF 금속은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 또는 이들의 조합을 포함한다. 다른 실시예에서, n-금속은 Ta, TiAl, TiAlN, 텅스텐 질화물(WN), 또는 이들의 조합을 포함한다. n-타입 WF 금속은 최적화된 디바이스 성능 및 프로세싱 호환성을 위해 스택으로서 다양한 금속 기반의 막을 포함할 수 있다. 일부 실시예에서, p-타입 WF 금속은 티타늄 질화물(TiN) 또는 탄탈 질화물(TaN)을 포함한다. 다른 실시예에서, p-금속은 TiN, TaN, 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 또는 이들의 조합을 포함한다. p-타입 WF 금속은 최적화된 디바이스 성능 및 프로세싱 호환성을 위해 스택으로서 다양한 금속기반의 막을 포함할 수 있다. 일함수 금속은 PVD와 같은 적합한 기술에 의해 성막된다.
블록킹 층(296D)은 ALD와 같은 적절한 성막 기술에 의해 형성된 티타늄 질화물, 탄탈 질화물, 또는 기타 적합한 재료를 포함한다. 다양한 실시예에서, 충전 금속 층(296E)은 알루미늄, 텅스텐 또는 기타 적합한 금속을 포함한다. 충전 금속 층(296E)은 PVD 또는 도금과 같은 적합한 기술에 의해 성막된다.
도 19의 반도체 구조물(200)은 도 21 및 도 22에도 더 예시된다. 도 21은 반도체 구조물(200)의 상부 평면도이다. 도 19 및 도 22는 각각 도 21의 점선 AA' 및 BB'를 따라 반도체 구조물(200)의 단면도이다. 도 21은 2개의 핀 활성 영역(230)을 예시하지만, 도 22는 단순화를 위해 하나의 핀 활성 영역(230)만 예시한다. 반도체 구조물(200)은 둘 이상의 핀 활성 영역(230) 및 둘 이상의 게이트 스택(290)을 포함할 수 있다는 것을 이해할 것이다. 다양한 대응하는 nFET, pFET 및 다른 회로 디바이스가 기판(210) 상에 형성된다. 구체적으로, 게이트(290)는 핀 활성 영역(230) 및 격리 특징부(245) 상에 배치된다. 핀 활성 영역(230) 상의 게이트(290)의 제1 부분 및 격리 특징부(245) 상의 게이트(290)의 제2 부분은 상이한 높이에 각자의 하부 표면을 갖는다(다르게 말하자면 공면이 아님).
다시 도 1을 참조하면, 방법(100)은 다른 제조 동작을 포함할 수 있다. 일부 실시예에서, 상호접속 구조물이 기판 상에 형성되고, 기능 회로를 형성하도록 다양한 트랜지스터 및 다른 디바이스들을 연결하도록 설계된다. 상호접속 구조물은, 수평 접속을 위한 금속 라인 및 수직 접속을 위한 컨택/비아와 같은 다양한 전도성 특징부를 포함한다. 다양한 상호접속 특징부는 구리, 텅스텐 및 실리사이드를 포함하는 다양한 전도성 재료를 구현할 수 있다. 하나의 예에서, 구리 기반의 다층 상호접속 구조물을 형성하도록 다마신 프로세스가 사용된다. 다른 실시예에서, 컨택 홀에 텅스텐 플러그를 형성하도록 텅스텐이 사용된다.
도 23은 일부 실시예에 따라 구성된, 방법(100)을 구현하기 위한 제조 시스템(300)의 예시적인 실시예의 개략도를 예시한다. 장치(300)는 계측 툴(320) 및 에칭 장치(330)와 연결된 제조 모듈(310)을 포함한다. 계측 툴(320)은 하나의 예에서 OCD 툴일 수 있다. 에칭 장치(330)는 동작 170의 에칭 프로세스를 수행할 툴이다. 제조 모듈(310)은 에칭 장치(330)에 내장되거나 반도체 제조 시스템 내에 분산될 수 있다. 제조 모듈(310)은 소프트웨어, 하드웨어 및 데이터베이스(340)를 포함한다. 데이터베이스(340)는 에칭 레시피, (핀 높이와 같은) 디바이스 사양, 이력 제조 데이터 및/또는 SWA 및 에칭 주입량을 매칭한 룩업 테이블을 유지하고 보유하도록 설계된다. 제조 모듈(310)은, (SWA와 같은) 핀 활성 영역(230)의 프로필을 추출하도록 설계된 핀 프로필 추출 모듈(FPE 모듈)(350)을 더 포함한다. FPE 모듈(350)은 계측 툴(320)과 연결되고, 계측 툴에 의한 측정에 기초하여 핀 프로필을 추출한다(동작 120). 제조 모듈(310)은 추출된 핀 프로필에 기초하여 에칭 프로세스의 에칭 주입량을 결정하도록 설계된 에칭 주입량(ED; etch dosage) 모듈(360)을 더 포함한다. 따라서, 동작 130은 ED 모듈(360)에 의해 구현된다. ED 모듈(360)은 핀 프로필을 위해 FPE 모듈(350)과 연결되고, (원하는 핀 높이와 같은) 다양한 데이터를 위해 데이터베이스(340)와 연결된다. ED 모듈(360)은 에칭 장치에 결정된 에칭 주입량을 제공하도록 에칭 장치(330)와 더 연결되며, 그리하여 동작 170에서의 에칭 프로세스는 결정된 에칭 주입량을 이용해 에칭 장치(330)에 의해 구현됨으로써, 웨이퍼별로 그리고 로트별로 최소화된 변동을 갖는 핀 높이를 갖는 핀 활성 영역(230)을 형성한다. 시스템(300)은 서로 연결되거나 통합된 다른 모듈, 제조 장치 및 계측 툴을 더 포함할 수 있다. 다양한 예에서, 시스템(300)의 다양한 엔티티들은 인터넷, 인트라넷, 또는 기타 케이블/무선 통신 수단을 통해 함께 연결된다.
본 개시는 반도체 구조물이 금속-산화물-실리콘(MOS; metal-oxide-silicon) 트랜지스터와 같은 전계 효과 트랜지스터를 포함하는 응용에 한정되지 않고, 금속 게이트 스택을 갖는 다른 집적 회로로 확장될 수 있다. 예를 들어, 반도체 구조물(200)은 DRAM(dynamic random access memory) 셀, SET(single electron transistor) 및/또는 기타 마이크로전자 디바이스(여기에서 마이크로전자 디바이스로 총칭됨)를 포함할 수 있다. 다른 실시예에서, 반도체 구조물(200)은 FinFET 트랜지스터를 포함한다. 물론, 본 개시의 양상은 다른 유형의 트랜지스터에도 적용 가능하고 그리고/또는 용이하게 적응될 수 있으며, 센서 셀, 메모리 셀, 로직 셀 등을 포함한 많은 다양한 응용에 채용될 수 있다.
본 개시는 반도체 구조물 및 이의 형성 방법을 제공한다. 방법은, 핀 활성 영역의 프로필을 추출하고, 핀 활성 영역 프로필에 따라 에칭 주입량을 결정하거나 조정하고; 에칭 주입량을 사용하여 유전체 재료를 리세싱하도록 에칭 프로세스를 수행함으로써, 핀 활성 영역 및 STI 특징부를 형성하는 것을 포함한다. 에칭 주입량을 결정하기 위한 동작은 룩업 테이블 또는 공식을 사용할 수 있다. 대안으로서, 이전 웨이퍼로부터의 프로필의 변동이 후속 웨이퍼의 에칭 주입량을 조정하는 데 사용되도록, 피드포워드(feed-forward) 루프가 구현된다. 본 개시의 일부 실시예는 기존의 기술 이상의 이점을 제공하지만, 다른 실시예가 다른 이점을 제공할 수 있고 여기에 모든 이점이 반드시 설명된 것은 아니며 어떠한 특정 이점이 모든 실시예에 요구되는 것은 아님을 이해할 것이다. 개시된 방법을 사용함으로써, 대응하는 반도체 구조물에서의 핀 활성 영역의 높이의 변동은 감소되고 디바이스 성능이 향상된다. 개시된 방법을 사용함으로써, 핀 높이 로딩(fin height loading)이 6 nm보다 적게 제어될 수 있다. 핀 높이 로딩은 핀 높이 로딩으로 인한 핀 높이 변동으로서 정의된다. 예를 들어, 하나의 구조물은 병렬로 조밀하게 구성된 1000개의 핀 특징부를 갖는 조밀한 핀 패턴을 갖고, 다른 구조물은 다른 핀 특징부로부터 격리된 4개의 핀 특징부를 갖는 격리된 핀 패턴을 갖는다. 제1 구조물에서의 조밀한 핀 패턴과 제2 구조물에서의 격리된 핀 패턴 간의 높이 차이가 핀 높이 로딩이다. 우리 실험에서는, 핀 높이 로딩이 기존의 방법을 사용하는 경우 6 nm보다 크고, 개시된 방법을 사용하는 경우 6 nm보다 적다는 것을 일관되게 보여준다. 구체적으로, 개시된 방법을 사용함으로써, 핀 높이 로딩은 일부 예에서 1 nm와 3 nm 사이의 범위로 제어된다. 대체로, 개시된 방법을 이용해, 핀 로딩 효과는 핀 높이 변동에 관련하여 실질적으로 감소되며, 이는 FinFET 구조물(또는 다른 3D 구조물)에 상당한 개선을 제공하고, 특히 훨씬 더 작은 특징부 크기를 갖는 진보된 기술 노드의 경우 그러하다. 최적화되고 동적으로 조정된 에칭 주입량을 이용한 에칭 프로세스는 마찬가지의 프로필 민감형 회로 특징부를 갖는 다른 구조물에 적용될 수 있다.
따라서, 본 개시는 또한 일부 실시예에 따라 집적 회로를 제조하는 방법을 제공한다. 방법은, 핀 활성 영역을 정의하도록 반도체 기판 상에 트렌치를 형성하는 단계; 핀 활성 영역의 프로필을 추출하는 단계; 핀 활성 영역의 프로필에 따라 에칭 주입량을 결정하는 단계; 유전체 재료로 트렌치를 채우는 단계; 및 유전체 재료를 리세싱하고 핀 활성 영역의 핀 높이를 정의하도록, 에칭 주입량을 사용하여 유전체 재료에 에칭 프로세스를 수행하는 단계를 포함한다.
본 개시는 일부 실시예에 따라 집적 회로를 제조하는 방법을 제공한다. 방법은, 기판 상에 제1 리지 특징부(ridge feature)를 정의하도록 기판 상에 제1 트렌치를 형성하는 단계; 제1 리지 특징부의 측벽 각도(SWA; sidewall angle)를 측정하는 단계; SWA 및 원하는 높이에 따라 에칭 주입량을 결정하는 단계; 재료로 제1 트렌치를 채우는 단계; 및 재료를 리세싱하고 원하는 높이를 갖는 제1 리지 특징부를 정의하도록, 에칭 주입량으로 재료에 에칭 프로세스를 수행하는 단계를 포함한다.
본 개시는 일부 실시예에 따라 반도체 제조를 위함 시스템을 제공한다. 시스템은, 반도체 기판 상에 형성된 핀 활성 영역의 프로필을 측정하도록 동작가능한 계측 툴; 반도체 기판에 에칭 프로세스를 수행하도록 동작가능한 에칭 장치; 및 계측 툴 및 에칭 장치와 연결된 제조 모듈을 포함하고, 제조 모듈은 핀 활성 영역의 프로필에 기초하여 에칭 주입량을 결정하도록 설계된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다. 또한, 첨부된 도면은 본 발명의 단지 통상의 실시예를 예시한 것이며 따라서 범위를 한정하는 것으로 간주되어서는 안 되고, 본 발명에 대해 다른 실시예에도 동등하게 적용될 수 있다는 것을 강조한다.
본 발명의 몇몇 예시적인 실시예만 상기에 상세하게 기재되었지만, 당해 기술 분야에서의 숙련자라면, 본 발명의 신규의 교시 및 이점으로부터 실질적으로 벗어나지 않고서 예시적인 실시예에서 많은 수정이 가능함을 용이하게 알 수 있을 것이다. 상기 열거된 단계들의 다양한 다른 조합이 다양한 순서대로 또는 동시에 사용될 수 있고, 결정적이거나 요구되는 어떠한 특정 단계도 없다는 것을 이해할 것이다. 또한, 일부 실시예에 관련하여 상기에 예시되고 설명된 특징들은 다른 실시예에 관련하여 상기에 예시되고 설명된 특징과 결합될 수 있다. 따라서, 모든 이러한 수정은 본 발명의 범위 내에 포함되도록 의도된다.

Claims (10)

  1. 방법에 있어서,
    핀 활성 영역을 정의하도록 반도체 기판 상에 트렌치를 형성하는 단계;
    상기 핀 활성 영역의 프로필(profile)을 추출하는 단계;
    상기 핀 활성 영역의 프로필에 따라 에칭 주입량(etch dosage)을 결정하는 단계;
    유전체 재료로 상기 트렌치를 채우는 단계; 및
    상기 유전체 재료를 리세싱(recessing)하고 상기 핀 활성 영역의 핀 높이를 정의하도록, 상기 에칭 주입량을 사용하여 상기 유전체 재료에 에칭 프로세스를 수행하는 단계를 포함하고,
    상기 핀 활성 영역의 프로필을 추출하는 단계는, 상기 트렌치의 측벽 각도 및 인접 핀 활성 영역들 사이의 수평 트렌치 치수를 측정하는 단계를 포함하는 것인 방법.
  2. 청구항 1에 있어서, 상기 에칭 주입량을 사용하여 상기 유전체 재료에 에칭 프로세스를 수행하는 단계는, 1 nm 와 3 nm 사이 범위인 핀 높이 로딩(fin height loading)을 갖는 핀 높이를 갖는 상기 핀 활성 영역을 형성하는 단계를 포함하는 것인 방법.
  3. 청구항 1에 있어서, 상기 트렌치를 형성하는 단계는, 리소그래피 프로세스를 사용하여 상기 반도체 기판 상에 에칭 마스크를 형성하는 단계, 및 상기 에칭 마스크의 개구를 통해 상기 반도체 기판을 에칭하는 단계를 포함하는 것인 방법.
  4. 청구항 1에 있어서, 상기 측벽 각도를 측정하는 단계는 산란측정 기반(scatterometry-based) 광학 임계 치수(Optical Critical Dimension, OCD) 계측에 의해 상기 측벽 각도를 측정하는 단계를 포함하는 것인 방법.
  5. 청구항 1에 있어서, 상기 에칭 주입량을 결정하는 단계는, 상기 핀 활성 영역의 프로필 및 원하는 핀 높이에 따라 상기 에칭 주입량을 결정하는 단계를 포함하는 것인 방법.
  6. 청구항 1에 있어서, 상기 유전체 재료로 상기 트렌치를 채우는 단계는, 상기 트렌치에 상기 유전체 재료를 성막(deposit)하는 단계 및 상기 유전체 재료에 화학 기계적 연마 프로세스를 수행하는 단계를 포함하는 것인 방법.
  7. 청구항 1에 있어서, 상기 에칭 주입량은 소정의 에천트를 이용한 에칭 지속기간을 포함하는 것인 방법.
  8. 청구항 1에 있어서,
    제2 핀 활성 영역을 정의하도록 제2 반도체 기판 상에 제2 트렌치를 형성하는 단계;
    상기 제2 핀 활성 영역의 제2 프로필을 추출하는 단계;
    상기 제2 프로필이 상기 프로필과 상이한 경우 상기 에칭 주입량을 조정하는 단계;
    상기 유전체 재료로 상기 제2 트렌치를 채우는 단계; 및
    상기 유전체 재료를 리세싱하고 상기 높이의 제2 핀 활성 영역을 정의하도록, 상기 조정된 에칭 주입량을 사용하여 상기 유전체 재료에 제2 에칭 프로세스를 수행하는 단계를 더 포함하는 방법.
  9. 방법에 있어서,
    기판 상에 제1 리지 특징부(ridge feature)를 정의하도록 상기 기판 상에 제1 트렌치를 형성하는 단계;
    상기 제1 리지 특징부의 측벽 각도(SWA; sidewall angle) 및 인접 리지 특징부들 사이의 수평 트렌치 치수를 측정하는 단계;
    상기 SWA, 상기 수평 트렌치 치수 및 원하는 핀 높이에 따라 에칭 주입량을 결정하는 단계;
    재료로 상기 제1 트렌치를 채우는 단계; 및
    상기 재료를 리세싱하고 상기 원하는 핀 높이를 갖는 상기 제1 리지 특징부를 정의하도록, 상기 에칭 주입량으로 상기 재료에 에칭 프로세스를 수행하는 단계를 포함하는 방법.
  10. 반도체 제조를 위한 시스템에 있어서,
    반도체 기판 상에 형성된 핀 활성 영역의 프로필을 측정하도록 동작가능한 계측 툴;
    상기 반도체 기판에 에칭 프로세스를 수행하도록 동작가능한 에칭 장치; 및
    상기 계측 툴 및 상기 에칭 장치와 연결된 제조 모듈을 포함하고,
    상기 제조 모듈은 상기 핀 활성 영역의 프로필에 기초하여 에칭 주입량을 결정하도록 설계되고, 상기 핀 활성 영역의 프로필은 상기 핀 활성 영역의 측벽 각도(SWA; sidewall angle) 및 인접 핀 활성 영역들 사이의 수평 트렌치 치수를 포함하고,
    원하는 핀 높이는 상기 에칭 주입량을 가지는 에칭 프로세스에 의해 정의되는 것인 반도체 제조 시스템.
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