KR20170117289A - 전자 장치 및 이의 제조 방법 - Google Patents

Abstract

본 발명에 따른 전자 장치 제조 방법은 베이스 층 상에 제1 도전 패턴층을 형성하는 단계, 베이스 층 상에 제1 도전 패턴층의 일부를 노출시키는 복수의 컨택홀들이 정의된 유기층을 형성하는 단계, 유기층 상에 컨택홀들을 커버하는 수지 패턴층을 형성하는 단계, 유기층 상에 수지 패턴층의 적어도 일부를 커버하는 절연층을 형성하는 단계, 상기 절연층으로부터 상기 수지 패턴층을 커버하는 상기 적어도 일부가 제거되어 인덱스 매칭층이 형성되도록 상기 수지 패턴층을 제거하는 단계, 및 인덱스 매칭층 상에 제2 도전 패턴층을 형성하는 단계를 포함한다.

Description

전자 장치 및 이의 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 전자 장치 및 이의 제조 방법에 관한 것으로, 상세하게는 터치 센서를 포함하는 전자 장치 및 이의 제조 방법에 관한 것이다.

전자 장치는 전기적 신호를 인가 받아 활성화된다. 전자 장치는 영상을 표시하는 표시 장치나 외부로부터 인가되는 터치를 감지하는 터치 스크린을 포함한다.

전자 장치는 전기적 신호에 의해 활성화 되도록 다양한 전극 패턴들을 포함할 수 있다. 전극 패턴들이 활성화된 영역은 정보가 표시되거나 외부로부터 인가되는 터치에 반응한다.

따라서, 본 발명은 외부 광 반사에 따른 전극 패턴들의 시인 문제를 해소할 수 있는 전자 장치 및 이의 제조 방법을 제공하는 것에 그 목적이 있다.

본 발명의 일 실시예에 따른 전자 장치 제조 방법은 베이스 층 상에 제1 도전 패턴층을 형성하는 단계, 상기 베이스 층 상에 상기 제1 도전 패턴층의 일부를 노출시키는 복수의 컨택홀들이 정의된 유기층을 형성하는 단계, 상기 유기층 상에 상기 컨택홀들을 커버하는 수지 패턴층을 형성하는 단계, 상기 유기층 상에 상기 수지 패턴층의 적어도 일부를 커버하는 절연층을 형성하는 단계, 상기 절연층으로부터 상기 수지 패턴층을 커버하는 상기 적어도 일부가 제거되어 인덱스 매칭층이 형성되도록 상기 수지 패턴층을 제거하는 단계, 상기 인덱스 매칭층 상에 제2 도전 패턴층을 형성하는 단계를 포함한다.

상기 베이스 층은 평면상에서 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역으로 구분되고, 상기 제1 도전 패턴층은, 상기 액티브 영역에 배치된 복수의 제1 전극들, 상기 주변 영역에 배치되고, 각각이 상기 복수의 제1 전극들에 연결된 복수의 제1 배선들, 상기 주변 영역에 배치되고, 상기 복수의 제1 배선들과 절연되는 복수의 제2 배선들, 및 상기 주변 영역에 배치되고, 각각이 상기 복수의 제1 배선들 및 상기 복수의 제2 배선들에 연결된 복수의 패드들을 포함하고, 상기 복수의 컨택홀들은 상기 제2 배선들과 각각 중첩하도록 정의될 수 있다.

상기 제1 도전 패턴층을 형성하는 단계는, 상기 베이스 층 상에 제1 도전층 및 제2 도전층을 순차적으로 적층하는 단계, 상기 주변 영역에 배치되는 제1 패턴들이 형성되도록 상기 제2 도전층을 패터닝하는 단계, 제2 패턴들이 형성되도록 상기 제1 도전층을 패터닝하는 단계를 포함하고, 상기 복수의 제1 전극들은 상기 제2 패턴들에 의해 정의되고, 상기 복수의 제1 배선들은 상기 제1 패턴들 및 상기 제2 패턴들에 의해 정의될 수 있다.

상기 제1 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 복수의 제1 전극들과 절연된 복수의 더미 패턴들을 더 포함하고, 상기 복수의 제2 배선들은 상기 복수의 더미 패턴들 중 일부와 연결되고, 상기 복수의 더미 패턴들은 상기 제2 패턴들에 의해 정의될 수 있다.

상기 제2 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 복수의 제2 전극들과 절연된 복수의 제2 더미 패턴들을 더 포함할 수 있다.

상기 제2 도전 패턴층은 상기 복수의 제1 전극들에 각각 대향하는 복수의 제2 전극들을 포함하고, 상기 복수의 제2 전극들은 각각 상기 복수의 컨택홀들을 통해 상기 제2 배선들과 접속될 수 있다.

상기 수지 패턴층은 상기 액티브 영역에 비 중첩하도록 형성될 수 있다.

상기 유기층을 형성하는 단계는, 상기 베이스 층 상에 상기 제1 도전 패턴층을 커버하도록 유기 물질을 도포하는 단계, 상기 도포된 유기 물질에 상기 복수의 컨택홀들을 형성하는 단계를 포함할 수 있다.

상기 수지 패턴층은 상기 복수의 컨택홀들을 충진할 수 있다.

상기 수지 패턴층은 인쇄 공정에 의해 형성될 수 있다.

상기 수지 패턴층은 스트립(strip) 공정에 의해 제거될 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역으로 구분되는 베이스 층, 상기 액티브 영역에 배치된 복수의 제1 전극들, 상기 주변 영역에 배치되고 상기 복수의 제1 전극들에 각각 연결된 복수의 제1 배선들, 상기 주변 영역에 배치되고 상기 제1 배선들과 절연된 제2 배선들, 및 상기 주변 영역에 배치되고 상기 제1 배선들 및 상기 제2 배선들에 각각 연결된 복수의 패드들을 포함하는 제1 도전 패턴층, 상기 제1 도전 패턴층 상에 배치되고, 제2 배선들의 적어도 일부를 노출시키는 복수의 컨택홀들이 정의된 유기층, 상기 유기층 상에 배치되고 상기 액티브 영역에 중첩하는 인덱스 매칭층, 상기 인덱스 매칭층 상에 배치되고 상기 복수의 컨택홀들을 통해 상기 제2 배선들에 접속되는 제2 도전 패턴층을 포함하고, 상기 제2 도전 패턴층은 상기 인덱스 매칭층의 상면 및 상기 인덱스 매칭층의 적어도 일 측면을 커버할 수 있다.

상기 복수의 제1 전극들은 각각 제1 방향으로 연장되고, 각각이 상기 제1 방향으로 배열된 복수의 제1 센싱 패턴들 및 상기 복수의 제1 센싱 패턴들과 교번하여 배치되고 각각이 상기 복수의 제1 센싱 패턴들 중 인접한 제1 센싱 패턴들을 연결시키는 복수의 제1 연결 패턴들을 포함할 수 있다.

상기 제2 도전 패턴층은 각각이 상기 제1 전극들과 교차하는 제2 방향으로 연장된 제2 전극들을 포함하고, 상기 제2 전극들 각각은, 각각이 상기 제2 방향으로 배열된 복수의 제2 센싱 패턴들 및 상기 복수의 제2 센싱 패턴들과 교번하여 배치되고 각각이 상기 복수의 제2 센싱 패턴들 중 인접한 제2 센싱 패턴들을 연결시키는 복수의 제2 연결 패턴들을 포함할 수 있다.

상기 제1 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 제1 전극들과 이격되며 적어도 일부가 상기 제2 배선들에 연결된 복수의 제1 더미 패턴들을 더 포함하고, 상기 제2 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 제2 전극들과 이격된 복수의 제2 더미 패턴들을 더 포함하고, 상기 복수의 제1 더미 패턴들은 상기 제2 센싱 패턴들과 중첩하고, 상기 복수의 제2 더미 패턴들은 상기 제1 센싱 패턴들과 중첩할 수 있다.

상기 인덱스 매칭층은, 제1 굴절층, 및 상기 제1 굴절층 상에 배치되고 상기 제1 굴절층보다 낮은 굴절률을 가진 제2 굴절층을 포함할 수 있다.

상기 인덱스 매칭층은 상기 복수의 패드들과 비 중첩할 수 있다.

상기 인덱스 매칭층은 상기 제2 배선들과 비 중첩할 수 있다.

상기 인덱스 매칭층에는, 상기 복수의 패드들과 중첩하는 제1 개구부 및 상기 복수의 컨택홀들에 전면적으로 중첩하는 제2 개구부가 정의될 수 있다.

상기 인덱스 매칭층의 상기 일 측면은 상기 컨택홀들과 인접할 수 있다.

본 발명에 따르면, 인덱스 매칭층이 서로 다른 층상에 배치된 전극 패턴들과 내부 절연층들 사이의 굴절률 차를 조절함으로써, 전극 패턴들이 외광 반사에 의해 시인되는 문제를 해소할 수 있다.

또한, 본 발명에 따르면, 서로 다른 층상에 배치된 도전층들 사이의 전기적 접속부와 인덱스 매칭층이 독립적으로 배치될 수 있다. 이에 따라, 인덱스 매칭층에 컨택홀을 형성하기 위한 포토 공정 등을 생략할 수 있어 공정이 단순화되고 공정 비용이 절감될 수 있다.

도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 도 1에 도시된 전자 장치의 일부 구성들을 간략히 도시한 평면도이다.
도 3은 도 2에 도시된 전자 장치의 일부 구성을 간략히 도시한 단면도이다.
도 4는 도 2의 XX 영역을 확대하여 도시한 부분 평면도이다.
도 5a 내지 도 5d는 본 발명에 따른 터치 센서의 일부 구성들을 도시한 평면도들이다.
도 6a는 도 2의 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 6b는 도 2의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 인덱스 매칭층의 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 부분 단면도이다.
도 8a 내지 도 8i는 본 발명의 일 실시예에 따른 전자 장치 제조 방법을 도시한 단면도들이다.

이하, 도면을 참조하여 본 발명에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 2는 도 1에 도시된 전자 장치의 일부 구성을 간략히 도시한 평면도이다. 도 3은 도 2에 도시된 전자 장치의 일부 구성을 간략히 도시한 단면도이다. 이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 전자 장치(100)에 대해 살펴본다.

도 1에 도시된 것과 같이, 전자 장치(100)는 외부에서 인가되는 터치를 감지한다. 예를 들어, 전자 장치(100)는 터치 스크린 또는 터치 가능한 표시 장치일 수 있다.

한편, 외부에서 인가되는 터치는 다양한 방식으로 제공될 수 있다. 도 1에는 사용자의 손과 같은 신체의 일부가 전자 장치(100)에 근접하거나 접촉하는 터치로 감지하는 실시예를 도시하였다.

다만, 이는 예시적으로 도시한 것이고, 전자 장치(100)는 스타일러스 펜과 같은 무체물의 일부가 근접하거나 접촉하는 상태를 터치로 감지할 수도 있다. 또한, 전자 장치(100)는 광학식, 접촉식, 또는 자기식을 포함하는 다양한 방식을 통해 제공되는 외부 터치를 감지할 수 있다.

전자 장치(100)는 평면 상에서 액티브 영역(AA) 및 주변 영역(NAA)으로 구분될 수 있다. 액티브 영역(AA)은 전기적 신호가 인가되면 외부 터치를 감지할 수 있도록 활성화된다.

본 실시예에서, 액티브 영역(AA)은 평면상에서 상대적으로 전자 장치(100)의 중심에 치우치도록 정의된다. 다만, 이는 예시적으로 도시한 것이고, 전자 장치(100)의 사용 형태에 따라, 전자 장치(100)의 외곽 영역에 치우치도록 정의될 수도 있으며, 어느 하나의 실시예에 한정되지 않는다.

주변 영역(NAA)은 액티브 영역(AA)에 인접하여 정의된다. 전자 장치(100)는 주변 영역(NAA)에 인가되는 외부 터치를 감지하지 않는다. 주변 영역(NAA)은 액티브 영역(AA)을 에워싸는 프레임 형상일 수 있다.

전자 장치(100)는 베이스 층(BS) 및 터치 센서(TS)를 포함한다. 베이스 층(BS)은 터치 센서(TS)가 배치되기 위한 기저층일 수 있다.

예를 들어, 베이스 층(BS)은 절연 기판 또는 절연 필름일 수 있다. 베이스 층(BS)이 절연 기판인 경우, 전자 장치(100)는 향상된 강성을 가질 수 있다. 또는, 베이스 층(BS)이 절연 필름인 경우, 전자 장치(100)는 향상된 유연성을 가질 수 있다.

한편, 베이스 층(BS)은 복수의 화소들을 포함하는 표시 기판일 수 있다. 복수의 화소들은 전기적 신호를 인가 받아 영상을 생성한다. 이때, 전자 장치(100)는 터치 스크린 일체형 표시 장치일 수 있다.

다만, 이는 예시적으로 기재한 것이고, 본 발명에 따른 베이스 층(BS)은 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예에 한정되지 않는다.

외부에서 인가된 터치는 실질적으로 터치 센서(TS)에 의해 감지될 수 있다. 터치 센서(TS)는 베이스 층(BS)의 일측에 배치된다. 도 1에는 터치 센서(TS)가 베이스 층(BS)의 상측에 배치된 실시예를 도시하였으나, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 터치 센서(TS)는 베이스 층(BS)의 하측에 구비될 수도 있다.

도 2에 도시된 것과 같이, 터치 센서(TS)는 복수의 제1 전극들(TE1), 복수의 제2 전극들(TE2), 복수의 배선들(W11, W12, W13, W21, W22, W23), 복수의 패드들(PD), 및 인덱스 매칭층(IML)을 포함한다.

복수의 제1 전극들(TE1) 및 복수의 제2 전극들(TE2)은 액티브 영역(AA)에 배치된다. 터치 센서(TS)는 복수의 제1 전극들(TE1)과 복수의 제2 전극들(TE2) 사이의 정전 용량 커플링을 통해 외부 터치를 감지하는 정전 용량 방식으로 동작할 수 있다.

한편, 이는 예시적으로 도시한 것이고, 터치 센서(TS)는 저항막 방식, 광학 방식, 초음파 방식, 또는 좌표 인식 방식 등 다양한 방식을 통해 외부 터치를 감지할 수 있으며, 이에 대응되는 전극 구조를 가질 수 있다.

복수의 제1 전극들(TE1)과 복수의 제2 전극들(TE2)은 절연 교차할 수 있다. 전자 장치(100)는 절연 교차하는 전극들 사이의 전기적 변화를 통해 외부에서 인가되는 터치를 센싱한다.

예를 들어, 복수의 제1 전극들(TE1)은 센싱 신호를 출력하고, 복수의 제2 전극들(TE2)은 구동 신호를 수신할 수 있다. 이때, 전자 장치(100)는 복수의 제2 전극들(TE2)에 구동 신호를 인가하여 액티브 영역(AA)을 스캔하고, 복수의 제1 전극들(TE1)로부터 출력되는 센싱 신호를 통해 터치가 인가된 영역을 감지할 수 있다.

한편, 이는 예시적으로 기재한 것이고, 복수의 제1 전극들(TE1)이 구동 신호를 수신하고 복수의 제2 전극들(TE2)이 센싱 신호를 출력할 수도 있으며, 다른 전기적 신호들을 추가적으로 수신하거나 출력할 수도 있다. 본 발명의 일 실시예에 따른 터치 센서(TS)는 다양한 방식으로 동작 가능하며 어느 하나의 실시예에 한정되지 않는다.

주변 영역(NAA)에는 복수의 배선들(W11, W12, W13, W21, W22, W23), 및 복수의 패드들(PD)이 배치될 수 있다. 복수의 배선들(W11, W12, W13, W21, W22, W23)은 복수의 제1 전극들(TE1) 및 복수의 제2 전극들(TE2)을 복수의 패드들(PD)에 각각 연결한다.

본 실시예에서는, 용이한 설명을 위해 복수의 배선들(W11, W12, W13, W21, W22, W23) 중 일부의 제1 배선들(W11, W12, W13) 및 일부의 제2 배선들(W21, W22, W23)을 도시하였다. 제1 배선들(W11, W12, W13)은 복수의 제1 전극들(TE1)에 연결되고 제2 배선들(W21, W22, W23)은 복수의 제2 전극들(TE2)에 연결된다. 복수의 배선들 중 미 도시된 배선들 각각은 복수의 제1 전극들(TE1) 및 복수의 제2 전극들(TE2) 중 대응되는 전극에 연결될 수 있다.

본 실시예에서, 주변 영역(NAA)의 일부에 패드 영역(PA)이 정의될 수 있다. 복수의 패드들 복수의 패드들(PD)은 패드 영역(PA)에 배치된다. 터치 센서(TS)는 복수의 패드들(PD)을 통해 미 도시된 전원 및 미 도시된 구동 회로와 접속될 수 있다.

복수의 패드들(PD)은 복수의 제1 패드들(PD11, PD12, PD13) 및 복수의 제2 패드들(PD21, PD22, PD23)을 포함한다. 용이한 설명을 위해 일부 패드들은 생략되어 도시되었다.

복수의 제1 패드들(PD11, PD12, PD13)은 제1 배선들(W11, W12, W13)과 연결되고, 복수의 제2 패드들(PD21, PD22, PD23)은 제2 배선들(W21, W22, W23)과 연결된다. 한편, 본 실시예에서, 복수의 제1 패드들(PD11, PD12, PD13)과 복수의 제2 패드들(PD21, PD22, PD23)은 순차적으로 정렬되도록 도시되었으나, 본 발명의 일 실시예에 따른 전자 장치에 있어서, 복수의 제1 패드들(PD11, PD12, PD13) 및 복수의 제2 패드들(PD21, PD22, PD23)은 서로 교번하여 배치되거나 부분적으로 분리되어 배치될 수도 있으며, 어느 하나의 배치방식에 한정되지 않는다.

도 2 및 도 3을 참조하면, 인덱스 매칭층(IML)은 적어도 액티브 영역(AA)의 전면에 중첩한다. 인덱스 매칭층(IML)은 복수의 제1 전극들(TE1), 복수의 제2 전극들(TE2), 및 베이스 기판(BS) 사이의 굴절률이나 반사율 차이를 보완할 수 있다.

인덱스 매칭층(IML)은 제1 굴절층(RL1) 및 제2 굴절층(RL2)을 포함할 수 있다. 제1 굴절층(RL1)은 제1 굴절률을 가진다. 제2 굴절층(RL2)은 제2 굴절률을 가진다. 제2 굴절률은 제1 굴절률보다 상대적으로 낮을 수 있다.

한편, 제1 굴절층(RL1)이 제2 굴절층(RL2)보다 높은 굴절률을 가진 경우, 제1 굴절층(RL1)의 두께는 제2 굴절층(RL2)의 두께보다 상대적으로 낮을 수 있다. 인덱스 매칭층(IML)은 적층되는 굴절층들 사이의 굴절률 차이 및 굴절층들 사이의 두께들을 제어함으로써, 복수의 제2 전극들(TE2)과 베이스 층(BS) 사이의 굴절률 차이를 보완할 수 있다.

인덱스 매칭층(IML)은 액티브 영역(AA)으로 진입하는 외부 광이 복수의 제1 전극들(TE1)과 복수의 제2 전극들(TE2) 각각으로부터 반사되어 나오는 반사광들 및 베이스 층(BS)에 입사되는 굴절광 사이의 상호 작용에 관여할 수 있다. 이에 따라, 외광 반사에 따른 액티브 영역(AA)에서의 전극 시인 문제를 개선할 수 있다.

한편, 제1 굴절층(RL1) 및 제2 굴절층(RL2) 각각은 투과율이 높은 절연 물질을 포함할 수 있다. 이에 따라, 전자 장치가 표시 패널을 포함하더라도 인덱스 매칭층(IML)에 의해 영상의 시인성이 저하되는 문제가 감소될 수 있다.

한편, 본 실시예에 따른 인덱스 매칭층(IML)은 패드 영역(PA) 및 컨택홀들(CH)과 평면상에서 비 중첩한다.

컨택홀들(CH)은 제2 전극들(TE2)과 제2 배선들(W21, W22, W23)이 연결되는 통로일 수 있다. 컨택홀들(CH)은 인덱스 매칭층(IML)과 다른 층에 정의된다. 이에 관한 상세한 설명은 후술하기로 한다.

컨택홀들(CH)이 배열된 방향에서 볼 때, 인덱스 매칭층(IML)과 컨택홀들(CH)은 비 중첩할 수 있다. 인덱스 매칭층(IML)의 끝 단은 컨택홀들(CH)과 비 중첩하도록 정렬된다.

인덱스 매칭층(IML)의 측면들 중 컨택홀들(CH)에 인접하는 일 측면은 컨택홀들(CH)이 배열되는 제1 방향(DR1)을 따라 연장된다. 일 측면은 컨택홀들(CH) 모두로부터 이격될 수 있다.

본 실시예에 따른 인덱스 매칭층(IML)은 제2 전극들(TE2)과 제2 배선부들(W21, W22, W23) 사이의 접속에 관여하지 않는다. 이에 따라, 인덱스 매칭층(IML)에는 제2 전극들(TE2)과 제2 배선부들(W21, W22, W23) 사이의 접속을 위한 컨택홀들이 생략될 수 있다. 이에 관한 상세한 설명은 후술하기로 한다.

도 4은 도 2의 XX영역을 확대하여 도시한 부분 평면도이다. 도 5a 내지 도 5c는 본 발명에 따른 터치 센서의 일부 구성들을 도시한 평면도들이다.

터치 센서(TS)는 단면상에서 구분되는 제1 도전 패턴층(10), 제2 도전 패턴층(20), 및 굴절률 매칭층(IML)을 포함한다. 용이한 설명을 위해, 도 3에는 터치 센서(TS)의 각 구성들이 중첩된 상태의 평면도를 도시하였고, 도 4a 내지 도 4c에는 각 구성들이 분리된 상태의 평면도들을 도시하였다.

도 4 내지 도 5c에 도시된 것과 같이, 터치 센서(TS)는 단면상에서 구분되는 제1 도전 패턴층(10), 제2 도전 패턴층(20), 및 인덱스 매칭층(IML)을 포함한다. 각 구성들은 서로 다른 층상에 배치된다.

도 4 및 도 5a를 참조하면, 제1 도전 패턴층(10)은 복수의 제1 전극들(TE1), 복수의 제1 더미 패턴들(DP1), 복수의 제1 배선들(W11, W12, W13), 복수의 제2 배선들(W21, W22, W23), 및 복수의 패드들()을 포함할 수 있다.

복수의 제1 전극들(TE1)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 제2 전극들(TE2)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)을 따라 배열된다.

복수의 제1 전극들(TE1) 각각은 제1 방향(DR1)을 따라 배열된 복수의 센싱 패턴들(SP1) 및 복수의 센싱 패턴들과 교번하여 배열되고 각각이 인접한 센싱 패턴들을 연결하는 복수의 연결 패턴들(CP1)을 포함한다.

복수의 제1 더미 패턴들(DP1)은 액티브 영역(AA)에 배열된다. 복수의 제1 더미 패턴들(DP1)은 복수의 제1 전극들(TE1)과 이격되어 배치되며, 복수의 제1 전극들(TE1)로부터 절연된다.

복수의 제1 더미 패턴들(DP1)은 서로 이격되어 배열되며 서로 연결되지 않는다. 복수의 제1 더미 패턴들(DP1) 중 일부 제1 더미 패턴들은 제2 배선들(W21, W22, W23)에 각각 연결될 수 있다. 제2 배선들(W21, W22, W23) 각각은 제2 방향(DR2)으로 배열된 제1 더미 패턴들 중 가장 첫 번째에 위치하는 더미 패턴 또는 가장 마지막에 위치하는 더미 패턴에 연결될 수 있다.

복수의 제1 배선들(W11, W12, W13) 및 복수의 제2 배선들(W21, W22, W23)은 주변 영역(NAA)에 배치된다. 복수의 제1 배선들(W11, W12, W13)은 복수의 제1 전극들(TE1)과 복수의 패드들 중 대응되는 패드들을 연결한다. 복수의 제1 배선들(W11, W12, W13)의 일 단들은 복수의 패드들 중 대응되는 패드들에 연결되고 복수의 제1 배선들(W11, W12, W13)의 타 단들은 복수의 제1 전극들(TE1) 중 대응되는 제1 전극들에 연결된다.

복수의 제2 배선들(W21, W22, W23)은 복수의 패드들 중 대응되는 패드들에 연결된다. 복수의 제2 배선들(W21, W22, W23)의 일 단들은 복수의 패드들 중 대응되는 패드들에 연결된다. 복수의 제2 배선들(W21, W22, W23)의 타 단들은 액티브 영역(AA)에 인접하거나 부분적으로 접촉할 수 있다.

도 4 및 도 5b를 참조하면, 유기층(OPL)은 액티브 영역(AA)에 중첩하고, 주변 영역(NAA) 에 부분적으로 중첩한다. 유기층(OPL)은 제1 도전 패턴층(10)의 적어도 일부를 커버한다.

예를 들어, 유기층(OPL)은 복수의 제1 전극들(TE1) 및 복수의 제2 배선들(W21, W22, W23)을 커버할 수 있다. 유기층(OPL)은 제1 도전 패턴층(10)을 커버하여 상측에 평탄면을 제공한다.

한편, 유기층(OPL)은 패드 영역(PA)에 비 중첩할 수 있다. 패드 영역(PA)에 배치되는 복수의 패드들(PD)은 유기층(OPL)으로부터 노출되어 터치 센서(TS) 외부에서 제공되는 전원이나 구동 회로와 용이하게 접속될 수 있다.

한편, 유기층(OPL)에는 복수의 컨택홀들(CH)이 정의될 수 있다. 복수의 컨택홀들(CH)은 복수의 제2 배선들(W21, W22, W23)에 각각 대응될 수 있다.

복수의 컨택홀들(CH)은 복수의 제2 배선들(W21, W22, W23)과 복수의 제1 더미 패턴들(DP1)이 연결된 영역에 중첩한다. 복수의 컨택홀들(CH)은 제2 도전 패턴층(20)과 제1 도전 패턴층(10)의 일부가 접속되는 통로일 수 있다.

복수의 컨택홀들(CH)은 일체의 형상으로 정의될 수 있다. 이때, 복수의 제2 배선들(W21, W22, W23)과 복수의 제1 더미 패턴들(DP1) 사이의 접속부들은 제1 방향(DR1)을 따라 정렬된다.

도 4 및 도 5c를 참조하면, 인덱스 매칭층(IML)은 평면상에서 적어도 액티브 영역(AA)을 커버한다. 인덱스 매칭층(IML)은 패드 영역(PA)과 비 중첩한다. 인덱스 매칭층(IML)은 주변 영역(NAA) 중 제1 방향(DR1)으로 연장된 영역과 비 중첩할 수 있다.

구체적으로, 인덱스 매칭층(IML)은 상술한 복수의 컨택홀들(CH)과 평면상에서 비 중첩할 수 있다. 복수의 컨택홀들(CH)은 인덱스 매칭층(IML)의 외측에 배열되도록 정의된다.

본 발명의 일 실시예에 따른 인덱스 매칭층(IML)에는 복수의 제2 전극들(TE2)과 복수의 제2 배선들(W21, W22, W23) 사이의 접속을 위한 컨택홀 등이 정의되지 않는다. 이에 관한 상세한 설명은 후술하기로 한다.

도 4 및 도 5d를 참조하면, 제2 도전 패턴층(20)은 인덱스 매칭층(IML) 상에 배치된다. 제2 도전 패턴층(20)은 복수의 제2 전극들(TE2) 및 복수의 제2 더미 패턴들(DP2)을 포함할 수 있다.

복수의 제2 전극들(TE2) 각각은 제1 방향(DR1)으로 연장된다. 복수의 제2 전극들(TE2) 각각은 제2 방향(DR2)을 따라 배열된 복수의 센싱 패턴들(SP2) 및 복수의 센싱 패턴들(SP2)과 교변하여 배열되고 각각이 인접한 센싱 패턴들(SP2)을 연결하는 복수의 연결 패턴들(CP2)을 포함한다.

복수의 제2 더미 패턴들(DP2)은 액티브 영역(AA)에 배치된다. 복수의 제2 더미 패턴들(DP2) 각각은 복수의 제2 전극들(TE2) 사이에 배치되고 서로 이격되어 배열된다.

복수의 제2 더미 패턴들(DP2)은 복수의 제2 전극들(TE2)과 연결되지 않는다. 복수의 제2 더미 패턴들(DP2) 각각은 제1 센싱 패턴들(SP1)과 평면상에서 중첩한다.

복수의 제2 더미 패턴들(DP2)은 제1 센싱 패턴들(SP1)에 실질적으로 대응될 수 있다. 본 발명의 일 실시예에 따른 터치 센서(TS)는 복수의 제2 더미 패턴들(DP2)을 포함함으로써, 액티브 영역(AA) 중 복수의 제2 전극들(TE2)이 배치된 영역과 복수의 제2 전극들(TE2)이 배치되지 않은 영역 사이의 시인성 변화를 감소시킬 수 있다. 이에 따라, 액티브 영역(AA) 내에서 복수의 제2 전극들(TE2)이 배치된 영역과 복수의 제2 전극들(TE2)이 배치되지 않은 영역 사이의 사용자가 느끼는 이질감이 해소될 수 있다.

한편, 복수의 제2 전극들(TE2) 일부는 주변 영역(NAA)까지 연장된다. 복수의 제2 전극들(TE2) 중 주변 영역(NAA)과 중첩하는 부분은 복수의 제2 배선들(W21, W22, W23) 의 타 단들을 커버한다.

복수의 제2 전극들(TE2)과 복수의 제2 배선들(W21, W22, W23)이 중첩하는 영역에서 복수의 제2 전극들(TE2)과 복수의 제2 배선들(W21, W22, W23)이 접속된다. 이때, 인덱스 매칭층(IML) 상측에 배치된 복수의 제2 전극들(TE2)은 인덱스 매칭층(IML)을 관통하지 않고 인덱스 매칭층(IML) 하측에 배치된 복수의 제2 배선들(W21, W22, W23)에 연결될 수 있다.

이에 따라, 복수의 제2 전극들(TE2)과 제2 배선들(W21, W22, W23)을 접속시키는 공정 상에서 인덱스 매칭층(IML)이 미치는 영향이 감소될 수 있다. 이에 관한 상세한 설명은 후술하기로 한다.

도 6a는 도 2의 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 도 6b는 도 2의 Ⅱ-Ⅱ'를 따라 자른 단면도이다. 이하, 도 6a 및 도 6b를 참조하여 본 발명의 일 실시예에 따른 전자 장치의 단면 구조에 대해 살펴본다.

도 6a에 도시된 것과 같이, 베이스 층(BS) 상에 제1 도전 패턴층(10), 유기층(OPL), 인덱스 매칭층(IML), 및 제2 도전 패턴층(20)의 일 구성인 제2 전극들(TE2)이 순차적으로 적층될 수 있다. 도 5a에는 제1 도전 패턴층(10) 중 일부 구성인 제1 더미 패턴들(DP1), 하나의 제1 연결 패턴(BR1), 복수의 제2 배선들 중 일부 제2 배선들(W221, W22, W23)이 도시되었다.

일부 제2 배선들(W221, W22, W23)은 다른 더미 패턴들에 연결되는 두 제2 배선들(W221, W22)과 도 5a에 도시된 더미 패턴에 연결된 제2 배선(W23)을 포함한다. 두 제2 배선들(W221, W22)은 주변 영역(NAA)에 배치되며 각각 제1 패턴층(L1) 및 제2 패턴층(L2)을 포함한다.

제1 패턴층(L1)은 복수의 제1 전극들(TE1) 및 복수의 제1 더미 패턴들(DP1)을 정의할 수 있다. 제1 패턴층(L1)은 액티브 영역(AA)에 배치되어 외부에서 시인될 수 있다.

제1 패턴층(L1)은 투과율이 높은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 패턴층(L1)은 인듐 아연 산화물(Indium zinc oxide, IZO), 인듐 주석 산화물(Indium tin oxide, ITO)과 같은 투명 전도성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.

한편, 제1 패턴층(L1)은 단층이거나, 복수의 층들이 적층된 구조일 수 있다. 또는, 제1 패턴층(L1)은 평면상에서 그물(mesh) 형상을 가질 수도 있다.

제2 패턴층(L2)은 도전성이 높은 물질을 포함할 수 있다. 예를 들어, 제2 패턴층(L2)은 구리, 금, 은, 알루미늄, 철, 또는 이들의 합금 등을 포함할 수 있다. 제2 배선들(W221, W22, W23은 제2 패턴층(L2)을 포함함으로써, 낮은 저항을 가질 수 있어 전기적 특성이 향상될 수 있다.

제2 배선(W23)의 제1 패턴층(L1)은 더미 패턴(DP1)과 연결된다. 제2 배선(W23)의 제1 패턴층(L1)은 더미 패턴(DP1)과 일체로 구비될 수 있다.

유기층(OPL)은 제1 도전 패턴층(10)을 커버한다. 유기층(OPL)은 복수의 제1 더미 패턴들(DP1), 복수의 제1 전극들(TE1), 및 복수의 제2 배선들(W221, W22, W23)을 커버하고 상측에 평탄면을 제공할 수 있다.

도 5a에는 유기층(OPL)에 정의되는 컨택홀들 중 하나의 컨택홀(CH)이 도시되었다. 컨택홀(CH)은 제2 배선들(W221, W22, W23) 중 제1 더미 패턴(DP1)과 접속되는 제2 배선(W23)의 적어도 일부를 노출시킨다.

인덱스 매칭층(IML)은 유기층(OPL) 상에 배치된다. 인덱스 매칭층(IML)은 단면상에서 컨택홀(CH)과 비 중첩한다. 컨택홀(CH)은 인덱스 매칭층(IML)의 외측에 정의된다.

제2 전극들(TE2)은 인덱스 매칭층(IML) 상에 배치된다. 제2 전극들(TE2)은 액티브 영역(AA)에 배치되며 컨택홀(CH)을 통해 제2 배선(W23)에 접속된다.

본 실시예에서, 제2 전극들(TE2)은 인덱스 매칭층(IML)의 측면을 커버할 수 있다. 제2 전극들(TE2)은 인덱스 매칭층(IML)을 관통하지 않고도 제2 배선(W22)에 접속될 수 있다.

도 6b에 도시된 것과 같이, 패드 영역(PA)에는 복수의 패드들이 배치된다. 도 5b에는 복수의 패드들 중 일부 패드들(PD1, PD2, PD3)을 도시하였다. 일부 패드들(PD1, PD2, PD3)에 관한 설명은 복수의 패드들 각각에 대응되어 적용될 수 있다.

패드들(PD1, PD2, PD3)은 복수의 배선들로부터 연장되어 정의된다. 본 실시예에서, 패드들(PD1, PD2, PD3)은 제2 배선들(W21, W22, W23)에 각각 연결되는 패드들일 수 있다.

한편, 복수의 패드들(PD1, PD2, PD3)은 복수의 배선들(W21, W22, 23)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 패드들(PD1, PD2, PD3)은 각각 제2 배선들(W221, W22, W23)과 실질적으로 동일한 구조를 가질 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 전자 장치는 복수의 패드들과 복수의 배선들을 동일한 공정 하에 동시에 형성할 수 있어, 공정이 단순화된다.

도 6b에 도시된 것과 같이, 인덱스 매칭층(IML)은 패드 영역(PA)에 비 중첩한다. 이에 따라, 패드들(PD1, PD2, PD3)은 인덱스 매칭층(IML)과 관계없이 외부에 노출될 수 있다.

도 7a는 본 발명의 일 실시예에 따른 인덱스 매칭층의 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 부분 단면도이다. 도 7b에는 용이한 설명을 위해 도 6b에 대응되는 영역을 도시하였다.

이하, 도 7a 및 도 7b를 참조하여 본 발명의 일 실시예에 따른 전자 장치(100-1)를 설명한다. 한편, 도 1 내지 도 6b에서 설명한 구성들과 동일한 구성들에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략한다.

도 7a에 도시된 것과 같이, 인덱스 매칭층(IML-1)은 액티브 영역(AA) 및 주변 영역(NAA)에 전면적으로 중첩할 수 있다. 이때, 인덱스 매칭층(IML-1)에는 복수의 개구부들(OP1, OP2, OP3)이 정의될 수 있다. 복수의 개구부들(OP1, OP2, OP3)은 제1 내지 제3 개구부들(OP1, OP2, OP3)을 포함한다.

제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 개구부(OP1) 및 제2 개구부(OP2)는 인덱스 매칭층(IML-1) 상측에 배치되는 제2 전극층과 인덱스 매칭층(IML-1) 하측에 배치되는 제2 배선들 사이의 접속부와 중첩하는 영역에 정의된다. 도시되지 않았으나, 제1 개구부(OP1) 및 제2 개구부(OP2) 각각은 유기층(OPL)에 정의된 복수의 컨택홀들(CH)과 중첩할 수 있다.

한편, 제1 개구부(OP1) 및 제2 개구부(OP2)는 각각 일 방향으로 연장된 라인 형상을 가질 수 있다. 본 실시예에서, 제1 개구부(OP1) 및 제2 개구부(OP2) 각각은 제1 방향(DR1)으로 연장된 라인 형상을 가진다.

제1 개구부(OP1) 및 제2 개구부(OP2)는 액티브 영역(AA)을 사이에 두고 서로 이격되어 정의될 수 있다. 도 7a에는 제1 개구부(OP1) 및 제2 개구부(OP2)가 각각 제2 방향(DR2)으로 이격된 실시예를 도시하였다.

한편, 이는 예시적으로 도시한 것이고, 제1 개구부(OP1) 및 제2 개구부(OP2)는 다양한 위치에 정의될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.

도 7a 및 도 7b에 도시된 것과 같이, 제3 개구부(OP3)는 패드 영역(PA)과 대응된다. 굴절률 매칭층(IML-1)은 주변 영역(NAA) 중 패드 영역(PA)의 외측에 부분적으로 배치될 수 있다. 제3 개구부(OP3)에 의해 인덱스 매칭층(IML-1)은 복수의 패드들(PD)과 비 중첩할 수 있다.

도 8a 내지 도 8i는 본 발명의 일 실시예에 따른 전자 장치 제조 방법을 도시한 단면도들이다. 이하, 도 8a 내지 도 8i를 참조하여 전자 장치 제조 방법에 대해 살펴본다. 한편, 도 1 내지 도 7에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 8a에 도시된 것과 같이, 베이스 층(BS) 상에 제1 도전층(CL1) 및 제2 도전층(CL2)을 순차적으로 적층한다. 제1 도전 물질을 이용하여 제1 도전층(CL1)을 형성하고, 제2 도전 물질을 이용하여 제2 도전층(CL2)을 형성할 수 있다.

제1 도전층(CL1) 및 제2 도전층(CL2)은 증착 또는 스퍼터링 공정에 의해 형성될 수 있다. 제1 도전층(CL1) 및 제2 도전층(CL2)은 서로 동일한 공정에 의해 연속적으로 형성되거나, 서로 다른 공정에 의해 단속적으로 형성될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.

이후, 도 8b에 도시된 것과 같이, 제2 도전층(CL2)을 선택적으로 패터닝하여 제1 패턴(CP1)을 형성한다. 제1 패턴(CP1)은 후술할 복수의 배선들의 일부 구성이 될 수 있다.

제2 도전층(CL2)의 선택적 패터닝은 다양한 방식에 따라 진행될 수 있다. 예를 들어, 제1 도전층(CL1)과 제2 도전층(CL) 사이의 식각률 차이를 이용한 식각액 또는 식각 가스를 이용하여 제2 도전층(CL2)만을 선택적으로 패터닝할 수 있다. 한편, 이는 예시적으로 기재한 것이고, 도전 패턴(CP)은 다양한 방식에 의해 형성될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.

이후, 도 8c에 도시된 것과 같이, 제1 도전층(CL1)을 패터닝하여 제2 패턴(CP2)을 형성한다. 제2 패턴(CP2)의 적어도 일부는 제1 패턴(CP1)과 비 중첩한다.

본 실시예에서, 제1 패턴(CP1) 및 제2 패턴(CP2)은 제1 도전층(CL1)을 구성한다. 상술한 제1 패턴층(L1)은 제2 패턴(CP2)과 대응되고 제2 패턴층(L2)은 제1 패턴(CP1)과 대응된다.

예를 들어, 제2 패턴(CP2) 중 제1 패턴(CP1)과 비 중첩하는 부분은 복수의 연결 패턴들(BR1)을 포함하는 제1 전극들(TE1, 도 2 참조)을 정의하고, 제2 패턴(CP2) 중 제1 패턴(CP1)과 중첩하는 부분은 제1 패턴(CP1)과 함께 제2 배선들(W21, W22, W23)을 포함하는 복수의 제2 배선들을 정의할 수 있다.

한편, 도 8c에 도시된 것과 같이, 복수의 제1 더미 패턴들(DP1) 중 일부 더미 패턴과 복수의 제2 배선들(W221, W22, W23) 중 일부 더미 패턴과 연결된 제2 배선(W23)은 일체의 형상일 수 있다.

일체의 형상 내에서 제1 도전층(CL1) 및 제2 도전층(CL2) 중 제2 도전층(CL2)이 선택적으로 제거된 부분이 일부 더미 패턴으로 정의되고, 나머지 부분이 제2 배선(W23)으로 정의될 수 있다. 이에 따라, 제2 패턴(CP2) 중 제1 패턴(CP1)과 부분적으로 중첩하는 패턴에 있어서, 중첩하는 부분은 배선을 구성하고 비중첩하는 부분은 제1 더미 패턴을 정의할 수 있다.

본 실시예에 따르면, 액티브 영역(AA)에 배치되어 상대적으로 높은 투과율을 가지는 전극들과 주변 영역(NAA)에 배치되어 상대적으로 낮은 저항을 가지는 배선들을 하나의 공정 하에서 동시에 형성할 수 있다. 이에 따라, 공정이 단순화되고 공정비용이 절감될 수 있다.

이후, 도 8d 및 도 8e에 도시된 것과 같이, 유기층(OPL)을 형성한다. 먼저 베이스 층(BS) 상에 제1 도전 패턴층(10)이 커버되도록 유기 물질을 도포하여 도포층(OL)을 형성한다.

이후, 일부 제2 배선(W23)과 대응되는 영역에 컨택홀(CH)을 형성하여 유기층(OPL)을 형성한다. 컨택홀(CH)은 제1 도전 패턴층(10) 중 적어도 일부를 노출시킨다. 컨택홀(CH)은 일부 제2 배선(W23) 중 액티브 영역(AA)에 인접한 부분, 특히 일부 제1 더미 패턴(DP1)에 연결되는 부분과 중첩한다.

이후, 도 8f에 도시된 것과 같이, 유기층(OPL) 상에 수지 패턴(RS)을 형성한다. 수지 패턴(RS)은 주변 영역(NAA)에 배치되고, 액티브 영역(AA)에 비 중첩한다. 수지 패턴(RS)은 컨택홀(CH)을 커버한다. 수지 패턴(RS)은 컨택홀(CH)을 충진할 수 있다.

수지 패턴(RS)은 다양한 방식에 의해 형성될 수 있다. 예를 들어, 고분자 수지 물질을 유기층(OPL) 상에 도포한다. 도포 방식은 스크린 프린팅, 잉크젯 프린팅, 또는 그라비아 오프셋 프린팅과 같은 인쇄 방식을 예시로 들 수 있으나, 이에 한정되지는 않는다.

한편, 고분자 수지 물질은 베이스 층의 경화 온도보다 낮은 경화 온도를 가진 물질일 수 있다. 예를 들어, 고분자 수지 물질은 아크릴 계일 수 있다. 이에 따라, 수지 패턴(RS)을 형성하는 과정에서 고분자 수지 물질을 경화시키더라도 베이스 층이 손상되지 않아 안정적인 제조 공정이 진행될 수 있다.

이후, 도 8g에 도시된 것과 같이, 유기층(OPL) 상에 절연층(RLL)을 형성한다. 이때, 절연층(RLL)의 일부는 수지 패턴(RS)을 커버한다.

절연층(RLL)은 단층이거나 복수의 층들이 적층된 구조일 수 있다. 적층된 구조인 경우, 절연층(RLL)은 복수의 층들이 순차적으로 적층되어 형성될 수 있다. 절연층(RLL)은 증착 또는 스퍼터링 공정에 의해 형성될 수 있다.

이후, 도 8h에 도시된 것과 같이, 수지 패턴(RS)을 제거하여 인덱스 매칭층(IML)을 형성한다. 수지 패턴(RS)은 스트립(strip) 공정에 의해 제거될 수 있다. 이때, 수지 패턴(RS)이 제거되면서 수지 패턴(RS) 상에 존재하는 절연층(RLL)의 일부가 함께 제거될 수 있다.

절연층(RLL)의 일부가 제거되어 형성되는 인덱스 매칭층(IML)은 수지 패턴(RS)이 존재하던 영역과 비 중첩한다. 이에 딸, 인덱스 매칭층(IML)은 유기층(OPL)의 컨택홀(CH)과 평면상에서 비 중첩할 수 있다.

이후, 도 8i에 도시된 것과 같이, 인덱스 매칭층(IML) 상에 제2 도전 패턴층을 형성한다. 도 8i에는 제2 도전 패턴층을 구성하는 복수의 제2 전극들(TE2)의 일부를 도시하였다.

이때, 복수의 제2 전극들(TE2)은 컨택홀(CH)을 통해 제2 배선들(W221, W22, W23)에 접속된다. 본 발명에 따르면, 인덱스 매칭층(IML)에 컨택홀을 형성하는 공정을 생략하더라도 유기층(OPL)의 컨택홀(CH)이 용이하게 노출될 수 있다. 이에 따라, 제2 도전 패턴층(20)이 다른 층상에 배치된 제2 배선들(W21, W22, W23)에 용이하게 접속될 수 있다.

인덱스 매칭층(IML)이 무기물로 구성되는 경우, 컨택홀을 형성하는 공정은 대체로 포토 공정이 요구된다. 본 발명에 따른 제조 공정은 이러한 포토 공정을 생략할 수 있어 제조 공정을 단순화시키고, 공정 비용이나 시간을 절감할 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

100: 전자 장치 BS: 베이스 층
TS: 터치 센서 IML: 인덱스 매칭층
RS: 수지 패턴층 CH: 복수의 컨택홀들

Claims (20)

1. 베이스 층 상에 제1 도전 패턴층을 형성하는 단계;
   상기 베이스 층 상에 상기 제1 도전 패턴층의 일부를 노출시키는 복수의 컨택홀들이 정의된 유기층을 형성하는 단계;
   상기 유기층 상에 상기 컨택홀들을 커버하는 수지 패턴층을 형성하는 단계;
   상기 유기층 상에 상기 수지 패턴층의 적어도 일부를 커버하는 절연층을 형성하는 단계;
   상기 절연층으로부터 상기 수지 패턴층을 커버하는 상기 적어도 일부가 제거되어 인덱스 매칭층이 형성되도록 상기 수지 패턴층을 제거하는 단계;
   상기 인덱스 매칭층 상에 제2 도전 패턴층을 형성하는 단계를 포함하는 전자 장치 제조 방법.
2. 제1 항에 있어서,
   상기 베이스 층은 평면상에서 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역으로 구분되고,
   상기 제1 도전 패턴층은,
   상기 액티브 영역에 배치된 복수의 제1 전극들;
   상기 주변 영역에 배치되고, 각각이 상기 복수의 제1 전극들에 연결된 복수의 제1 배선들;
   상기 주변 영역에 배치되고, 상기 복수의 제1 배선들과 절연되는 복수의 제2 배선들; 및
   상기 주변 영역에 배치되고, 각각이 상기 복수의 제1 배선들 및 상기 복수의 제2 배선들에 연결된 복수의 패드들을 포함하고,
   상기 복수의 컨택홀들은 상기 제2 배선들과 각각 중첩하도록 정의되는 전자 장치 제조 방법.
3. 제2 항에 있어서,
   상기 제1 도전 패턴층을 형성하는 단계는,
   상기 베이스 층 상에 제1 도전층 및 제2 도전층을 순차적으로 적층하는 단계;
   상기 주변 영역에 배치되는 제1 패턴들이 형성되도록 상기 제2 도전층을 패터닝하는 단계;
   제2 패턴들이 형성되도록 상기 제1 도전층을 패터닝하는 단계를 포함하고,
   상기 복수의 제1 전극들은 상기 제2 패턴들에 의해 정의되고, 상기 복수의 제1 배선들은 상기 제1 패턴들 및 상기 제2 패턴들에 의해 정의되는 전자 장치 제조 방법.
4. 제3 항에 있어서,
   상기 제1 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 복수의 제1 전극들과 절연된 복수의 더미 패턴들을 더 포함하고,
   상기 복수의 제2 배선들은 상기 복수의 더미 패턴들 중 일부와 연결되고
   상기 복수의 더미 패턴들은 상기 제2 패턴들에 의해 정의되는 전자 장치 제조 방법.
5. 제4 항에 있어서,
   상기 제2 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 복수의 제2 전극들과 절연된 복수의 제2 더미 패턴들을 더 포함하는 전자 장치 제조 방법.
6. 제2 항에 있어서,
   상기 제2 도전 패턴층은 상기 복수의 제1 전극들에 각각 대향하는 복수의 제2 전극들을 포함하고,
   상기 복수의 제2 전극들은 각각 상기 복수의 컨택홀들을 통해 상기 제2 배선들과 접속되는 전자 장치 제조 방법.
7. 제2 항에 있어서,
   상기 수지 패턴층은 상기 액티브 영역에 비 중첩하도록 형성되는 전자 장치 제조 방법.
8. 제1 항에 있어서,
   상기 유기층을 형성하는 단계는,
   상기 베이스 층 상에 상기 제1 도전 패턴층을 커버하도록 유기 물질을 도포하는 단계;
   상기 도포된 유기 물질에 상기 복수의 컨택홀들을 형성하는 단계를 포함하는 전자 장치 제조 방법.
9. 제8 항에 있어서,
   상기 수지 패턴층은 상기 복수의 컨택홀들을 충진하는 전자 장치 제조 방법.
10. 제1 항에 있어서,
    상기 수지 패턴층은 인쇄 공정에 의해 형성되는 전자 장치 제조 방법.
11. 제1 항에 있어서,
    상기 수지 패턴층은 스트립(strip) 공정에 의해 제거되는 전자 장치 제조 방법.
12. 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역으로 구분되는 베이스 층;
    상기 액티브 영역에 배치된 복수의 제1 전극들, 상기 주변 영역에 배치되고 상기 복수의 제1 전극들에 각각 연결된 복수의 제1 배선들, 상기 주변 영역에 배치되고 상기 제1 배선들과 절연된 제2 배선들, 및 상기 주변 영역에 배치되고 상기 제1 배선들 및 상기 제2 배선들에 각각 연결된 복수의 패드들을 포함하는 제1 도전 패턴층;
    상기 제1 도전 패턴층 상에 배치되고, 제2 배선들의 적어도 일부를 노출시키는 복수의 컨택홀들이 정의된 유기층;
    상기 유기층 상에 배치되고 상기 액티브 영역에 중첩하는 인덱스 매칭층;
    상기 인덱스 매칭층 상에 배치되고 상기 복수의 컨택홀들을 통해 상기 제2 배선들에 접속되는 제2 도전 패턴층을 포함하고,
    상기 제2 도전 패턴층은 상기 인덱스 매칭층의 상면 및 상기 인덱스 매칭층의 적어도 일 측면을 커버하는 전자 장치.
13. 제12 항에 있어서,
    상기 복수의 제1 전극들은 각각 제1 방향으로 연장되고,
    각각이 상기 제1 방향으로 배열된 복수의 제1 센싱 패턴들 및 상기 복수의 제1 센싱 패턴들과 교번하여 배치되고 각각이 상기 복수의 제1 센싱 패턴들 중 인접한 제1 센싱 패턴들을 연결시키는 복수의 제1 연결 패턴들을 포함하는 전자 장치.
14. 제13 항에 있어서,
    상기 제2 도전 패턴층은 각각이 상기 제1 전극들과 교차하는 제2 방향으로 연장된 제2 전극들을 포함하고,
    상기 제2 전극들 각각은,
    각각이 상기 제2 방향으로 배열된 복수의 제2 센싱 패턴들 및 상기 복수의 제2 센싱 패턴들과 교번하여 배치되고 각각이 상기 복수의 제2 센싱 패턴들 중 인접한 제2 센싱 패턴들을 연결시키는 복수의 제2 연결 패턴들을 포함하는 전자 장치.
15. 제14 항에 있어서,
    상기 제1 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 제1 전극들과 이격되며 적어도 일부가 상기 제2 배선들에 연결된 복수의 제1 더미 패턴들을 더 포함하고,
    상기 제2 도전 패턴층은, 상기 액티브 영역에 배치되고 상기 제2 전극들과 이격된 복수의 제2 더미 패턴들을 더 포함하고,
    상기 복수의 제1 더미 패턴들은 상기 제2 센싱 패턴들과 중첩하고, 상기 복수의 제2 더미 패턴들은 상기 제1 센싱 패턴들과 중첩하는 전자 장치.
16. 제14 항에 있어서,
    상기 인덱스 매칭층은,
    제1 굴절층; 및
    상기 제1 굴절층 상에 배치되고 상기 제1 굴절층보다 낮은 굴절률을 가진 제2 굴절층을 포함하는 전자 장치.
17. 제14 항에 있어서,
    상기 인덱스 매칭층은 상기 복수의 패드들과 비 중첩하는 전자 장치.
18. 제17 항에 있어서,
    상기 인덱스 매칭층은 상기 제2 배선들과 비 중첩하는 전자 장치.
19. 제18 항에 있어서,
    상기 인덱스 매칭층에는,
    상기 복수의 패드들과 중첩하는 제1 개구부 및 상기 복수의 컨택홀들에 전면적으로 중첩하는 제2 개구부가 정의된 전자 장치.
20. 제12 항에 있어서,
    상기 인덱스 매칭층의 상기 일 측면은 상기 컨택홀들과 인접한 전자 장치.

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