KR20170115117A - 액정 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 쇼트부에서의 반사광을 최소화할 수 있으며, 리페어 공정시 블랙 스팟을 방지할 수 있는 액정 표시 장치 및 이의 제조 방법에 관한 것으로, 서로 이격된 제 1 기판 및 제 2 기판; 제 1 기판과 상기 제 2 기판 사이의 액정층; 제 1 기판 상의 공통 라인; 제 2 기판 상의 공통 전극; 및 공통 라인과 공통 전극 사이의 쇼트부를 포함하고; 쇼트부는, 공통 라인 상의 돌출부; 및 돌출부 및 공통 라인 상의 쇼트 전극을 포함하며; 돌출부의 적어도 일부는 흑화 영역을 갖는다.

Description

액정 표시 장치 및 이의 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치에 관한 것으로, 특히 쇼트부에서의 반사광을 최소화할 수 있으며, 리페어 공정시 블랙 스팟을 방지할 수 있는 액정 표시 장치 및 이의 제조 방법에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
본 발명은 쇼트부에서의 반사광을 최소화할 수 있고, 리페어 공정시 블랙 스팟을 방지할 수 있는 액정 표시 장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치는, 서로 이격된 제 1 기판 및 제 2 기판; 제 1 기판과 상기 제 2 기판 사이의 액정층; 제 1 기판 상의 공통 라인; 제 2 기판 상의 공통 전극; 및 공통 라인과 공통 전극 사이의 쇼트부를 포함하고; 쇼트부는, 공통 라인 상의 돌출부; 및 돌출부 및 공통 라인 상의 쇼트 전극을 포함하며; 돌출부의 적어도 일부는 흑화 영역을 갖는다.
돌출부는 공통 라인과 쇼트 전극 사이에 위치한 복수의 돌출 패턴들을 포함하며, 복수의 돌출 패턴들 중 적어도 하나의 적어도 일부는 흑화 영역을 갖는다.
액정 표시 장치는 제 1 기판 상의 컬러 필터를 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 컬러 필터와 동일한 물질을 포함한다.
컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 적어도 2개의 단위 컬러 필터들 중 가장 큰 높이의 단위 컬러 필터와 동일한 물질을 포함한다.
컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며; 흑화 영역을 갖는 적어도 2개의 돌출 패턴들은 각각 서로 다른 단위 컬러 필터의 물질을 포함한다.
액정 표시 장치는 제 1 기판 상의 게이트 절연막을 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 게이트 절연막과 동일한 물질을 포함한다.
액정 표시 장치는 제 1 기판 상의 보호막을 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 보호막과 동일한 물질을 포함한다.
액정 표시 장치는 제 1 기판 상의 층간 절연막을 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 층간 절연막과 동일한 물질을 포함한다.
액정 표시 장치는 액정층을 둘러싸며, 상기 제 1 기판의 비표시 영역과 상기 제 2 기판의 비표시 영역 사이에 위치한 실링부를 더 포함한다.
액정 표시 장치는 제 1 기판 상에 쇼트부가 위치한 쇼트 영역을 정의하는 제 1 개구부 및 제 1 기판의 화소 영역을 정의하는 제 2 개구부를 갖는 차광부를 더 포함한다.
액정 표시 장치는 제 1 기판 상의 컬러 필터를 더 포함하며; 흑화 영역은 상기 컬러 필터보다 더 낮고, 차광부보다 더 높은 광 투과율을 갖는다.
액정 표시 장치는 제 1 기판 상의 게이트 라인, 데이터 라인 및 화소 전극; 게이트 라인에 연결된 게이트 전극, 데이터 라인에 연결된 소스 전극 및 화소 전극에 연결된 드레인 전극을 포함하는 스위칭 소자; 및 제 1 기판 상에 위치하며, 게이트 전극과 중첩하지 않는 제 1 부분, 드레인 전극 중 게이트 전극과 중첩하지 않는 제 2 부분 중 적어도 하나와 중첩하지 않는 컬러 필터를 더 포함한다.
컬러 필터는 제 1 부분 및 제 2 부분을 제외한 스위칭 소자의 나머지 부분과 중첩한다.
컬러 필터는, 화소 전극과 중첩하는 제 1 중첩부; 및 스위칭 소자의 나머지 부분과 중첩하는 제 2 중첩부를 포함한다.
액정 표시 장치는 제 2 중첩부 상의 컬럼 스페이서를 더 포함한다.
제 1 중첩부와 제 2 중첩부가 일체로 이루어진다.
제 1 중첩부와 제 2 중첩부가 분리되어 있다.
액정 표시 장치는 제 1 기판 상의 게이트 라인, 유지 전극, 데이터 라인, 제 1 부화소 전극 및 제 2 부화소 전극; 게이트 라인에 연결된 제 1 게이트 전극, 데이터 라인에 연결된 제 1 소스 전극 및 제 1 부화소 전극에 연결된 제 1 드레인 전극을 포함하는 제 1 스위칭 소자; 게이트 라인에 연결된 제 2 게이트 전극, 제 1 소스 전극에 연결된 제 2 소스 전극 및 제 2 부화소 전극에 연결된 제 2 드레인 전극을 포함하는 제 2 스위칭 소자; 게이트 라인에 연결된 제 3 게이트 전극, 제 2 드레인 전극에 연결된 제 3 소스 전극 및 유지 전극에 연결된 제 3 드레인 전극을 포함하는 제 3 스위칭 소자; 및 제 1 기판 상에 위치하며, 제 1 소스 전극 중 제 1 게이트 전극과 중첩하지 않는 제 1 부분, 제 1 드레인 전극 중 제 1 게이트 전극 및 유지 전극과 중첩하지 않는 제 2 부분, 제 2 드레인 전극 중 제 2 게이트 전극 및 유지 전극과 중첩하지 않는 제 3 부분, 제 3 소스 전극 중 제 3 게이트 전극 및 유지 전극과 중첩하지 않는 제 4 부분 중 적어도 하나와 중첩하지 않는 컬러 필터를 더 포함한다.
컬러 필터는, 제 1 부화소 전극과 중첩하는 제 1 중첩부; 제 2 부화소 전극과 중첩하는 제 2 중첩부; 및 제 1 내지 제 6 부분들을 제외한 제 1 내지 제 3 스위칭 소자들의 나머지 부분들과 중첩하는 제 3 중첩부를 포함한다.
액정 표시 장치는 제 3 중첩부 상의 컬럼 스페이서를 더 포함한다.
제 1 및 제 2 중첩부 중 적어도 하나는 제 3 중첩부와 일체로 이루어진다.
제 1 내지 제 3 중첩부들이 서로 분리되어 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 다른 액정 표시 장치는, 서로 이격된 제 1 기판 및 제 2 기판; 제 1 기판과 제 2 기판 사이의 액정층; 제 1 기판 상의 공통 라인; 제 2 기판 상의 공통 전극; 및 제 2 기판 상에 위치하여 쇼트 영역을 정의하는 차광부; 쇼트 영역에서 공통 라인과 공통 전극 사이에 위치한 복수의 쇼트부들을 포함하고; 각 쇼트부는, 공통 라인 상의 돌출부; 및 돌출부 및 공통 라인 상의 쇼트 전극을 포함하며; 돌출부의 적어도 일부는 흑화 영역을 갖는다.
돌출부는 공통 라인과 쇼트 전극 사이에 위치한 복수의 돌출 패턴들을 포함하며, 복수의 돌출 패턴들 중 적어도 하나의 적어도 일부는 흑화 영역을 갖는다.
액정 표시 장치는 제 1 기판 상의 컬러 필터를 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 컬러 필터와 동일한 물질을 포함한다.
컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 적어도 2개의 단위 컬러 필터들 중 가장 큰 높이의 단위 컬러 필터와 동일한 물질을 포함한다.
컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며; 흑화 영역을 갖는 적어도 2개의 돌출 패턴들은 각각 서로 다른 단위 컬러 필터의 물질을 포함한다.
액정 표시 장치는 제 1 기판 상의 게이트 절연막을 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 게이트 절연막과 동일한 물질을 포함한다.
액정 표시 장치는 제 1 기판 상의 보호막을 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 보호막과 동일한 물질을 포함한다.
액정 표시 장치는 제 1 기판 상의 층간 절연막을 더 포함하며; 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 층간 절연막과 동일한 물질을 포함한다.
돌출부는 정사각의 형상, 직사각의 형상, 원의 형상, 타원의 형상 중 어느 하나의 형상을 갖는다.
돌출부의 각 변은 20um 또는 이보다 더 큰 길이를 갖는다.
인접한 돌출부들 간의 길이는 1um 내지 10um이다.
각 쇼트부의 쇼트 전극은 서로 연결된다.
각 쇼트부의 돌출부는 공통 라인 상의 서로 다른 부분에 위치한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치의 제조 방법은, 표시 영역 및 비표시 영역을 갖는 기판을 준비하는 단계; 기판의 비표시 영역에 공통 라인을 형성하는 단계; 표시 영역에 컬러 필터를 형성하고, 비표시 영역의 공통 라인 상에 쇼트부의 돌출부를 형성하는 단계; 돌출부의 적어도 일부에 흑화 영역을 형성하는 단계; 및 표시 영역에 화소 전극을 형성하는 단계를 포함한다.
돌출부는 복수의 돌출 패턴들을 포함하며, 복수의 돌출 패턴들 중 적어도 하나의 적어도 일부는 흑화 영역을 갖는다.
복수의 돌출 패턴들 중 적어도 하나는 컬러 필터와 동일한 물질로 동시에 형성된다.
흑화 영역을 갖는 돌출 패턴은 컬러 필터들 중 가장 큰 높이를 갖는 컬러 필터와 동일한 물질을 포함한다.
돌출부의 적어도 일부에 흑화 영역을 형성하는 단계는 돌출부를 탄화시키는 단계를 포함한다.
돌출부를 탄화시키는 단계는 돌출부로 레이저 빔을 조사하는 단계를 포함한다.
본 발명에 따른 액정 표시 장치 및 이의 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 쇼트부의 적어도 일부는 흑화 영역을 포함한다. 이에 따라, 쇼트부에서의 반사광이 최소화될 수 있다.
둘째, 하나의 쇼트 영역에 복수의 돌출부들은 서로 분리되어 배치된다. 따라서, 쇼트부에서의 반사광의 양이 더 감소될 수 있다.
셋째, 컬러 필터는 소스 전극 및 드레인 전극의 절단 경로를 중첩하지 않는다. 따라서, 레이저 빔에 의한 리페어 공정시 컬러 필터의 손상이 방지될 수 있다. 그러므로, 화소의 블랙 스팟 현상이 방지될 수 있다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 제 1 패널 및 이에 접속된 주변 회로를 나타낸 도면이다.
도 2는 도 1의 I-I`의 선을 따라 자른 단면도이다.
도 3은 2의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
도 4는 도 2의 차광부에 대한 평면도이다.
도 5는 도 4의 차광부의 제 1 개구부에 위치한 쇼트부 및 그 쇼트부의 하부에 위치한 공통 라인을 나타낸 도면이다.
도 6은 도 5의 하나의 화소 영역에 대응되는 하나의 화소에 대한 평면도이다.
도 7은 도 5의 I-I` 및 도 6의 II-II'의 선을 따라 자른 단면도이다.
도 8a 내지 도 8e는 본 발명의 한 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
도 9는 도 5의 I-I`의 선을 따라 자른 다른 단면도이다.
도 10은 도 5의 I-I`의 선을 따라 자른 또 다른 단면도이다.
도 11은 도 4의 차광부의 제 1 개구부에 위치한 쇼트부 및 그 쇼트부의 하부에 위치한 공통 라인을 나타낸 다른 도면이다.
도 12는 도 11의 I-I`의 선을 따라 자른 단면도이다.
도 13은 도 4의 어느 하나의 쇼트 영역에 위치한 복수의 돌출부들을 나타낸 도면이다.
도 14는 도 4의 어느 하나의 쇼트 영역에 위치한 복수의 돌출부들을 나타낸 다른 도면이다.
도 15는 도 5의 하나의 화소 영역에 대응되는 하나의 화소에 대한 다른 평면도이다.
도 16은 도 15의 I-I`의 선을 따라 자른 단면도이다.
도 17은 도 15에서 컬러 필터만을 따로 나타낸 도면이다.
도 18은 도 5의 하나의 화소 영역에 대응되는 하나의 화소에 대한 또 다른 평면도이다.
도 19는 도 18의 I-I`의 선을 따라 자른 단면도이다.
도 20은 도 18의 II-II`의 선을 따라 자른 단면도이다.
도 21은 도 18에서 컬러 필터만을 따로 나타낸 도면이다.
도 22a 내지 도 22g는 도 18의 화소에 포함될 수 있는 컬러 필터의 다른 실시예들을 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 22g를 참조로 본 발명에 따른 액정 표시 장치 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 제 1 패널 및 이에 접속된 주변 회로를 나타낸 도면이고, 도 2는 도 1의 I-I`의 선을 따라 자른 단면도이고, 도 3은 2의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
본 발명의 액정 표시 장치는, 도 1 및 도 2에 도시된 바와 같이, 표시 패널(도 2의 100), 게이트 드라이버(236) 및 데이터 드라이버(136)를 포함한다.
표시 패널(100)은, 도 2에 도시된 바와 같이, 제 1 패널(101), 제 2 패널(102), 액정층(333) 및 실링(sealing)부(155)를 포함한다. 표시 패널(100)은 표시 영역(AR1)과 비표시 영역(AR2)으로 구분된다.
표시 패널(100)의 표시 영역(AR1)은 제 1 패널(101)의 표시 영역(AR1) 및 제 2 패널(102)의 표시 영역(AR1)에 대응된다. 표시 패널(100)의 비표시 영역(AR2)은 제 1 패널(101)의 비표시 영역(AR2) 및 제 2 패널(102)의 비표시 영역(AR2)에 대응된다.
실링부(155)는 제 1 패널(101)과 제 2 패널(102) 사이에 위치한다. 구체적으로, 실링부(155)는, 도 2에 도시된 바와 같이, 제 1 패널(101)의 비표시 영역(AR2)과 제 2 패널(102)의 비표시 영역(AR2) 사이에 위치한다. 실링부(155)는, 예를 들어, 도 1에 도시된 바와 같이, 표시 영역(AR1)을 둘러싸는 폐곡선 형상을 가질 수 있다.
액정층(333)은 제 1 패널(101), 제 2 패널(102) 및 실링부(155)에 의해 정의된 공간에 위치한다. 액정층(333)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(333)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
도 2에 도시된 바와 같이, 제 1 패널(101)은 제 2 패널(102)보다 더 큰 면적을 갖는다. 제 1 패널(101)과 제 2 패널(102)은 액정층(333)을 사이에 두고 서로 마주본다.
제 1 패널(101)은, 도 1에 도시된 바와 같이, 제 1 기판(301), 복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj) 및 공통 라인(166)을 포함한다. 게이트 라인들(GL1 내지 GLi), 데이터 라인들(DL1 내지 DLj) 및 공통 라인(166)들은 제 1 기판(301) 상에 위치한다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 게이트 라인들(GL1 내지 GLi)은 비표시 영역(AR2)로 연장되어 게이트 드라이버(236)에 접속되고, 데이터 라인들(DL1 내지 DLj)은 비표시 영역(AR2)로 연장되어 데이터 드라이버(136)에 접속된다.
게이트 라인 중 비표시 영역(AR2)에 위치한 부분은 게이트 링크 라인으로 정의될 수 있다. 각 게이트 라인(GL1 내지 GLi)의 각 게이트 링크 라인(GLK1 내지 GLKi)은 실링부(155)와 교차한다. 데이터 라인 중 비표시 영역(AR2)에 위치한 부분은 데이터 링크 라인으로 정의될 수 있다. 각 데이터 라인(GL1 내지 GLi)의 각 데이터 링크 라인(DLK1 내지 DLKi)은 실링부(155)와 교차한다.
게이트 드라이버(236)는 복수의 게이트 구동 집적회로(247)들을 포함한다. 게이트 구동 집적회로(247)들은 게이트 신호들을 생성하여 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)에 순차적으로 공급한다.
각 게이트 구동 집적회로(247)는 게이트 캐리어(246)에 실장(mount)된다. 게이트 캐리어(246)들은 제 1 패널(101)에 전기적으로 연결된다. 예를 들어, 게이트 캐리어(246)들 각각은 제 1 기판(301)의 비표시 영역(AR2)에 전기적으로 연결될 수 있다. 게이트 캐리어(246)는 게이트 테이프 캐리어 패키지(Tape Carrier Package)일 수 있다.
데이터 드라이버(136)는 복수의 데이터 구동 집적회로(147)들을 포함한다. 데이터 구동 집적회로(147)들은 타이밍 컨트롤러로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로(147)들은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로(147)들은 타이밍 컨트롤러로부터의 디지털 영상 데이터 신호들을 전원 공급부(도시되지 않음)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(147)는 데이터 캐리어(146)에 실장된다. 데이터 캐리어(146)들은 회로 기판(168)과 제 1 패널(101) 사이에 접속된다. 예를 들어, 데이터 캐리어(146)들 각각은 회로 기판(168)과 제 1 기판(301)의 비표시 영역(AR2) 사이에 전기적으로 연결될 수 있다. 데이터 캐리어(146)는 데이터 테이프 캐리어 패키지(Tape Carrier Package)일 수 있다.
회로 기판(168)에 전술된 타이밍 컨트롤러 및 전원 공급부가 위치할 수 있는 바, 데이터 캐리어(146)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 데이터 구동 집적회로(147)로 전송하는 입력 배선들과 그 데이터 구동 집적회로(147)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들로 전송하는 출력 배선들을 포함한다. 한편, 적어도 하나의 캐리어(146)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 게이트 드라이버(236)로 전송하기 위한 보조 배선들을 더 포함할 수 있는 바, 이 보조 배선들은 제 1 패널(101)에 위치한 패널 배선들에 연결된다. 이 패널 배선들은 보조 배선들과 게이트 드라이버(236)를 서로 연결한다. 패널 배선들은 라인-온-글라스(line-on-glass) 방식으로 제 1 기판(301)의 비표시 영역(AR2) 상에 배치될 수 있다.
공통 라인(166)은 실링부(155)와 제 1 기판(301) 사이에 위치한다. 공통 라인(166)은 실링부(155)를 따라 위치한다. 단, 공통 라인(166)은, 도 1에 도시된 바와 같이, 실링부(155)와 게이트 링크 라인들(GLK1 내지 GLKi) 간의 교차부에 위치하지 않는다. 또한, 공통 라인(166)은, 도 1에 도시된 바와 같이, 실링부(155)와 데이터 라인들(DLK1 내지 DLKj) 간의 교차부에 위치하지 않는다. 한편, 데이터 링크 라인들(DLK1 내지 DLKj)과 공통 라인(166)은 서로 다른 층에 위치하므로 실링부(155)와 데이터 링크 라인들(DLK1 내지 DLKj) 간의 교차부에 위치할 수도 있다. 다만, 이와 같은 경우 데이터 링크 라인들(DLK1 내지 DLKj)과 공통 라인(166) 사이에 커패시터가 형성될 수 있는 바, 이 커패시터는 데이터 라인들(DL1 내지 DLj)의 영상 데이터 신호에 영향을 줄 수 있다. 따라서, 공통 라인(166)은 실링부(155)와 데이터 링크 라인들(DLK1 내지 DLKj) 간의 교차부에 위치하지 않는 것이 바람직하다.
공통 라인(166)은 전술된 전원 공급부로부터 공통 전압을 공급받는다. 이를 위해, 공통 라인(166)은 게이트 캐리어(246)에 위치한 신호 전송 라인 및 데이터 캐리어(146)에 위치한 신호 전송 라인 중 적어도 하나를 통해 전원 공급부에 연결될 수 있다.
제 2 패널(102)은 제 2 기판(302)과 이 제 2 기판(302) 상에 위치한 공통 전극(330)을 포함한다.
제 2 패널(102)의 공통 전극(330)은 쇼트부(600)를 통해 제 1 패널(101)의 공통 라인(166)에 연결된다. 공통 전극(330)은 쇼트부(600)를 통해 공통 라인(166)으로부터 공통 전압을 전달받는다.
표시 패널(100)은, 도 3에 도시된 바와 같이, 복수의 화소들(R, G, B)을 포함한다. 화소들(R, G, B)은, 도 3에 도시된 바와 같이, 표시 패널(100)의 표시 영역(AR1)에 위치한다.
화소들(R, G, B)은 행렬 형태로 배열된다. 화소들(R, G, B)은 적색 영상을 표시하는 적색 화소(R)들, 녹색 영상을 표시하는 녹색 화소(G) 및 청색 영상을 표시하는 청색 화소(B)로 구분된다. 이때, 수평 방향으로 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 영상을 표시하기 위한 단위 화소가 될 수 있다.
제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평라인(HL1)에 위치한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평라인(HL2)에 위치한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
각 화소(R, G, B)는, 도 2에 도시된 바와 같이, 스위칭 소자(TFT), 액정용량 커패시터(Clc) 및 보조용량 커패시터(Cst)를 포함한다. 스위칭 소자(TFT)는 박막 트랜지스터(Thin Film Transistor)일 수 있다.
스위칭 소자(TFT)는 게이트 라인(GLi)으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 스위칭 소자(TFT)는 데이터 라인(DLj)으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터(Clc)및 보조용량 커패시터(Cst)로 공급한다.
액정용량 커패시터(Clc)는 서로 대향하여 위치한 화소 전극(도 6의 PE)과 공통 전극(330)을 포함한다.
보조용량 커패시터(Cst)는 서로 대향하여 위치한 화소 전극(PE)과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인(GLi-1) 또는 공통 전압을 전송하는 전송 라인(도시되지 않음)일 수 있다.
한편, 제 1 패널(101)은, 도 2에 도시된 바와 같이, 차광부(376)를 더 포함한다. 여기서, 도 2 및 도 4를 통해 차광부(376)를 상세히 설명한다.
도 4는 도 2의 차광부(376)에 대한 평면도이다.
차광부(376)는, 도 2에 도시된 바와 같이, 제 1 기판(301) 상에 위치한다. 차광부(376)의 일부는 실링부(155)에 의해 둘러싸여 있다. 예를 들어, 차광부(376) 중 표시 영역(AR1)에 위치한 부분 및 데드 스페이스 영역(Dead Space area; DS)에 위치한 부분은 실링부(155)에 의해 둘러싸여 있다.
차광부(376)는, 도 4에 도시된 바와 같이, 제 1 개구부(36a) 및 제 2 개구부(36b)를 갖는다.
제 1 개구부(36a)는 차광부(376)의 가장자리에 위치한다. 다시 말하여, 제 1 개구부(36a)는 쇼트부(600)에 대응되게 차광부(376)의 가장자리에 위치한다. 차광부(376)의 가장자리는 비표시 영역(AR2)에 대응된다. 제 1 개구부(36a)는 쇼트 영역을 정의하는 바, 그 쇼트 영역에 쇼트부(600)가 위치한다. 도 4에는 하나의 예로서 서로 분리된 5개의 제 1 개구부(36a)들이 도시되어 있다. 5개의 제 1 개구부(36a)들은 각각 5개의 쇼트 영역들을 정의한다.
제 2 개구부(36b)는 차광부(376)의 중심부에 위치한다. 차광부(376)의 제 2 개구부(36b)는 화소 영역을 정의한다. 즉, 제 2 개구부(36b)는 각 화소의 화소 전극(PE)에 대응하여 위치한다. 차광부(376)는 제 2 개구부(36b)들을 제외한 부분에서의 광을 차단한다. 예를 들어, 차광부(376)는 스위칭 소자(TFT), 게이트 라인들(GL1 내지 GLi) 및 데이터 라인들(DL1 내지 DLj) 상에 위치하여 이들을 통과한 광이 외부로 방출되는 것을 차단한다.
도 2에 도시된 바와 같이, 차광부(376) 상에 컬럼 스페이서(472)가 위치할 수 있다. 컬럼 스페이서(472)는 제 2 패널(102)을 향해 소정 높이로 돌출된 형상을 갖는다. 컬럼 스페이서(472)는 제 1 패널(101)과 제 2 패널(102) 간의 셀갭(cell gap)을 일정하게 유지시킨다. 컬럼 스페이서(472)는 차광부(376)와 일체로 구성될 수 있다. 이와 같은 경우, 컬럼 스페이서(472)와 차광부(376)는 동일한 물질로 동시에 제조될 수 있다.
도 5는 도 4의 차광부의 제 1 개구부(36a)에 위치한 쇼트부(600) 및 그 쇼트부(600)의 하부에 위치한 공통 라인(166)을 나타낸 도면이고, 도 6은 도 5의 하나의 화소 영역에 대응되는 하나의 화소에 대한 평면도이고, 그리고 도 7은 도 5의 I-I` 및 도 6의 II-II'의 선을 따라 자른 단면도이다.
제 1 패널(101)은, 도 5 내지 도 7에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 데이터 라인(DL), 공통 라인(166), 스위칭 소자(TFT), 게이트 절연막(311), 보호막(320), 컬러 필터(354), 층간 절연막(391), 화소 전극(PE), 차광부(376) 및 쇼트부(600)를 포함한다.
스위칭 소자(TFT)는 게이트 전극(GE), 반도체층(313), 저항성 접촉층(315), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(166)은 제 1 기판(301) 상에 위치한다. 게이트 라인(GL)의 단부는 다른 층 또는 외부 구동회로와 접속될 수 있는 바, 이를 위해 그 게이트 라인(GL)의 단부는 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 라인 (GL), 게이트 전극(GE) 및 공통 라인(166) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(166) 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 이와 달리, 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(166) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(311)은 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(166) 상에 위치한다. 이때, 게이트 절연막(311)은 그 게이트 라인(GL), 게이트 전극(GE) 및 공통 라인(166)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 도 7에 도시된 바와 같이, 게이트 절연막(311)은 공통 콘택홀(35)에 대응되게 위치한 개구부를 갖는다. 공통 콘택홀을 통해 공통 라인(166)이 노출된다.
게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(313)은 게이트 절연막(311) 상에 위치한다. 반도체층(313)은 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩한다. 반도체층(313)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
저항성 접촉층(315)은 반도체층(313) 상에 위치한다. 저항성 접촉층(315)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉층(315)은 쌍을 이루어 반도체층(313) 상에 위치할 수 있다.
소스 전극(SE)은 반도체층(313)의 한 부분에 접촉된 저항성 접촉층(315) 상에 위치한다. 소스 전극(SE)은 데이터 라인(DL)으로부터 연장된다. 예를 들어, 도 6에 도시된 바와 같이, 소스 전극(SE)은 데이터 라인(DL)에서 게이트 전극(GE)을 향해 돌출된 형태를 갖는다. 소스 전극(SE)은 반도체층(313) 및 게이트 전극(GE)과 중첩된다.
소스 전극(SE)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
드레인 전극(DE)은 반도체층(313)의 다른 부분에 접촉된 저항성 접촉층(315) 상에 위치한다. 드레인 전극(DE)은 게이트 전극(GE) 및 반도체층(313)과 중첩된다. 드레인 전극(DE)은 화소 전극(PE)에 연결된다. 드레인 전극(DE) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 드레인 전극(DE)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
스위칭 소자(TFT)의 채널(channel) 영역은 소스 전극(SE)과 드레인 전극(DE) 사이의 반도체층(313) 부분에 위치한다. 채널 영역에 해당하는 반도체층(313) 부분은 다른 부분은 비하여 더 낮은 두께를 갖는다.
데이터 라인(DL)은 게이트 절연막(311) 상에 위치한다. 데이터 라인(DL)의 단부는 다른 층 또는 외부 구동회로와 접속될 수 있는 바, 이를 위해 그 데이터 라인(DL)의 단부는 다른 부분보다 더 큰 면적을 가질 수 있다.
데이터 라인(DL)은 게이트 라인(GL)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 간의 기생 커패시턴스의 크기가 줄어들 수 있다. 데이터 라인(DL)은 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 데이터 라인(DL)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 전술된 반도체층(313)은 게이트 절연막(311)과 소스 전극(SE) 사이에 더 위치할 수 있다. 또한, 반도체층(313)은 게이트 절연막(311)과 드레인 전극(DE) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 소스 전극(SE) 사이에 위치한 반도체층을 제 1 추가 반도체층으로 정의하고, 게이트 절연막(311)과 드레인 전극(DE) 사이에 위치한 반도체층을 제 2 추가 반도체층으로 정의하자. 이때, 전술된 저항성 접촉층(315)은 제 1 추가 반도체층과 소스 전극(SE) 사이에 더 위치할 수 있다. 또한, 전술된 저항성 접촉층(315)은 제 2 추가 반도체층과 드레인 전극(DE) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 반도체층(313)은 게이트 절연막(311)과 데이터 라인(DL) 사이에 더 위치할 수 있다. 예를 들어, 반도체층(313)은 게이트 절연막(311)과 데이터 라인(DL) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 데이터 라인(DL) 사이에 위치한 반도체층을 제 3 추가 반도체층으로 정의하자. 이때, 전술된 저항성 접촉층(315)은 제 3 추가 반도체층과 데이터 라인(DL) 사이에 더 위치할 수 있다.
보호막(320)은 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(311) 상에 위치한다. 이때, 보호막(320)은 그 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 도 7에 도시된 바와 같이, 보호막(320)은 드레인 콘택홀(33) 및 공통 콘택홀(35)에 각각 대응되게 위치한 개구부들을 갖는다. 드레인 콘택홀(33)에 의해 드레인 전극(DE)을 노출된다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(321) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
컬러 필터(354)는 화소 영역의 보호막(320) 상에 구비된다. 컬러 필터(354)는 차광부(376)의 제 2 개구부(36b)에 대응하게 위치하는 바, 이때 컬러 필터(354)의 가장자리는 게이트 라인(GL), 스위칭 소자(TFT) 및 데이터 라인(DL) 상에 위치할 수 있다. 컬러 필터(354)의 가장자리는 이에 인접한 다른 컬러 필터의 가장자리와 중첩할 수 있다. 컬러 필터(354)는 드레인 전극(DE)에 대응되게 위치한 개구부를 갖는다. 컬러 필터(354)는 감광성 유기 물질로 이루어질 수 있다.
층간 절연막(391)은 컬러 필터(354) 및 보호막(320) 상에 위치한다. 이때, 층간 절연막(391)은 그 컬러 필터(354) 및 보호막(320)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 도 7에 도시된 바와 같이, 층간 절연막(391)은 드레인 콘택홀(32) 및 공통 콘택홀(35)에 각각 대응되게 위치한 개구부들을 갖는다. 층간 절연막(391)은 유기 물질로 이루어질 수 있다.
화소 전극(PE)은 드레인 콘택홀(32)을 통해 드레인 전극(DE)에 접속된다. 화소 전극(PE)은 층간 절연막(391) 상에 위치한다. 화소 전극(PE)은 차광부(376)의 제 2 개구부(36b)에 대응하게 위치하는 바, 이 화소 전극(PE)의 일부는 그 제 2 개구부(36b)를 정의하는 차광부(376)와 중첩할 수 있다. 화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
차광부(376)는 화소 전극(PE) 및 층간 절연막(39) 상에 위치한다. 차광부(376)는 전술된 바와 같이, 제 1 개구부(36a) 및 제 2 개구부(36b)를 갖는다.
쇼트부(600)는 돌출부(601) 및 쇼트 전극(602)을 포함한다. 돌출부(601)는 공통 라인(166) 상에 위치하며, 쇼트 전극(602)은 공통 라인(166) 및 돌출부(601) 상에 위치한다.
돌출부(601)는 서로 다른 층에 위치한 복수의 돌출 패턴들을 포함할 수 있다. 예를 들어, 돌출부(601)는, 도 7에 도시된 바와 같이, 수직으로 적층된 제 1 내지 제 4 돌출 패턴들(611a, 611b, 611c, 611d)을 포함할 수 있다.
돌출부(601)에 포함된 제 1 내지 제 4 돌출 패턴들(611a, 611b, 611c, 611d)은 서로 다른 물질로 만들어질 수 있다. 예를 들어, 제 1 내지 제 4 돌출 패턴들(611a, 611b, 611c, 611d)은 서로 다른 물질로 제조될 수 있다.
제 1 돌출 패턴(611a)은 공통 라인(166) 상에 위치한다. 제 1 돌출 패턴(611a)은 게이트 절연막(311)과 동일 층 상에 위치할 수 있다. 제 1 돌출 패턴(611a)과 게이트 절연막(311)은 동일한 물질로 동시에 제조될 수 있다.
제 2 돌출 패턴(611b)은 제 1 돌출 패턴(611a) 상에 위치한다. 제 2 돌출 패턴(611b)은 보호막(320)과 동일 층 상에 위치할 수 있다. 제 2 돌출 패턴(611b)과 보호막(320)은 동일한 물질로 동시에 제조될 수 있다.
제 3 돌출 패턴(611c)은 제 2 돌출 패턴(611b) 상에 위치한다. 제 3 돌출 패턴(611c)은 컬러 필터(354)와 동일 층 상에 위치할 수 있다. 제 3 돌출 패턴(611c)과 컬러 필터(354)는 동일한 물질로 동시에 제조될 수 있다.
제 3 돌출 패턴(611c)은 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터 중 어느 하나와 동일한 물질로 제조될 수 있다. 이때, 제 3 돌출 패턴(611c)은 가장 낮은 광투과도를 갖는 컬러 필터와 동일한 물질로 제조될 수도 있다. 예를 들어, 제 3 돌출 패턴(611c)은 청색 컬러 필터와 동일한 물질로 제조될 수 있다. 한편, 제 3 돌출 패턴(611c)은 가장 두꺼운 두께를 갖는 컬러 필터와 동일한 물질로 제조될 수 있다. 예를 들어, 청색 컬러 필터가 가장 두꺼운 두께를 가질 경우, 제 3 돌출 패턴(611c)은 청색 컬러 필터와 동일한 물질로 제조될 수 있다.
제 4 돌출 패턴(611d)은 제 2 돌출 패턴(611b) 및 제 3 돌출 패턴(611c) 상에 위치한다. 제 4 돌출 패턴(611d)은 층간 절연막(391)과 동일 층 상에 위치할 수 있다. 제 4 돌출 패턴(611d)은 층간 절연막(391)과 동일한 물질로 동시에 제조될 수 있다. 한편, 제 4 돌출 패턴(611d)은 제 2 돌출 패턴(611b) 상에 위치하지 않을 수도 있다. 또한, 제 4 돌출 패턴(611d)은 생략될 수 있다.
쇼트 전극(602)은 공통 라인(166) 및 제 4 돌출 패턴(611d) 상에 위치한다. 이때, 쇼트 전극(602)은 공통 콘택홀(35)을 통해 공통 라인(166)에 연결된다. 쇼트 전극(602)은 실링부(155)에 포함된 도전성 볼(700)을 통해 공통 전극(330)에 연결된다. 쇼트 전극(602)은 화소 전극(PE)과 동일한 물질로 만들어질 수 있다.
이와 같이 구성된 쇼트부(600)의 적어도 일부는 흑화 영역(또는 탄화 영역)을 포함한다. 다시 말하여, 쇼트부(600)의 제 1 내지 제 4 돌출 패턴들(611a 내지 611d) 중 적어도 하나는 흑화 영역을 포함할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 쇼트부(600)의 제 3 돌출 패턴(611c)은 흑화 영역을 포함할 수 있다. 도시되지 않았지만, 제 1 돌출 패턴(611a), 제 2 돌출 패턴(611b) 및 제 4 돌출 패턴(611d) 중 적어도 하나가 흑화 영역을 포함할 수도 있다.
흑화 영역의 광 투과율은 컬러 필터(354)의 광 투과율보다 낮고, 차광부(376)의 광투과율 보다 높다.
제 1 돌출 패턴(611a)이 흑화 영역을 포함할 경우, 제 1 돌출 패턴(611a)은 게이트 절연막(311)과 동일한 물질을 더 포함할 수 있다.
제 2 돌출 패턴(611b)이 흑화 영역을 포함할 경우, 제 2 돌출 패턴(611b)은 보호막(320)과 동일한 물질을 더 포함할 수 있다.
제 3 돌출 패턴(611c)이 흑화 영역을 포함할 경우, 제 3 돌출 패턴(611c)은 컬러 필터(354)와 동일한 물질을 포함할 수 있다. 구체적으로, 흑화 영역을 갖는 제 3 돌출 패턴(611c)은 전술된 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터 중 어느 하나와 동일한 물질을 더 포함할 수 있다.
제 4 돌출 패턴(611d)이 흑화 영역을 포함할 경우, 제 4 돌출 패턴(611d)은 층간 절연막(391)과 동일한 물질을 더 포함할 수 있다.
이와 같이 돌출부(601)의 적어도 일부가 흑화 영역을 포함할 때, 쇼트부(601)에서의 반사광이 최소화될 수 있다. 즉, 쇼트부(601)와 제 1 기판(201) 사이에는 금속 재질인 공통 라인(166)이 위치하는 바, 외부로부터 공통 라인(166)으로 입사된 광은 그 공통 라인(166)에 의해 다시 외부로 반사될 수 있다. 이 반사된 광에 의해 그 쇼트부(600)가 시감될 수 있다. 예를 들어, 그 쇼트부(600)의 제 3 돌출 패턴(611d)이 청색 컬러 필터와 동일한 물질을 포함할 때, 비표시 영역에서 청색 광이 발생되어 화질이 저하될 수 있다. 그러나, 전술된 돌출부(601)의 흑화 영역은 쇼트부(600)에서의 반사광을 최소화하여 그 쇼트부(600)가 시감되는 것을 최소화할 수 있다.
도 8a 내지 도 8e는 본 발명의 한 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
먼저, 도 8a에 도시된 바와 같이, 제 1 기판(310) 상에 공통 라인(166), 게이트 라인(GL) 및 게이트 전극(GE)이 형성된다. 이후, 공통 라인(166), 게이트 라인(GL) 및 게이트 전극(GE)을 포함한 제 1 기판(301)의 전면에 게이트 절연막(311)이 형성된다. 다음으로, 게이트 절연막(311) 상에 게이트 전극(GE)을 중첩하는 반도체층(313) 및 저항성 접촉층(315)이 형성된다. 이어서, 저항성 접촉층(315) 및 게이트 절연막(311) 상에 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 이후, 소스 전극(SE) 및 드레인 전극(DE)이 마스크로 사용된 상태에서 저항성 접촉층(315)이 제거되어 스위칭 소자(TFT)의 채널 영역이 형성된다. 다음으로, 보호막(320)이 제 1 기판(301)의 전면에 형성된다. 이어서, 보호막(320) 상에 제 3 돌출 패턴(611c) 및 컬러 필터(354)가 형성된다. 제 3 돌출 패턴(611c)은 공통 라인(166)과 중첩한다.
이후, 도 8b에 도시된 바와 같이, 레이저 장비(808)로부터의 레이저 빔(888)이 제 3 돌출 패턴(611c)으로 조사된다. 이 레이저 빔(888)에 의해 제 3 돌출 패턴(611c)이 탄화되면서 그 제 3 돌출 패턴(611c)에 흑화 영역이 만들어진다. 이에 따라, 제 3 돌출 패턴(611c)은 흑화 영역을 갖는다.
다음으로, 보호막(320), 제 3 돌출 패턴(611c) 및 컬러 필터(354) 상에, 도 8c에 도시된 바와 같이, 드레인 전극(DE) 및 공통 라인(166)에 대응하게 위치한 개구부들을 갖는 층간 절연막(391) 및 제 4 돌출 패턴(611d)이 형성된다. 이어서, 층간 절연막(391) 및 제 4 돌출 패턴(611d)이 마스크로 사용된 상태에서 보호막(320) 및 게이트 절연막(311)이 제거되어 공통 콘택홀(35) 및 드레인 콘택홀(32)이 형성된다. 또한, 보호막(320) 및 게이트 절연막(311)의 일부가 제거됨에 따라 제 1 돌출 패턴(611a) 및 제 2 돌출 패턴(611b)이 형성된다.
이어서, 도 8d에 도시된 바와 같이, 공통 라인(166) 및 제 4 돌출 패턴(611d) 상에 쇼트 전극(602)이 형성되고, 드레인 전극(DE) 및 층간 절연막(391) 상에 화소 전극(PE)이 형성된다.
다음으로, 도 8e에 도시된 바와 같이, 쇼트 영역 및 화소 영역을 제외한 부분에 차광부(376) 및 컬럼 스페이서(472)가 형성된다. 차광부(376)는 제 1 개구부(36a) 및 제 2 개구부(36b)를 갖는다.
도 9는 도 5의 I-I`의 선을 따라 자른 다른 단면도이다.
도 9에 도시된 바와 같이, 제 1 내지 제 4 돌출 패턴들(611a 내지 611d) 중 제 4 돌출 패턴(611d)이 흑화 영역을 포함할 수 있다. 예를 들어, 제 3 돌출 패턴(611c)을 중첩하도록 제 4 돌출 패턴(611d)의 상측 부분이 흑화 영역을 가질 수 있다. 제 4 돌출 패턴(611d)은 전술된 바와 같은 레이저 빔(888)에 의해 탄화됨으로써 흑화 영역을 가질 수 있다. 예를 들어, 제 4 돌출 패턴(611d)은 전술된 도 8c의 단계에서 레이저 빔(888)을 조사받을 수 있다.
도 10은 도 5의 I-I`의 선을 따라 자른 또 다른 단면도이다.
쇼트부(600)는, 도 10에 도시된 바와 같이, 제 5 돌출 패턴(611e) 및 제 6 돌출 패턴(611f) 중 적어도 하나를 더 포함할 수 있다. 제 5 돌출 패턴(611e)은 제 3 돌출 패턴(611c) 상에 위치하며, 제 6 돌출 패턴(611f)은 제 5 돌출 패턴(611e) 상에 위치한다.
제 3 돌출 패턴(611c), 제 5 돌출 패턴(611e) 및 제 6 돌출 패턴(611f)은 각각 서로 다른 컬러 필터의 물질을 포함할 수 있다. 예를 들어, 제 3 돌출 패턴(611c)은 적색 컬러 필터와 동일한 물질을 포함하며, 제 5 돌출 패턴(611e)은 녹색 컬러 필터와 동일한 물질을 포함하며, 제 6 돌출 패턴(611f)은 청색 컬러 필터와 동일한 물질을 포함할 수 있다.
제 1 내지 제 6 돌출 패턴들(611a 내지 611f) 중 적어도 하나는 흑화 영역을 포함할 수 있는 바, 도 10에는 제 6 돌출 패턴(611f)이 흑화 영역을 포함하는 하나의 예가 나타나 있다.
도 11은 도 4의 차광부(376)의 제 1 개구부(36a)에 위치한 쇼트부(660) 및 그 쇼트부(660)의 하부에 위치한 공통 라인(166)을 나타낸 다른 도면이고, 도 12는 도 11의 I-I`의 선을 따라 자른 단면도이다.
도 11에 도시된 바와 같이, 하나의 제 1 개구부(36a)에 의해 정의된 하나의 쇼트 영역에는 복수의 쇼트부(660)들이 위치할 수 있다.
각 쇼트부(660)는 전술된 쇼트부(600)와 동일한 구성을 갖는다. 예를 들어, 복수의 쇼트부(660)들 중 인접한 2개의 쇼트부들을 각각 제 1 쇼트부(661) 및 제 2 쇼트부(662)로 정의할 때, 제 1 쇼트부(661)는 돌출부(601) 및 쇼트 전극(602)을 포함하며, 제 2 쇼트부(662) 역시 돌출부(601) 및 쇼트 전극(602)을 포함한다.
각 쇼트부(660)의 돌출부(601)는 공통 라인(166) 상의 서로 다른 부분에 위치한다.
각 쇼트부(660)의 돌출부(601)는 서로 분리되어 있다. 예를 들어, 제 1 쇼트부(661)의 돌출부(601)와 제 2 쇼트부(662)의 돌출부(601)는 분리되어 있다.
각 쇼트부(660)의 쇼트 전극(602)은 서로 연결된다. 구체적으로, 각 쇼트부(660)의 쇼트 전극(602)은 일체로 이루어진다. 예를 들어, 제 1 쇼트부(661)의 쇼트 전극(602)과 제 2 쇼트부(662)의 쇼트 전극(602)은 일체로 이루어진다.
각 쇼트부(660)의 돌출부(601)는 전술된 바와 같이 수직으로 적층된 복수의 돌출 패턴들을 포함할 수 있다. 예를 들어, 제 1 쇼트부(661)의 돌출부(601)는 제 1 내지 제 4 돌출 패턴들(611a 내지 611d)을 포함할 수 있으며, 제 2 쇼트부(662)의 돌출부(601) 역시 제 1 내지 제 4 돌출 패턴들(611a 내지 611d)을 포함할 수 있다.
이와 같이 하나의 쇼트 영역에 복수의 돌출부들이 서로 분리되어 배치되므로, 도 11에 도시된 하나의 돌출부는 전술된 도 7에 도시된 하나의 돌출부보다 더 작은 크기를 갖는다. 이때, 도 11의 구조에 따르면 각 돌출부 사이에 돌출부가 위치하지 않는 빈 공간이 존재하므로, 도 11에서 하나의 쇼트 영역(이하, 제 1 쇼트 영역)에 배치된 복수의 돌출부(601)들의 각 면적을 합한 총 면적은, 도 7에서 하나의 쇼트 영역(제 1 쇼트 영역과 동일한 면적을 갖는 쇼트 영역)에 배치된 하나의 돌출부(601)의 면적보다 더 작다. 따라서, 도 7의 구조에 비하여 도 11의 구조에서 반사광의 양이 더 감소될 수 있다.
각 쇼트부(660)의 적어도 일부는 흑화 영역을 포함할 수 있다. 예를 들어, 제 1 쇼트부(661)의 적어도 일부 및 제 2 쇼트부(662)의 적어도 일부는 흑화 영역을 포함할 수 있다. 이때, 전술된 바와 같이, 제 1 쇼트부(661)의 제 1 내지 제 4 돌출 패턴들(611a 내지 611d) 중 적어도 하나가 흑화 영역을 포함하며, 제 2 쇼트부(662)의 제 1 내지 제 4 돌출 패턴들(611a 내지 611d) 중 적어도 하나가 흑화 영역을 포함할 수 있다.
흑화 영역의 광 투과율은 컬러 필터(354)의 광 투과율보다 낮고, 차광부(376)의 광투과율 보다 높다.
또한, 하나의 쇼트 영역에 포함된 적어도 하나의 쇼트부(600)는 흑화 영역을 가질 수 있다. 또한, 그 하나의 쇼트 영역에 포함된 복수의 쇼트부(600)들 중 몇 개의 쇼트부들은 각각 흑화 영역을 갖는 반면, 다른 나머지 쇼트부들은 흑화 영역을 가지지 않을 수도 있다.
하나의 쇼트 영역에 배치된 복수의 쇼트부(600)들 중 적어도 하나가 위와 같은 흑화 영역을 가질 때, 전술된 반사광은 더욱 감소될 수 있다.
도 13은 도 4의 어느 하나의 쇼트 영역에 위치한 복수의 돌출부들을 나타낸 도면이다.
각 돌출부(601)는, 도 13에 도시된 바와 같이, 직사각의 형상을 가질 수 있다. 예를 들어, 돌출부(601)의 제 1 내지 제 4 돌출 패턴들(611a 내지 611d) 중 제 3 돌출 패턴(611c)은 직사각의 형상을 가질 수 있다. 다시 말하여, 컬러 필터(354)와 동일한 물질을 갖는 제 3 돌출 패턴(611c)들 각각은 직사각의 형상을 가질 수 있다.
돌출부(601)가 직사각의 형상 또는 정사각의 형상을 가질 때, 돌출부(601)의 각 변(L1, L2)은 최소 20um의 길이를 가질 수 있다. 예를 들어, 제 3 돌출 패턴(611c)이 직사각의 형상 또는 정사각의 형상을 가질 때, 제 3 돌출 패턴(611c)의 각 변의 길이는 최소 20um의 크기를 가질 수 있다.
인접한 돌출부(601)들 간의 거리(d1, d2, d3, d4)는 최소 10um일 수 있다. 예를 들어, 인접한 제 3 돌출 패턴(611c)들 간의 거리는 최소 10um일 수 있다.
도 14는 도 4의 어느 하나의 쇼트 영역에 위치한 복수의 돌출부들을 나타낸 다른 도면이다.
각 돌출부(601)는, 도 14에 도시된 바와 같이, 원의 형상을 가질 수 있다. 예를 들어, 돌출부(601)의 제 1 내지 제 4 돌출 패턴들(611a 내지 611d) 중 제 3 돌출 패턴(611c)은 원의 형상을 가질 수 있다. 다시 말하여, 컬러 필터(354)와 동일한 물질을 갖는 제 3 돌출 패턴(611c)들 각각은 원의 형상을 가질 수 있다.
한편, 도시되지 않았지만, 각 돌출부(601)의 제 3 돌출 패턴(611c)은 정사각의 형상 또는 타원의 형상 등을 포함한 다양한 형상을 가질 수 있다.
도 15는 도 5의 하나의 화소 영역에 대응되는 하나의 화소에 대한 다른 평면도이고, 도 16은 도 15의 I-I`의 선을 따라 자른 단면도이고, 도 17은 도 15에서 컬러 필터만을 따로 나타낸 도면이다.
도 15의 화소는 전술된 도 5의 화소와 실질적으로 동일하므로, 도 15의 화소에 대한 설명은 전술된 도 5의 화소에 대한 설명을 참조한다.
도 15 및 도 16에 도시된 바와 같이, 소스 전극(SE)의 일부는 게이트 전극(GE)과 중첩하며, 소스 전극(SE)의 다른 일부(이하, 제 1 부분(771))는 게이트 전극(GE)과 중첩하지 않는다. 전술된 소스 전극(SE)의 제 1 부분(771)은 게이트 전극(GE)과 동일한 층에 위치한 구성 요소들과도 중첩하지 않는다. 예를 들어, 제 1 부분(771)은 게이트 라인(GL)과도 중첩하지 않는다.
드레인 전극(DE)의 일부는 게이트 전극(GE)과 중첩하며, 드레인 전극(DE)의 다른 일부(이하, 제 2 부분(772))는 게이트 전극(GE)과 중첩하지 않는다. 전술된 드레인 전극(DE)의 제 2 부분(772)은 게이트 전극(GE)과 동일한 층에 위치한 구성 요소들과도 중첩하지 않는다. 예를 들어, 제 2 부분(772)은 게이트 라인(GL)과도 중첩하지 않는다.
컬러 필터(3544)는, 도 15 및 도 16에 도시된 바와 같이, 소스 전극(SE) 및 드레인 전극(DE) 중 적어도 하나와 중첩하지 않는다. 예를 들어, 컬러 필터(3544)는 전술된 소스 전극(SE)의 제 1 부분(771)과 중첩하지 않을 수 있다. 또한, 컬러 필터(3544)는 전술된 드레인 전극(DE)의 제 2 부분(772)과 중첩하지 않을 수 있다. 또한, 컬러 필터(3544)는 드레인 콘택홀(32)과 중첩하지 않는다.
컬러 필터(3544)는 화소 전극(PE)을 중첩한다. 또한 컬러 필터(3544)는 제 1 부분(771) 및 제 2 부분(772)을 제외한 스위칭 소자(TFT)의 나머지 부분과 중첩한다. 예를 들어, 도 17에 도시된 바와 같이, 컬러 필터(3544)는 제 1 중첩부(1701) 및 제 2 중첩부(1702)를 포함할 수 있는 바, 그 컬러 필터(3544)의 제 1 중첩부(1701)는 화소 전극(PE)과 중첩하며, 그 컬러 필터(3544)의 제 2 중첩부(1702)는 전술된 스위칭 소자(TFT)의 나머지 부분(제 1 부분(771) 및 제 2 부분(772)을 제외한 스위칭 소자의 나머지 부분)을 중첩할 수 있다. 예를 들어, 제 2 중첩부(1702)는 소스 전극(SE)의 일부, 드레인 전극(DE)의 일부 및 게이트 전극(GE)과 중첩할 수 있다. 한편, 제 1 중첩부(1701)는 게이트 라인(GL) 및 데이터 라인(DL)을 더 중첩할 수 있다.
컬럼 스페이서(472)는 제 1 중첩부(1701) 및 제 2 중첩부(1702) 중 적어도 어느 하나와 중첩할 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 컬럼 스페이서(472)는 제 2 중첩부(1702)와 중첩할 수 있다.
도 17에 도시된 바와 같이, 제 1 중첩부(1701)와 제 2 중첩부(1702)는 일체로 이루어질 수 있다. 한편, 도시되지 않았지만, 제 1 중첩부(1701)와 제 2 중첩부(1701)는 분리된 형태일 수 있다. 다시 말하여, 제 1 중첩부(1701)와 제 2 중첩부(1701)는 물리적으로 직접 연결되지 않을 수도 있다.
불량 화소에 대한 리페어(repair) 공정시, 소스 전극(SE)의 제 1 부분(771) 및 드레인 전극(DE)의 제 2 부분(771)으로 레이저 빔(888)이 조사될 수 있다. 예를 들어, 도 15 및 도 16에는 제 1 절단 경로(2001) 및 제 2 절단 경로(2002)가 나타나 있는 바, 제 1 절단 경로(2001) 및 제 2 절단 경로(2002)를 따라 레이저 빔이 조사될 수 있다. 제 1 절단 경로(2001)는 제 1 부분(771) 상에 위치하며, 제 2 절단 경로(2002)는 제 2 부분(772) 상에 위치한다.
레이저 장비(808)로부터의 레이저 빔(888)은 제 1 패널(101)의 배면(背面)을 통해 소스 전극(SE)의 제 1 부분(771) 및 드레인 전극(DE)의 제 2 부분(772)에 조사된다. 예를 들어, 도 16에 도시된 바와 같이, 레이저 빔(888)은 제 1 기판(301)을 통해 제 1 부분(771) 및 제 2 부분(772)으로 조사된다. 이때, 레이저 빔(888)은 그 제 1 기판(301) 및 게이트 절연막(311)을 순차적으로 통과하여 제 1 부분(771) 및 제 2 부분(772)에 도달한다. 레이저 빔(888)이 제 1 절단 경로(2001)를 따라 이동함에 따라 소스 전극(SE)이 절단되며, 레이저 빔이 제 2 절단 경로(2002)를 따라 이동함에 따라 드레인 전극(DE)이 절단된다.
한편, 전술된 절단 공정 중 소스 전극(SE) 및 드레인 전극(DE)의 상부에 위치한 보호막(320)이 손상될 수 있다. 이때, 만약 보호막(320)의 상부에 컬러 필터(354)가 위치하고 있다면, 레이저 빔(888)이 컬러 필터(354)에도 조사될 수 있다. 이와 같은 경우, 컬러 필터(354)가 탄화되며, 그에 따라 화소의 일부분이 검게 보이는 블랙 스팟(black spot) 현상이 발생될 수 있다. 또한, 레이저 빔(888)에 의해 손상된 컬러 필터(354)로부터의 안료가 인접 화소들로 확산되어 인접 화소가 오염되는 문제점이 발생될 수도 있다. 그러나, 도 15 내지 도 16에 도시된 바와 같이 제 1 부분 및 제 2 부분 상에 컬러 필터(354)가 존재하지 않을 경우, 전술된 바와 같은 레이저 빔(888)에 의한 리페어 공정시 컬러 필터(354)의 손상이 방지될 수 있다.
도 18은 도 5의 하나의 화소 영역에 대응되는 하나의 화소에 대한 또 다른 평면도이고, 도 19는 도 18의 I-I`의 선을 따라 자른 단면도이고, 도 20은 도 18의 II-II`의 선을 따라 자른 단면도이고, 도 21은 도 18에서 컬러 필터만을 따로 나타낸 도면이다.
화소는, 도 18 내지 도 21에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(7751), 제 2 유지 전극(7752), 게이트 절연막(3311), 제 1 반도체층(3321), 제 2 반도체층(3322), 제 3 반도체층(3323), 제 1 저항성 접촉층(3321a), 제 2 저항성 접촉층(3321b), 제 3 저항성 접촉층(3322a), 제 4 저항성 접촉층(3322b), 제 5 저항성 접촉층(3323a), 제 6 저항성 접촉층(3323b), 데이터 라인(DL1), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2), 제 3 소스 전극(SE3), 플로팅 전극(FE), 제 3 드레인 전극(DE3), 보호막(3320), 컬러 필터(3345), 층간 절연막(3354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(3302), 차광부(3376), 공통 전극(3330) 및 액정층(3333)을 포함한다. 여기서, 제 1 저항성 접촉층(3321a), 제 2 저항성 접촉층(3321b), 제 3 저항성 접촉층(3322a), 제 4 저항성 접촉층(3322b), 제 5 저항성 접촉층(3323a), 제 6 저항성 접촉층(3323b)은 생략될 수 있다.
제 1 스위칭 소자(TFT1)는, 도 18 및 도 19에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 1 반도체층(3321), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)을 포함한다.
제 2 스위칭 소자(TFT2)는, 도 18 및 도 20에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 반도체층(3322), 제 2 소스 전극(SE2) 및 제 2 드레인 전극(DE2)을 포함한다.
제 3 스위칭 소자(TFT3)는, 도 18 및 도 20에 도시된 바와 같이, 제 3 게이트 전극(GE3), 제 3 반도체층(3322), 제 3 소스 전극(SE3), 플로팅 전극(FE) 및 제 3 드레인 전극(DE2)을 포함한다.
도 18 및 도 19에 도시된 바와 같이, 게이트 라인(GL1)은 제 1 기판(3301) 상에 위치한다. 구체적으로, 게이트 라인(GL1)은 제 1 기판(3301)의 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2) 사이에 위치한다.
제 1 게이트 전극(GE1)은, 도 18에 도시된 바와 같이 게이트 라인(GL1)으로부터 돌출된 형상을 가질 수 있다. 제 1 게이트 전극(GE1)은 게이트 라인(GL1)의 일부일 수도 있다. 제 1 게이트 전극(GE1)은 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 게이트 전극(GE1) 및 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 게이트 전극(GE2)은, 도 18에 도시된 바와 같이 게이트 라인(GL1)으로부터 돌출된 형상을 가질 수 있다. 제 2 게이트 전극(GE2)은 게이트 라인(G1L)의 일부일 수도 있다. 제 2 게이트 전극(GE2)은 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 게이트 전극(GE2) 및 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 게이트 전극(GE3)은, 도 18에 도시된 바와 같이 게이트 라인(GL1)으로부터 돌출된 형상을 가질 수 있다. 제 3 게이트 전극(GE3)은 게이트 라인(GL1)의 일부일 수도 있다. 제 3 게이트 전극(GE3)은 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 게이트 전극(GE3) 및 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 유지 전극(7751)은, 도 18에 도시된 바와 같이, 제 1 부화소 전극(PE1)을 둘러싼다. 이때, 제 1 유지 전극(7751)은 제 1 부화소 전극(PE1)의 가장자리를 중첩한다. 제 1 유지 전극(7751)은 전술된 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 유지 전극(7751) 및 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다. 제 1 유지 전극(7751)으로 제 1 유지 전압이 인가된다. 제 1 유지 전압은 공통 전압과 동일할 수 있다.
제 2 유지 전극(7752)은, 도 18에 도시된 바와 같이, 제 2 부화소 전극(PE2)을 둘러싼다. 이때, 제 2 유지 전극(7752)은 제 2 부화소 전극(PE2)의 가장자리를 중첩한다. 제 2 유지 전극(7752)은 전술된 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 유지 전극(7752) 및 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다. 제 2 유지 전극(7752)으로 제 2 유지 전압이 인가된다. 제 2 유지 전압은 공통 전압과 동일할 수 있다. 한편, 게이트 라인(GL1)을 따라 인접한 화소들의 제 2 유지 전극(7752)은 서로 연결될 수 있다. 또한, 데이터 라인(DL1)을 따라 인접한 화소들의 제 2 유지 전극(7752)과 제 1 유지 전극(7751)은 서로 연결될 수 있다.
게이트 절연막(3311)은, 도 19 및 도 20에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(7751), 제 2 유지 전극(7752) 상에 위치한다. 이때, 게이트 절연막(3311)은 그 게이트 라인(GL1), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(7751), 제 2 유지 전극(7752) 및 유지 라인(7750)을 포함한 제 1 기판(3301)의 전면(全面)에 위치한다. 게이트 절연막(3311)은 제 3 콘택홀(CH3) 및 제 4 콘택홀(CH4)에 대응되게 위치한 개구부를 갖는다. 제 3 콘택홀(CH3)을 통해 제 3 드레인 전극(DE3)의 일부 및 제 1 유지 전극(7751)이 노출되고, 제 4 콘택홀(CH4)을 통해 제 3 드레인 전극(DE3)의 다른 일부 및 제 2 유지 전극(7752)이 노출된다.
데이터 라인(DL1)은, 도 19에 도시된 바와 같이, 게이트 절연막(3311) 상에 위치한다. 데이터 라인(DL1)은 게이트 라인(GL1)과 교차한다. 도시되지 않았지만, 데이터 라인(DL1)과 게이트 라인(GL1)이 교차하는 곳에서 데이터 라인(DL1)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 데이터 라인(DL1)은 전술된 데이터 라인(DL)과 동일한 물질로 만들어질 수 있다.
제 1 반도체층(3321)은, 도 19에 도시된 바와 같이, 게이트 절연막(3311) 상에 위치한다. 제 1 반도체층(3321)은, 도 18 및 도 19에 도시된 바와 같이, 제 1 게이트 전극(GE1)과 적어도 일부 중첩한다. 제 1 반도체층(3321)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 1 및 제 2 저항성 접촉층(3321a, 3321b)은, 도 19에 도시된 바와 같이, 제 1 반도체층(3321) 상에 위치한다. 제 1 저항성 접촉층(3321a)과 제 2 저항성 접촉층(3321b)은 제 1 스위칭 소자(TFT1)의 채널 영역을 사이에 두고 마주하고 있다.
제 2 반도체층(3322)은, 도 20에 도시된 바와 같이, 게이트 절연막(3311) 상에 위치한다. 제 2 반도체층(3322)은, 도 18 및 도 20에 도시된 바와 같이, 제 2 게이트 전극(GE2)과 적어도 일부 중첩한다. 제 2 반도체층(322)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 3 및 제 4 저항성 접촉층(3322a, 3322b)은, 도 20에 도시된 바와 같이, 제 2 반도체층(3322) 상에 위치한다. 제 3 저항성 접촉층(3322a)과 제 4 저항성 접촉층(3322b)은 제 2 스위칭 소자(TFT2)의 채널 영역을 사이에 두고 마주하고 있다.
제 1 저항성 접촉층(3321a)과 전술된 제 3 저항성 접촉층(3322a)은 서로 연결된다. 예를 들어, 제 1 저항성 접촉층(3321a)과 전술된 제 3 저항성 접촉층(3322a)은 일체로 이루어질 수 있다.
제 3 반도체층(3323)은, 도 20에 도시된 바와 같이, 게이트 절연막(3311) 상에 위치한다. 제 3 반도체층(3323)은, 도 18 및 도 20에 도시된 바와 같이, 제 3 게이트 전극(GE3)과 적어도 일부 중첩한다.
제 5, 제 6 및 제 7 저항성 접촉층(3323a, 3323b, 3323c)은, 도 20에 도시된 바와 같이, 제 3 반도체층(323) 상에 위치한다. 제 5 저항성 접촉층(3323a)과 제 6 저항성 접촉층(3323b)은 제 3 스위칭 소자(TFT3)의 제 1 채널 영역을 사이에 두고 마주하고 있으며, 제 6 저항성 접촉층(3323b)과 제 7 저항성 접촉층(3323c)은 제 3 스위칭 소자(TFT3)의 제 2 채널 영역을 사이에 두고 마주하고 있다.
제 1 소스 전극(SE1)은, 도 19에 도시된 바와 같이, 제 1 저항성 접촉층(3321a) 및 게이트 절연막(311) 에도 위치한다. 제 1 소스 전극(SE1)은, 도 19에 도시된 바와 같이 데이터 라인(DL1)으로부터 돌출된 형상을 가질 수 있다. 도시되지 않았지만, 제 1 소스 전극(SE1)은 데이터 라인(DL1)의 일부일 수도 있다. 제 1 소스 전극(SE1)의 적어도 일부는 제 1 반도체층(3321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 드레인 전극(DE1)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 3에는 U자 형상을 갖는 제 1 드레인 전극(DE1)이 도시되어 있는 바, 제 1 드레인 전극(DE1)의 볼록한 부분은 제 2 부화소 전극(PE2)을 향하고 있다. 제 1 드레인 전극(DE1)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 드레인 전극(DE1)과 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 소스 전극(SE1)의 일부는 제 1 게이트 전극(GE1)과 중첩하며, 제 1 소스 전극(SE1)의 다른 일부(이하, 제 1 부분(881))는 제 1 게이트 전극(GE1)과 중첩하지 않는다. 전술된 제 1 소스 전극(SE1)의 제 1 부분(881)은 제 1 게이트 전극(GE1)과 동일한 층에 위치한 구성 요소들과도 중첩하지 않는다. 예를 들어, 제 1 부분(881)은 게이트 라인(GL1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 제 1 유지 전극(7751) 및 제 2 유지 전극(7752)과도 중첩하지 않는다.
제 1 드레인 전극(DE1)은, 도 19에 도시된 바와 같이, 제 2 저항성 접촉층(3321b) 및 게이트 절연막(3311) 상에 위치한다. 제 1 드레인 전극(DE1)의 적어도 일부는 제 1 반도체층(3321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 드레인 전극(DE1)은 제 1 부화소 전극(PE1)에 연결된다. 제 1 드레인 전극(DE1)은 전술된 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 드레인 전극(DE1)과 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 드레인 전극(DE1)의 일부는 제 1 게이트 전극(GE1)과 중첩하며, 제 1 드레인 전극(DE1)의 다른 일부(이하, 제 2 부분(882))는 제 1 게이트 전극(GE1)과 중첩하지 않는다. 전술된 제 1 드레인 전극(DE1)의 제 2 부분(882)은 제 1 게이트 전극(GE1)과 동일한 층에 위치한 구성 요소들과도 중첩하지 않는다. 예를 들어, 제 2 부분(882)은 게이트 라인(GL1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 제 1 유지 전극(7751) 및 제 2 유지 전극(7752)과도 중첩하지 않는다.
제 1 스위칭 소자(TFT1)의 채널 영역은 제 1 소스 전극(SE1)과 제 1 드레인 전극(DE1) 사이의 제 1 반도체층(3321) 부분에 위치한다. 채널 영역에 해당하는 제 1 반도체층(3321) 부분은 제 1 반도체층(3321)의 다른 부분에 비하여 더 낮은 두께를 갖는다.
제 2 소스 전극(SE2)은, 도 20에 도시된 바와 같이, 제 3 저항성 접촉층(3322a) 상에 위치한다. 도시되지 않았지만, 제 3 저항성 접촉층(3322a)은 게이트 절연막(3311) 상에도 위치한다. 제 2 소스 전극(SE2)은 제 1 소스 전극(SE1)과 일체로 구성된다. 제 2 소스 전극(SE2)의 적어도 일부는 제 2 반도체층(3322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 소스 전극(SE2)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 제 2 소스 전극(SE2)은 전술된 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 드레인 전극(DE2)과 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 드레인 전극(DE2)은, 도 20에 도시된 바와 같이, 제 4 저항성 접촉층(3322b) 및 게이트 절연막(3311) 상에 위치한다. 제 2 드레인 전극(DE2)의 적어도 일부는 제 2 반도체층(3322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 드레인 전극(DE2)은 제 2 부화소 전극(PE2)에 연결된다. 제 2 드레인 전극(DE2)은 전술된 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 드레인 전극(DE2)과 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 드레인 전극(DE2)의 일부는 제 2 게이트 전극(GE2)과 중첩하며, 제 2 드레인 전극(DE2)의 다른 일부(이하, 제 3 부분(883))는 제 2 게이트 전극(GE2)과 중첩하지 않는다. 전술된 제 2 드레인 전극(DE2)의 제 3 부분(883)은 제 2 게이트 전극(GE2)과 동일한 층에 위치한 구성 요소들과도 중첩하지 않는다. 예를 들어, 제 3 부분(883)은 게이트 라인(GL1), 제 1 게이트 전극(GE1), 제 3 게이트 전극(GE3), 제 1 유지 전극(7751) 및 제 2 유지 전극(7752)과도 중첩하지 않는다.
제 2 스위칭 소자(TFT2)의 채널 영역은 제 2 소스 전극(SE2)과 제 2 드레인 전극(DE2) 사이의 제 2 반도체층(3322) 부분에 위치한다. 채널 영역에 해당하는 제 2 반도체층(3322) 부분은 제 2 반도체층(3322)의 다른 부분에 비하여 더 낮은 두께를 갖는다.
제 3 소스 전극(SE3)은, 도 20에 도시된 바와 같이, 제 5 저항성 접촉층(3323a) 및 게이트 절연막(3311) 상에 위치한다. 제 3 소스 전극(SE3)은 제 2 드레인 전극(DE2)과 일체로 구성된다. 제 3 소스 전극(SE3)의 적어도 일부는 제 3 반도체층(3322) 및 제 3 게이트 전극(GE3)과 중첩한다. 제 3 소스 전극(SE3)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 제 3 소스 전극(SE3)은 전술된 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 소스 전극(SE3)과 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 소스 전극(SE3)의 일부는 제 3 게이트 전극(GE3)과 중첩하며, 제 3 소스 전극(SE3)의 다른 일부(이하, 제 4 부분(884))는 제 3 게이트 전극(GE3)과 중첩하지 않는다. 전술된 제 3 소스 전극(SE3)의 제 4 부분(884)은 제 3 게이트 전극(GE3)과 동일한 층에 위치한 구성 요소들과도 중첩하지 않는다. 예를 들어, 제 4 부분(884)은 게이트 라인(GL1), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(7751) 및 제 2 유지 전극(7752)과도 중첩하지 않는다.
플로팅 전극(FE)은, 도 20에 도시된 바와 같이, 제 6 저항성 접촉층(3323b) 상에 위치한다. 플로팅 전극(FE)은 제 6 저항성 접촉층(3323b)을 제외한 어떠한 도전체와도 접촉하지 않는다. 플로팅 전극(FE)의 적어도 일부는 제 3 반도체층(3322) 및 제 3 게이트 전극(GE3)과 중첩한다. 플로팅 전극(FE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 플로팅 전극(FE)은 전술된 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 플로팅 전극(FE)과 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 드레인 전극(DE3)은, 도 20에 도시된 바와 같이, 제 7 저항성 접촉층(3323c) 상에 위치한다. 도시되지 않았지만, 제 3 드레인 전극(DE3)은 게이트 절연막(3311) 상에도 위치한다. 제 3 드레인 전극(DE3)의 적어도 일부는 제 2 반도체층(3322) 및 제 3 게이트 전극(GE3)과 중첩한다. 제 3 드레인 전극(DE3)은 제 1 유지 전극(7751) 및 제 2 유지 전극(7752)에 연결된다. 제 3 드레인 전극(DE3)은 전술된 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 드레인 전극(DE3)과 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 스위칭 소자(TFT3)의 제 1 채널 영역은 제 3 소스 전극(SE3)과 플로팅 전극(FE) 사이의 제 3 반도체층(3323) 부분에 위치하며, 제 3 스위칭 소자(TFT3)의 제 2 채널 영역은 플로팅 전극(FE)과 제 3 드레인 전극(DE3) 사이의 제 3 반도체층(3323) 부분에 위치한다. 제 1 및 제 2 채널 영역에 해당하는 제 3 반도체층(3323) 부분은 제 3 반도체층(3323)의 다른 부분에 비하여 더 낮은 두께를 갖는다.
도시되지 않았지만, 제 1 반도체층(3321)은 게이트 절연막(3311)과 제 1 소스 전극(SE1) 사이에 더 위치할 수 있다. 또한, 제 1 반도체층(3321)은 게이트 절연막(3311)과 제 1 드레인 전극(DE1) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(3311)과 제 1 소스 전극(SE1) 사이에 위치한 반도체층을 제 1 추가 반도체층으로 정의하고, 게이트 절연막(3311)과 제 1 드레인 전극(DE1) 사이에 위치한 반도체층을 제 2 추가 반도체층으로 정의하자. 이때, 전술된 제 1 저항성 접촉층(3321a)은 제 1 추가 반도체층과 제 1 소스 전극(SE1) 사이에 더 위치할 수 있으며, 전술된 제 2 저항성 접촉층(3321b)은 제 2 추가 반도체층과 제 1 드레인 전극(DE1) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 제 2 반도체층(3322)은 게이트 절연막(3311)과 제 2 소스 전극(SE2) 사이에 더 위치할 수 있다. 또한, 제 2 반도체층(3322)은 게이트 절연막(3311)과 제 2 드레인 전극(DE2) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(3311)과 제 2 소스 전극(SE2) 사이에 위치한 반도체층을 제 3 추가 반도체층으로 정의하고, 게이트 절연막(3311)과 제 2 드레인 전극(DE2) 사이에 위치한 반도체층을 제 4 추가 반도체층으로 정의하자. 이때, 전술된 제 3 저항성 접촉층(3322a)은 제 3 추가 반도체층과 제 2 소스 전극(SE2) 사이에 더 위치할 수 있으며, 전술된 제 4 저항성 접촉층(3322b)은 제 4 추가 반도체층과 제 2 드레인 전극(DE2) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 제 3 반도체층(3323)은 게이트 절연막(3311)과 제 3 소스 전극(SE3) 사이에 더 위치할 수 있다. 또한, 제 3 반도체층(3323)은 게이트 절연막(3311)과 제 3 드레인 전극(DE3) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(3311)과 제 3 소스 전극(SE3) 사이에 위치한 반도체층을 제 5 추가 반도체층으로 정의하고, 게이트 절연막(3311)과 제 3 드레인 전극(DE3) 사이에 위치한 반도체층을 제 6 추가 반도체층으로 정의하자. 이때, 전술된 제 5 저항성 접촉층(3323a)은 제 5 추가 반도체층과 제 3 소스 전극(SE3) 사이에 더 위치할 수 있으며, 전술된 제 7 저항성 접촉층(3323c)은 제 6 추가 반도체층과 제 3 드레인 전극(DE3) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 제 1 반도체층(3321)은 게이트 절연막(3311)과 데이터 라인(DL1) 사이에 더 위치할 수 있다. 예를 들어, 제 1 반도체층(3321)은 게이트 절연막(3311)과 데이터 라인(DL1) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(3311)과 데이터 라인(DL1) 사이에 위치한 반도체층을 제 7 추가 반도체층으로 정의하자. 이때, 전술된 제 1 저항성 접촉층(3321a)은 제 7 추가 반도체층과 데이터 라인(DL1) 사이에 더 위치할 수 있다.
보호막(3320)은, 도 19에 도시된 바와 같이, 데이터 라인(DL1), 제 1 소스 전극(SE1), 제 2 소스 전극(SE2), 제 3 소스 전극(SE3), 플로팅 전극(FE), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2) 및 제 3 드레인 전극(DE3) 상에 위치한다. 이때, 보호막(3320)은 그 데이터 라인(DL1), 제 1 소스 전극(SE1), 제 2 소스 전극(SE2), 제 3 소스 전극(SE3), 플로팅 전극(FE), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2) 및 제 3 드레인 전극(DE3)을 포함한 제 1 기판(3301)의 전면(全面)에 위치한다. 보호막(3320)은 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 3 콘택홀(CH3) 및 제 4 콘택홀(CH4)에 대응되게 위치한 개구부들을 갖는다. 제 1 콘택홀(CH1)을 통해 제 1 드레인 전극(DE1)이 노출되고, 제 2 콘택홀(CH2)을 통해 제 2 드레인 전극(DE2)이 노출된다.
컬러 필터(3354)는, 도 19 및 도 20에 도시된 바와 같이, 보호막(3320) 상에 위치한다. 도 18에 도시되 바와 같이, 컬러 필터(3354)는 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)에 배치된다. 한편, 컬러 필터(3354)는 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 3 콘택홀(CH3) 및 제 4 콘택홀(CH4)에 위치하지 않는다. 한편, 컬러 필터(3354)의 가장자리는 이에 인접한 다른 컬러 필터의 가장자리와 중첩할 수 있다. 하나의 화소에 포함된 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2)에 동일한 색상의 컬러 필터가 위치한다.
컬러 필터(3354)는, 도 18 내지 도 20에 도시된 바와 같이, 제 1 소스 전극(SE1), 제 2 소스 전극(SE2), 제 3 소스 전극(SE3), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2) 및 제 3 드레인 전극(DE3) 중 적어도 하나와 중첩하지 않는다. 예를 들어, 컬러 필터(3544)는 전술된 제 1 소스 전극(SE1)의 제 1 부분(881)과 중첩하지 않을 수 있다. 또한, 컬러 필터(3544)는 전술된 제 1 드레인 전극(DE1)의 제 2 부분(882)과 중첩하지 않을 수 있다. 또한, 컬러 필터(3544)는 전술된 제 2 드레인 전극(DE2)의 제 3 부분(883)과 중첩하지 않을 수 있다. 또한, 컬러 필터(3544)는 전술된 제 3 소스 전극(SE2)의 제 4 부분(884)과 중첩하지 않을 수 있다.
컬러 필터(3354)는 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)과 중첩한다. 또한, 컬러 필터(3354)는 전술된 제 1 내지 제 4 부분들(881 내지 884)을 제외한 제 1 내지 제 3 스위칭 소자들(TFT1 내지 TFT3)의 나머지 부분과 중첩할 수 있다. 구체적으로, 컬러 필터(3354)는 제 1 및 제 2 부분(881, 882)을 제외한 제 1 스위칭 소자(TFT1)의 나머지 부분, 제 3 부분(883)을 제외한 제 2 스위칭 소자(TFT2)의 나머지 부분, 제 4 부분(884)을 제외한 제 3 스위칭 소자(TFT3)의 나머지 부분과 중첩할 수 있다. 예를 들어, 도 21에 도시된 바와 같이, 컬러 필터(3354)는 제 1 중첩부(2101), 제 2 중첩부(2102) 및 제 3 중첩부(2103)를 포함할 수 있는 바, 제 1 중첩부(2101)는 제 1 부화소 전극(PE1)과 중첩하며, 제 2 중첩부(2102)는 제 2 부화소 전극(PE2)과 중첩하며, 제 3 중첩부(2103)는 전술된 제 1 내지 제 3 스위칭 소자들(TFT1 내지 TFT3)의 나머지 부분(제 1 내지 제 4 부분을 제외한 제 1 내지 제 3 스위칭 소자들의 나머지 부분)과 중첩할 수 있다.
층간 절연막(3391)은 컬러 필터(3354) 및 보호막(3320) 상에 위치한다. 이때, 층간 절연막(3391)은 그 컬러 필터(3354) 및 보호막(3320)을 포함한 제 1 기판(3301)의 전면(全面)에 위치할 수 있다. 층간 절연막(3391)은 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 3 콘택홀(CH3) 및 제 4 콘택홀(CH4)에 대응되는 위치에 각각 개구부를 갖는다.
제 1 부화소 전극(PE1)은 제 1 부화소 영역(P1)의 층간 절연막(3391) 상에 위치한다. 제 1 부화소 전극(PE1)은 제 1 드레인 콘택홀(CH1)을 통해 제 1 드레인 전극(DE1)에 연결된다. 제 1 부화소 전극(PE1)은 전술된 화소 전극(PE)과 동일한 물질로 제조될 수 있다.
제 2 부화소 전극(PE2)은 제 2 부화소 영역(P2)의 층간 절연막(3392) 상에 위치한다. 제 2 부화소 전극(PE2)은 제 2 드레인 콘택홀(CH2)을 통해 제 2 드레인 전극(DE2)에 연결된다. 제 2 부화소 전극(PE2)은 전술된 화소 전극(PE)과 동일한 물질로 제조될 수 있다.
제 1 연결 전극(1881)은 제 3 콘택홀(CH3)에 대응되게 층간 절연막(3391) 상에 위치한다. 제 1 연결 전극(1881)은 제 3 드레인 전극(DE3)의 일부와 제 1 유지 전극(7751)을 서로 연결한다. 제 1 연결 전극(1881)은 전술된 화소 전극(PE)과 동일한 물질로 제조될 수 있다.
제 2 연결 전극(1882)은 제 4 콘택홀(CH4)에 대응되게 층간 절연막(3391) 상에 위치한다. 제 2 연결 전극(1882)은 제 3 드레인 전극(DE3)의 다른 일부와 제 2 유지 전극(7752)을 서로 연결한다. 제 2 연결 전극(1882)은 화소 전극(PE)과 동일한 물질로 제조될 수 있다.
차광부(3376)는 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)을 제외한 층간 절연막(3392) 상에 위치한다.
컬럼 스페이서(4472)는 차광부(3376) 상에 위치한다. 이때, 컬럼 스페이서(4472)는 제 1 내지 제 3 중첩부들(2101, 2102, 2103) 중 적어도 어느 하나와 중첩할 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 컬럼 스페이서(4472)는 제 3 중첩부(2103)와 중첩할 수 있다.
도 21에 도시된 바와 같이, 제 1 내지 제 3 중첩부들(2101, 2102, 2103) 중 적어도 2개는 일체로 이루어질 수 있다. 한편, 제 1 내지 제 3 중첩부들(2101, 2102, 2103) 중 적어도 2개는 분리된 형태일 수 있다. 도 21에는, 제 2 중첩부(2102)와 제 3 중첩부(2103)가 연결되고, 제 1 중첩부(2101)와 제 2 중첩부(2102)가 분리된 형태의 예가 나타나 있다.
불량 화소에 대한 리페어 공정시, 제 1 소스 전극(SE1)의 제 1 부분(881), 제 1 드레인 전극(DE1)의 제 2 부분(882), 제 2 드레인 전극(DE2)의 제 3 부분(883) 및 제 3 소스 전극(SE3)의 제 4 부분(884)으로 레이저 빔이 조사될 수 있다. 예를 들어, 도 18 내지 도 20에는 제 1 절단 경로(2221), 제 2 절단 경로(2222), 제 3 절단 경로(2223) 및 제 4 절단 경로(2224)가 나타나 있는 바, 제 1 내지 제 4 절단 경로(2221 내지 2224)를 따라 레이저 빔이 조사될 수 있다. 제 1 절단 경로(2221)는 제 1 부분(881) 상에 위치하며, 제 2 절단 경로(2222)는 제 2 부분(882) 상에 위치하며, 제 3 절단 경로(2223)는 제 3 부분(883) 상에 위치하며, 제 4 절단 경로(2224)는 제 4 부분(884) 상에 위치한다.
레이저 장비로부터의 레이저 빔은 제 1 패널(101)의 배면(背面)을 통해 제 1 소스 전극(SE1)의 제 1 부분(881), 제 1 드레인 전극(DE1)의 제 2 부분(882), 제 2 드레인 전극(DE2)의 제 3 부분(883) 및 제 3 소스 전극(SE3)의 제 4 부분(884)에 조사된다.
도 18 내지 도 20에 도시된 바와 같이 제 1 부분 내지 제 4 부분(881 내지 884) 상에 컬러 필터(3354)가 존재하지 않을 경우, 전술된 바와 같은 레이저 빔에 의한 리페어 공정시 컬러 필터(3354)의 손상이 방지될 수 있다.
도시되지 않았지만, 본 발명의 액정 표시 장치는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(3301)과 제 2 기판(3302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(3301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(3302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
한편, 도시되지 않았지만, 본 발명의 액정 표시 장치는 차광 전극을 더 포함할 수 있다. 차광 전극은 데이터 라인(DL1)을 중첩하게 층간 절연막(3391) 상에 위치한다. 차광 전극은 데이터 라인을 따라 위치한다. 차광 전극은 제 1 부화소 전극(PE1)과 동일한 물질로 이루어진다.
차광 전극은 전술된 공통 전압을 공급받는다. 차광 전극은 데이터 라인(DL1)과 부화소 전극(제 1 및 제 2 부화소 전극(PE1, PE2)) 간에 전계가 형성되는 것을 방지한다. 또한, 동일한 공통 전압을 공급받는 차광 전극과 공통 전극(3330) 간에 등전위가 형성되므로, 차광 전극과 공통 전극(3330) 사이에 위치한 액정층(3333)을 통과한 광은 제 2 편광판에 의해 차단된다. 따라서, 데이터 라인(DL1)에 대응되는 부분에서의 빛샘이 방지된다. 게다가, 차광 전극이 데이터 라인(DL) 상의 차광부(3376) 부분을 대신할 수 있으므로, 이러한 차광 전극이 사용될 경우 데이터 라인(DL1) 상의 차광부(3376) 부분은 제거될 수 있다. 그러므로, 차광 전극이 사용될 경우 화소의 개구율이 더욱 증가할 수 있다.
한편, 전술된 차광 전극은 도 6 및 도 7에 도시된 데이터 라인(DL) 상에 위치할 수도 있다.
도 22a 내지 도 22g는 도 18의 화소에 포함될 수 있는 컬러 필터의 다른 실시예들을 나타낸 도면이다.
도 22a 내지 도 22g에 도시된 바와 같이, 각 컬러 필터(3354)는 제 1 중첩부(2101), 제 2 중첩부(2102) 및 제 3 중첩부(2103)를 포함한다.
도 22a, 도 22f 및 도 22g에 도시된 바와 같이, 제 1 중첩부(2101), 제 2 중첩부(2102) 및 제 3 중첩부(2103)는 서로 분리된 형태를 가질 수 있다.
또한, 도 22b, 도 22d 및 도 22e에 도시된 바와 같이, 제 1 중첩부(2101), 제 2 중첩부(2102) 및 제 3 중첩부(2103)는 모두 연결된 형태를 가질 수 있다.
또한, 도 22c에 도시되 바와 같이, 제 2 중첩부(2102) 및 제 3 중첩부(2103)는 서로 연결된 형상을 가지며, 제 1 중첩부(2101) 및 제 2 중첩부(2102)는 서로 분리된 형태를 가질 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
301: 제 1 기판 311: 게이트 절연막
320: 보호막 354: 컬러 필터
391: 층간 절연막 PE: 화소 전극
376: 차광부 472: 컬럼 스페이서
TFT: 스위칭 소자 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
313: 반도체층 315: 저항성 접촉층
600: 쇼트부 601: 돌출부
602: 쇼트 전극 611a: 제 1 돌출 패턴
611b: 제 2 돌출 패턴 611c: 제 3 돌출 패턴
611d: 제 4 돌출 패턴 166: 공통 라인
155: 실링부 700: 도전성 볼
330: 공통 전극 302: 제 2 기판
333: 액정층 101: 제 1 패널
102: 제 2 패널 35: 공통 콘택홀
32: 드레인 콘택홀

Claims (41)

  1. 서로 이격된 제 1 기판 및 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이의 액정층;
    상기 제 1 기판 상의 공통 라인;
    상기 제 2 기판 상의 공통 전극; 및
    상기 공통 라인과 상기 공통 전극 사이의 쇼트부를 포함하고;
    상기 쇼트부는,
    상기 공통 라인 상의 돌출부; 및
    상기 돌출부 및 상기 공통 라인 상의 쇼트 전극을 포함하며;
    상기 돌출부의 적어도 일부는 흑화 영역을 갖는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 돌출부는 상기 공통 라인과 상기 쇼트 전극 사이에 위치한 복수의 돌출 패턴들을 포함하며, 상기 복수의 돌출 패턴들 중 적어도 하나의 적어도 일부는 흑화 영역을 갖는 액정 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 1 기판 상의 컬러 필터를 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 컬러 필터와 동일한 물질을 포함하는 액정 표시 장치.
  4. 제 3 항에 있어서,
    상기 컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 적어도 2개의 단위 컬러 필터들 중 가장 큰 높이의 단위 컬러 필터와 동일한 물질을 포함하는 액정 표시 장치.
  5. 제 3 항에 있어서,
    상기 컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며;
    상기 흑화 영역을 갖는 적어도 2개의 돌출 패턴들은 각각 서로 다른 단위 컬러 필터의 물질을 포함하는 액정 표시 장치.
  6. 제 2 항에 있어서,
    상기 제 1 기판 상의 게이트 절연막을 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 게이트 절연막과 동일한 물질을 포함하는 액정 표시 장치.
  7. 제 2 항에 있어서,
    상기 제 1 기판 상의 보호막을 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 보호막과 동일한 물질을 포함하는 액정 표시 장치.
  8. 제 2 항에 있어서,
    상기 제 1 기판 상의 층간 절연막을 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 층간 절연막과 동일한 물질을 포함하는 액정 표시 장치.
  9. 제 1 항에 있어서,
    상기 액정층을 둘러싸며, 상기 제 1 기판의 비표시 영역과 상기 제 2 기판의 비표시 영역 사이에 위치한 실링부를 더 포함하는 액정 표시 장치.
  10. 제 1 항에 있어서,
    상기 제 1 기판 상에 상기 쇼트부가 위치한 쇼트 영역을 정의하는 제 1 개구부 및 제 1 기판의 화소 영역을 정의하는 제 2 개구부를 갖는 차광부를 더 포함하는 액정 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 1 기판 상의 컬러 필터를 더 포함하며;
    상기 흑화 영역은 상기 컬러 필터보다 더 낮고 상기 차광부보다 더 높은 광 투과율을 갖는 액정 표시 장치.
  12. 제 1 항에 있어서,
    상기 제 1 기판 상의 게이트 라인, 데이터 라인 및 화소 전극;
    상기 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 스위칭 소자; 및
    상기 제 1 기판 상에 위치하며, 상기 게이트 전극과 중첩하지 않는 제 1 부분, 상기 드레인 전극 중 상기 게이트 전극과 중첩하지 않는 제 2 부분 중 적어도 하나와 중첩하지 않는 컬러 필터를 더 포함하는 액정 표시 장치.
  13. 제 12 항에 있어서,
    상기 컬러 필터는 상기 제 1 부분 및 상기 제 2 부분을 제외한 상기 스위칭 소자의 나머지 부분과 중첩하는 액정 표시 장치.
  14. 제 13 항에 있어서,
    상기 컬러 필터는,
    상기 화소 전극과 중첩하는 제 1 중첩부; 및
    상기 스위칭 소자의 나머지 부분과 중첩하는 제 2 중첩부를 포함하는 액정 표시 장치.
  15. 제 14 항에 있어서,
    상기 제 2 중첩부 상의 컬럼 스페이서를 더 포함하는 액정 표시 장치.
  16. 제 14 항에 있어서,
    상기 제 1 중첩부와 상기 제 2 중첩부가 일체로 이루어진 액정 표시 장치.
  17. 제 14 항에 있어서,
    상기 제 1 중첩부와 상기 제 2 중첩부가 분리된 액정 표시 장치.
  18. 제 1 항에 있어서,
    상기 제 1 기판 상의 게이트 라인, 유지 전극, 데이터 라인, 제 1 부화소 전극 및 제 2 부화소 전극;
    상기 게이트 라인에 연결된 제 1 게이트 전극, 상기 데이터 라인에 연결된 제 1 소스 전극 및 상기 제 1 부화소 전극에 연결된 제 1 드레인 전극을 포함하는 제 1 스위칭 소자;
    상기 게이트 라인에 연결된 제 2 게이트 전극, 상기 제 1 소스 전극에 연결된 제 2 소스 전극 및 상기 제 2 부화소 전극에 연결된 제 2 드레인 전극을 포함하는 제 2 스위칭 소자;
    상기 게이트 라인에 연결된 제 3 게이트 전극, 상기 제 2 드레인 전극에 연결된 제 3 소스 전극 및 상기 유지 전극에 연결된 제 3 드레인 전극을 포함하는 제 3 스위칭 소자; 및
    상기 제 1 기판 상에 위치하며, 상기 제 1 소스 전극 중 상기 제 1 게이트 전극과 중첩하지 않는 제 1 부분, 상기 제 1 드레인 전극 중 상기 제 1 게이트 전극 및 상기 유지 전극과 중첩하지 않는 제 2 부분, 상기 제 2 드레인 전극 중 상기 제 2 게이트 전극 및 상기 유지 전극과 중첩하지 않는 제 3 부분, 상기 제 3 소스 전극 중 상기 제 3 게이트 전극 및 상기 유지 전극과 중첩하지 않는 제 4 부분 중 적어도 하나와 중첩하지 않는 컬러 필터를 더 포함하는 액정 표시 장치.
  19. 제 18 항에 있어서,
    상기 컬러 필터는,
    상기 제 1 부화소 전극과 중첩하는 제 1 중첩부;
    상기 제 2 부화소 전극과 중첩하는 제 2 중첩부; 및
    상기 제 1 내지 제 6 부분들을 제외한 상기 제 1 내지 제 3 스위칭 소자들의 나머지 부분들과 중첩하는 제 3 중첩부를 포함하는 액정 표시 장치.
  20. 제 19 항에 있어서,
    상기 제 3 중첩부 상의 컬럼 스페이서를 더 포함하는 액정 표시 장치.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 중첩부 중 적어도 하나는 상기 제 3 중첩부와 일체로 이루어진 액정 표시 장치.
  22. 제 19 항에 있어서,
    상기 제 1 내지 제 3 중첩부들이 서로 분리된 액정 표시 장치.
  23. 서로 이격된 제 1 기판 및 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이의 액정층;
    상기 제 1 기판 상의 공통 라인;
    상기 제 2 기판 상의 공통 전극; 및
    상기 제 2 기판 상에 위치하여 쇼트 영역을 정의하는 차광부;
    상기 쇼트 영역에서 상기 공통 라인과 상기 공통 전극 사이에 위치한 복수의 쇼트부들을 포함하고;
    각 쇼트부는,
    상기 공통 라인 상의 돌출부; 및
    상기 돌출부 및 상기 공통 라인 상의 쇼트 전극을 포함하며;
    상기 돌출부의 적어도 일부는 흑화 영역을 갖는 액정 표시 장치.
  24. 제 23 항에 있어서,
    상기 돌출부는 상기 공통 라인과 상기 쇼트 전극 사이에 위치한 복수의 돌출 패턴들을 포함하며, 상기 복수의 돌출 패턴들 중 적어도 하나의 적어도 일부는 흑화 영역을 갖는 액정 표시 장치.
  25. 제 24 항에 있어서,
    상기 제 1 기판 상의 컬러 필터를 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 컬러 필터와 동일한 물질을 포함하는 액정 표시 장치.
  26. 제 25 항에 있어서,
    상기 컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 적어도 2개의 단위 컬러 필터들 중 가장 큰 높이의 단위 컬러 필터와 동일한 물질을 포함하는 액정 표시 장치.
  27. 제 25 항에 있어서,
    상기 컬러 필터는 서로 다른 색상을 갖는 적어도 2개의 단위 컬러 필터들을 포함하며;
    흑화 영역을 갖는 적어도 2개의 돌출 패턴들은 각각 서로 다른 단위 컬러 필터의 물질을 포함하는 액정 표시 장치.
  28. 제 24 항에 있어서,
    상기 제 1 기판 상의 게이트 절연막을 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 게이트 절연막과 동일한 물질을 포함하는 액정 표시 장치.
  29. 제 24 항에 있어서,
    상기 제 1 기판 상의 보호막을 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 보호막과 동일한 물질을 포함하는 액정 표시 장치.
  30. 제 24 항에 있어서,
    상기 제 1 기판 상의 층간 절연막을 더 포함하며;
    상기 흑화 영역을 갖는 적어도 하나의 돌출 패턴은 상기 층간 절연막과 동일한 물질을 포함하는 액정 표시 장치.
  31. 제 23 항에 있어서,
    상기 돌출부는 정사각의 형상, 직사각의 형상, 원의 형상, 타원의 형상 중 어느 하나의 형상을 갖는 액정 표시 장치.
  32. 제 23 항에 있어서,
    상기 돌출부의 각 변은 20um 또는 이보다 더 큰 길이를 갖는 액정 표시 장치.
  33. 제 23 항에 있어서,
    인접한 돌출부들 간의 길이는 1um 내지 10um인 액정 표시 장치.
  34. 제 23 항에 있어서,
    각 쇼트부의 쇼트 전극은 서로 연결된 액정 표시 장치.
  35. 제 23 항에 있어서,
    각 쇼트부의 돌출부는 상기 공통 라인 상의 서로 다른 부분에 위치하는 액정 표시 장치.
  36. 표시 영역 및 비표시 영역을 갖는 기판을 준비하는 단계;
    상기 기판의 비표시 영역에 공통 라인을 형성하는 단계;
    상기 표시 영역에 컬러 필터를 형성하고, 상기 비표시 영역의 공통 라인 상에 쇼트부의 돌출부를 형성하는 단계;
    상기 돌출부의 적어도 일부에 흑화 영역을 형성하는 단계; 및
    상기 표시 영역에 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  37. 제 36 항에 있어서,
    상기 돌출부는 복수의 돌출 패턴들을 포함하며, 상기 복수의 돌출 패턴들 중 적어도 하나의 적어도 일부는 흑화 영역을 갖는 액정 표시 장치의 제조 방법.
  38. 제 37 항에 있어서,
    상기 복수의 돌출 패턴들 중 적어도 하나는 상기 컬러 필터와 동일한 물질로 동시에 형성되는 액정 표시 장치의 제조 방법.
  39. 제 38 항에 있어서,
    상기 흑화 영역을 갖는 돌출 패턴은 상기 컬러 필터들 중 가장 큰 높이를 갖는 컬러 필터와 동일한 물질을 포함하는 액정 표시 장치의 제조 방법.
  40. 제 36 항에 있어서,
    상기 돌출부의 적어도 일부에 흑화 영역을 형성하는 단계는 상기 돌출부를 탄화시키는 단계를 포함하는 액정 표시 장치의 제조 방법.
  41. 제 40 항에 있어서,
    상기 돌출부를 탄화시키는 단계는 상기 돌출부로 레이저 빔을 조사하는 단계를 포함하는 액정 표시 장치의 제조 방법.


















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WO2023153590A1 (ko) * 2022-02-11 2023-08-17 엘지전자 주식회사 발광 소자를 이용한 디스플레이 장치 및 그 제조 방법

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