KR20170113751A - Power MOSFET with floating Island and manufacturing method thereof - Google Patents
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Abstract
본 발명의 일측면에 따르면, N형 기판 상부에 형성된 N형 드리프트층 영역; 상기 N형 기판 하부에 형성된 드레인 전극; 상기 N형 드리프트층 영역 내 상단부에 형성된 P-base 영역; 상기 P-base 영역 내 상단부에 형성된 N+ 영역; 상기 P-base 영역 및 상기 N+ 영역의 상단과 접촉하도록 형성된 소스 전극; 상기 N형 드리프트층 영역의 상부의 일부 영역과 접촉되며, 상기 N+ 영역 및 P-base 영역의 상부의 일부 영역이 접촉하도록 형성된 게이트부; 상기 N형 드리프트층 영역 내에서 상기 N형 기판과 상기 P-base 영역 사이의 중간 영역에 형성되는 p형 플로팅 아일랜드 영역; 을 포함하는 것을 특징으로 하는 플로팅 아일랜드 구조를 가진 Power MOS FET가 제공된다.According to an aspect of the present invention, there is provided a semiconductor device comprising: an N type drift layer region formed on an N type substrate; A drain electrode formed under the N-type substrate; A P-base region formed in an upper portion of the N-type drift layer region; An N + region formed in an upper portion of the P-base region; A source electrode formed to be in contact with an upper end of the P-base region and the N + region; A gate portion that is in contact with a portion of the upper portion of the N-type drift layer region and is formed to contact a portion of the upper portion of the N + region and the P-base region; A p-type floating island region formed in an intermediate region between the N-type substrate and the P-base region in the N-type drift layer region; A power MOS FET having a floating island structure is provided.
Description
본 발명은 플로팅 아일랜드 구조를 가진 Power MOSFET 및 그 제조방법에 관한 것이다.The present invention relates to a Power MOSFET having a floating island structure and a manufacturing method thereof.
Power 반도체는 고전압 고전류를 제어하는 전기적 스위치 역할을 하는 반도체 소자이다.Power Semiconductor is a semiconductor device that acts as an electrical switch to control high voltage and high current.
power 반도체 소자의 설계 시 고려해야 할 사항은, 전력소모 외에도 고전압, 고전류의 처리과정에서 소자 자체에 가해지는 열과 스트레스에 대해 내성을 나타내는 견고성 및, OFF 상태를 유지할 수 있는 최대 전압을 뜻하는 항복전압 특성을 들 수 있다.power In addition to power consumption, design considerations include the robustness of resistance to heat and stress applied to the device itself during high-voltage and high-current processing, and the breakdown voltage, which is the maximum voltage that can maintain the OFF state. .
이러한 특성을 향상시키기 위하여 전력 반도체 소자 설계의 최적화와 새로운 구조 및 공정 개발을 통해 온 저항을 감소시키면서 항복전압을 증가시키는 방법으로 많은 연구가 이루어지고 있다. In order to improve these characteristics, many researches have been made by optimizing power semiconductor device design and developing new structure and process to increase the breakdown voltage while reducing on-resistance.
Power 반도체 소자 중 Power MOSFET는 전력 절감화, 고효율화, 소형화, 고 신뢰성화, 고속 스위칭화, 저노이즈화 등을 배경으로 발전하였으며 전력 MOSFET는 고속 스위칭 트랜지스터 소자의 대용으로 사용할 수 있어서 최근에 많은 연구가 이루어지고 있으며, 또한, 각종 전동기에의 적용 기술의 개발도 급속히 발전되고 있다.Power MOSFETs among power semiconductors have been developed in the background of power saving, high efficiency, miniaturization, high reliability, high speed switching and low noise. Power MOSFETs can be used as a substitute for high speed switching transistor devices. And development of application technology to various motors is also rapidly developing.
Power MOSFET의 특성 향상을 위해서는 높은 항복 전압을 확보하는 동시에 ON 저항을 감소시켜야 한다.To improve the characteristics of the power MOSFET, it is necessary to secure a high breakdown voltage and reduce the ON resistance.
그러나 드래프트 영역을 이용한 구조에서 항복전압이 높아질수록 ON 저항도 높아지는 관계상 위와 같은 관계를 동시에 만족시키는 것에 곤란성이 있다.However, since the ON resistance increases as the breakdown voltage increases in the structure using the draft region, it is difficult to satisfy the above relationship at the same time.
본 발명의 항복전압을 유지하고 on 저항을 감소시키기 위한 배경기술은 대한민국 등록특허공보 제10-0264729호에 게시된다.Background Art for maintaining the breakdown voltage of the present invention and reducing on resistance is disclosed in Korean Patent Registration No. 10-0264729.
본 발명은, 항복전압의 저하 없이 온 저항을 감소시킬 수 있는 플로팅 아일랜드 구조를 가진 Power MOSFET 및 그 제조방법을 제공하는 것이다.The present invention provides a Power MOSFET having a floating island structure capable of reducing on-resistance without lowering the breakdown voltage and a method of manufacturing the same.
본 발명의 목적은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.The object of the present invention is not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood from the following description.
본 발명의 일측면에 따르면, N형 기판 상부에 형성된 N형 드리프트층 영역; 상기 N형 기판 하부에 형성된 드레인 전극; 상기 N형 드리프트층 영역 내 상단부에 형성된 P-base 영역; 상기 P-base 영역 내 상단부에 형성된 N+ 영역; 상기 P-base 영역 및 상기 N+ 영역의 상단과 접촉하도록 형성된 소스 전극; 상기 N형 드리프트층 영역의 상부의 일부 영역과 접촉되며, 상기 N+ 영역 및 P-base 영역의 일부 영역 상부에 형성된 게이트부; 상기 N형 드리프트층 영역 내에서 상기 N형 기판과 상기 P-base 영역 사이의 중간 영역에 형성되는 p형 플로팅 영역; 을 포함하는 것을 특징으로 하는 플로팅 아일랜드 구조를 가진 Power MOSFET가 제공된다.According to an aspect of the present invention, there is provided a semiconductor device comprising: an N type drift layer region formed on an N type substrate; A drain electrode formed under the N-type substrate; A P-base region formed in an upper portion of the N-type drift layer region; An N + region formed in an upper portion of the P-base region; A source electrode formed to be in contact with an upper end of the P-base region and the N + region; A gate portion contacting a portion of the upper portion of the N-type drift layer region and formed on a portion of the N + region and the P-base region; A p-type floating region formed in an intermediate region between the N-type substrate and the P-base region in the N-type drift layer region; A power MOSFET having a floating island structure is provided.
본 발명의 일 실시 예에 따르면, 항복전압의 저하 없이 온 저항을 감소시킬 수 있는 최적의 플로팅 아일랜드 구조를 가진 Power MOSFET 및 그 제조방법을 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a Power MOSFET having an optimal floating island structure that can reduce the on-resistance without lowering the breakdown voltage and a method of manufacturing the same.
도 1은 종래의 Power MOSFET에서 항복전압의 크기를 도시한 것이다.
도 2는 본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET 및 그 항복전압의 크기를 도시한 것이다.
도 3은 본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET에서 위치에 따른 전계 크기를 도시한 것이다.
도 4 내지 7은 본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET의 제조 단계를 도시한 것이다.
도 8은 본 발명의 일 실시 예에 따른 플로팅 아일랜드 영역의 파라미터를 결정하기 위한 Power MOSFET의 구조를 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 플로팅 아일랜드 영역의 depth에 따른 항복전압의 변화를 도시한 것이다.
도 10은 플로팅 아일랜드의 깊이(depth) 28 ~ 32㎛에서 각각 플로팅 아일랜드 영역의 도우즈량에 따른 항복전압 변화를 도시한 것이다.
도 11은 플로팅 아일랜드 영역의 깊이(depth) 28 ~ 32㎛에서 각각 플로팅 아일랜드 영역의 도우즈량에 따른 온 저항의 변화를 도시한 것이다.
도 12는 플로팅 아일랜드 영역의 깊이(depth) 28 ~ 32㎛에서 각각 플로팅 아일랜드 영역의 너비(width)에 따른 항복전압 변화를 도시한 것이다.
도 13은 플로팅 아일랜드 영역의 깊이(depth) 28 ~ 32㎛에서 각각 플로팅 아일랜드 영역의 너비(width)에 따른 온 저항의 변화를 도시한 것이다.
도 14는 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET의 최적의 파라미터를 도시한 것이다.
도 15는 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET에서 threshold voltage(게이트 전압)에 대한 드레인 전류의 변화를 도시한 것이다.
도 16은 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET에서 항복 전압에 대한 드레인 전류의 변화를 도시한 것이다.
도 17은 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET에서 드레인 전압에 대한 온 상태 전류의 변화를 도시한 것이다
도 18은 600V급 플래너 MOSFET와 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFE의 항복전압을 도시한 것이다.
도 19는 600V급 플래너 MOSFET와 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFE의 온 상태 저항을 도시한 것이다.Figure 1 shows the magnitude of the breakdown voltage in a conventional Power MOSFET.
2 shows the magnitude of a power MOSFET having a floating island structure and its breakdown voltage according to an embodiment of the present invention.
FIG. 3 shows the electric field size according to a position in a power MOSFET having a floating island structure according to an embodiment of the present invention.
FIGS. 4 to 7 show steps of manufacturing a power MOSFET having a floating island structure according to an embodiment of the present invention.
8 illustrates a structure of a Power MOSFET for determining parameters of a floating island region according to an embodiment of the present invention.
9 shows a change in breakdown voltage according to depth of a floating island region according to an embodiment of the present invention.
Fig. 10 shows the breakdown voltage changes according to the dose amount of the floating island region at a depth of 28 to 32 mu m of the floating island, respectively.
11 shows changes in on-resistance in accordance with the dose of the floating island region at a depth of 28 to 32 占 퐉 of the floating island region, respectively.
Figure 12 shows the breakdown voltage changes along the width of the floating island region at depths 28-32 [micro] m of the floating island region, respectively.
FIG. 13 shows changes in on-resistance along the width of the floating island region at a depth of 28 to 32 占 퐉 in the floating island region.
Figure 14 illustrates optimal parameters of a Power MOSFET with a floating island according to an embodiment of the present invention.
15 shows a change in drain current with respect to a threshold voltage (gate voltage) in a Power MOSFET with a floating island according to an embodiment of the present invention.
Figure 16 shows the change in drain current versus breakdown voltage in a Power MOSFET with a floating island according to an embodiment of the invention.
Figure 17 illustrates a change in on-state current versus drain voltage in a Power MOSFET with a floating island according to an embodiment of the present invention
Figure 18 shows the breakdown voltage of a Power MOSFE with a 600 V class planar MOSFET and a floating island according to an embodiment of the present invention.
Figure 19 illustrates the on-state resistance of a Power MOSFE with a 600V class planner MOSFET and a floating island according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
도 1은 종래의 Power MOSFET에서 항복전압의 크기를 도시한 것이다.Figure 1 shows the magnitude of the breakdown voltage in a conventional Power MOSFET.
종래의 이중확산 Power MOSFET(Double diffused Power MOSFET, 100)의 경우에 역방향 바이어스의 상태에서 P 베이스(101)와 N 드리프트 영역(105) 사이에 전계가 집중된다.In the case of a conventional double diffused power MOSFET (100), an electric field is concentrated between the P base (101) and the N drift region (105) in a reverse bias state.
도 1을 참조하면, 종래의 Power MOSFET 소자 내부의 인가되는 전기장의 적분값이 소자가 견딜 수 있는 전압으로 나타낼 수 있다.Referring to FIG. 1, an integrated value of an electric field applied inside a conventional power MOSFET device can be represented by a voltage that the device can withstand.
도 1을 참조하면, 종래의 Power MOSFET에서 항복전압의 크기는 포아송의 방정식에 의해서 산출되는 PN 접합에서 공핍층에 인가되는 전기장의 넓이(B0)로 표현된다.Referring to FIG. 1, the magnitude of the breakdown voltage in a conventional power MOSFET is represented by the width (B 0 ) of an electric field applied to the depletion layer in a PN junction calculated by Poisson's equation.
도 2는 본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET 및 그 항복전압의 크기를 도시한 것이다.2 shows the magnitude of a power MOSFET having a floating island structure and its breakdown voltage according to an embodiment of the present invention.
본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET(10)는 N형 기판(18) 상부에 형성된 N 드리프트층 영역(15), 상기 N형 기판(18) 하부에 형성된 드레인 전극(19), N 드리프트층 영역 내 상단부에 형성된 P-base 영역(11), P-base 영역 내 상단부에 형성된 N+ 영역(12), 상기 P-base 영역 및 상기 N+ 영역의 상단과 접촉하도록 형성된 소스 전극(13), 상기 N 드리프트 영역의 상부의 일부 영역과 접촉되며, N+ 영역(12) 및 P-base 영역(11)의 일부 영역 상부에 형성된 게이트부(14), 상기 N 드리프트층 영역(15) 내에서 상기 N형 기판(18)과 상기 P-base 영역(11) 사이의 중간 영역에 형성되는 p형 플로팅 영역(30)을 포함하여 형성된다.A
본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET(10)는 N-드리프트층 영역에 도핑농도를 종래의 Power MOSFET(100)에 비하여 2배 정도 높이고, N-드리프트 영역의 중간에 P형 플로팅 아일랜드 영역(20)을 형성한 것이다.The
PN 접합에서의 공핍층의 길이는 N-드리프트 영역의 도핑농도에 반비례하므로 같이 도핑농도가 높을수록 Power MOSFET의 항복 전압은 떨어지게 된다.Since the length of the depletion layer in the PN junction is inversely proportional to the doping concentration in the N-drift region, the higher the doping concentration, the lower the breakdown voltage of the Power MOSFET.
그러나 N-드리프트 영역(15)의 중간에 P형 플로팅 영역(20)을 형성하게 되면, N-드리프트 영역(15)에서 또 다른 PN 접합 구조가 형성되어 전압을 견딜 수 있는 영역이 추가될 수 있다.However, if the P-
도 2를 참조하면, P 베이스(11)와 N 드리프트(15) 사이에서 한 번(B1), P 플로팅 아일랜드 영역(20)과 N 드리프트 사이에서 두 번(B2), 전계가 분산되어 있다.Referring to FIG. 2, the electric field is dispersed once (B1) between the
N-드리프트 영역(15)에 P형 플로팅 영역(20)을 형성함으로써 두 개의 삼각형 전기장 분포(B1, B2)가 생기게 되고, 추가된 삼각형의 전기장 분포 넓이만큼 항복전압 크기가 형성된다.By forming the P-
따라서 본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET(10)는, 플로팅 아일랜드 구조가 없는 종래의 Power MOSFET(100)에 비하여 항복전압은 종래의 크기를 유지하면서, 온 저항 특성을 향상시킬 수 있는 효과를 가질 수 있다.Therefore, the
도 3은 본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET에서 위치에 따른 전계 크기를 도시한 것이다.FIG. 3 shows the electric field size according to a position in a power MOSFET having a floating island structure according to an embodiment of the present invention.
도 3을 참조하면, 플로팅 아일랜드 구조를 가진 Power MOSFET(10)의 전계분포는 P 베이스(11) 부근에서 높아졌다가 다시 P 플로팅 아일랜드(20) 부근에서 높아지는 것을 알 수 있다.3, it can be seen that the electric field distribution of the
도 4 내지 7은 본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET의 제조 단계를 도시한 것이다.FIGS. 4 to 7 show steps of manufacturing a power MOSFET having a floating island structure according to an embodiment of the present invention.
도 4는 N형 기판 준비 단계를 도시한 것이다.Fig. 4 shows an N-type substrate preparation step.
도 4를 참조하면, 먼저 N형 기판(31)을 준비하고, N형 기판(50)에 에피택시 공정을 이용하여 제1 N- 드리프트층(35-1)을 형성한다.Referring to FIG. 4, first, an N-
본 발명의 일 실시 예에 따르면, 플로팅 아일랜드 구조가 삽입되었을 때, 항복전압의 변화없이 기판 저항률을 두 배로 높일 수 있기 때문에 아일랜드 구조의 제1 N 드리프트층 및 제2 N 드리프트층의 저항률을 9Ωcm로 설정하였다.According to an embodiment of the present invention, when the floating island structure is inserted, since the resistivity of the substrate can be doubled without changing the breakdown voltage, the resistance of the first N drift layer and the second N drift layer of the island structure can be increased to 9? Cm Respectively.
도 5는 제1 N- 드리프트층에 플로팅 아일랜드를 형성하는 단계를 도시한 것이다.Figure 5 shows the step of forming a floating island in the first N-drift layer.
도 5를 참조하면, 제1 N- 드리프트층(35-1) 상부에 P 플로팅 아일랜드 영역이 형성될 위치를 패터닝한 PR 마스크를 형성하고 그 상부로부터 P형 불순물을 주입하여 제1 N- 드리프트층(35-1)의 상단의 일부 영역에 P 플로팅 아일랜드 영역(30)을 형성한다.Referring to FIG. 5, a PR mask patterned at a position where a P floating island region is to be formed is formed on the first N-drift layer 35-1. P-type impurities are injected from the top of the first mask to form a first N- The P floating
본 발명의 일 실시 예에서는 P형 불순물로 boron 이 적용된다.In one embodiment of the present invention, boron is applied as a P-type impurity.
다음은 플로팅 아일랜드 영역(30)이 형성된 제1 N 드리프트층(35-1)의 상부에 에피택시 공정을 이용하여 제2 N 드리프트층(35-2)을 형성한다.Next, a second N drift layer 35-2 is formed by using an epitaxial process on the first N drift layer 35-1 where the
도 6은 P 플로팅 아일랜드 영역이 형성된 제1 N 드리프트층의 상부에 제2 N 드리프트층이 형성된 단계를 도시한 것이다.6 shows a step in which a second N drift layer is formed on the first N drift layer where the P floating island region is formed.
다음은 제2 N 드리프트층(35-2) 상부에 각각 P-베이스(31), N+ 영역(37), 게이트부(38) 및 형성 공정을 포함하여 플로팅 아일랜드 구조를 가진 Power MOSFET(10)가 제조된다.Next, a
도 7은 본 발명의 일 실시 예에 따라 플로팅 아일랜드 구조를 가진 Power MOSFET의 완성된 단계를 도시한 것이다.Figure 7 illustrates the completed steps of a Power MOSFET with a floating island structure in accordance with one embodiment of the present invention.
본 발명의 일 실시 예에 따른 플로팅 아일랜드 구조를 가진 Power MOSFET(10)는 기존의 Power MOSFET 공정방법에 P 플로팅 아일랜드 영역을 형성할 P형 이온주입 공정만 추가하면 완성할 수 있으므로 공정 면에서도 쉽게 구현 가능한 장점을 갖고 있다.The
본 발명의 일 실시 예에 따르면, 플로팅 아일랜드 구조를 가진 Power MOSFET(10)는 P 플로팅 아일랜드 영역(30)의 형성 깊이에 따라 특성이 크게 차이가 나는 것으로 실험되었다.According to one embodiment of the present invention, the
따라서 효율적인 플로팅 아일랜드 구조를 가진 최적의 Power MOSFET(10)를 제조하기 위해서는 최대한의 항복전압을 유지하면서 온 저항을 감소시킬 수 있는 배치가 중요한 파라미터이다.Therefore, in order to fabricate an
도 8은 본 발명의 일 실시 예에 따른 P 플로팅 아일랜드 영역의 파라미터를 결정하기 위한 Power MOSFET의 구조를 도시한 것이다.8 illustrates a structure of a Power MOSFET for determining parameters of a P floating island region according to an embodiment of the present invention.
도 8을 참조하면, P 플로팅 아일랜드 영역의 depth는 N-드리프트층 상단부(제2 N-드리프트층 (35-2) 상단부를 의미함)으로부터 P 플로팅 아일랜드 영역 중심까지의 길이를 의미한다.Referring to FIG. 8, the depth of the P floating island region means the length from the top of the N-drift layer (which means the upper end of the second N- drift layer 35-2) to the center of the P floating island region.
또한, P 플로팅 아일랜드 영역의 너비(Width)는 플로팅 아일랜드의 수평 폭을 의미한다.In addition, the width (Width) of the P floating island region means the horizontal width of the floating island.
표1은 본 발명의 일 실시 예에 따른 P 플로팅 아일랜드 영역 파라미터를 결정하기 위한 Power MOSFET의 구조의 공정 파라미터를 나타낸 것이다.Table 1 shows the process parameters of the structure of the Power MOSFET for determining the P floating island region parameters according to an embodiment of the present invention.
도 9는 본 발명의 일 실시 예에 따른 P 플로팅 아일랜드 영역의 depth에 따른 항복전압의 변화를 도시한 것이다.FIG. 9 shows a change in breakdown voltage according to the depth of a P floating island region according to an embodiment of the present invention.
도 9를 참조하면, P 플로팅 아일랜드 영역의 깊이(depth) 변화에 따른 항복전압 특성의 변화를 확인하기 위해서 P 플로팅 아일랜드 영역의 도우즈량과 윈도우 너비를 고정한 상태에서 시뮬레이션한 결과, P 플로팅 아일랜드 영역의 깊이가 깊어질수록 항복전압이 높아지는 양상을 보이다가 34μm부터는 항복전압이 감소하는 것으로 나타난다.Referring to FIG. 9, in order to confirm the change of the breakdown voltage characteristic according to the depth change of the P floating island region, a simulation was performed in a state where the dose amount and the window width of the P floating island region were fixed. As a result, As the depth increases, the breakdown voltage increases, while the breakdown voltage decreases from 34μm.
도 9를 참조하면, 600V 플래너 power MOSFET에 적용하기 위해서 항복전압의 최소 700V 이상을 유지하는 최적의 P 플로팅 아일랜드 영역의 깊이(depth) 조건은 28 ~ 32㎛로 나타낸다.Referring to FIG. 9, a depth condition of an optimum P floating island region maintaining a breakdown voltage of at least 700V for application to a 600V planar power MOSFET is represented by 28 to 32 μm.
도 10은 플로팅 아일랜드의 깊이(depth) 28 ~ 32㎛에서 각각 P 플로팅 아일랜드 영역의 도우즈량에 따른 항복전압 변화를 도시한 것이다.10 shows breakdown voltage changes according to dose amounts of the P floating island regions at
도 11은 P 플로팅 아일랜드 영역의 깊이(depth) 28 ~ 32㎛에서 각각 도우즈량에 따른 온 저항의 변화를 도시한 것이다.FIG. 11 shows changes in on-resistance depending on the dosage at a depth of 28 to 32 mu m in the P floating island region.
도 10 및 11을 참조하면, P 플로팅 아일랜드 영역의 깊이가 28μm, 30μm, 32μm인 상태에서 P 플로팅 아일랜드 영역의 도우즈량이 모두 5×1012cm- 2 일 때 항복전압을 유지하면서 온 저항 특성이 낮아지는 현상을 확인할 수 있었다.Referring to Figures 10 and 11, the depth of the P floating island region 28μm, 30μm, both the amount of the dose of the P floating island region from 32μm state 5 × 10 12 cm - an on-resistance characteristic while maintaining the breakdown voltage when two days It is possible to confirm the phenomenon of lowering.
도 12는 P 플로팅 아일랜드 영역의 깊이(depth) 28 ~ 32㎛에서 각각 P 플로팅 아일랜드 영역의 너비(width)에 따른 항복전압 변화를 도시한 것이다.12 shows breakdown voltage changes according to the widths of the P floating island regions at depths of 28 to 32 탆 in the P floating island regions.
도 13은 P 플로팅 아일랜드 영역의 깊이(depth) 28 ~ 32㎛에서 각각 P 플로팅 아일랜드 영역의 너비(width)에 따른 온 저항의 변화를 도시한 것이다.13 shows changes in on resistance depending on the width of the P floating island region at a depth of 28 to 32 탆 in the P floating island region.
도 12, 13은 앞서 측정한 P 플로팅 아일랜드 영역 깊이가 28μm, 30μm, 32μm이고, 도우즈량이 5×1012cm-2일 때 시뮬레이션을 진행한 것이다.12, 13 is a previously measured P floating island region depth is in progress when the simulation is 28μm, 30μm, 32μm, the dose amount of 5 × 10 12 cm -2.
시뮬레이션 결과, P 플로팅 아일랜드 영역의 깊이가 32μm인 상태에서 도우즈량이 5×1012cm-2 이며, 윈도우 너비가 3μm일 때 플래너 MOSFET의 항복전압과 문턱전압을 유지하면서 온 저항 특성이 최적으로 낮아지는 특징을 확인할 수 있었다.Simulation results show that when the depth of the P floating island region is 32 μm, the dose is 5 × 10 12 cm -2 . When the window width is 3 μm, the ON resistance characteristic is optimally low while maintaining the breakdown voltage and threshold voltage of the planar MOSFET I was able to identify the characteristics of losing.
도 14는 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET의 최적의 파라미터를 도시한 것이다.Figure 14 illustrates optimal parameters of a Power MOSFET with a floating island according to an embodiment of the present invention.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 P 플로팅 아일랜드 영역 깊이의 경우 N 드리프트 높이 54±1㎛에서 P 플로팅 아일랜드 영역 깊이는 32±1㎛가 적정한 것으로 나타난다.Referring to FIG. 14, in the P floating island region depth according to an embodiment of the present invention, the P floating island region depth is 32 ± 1 μm at an N drift height of 54 ± 1 μm.
다양한 실험 결과, 본 발명의 일 실시 예에 따른 P 플로팅 아일랜드 영역의 중심 위치는 N 드리프트층 영역 높이의 57 ~ 60% 위치에서 가장 높은 항복전압을 얻을 수 있다.As a result of various experiments, the center position of the P floating island region according to an embodiment of the present invention can obtain the highest breakdown voltage at 57 to 60% of the height of the N drift layer region.
도 14를 참조하면, 앞에서 수행한 전기적 특성 분석을 토대로 P 플로팅 아일랜드 영역의 깊이, 도우즈량, 윈도우 너비를 아래 표 2와 같이 주어진다.Referring to FIG. 14, the depth, the dose, and the window width of the P floating island region are given as shown in Table 2 below based on the analysis of the electrical characteristics described above.
도 15는 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET에서 threshold voltage(게이트 전압)에 대한 드레인 전류의 변화를 도시한 것이다.15 shows a change in drain current with respect to a threshold voltage (gate voltage) in a Power MOSFET with a floating island according to an embodiment of the present invention.
도 16은 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET에서 항복 전압에 대한 드레인 전류의 변화를 도시한 것이다.Figure 16 shows the change in drain current versus breakdown voltage in a Power MOSFET with a floating island according to an embodiment of the invention.
도 17은 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET에서 드레인 전압에 대한 온 상태 전류의 변화를 도시한 것이다.17 shows a change in on-state current with respect to a drain voltage in a Power MOSFET with a floating island according to an embodiment of the present invention.
도 15 및 17을 참조하면, 표 2의 파라미터로 주어졌을 때, 전기적 특성은 문턱전압이 3.1±0.05)V, 항복전압이 723(±1)V, 온 저항은 0.108(±0.001)Ωcm2로 나타낸다.Referring to Figure 15 and 17, when given to parameters of Table 2, the electrical characteristic is a threshold voltage of 3.1 ± 0.05) V, the breakdown voltage as a 723 (± 1) V, the on resistance is 0.108 (± 0.001) Ωcm 2 .
도 18은 600V급 플래너 MOSFET와 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFE의 항복전압을 도시한 것이다.Figure 18 shows the breakdown voltage of a Power MOSFE with a 600 V class planar MOSFET and a floating island according to an embodiment of the present invention.
도 19는 600V급 플래너 MOSFET와 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFE의 온 상태 저항을 도시한 것이다Figure 19 illustrates the on-state resistance of a 600 V class planner MOSFET and a Power MOSFET with a floating island according to one embodiment of the present invention
도 18 및 19를 참조하면, 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET는 종래의 600V급 플래너 MOSFET에 비해 항복전압과 문턱전압은 동일하게 유지된 상태에서, 온 저항이 24.5%가 감소된 것을 알 수 있다.Referring to FIGS. 18 and 19, a power MOSFET having a floating island according to an embodiment of the present invention has an on-resistance of 24.5% with a breakdown voltage and a threshold voltage maintained equal to that of a conventional 600V- . ≪ / RTI >
이는 종래의 600V급 플래너 MOSFET 구조에 비해, 플로팅 아일랜드 구조가 형성됨으로써, P 베이스와 N 드리프트층 사이 그리고 P 플로팅 구조와 N 드리프트층 사이에서 전계가 분산될 수 있어서, N 드리프트층 영역의 농도를 높일 수 있기 때문이다.This is because the floating island structure is formed as compared with the conventional 600V planar MOSFET structure, so that the electric field can be dispersed between the P base and the N drift layer and between the P floating structure and the N drift layer to increase the concentration of the N drift layer region It is because.
본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFE는 동일한 크기에서 종래 Power MOSFET의 항복전압은 유지하면서 온 저항이 줄어들게 되는 효과를 가진다.The power MOSFE having a floating island according to an embodiment of the present invention has the effect of reducing the ON resistance while maintaining the breakdown voltage of the conventional power MOSFET at the same size.
또한, 본 발명의 일 실시 예에 따른 플로팅 아일랜드 깊이의 경우 대략 N 드리프트 높이의 57 ~ 60% 위치에서 가장 높은 항복전압을 얻을 수 있다.Also, for a floating island depth according to an embodiment of the present invention, the highest breakdown voltage can be obtained at 57 to 60% of the N drift height.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET에서 최적 파라미터는 P 플로팅 아일랜드 영역 깊이가 32±1μm, 플로팅 농도가 5±0.5×1012이며, 윈도우 너비가 3±0.05μm였다. 이러한 최적의 변수를 가지고 설계한 다음 전기적 특성을 분석한 결과, 플로팅 아일랜드를 가진 전력 MOSFET의 전기적 특성은 문턱전압이 3.1±0.05)V, 항복전압이 723(±1)V, 온 저항은 0.108(±0.001)Ωcm2로 나타낸다.Referring to FIG. 14, in a power MOSFET having a floating island according to an embodiment of the present invention, the optimum parameters are P floating
본 발명의 일 실시 예에 따른 플로팅 아일랜드를 가진 Power MOSFET는 전력 및 열 효율을 높이기 위해서 전기자동차를 포함한 여러 산업 분야에서 활용될 수 있다.A power MOSFET with a floating island according to one embodiment of the present invention can be utilized in a variety of industries including electric vehicles to increase power and thermal efficiency.
10, 50: 플로팅 아일랜드 구조를 가진 Power MOSFET
11, 31: P-base 영역
12, 37: N+ 영역
13: 소스 전극
14, 38: 게이트부
15, 35-1, 35-2: N 드리프트층 영역
18: N형 기판
19: 드레인 전
20, 30: p형 플로팅 아일랜드 영역
극10, 50: Power MOSFET with floating island structure
11, 31: P-base region
12, 37: N + region
13: source electrode
14, 38:
15, 35-1, and 35-2: N drift layer regions
18: N-type substrate
19: drain before
20, 30: p-type floating island region
drama
Claims (3)
상기 N형 기판 하부에 형성된 드레인 전극;
상기 N형 드리프트층 영역 내 상단부 에 형성된 P-base 영역;
상기 P-base 영역 내 상단부에 형성된 N+ 영역;
상기 P-base 영역 및 상기 N+ 영역의 상단과 접촉하도록 형성된 소스 전극;
상기 N형 드리프트층 영역의 상부의 일부 영역과 접촉되며, 상기 N+ 영역 및 P-base 영역의 일부 영역 상부에 형성된 게이트부;
상기 N형 드리프트층 영역 내에서 상기 N형 기판과 상기 P-base 영역 사이의 중간 영역에 형성되는 p형 플로팅 아일랜드 영역; 을 포함하는 것을 특징으로 하는 플로팅 아일랜드 구조를 가진 Power MOSFET
An N-type drift layer region formed on the N-type substrate;
A drain electrode formed under the N-type substrate;
A P-base region formed in an upper portion of the N-type drift layer region;
An N + region formed in an upper portion of the P-base region;
A source electrode formed to be in contact with an upper end of the P-base region and the N + region;
A gate portion contacting a portion of the upper portion of the N-type drift layer region and formed on a portion of the N + region and the P-base region;
A p-type floating island region formed in an intermediate region between the N-type substrate and the P-base region in the N-type drift layer region; A power MOSFET having a floating island structure
상기 중간 영역은 그 중심이 상기 N형 드리프트층 영역의 높이에서 57 ~ 60% 위치에 해당하는 것을 특징으로 하는 플로팅 아일랜드 구조를 가진 Power MOSFET
The method according to claim 1,
And a center of the intermediate region corresponds to a position of 57 to 60% from a height of the N-type drift layer region.
상기 N형 기판 상에 에피택시 공정을 이용하여 제 1 N 드리프트층을 형성하는 단계;
상기 제1 N 드리프트층 상부에 플로팅 아일랜드 영역이 형성될 위치를 패터닝한 PR 마스크를 형성하고, 그 상부로부터 P형 불순물을 주입하여 제1 N 드리프트층 내의 상단 일부 영역에 상기 플로팅 아일랜드 영역을 형성하는 단계;
상기 플로팅 아일랜드 영역이 형성된 제1 N 드리프트층 상부에 에피택시 공정을 이용하여 제2 N- 드리프트층을 형성하는 단계;
상기 제2 N 드리프트층 상부에 P베이스, N+ 영역, 게이트부 및 소스 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 플로팅 아일랜드 구조를 가진 Power MOSFET 제조방법
An N-type substrate preparation step;
Forming a first N drift layer on the N-type substrate using an epitaxial process;
A PR mask patterned to form a floating island region is formed on the first N drift layer, and a P-type impurity is injected from the top of the first N drift layer to form the floating island region in a part of the upper part of the first N drift layer step;
Forming a second N-drift layer on the first N drift layer formed with the floating island region using an epitaxial process;
Forming a P base, an N + region, a gate, and a source electrode on the second N drift layer; A method of manufacturing a power MOSFET having a floating island structure
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