JP2009059949A - Semiconductor device and manufacturing method for the semiconductor device - Google Patents

Semiconductor device and manufacturing method for the semiconductor device Download PDF

Info

Publication number
JP2009059949A
JP2009059949A JP2007226656A JP2007226656A JP2009059949A JP 2009059949 A JP2009059949 A JP 2009059949A JP 2007226656 A JP2007226656 A JP 2007226656A JP 2007226656 A JP2007226656 A JP 2007226656A JP 2009059949 A JP2009059949 A JP 2009059949A
Authority
JP
Japan
Prior art keywords
region
type
semiconductor
conductivity type
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007226656A
Other languages
Japanese (ja)
Inventor
Hisao Ichijo
尚生 一條
Albert O Adan
オー．アダン アルベルト
Atsushi Kagisawa
篤 鍵沢
Kazufumi Naruse
一史 成瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2007226656A priority Critical patent/JP2009059949A/en
Publication of JP2009059949A publication Critical patent/JP2009059949A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of realizing a high breakdown voltage, without making the on-resistance increase. <P>SOLUTION: An LDMOS transistor 1 has an N-type diffusion region 2, formed on a P-type semiconductor substrate 13, a P-type body region 6, formed on a surface layer in the N-type diffusion region 2; an N-type source region 8 formed on the P-type body region 6; an N-type drain region 10, formed on the surface layer in the N-type diffusion region 2 separated from the N-type source region 8; a gate electrode 11, formed in between the N-type source region 8 and N-type drain region 10 on the N-type diffusion region 2, with a gate insulating film interposed therebetween; and a P-type diffusion region 4, formed in the N-type diffusion region 2 below the P-type body region 6 separated from the P-type body region 6. The breakdown voltage is improved, by relaxing the concentration of electric field by depletion layer capacitance which is formed in between the P-type body region 6 and P-type diffusion region 4. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置、及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（Laterally Diffused MOS Transistor；ラテラル二重拡散ＭＯＳトランジスタ）、及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to an LDMOS transistor (Laterally Diffused MOS Transistor) and a manufacturing method thereof.

ＬＤＭＯＳトランジスタは、スイッチング速度が速い、また電圧駆動系のため使いやすいなどの特徴を活かして、スイッチングレギュレータや各種ドライバ、ＤＣ−ＤＣコンバータ等に用いられ、パワー・高耐圧分野のキーデバイスとなっている。   LDMOS transistors are used in switching regulators, various drivers, DC-DC converters, etc., taking advantage of their fast switching speed and ease of use because of their voltage drive system, and are key devices in the power and high voltage fields. Yes.

一般的にＬＤＭＯＳトランジスタの性能は、そのオフ時の耐圧（降伏耐圧）とオン抵抗とで示される。しかし、これらは通常、トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において、長年開発が行われている。   In general, the performance of an LDMOS transistor is indicated by its breakdown voltage (breakdown breakdown voltage) and on-resistance when it is off. However, these are usually in a trade-off relationship, and it is difficult to achieve both high breakdown voltage and low on-resistance. For this reason, development has been conducted for many years in terms of how to achieve this balance.

以下、図４を参照しながら、特許文献１に記載の従来のＬＤＭＯＳトランジスタについて説明する。図４は、Ｐ型半導体基板上に形成されたＮチャネルＬＤＭＯＳトランジスタを示す断面図である。   Hereinafter, a conventional LDMOS transistor described in Patent Document 1 will be described with reference to FIG. FIG. 4 is a cross-sectional view showing an N-channel LDMOS transistor formed on a P-type semiconductor substrate.

図４に示すように、上記従来のＮチャネルＬＤＭＯＳトランジスタ１０１は、Ｐ型半導体基板１１３と、Ｐ型半導体基板１１３上に設けられたＰ型エピタキシャル層１０２と、Ｐ型半導体基板１１３とＰ型エピタキシャル層１０２の界面に形成された第１のＰ型拡散領域１０４を備えている。   As shown in FIG. 4, the conventional N-channel LDMOS transistor 101 includes a P-type semiconductor substrate 113, a P-type epitaxial layer 102 provided on the P-type semiconductor substrate 113, a P-type semiconductor substrate 113, and a P-type epitaxial layer. A first P-type diffusion region 104 formed at the interface of the layer 102 is provided.

前記Ｐ型エピタキシャル層１０２内には、Ｐ型ボディー領域１０６と、Ｐ型ボディー領域１０６と第１のＰ型拡散領域１０４の間を電気的に良好に接続するために形成された第２のＰ型拡散領域１０４ａを備え、Ｐ型ボディー領域１０６とは平面的に離間した位置に形成されたＮ型ドリフト領域１０７を備えている。   In the P-type epitaxial layer 102, a P-type body region 106 and a second P formed to electrically connect between the P-type body region 106 and the first P-type diffusion region 104 are formed. A type diffusion region 104 a is provided, and an N type drift region 107 is formed at a position spaced apart from the P type body region 106 in a plane.

また、Ｐ型ボディー領域１０６内には、Ｎ型ソース領域１０８とＰ型ボディーコンタクト領域１０９が形成され、Ｎ型ドリフト領域１０７内には、Ｎ型ドレイン領域１１０が形成される。   An N-type source region 108 and a P-type body contact region 109 are formed in the P-type body region 106, and an N-type drain region 110 is formed in the N-type drift region 107.

また、Ｐ型ボディー領域１０６の上に、ゲート絶縁膜を介して、ゲート電極１１１が形成される。   A gate electrode 111 is formed on the P-type body region 106 with a gate insulating film interposed therebetween.

また、Ｎ型ソース領域１０８とＰ型ボディーコンタクト領域１０９上にはソース電極１０８ａが形成され、ソース電極１０８ａによって、Ｎ型ソース領域１０８とＰ型ボディー領域１０６は、電気的に同電位に接続される。   A source electrode 108a is formed on the N-type source region 108 and the P-type body contact region 109, and the N-type source region 108 and the P-type body region 106 are electrically connected to the same potential by the source electrode 108a. The

また、Ｎ型ドレイン領域１１０上にはドレイン電極１１０ａが形成され、ソース電極１０８ａとドレイン電極１１０ａの間にゲートプレート１１２を備える。   A drain electrode 110a is formed on the N-type drain region 110, and a gate plate 112 is provided between the source electrode 108a and the drain electrode 110a.

一般的に、ＮチャネルＬＤＭＯＳトランジスタにおいて、オフ時の耐圧を測定するためには、ソース電極１０８ａ及びゲート電極１１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１１０ａにはプラス電位を印加する。このようにして、ドレイン−ソース間に逆バイアス電圧が印加されると、ある電圧において空乏層内の電界が臨界電界に達し、なだれ降伏が生じて急激にドレイン−ソース間に電流が流れ始める。このときの印加電圧がトランジスタの耐圧値である。   In general, in an N-channel LDMOS transistor, in order to measure the withstand voltage when off, the source electrode 108a and the gate electrode 111 are set to the GND potential, and at the same time, a plus potential is applied to the drain electrode 110a. In this way, when a reverse bias voltage is applied between the drain and source, the electric field in the depletion layer reaches a critical electric field at a certain voltage, avalanche breakdown occurs, and current starts to flow rapidly between the drain and source. The applied voltage at this time is the withstand voltage value of the transistor.

一般的にＬＤＭＯＳトランジスタにおいては、ドレイン−ソース間に逆バイアスが印加されると、ドレイン側のゲートエッジ（図中Ａ’）に電界が集中し、耐圧が低下する要因となる。   In general, in a LDMOS transistor, when a reverse bias is applied between a drain and a source, an electric field concentrates on the gate edge (A ′ in the drawing) on the drain side, which causes a decrease in breakdown voltage.

従って、耐圧を上げるためには、このゲートエッジの電界を緩和させることが重要となる。また、ゲートエッジ付近の電界集中は、多少の電荷をゲート絶縁膜に残すことによる信頼性上の問題を引き起こすことがあるため、ゲートエッジの電界を緩和させることは、トランジスタの信頼性を向上させる点でも重要である。   Therefore, in order to increase the breakdown voltage, it is important to relax the electric field at the gate edge. In addition, since electric field concentration near the gate edge may cause a reliability problem due to leaving some charge in the gate insulating film, reducing the electric field at the gate edge improves the reliability of the transistor. This is also important.

図５に、特許文献１に記載の従来のＬＤＭＯＳトランジスタにおいて、ソース電極１０８ａ及びゲート電極１１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１１０ａにプラス電位を印加した場合のポテンシャルの等電位線の一部（点線）を示す。   FIG. 5 shows an equipotential line of the potential when the source electrode 108a and the gate electrode 111 are set to the GND potential and a plus potential is applied to the drain electrode 110a in the conventional LDMOS transistor described in Patent Document 1. A part (dotted line) is shown.

図５に示すように、ドレイン−ソース間に逆バイアスを印加した時、Ｐ型ボディー領域１０６から空乏層が伸びるが、第１のＰ型拡散領域１０４とゲートプレート１１２の存在により、空乏層がドレイン側に移行しやすくなり、表面電界を緩和することができる。   As shown in FIG. 5, when a reverse bias is applied between the drain and source, a depletion layer extends from the P-type body region 106, but due to the presence of the first P-type diffusion region 104 and the gate plate 112, the depletion layer is formed. It becomes easy to move to the drain side, and the surface electric field can be relaxed.

これにより、ドレイン側のゲートエッジ（図中Ａ’）が緩和され、耐圧が増大できる点と、トランジスタの信頼性を向上させる点で有効な技術である。   This is an effective technique in that the gate edge (A ′ in the figure) on the drain side is relaxed, the breakdown voltage can be increased, and the reliability of the transistor is improved.

しかしながら、特許文献１に記載の従来のＬＤＭＯＳトランジスタ１０１においては、Ｐ型ボディー領域１０６は、第２のＰ型拡散領域１０４ａと第１のＰ型拡散領域１０４によりＰ型半導体基板１１３と電気的に良好に接続されている。通常、Ｐ型半導体基板１１３はＧＮＤ電位に固定されるため、Ｐ型ボディー領域１０６、及びＮ型ソース領域１０８はＧＮＤ電位に固定されることになる。   However, in the conventional LDMOS transistor 101 described in Patent Document 1, the P-type body region 106 is electrically connected to the P-type semiconductor substrate 113 by the second P-type diffusion region 104 a and the first P-type diffusion region 104. Good connection. Usually, since the P-type semiconductor substrate 113 is fixed at the GND potential, the P-type body region 106 and the N-type source region 108 are fixed at the GND potential.

このため、回路上、Ｎチャネルトランジスタを、例えば電源とＧＮＤ間に複数段、直列に配置する場合、電源側に配置されるＮチャネルトランジスタは、オン時にソース領域の電位が、ほぼ電源電圧に固定されることになり、ソース領域にはＰ型半導体基板（通常ＧＮＤ電位）に対して、電源電圧相当の耐圧が要求される。   For this reason, when N-channel transistors are arranged in series in a plurality of stages, for example, between the power supply and GND on the circuit, the potential of the source region of the N-channel transistor arranged on the power supply side is substantially fixed to the power supply voltage when turned on. Therefore, the source region is required to have a withstand voltage equivalent to the power supply voltage with respect to the P-type semiconductor substrate (usually GND potential).

このように、ソース領域に、Ｐ型半導体基板（通常ＧＮＤ電位）に対して電源電圧相当の耐圧が要求される場合において、特許文献１に記載の従来のＬＤＭＯＳトランジスタは、ソース領域とＰ型半導体基板（通常ＧＮＤ電位）が電気的に接続されており、ソース領域がＧＮＤ電位に固定されているため使用できない。   Thus, when the source region requires a withstand voltage equivalent to the power supply voltage with respect to the P-type semiconductor substrate (usually GND potential), the conventional LDMOS transistor described in Patent Document 1 Since the substrate (usually GND potential) is electrically connected and the source region is fixed at the GND potential, it cannot be used.

これに対し、特許文献２には、ソース領域に電源電圧相当の耐圧を要求される場合においても使用可能な従来の別のＬＤＭＯＳトランジスタが開示されている。   On the other hand, Patent Document 2 discloses another conventional LDMOS transistor that can be used even when the source region is required to have a breakdown voltage equivalent to the power supply voltage.

以下では、図６を参照しながら、特許文献２に記載の従来の別のＬＤＭＯＳトランジスタについて説明する。図６は、Ｐ型半導体基板上に形成されたＮチャネルＬＤＭＯＳトランジスタを示す断面図である。   Hereinafter, another conventional LDMOS transistor described in Patent Document 2 will be described with reference to FIG. FIG. 6 is a cross-sectional view showing an N-channel LDMOS transistor formed on a P-type semiconductor substrate.

図６に示すように、上記特許文献２に記載の従来のＬＤＭＯＳトランジスタ２０１は、Ｐ型半導体基板２１３と、Ｐ型半導体基板２１３上に設けられたＮ型エピタキシャル層２０２と、Ｐ型半導体基板２１３とＮ型エピタキシャル層２０２の界面に形成されたＮ型埋込み層２０３を備える。   As shown in FIG. 6, the conventional LDMOS transistor 201 described in Patent Document 2 includes a P-type semiconductor substrate 213, an N-type epitaxial layer 202 provided on the P-type semiconductor substrate 213, and a P-type semiconductor substrate 213. And an N-type buried layer 203 formed at the interface of the N-type epitaxial layer 202.

前記Ｎ型エピタキシャル層２０２には、第１のＰ型拡散領域２０４と、第１のＰ型拡散領域２０４と隣接して形成された第２のＮ型拡散領域２０５と、第１のＰ型拡散領域２０４と接するように形成されたＰ型ボディー領域２０６と、Ｐ型ボディー領域２０６と隣接して形成されたＮ型ドリフト領域２０７を備える。   The N-type epitaxial layer 202 includes a first P-type diffusion region 204, a second N-type diffusion region 205 formed adjacent to the first P-type diffusion region 204, and a first P-type diffusion. A P-type body region 206 formed in contact with the region 204 and an N-type drift region 207 formed adjacent to the P-type body region 206 are provided.

また、Ｐ型ボディー領域２０６内には、Ｎ型ソース領域２０８とＰ型ボディーコンタクト領域２０９が形成され、Ｎ型ドリフト領域２０７内には、Ｎ型ドレイン領域２１０が形成される。   An N-type source region 208 and a P-type body contact region 209 are formed in the P-type body region 206, and an N-type drain region 210 is formed in the N-type drift region 207.

また、Ｐボディー領域２０６の上に、ゲート絶縁膜を介して、ゲート電極２１１が形成される。   A gate electrode 211 is formed on the P body region 206 via a gate insulating film.

また、Ｎ型ドレイン領域２１０上にドレイン電極２１０ａが形成され、Ｎ型ソース領域２０８とＰ型ボディーコンタクト領域２０９上にはソース電極２０８ａが形成される。尚、ソース電極２０８ａによって、Ｎ型ソース領域２０８とＰ型ボディー領域２０６は、電気的に同電位に接続される。   A drain electrode 210 a is formed on the N-type drain region 210, and a source electrode 208 a is formed on the N-type source region 208 and the P-type body contact region 209. Note that the N-type source region 208 and the P-type body region 206 are electrically connected to the same potential by the source electrode 208a.

上述したとおり、特許文献１に記載のＬＤＭＯＳトランジスタはでは、Ｐ型ボディー領域１０６は、Ｐ型半導体基板１１３と電気的に良好に接続されており、通常、Ｐ型半導体基板１１３はＧＮＤ電位に固定されるため、Ｐ型ボディー領域１０６、及びＮ型ソース領域１０８はＧＮＤ電位に固定されることになる。   As described above, in the LDMOS transistor described in Patent Document 1, the P-type body region 106 is electrically well connected to the P-type semiconductor substrate 113, and the P-type semiconductor substrate 113 is normally fixed at the GND potential. Therefore, the P-type body region 106 and the N-type source region 108 are fixed to the GND potential.

これに対して、特許文献２に記載の従来のＬＤＭＯＳトランジスタは、Ｐ型半導体基板２１３とＮ型エピタキシャル層２０２の界面に形成されるＮ型埋込み層２０３により、Ｐ型ボディー領域２０６とＰ型半導体基板２０１とは電気的に良好に分離されており、この点において、特許文献１に記載の従来のＬＤＭＯＳトランジスタと大きく異なる。   On the other hand, the conventional LDMOS transistor described in Patent Document 2 has a P-type body region 206 and a P-type semiconductor by an N-type buried layer 203 formed at the interface between the P-type semiconductor substrate 213 and the N-type epitaxial layer 202. The substrate 201 is electrically separated well, and in this respect, is greatly different from the conventional LDMOS transistor described in Patent Document 1.

したがって、特許文献２に記載の従来のＬＤＭＯＳトランジスタにおいては、ソース領域がＰ型半導体基板（ＧＮＤ電位）に対して電気的に良好に分離されており、特許文献１に記載のＬＤＭＯＳトランジスタと異なって、ソース領域がＧＮＤ電位に固定されない。これにより、特許文献２に記載の従来のＬＤＭＯＳトランジスタは、電源電圧相当の耐圧を要求される場合においても使用することができる。そのため、特許文献１に記載の従来のＬＤＭＯＳトランジスタと比較して、回路上の利用範囲が広い点で有効である。   Therefore, in the conventional LDMOS transistor described in Patent Document 2, the source region is electrically well separated from the P-type semiconductor substrate (GND potential), which is different from the LDMOS transistor described in Patent Document 1. The source region is not fixed to the GND potential. Thus, the conventional LDMOS transistor described in Patent Document 2 can be used even when a withstand voltage equivalent to the power supply voltage is required. Therefore, compared with the conventional LDMOS transistor described in Patent Document 1, it is effective in that the use range on the circuit is wide.

図７に、特許文献２に記載の従来のＬＤＭＯＳトランジスタにおいて、ソース電極２０８ａ及びゲート電極２１１をＧＮＤに設定し、これと共に、ドレイン電極２１０ａにはプラス電位を印加した場合のポテンシャルの等電位線の一部（点線）を示す。図７に示すように、空乏層は、Ｐ型ボディー領域２０６とＮ型ドリフト領域２０７との接合界面から伸びるが、第１のＰ型拡散領域２０４により空乏層がドレイン側に移行しやすくなり、ドレイン側のゲートエッジ（図中Ａ’’）の電界を十分に緩和することができる。ドレイン電極２１０ａに印加するプラス電位をさらに上昇させると、横方向のポテンシャルの等電位線は、ドレイン電極２１０ａの方向にさらに移行する。一方、縦方向のポテンシャルの等電位線は、第１のＰ型拡散領域２０４とＰ型半導体基板２１３との間に分布するが、高濃度のＮ型埋込み層２０３の存在により、ある一定電圧で空乏層がＮ型埋込み層２０３にあたると、それ以上の電圧で空乏層は広がらず、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間（図中Ｂ’）に、電界が集中することになる。   In FIG. 7, in the conventional LDMOS transistor described in Patent Document 2, the source electrode 208a and the gate electrode 211 are set to GND, and at the same time, the potential equipotential line when a positive potential is applied to the drain electrode 210a. A part (dotted line) is shown. As shown in FIG. 7, the depletion layer extends from the junction interface between the P-type body region 206 and the N-type drift region 207, but the first P-type diffusion region 204 makes it easier for the depletion layer to move to the drain side. The electric field at the gate edge (A ″ in the figure) on the drain side can be sufficiently relaxed. When the positive potential applied to the drain electrode 210a is further increased, the equipotential line of the lateral potential further moves in the direction of the drain electrode 210a. On the other hand, the equipotential lines of the vertical potential are distributed between the first P-type diffusion region 204 and the P-type semiconductor substrate 213, but at a certain voltage due to the presence of the high-concentration N-type buried layer 203. When the depletion layer hits the N-type buried layer 203, the depletion layer does not spread at a higher voltage, and the electric field is concentrated between the first P-type diffusion region 204 and the N-type buried layer 203 (B ′ in the figure). It will be.

従って、特許文献２記載のＬＤＭＯＳトランジスタにおいて、さらなる高耐圧化を実現するためには、図中Ｂ’の電界を緩和することが必要となるため、Ｎ型エピタキシャル層２０２の濃度を低くする、あるいは、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間のＮ型エピタキシャル層の幅（図中Ｃ）を大きくする必要がある。   Therefore, in the LDMOS transistor described in Patent Document 2, in order to achieve a higher breakdown voltage, it is necessary to relax the electric field B ′ in the figure, so that the concentration of the N-type epitaxial layer 202 is reduced, or It is necessary to increase the width (C in the figure) of the N type epitaxial layer between the first P type diffusion region 204 and the N type buried layer 203.

なお、特許文献２に記載のＬＤＭＯＳトランジスタでは、パンチスルーによるボディー領域から基板への電流を防止するため、埋め込みのＮ＋層がＰ型基板上に設けられているが、この構成の場合、Ｎ＋層の上にエピタキシャル層を形成することになるため、製造コストが高くなるという問題も有している。   In the LDMOS transistor described in Patent Document 2, an embedded N + layer is provided on the P-type substrate in order to prevent a current from the body region to the substrate due to punch-through. In this configuration, the N + layer Since the epitaxial layer is formed on the substrate, there is a problem that the manufacturing cost is increased.

また、他にも、特許文献３において、高耐圧を確保しつつ、ＯＮ抵抗を低減するためのパワーＭＯＳトランジスタが開示されている。特許文献３に記載のパワーＭＯＳトランジスタは、延長ドレイン領域内において複数の埋め込み層同士が互い違いに離間して配置されていることを特徴としている。しかしながら、特許文献３に記載のパワーＭＯＳトランジスタもまた、特許文献１に記載の構成と同様、ボディー領域とＰ型基板とは電気的に分離されていないため、ソース領域およびボディー領域がＰ型基板と同電位になっている構成であり、回路上の汎用性に乏しい。
特開平７−５０４１３号公報（１９９５年２月２１日公開） 米国特許第６，９７９，８７５号公報（２００４年１２月４日公開） 特開２００６−１７９６４４号公報（２００６年７月６日公開） In addition, Patent Document 3 discloses a power MOS transistor for reducing the ON resistance while ensuring a high breakdown voltage. The power MOS transistor described in Patent Document 3 is characterized in that a plurality of buried layers are alternately spaced in the extended drain region. However, since the power MOS transistor described in Patent Document 3 is also not electrically separated from the body region and the P-type substrate, as in the configuration described in Patent Document 1, the source region and the body region are P-type substrates. The circuit has the same potential as that of the circuit, and lacks general versatility on the circuit.
Japanese Patent Laid-Open No. 7-50413 (published on February 21, 1995) US Pat. No. 6,979,875 (published December 4, 2004) JP 2006-179644 A (published July 6, 2006)

上述したとおり、特許文献２記載のＬＤＭＯＳトランジスタにおいて、さらなる高耐圧化を実現するためには、Ｎ型エピタキシャル層２０２の濃度を低くする、あるいは、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間のＮ型エピタキシャル層の幅を大きくする必要がある。   As described above, in the LDMOS transistor described in Patent Document 2, in order to achieve a higher breakdown voltage, the concentration of the N-type epitaxial layer 202 is reduced, or the first P-type diffusion region 204 and the N-type buried layer are used. The width of the N-type epitaxial layer between 203 needs to be increased.

しかしながら、Ｎ型エピタキシャル層２０２の濃度を低くすると、ＬＤＭＯＳトランジスタのオン抵抗が増大するという問題が生じる。また、通常、多種類のデバイスを集積する半導体プロセスにおいては、Ｎ型エピタキシャル層２０２は、ＬＤＭＯＳトランジスタ以外のデバイスでも共用するため、Ｎ型エピタキシャル層２０２の濃度を低くすると、その他のデバイスへ悪影響を及ぼす可能性が生じるという問題もある。   However, when the concentration of the N-type epitaxial layer 202 is lowered, there arises a problem that the on-resistance of the LDMOS transistor increases. In general, in a semiconductor process in which various types of devices are integrated, the N-type epitaxial layer 202 is shared by devices other than LDMOS transistors. Therefore, if the concentration of the N-type epitaxial layer 202 is lowered, other devices are adversely affected. There is also the problem of the possibility of effects.

また、第１のＰ型拡散領域２０４とＮ型埋込み層２０３の間のＮ型エピタキシャル層の幅を大きくする場合、Ｎ型エピタキシャル層２０２を厚く形成することが必要となるため、コスト的にデメリットが生じる。さらに、前述のＮ型エピタキシャル層２０２の濃度を低くする場合と同様、ＬＤＭＯＳトランジスタ以外の他のデバイスへ悪影響を及ぼす可能性が生じるという問題もある。   Further, when the width of the N-type epitaxial layer between the first P-type diffusion region 204 and the N-type buried layer 203 is increased, it is necessary to form the N-type epitaxial layer 202 thick, which is disadvantageous in terms of cost. Occurs. Furthermore, as in the case of lowering the concentration of the N-type epitaxial layer 202 described above, there is a problem that it may adversely affect other devices other than the LDMOS transistor.

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、オン抵抗を増大させることなく、また、その他のデバイスに影響を与えることなく、高耐圧化を実現させることが可能な半導体装置、及びその製造方法を提供することにある。   The present invention has been made in view of the above-described conventional problems, and an object of the present invention is to realize a high breakdown voltage without increasing the on-resistance and without affecting other devices. An object of the present invention is to provide a possible semiconductor device and a manufacturing method thereof.

本発明に係る半導体装置は、第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、上記第１半導体領域の表層に形成された第１導電型のボディー領域と、上記ボディー領域に形成された第２導電型のソース領域と、上記ソース領域と離間して上記第１半導体領域の表層に形成された第２導電型のドレイン領域と、上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介して形成されたゲート電極と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディー領域と離間して形成された第１導電型の第２半導体領域とを備えていることを特徴としている。   A semiconductor device according to the present invention includes a first conductivity type first semiconductor region formed on a first conductivity type semiconductor substrate, and a first conductivity type body region formed on a surface layer of the first semiconductor region. A source region of a second conductivity type formed in the body region, a drain region of a second conductivity type formed in a surface layer of the first semiconductor region spaced apart from the source region, and on the first semiconductor region And a gate electrode formed through a gate insulating film at a position between the source region and the drain region, and in the first semiconductor region, below the body region and spaced apart from the body region. And a second semiconductor region of the first conductivity type formed.

上記の構成によれば、第１導電型の半導体基板上に第２導電型の第１半導体領域が形成されている。また、第１半導体領域の表層には第１導電型のボディー領域が形成されており、ボディー領域内には第２導電型のソース領域が形成されている。また、第１半導体領域の表層には、ソース領域と離間して、第２導電型のドレイン領域が形成されている。また、第１半導体領域上には、ソース領域とドレイン領域との間の位置にゲート絶縁膜を介してゲート電極が形成されている。   According to the above configuration, the first conductive type first semiconductor region is formed on the first conductive type semiconductor substrate. A first conductivity type body region is formed on the surface layer of the first semiconductor region, and a second conductivity type source region is formed in the body region. In addition, a drain region of the second conductivity type is formed on the surface layer of the first semiconductor region so as to be separated from the source region. A gate electrode is formed on the first semiconductor region at a position between the source region and the drain region via a gate insulating film.

そして、本発明に係る半導体装置では、第１導電型の第２半導体領域が、第２導電型の第１半導体領域内において、上記ボディー領域の下方に、ボディー領域と離間して形成される。   In the semiconductor device according to the present invention, the first conductive type second semiconductor region is formed in the second conductive type first semiconductor region below the body region and separated from the body region.

本発明に係る半導体装置では、第２導電型の第１半導体領域内に、第１導電型の第２半導体領域が形成されており、ドレイン側のゲートエッジでの電界集中を回避し、表面電界を緩和することができる。この場合、半導体装置の耐圧は、第１導電型の半導体基板と第１導電型の第２半導体領域との間の領域における電界の集中によって決定されることになる。   In the semiconductor device according to the present invention, the second semiconductor region of the first conductivity type is formed in the first semiconductor region of the second conductivity type, avoiding the electric field concentration at the gate edge on the drain side, and the surface electric field Can be relaxed. In this case, the breakdown voltage of the semiconductor device is determined by the concentration of the electric field in the region between the first conductive type semiconductor substrate and the first conductive type second semiconductor region.

そして、本発明に係る半導体装置によれば、上述のとおり、第１導電型の第２半導体領域は、ボディー領域の下方に、ボディー領域と離間して設けられており、第２導電型の第１半導体領域が第１導電型のボディー領域と第２半導体領域との間に挟まれるため、ＰＮ接合が形成されている。   According to the semiconductor device of the present invention, as described above, the second conductivity type second semiconductor region is provided below the body region and separated from the body region. Since one semiconductor region is sandwiched between the first conductivity type body region and the second semiconductor region, a PN junction is formed.

これにより、ソース電極及びゲート電極をＧＮＤ電位に設定し、これと共に、ドレイン電極に印加するプラス電圧を増加させた場合、ボディー領域と第１半導体領域とのＰＮ接合界面から空乏層が伸びて、ある一定電圧において第２半導体領域に達する。この空乏層は容量（空乏層容量）を構成し、その両端にかかる電圧は、ドレイン電極の電圧を増加させても変化しない。このため、本発明に係る半導体装置によれば、第２半導体領域とボディー領域とを接するように形成した場合と比較して、第２半導体領域における電界は、空乏層容量にかかる電圧の分だけ緩和されることになり、半導体装置の耐圧を向上させることが可能となる。   Thereby, when the source electrode and the gate electrode are set to the GND potential, and when the plus voltage applied to the drain electrode is increased, the depletion layer extends from the PN junction interface between the body region and the first semiconductor region, The second semiconductor region is reached at a certain voltage. This depletion layer constitutes a capacitance (depletion layer capacitance), and the voltage applied to both ends thereof does not change even if the voltage of the drain electrode is increased. For this reason, according to the semiconductor device of the present invention, the electric field in the second semiconductor region is equivalent to the voltage applied to the depletion layer capacitance as compared with the case where the second semiconductor region and the body region are formed in contact with each other. As a result, the breakdown voltage of the semiconductor device can be improved.

しかも、第１半導体領域の濃度を低くする必要がないためオン抵抗が増大することがなく、また、第２半導体領域と半導体基板との間の距離を大きくする必要がないため、他のデバイスに影響を与えることもない。   In addition, since it is not necessary to reduce the concentration of the first semiconductor region, the on-resistance does not increase, and it is not necessary to increase the distance between the second semiconductor region and the semiconductor substrate. There is no impact.

なお、第１半導体領域は、例えば高エネルギー注入による拡散層として形成されてもよいし、エピタキシャル層として形成されてもよく、特に限定はされない。   The first semiconductor region may be formed as a diffusion layer by high energy injection, for example, or may be formed as an epitaxial layer, and is not particularly limited.

また、本発明に係る半導体装置は、第１導電型をＰ型、第２導電型をＮ型とする構成であってもよいし、第１導電型をＮ型、第２導電型をＰ型とする構成であってもよく、特に限定はされない。   The semiconductor device according to the present invention may be configured such that the first conductivity type is P-type and the second conductivity type is N-type, or the first conductivity type is N-type and the second conductivity type is P-type. The structure may be as follows, and is not particularly limited.

本発明に係る半導体装置の製造方法によれば、第１導電型の半導体基板上に第２導電型の第１半導体領域を形成する工程と、上記第１半導体領域の表層に第１導電型のボディー領域を形成する工程と、上記ボディー領域に第２導電型のソース領域を形成する工程と、上記ソース領域と離間して上記第１半導体領域の表層に第２導電型のドレイン領域を形成する工程と、上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介してゲート電極を形成する工程と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して第１導電型の第２半導体領域を形成する工程とを含んでいることを特徴としている。   According to the method for manufacturing a semiconductor device of the present invention, the step of forming the first semiconductor region of the second conductivity type on the semiconductor substrate of the first conductivity type, and the first conductivity type on the surface layer of the first semiconductor region. Forming a body region; forming a second conductivity type source region in the body region; and forming a second conductivity type drain region in a surface layer of the first semiconductor region apart from the source region. A step of forming a gate electrode through a gate insulating film at a position between the source region and the drain region on the first semiconductor region; and in the first semiconductor region, in the body region And a step of forming a second semiconductor region of the first conductivity type spaced apart from the body region.

上記の構成によれば、本発明に係る半導体製造装置と同様の作用効果を奏する。   According to said structure, there exists an effect similar to the semiconductor manufacturing apparatus concerning this invention.

本発明に係る半導体装置は、上記第１半導体領域は、第２導電型の拡散層であることが好ましい。   In the semiconductor device according to the present invention, the first semiconductor region is preferably a second conductivity type diffusion layer.

上記の構成によれば、上記第１半導体領域をエピタキシャル層として形成する場合と比較して、製造コストを低減できる。   According to said structure, compared with the case where the said 1st semiconductor region is formed as an epitaxial layer, manufacturing cost can be reduced.

本発明に係る半導体装置では、上記第２半導体領域は、上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在していることが好ましい。   In the semiconductor device according to the present invention, the second semiconductor region extends from below the body region to a position between the body region and the drain region in a direction substantially parallel to the surface layer of the first semiconductor region. It is preferable that it extends.

上記の構成によれば、等電位線が横方向に分布するドレイン側のゲートエッジ周辺における電界の集中を回避し、表面電界を緩和することができる。   According to said structure, concentration of the electric field around the gate edge on the drain side where equipotential lines are distributed in the lateral direction can be avoided, and the surface electric field can be relaxed.

本発明に係る半導体装置は、上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接して形成された第２導電型のドリフト領域をさらに備えていることが好ましい。   The semiconductor device according to the present invention preferably further includes a second conductivity type drift region formed in contact with the drain region between the source region and the drain region.

上記の構成によれば、ドリフト領域において、半導体装置の動作時におけるオン抵抗を低減することができる。   According to the above configuration, the on-resistance during operation of the semiconductor device can be reduced in the drift region.

本発明に係る半導体装置は、上記ボディー領域に形成された第１導電型のボディーコンタクト領域をさらに備えていることが好ましい。   The semiconductor device according to the present invention preferably further includes a first conductivity type body contact region formed in the body region.

上記の構成によれば、ボディーコンタクト領域において、ボディー領域に電圧を印加するためのボディー端子とボディー領域との接触を良好にすることができる。   According to the above configuration, in the body contact region, the contact between the body terminal and the body region for applying a voltage to the body region can be improved.

本発明に係る半導体装置の製造方法では、上記第１半導体領域が、注入によって形成されることが好ましい。   In the method for manufacturing a semiconductor device according to the present invention, the first semiconductor region is preferably formed by implantation.

上記の構成によれば、上記第１半導体領域をエピタキシャル層として形成する場合と比較して、製造コストを低減できる。   According to said structure, compared with the case where the said 1st semiconductor region is formed as an epitaxial layer, manufacturing cost can be reduced.

本発明に係る半導体装置の製造方法では、上記注入は、１ＭｅＶ以上の高エネルギー注入であることが好ましい。   In the method of manufacturing a semiconductor device according to the present invention, the implantation is preferably high energy implantation of 1 MeV or more.

上記の構成によれば、第１半導体領域を、例えば電源電圧など、約５０Ｖ以上の耐圧を確保することができる深さに形成することができる。   According to said structure, the 1st semiconductor region can be formed in the depth which can ensure the proof pressure of about 50V or more, such as a power supply voltage, for example.

本発明に係る半導体装置の製造方法では、上記第２半導体領域を形成する工程において、上記第２半導体領域を、上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在させて形成することが好ましい。   In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the second semiconductor region, the second semiconductor region is moved from below the body region in a direction substantially parallel to the surface layer of the first semiconductor region. Preferably, it is formed to extend to a position between the body region and the drain region.

上記の構成によれば、等電位線が横方向に分布するドレイン側のゲートエッジ周辺における電界の集中を回避し、表面電界を緩和することができる。   According to said structure, concentration of the electric field around the gate edge on the drain side where equipotential lines are distributed in the lateral direction can be avoided, and the surface electric field can be relaxed.

本発明に係る半導体装置の製造方法は、上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接する第２導電型のドリフト領域を形成する工程をさらに含んでいることが好ましい。   The method for manufacturing a semiconductor device according to the present invention preferably further includes a step of forming a drift region of a second conductivity type in contact with the drain region between the source region and the drain region.

上記の構成によれば、ドリフト領域において、半導体装置の動作時におけるオン抵抗を低減することができる。   According to the above configuration, the on-resistance during operation of the semiconductor device can be reduced in the drift region.

本発明に係る半導体装置の製造方法は、上記ボディー領域に第１導電型のボディーコンタクト領域を形成する工程をさらに含んでいることが好ましい。   The method for manufacturing a semiconductor device according to the present invention preferably further includes a step of forming a body contact region of the first conductivity type in the body region.

上記の構成によれば、ボディーコンタクト領域において、ボディー領域に電圧を印加するためのボディー端子とボディー領域との接触を良好にすることができる。   According to the above configuration, in the body contact region, the contact between the body terminal and the body region for applying a voltage to the body region can be improved.

本発明に係る半導体装置は、第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、上記第１半導体領域の表層に形成された第１導電型のボディー領域と、上記ボディー領域に形成された第２導電型のソース領域と、上記ソース領域と離間して上記第１半導体領域の表層に形成された第２導電型のドレイン領域と、上記第１半導体領域上の上記ソース領域とドレイン領域との間の位置にゲート絶縁膜を介して形成されたゲート電極と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディー領域と離間して形成された第１導電型の第２半導体領域とを備えていることを特徴としている。   A semiconductor device according to the present invention includes a first conductivity type first semiconductor region formed on a first conductivity type semiconductor substrate, and a first conductivity type body region formed on a surface layer of the first semiconductor region. A source region of a second conductivity type formed in the body region, a drain region of a second conductivity type formed in a surface layer of the first semiconductor region spaced apart from the source region, and on the first semiconductor region And a gate electrode formed through a gate insulating film at a position between the source region and the drain region, and in the first semiconductor region, below the body region and spaced apart from the body region. And a second semiconductor region of the first conductivity type.

本発明に係る半導体装置の製造方法によれば、第１導電型の半導体基板上に第２導電型の第１半導体領域を形成する工程と、上記第１半導体領域の表層に第１導電型のボディー領域を形成する工程と、上記ボディー領域に第２導電型のソース領域を形成する工程と、上記ソース領域と離間して上記第１半導体領域の表層に第２導電型のドレイン領域を形成する工程と、上記第１半導体領域上の上記ソース領域とドレイン領域との間の位置にゲート絶縁膜を介してゲート電極を形成する工程と、上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して第１導電型の第２半導体領域を形成する工程とを含んでいることを特徴としている。   According to the method for manufacturing a semiconductor device of the present invention, the step of forming the first semiconductor region of the second conductivity type on the semiconductor substrate of the first conductivity type, and the first conductivity type on the surface layer of the first semiconductor region. Forming a body region; forming a second conductivity type source region in the body region; and forming a second conductivity type drain region in a surface layer of the first semiconductor region apart from the source region. Forming a gate electrode through a gate insulating film at a position between the source region and the drain region on the first semiconductor region; and below the body region in the first semiconductor region. And a step of forming a second semiconductor region of the first conductivity type apart from the body region.

これにより、第２半導体領域とボディー領域とを接するように形成した場合と比較して、第２半導体領域における電界は、ボディー領域と第１半導体領域とのＰＮ接合界面から伸びる空乏層により構成される容量によって緩和されるため、半導体装置の耐圧を向上させることが可能となる。   As a result, the electric field in the second semiconductor region is constituted by a depletion layer extending from the PN junction interface between the body region and the first semiconductor region, compared to the case where the second semiconductor region and the body region are formed so as to contact each other. Therefore, the withstand voltage of the semiconductor device can be improved.

以下、本発明の実施形態に係る半導体装置について、図１〜図３を参照しながら説明する。   A semiconductor device according to an embodiment of the present invention will be described below with reference to FIGS.

本実施の形態においては、本発明をＮチャンネルＬＤＭＯＳトランジスタに適用した場合について説明する。すなわち、以下の説明におけるＮチャンネルＬＤＭＯＳトランジスタでは、第１導電型がＰ型、第２導電型がＮ型である。しかしながら、本発明は、ＮチャンネルのＬＤＭＯＳトランジスタに限られず、ＰチャンネルのＬＤＭＯＳトランジスタ（第１導電型がＮ型、第２導電型がＰ型）に適用した構成であってもよく、特に限定はされない。   In this embodiment, the case where the present invention is applied to an N-channel LDMOS transistor will be described. That is, in the N-channel LDMOS transistor described below, the first conductivity type is P-type and the second conductivity type is N-type. However, the present invention is not limited to an N-channel LDMOS transistor, and may be applied to a P-channel LDMOS transistor (the first conductivity type is N-type and the second conductivity type is P-type). Not.

（ＬＤＭＯＳトランジスタ１）
本発明に係るＬＤＭＯＳトランジスタ（Laterally Diffused MOS Transistor；ラテラル二重拡散ＭＯＳトランジスタ）１の構成について、図１に基づいて説明する。図１は、第１の実施形態に係るＮチャネルＬＤＭＯＳトランジスタ１の断面を示す図である。 (LDMOS transistor 1)
The configuration of an LDMOS transistor (Laterally Diffused MOS Transistor) 1 according to the present invention will be described with reference to FIG. FIG. 1 is a diagram showing a cross section of an N-channel LDMOS transistor 1 according to the first embodiment.

図１に示すとおり、ＬＤＭＯＳトランジスタ（半導体装置）１は、Ｐ型半導体基板１３上に形成されたＮ型拡散領域（第１半導体領域）２と、Ｎ型拡散領域２の表層に形成されたＰ型ボディ領域６と、Ｐ型ボディ領域６に形成されたＮ型ソース領域８と、Ｎ型ソース領域８と離間してＮ型拡散領域２の表層に形成されたＮ型ドレイン領域１０と、Ｎ型拡散領域２上のＮ型ソース領域８とＮ型ドレイン領域１０との間の位置にゲート絶縁膜を介して形成されたゲート電極１１と、Ｎ型拡散領域２内において、Ｐ型ボディ領域６の下方に、Ｐ型ボディ領域６と離間して形成されたＰ型拡散領域（第２半導体領域）４とを備えている。   As shown in FIG. 1, an LDMOS transistor (semiconductor device) 1 includes an N-type diffusion region (first semiconductor region) 2 formed on a P-type semiconductor substrate 13 and a P layer formed on the surface layer of the N-type diffusion region 2. An N-type source region 6, an N-type source region 8 formed in the P-type body region 6, an N-type drain region 10 formed in the surface layer of the N-type diffusion region 2 and spaced from the N-type source region 8, N A gate electrode 11 formed through a gate insulating film at a position between the N-type source region 8 and the N-type drain region 10 on the type diffusion region 2 and the P-type body region 6 in the N-type diffusion region 2 Is provided with a P-type diffusion region (second semiconductor region) 4 formed to be separated from the P-type body region 6.

図１〜図３において、Ｐ型不純物を含む層には「Ｐ」を、Ｎ型不純物を含む層には「Ｎ」を表示している。また、「Ｐ」を表示した層よりも高濃度のＰ型不純物を含む層には「Ｐ＋」を表示している。   1 to 3, “P” is displayed for a layer containing a P-type impurity, and “N” is displayed for a layer containing an N-type impurity. In addition, “P +” is displayed in a layer containing a P-type impurity at a higher concentration than the layer displaying “P”.

本実施形態に係るＬＤＭＯＳトランジスタ１の構成について、より具体的に説明すれば以下のとおりである。   The configuration of the LDMOS transistor 1 according to the present embodiment will be described more specifically as follows.

本実施形態のＮチャネルＬＤＭＯＳトランジスタ１は、Ｐ型半導体基板１３上に形成される半導体装置であって、前記Ｐ型半導体基板１３上に高エネルギー注入によって形成されるＮ型拡散領域２を備えている。   The N-channel LDMOS transistor 1 of the present embodiment is a semiconductor device formed on a P-type semiconductor substrate 13 and includes an N-type diffusion region 2 formed on the P-type semiconductor substrate 13 by high energy injection. Yes.

また、ＬＤＭＯＳトランジスタ１は、前記Ｎ型拡散領域２内に、Ｐ型ボディー領域６と、Ｐ型ボディ領域６の下方に位置するＰ型拡散領域４と、ボディー領域６とは平面的に離間した位置に形成されたＮ型ドリフト領域７とを備えており、Ｐ型拡散領域４は、Ｎ型拡散領域２とＰＮ接合を有するように、Ｐ型ボディー領域６から離間して形成される。   In the LDMOS transistor 1, the P-type body region 6, the P-type diffusion region 4 located below the P-type body region 6, and the body region 6 are spaced apart in a plane in the N-type diffusion region 2. The P-type diffusion region 4 is formed apart from the P-type body region 6 so as to have a PN junction with the N-type diffusion region 2.

また、Ｐ型ボディー領域６内には、Ｎ型ソース領域８とＰ型ボディーコンタクト領域９が形成され、Ｎ型ドリフト領域７内には、Ｎ型ドレイン領域１０が形成されている。   An N-type source region 8 and a P-type body contact region 9 are formed in the P-type body region 6, and an N-type drain region 10 is formed in the N-type drift region 7.

また、Ｐ型ボディー領域６上から、Ｐ型ボディー領域６と接するＮ型拡散領域２上を覆う位置に、ゲート絶縁膜（図示せず）を介して、ゲート電極１１が形成されている。   A gate electrode 11 is formed on the P-type body region 6 at a position covering the N-type diffusion region 2 in contact with the P-type body region 6 via a gate insulating film (not shown).

また、Ｎ型ドレイン領域１０上にドレイン電極１０ａが形成され、Ｎ型ソース領域８とＰ型ボディーコンタクト領域９上にはソース電極８ａが形成されている。   A drain electrode 10 a is formed on the N-type drain region 10, and a source electrode 8 a is formed on the N-type source region 8 and the P-type body contact region 9.

なお、本実施の形態では、Ｎ型ソース領域８とＰ型ボディー領域６とは、ソース電極８ａによって、電気的に同電位に接続されている。   In the present embodiment, the N-type source region 8 and the P-type body region 6 are electrically connected to the same potential by the source electrode 8a.

また、本実施の形態では、Ｎ型拡散領域２上に、Ｎ型ドリフト領域７を覆うようにＬＯＣＯＳ酸化膜が形成されており、ゲート電極１１の一部はＬＯＣＯＳ酸化膜上に形成されている。   In the present embodiment, a LOCOS oxide film is formed on the N-type diffusion region 2 so as to cover the N-type drift region 7, and a part of the gate electrode 11 is formed on the LOCOS oxide film. .

ＬＤＭＯＳトランジスタ１では、ゲート電極１１に正電位を印加することによって、Ｎ型ソース領域８とＮ型拡散領域２との間に挟まれたＰ型ボディー領域６にチャンネルが形成される。この結果、ソース電極８ａからドレイン電極１０ａに向かう経路において電子が移動し、ソース電極８ａとドレイン電極１０ａとの間に電流が流れる。   In the LDMOS transistor 1, a channel is formed in the P-type body region 6 sandwiched between the N-type source region 8 and the N-type diffusion region 2 by applying a positive potential to the gate electrode 11. As a result, electrons move in a path from the source electrode 8a toward the drain electrode 10a, and a current flows between the source electrode 8a and the drain electrode 10a.

本発明に係るＬＤＭＯＳトランジスタ１では、Ｐ型拡散領域４をＰ型ボディー領域６と離間して形成した構成に特徴を有しており、この構成によって、耐圧を向上させることが可能となる。図２を参照して、本発明に係るＬＤＭＯＳトランジスタ１の特徴について説明する。   The LDMOS transistor 1 according to the present invention is characterized by a structure in which the P-type diffusion region 4 is formed apart from the P-type body region 6, and this structure can improve the breakdown voltage. The characteristics of the LDMOS transistor 1 according to the present invention will be described with reference to FIG.

図２は、図１に示すＮチャネルＬＤＭＯＳトランジスタ１において、ソース電極８ａおよびゲート電極１１をＧＮＤ電位に設定し、ドレイン電極１０ａにプラス電位を印加した状態におけるポテンシャル分布を示す図である。図２では、等電位線の一部を点線によって示している。   FIG. 2 is a diagram showing a potential distribution in the state where the source electrode 8a and the gate electrode 11 are set to the GND potential and a positive potential is applied to the drain electrode 10a in the N-channel LDMOS transistor 1 shown in FIG. In FIG. 2, some of the equipotential lines are indicated by dotted lines.

本発明に係るＬＤＭＯＳトランジスタ１は、Ｐ型拡散領域４を備えているため、図２に示すとおり、ポテンシャルの等電位線が横方向に分布するドレイン側のゲートエッジ周辺の領域Ａにおいては、電界の集中は回避され、表面電界が緩和されている。この場合、ＮチャンネルＬＤＭＯＳトランジスタ１の耐圧は、ポテンシャルの等電位線が縦方向に分布しているＰ型拡散領域４とＰ型半導体基板１３との間の領域Ｂにおける電界の集中によって決定する。   Since the LDMOS transistor 1 according to the present invention includes the P-type diffusion region 4, as shown in FIG. 2, in the region A around the gate edge on the drain side where potential equipotential lines are distributed in the lateral direction, Concentration is avoided and the surface electric field is relaxed. In this case, the breakdown voltage of the N-channel LDMOS transistor 1 is determined by the concentration of the electric field in the region B between the P-type diffusion region 4 and the P-type semiconductor substrate 13 where potential equipotential lines are distributed in the vertical direction.

そして、本発明に係るＮチャネルＬＤＭＯＳトランジスタ１では、上述した特徴的構成、すなわち、表面電界を緩和するために設けられたＰ型拡散領域４を、Ｐ型ボディー領域６の下に、Ｐ型ボディー領域との間にＰＮ接合を有するように離間した位置に形成する構成によって、領域Ｂにおける電界を効果的に緩和することができる。以下に、この理由を詳細に説明する。   In the N-channel LDMOS transistor 1 according to the present invention, the above-described characteristic configuration, that is, the P-type diffusion region 4 provided for relaxing the surface electric field is formed under the P-type body region 6 and the P-type body. The electric field in the region B can be effectively relaxed by the structure in which the PN junction is formed so as to have a PN junction with the region. The reason for this will be described in detail below.

本実施形態では、ソース電極８ａ及びゲート電極１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１０ａにはプラス電位を印加した場合、空乏層が、Ｐ型ボディー領域６と第１のＮ型拡散領域２とのＰＮ接合界面から伸びる。そして、空乏層は、ある一定電圧で前記第１のＰ型拡散領域４に達する。その時の空乏層容量を図中に示すように容量１とする。容量１の両端にかかる電圧をΔＶ［Ｖ］とすると、以降、ドレイン電極の電圧を増加させても、前記容量１の両端にかかる電圧ΔＶ［Ｖ］は変化しないため、前記第１のＰ型拡散領域４の電界は、Ｐ型ボディー領域６とＰ型拡散領域４が接するように形成されている場合と比較して、ΔＶ［Ｖ］分だけ緩和されることになる。   In the present embodiment, when the source electrode 8a and the gate electrode 11 are set to the GND potential, and when a positive potential is applied to the drain electrode 10a, the depletion layer becomes the P-type body region 6 and the first N-type diffusion. It extends from the PN junction interface with the region 2. The depletion layer reaches the first P-type diffusion region 4 at a certain constant voltage. The depletion layer capacitance at that time is set to capacitance 1 as shown in the figure. Assuming that the voltage applied to both ends of the capacitor 1 is ΔV [V], since the voltage ΔV [V] applied to both ends of the capacitor 1 does not change even if the voltage of the drain electrode is increased thereafter, the first P type The electric field in the diffusion region 4 is relaxed by ΔV [V] compared to the case where the P-type body region 6 and the P-type diffusion region 4 are formed so as to contact each other.

したがって、Ｐ型ボディー領域６を、表面電界を緩和するために設けられたＰ型拡散領域４とＰＮ接合を有するように離間して形成するだけで、効果的にＰ型拡散領域４の電界を緩和することができる。つまり、本発明の構成によれば、Ｎ型拡散層の濃度を低くする必要がないため、ＬＤＭＯＳトランジスタ１のオン抵抗を増大させることがない。また、Ｎ型拡散層２におけるＰ型拡散領域４とＰ型半導体基板１３との間の距離を大きくする必要がないため、その他のデバイスに影響を与えることなく、耐圧を向上させることができる。   Therefore, the electric field of the P-type diffusion region 4 can be effectively increased only by forming the P-type body region 6 apart from the P-type diffusion region 4 provided for relaxing the surface electric field so as to have a PN junction. Can be relaxed. That is, according to the configuration of the present invention, it is not necessary to reduce the concentration of the N-type diffusion layer, so that the on-resistance of the LDMOS transistor 1 is not increased. In addition, since it is not necessary to increase the distance between the P-type diffusion region 4 and the P-type semiconductor substrate 13 in the N-type diffusion layer 2, the breakdown voltage can be improved without affecting other devices.

また、図２に示すＬＤＭＯＳトランジスタ１では、Ｐ型拡散領域４が横方向（Ｎ型拡散領域２の表層に略平行な方向、すなわち、Ｐ型半導体基板１３の上面に対して水平方向）において、Ｐ型ボディー領域６とＮ型ドレイン領域１０との間の位置まで延在している。この場合、Ｐ型拡散領域４の横方向の配置を、Ｐ型ボディー領域６とＮ型ドレイン領域１０との間の位置まで延在させることにより、ゲートエッジの領域Ａにおける電位分布は広がる。つまり、図２に示すＰ型拡散領域４の配置とすることによって、領域Ａにおける電界の集中は緩和され、耐圧を大幅に改善（約１０Ｖ向上）することができる。しかしながら、Ｐ型拡散領域４の配置は、縦方向において、Ｐ型ボディー領域６と離間している位置に存在している限りにおいては、本発明の効果が得られ、特に横方向の位置は限定されるものではない。   In the LDMOS transistor 1 shown in FIG. 2, the P-type diffusion region 4 is in the lateral direction (direction substantially parallel to the surface layer of the N-type diffusion region 2, that is, the horizontal direction with respect to the upper surface of the P-type semiconductor substrate 13). It extends to a position between the P-type body region 6 and the N-type drain region 10. In this case, by extending the lateral arrangement of the P-type diffusion region 4 to a position between the P-type body region 6 and the N-type drain region 10, the potential distribution in the gate edge region A is expanded. That is, by arranging the P-type diffusion region 4 shown in FIG. 2, the concentration of the electric field in the region A is alleviated, and the breakdown voltage can be greatly improved (about 10 V improvement). However, as long as the arrangement of the P-type diffusion region 4 exists in a position separated from the P-type body region 6 in the vertical direction, the effect of the present invention can be obtained, and the position in the horizontal direction is particularly limited. Is not to be done.

また、上述のＮ型ドリフト領域７は、オン抵抗を低減するために設けられた領域であり、ドリフト領域の幅が長く、不純物濃度が高いほどオン抵抗を低減できる。また、Ｐ型ボディーコンタクト領域９は、ボディー領域６の電圧を制御するためのボディー端子（本実施形態ではソース電極）とボディー領域との接触を良好にするために設けられた領域である。   The N-type drift region 7 described above is a region provided to reduce the on-resistance, and the on-resistance can be reduced as the width of the drift region is longer and the impurity concentration is higher. The P-type body contact region 9 is a region provided to improve the contact between the body region (source electrode in the present embodiment) for controlling the voltage of the body region 6 and the body region.

したがって、本実施形態におけるボディーコンタクト領域およびドリフト領域のパターン配置は一例に過ぎず、本発明に係るＬＤＭＯＳトランジスタ１には、他のボディーコンタクト領域およびドリフト領域のパターン配置が適用されてもよく、特に限定はされない。また、Ｎ型ドリフト領域７およびＰ型ボディコンタクト領域を備えていない構成であっても、上述した本発明の効果が得られるのは自明である。   Therefore, the pattern arrangement of the body contact region and the drift region in this embodiment is merely an example, and other body contact region and drift region pattern arrangements may be applied to the LDMOS transistor 1 according to the present invention. There is no limitation. Further, it is obvious that the above-described effects of the present invention can be obtained even if the N-type drift region 7 and the P-type body contact region are not provided.

本発明に係るＬＤＭＯＳトランジスタ１では、Ｐ型半導体基板１３上にＮ型拡散領域２が形成されており、Ｎ型ソース領域８は、Ｎ型拡散領域２の表層に形成されたＰ型ボディー領域６に設けられている。これにより、Ｎ型ソース領域８とＰ型半導体基板１３とは、電気的に良好に分離されている。このため、Ｐ型半導体基板１３の電位がＧＮＤ電位に固定され、Ｎ型ソース領域８が電源電圧に固定される場合においても、ＬＤＭＯＳトランジスタ１は使用可能である。   In the LDMOS transistor 1 according to the present invention, an N-type diffusion region 2 is formed on a P-type semiconductor substrate 13, and an N-type source region 8 is a P-type body region 6 formed on the surface layer of the N-type diffusion region 2. Is provided. Thereby, the N-type source region 8 and the P-type semiconductor substrate 13 are electrically well separated. Therefore, the LDMOS transistor 1 can be used even when the potential of the P-type semiconductor substrate 13 is fixed to the GND potential and the N-type source region 8 is fixed to the power supply voltage.

また、本実施の形態に係るＬＤＭＯＳトランジスタ１では、上述したとおり、Ｎ型拡散領域２は、高エネルギー注入によってディープウェル層として形成されているが、Ｎ型拡散領域２は、エピタキシャル層として形成されてもよく、特に限定はされない。   In the LDMOS transistor 1 according to the present embodiment, as described above, the N-type diffusion region 2 is formed as a deep well layer by high energy injection, but the N-type diffusion region 2 is formed as an epitaxial layer. There is no particular limitation.

また、通常、ボディー領域が電位的に上がるような回路条件においては、Ｐ型半導体基板とドレインのＮ型領域の境界から空乏層が上側に伸びるが、空乏層がボディー部に達するとパンチスルーして、ボディー領域からＰ型半導体基板に向けて電流が流れてしまう。   In general, under circuit conditions in which the body region rises in potential, the depletion layer extends upward from the boundary between the P-type semiconductor substrate and the drain N-type region, but punch-through occurs when the depletion layer reaches the body portion. As a result, a current flows from the body region toward the P-type semiconductor substrate.

そこで、本実施の形態では、Ｎ型拡散領域２を十分深く形成することによって、パンチスルーが発生しない構成としている。なお、パンチスルーを防ぐために、Ｐ型半導体基板１３の上に高濃度のＮ＋層を設ける構成であってもよい。つまり、第１半導体領域としてのＮ型半導体領域は、上記Ｎ＋層とドレインのＮ型領域とを含んで構成されてもよい。通常、埋め込みの上記Ｎ＋層を形成する場合には、Ｐ型半導体基板１３上にＮ＋層を形成した後、Ｎ型のエピタキシャル層を形成する。この場合、Ｎ型拡散層を高エネルギー注入によって形成する場合に比較して、製造コストが増加する。換言すれば、第１半導体領域を、高エネルギー注入によってＮ型拡散層２として形成すれば製造コストを低減することが可能となる。   Therefore, in this embodiment, the N-type diffusion region 2 is formed sufficiently deep so that punch-through does not occur. In order to prevent punch-through, a high-concentration N + layer may be provided on the P-type semiconductor substrate 13. That is, the N-type semiconductor region as the first semiconductor region may include the N + layer and the drain N-type region. Normally, when forming the buried N + layer, an N + epitaxial layer is formed after forming the N + layer on the P-type semiconductor substrate 13. In this case, the manufacturing cost increases as compared with the case where the N-type diffusion layer is formed by high energy implantation. In other words, if the first semiconductor region is formed as the N-type diffusion layer 2 by high energy injection, the manufacturing cost can be reduced.

（ＬＤＭＯＳトランジスタ１の製造方法）
次に、図３を参照して、第１の実施形態に係るＮチャネルＬＤＭＯＳトランジスタ１の製造方法について説明する。 (Manufacturing method of LDMOS transistor 1)
Next, with reference to FIG. 3, a manufacturing method of the N-channel LDMOS transistor 1 according to the first embodiment will be described.

図３（ａ）〜（ｃ）は、本発明のＮチャネルＬＤＭＯＳトランジスタ１について、製造工程を説明するための図である。   3A to 3C are diagrams for explaining a manufacturing process for the N-channel LDMOS transistor 1 of the present invention.

図３（ａ）は、ＮチャネルＬＤＭＯＳトランジスタ１の第１の製造工程を示す図である。図３（ａ）に示すように、このＮチャネルＬＤＭＯＳトランジスタ１は、Ｐ型半導体基板１３上に形成される。このＰ型半導体基板１３に対し、Ｎ型不純物を注入し、高温ドライブインによる熱拡散によって、Ｎ型拡散領域２が所望の深さに形成される。   FIG. 3A is a diagram showing a first manufacturing process of the N-channel LDMOS transistor 1. As shown in FIG. 3A, the N-channel LDMOS transistor 1 is formed on a P-type semiconductor substrate 13. N-type impurities are implanted into the P-type semiconductor substrate 13, and the N-type diffusion region 2 is formed at a desired depth by thermal diffusion by high-temperature drive-in.

Ｎ型不純物としては、例えばリンを使用し、注入エネルギーは例えば１ＭｅＶ以上、ドーズ量は、１．０×１０１３ｃｍ−２以下とする。注入エネルギーを１ＭｅＶとすることによって、Ｎ型拡散領域２を、例えば電源電圧など、約５０Ｖ以上の耐圧を確保することができる深さに形成することができる。なお、注入エネルギーは、要求される耐圧に応じて決定されるＮ型拡散領域２の深さに応じて選択されればよく、１ＭｅＶに限定されるものではない。 For example, phosphorus is used as the N-type impurity, the implantation energy is, for example, 1 MeV or more, and the dose amount is 1.0 × 10 13 cm −2 or less. By setting the implantation energy to 1 MeV, the N-type diffusion region 2 can be formed to a depth that can ensure a breakdown voltage of about 50 V or more, such as a power supply voltage. The implantation energy may be selected according to the depth of the N-type diffusion region 2 determined according to the required breakdown voltage, and is not limited to 1 MeV.

また、不純物注入を行う領域は、例えば、高エネルギー注入に対応した厚膜のレジストを用い、フォトエッチング技術等によって注入を行う領域を開口するようにパターンニングすることによって規定する。さらに、Ｎ型拡散領域２の表面の一部にＬＯＣＯＳ酸化膜を形成する。   Further, the region where the impurity is implanted is defined by, for example, using a thick resist corresponding to high energy implantation and patterning the region where the implantation is performed by a photoetching technique or the like. Further, a LOCOS oxide film is formed on a part of the surface of the N-type diffusion region 2.

図３（ｂ）は、ＮチャネルＬＤＭＯＳトランジスタ１の第２の製造工程を示す図である。図３（ｂ）に示すように、Ｐ型不純物、例えばボロンの注入により、Ｐ型ボディー領域６を形成する。さらに、Ｐ型不純物の注入によって、Ｐ型拡散領域４をＰ型ボディー領域６と離間して形成する。ここで、Ｐ型ボディー領域６とＰ型拡散領域４とが、後工程の熱拡散後でも離間した状態が保たれるように、Ｐ型拡散領域４のＰ型不純物（例えばボロン）の注入には、１ＭｅＶ以上の高エネルギー注入が適用される。   FIG. 3B is a diagram showing a second manufacturing process of the N-channel LDMOS transistor 1. As shown in FIG. 3B, a P-type body region 6 is formed by implanting a P-type impurity such as boron. Further, the P type diffusion region 4 is formed apart from the P type body region 6 by implantation of P type impurities. Here, P-type impurities (for example, boron) are implanted into the P-type diffusion region 4 so that the P-type body region 6 and the P-type diffusion region 4 are kept separated even after thermal diffusion in a later step. The high energy implantation of 1 MeV or more is applied.

次に、Ｐ型ボディー領域６と離間した位置に、Ｎ型不純物、例えばリンの注入を、例えば３００ＫｅＶ以上の注入エネルギーにて行い、Ｎ型ドリフト領域７を形成する。このＮ型ドリフト領域７は、ＬＤＭＯＳトランジスタ１の耐圧を下げることなく、オン抵抗を低減させるために形成される。   Next, an N-type impurity, for example, phosphorus is implanted at a position separated from the P-type body region 6 with an implantation energy of, for example, 300 KeV or more to form the N-type drift region 7. This N-type drift region 7 is formed in order to reduce the on-resistance without lowering the breakdown voltage of the LDMOS transistor 1.

図３（ｃ）は、ＮチャネルＬＤＭＯＳトランジスタ１の第３の製造工程を示す図である。図３（ｃ）に示すように、Ｎ型拡散領域２の表面にゲート絶縁膜を形成し、さらにＰ型ボディー領域６の一部から、ＬＯＣＯＳ酸化膜の一部に跨るようにゲート電極１１が形成される。   FIG. 3C is a diagram showing a third manufacturing process of the N-channel LDMOS transistor 1. As shown in FIG. 3C, a gate insulating film is formed on the surface of the N-type diffusion region 2, and the gate electrode 11 extends from a part of the P-type body region 6 to a part of the LOCOS oxide film. It is formed.

これは、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターンニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することにより形成される。   For example, a polysilicon film doped with phosphorus is formed by a CVD method, a resist is patterned thereon by a photoetching technique, and then the polysilicon film is processed by a dry etching technique or the like. Is done.

次に、例えばリン又は砒素の注入によってＮ型ソース領域８、及びＮ型ドレイン領域１０を形成すると共に、例えばボロン等の注入によってＰ型ボディーコンタクト領域９を形成する。   Next, an N-type source region 8 and an N-type drain region 10 are formed by implanting, for example, phosphorus or arsenic, and a P-type body contact region 9 is formed by implanting, for example, boron.

次に、図には示していないが、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極１１、Ｎ型ドレイン領域１０、Ｎ型ソース領域８及びＰ型ボディーコンタクト領域９の上において、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、金属電極を形成する。   Next, although not shown in the drawing, an oxide film is formed on the surface by, for example, an atmospheric pressure CVD method, and reflowed to reduce the surface step. Thereafter, contact etching is performed on each of the oxide films on the gate electrode 11, the N-type drain region 10, the N-type source region 8, and the P-type body contact region 9, thereby forming openings. Further, for example, after an aluminum film is grown by sputtering, the aluminum film is patterned by photoetching and dry etching to form a metal electrode.

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope shown in the claims. That is, embodiments obtained by combining technical means appropriately modified within the scope of the claims are also included in the technical scope of the present invention.

（他の構成）
なお本発明を、以下のように表現することも可能である。 (Other configurations)
The present invention can also be expressed as follows.

（第１の構成）
第１導電型の半導体基板上に形成された半導体装置であって、前記半導体基板上に形成された第２導電型の第１拡散領域と、前記第１拡散領域内に形成された第１導電型のボディー領域と、前記ボディー領域内に形成された第２導電型のソース領域、及び第1導電型のボディーコンタクト領域と、前記第１拡散領域内で前記ボディー領域と離間した位置に形成された第２導電型のドレイン領域と、前記ボディー領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を備えると共に、前記第１拡散領域内において、前記ボディー領域の下に形成された第１導電型の第２拡散領域を更に備え、前記第２拡散領域が、前記ボディー領域と離間した位置に存在することを特徴とする半導体装置。 (First configuration)
A semiconductor device formed on a first conductivity type semiconductor substrate, wherein the second conductivity type first diffusion region formed on the semiconductor substrate, and the first conductivity formed in the first diffusion region. A body region of a mold, a source region of a second conductivity type formed in the body region, a body contact region of a first conductivity type, and a position spaced apart from the body region in the first diffusion region. A drain region of the second conductivity type, a gate insulating film formed on the body region, and a gate electrode formed on the gate insulating film, and in the first diffusion region, 2. A semiconductor device according to claim 1, further comprising a second diffusion region of a first conductivity type formed below, wherein the second diffusion region exists at a position separated from the body region.

（第２の構成）
前記第1導電型の第２拡散領域が、横方向において、前記ボディー領域と前記ドレイン領域の間の領域まで延在することを特徴とする第２の構成に記載の半導体装置。 (Second configuration)
The semiconductor device according to the second configuration, wherein the second diffusion region of the first conductivity type extends to a region between the body region and the drain region in the lateral direction.

（第３の構成）
前記ボディー領域とは離間した位置において、前記ゲート電極と前記ドレイン領域の間に、第２導電型のドリフト領域を備えることを特徴とする第２の構成に記載の半導体装置。 (Third configuration)
The semiconductor device according to the second configuration, wherein a drift region of a second conductivity type is provided between the gate electrode and the drain region at a position separated from the body region.

（第４の構成）
第１導電型の半導体基板上に形成された半導体装置の製造方法であって、前記半導体基板上に第２導電型の第１拡散領域を形成する工程と、前記第１拡散領域内に第１導電型のボディー領域を形成する工程と、前記ボディー領域内に第２導電型のソース領域を形成する工程と第1導電型のボディーコンタクト領域を形成する工程と、前記第１拡散領域内で前記ボディー領域と離間した位置に第２導電型のドレイン領域を形成する工程と、前記ボディー領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを備えると共に、前記第１拡散領域内において、前記ボディー領域の下に第１導電型の第２拡散領域を形成する工程を更に備え、前記第２拡散領域を、前記ボディー領域と離間した位置に形成することを特徴とする半導体装置の製造方法。 (Fourth configuration)
A method of manufacturing a semiconductor device formed on a semiconductor substrate of a first conductivity type, the step of forming a first diffusion region of a second conductivity type on the semiconductor substrate, and a first in the first diffusion region Forming a conductive type body region; forming a second conductive type source region in the body region; forming a first conductive type body contact region; and A step of forming a drain region of a second conductivity type at a position separated from the body region, a step of forming a gate insulating film on the body region, and a step of forming a gate electrode on the gate insulating film And a step of forming a second diffusion region of the first conductivity type under the body region in the first diffusion region, and forming the second diffusion region at a position spaced apart from the body region. A method of manufacturing a semiconductor device.

（第５の構成）
前記第２導電型の第１拡散領域が１ＭｅＶ以上の高エネルギー注入により形成されることを特徴とする第４の構成に記載の半導体装置の製造方法。 (Fifth configuration)
The method of manufacturing a semiconductor device according to a fourth configuration, wherein the first diffusion region of the second conductivity type is formed by high energy injection of 1 MeV or more.

（第６の構成）
前記第１導電型の第２拡散領域が、横方向において、前記ゲート電極とドレイン領域の間の領域まで延在するように形成する工程を備えた第５の構成に記載の半導体装置の製造方法。 (Sixth configuration)
The method of manufacturing a semiconductor device according to a fifth configuration, comprising a step of forming the second conductivity type second diffusion region so as to extend in a lateral direction to a region between the gate electrode and the drain region. .

（第７の構成）
前記ゲート電極と前記ドレイン領域の間に、前記ボディー領域とは離間した位置に、第２導電型のドリフト領域を形成する工程を備えた第６の構成に記載の半導体装置の製造方法。 (Seventh configuration)
The method for manufacturing a semiconductor device according to a sixth configuration, comprising a step of forming a drift region of a second conductivity type between the gate electrode and the drain region at a position separated from the body region.

本発明は、横型のＭＯＳトランジスタなどに適用可能であり、特に、高耐圧の性能を要求されるＬＤＭＯＳトランジスタに好適である。   The present invention can be applied to a lateral MOS transistor or the like, and is particularly suitable for an LDMOS transistor that requires high breakdown voltage performance.

本発明の一実施形態に係るＮチャネルＬＤＭＯＳトランジスタの断面図である。1 is a cross-sectional view of an N-channel LDMOS transistor according to an embodiment of the present invention. 図１に示すＮチャネルＬＤＭＯＳトランジスタにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのポテンシャル分布を示す図である。FIG. 2 is a diagram showing a potential distribution in a state where the source electrode and the gate electrode are set to a GND potential and a plus potential is applied to the drain electrode in the N-channel LDMOS transistor shown in FIG. （ａ）は、図１に示すＮチャネルＬＤＭＯＳトランジスタの第１の製造工程を示す図であり、（ｂ）は、図１に示すＮチャネルＬＤＭＯＳトランジスタの第２の製造工程を示す図であり、（ｃ）は、図１に示すＮチャネルＬＤＭＯＳトランジスタの第３の製造工程を示す図である。(A) is a figure which shows the 1st manufacturing process of the N channel LDMOS transistor shown in FIG. 1, (b) is a figure which shows the 2nd manufacturing process of the N channel LDMOS transistor shown in FIG. FIG. 8C is a diagram showing a third manufacturing process of the N-channel LDMOS transistor shown in FIG. 第１の従来例のＮチャネル型ＬＤＭＯＳトランジスタの断面図である。It is sectional drawing of the N channel type LDMOS transistor of the 1st prior art example. 図４に示す従来例のＮチャネルＬＤＭＯＳトランジスタにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのポテンシャル分布を示す図である。FIG. 5 is a diagram showing a potential distribution in a state where a source electrode and a gate electrode are set to a GND potential and a positive potential is applied to a drain electrode in the conventional N-channel LDMOS transistor shown in FIG. 第２の従来例のＮチャネル型ＬＤＭＯＳトランジスタの断面図である。It is sectional drawing of the N channel type LDMOS transistor of the 2nd prior art example. 図６に示す第２のＮチャネルＬＤＭＯＳトランジスタにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのポテンシャル分布を示す図である。FIG. 7 is a diagram showing a potential distribution in a state where the source electrode and the gate electrode are set to the GND potential and a plus potential is applied to the drain electrode in the second N-channel LDMOS transistor shown in FIG. 6.

符号の説明Explanation of symbols

１ Ｐ型半導体基板
２ Ｎ型拡散領域（第１半導体領域）
４ Ｐ型拡散領域（第２半導体領域）
６ Ｐ型ボディー領域
７ Ｎ型ドリフト領域
８ Ｎ型ソース領域
８ａ ソース電極
９ Ｐ型ボディーコンタクト領域
１０ Ｎ型ドレイン領域
１０ａ ドレイン電極
１１ ゲート電極 1 P-type semiconductor substrate 2 N-type diffusion region (first semiconductor region)
4 P-type diffusion region (second semiconductor region)
6 P-type body region 7 N-type drift region 8 N-type source region 8a Source electrode 9 P-type body contact region 10 N-type drain region 10a Drain electrode 11 Gate electrode

Claims (11)

第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
上記第１半導体領域の表層に形成された第１導電型のボディー領域と、
上記ボディー領域に形成された第２導電型のソース領域と、
上記ソース領域と離間して上記第１半導体領域の表層に形成された第２導電型のドレイン領域と、
上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介して形成されたゲート電極と、
上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して形成された第１導電型の第２半導体領域とを備えていることを特徴とする半導体装置。 A second conductivity type first semiconductor region formed on the first conductivity type semiconductor substrate;
A first conductivity type body region formed in a surface layer of the first semiconductor region;
A second conductivity type source region formed in the body region;
A drain region of a second conductivity type formed in a surface layer of the first semiconductor region apart from the source region;
A gate electrode formed on the first semiconductor region between the source region and the drain region via a gate insulating film;
In the first semiconductor region, a semiconductor device comprising a second semiconductor region of a first conductivity type formed below the body region and spaced apart from the body region. 上記第１半導体領域は、第２導電型の拡散層であることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first semiconductor region is a diffusion layer of a second conductivity type. 上記第２半導体領域は、
上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在していることを特徴とする請求項１または２に記載の半導体装置。 The second semiconductor region is
3. The device according to claim 1, wherein the body region extends from below the body region to a position between the body region and the drain region in a direction substantially parallel to the surface layer of the first semiconductor region. A semiconductor device according to 1. 上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接して形成された第２導電型のドリフト領域をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。   The drift region of the 2nd conductivity type formed in contact with the said drain region between the said source region and the said drain region is further provided, The any one of Claims 1-3 characterized by the above-mentioned. Semiconductor device. 上記ボディー領域に形成された第１導電型のボディーコンタクト領域をさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a body contact region of a first conductivity type formed in the body region. 第１導電型の半導体基板上に第２導電型の第１半導体領域を形成する工程と、
上記第１半導体領域の表層に第１導電型のボディー領域を形成する工程と、
上記ボディー領域に第２導電型のソース領域を形成する工程と、
上記ソース領域と離間して上記第１半導体領域の表層に第２導電型のドレイン領域を形成する工程と、
上記第１半導体領域上の、上記ソース領域とドレイン領域との間の位置に、ゲート絶縁膜を介してゲート電極を形成する工程と、
上記第１半導体領域内において、上記ボディー領域の下方に、該ボディ領域と離間して第１導電型の第２半導体領域を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。 Forming a second conductive type first semiconductor region on a first conductive type semiconductor substrate;
Forming a first conductivity type body region on a surface layer of the first semiconductor region;
Forming a second conductivity type source region in the body region;
Forming a drain region of a second conductivity type in a surface layer of the first semiconductor region apart from the source region;
Forming a gate electrode through a gate insulating film at a position between the source region and the drain region on the first semiconductor region;
Forming a first conductive type second semiconductor region in the first semiconductor region, below the body region and spaced apart from the body region. . 上記第１半導体領域が、注入によって形成されることを特徴とする請求項６に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 6, wherein the first semiconductor region is formed by implantation. 上記注入は、１ＭｅＶ以上の高エネルギー注入であることを特徴とする請求項７に記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein the implantation is high energy implantation of 1 MeV or more. 上記第２半導体領域を形成する工程において、
上記第２半導体領域を、上記ボディー領域の下方から、上記第１半導体領域の表層と略平行な方向に、上記ボディー領域と上記ドレイン領域との間の位置にまで延在させて形成することを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。 In the step of forming the second semiconductor region,
The second semiconductor region is formed to extend from below the body region to a position between the body region and the drain region in a direction substantially parallel to the surface layer of the first semiconductor region. The method for manufacturing a semiconductor device according to claim 6, wherein the method is a semiconductor device manufacturing method. 上記ソース領域と上記ドレイン領域との間に、上記ドレイン領域に接する第２導電型のドリフト領域を形成する工程をさらに含んでいることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。   10. The method according to claim 6, further comprising a step of forming a drift region of a second conductivity type in contact with the drain region between the source region and the drain region. Semiconductor device manufacturing method. 上記ボディー領域に第１導電型のボディーコンタクト領域を形成する工程をさらに含んでいることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 6, further comprising a step of forming a body contact region of a first conductivity type in the body region.
JP2007226656A 2007-08-31 2007-08-31 Semiconductor device and manufacturing method for the semiconductor device Pending JP2009059949A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007226656A JP2009059949A (en) 2007-08-31 2007-08-31 Semiconductor device and manufacturing method for the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007226656A JP2009059949A (en) 2007-08-31 2007-08-31 Semiconductor device and manufacturing method for the semiconductor device

Publications (1)

Publication Number Publication Date
JP2009059949A true JP2009059949A (en) 2009-03-19

Family

ID=40555406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007226656A Pending JP2009059949A (en) 2007-08-31 2007-08-31 Semiconductor device and manufacturing method for the semiconductor device

Country Status (1)

Country Link
JP (1) JP2009059949A (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245369A (en) * 2009-04-08 2010-10-28 Toyota Motor Corp Ldmos transistor and method of manufacturing the same
CN102074578A (en) * 2009-11-05 2011-05-25 夏普株式会社 Semiconductor device and method for producing the same
JP2011181709A (en) * 2010-03-02 2011-09-15 Hitachi Ltd Semiconductor device, and method of manufacturing the same
JP2014027062A (en) * 2012-07-25 2014-02-06 Asahi Kasei Electronics Co Ltd Field-effect transistor and semiconductor device
JP2017527110A (en) * 2014-08-07 2017-09-14 日本テキサス・インスツルメンツ株式会社 Method and apparatus for LDMOS devices with cascaded resurf injection and double buffer
WO2020095412A1 (en) * 2018-11-08 2020-05-14 サンケン電気株式会社 Semiconductor device
WO2021182236A1 (en) * 2020-03-13 2021-09-16 ローム株式会社 Semiconductor device and method for manufacturing same
CN113594040A (en) * 2021-07-20 2021-11-02 弘大芯源(深圳)半导体有限公司 Method for manufacturing double-diffusion metal oxide semiconductor transistor
US11862671B2 (en) 2021-09-17 2024-01-02 Sharp Fukuyama Laser Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63110632A (en) * 1986-10-28 1988-05-16 Nec Corp Diffusion of impurity
JPS6459862A (en) * 1987-08-29 1989-03-07 Fuji Electric Co Ltd Field-effect transistor
JPH04226053A (en) * 1990-04-20 1992-08-14 Internatl Business Mach Corp <Ibm> Semiconductor circuit
JP2006032682A (en) * 2004-07-16 2006-02-02 Shindengen Electric Mfg Co Ltd Horizontal short channel dmos
WO2007011354A1 (en) * 2005-07-18 2007-01-25 Texas Instruments Incorporated Drain-extended mosfets with diode clamp

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63110632A (en) * 1986-10-28 1988-05-16 Nec Corp Diffusion of impurity
JPS6459862A (en) * 1987-08-29 1989-03-07 Fuji Electric Co Ltd Field-effect transistor
JPH04226053A (en) * 1990-04-20 1992-08-14 Internatl Business Mach Corp <Ibm> Semiconductor circuit
JP2006032682A (en) * 2004-07-16 2006-02-02 Shindengen Electric Mfg Co Ltd Horizontal short channel dmos
WO2007011354A1 (en) * 2005-07-18 2007-01-25 Texas Instruments Incorporated Drain-extended mosfets with diode clamp

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245369A (en) * 2009-04-08 2010-10-28 Toyota Motor Corp Ldmos transistor and method of manufacturing the same
CN102074578A (en) * 2009-11-05 2011-05-25 夏普株式会社 Semiconductor device and method for producing the same
JP2011181709A (en) * 2010-03-02 2011-09-15 Hitachi Ltd Semiconductor device, and method of manufacturing the same
JP2014027062A (en) * 2012-07-25 2014-02-06 Asahi Kasei Electronics Co Ltd Field-effect transistor and semiconductor device
JP2017527110A (en) * 2014-08-07 2017-09-14 日本テキサス・インスツルメンツ株式会社 Method and apparatus for LDMOS devices with cascaded resurf injection and double buffer
WO2020095412A1 (en) * 2018-11-08 2020-05-14 サンケン電気株式会社 Semiconductor device
WO2021182236A1 (en) * 2020-03-13 2021-09-16 ローム株式会社 Semiconductor device and method for manufacturing same
CN113594040A (en) * 2021-07-20 2021-11-02 弘大芯源(深圳)半导体有限公司 Method for manufacturing double-diffusion metal oxide semiconductor transistor
US11862671B2 (en) 2021-09-17 2024-01-02 Sharp Fukuyama Laser Co., Ltd. Semiconductor device

Similar Documents

Publication Publication Date Title
JP4772843B2 (en) Semiconductor device and manufacturing method thereof
US8652930B2 (en) Semiconductor device with self-biased isolation
JP4568325B2 (en) Semiconductor device and manufacturing method thereof
KR100781213B1 (en) Lateral Double-diffused Field Effect Transistor and Integrated Circuit Having Same
US8569836B2 (en) Semiconductor device
CN107123681B (en) Semiconductor device and method for manufacturing semiconductor device
JP2009059949A (en) Semiconductor device and manufacturing method for the semiconductor device
JP2007123887A (en) Lateral dmos transistor comprising retrograde region and manufacturing method thereof
JP2008140817A (en) Semiconductor device
JP2007042892A (en) Trenched misfet
JP2017045884A (en) Semiconductor device and manufacturing method of semiconductor device
US7986004B2 (en) Semiconductor device and method of manufacture thereof
US8227862B2 (en) Semiconductor device
JP2001077354A (en) Vertical insulating gate semiconductor device
JP2010258355A (en) Semiconductor device and manufacturing method therefor
US7224025B2 (en) Isolated LDMOS IC technology
KR102255545B1 (en) A semiconductor device and a method of manufacturing a semiconductor device
US11049938B2 (en) P-type lateral double diffused MOS transistor and method of manufacturing the same
KR20110078621A (en) Semiconductor device, and fabricating method thereof
WO2014033991A1 (en) Semiconductor device
US20080087949A1 (en) Semiconductor device and method of manufacturing the same
JP2014192361A (en) Semiconductor device and manufacturing method of the same
TW201709505A (en) Lateral double diffused metal oxide semiconductor device and manufacturing method thereof
JP4248548B2 (en) High breakdown voltage semiconductor device and manufacturing method thereof
JP2012104581A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121120