KR20170113039A - Electronic component, connection structure, method for designing electronic component - Google Patents

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KR20170113039A
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마사히로 이이야마
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데쿠세리아루즈 가부시키가이샤
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Abstract

(과제) 전극의 저배화를 도모하면서, 입자 포착률의 향상, 쇼트의 방지 및 접착 강도의 향상이 도모된 전자 부품을 제공한다.
(해결 수단) 기판 (2) 과, 기판 (2) 의 일면 (2a) 측에 형성되고, 복수의 전극 (3, 5) 이 배열된 전극 영역 (4, 6) 과, 전극 (3, 5) 이 형성되어 있지 않은 비전극 영역 (10) 을 구비하고, 이방성 도전 접착제 (30) 를 개재하여 접속 대상 부품과 압착되는 전자 부품 (1) 에 있어서, 비전극 영역 (10) 에, 이방성 도전 접착제 (30) 가 유입되는 하나 또는 복수의 오목부 (9) 가 형성되어 있다.Disclosed is an electronic part which is improved in particle capture rate, prevention of shot, and improved in bonding strength while lowering the concentration of the electrode.
An electrode section formed on one surface of the substrate and having a plurality of electrodes arranged thereon and an electrode section provided on the electrode section; The anisotropic conductive adhesive agent (30) is provided on the non-conductive region (10) in the electronic component (1) having the non-conductive region (10) One or a plurality of concave portions 9 into which a plurality of concave portions 30 are introduced are formed.

Figure P1020170017403
Figure P1020170017403

Description

전자 부품, 접속체, 전자 부품의 설계 방법 {ELECTRONIC COMPONENT, CONNECTION　STRUCTURE, METHOD FOR DESIGNING ELECTRONIC COMPONENT}TECHNICAL FIELD [0001] The present invention relates to an electronic component, a connector, and a method for designing an electronic component.

본 기술은 이방성 도전 접착제를 개재하여 회로 기판 상에 접속되는 전자 부품, 회로 기판 상에 전자 부품이 접속된 접속체, 및 전자 부품의 설계 방법에 관한 것이다.The present invention relates to an electronic component connected to a circuit board via an anisotropic conductive adhesive, a connection body to which electronic components are connected on a circuit board, and a method of designing the electronic component.

종래, 각종 전자 기기의 회로 기판에 IC 칩이나 LSI 칩 등의 전자 부품이 접속된 접속체가 제공되고 있다. 최근, 각종 전자 기기에 있어서는, 파인 피치화, 경량 박형화 등의 관점에서, 전자 부품으로서, 실장면에 돌기상의 전극인 범프가 배열된 IC 칩이나 LSI 칩을 사용하여, 이들 IC 칩 등의 전자 부품을 직접 회로 기판 상에 실장하는 이른바 COB (chip on board) 나, COG (chip on glass), COF (chip on film) 등이 채용되고 있다.BACKGROUND ART [0002] Conventionally, a connection body in which an electronic component such as an IC chip or an LSI chip is connected to a circuit board of various electronic apparatuses is provided. 2. Description of the Related Art In recent years, in various electronic apparatuses, an IC chip or an LSI chip in which bumps, which are projected electrodes on a mounting surface, are arranged as electronic components from the viewpoint of fine pitching, lightweight and thinning, Called chip on board (COB), chip on glass (COG), and chip on film (COF), which are mounted on an integrated circuit board.

COB 접속이나 COG 접속, COF 접속에 있어서는, 회로 기판의 단자부 상에, 이방성 도전 필름을 개재하여 IC 칩이 열압착되어 있다. 이방성 도전 필름은, 열 경화형의 바인더 수지에 도전성 입자를 혼합하여 필름상으로 한 것으로, 2 개의 도체 사이에서 가열 압착됨으로써 도전성 입자에 의해 도체간의 전기적 도통이 취해지고, 바인더 수지로 도체간의 기계적 접속이 유지된다. 이방성 도전 필름을 구성하는 접착제로는, 신뢰성이 높은 열경화성의 접착제 외에, 광 경화성 수지나, 열 경화와 광 경화를 병용하는 접착제가 사용되고 있다.In the COB connection, the COG connection, and the COF connection, the IC chip is thermally bonded onto the terminal portion of the circuit board via the anisotropic conductive film. The anisotropic conductive film is formed by mixing electrically conductive particles in a thermosetting binder resin and forming the film into a film. The electrically conductive particles between the two conductors are electrically connected to each other by electrical conduction between the conductors, and the mechanical connection between the conductors maintain. As an adhesive constituting the anisotropic conductive film, an adhesive that combines a photo-curable resin or a combination of a thermal curing and a photo-curing is used in addition to a highly reliable thermosetting adhesive.

범프 부착 IC 칩 (50) 은, 예를 들어 도 15(A)(B) 에 나타내는 바와 같이, 회로 기판의 실장면에, 일방의 측가장자리 (50a) 를 따라 입력 범프 (51) 가 1 열로 배열된 입력 범프 영역 (52) 이 형성되고, 일방의 측가장자리 (50a) 와 대향하는 타방의 측가장자리 (50b) 를 따라 출력 범프 (53) 가 2 열의 지그재그상으로 배열된 출력 범프 영역 (54) 이 형성되어 있다. 범프 배열은 IC 칩의 종류에 따라 여러 가지이지만, 일반적으로, 종래의 범프 부착 IC 칩은, 입력 범프 (51) 의 수보다 출력 범프 (53) 의 수가 많아, 입력 범프 영역 (52) 의 면적보다 출력 범프 영역 (54) 의 면적이 넓어지고, 또한 입력 범프 (51) 의 형상이 출력 범프 (53) 의 형상보다 크게 형성되어 있다.The bump-attached IC chip 50 is configured such that the input bumps 51 are arranged in one line along one side edge 50a in the mounting surface of the circuit board, for example, as shown in Figs. 15A and 15B The output bump area 54 in which the output bumps 53 are arranged in two rows in a zigzag form along the other side edge 50b opposite to the one side edge 50a is formed Respectively. The number of the output bumps 53 is larger than the number of the input bumps 51 and the number of the output bumps 53 is larger than the area of the input bump areas 52. Therefore, The area of the output bump area 54 is widened and the shape of the input bump 51 is formed larger than the shape of the output bump 53. [

그리고, COG 실장에서는, 이방성 도전 필름 (55) 을 개재하여 회로 기판 (56) 의 전극 단자 (57) 상에 IC 칩 (50) 이 탑재된 후, 완충재 (60) 를 개재하여 열압착 툴 (58) 에 의해 IC 칩 (50) 상에서 가열 가압한다. 이 열압착 툴 (58) 에 의한 열가압에 의해, 이방성 도전 필름 (55) 의 바인더 수지가 용융되어 각 입출력 범프 (51, 53) 와 회로 기판 (56) 의 전극 단자 (57) 사이에서 유동됨과 함께, 각 입출력 범프 (51, 53) 와 회로 기판 (56) 의 전극 단자 (57) 사이에 도전성 입자가 협지되고, 이 상태에서 바인더 수지가 열 경화된다. 이로써, IC 칩 (50) 은, 회로 기판 (56) 상에 전기적, 기계적으로 접속된다.In the COG mounting, after the IC chip 50 is mounted on the electrode terminal 57 of the circuit board 56 via the anisotropic conductive film 55, the IC chip 50 is mounted on the thermocompression bonding tool 58 ) On the IC chip (50). The binder resin of the anisotropic conductive film 55 is melted by the heat pressing by the thermocompression tool 58 and flows between the input / output bumps 51 and 53 and the electrode terminals 57 of the circuit board 56 The conductive particles are sandwiched between the input / output bumps 51 and 53 and the electrode terminals 57 of the circuit board 56, and the binder resin is thermally cured in this state. Thereby, the IC chip 50 is electrically and mechanically connected to the circuit board 56.

일본 공개특허공보 2014-222701호Japanese Laid-Open Patent Publication No. 2014-222701

최근, 전자 부품이 실장되는 전자 부품이나 전자 부품이 실장되는 회로 기판이 소형화, 박형화, 고집적화됨과 함께, 전자 부품의 실장 영역의 협소화가 진행되고 있다. 이와 같은 경우에도, 외부 응력이 가해졌을 때의 전자 부품의 도통 접속 신뢰성을 확보하기 위해서, 추가적인 접착 강도의 향상이 요망되고 있다.2. Description of the Related Art In recent years, electronic parts mounted with electronic components and circuit boards on which electronic components are mounted have become smaller, thinner, and highly integrated, and the mounting area of electronic components has narrowed. Even in such a case, it is desired to further improve the bonding strength in order to secure the reliability of the electrical connection of the electronic component when external stress is applied.

또한, 범프를 저배화 (低背化) 함으로써 전자 부품의 박형화, 저비용화를 도모하고자 하면, 범프간의 스페이스에 도전성 입자가 과도하게 접촉되기 쉬워져, 범프간 쇼트의 발생 리스크가 높아진다. 또한, 저배화에 의해, 바인더 수지를 충전시키고자 하면, 종래부터 점도 조건을 변경시킬 필요가 있어, 설계 공정수의 증가가 염려된다.Further, if it is attempted to reduce the thickness and the cost of the electronic component by lowering the height of the bumps, the conductive particles are likely to be excessively brought into contact with the space between the bumps, thereby increasing the risk of short circuit between bumps. In addition, if the binder resin is to be filled by the low concentration, it is necessary to change the viscosity condition conventionally, and the number of the design process may increase.

또한 전자 부품의 고집적화에 수반하여 범프수가 증가하면, 이방성 도전 접속으로 범프에 협지되는 도전성 입자의 수도 증가하기 때문에, 가압에 필요한 힘도 이에 비례하여 증가하는 경향이 있다.Further, when the number of bumps increases with the increase in the number of electronic components, the number of conductive particles sandwiched between the bumps increases due to the anisotropic conductive connection. Therefore, the force required for pressing also tends to increase in proportion thereto.

그러나, 가압력을 높이면 전자 부품에 대한 부하가 늘어나, 손상을 미칠 우려가 있다. 또한, 전자 부품의 입출력 범프 영역에 가압력이 국소적으로 가해져, 전자 부품의 소형화, 박형화와 함께 휨이나 들뜸이 발생할 우려도 있다.However, if the pressing force is increased, the load on the electronic part is increased, which may cause damage. In addition, a pressing force is locally applied to the input / output bump areas of the electronic parts, which may result in miniaturization and thinning of the electronic parts and warping and lifting.

또한, 범프의 저배화에 의해 전자 부품의 압착 공정에 있어서 접착 수지의 배제가 불충분해져 도통 저항이 상승하는 것을 방지하기 위해서 전자 부품의 기판의 범프간 영역에 관통공을 형성하는 기술도 제안되어 있다. 그러나, 기판에 형성된 관통공을 통해 바인더 수지가 전자 부품의 가압면까지 돌아, 열압착 툴을 오손 (汚損) 시켜 버릴 우려가 있다. 혹은, 열압착 툴과 전자 부품의 가압면 사이에 개재되는 완충재로서, 실리콘 러버와 같이 반복 사용하는 것을 전제로 한 완충재에 대해서는, 바인더 수지에 의한 오손 상황이 안정되지 않기 때문에, 예측할 수 없는 불량 발생의 원인이 된다.A technique has also been proposed in which a through hole is formed in the region between the bumps of the substrate of the electronic component in order to prevent the conduction resistance from rising due to insufficient exclusion of the adhesive resin in the pressing process of the electronic component due to low bump . However, there is a fear that the binder resin turns to the pressing surface of the electronic component through the through hole formed in the substrate, and the thermocompression bonding tool is fouled. Alternatively, as a buffer material interposed between the pressing surface of the thermocompression tool and the electronic component, the dirt condition due to the binder resin is not stable for a buffer material based on the assumption that it is repeatedly used, such as silicone rubber, .

또한, 전자 부품이 실장되는 전자 기기의 소형화, 박형화, 고기능화 등에 수반하여 회로 배선의 파인 피치화도 진전되고 있다. 이로써, 이방성 도전 필름에 분산되어 있는 도전성 입자의 입자 밀도를 높여, 미세한 전극 상에 있어서도 입자 포착률을 확보할 필요가 생기고 있다. 한편으로, 협소화된 인접하는 범프간의 스페이스에 고밀도 충전된 도전성 입자가 응집되어, 범프간 쇼트가 발생하는 리스크도 높아지는 문제가 있어, 입자 포착률의 향상과 범프간 쇼트의 방지를 양립할 필요가 생긴다.In addition, along with miniaturization, thinning, and high performance of electronic devices in which electronic components are mounted, the pitch of the circuit wiring is also increasing. Thereby, it is necessary to increase the particle density of the conductive particles dispersed in the anisotropic conductive film, and to secure the particle capture rate even on the fine electrode. On the other hand, there is a problem that conductive particles charged at a high density fill the space between the narrowed adjacent bumps, and the risk of occurrence of a short between the bumps increases. Therefore, it is necessary to improve both the particle trapping rate and the prevention of short-circuit between bumps.

범프간 쇼트를 방지하기 위해서 전자 부품의 범프 높이를 높게 함으로써 범프간 영역을 넓히는 방법도 생각할 수 있지만, 전자 부품의 소형화, 저배화를 저해하고, 또한 접속에 필요로 하는 이방성 도전 접착제의 양도 증가하여, 열압착 툴에 의한 가압력도 증가해 버린다.In order to prevent a short between the bumps, a method of increasing the bump height of the electronic component to widen the area between the bumps can be considered. However, the miniaturization and the lowering of the electronic component are inhibited and the amount of the anisotropic conductive adhesive required for connection is increased , The pressing force by the thermocompression tool also increases.

본 기술은 이러한 문제점을 감안하여 이루어진 것으로, 전극의 저배화를 도모하면서, 입자 포착률의 향상, 쇼트의 방지 및 접착 강도의 향상이 도모된 전자 부품, 접속체, 전자 부품의 설계 방법을 제공하는 것을 목적으로 한다.The present invention has been made in view of such problems, and it is an object of the present invention to provide a method of designing electronic parts, a connection member, and an electronic part in which an increase in particle trapping rate, prevention of shot, The purpose.

상기 서술한 과제를 해결하기 위해서, 본 기술에 관련된 전자 부품은, 기판과, 상기 기판의 일면측에 형성되고, 복수의 전극이 배열된 전극 영역과, 상기 전극이 형성되어 있지 않은 비전극 영역을 구비하고, 상기 비전극 영역에 하나 또는 복수의 오목부가 형성되어 있다.In order to solve the above-described problems, an electronic component related to the present invention includes a substrate, an electrode region formed on one surface of the substrate and having a plurality of electrodes arranged thereon, and a non- And one or a plurality of recesses are formed in the non-electrode region.

또한, 본 기술에 관련된 접속체는, 제 1 전자 부품과 제 2 전자 부품이 이방성 도전 접착제를 개재하여 접속된 접속체에 있어서, 적어도 일방의 상기 전자 부품은, 기판과, 상기 기판의 상기 회로 기판 상에 접속되는 일면측에 형성되고, 복수의 전극이 배열된 전극 영역과, 상기 전극이 형성되어 있지 않은 비전극 영역을 구비하고, 상기 비전극 영역에, 상기 이방성 도전 접착제가 유입되는 하나 또는 복수의 오목부가 형성되어 있다.The connection body according to the present invention is a connection body in which a first electronic component and a second electronic component are connected via an anisotropic conductive adhesive, wherein at least one of the electronic components includes a substrate, And a non-electrode region in which the electrode is not formed, wherein the non-electrode region is provided with one or a plurality of the anisotropic conductive adhesive As shown in Fig.

또한, 본 기술에 관련된 전자 부품의 설계 방법은, 기판과, 상기 기판의 일면측에 형성되고, 복수의 전극이 배열된 전극 영역과, 상기 전극이 형성되어 있지 않은 비전극 영역을 구비하고, 상기 비전극 영역에 하나 또는 복수의 오목부를 형성한다.A method of designing an electronic component related to the present invention includes a substrate, an electrode region formed on one surface of the substrate and having a plurality of electrodes arranged thereon, and a non-electrode region in which the electrode is not formed, And one or a plurality of recesses are formed in the non-electrode area.

본 기술에 의하면, 오목부를 형성함으로써, 전자 부품이 이방성 도전 접착제를 개재하여 접속 대상 부품 상에 가열 가압되면, 바인더 수지가 오목부 내에 유입된다. 따라서, 전자 부품과 바인더 수지의 접촉 면적이 증가함과 함께 오목부 내에 충전된 바인더 수지에 의해 앵커 효과가 발현됨으로써, 접속 대상 부품에 대한 접착 강도가 향상된다. 또한, 바인더 수지에 의해 응력이 완화되어, 전자 부품의 박리 방지, 휨이나 들뜸의 방지를 도모할 수 있다.According to this technology, by forming the concave portion, when the electronic component is heated and pressed on the component to be connected via the anisotropic conductive adhesive, the binder resin flows into the concave portion. Accordingly, the contact area between the electronic component and the binder resin increases, and the anchor effect is exhibited by the binder resin filled in the recess, thereby improving the bonding strength to the component to be connected. In addition, the stress is relaxed by the binder resin, so that the peeling of the electronic component, the prevention of warpage and the lifting of the electronic component can be prevented.

또한, 이방성 도전 접착제는, 오목부 내에의 바인더 수지의 유입에 의해 당해 수지에 의해 생기는 분의 전자 부품의 압입량이 줄어듦으로써, 전자 부품의 전극에 의한 바인더 수지에의 압입에 의한 압력이 흡수되어, 저압에서 가압하는 것이 가능해짐과 함께 도전성 입자의 유동이 억제된다. 따라서, 전자 부품에 대한 부하를 줄여, 휨이나 들뜸을 방지함과 함께, 파인 피치화된 전극간에 있어서도, 입자를 포착시키기 쉬워짐과 함께, 인접하는 전극간 쇼트의 발생을 저감시킬 수 있다.In addition, the anisotropic conductive adhesive reduces the amount of the electronic component to be pressed by the resin due to the inflow of the binder resin into the concave portion, so that the pressure due to the pressurization by the electrode of the electronic component into the binder resin is absorbed, It is possible to pressurize at a low pressure and the flow of the conductive particles is suppressed. Therefore, it is possible to reduce the load on the electronic parts, to prevent warpage and lifting, and to easily catch particles even between fine pitch electrodes, and to reduce the occurrence of shorts between adjacent electrodes.

도 1(A) 는, IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 단면도이고, 도 1(B) 는, IC 칩이 회로 기판에 이방성 도전 접속된 접속체를 나타내는 단면도이다.
도 2 는, 범프간 영역에 원형의 비관통공을 기판의 길이 방향을 따라 형성한 IC 칩을 나타내는 평면도이다.
도 3(A) 는, 원형의 비관통공을 지그재그상으로 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이고, 도 3(B) 는, 원형의 비관통공을 기판의 길이 방향의 양단측에 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이고, 도 3(C) 는, 원형의 비관통공을 기판의 길이 방향의 중앙부에 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이다.
도 4 는, 범프간 영역에 홈을 기판의 길이 방향을 따라 형성한 IC 칩을 나타내는 평면도이다.
도 5(A) 는, 홈을 기판의 길이 방향에 파선상으로 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이고, 도 5(B) 는, 원형의 비관통공 및 홈을 기판의 길이 방향에 일점 쇄선상으로 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이고, 도 5(C) 는, 원형의 비관통공 및 홈을 기판의 길이 방향에 2 점 쇄선상으로 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이고, 도 5(D) 는, 홈을 기판의 길이 방향에 곡선상으로 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이다.
도 6(A) 는, 홈을 기판의 길이 방향과 직교하는 방향에 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이고, 도 6(B) 는, 홈을 기판의 길이 방향과 사교 (斜交) 하는 방향에 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이고, 도 6(C) 는, 홈을 기판의 길이 방향과 사교하는 방향에 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이다.
도 7 은, 홈을 기판의 길이 방향의 측면에 면하게 하여 형성한 IC 칩을 회로 기판에 이방성 도전 접속하는 공정을 나타내는 사시도이다.
도 8(A) 는, 기판의 외측 가장자리부에 원형의 비관통공을 형성한 IC 칩을 나타내는 평면도이고, 도 8(B) 는, 기판의 외측 가장자리부에 홈을 형성한 IC 칩을 나타내는 평면도이다.
도 9(A) 는, 기판의 외측 가장자리부에 원형의 비관통공을 형성한 IC 칩을 나타내는 평면도이고, 도 9(B) 는, 기판의 외측 가장자리부에 홈을 형성한 IC 칩을 나타내는 평면도이다.
도 10(A) 는, 이방성 도전 필름의 구성을 나타내는 단면도이고, 도 10(B) 는, 도전성 입자 함유층과 절연성 접착제층이 적층된 이방성 도전 필름의 구성을 나타내는 단면도이다.
도 11 은, 도전성 입자가 격자상으로 규칙 배열된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 12 는, 도전성 입자가 육방 격자상으로 규칙 배열된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 13 은, 서로 비접촉으로 독립되는 도전성 입자가 불규칙하게 편재된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 14 는, 도전성 입자가 랜덤하게 분산된 이방성 도전 필름을 나타내는 도면이고, (A) 는 평면도, (B) 는 단면도이다.
도 15(A) 는, 범프 부착 IC 칩의 평면도이고, 도 15(B) 는, 접속 공정을 나타내는 단면도이다.1 (A) is a cross-sectional view showing a step of anisotropic conductive connection of an IC chip to a circuit board, and Fig. 1 (B) is a cross-sectional view showing a connection body in which an IC chip is anisotropically electrically connected to a circuit board.
2 is a plan view showing an IC chip in which a circular non-through hole is formed in the bump-to-bump region along the longitudinal direction of the substrate.
3 (A) is a perspective view showing a step of anisotropic conductive connection of an IC chip in which a circular non-through hole is formed in a zigzag shape to a circuit board, and Fig. 3 (B) Fig. 3C is a perspective view showing a process of anisotropic conductive connection of IC chips formed on both ends to a circuit board, Fig. 3C is a perspective view showing an IC chip in which a circular non- Fig.
4 is a plan view showing an IC chip in which grooves are formed along the longitudinal direction of the substrate in the region between the bumps.
5A is a perspective view showing a step of anisotropic conductive connection of an IC chip on which grooves are formed in a wave-wise fashion in the longitudinal direction of the substrate to a circuit board. Fig. 5B is a cross- FIG. 5C is a perspective view showing a step of anisotropic conductive connection of an IC chip formed in a one-point chain line in the longitudinal direction of the substrate to an anisotropic conductive connection to a circuit board. FIG. 5D is a perspective view showing a step of anisotropic conductive connection of an IC chip formed in a curved shape in the longitudinal direction of the substrate to an anisotropic conductive connection of the formed IC chip to the circuit board. It is a perspective view.
6 (A) is a perspective view showing a step of anisotropic conductive connection of an IC chip to a circuit board in which grooves are formed in a direction orthogonal to the longitudinal direction of the substrate. FIG. 6 (B) Fig. 6C is a perspective view showing a step of anisotropic conductive connection of an IC chip formed in a diagonal direction to a circuit board, Fig. 6C is a perspective view showing an IC chip formed in a direction crossing the longitudinal direction of the substrate, Fig. 5 is a perspective view showing a step of anisotropic conductive connection to a substrate.
7 is a perspective view showing a step of anisotropic conductive connection of an IC chip formed by facing a groove to the side face in the longitudinal direction of the board to the circuit board.
Fig. 8A is a plan view showing an IC chip in which a circular non-perforation hole is formed in an outer edge portion of a substrate, and Fig. 8B is a plan view showing an IC chip in which grooves are formed in an outer edge portion of the substrate .
9A is a plan view showing an IC chip in which a circular non-through hole is formed in an outer edge portion of a substrate, and Fig. 9B is a plan view showing an IC chip in which grooves are formed in an outer edge portion of the substrate .
10 (A) is a cross-sectional view showing the constitution of an anisotropic conductive film, and Fig. 10 (B) is a sectional view showing the constitution of an anisotropic conductive film in which a conductive particle-containing layer and an insulating adhesive layer are laminated.
11 is a view showing an anisotropic conductive film in which conductive particles are regularly arranged in a lattice pattern, wherein (A) is a plan view and (B) is a sectional view.
Fig. 12 is a diagram showing an anisotropic conductive film in which conductive particles are regularly arranged in a hexagonal lattice pattern. Fig. 12 (A) is a plan view and Fig. 12 (B) is a sectional view.
Fig. 13 is a plan view and Fig. 13 (B) is a cross-sectional view showing an anisotropic conductive film in which electrically conductive particles irregularly distributed in a noncontact manner are unevenly distributed. Fig.
Fig. 14 is a view showing an anisotropic conductive film in which conductive particles are randomly dispersed, Fig. 14 (A) is a plan view, and Fig. 14 (B) is a sectional view.
Fig. 15A is a plan view of a bump-attached IC chip, and Fig. 15B is a cross-sectional view showing a connection process.

이하, 본 기술이 적용된 전자 부품, 접속체, 전자 부품의 설계 방법에 대해 도면을 참조하면서 상세하게 설명한다. 또한, 본 기술은 이하의 실시형태에만 한정되는 것은 아니며, 본 기술의 요지를 일탈하지 않는 범위 내에 있어서 여러 가지 변경이 가능한 것은 물론이다. 또한, 도면은 모식적인 것이고, 각 치수의 비율 등은 현실의 것과는 상이한 경우가 있다. 구체적인 치수 등은 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에 있어서도 서로의 치수 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.Hereinafter, a method of designing an electronic part, a connector, and an electronic part to which the present technology is applied will be described in detail with reference to the drawings. The present technology is not limited to the following embodiments, and it goes without saying that various modifications are possible within the scope not departing from the gist of the present invention. In addition, the drawings are schematic, and the ratios of the dimensions and the like may be different from the actual ones. The specific dimensions and the like should be judged based on the following description. Needless to say, the drawings also include portions having different dimensional relationships or ratios with each other.

[접속체 (20)][Connector (20)]

도 1(A)(B) 에 나타내는 바와 같이, 접속체 (20) 는, 제 1 전자 부품이 되는 IC 칩 (1) 을 제 2 전자 부품이 되는 회로 기판 (14) 상에 이방성 도전 필름 (ACF : Anisotropic Conductive Film) (30) 등의 접착제를 개재하여 접속한 접속체이다. 접속체 (20) 는, 완충재 (15) 를 개재하여 IC 칩 (1) 을 열압착 툴 (40) 에 의해 회로 기판 (14) 상에 가열 가압함으로써, IC 칩 (1) 의 실장면에 형성된 입출력 범프 (3, 5) 와 회로 기판 (14) 에 형성된 입출력 단자 (16, 17) 를 도전 접속한 것이다. 여기서, 제 1 전자 부품이란, 가압 툴에 의해 가압되는 측에 배치되는 전자 부품을 가리키고, 제 2 전자 부품이란 대좌 (臺座) 에 배치되고 제 1 전자 부품으로부터의 가압을 받는 것이다. 일반적으로 제 1 전자 부품은 IC 칩이나 FPC 이고, 제 2 전자 부품은 유리 등의 회로를 구비한 투명 기판이다.1 (A) and (B), the connector 20 is formed by laminating an IC chip 1 as a first electronic component onto an anisotropic conductive film (ACF : Anisotropic Conductive Film) 30 and the like. The connector 20 is formed by heating and pressing the IC chip 1 on the circuit board 14 with the thermocompression bonding tool 40 via the cushioning material 15 so that the input / The bumps 3 and 5 and the input / output terminals 16 and 17 formed on the circuit board 14 are electrically connected. Here, the first electronic component refers to an electronic component disposed on the side to be pressed by the pressing tool, and the second electronic component is disposed on a pedestal and receives pressure from the first electronic component. In general, the first electronic component is an IC chip or an FPC, and the second electronic component is a transparent substrate having a circuit such as glass.

[IC 칩][IC chip]

IC 칩 (1) 은, 기판 (2) 을 갖고, 기판 (2) 의 일면 (2a) 이 입출력 범프가 배열되고 이방성 도전 필름 (30) 을 개재하여 회로 기판 (14) 에 실장되는 실장면이 되고, 일면 (2a) 과 반대측의 타면 (2b) 이 열압착 툴 (40) 에 의해 가열 가압되는 가압면이 된다.The IC chip 1 has a substrate 2 and one surface 2a of the substrate 2 becomes a mounting surface on which the input / output bumps are arranged and mounted on the circuit board 14 via the anisotropic conductive film 30 And the other surface 2b on the opposite side of the one surface 2a becomes a pressing surface to be heated and pressed by the thermocompression tool 40. [

IC 칩 (1) 은, 예를 들어 실리콘 기판으로 이루어지는 기판 (2) 에 반도체 회로가 형성됨과 함께, 기판 (2) 의 일면에 입출력 범프 (3, 5) 가 형성된 소자이다. IC 칩 (1) 은, 실리콘 웨이퍼 상에 복수 형성되고, 다이싱에 의해 개편화 (個片化) 됨으로써 형성된다. 또한, IC 칩 (1) 은, 유리 에폭시나 세라믹 기판 등의 절연 기판 상에 회로가 형성된 패키지 부품이어도 된다.The IC chip 1 is an element in which a semiconductor circuit is formed on a substrate 2 made of, for example, a silicon substrate and the input / output bumps 3 and 5 are formed on one surface of the substrate 2. A plurality of IC chips 1 are formed on a silicon wafer, and are formed by dicing into individual pieces. The IC chip 1 may be a package component in which a circuit is formed on an insulating substrate such as a glass epoxy or a ceramic substrate.

도 2 에 나타내는 바와 같이, 기판 (2) 은, 대략 사각형상을 이루고, 길이 방향이 되는 서로 대향하는 1 쌍의 측가장자리 (2c, 2d) 를 따라, 출력 범프 (3) 가 배열된 출력 범프 영역 (4) 및 입력 범프 (5) 가 배열된 입력 범프 영역 (6) 이 형성되어 있다. IC 칩 (1) 은, 출력 범프 영역 (4) 이 기판 (2) 의 일방의 측가장자리 (2c) 측에 형성되고, 입력 범프 영역 (6) 이 기판 (2) 의 타방의 측가장자리 (2d) 측에 형성되어 있다. 이로써, IC 칩 (1) 은, 실장면 (2) 의 폭방향에 걸쳐 출력 범프 영역 (4) 과 입력 범프 영역 (6) 이 이간되어 형성되고, 실장면 (2) 의 중앙부에 범프가 형성되어 있지 않은 범프간 영역 (7) 이 형성되어 있다.As shown in Fig. 2, the substrate 2 has a substantially square shape, and along a pair of mutually opposing side edges 2c and 2d in the longitudinal direction, an output bump region 3 in which output bumps 3 are arranged, The input bump region 6 in which the input bump 5 and the input bump 5 are arranged is formed. The output bump region 4 of the IC chip 1 is formed on one side edge 2c side of the substrate 2 and the input bump region 6 is formed on the other side edge 2d of the substrate 2. [ As shown in Fig. As a result, the IC chip 1 is formed so that the output bump area 4 and the input bump area 6 are formed apart from each other in the width direction of the mounting surface 2, bumps are formed at the center of the mounting surface 2 (Not shown).

출력 범프 영역 (4) 에는, 복수의 출력 범프 (3) 가 기판 (2) 의 길이 방향을 따라 배열됨으로써, 예를 들어 일방의 측가장자리 (2c) 측으로부터 순서대로 2 열의 출력 범프열 (3A, 3B) 이 형성되어 있다. 또한, 각 출력 범프열 (3A, 3B) 의 출력 범프 (3) 는 지그재그상으로 배열되어 있다.The plurality of output bumps 3 are arranged in the output bump area 4 along the longitudinal direction of the substrate 2 so that the two output bump columns 3A and 3B are arranged in this order from one side edge 2c side, 3B are formed. The output bumps 3 of the output bump columns 3A and 3B are arranged in a zigzag pattern.

또한, 입력 범프 영역 (6) 에는, 예를 들어 복수의 입력 범프 (5) 가 기판 (2) 의 길이 방향을 따라 1 열로 배열된 입력 범프열 (5A) 이 형성되어 있다. 또한, 입력 범프 (5) 는, 출력 범프 (3) 보다 크게 형성된다. 이로써, IC 칩 (1) 은, 출력 범프 영역 (4) 과 입력 범프 영역 (6) 이 면적차를 가짐과 함께, 기판 (2) 에 있어서 비대칭으로 배치되어 있다. 또한, 입출력 범프 (3, 5) 는, 서로 동일 사이즈로 형성해도 된다.In the input bump area 6, for example, an input bump array 5A in which a plurality of input bumps 5 are arranged in one row along the longitudinal direction of the substrate 2 is formed. Further, the input bumps 5 are formed to be larger than the output bumps 3. As a result, the output bump region 4 and the input bump region 6 of the IC chip 1 have an area difference, and are arranged asymmetrically in the substrate 2. The input / output bumps 3 and 5 may be formed to have the same size.

입출력 범프 (3, 5) 는, 예를 들어 구리 범프나 금 범프, 혹은 구리 범프에 금 도금을 실시한 것 등이 바람직하게 사용된다. 또한, 입출력 범프 (3, 5) 는, 회로 기판 (14) 에 형성되어 있는 입출력 단자 (16, 17) 에 따른 배치로 형성되고, IC 칩 (1) 이 회로 기판 (14) 에 위치 맞춤되어 접속됨으로써, 이방성 도전 필름 (30) 을 개재하여 입출력 단자 (16, 17) 와 접속된다.The input / output bumps 3 and 5 are preferably made of, for example, copper bumps, gold bumps or gold-plated copper bumps. The input / output bumps 3 and 5 are formed in the arrangement along the input / output terminals 16 and 17 formed on the circuit board 14, and the IC chip 1 is aligned with the circuit board 14 Output terminals 16 and 17 through the anisotropic conductive film 30. The input /

또한, 입출력 범프 (3, 5) 의 배열은, 도 2 에 나타내는 것 이외에도, 일방의 측가장자리에 하나 또는 복수열로 배열되고, 타방의 측가장자리에 하나 또는 복수열로 배열되는 어느 구성이어도 된다. 또한, 입출력 범프 (3, 5) 는, 1 열 배열의 일부가 복수열로 되어도 되고, 복수열의 일부가 1 열로 되어도 된다. 또한 입출력 범프 (3, 5) 는, 복수열의 각 열이 평행 또한 인접하는 전극 단자끼리가 병렬하는 스트레이트 배열로 형성되어도 되고, 혹은 복수열의 각 열이 평행 또한 인접하는 전극 단자끼리가 균등하게 어긋나는 지그재그 배열로 형성되어도 된다.The arrangement of the input / output bumps 3 and 5 may be arranged in one or a plurality of rows on one side of the side edges in addition to those shown in Fig. 2, and may be arranged in one or a plurality of rows on the other side edge. Further, the input / output bumps 3 and 5 may have a plurality of columns in a part of one row arrangement or a part of a plurality of columns. The input / output bumps 3 and 5 may be formed in a straight arrangement in which the rows of the plurality of rows are parallel and the adjacent electrode terminals are parallel to each other, or the rows and the columns of the rows are parallel, Or may be formed in an array.

또한, 최근의 액정 표시 장치 그 밖의 전자 기기의 소형화, 고기능화, 저비용화에 수반하여, IC 칩 (1) 등의 전자 부품도 소형화, 저배화, 저비용화가 요구되고, 입출력 범프 (3, 5) 도 그 높이 (H) 가 낮아져 있다 (특별히 한정되지 않지만, 예를 들어 3 ∼ 15 ㎛).In recent years, along with the recent miniaturization, high performance, and low cost of electronic apparatuses such as liquid crystal display apparatuses, electronic components such as IC chip 1 are required to be downsized, reduced in cost, and reduced in cost, and input / output bumps 3 and 5 And its height H is low (not particularly limited, for example, 3 to 15 占 퐉).

[오목부][Recess]

또한, IC 칩 (1) 은, 기판 (2) 의 일면 (2a) 의 비전극 영역 (10) 에, 이방성 도전 필름 (30) 의 바인더 수지 (33) 가 유입되는 하나 또는 복수의 오목부 (9) 가 형성되어 있다. 비전극 영역 (10) 이란, 출력 범프 영역 (4) 및 입력 범프 영역 (6) 이외의 영역을 말하고, 예를 들어 상기 서술한 범프간 영역 (7) 이다. 이 비전극 영역 (10) 에 형성되는 오목부 (9) 는, 예를 들어 원형의 비관통공 (9a), 혹은 홈 (9b) 이다 (도 2, 도 4 참조).The IC chip 1 is provided with one or a plurality of recesses 9 in which the binder resin 33 of the anisotropic conductive film 30 flows into the non-conductive region 10 of the one surface 2a of the substrate 2 Is formed. The non-electrode area 10 refers to an area other than the output bump area 4 and the input bump area 6, for example, the inter-bump area 7 described above. The concave portion 9 formed in the non-electrode region 10 is, for example, a circular non-through hole 9a or a groove 9b (see FIGS. 2 and 4).

비전극 영역 (10) 에 오목부 (9) 를 형성함으로써, IC 칩 (1) 은, 이방성 도전 필름 (30) 을 개재하여 회로 기판 (14) 의 실장면 상에 가열 가압되면, 이방성 도전 필름 (30) 의 바인더 수지 (33) 가 오목부 (9) 내에 유입된다. 따라서, IC 칩 (1) 은, 바인더 수지 (33) 의 접촉 면적이 증가함과 함께 오목부 (9) 내에 충전된 바인더 수지 (33) 에 의해 앵커 효과가 발현됨으로써, 회로 기판 (14) 에 대한 접착 강도가 향상된다.When the IC chip 1 is heated and pressed onto the mounting surface of the circuit board 14 via the anisotropic conductive film 30 by forming the recess 9 in the non-conductive region 10, 30 is introduced into the concave portion 9. [0064] Therefore, the IC chip 1 can be prevented from being deteriorated because the anchor effect is generated by the binder resin 33 filled in the concave portion 9 as the contact area of the binder resin 33 increases, The bonding strength is improved.

또한, 회로 기판 (14) 상에 IC 칩 (1) 이 이방성 도전 접속된 접속체 (20) 는, 회로 기판 (14) 과 IC 칩 (1) 사이에 있어서의 응력을 완화시키는 바인더 수지 (33) 의 수지 체적이 증가하기 때문에, 회로 기판 (14) 과 IC 칩 (1) 의 접착 계면에 대한 부하가 줄어들어, IC 칩 (1) 의 박리를 방지할 수 있다.The connection member 20 in which the IC chip 1 is anisotropically electrically connected on the circuit board 14 is composed of a binder resin 33 for relieving the stress between the circuit board 14 and the IC chip 1, The load on the bonding interface between the circuit board 14 and the IC chip 1 is reduced, so that peeling of the IC chip 1 can be prevented.

또한 접속체 (20) 는, 회로 기판 (14) 과 IC 칩 (1) 사이에 있어서의 응력이 완화됨으로써, IC 칩 (1) 이나 회로 기판 (14) 의 휨도 억제되기 때문에, 접속 신뢰성을 향상시킬 수 있는 것 외에, 회로 기판 (14) 이, 예를 들어 LCD 패널 등의 표시 패널의 투명 기판을 구성하는 경우에 있어서는, 표시부에 대한 휨의 영향이 억제되어, 표시 불균일을 방지할 수 있다.Further, since the stress applied between the circuit board 14 and the IC chip 1 is relaxed, the connection member 20 can suppress the warpage of the IC chip 1 and the circuit board 14, In addition, in the case where the circuit board 14 constitutes a transparent substrate of a display panel such as an LCD panel, for example, the effect of warpage on the display portion is suppressed, and display irregularity can be prevented.

또한, 접속체 (20) 는, 오목부 (9) 내에 바인더 수지 (33) 가 유입됨으로써, 유입된 수지의 분만큼 IC 칩 (1) 의 압입량이 줄어들어, 열압착 툴 (40) 에 의한 가압력을 줄일 수 있다. 따라서, 접속체 (20) 는, 열압착 툴 (40) 에 의한 부하가 줄어들어, IC 칩 (1) 이나 회로 기판 (14) 의 휨을 억제할 수 있고, 또한 IC 칩 (1) 의 손상을 방지할 수 있다. 또한, 접속체 (20) 는, 보다 저압력으로 압착하는 것에 의해서도, 바인더 수지 (33) 를 배출시킴과 함께 도전성 입자 (32) 를 충분히 협지할 수 있어, 양호한 도통 신뢰성을 유지할 수 있다.The binder 20 flows into the concave portion 9 to reduce the amount of the IC chip 1 being pressed by the amount of the inflow resin so that the pressing force of the thermocompression bonding tool 40 is reduced Can be reduced. Accordingly, the load on the IC chip 1 and the circuit board 14 can be suppressed by reducing the load by the thermocompression bonding tool 40, and the IC chip 1 can be prevented from being damaged . Further, even when the connection member 20 is press-bonded at a lower pressure, the binder resin 33 can be discharged and the conductive particles 32 can be held sufficiently, and good conduction reliability can be maintained.

또한, 접속체 (20) 는, 입출력 범프 (3, 5) 에 의한 바인더 수지 (33) 에의 압입에 의한 압력이 오목부 (9) 내에의 바인더 수지 (33) 의 유입에 의해 흡수되어, 도전성 입자 (32) 에 대한 영향을 억제할 수 있다. 따라서, 접속체 (20) 는, 도전성 입자 (32) 의 유동이 억제되어 있기 때문에, 파인 피치화된 입출력 범프 (3, 5) 및 입출력 단자 (16, 17) 간에 있어서도, 입자를 포착할 수 있음과 함께, 범프간 쇼트의 발생을 저감시킬 수 있다.The pressure of the connector body 20 due to the pressurization of the binder resin 33 by the input / output bumps 3 and 5 is absorbed by the inflow of the binder resin 33 into the concave portion 9, It is possible to suppress the influence on the movable member 32. Accordingly, since the flow of the conductive particles 32 is suppressed, the connection member 20 can capture particles even between the input / output terminals 16 and 17 and the input / output bumps 3 and 5 having fine pitches It is possible to reduce the occurrence of short circuit between bumps.

그 밖에, 접속체 (20) 는, 회로 기판 (14) 과 IC 칩 (1) 사이에 있어서의 응력이 완화됨으로써, 입출력 범프 (3, 5) 상에 관찰되는 도전성 입자 (32) 의 가압흔이, 입출력 범프열의 내측과 외측에서 동일하게 나타나, 도통 신뢰성이 향상되어 있는 것을 용이하게 확인할 수 있다.In addition, the connection member 20 has a function of relieving the stress between the circuit board 14 and the IC chip 1, so that the pressing trace of the conductive particles 32 observed on the input / output bumps 3, 5 , The same appears both inside and outside of the input / output bump column, and it can be easily confirmed that the conduction reliability is improved.

여기서, 입출력 범프 영역 (4, 6) 은, 기판 (2) 의 서로 대향하는 1 쌍의 측가장자리 (2c, 2d) 의 일방측 및 타방측을 따라 입출력 범프열 (3A, 3B, 5A) 이 배열되어 있는 경우, 오목부 (9) 는, 범프간 영역 (7) 에 있어서, 기판 (2) 의 서로 대향하는 1 쌍의 측가장자리 (2c, 2d) 와 평행하게 형성할 수 있다.The input / output bump regions 4 and 6 are formed by arranging the input / output bump arrays 3A, 3B and 5A along one side and the other side of a pair of side edges 2c and 2d facing each other of the substrate 2 The concave portion 9 can be formed in parallel with the pair of side edges 2c and 2d of the substrate 2 facing each other in the inter-bump region 7.

예를 들어, 도 2 에 나타내는 바와 같이, 오목부 (9) 는, 원형의 비관통공 (9a) 으로 이루어진다. 이 비관통공 (9a) 은, 범프간 영역 (7) 에 기판 (2) 의 측가장자리 (2c, 2d) 와 평행하게 복수 형성되어 있다. 기판 (2) 에 비관통공 (9a) 을 형성하는 방법으로는, 예를 들어, 메커니컬 드릴링, 화학 에칭, 샌드 블라스트법, 전자빔 가공, 방전 가공, 레이저 구멍내기 등의 공지된 방법을 사용할 수 있다.For example, as shown in Fig. 2, the concave portion 9 is formed of a circular non-through hole 9a. The non-through holes 9a are formed in the bump area 7 in parallel with the side edges 2c and 2d of the substrate 2. [ As a method of forming the non-through hole 9a in the substrate 2, known methods such as mechanical drilling, chemical etching, sandblasting, electron beam machining, electric discharge machining, laser drilling and the like can be used.

비관통공 (9a) 은, 범프간 영역 (7) 에 1 열로 배열되어도 되고, 복수열로 배열되어도 된다. 또한, 도 3(A) 에 나타내는 바와 같이, 비관통공 (9a) 은, 지그재그상으로 배열해도 된다. 또한, 비관통공 (9a) 은, 기판 (2) 의 길이 방향의 양단측에만 형성해도 되고 (도 3(B)), 혹은 기판 (2) 의 길이 방향의 중앙부에만 형성해도 된다 (도 3(C)).The non-through holes 9a may be arranged in one row in the inter-bump region 7, or may be arranged in a plurality of rows. 3 (A), the non-through holes 9a may be arranged in a zigzag pattern. The non-through holes 9a may be formed only on both sides in the longitudinal direction of the substrate 2 (Fig. 3 (B)), or may be formed only in the central portion in the longitudinal direction of the substrate 2 )).

또한, 비관통공 (9a) 은, 기판 (2) 의 장소마다 치수나 배치를 바꿈으로써 바인더 수지 (33) 의 충전량을 바꾸어도 된다. 즉, 비관통공 (9a) 은, 국소적으로 1 열 또는 복수열로 배열해도 된다. 또한, 비관통공 (9a) 은, 동일한 개구 깊이이어도 되고, 상이한 개구 깊이의 것이 혼재되어 있어도 된다. 또한, 비관통공 (9a) 은, 동일한 개구 직경이어도 되고, 상이한 개구 직경의 것이 혼재되어 있어도 된다.The amount of the binder resin 33 to be charged may be changed by changing the dimensions and arrangement of the non-through holes 9a for each place of the substrate 2. [ That is, the non-through holes 9a may be locally arranged in one column or a plurality of columns. The non-through holes 9a may have the same opening depth or different opening depths. The non-through holes 9a may have the same opening diameter or may have different opening diameters.

예를 들어, 접속체 (20) 는, 사각형상으로 형성된 기판 (2) 의 길이 방향의 양단측에 형성된 비관통공 (9a) 의 개구 직경을, 기판 (2) 의 중앙부에 형성된 비관통공 (9a) 의 개구 직경보다 대직경으로 형성함으로써, 보다 많은 바인더 수지 (33) 를 기판 (2) 의 양단부에 충전시켜 접착 강도를 향상시킬 수 있고, IC 칩 (1) 의 양단부에 있어서의 들뜸을 방지할 수 있어, 도통 신뢰성을 향상시킬 수 있다.For example, the connecting body 20 has a non-through hole 9a formed in the central portion of the substrate 2 so that the opening diameter of the non-through hole 9a formed at both ends in the longitudinal direction of the square- The adhesive strength can be improved by filling the both ends of the substrate 2 with a larger amount of the binder resin 33 so that lifting of the IC chip 1 at both ends can be prevented And the conduction reliability can be improved.

또한, 사각형상으로 형성된 기판 (2) 의 중앙부에 형성된 비관통공 (9a) 의 개구 직경을, 길이 방향의 양단측에 형성된 비관통공 (9a) 의 개구 직경보다 대직경으로 형성함으로써, 상대적으로 잘 방열되지 않는 기판 (2) 의 중앙부에 있어서의 바인더 수지 (33) 의 충전량을 늘려 열수축에 의한 응력을 완화시켜, 휨을 억제할 수 있다. 또한, 범프간 영역 (7) 에는 입출력 범프 영역 (4, 6) 이 지점이 되어 열압착 툴 (40) 의 가압력이 집중되기 쉽고 수지가 배제되기 쉬운 영역이지만, 범프간 영역 (7) 에 형성된 오목부 (9) 에 바인더 수지 (33) 를 많이 유입시킴으로써, 바인더 수지 (33) 가 과잉으로 배제되지 않고, 응력 완화, 휨의 방지를 도모할 수 있다.By forming the opening diameter of the non-through hole 9a formed in the central portion of the square shaped substrate 2 to be larger than the opening diameter of the non-through hole 9a formed at both ends in the longitudinal direction, It is possible to increase the filling amount of the binder resin 33 in the central portion of the substrate 2, which is not subjected to the heat treatment, thereby relieving the stress due to heat shrinkage and suppressing warpage. The input / output bump regions 4 and 6 serve as points in the bump region 7, so that the pressing force of the thermocompression bonding tool 40 is easily concentrated and the resin is easily removed. However, A large amount of the binder resin 33 is injected into the portion 9, whereby the binder resin 33 is not excessively excluded, and stress relaxation and warping can be prevented.

이와 같은 비관통공 (9a) 의 치수나 배치는, IC 칩 (1) 의 기판 치수나 재질, 바인더 수지 (33) 의 용융 점도, 회로 기판 (14) 에 대한 압착 온도, 압력, 시간 등의 압착 조건 등에 따라 발생하는 접착 강도, 휨이나 들뜸과 같은 접착성에 관한 과제에 따라 적절히 설계할 수 있다.The dimensions and arrangement of the non-through holes 9a are determined depending on the substrate dimensions and materials of the IC chip 1, the melt viscosity of the binder resin 33, the compression temperature of the circuit board 14, And can be suitably designed in accordance with problems related to adhesiveness such as adhesive strength, warpage,

또한, 비관통공 (9a) 은, 원형 외에, 타원형, 방형, 각환 (角丸) 장방형, 다각형 등, 그 개구 형상은 상관없다.The non-through hole 9a may have an opening shape such as an elliptical shape, a square shape, a square shape, a rectangle shape, and a polygonal shape in addition to a circular shape.

또한, 도 4 에 나타내는 바와 같이, 오목부 (9) 는, 홈 (9b) 으로 해도 된다. 홈 (9b) 은, 범프간 영역 (7) 에 기판 (2) 의 측가장자리 (2c, 2d) 와 평행하게 형성할 수 있다. 홈 (9b) 은, 범프간 영역 (7) 에 1 열로 배열되어도 되고, 복수열로 배열되어도 된다. 기판 (2) 에 홈 (9b) 을 형성하는 방법으로는, 예를 들어, 화학 에칭, 샌드 블라스트법, 전자빔 가공, 방전 가공, 레이저 가공 등의 공지된 방법을 사용할 수 있지만, 실리콘 웨이퍼로부터 IC 칩 (1) 을 잘라내는 다이싱 공정에 있어서, 그루빙을 하는 것이 제조 효율상 바람직하다.Further, as shown in Fig. 4, the concave portion 9 may be a groove 9b. The groove 9b can be formed in parallel with the side edges 2c and 2d of the substrate 2 in the inter- The grooves 9b may be arranged in one row in the inter-bump region 7, or may be arranged in a plurality of rows. Known methods such as chemical etching, sandblasting, electron beam machining, discharge machining, and laser machining can be used as the method for forming the grooves 9b in the substrate 2, It is preferable in terms of production efficiency to carry out grooving in the dicing step for cutting the substrate 1.

또한, 홈 (9b) 은, 기판 (2) 의 장소마다 치수나 배치를 바꿈으로써 바인더 수지 (33) 의 충전량을 바꾸어도 된다. 즉, 홈 (9b) 은, 국소적으로 1 열 또는 복수열로 배열해도 된다. 또한, 홈 (9b) 은, 전체 길이에 걸쳐서 동일한 깊이이어도 되고, 깊이가 변동되어도 된다. 또한, 홈 (9b) 은, 전체 길이에 걸쳐서 동일한 폭이어도 되고, 폭이 변동되어도 된다. 단, 홈 (9b) 은, 직선상이고 또한 전체 길이에 걸쳐서 동일 폭, 동일 깊이로 하는 것이 제조 효율상은 바람직하다. 또한, 홈 (9b) 은, 동일한 폭의 오목부가 가상 직선상으로 점재해도 제조 효율상은 바람직하다.In addition, the groove 9b may be changed in the amount of filling of the binder resin 33 by changing the dimensions and arrangement of the substrate 2 at each place. That is, the grooves 9b may be locally arranged in one column or a plurality of columns. Further, the groove 9b may have the same depth over the entire length, or the depth may vary. Further, the groove 9b may have the same width over the entire length, or the width may vary. However, it is preferable that the grooves 9b are linear and have the same width and the same depth over the entire length in terms of manufacturing efficiency. In addition, the groove 9b is preferable in terms of manufacturing efficiency even if a concave portion having the same width is dotted in a virtual straight line.

또한, 홈 (9b) 은, 기판 (2) 의 길이 방향에 걸쳐서 연속해서 형성해도 되고, 도 5(A) 에 나타내는 바와 같이, 파선상으로 형성해도 된다. 또한, 오목부 (9) 는, 홈 (9b) 과 비관통공 (9a) 을 혼합하여, 예를 들어 일점 쇄선상 (도 5(B)), 2 점 쇄선상 (도 5(C)) 으로 배열해도 된다. 또한, 홈 (9b) 은, 직선상으로 형성하는 것 외에, 곡선상 (도 5(D)) 으로 형성해도 된다.The groove 9b may be formed continuously in the longitudinal direction of the substrate 2, or may be formed in a wave-like shape as shown in Fig. 5 (A). The concave portion 9 is formed by mixing the groove 9b and the non-through hole 9a and arranging the concave portion 9 in the shape of a dot chain line (Fig. 5 (B)) or a two-dot chain line You can. The groove 9b may be formed in a curved shape (Fig. 5 (D)) in addition to being formed in a straight line.

또한, 홈 (9b) 은, 기판 (2) 의 서로 대향하는 1 쌍의 측가장자리 (2c, 2d) 와 평행하게 형성하는 것 외에도, 도 6(A) 에 나타내는 바와 같이, 기판 (2) 의 측가장자리 (2c, 2d) 와 직교하는 방향에 형성해도 되고, 도 6(B)(C) 에 나타내는 바와 같이, 기판 (2) 의 측가장자리 (2c, 2d) 와 사교하는 방향에 형성해도 되고, 혹은 기판 (2) 의 측가장자리 (2c, 2d) 와 평행, 직교, 사교하는 홈 (9b) 을 혼재시켜도 된다. 접속체 (20) 는, 기판 (2) 의 측가장자리 (2c, 2d) 와 사교하는 홈 (9b) 을 형성함으로써, IC 칩 (1) 의 모든 방향에 대한 외력에 대한 내성을 향상시킬 수 있다.The grooves 9b may be formed parallel to the pair of side edges 2c and 2d of the substrate 2 facing each other as shown in Fig. May be formed in a direction orthogonal to the edges 2c and 2d or may be formed in a direction of intersecting the side edges 2c and 2d of the substrate 2 as shown in Figs.6B and 6C, Grooves 9b that are parallel to and orthogonal to the side edges 2c and 2d of the substrate 2 may be mixed. The connection member 20 can improve the resistance to external forces in all directions of the IC chip 1 by forming grooves 9b which are in contact with the side edges 2c and 2d of the substrate 2. [

또한, 홈 (9b) 은, 비관통공 (9a) 과 동일하게, 기판 (2) 의 길이 방향의 양단측에만 형성해도 되고, 혹은 기판 (2) 의 길이 방향의 중앙부에만 형성해도 된다.The grooves 9b may be formed only on both sides in the longitudinal direction of the substrate 2 as in the non-through hole 9a, or may be formed only in the central portion of the substrate 2 in the longitudinal direction.

접속체 (20) 는, 오목부 (9) 내에 바인더 수지 (33) 가 유입됨으로써, IC 칩 (1) 의 가열 가압시에 있어서의 바인더 수지 (33) 가 기판 (2) 밖으로 유출되는 양을 억제할 수 있다. 따라서, LCD 패널 등에 있어서 IC 가 실장되는 프레임 영역이 협소화되어 있어도, 프레임 영역에 바인더 수지 (33) 가 유출되는 양을 억제하여, 필렛을 적절히 조정할 수 있다. 예를 들어, 실장 면적이 좁은 경우에는 접착 강도에 적합한 최저한의 필렛의 크기로 함으로써 접속체 (20) 의 소형화, 박형화에 기여할 수 있다.The binder 20 prevents the binder resin 33 from flowing out of the substrate 2 during the heating and pressing of the IC chip 1 by flowing the binder resin 33 into the recess 9 can do. Therefore, even when the frame region on which the IC is mounted is narrowed in the LCD panel or the like, the amount of the binder resin 33 flowing out to the frame region is suppressed, and the fillet can be appropriately adjusted. For example, when the mounting area is narrow, the minimum fillet size suitable for the bonding strength can contribute to downsizing and thinning of the connector 20.

또한, 도 7 에 나타내는 바와 같이, 홈 (9b) 은, 기판 (2) 의 측면에 면하고 있어도 된다. 이로써 홈 (9b) 에 유입된 바인더 수지 (33) 를 기판 (2) 의 측면에 면해있는 홈 (9b) 의 개구부 (11) 로부터 유출시킬 수 있고, 가열 가압시에 있어서의 바인더 수지 (33) 의 유동을 제어할 수 있다. 또한, 개구부 (11) 로부터 기판 (2) 의 측면으로 유출된 바인더 수지 (33) 는 필렛을 형성하므로, 필렛의 생성 장소를 소정의 장소로 제어할 수 있다. 이것도 또한, 실장 면적이 좁은 경우에 접속 구조체의 설계 및 제조상에서는 바람직하다.As shown in Fig. 7, the groove 9b may face the side surface of the substrate 2. Fig. This allows the binder resin 33 introduced into the groove 9b to flow out from the opening 11 of the groove 9b facing the side surface of the substrate 2 and to prevent the binder resin 33 The flow can be controlled. Since the binder resin 33 flowing out from the opening 11 to the side surface of the substrate 2 forms a fillet, the place where the fillet is formed can be controlled to a predetermined position. This is also preferable in designing and manufacturing the connection structure when the mounting area is narrow.

또한, 도 8(A)(B) 에 나타내는 바와 같이, 오목부 (9) (비관통공 (9a), 홈 (9b)) 는, 기판 (2) 의 측가장자리 (2c, 2d) 와 입출력 범프열 (3A, 3B, 5A) 사이의 외측 가장자리부 (2e) 에 형성해도 된다. 또한, 도 9(A)(B) 에 나타내는 바와 같이, 오목부 (9) (비관통공 (9a), 홈 (9b)) 는, 기판 (2) 의 측가장자리 (2c, 2d) 와 직교하는 1 쌍의 측가장자리 (2f, 2g) 와 입출력 범프열 (3A, 3B, 5A) 사이의 외측 가장자리부 (2h) 에 형성해도 된다. 그 밖에, 오목부 (9) 는, 입출력 범프열 (3A, 3B) 의 각 열의 사이나, 입출력 범프열 (3A, 3B, 5A) 의 각 열 내에 스페이스가 형성되어 있는 경우에는 당해 스페이스에 형성해도 된다.As shown in Figs. 8A and 8B, the concave portions 9 (the non-through holes 9a and the grooves 9b) are formed by the side edges 2c and 2d of the substrate 2 and the input / May be formed on the outer side edge portion 2e between the pair of side edges 3A, 3B, 5A. 9 (A) and 9 (B), the concave portions 9 (the non-through holes 9a and the grooves 9b) are formed so as to extend in a direction perpendicular to the side edges 2c and 2d of the substrate 2 But may be formed on the outer side edge portions 2h between the side edges 2f and 2g of the pair and the input / output bump columns 3A, 3B and 5A. In addition, the concave portion 9 may be formed in each space of the input / output bump columns 3A and 3B or in the space of each row of the input / output bump columns 3A, 3B and 5A do.

[기판의 두께 (T) 에 대한 오목부의 깊이 (D)][Depth (D) of the concave portion with respect to the thickness (T) of the substrate]

여기서, 오목부 (9) 의 깊이 (D) 는, 기판 (2) 의 두께 (T) 의 50 ％ 이하로 하는 것이 바람직하다. 오목부 (9) 의 깊이 (D) 를 깊게 할수록, 바인더 수지 (33) 의 유입량이 증가하여 접착 강도의 향상이나 휨, 들뜸의 억제와 같은 접착성이 향상된다. 한편으로, 오목부 (9) 의 깊이 (D) 를 깊게 할수록 기판 (2) 의 강성이 저하되어, IC 칩 (1) 의 가열 가압시 등에 가해지는 부하에 대한 내성이 저하된다. 따라서, 오목부 (9) 의 깊이 (D) 는, 기판 (2) 의 재질이나 치수, 접착 조건에 따라 결정되지만, IC 칩 (1) 의 기판 (2) 으로서 일반적으로 사용되는 실리콘 기판의 경우, 오목부 (9) 의 깊이 (D) 는 기판 (2) 의 두께 (T) 의 50 ％ 이하로 하는 것이 바람직하고, 또한, 50 ％ 이하이어도, 충분히 접착성의 향상 등을 도모할 수 있다.The depth D of the concave portion 9 is preferably 50% or less of the thickness T of the substrate 2. As the depth D of the concave portion 9 is deeper, the amount of the binder resin 33 flowing in increases, thereby improving the bonding strength and improving the adhesion such as suppression of warpage and lifting. On the other hand, the deeper the depth D of the concave portion 9, the lower the rigidity of the substrate 2, and the resistance to the load applied to the IC chip 1 when heating and pressing the IC chip 1 is lowered. The depth D of the concave portion 9 is determined depending on the material, dimensions, and bonding conditions of the substrate 2. In the case of a silicon substrate generally used as the substrate 2 of the IC chip 1, The depth D of the concave portion 9 is preferably 50% or less of the thickness T of the substrate 2, and even if it is 50% or less, the adhesiveness can be sufficiently improved.

또한, IC 칩 (1) 은, 입출력 범프 (3, 5) 의 높이 (H) 를 낮게 함으로써, IC 칩 (1) 의 저배화, 저비용화를 촉진하여, 접속체 (20) 로 해도 소형화, 저비용화를 실현할 수 있다. 이방성 도전 필름 (30) 은, 입출력 범프 (3, 5) 의 저배화에 따라, 바인더 수지 (33) 의 두께를 얇게 할 수 있고, 이것과 오목부 (9) 에의 수지의 유입 효과에 의해 IC 칩 (1) 의 가압력을 더욱 저감시킬 수 있다. 따라서, IC 칩 (1) 을 저압에서 가압함으로써, IC 칩 (1) 에 대한 부하를 줄일 수 있고, 또한, 도전성 입자를 충분히 압입할 수 있어, 도통성을 확보할 수 있다.The lowering of the IC chip 1 and the lowering of the cost are promoted by lowering the height H of the input / output bumps 3 and 5 so that the IC chip 1 can be miniaturized, Can be realized. The anisotropic conductive film 30 can reduce the thickness of the binder resin 33 in accordance with the lowering of the input / output bumps 3 and 5 and by the effect of the resin flowing into the recess 9, The pressing force of the pressing member 1 can be further reduced. Therefore, by pressing the IC chip 1 at a low pressure, the load on the IC chip 1 can be reduced, and the conductive particles can be sufficiently press-fit, ensuring continuity.

[회로 기판][Circuit board]

회로 기판 (14) 은, 접속체 (20) 의 용도에 따라 선택되는 것이고, 예를 들어, 유리 기판, 유리 에폭시 기판, 세라믹 기판, 플렉시블 기판 등, 그 종류는 상관없다. 회로 기판 (14) 은, IC 칩 (1) 에 형성된 입출력 범프 (3, 5) 와 접속되는 입출력 단자 (16, 17) 가 형성되어 있다. 입출력 단자 (16, 17) 는, 입출력 범프 (3, 5) 의 배열과 동일한 배열을 갖는다. 또한, 회로 기판 (14) 은 IC 칩 (1) 이어도 된다. 이 경우, 접속체 (20) 는, IC 칩 (1) 을 다층으로 스택한 것이 된다.The circuit board 14 is selected in accordance with the use of the connector 20, and may be any type such as a glass substrate, a glass epoxy substrate, a ceramic substrate, or a flexible substrate. Output terminals 16 and 17 connected to the input / output bumps 3 and 5 formed on the IC chip 1 are formed on the circuit board 14. The input / The input / output terminals 16 and 17 have the same arrangement as the arrangement of the input / output bumps 3 and 5. Further, the circuit board 14 may be the IC chip 1. In this case, the connector 20 is formed by stacking the IC chips 1 in multiple layers.

접속체 (20) 는, 제 1 전자 부품이 되는 IC 칩 (1) 대신에 또는 IC 칩 (1) 과 함께, 제 2 전자 부품이 되는 회로 기판 (14) 에 상기 서술한 오목부 (9) (비관통공 (9a), 홈 (9b)) 를 형성해도 된다. 접속체 (20) 는, 회로 기판 (14) 의 입출력 단자 (16, 17) 가 형성되어 있지 않은 비전극 영역에 오목부 (9) 를 형성하는 것에 의해서도, IC 칩 (1) 에 형성하는 경우와 동일한 효과를 발휘한다. 또한, 접속체 (20) 가 IC 칩 (1) 을 다층으로 스택한 것인 경우, 접속체 (20) 는, 스택되는 일방 및/또는 타방의 IC 칩 (1) 의 기판 (2) 에 오목부 (9) 를 형성해도 된다.The connection member 20 is formed on the circuit board 14 serving as the second electronic component in place of the IC chip 1 serving as the first electronic component or together with the IC chip 1 Non-through hole 9a, groove 9b) may be formed. The connection member 20 can be formed on the IC chip 1 by forming the concave portion 9 in the non-electrode region where the input / output terminals 16 and 17 of the circuit board 14 are not formed The same effect can be obtained. In the case where the connecting body 20 is formed by stacking the IC chips 1 in a multilayer structure, the connecting body 20 is formed by stacking the concave portions 20 on the substrate 2 of one and / or the other IC chip 1 to be stacked (9) may be formed.

[얼라이먼트 마크][Alignment mark]

또한, IC 칩 (1) 및 회로 기판 (14) 은 중첩시킴으로써 회로 기판 (14) 에 대한 IC 칩 (1) 의 얼라이먼트를 실시하는 도시되지 않은 얼라이먼트 마크가 형성되어 있다. 기판측 얼라이먼트 마크 및 IC 측 얼라이먼트 마크는, 조합됨으로써 회로 기판 (14) 과 IC 칩 (1) 의 얼라이먼트가 취해지는 여러 가지 마크를 사용할 수 있다. 회로 기판 (14) 의 입출력 단자의 배선 피치나 IC 칩 (1) 의 입출력 범프 (3, 5) 의 파인 피치화가 진행되고 있으므로, IC 칩 (1) 과 회로 기판 (14) 은, 고정밀도의 얼라이먼트 조정이 요구되는 경우가 많다.An unshown alignment mark for aligning the IC chip 1 with respect to the circuit board 14 is formed by superposing the IC chip 1 and the circuit board 14 thereon. The substrate-side alignment mark and the IC-side alignment mark can be combined to use various marks for aligning the IC chip 1 with the circuit board 14. The wiring pitch of the input / output terminals of the circuit board 14 and the fine pitch of the input / output bumps 3 and 5 of the IC chip 1 are progressing, so that the IC chip 1 and the circuit board 14 are aligned with each other, Adjustment is often required.

또한, 오목부 (9) 를 IC 칩 (1) 측의 얼라이먼트 마크로서 사용함으로써, 예를 들어 대략의 위치 맞춤을 실시한 후에, 별도로 형성된 얼라이먼트 마크로 미 (微) 수정을 함으로써, 얼라이먼트 공정의 효율화를 도모할 수도 있다.Further, by using the concave portion 9 as an alignment mark on the IC chip 1 side, alignment can be performed efficiently by, for example, performing alignment correction after separately performing alignment. You may.

[더미 범프][Dummy bump]

또한, IC 칩 (1) 은, 범프 레이아웃이나 제조 공정수의 제약이 허용되면, 출력 범프 영역 (4) 과 입력 범프 영역 (6) 사이에, 신호 등의 입출력에는 사용하지 않는 이른바 더미 범프가 배열된 더미 범프 영역을 적절히 형성해도 된다.In the IC chip 1, a so-called dummy bump which is not used for input / output of a signal or the like is arranged between the output bump region 4 and the input bump region 6 The dummy bump region may be appropriately formed.

[접착제][glue]

IC 칩 (1) 을 회로 기판 (14) 에 접속하는 접착제로는, 이방성 도전 필름 (30) 을 바람직하게 사용할 수 있다. 이방성 도전 필름 (30) 은, 도 10(A) 에 나타내는 바와 같이, 통상적으로 기재가 되는 베이스 필름 (31) 상에 도전성 입자 (32) 를 함유하는 바인더 수지 (33) 가 적층된 것이다. 이방성 도전 필름 (30) 은, 도 1 에 나타내는 바와 같이, 회로 기판 (14) 과 IC 칩 (1) 사이에 바인더 수지 (33) 를 개재시킴으로써, 회로 기판 (14) 과 IC 칩 (1) 을 접속시킴과 함께, 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 에서 도전성 입자 (32) 를 협지시키고, 도통시키기 위해서 사용된다.As the adhesive for connecting the IC chip 1 to the circuit board 14, an anisotropic conductive film 30 can be preferably used. The anisotropic conductive film 30 is formed by laminating a binder resin 33 containing conductive particles 32 on a base film 31 which is usually a base as shown in Fig. 10 (A). 1, the anisotropic conductive film 30 is formed by interposing a binder resin 33 between the circuit board 14 and the IC chip 1 so as to connect the circuit board 14 and the IC chip 1 Output bumps 3 and 5 and the input / output terminals 16 and 17 to sandwich the conductive particles 32 and to conduct them.

바인더 수지 (33) 의 접착제 조성물은, 예를 들어 막형성 수지, 열 경화성 수지, 잠재성 경화제, 실란 커플링제 등을 함유하는 통상적인 바인더 성분으로 이루어진다.The adhesive composition of the binder resin 33 is composed of a common binder component containing, for example, a film forming resin, a thermosetting resin, a latent curing agent, a silane coupling agent and the like.

막형성 수지로는, 평균 분자량이 10000 ∼ 80000 정도의 수지가 바람직하고, 특히 에폭시 수지, 변형 에폭시 수지, 우레탄 수지, 페녹시 수지 등의 각종 수지를 들 수 있다. 그 중에서도, 막형성 상태, 접속 신뢰성 등의 관점에서 페녹시 수지가 바람직하다.As the film-forming resin, a resin having an average molecular weight of about 10,000 to 80,000 is preferable, and various resins such as an epoxy resin, a modified epoxy resin, a urethane resin, and a phenoxy resin are exemplified. Among them, a phenoxy resin is preferable from the viewpoints of film formation state, connection reliability and the like.

열 경화성 수지로는 특별히 한정되지 않고, 예를 들어 시판되는 에폭시 수지나 아크릴 수지 등을 사용할 수 있다.The thermosetting resin is not particularly limited, and for example, a commercially available epoxy resin, an acrylic resin, or the like can be used.

에폭시 수지로는, 특별히 한정되지 않지만, 예를 들어, 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 페놀아르알킬형 에폭시 수지, 나프톨형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 트리페닐메탄형 에폭시 수지 등을 들 수 있다. 이들은 단독이어도 되고, 2 종 이상의 조합이어도 된다.Examples of the epoxy resin include, but are not limited to, naphthalene type epoxy resin, biphenyl type epoxy resin, phenol novolak type epoxy resin, bisphenol type epoxy resin, steel type epoxy resin, triphenolmethane type epoxy resin, phenol Aralkyl type epoxy resins, naphthol type epoxy resins, dicyclopentadiene type epoxy resins, and triphenylmethane type epoxy resins. These may be used singly or in combination of two or more.

아크릴 수지로는, 특별히 제한은 없고, 목적에 따라 아크릴 화합물, 액상 아크릴레이트 등을 적절히 선택할 수 있다. 예를 들어, 메틸아크릴레이트, 에틸아크릴레이트, 이소프로필아크릴레이트, 이소부틸아크릴레이트, 에폭시아크릴레이트, 에틸렌글리콜디아크릴레이트, 디에틸렌글리콜디아크릴레이트, 트리메틸올프로판트리아크릴레이트, 디메틸올트리시클로데칸디아크릴레이트, 테트라메틸렌글리콜테트라아크릴레이트, 2-하이드록시-1,3-디아크릴옥시프로판, 2,2-비스[4-(아크릴옥시메톡시)페닐]프로판, 2,2-비스[4-(아크릴옥시에톡시)페닐]프로판, 디시클로펜테닐아크릴레이트, 트리시클로데카닐아크릴레이트, 트리스(아크릴옥시에틸)이소시아누레이트, 우레탄아크릴레이트 등을 들 수 있다. 또한, 아크릴레이트를 메타크릴레이트로 한 것을 사용할 수도 있다. 이들은, 1 종 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다.The acrylic resin is not particularly limited, and an acrylic compound, a liquid acrylate, and the like can be appropriately selected depending on the purpose. For example, there may be mentioned methyl acrylate, ethyl acrylate, isopropyl acrylate, isobutyl acrylate, epoxy acrylate, ethylene glycol diacrylate, diethylene glycol diacrylate, trimethylolpropane triacrylate, dimethylol tricyclo (Meth) acrylate, decane diacrylate, tetramethylene glycol tetraacrylate, 2-hydroxy-1,3-diacryloxypropane, 2,2-bis [4- (acryloxymethoxy) (Acryloxyethoxy) phenyl] propane, dicyclopentenyl acrylate, tricyclodecanyl acrylate, tris (acryloxyethyl) isocyanurate, and urethane acrylate. It is also possible to use methacrylate as the acrylate. These may be used alone, or two or more kinds may be used in combination.

잠재성 경화제로는, 특별히 한정되지 않지만, 가열 경화형의 경화제를 들 수 있다. 잠재성 경화제는, 통상에서는 반응하지 않고, 열, 광, 가압 등의 용도에 따라 선택되는 각종 트리거에 의해 활성화되어 반응을 개시한다. 열 활성형 잠재성 경화제의 활성화 방법에는, 가열에 의한 해리 반응 등으로 활성종 (카티온이나 아니온, 라디칼) 을 생성하는 방법, 실온 부근에서는 에폭시 수지 중에 안정적으로 분산되어 있고 고온에서 에폭시 수지와 상용·용해하여, 경화 반응을 개시하는 방법, 몰레큘러시브 봉입 (封入) 타입의 경화제를 고온에서 용출시켜 경화 반응을 개시하는 방법, 마이크로 캡슐에 의한 용출·경화 방법 등이 존재한다. 열 활성형 잠재성 경화제로는, 이미다졸계, 하이드라지드계, 삼불화붕소-아민 착물, 술포늄염, 아민이미드, 폴리아민염, 디시안디아미드 등이나, 이들의 변성물이 있고, 이들은 단독이어도 되고, 2 종 이상의 혼합체이어도 된다. 라디칼 중합 개시제로는, 공지된 것을 사용할 수 있고, 그 중에서도 유기 과산화물을 바람직하게 사용할 수 있다.The latent curing agent is not particularly limited, but a heat curing type curing agent can be mentioned. The latent curing agent does not react normally but is activated by various triggers selected depending on applications such as heat, light, and pressure to initiate the reaction. Methods of activating the thermally active latent curing agent include a method of generating active species (cation, anion, radical) by dissociation reaction by heating or the like, a method of stably dispersing the epoxy resin in an epoxy resin at a room temperature, There are a method of dissolving and dissolving in a solvent to initiate a curing reaction, a method of initiating a curing reaction by eluting a curing agent of a molecular encapsulation type at high temperature, a method of eluting and curing by microcapsule, and the like. Examples of the thermosettable latent curing agent include imidazole-based, hydrazide-based, boron trifluoride-amine complexes, sulfonium salts, amine imides, polyamine salts, dicyandiamide, and the like, Or a mixture of two or more species. As the radical polymerization initiator, known ones can be used, and among them, organic peroxides can be preferably used.

실란 커플링제로는, 특별히 한정되지 않지만, 예를 들어, 에폭시계, 아미노계, 메르캅토·술파이드계, 우레이드계 등을 들 수 있다. 실란 커플링제를 첨가함으로써, 유기 재료와 무기 재료의 계면에 있어서의 접착성이 향상된다.Examples of the silane coupling agent include, but are not limited to, an epoxy group, an amino group, a mercapto sulfide group, and an ureide group. By adding the silane coupling agent, the adhesion at the interface between the organic material and the inorganic material is improved.

[도전성 입자][Conductive particle]

바인더 수지 (33) 에 함유되는 도전성 입자 (32) 로는, 이방성 도전 필름에 있어서 사용되고 있는 공지된 어느 도전성 입자를 들 수 있다. 즉, 도전성 입자로는, 예를 들어, 니켈, 철, 구리, 알루미늄, 주석, 납, 크롬, 코발트, 은, 금 등의 각종 금속이나 금속 합금의 입자, 금속 산화물, 카본, 그라파이트, 유리, 세라믹, 플라스틱 등의 입자의 표면에 금속을 코트한 것, 혹은 이들 입자의 표면에 추가로 절연 박막을 코트한 것 등을 들 수 있다. 수지 입자의 표면에 금속을 코트한 것인 경우, 수지 입자로는, 예를 들어, 에폭시 수지, 페놀 수지, 아크릴 수지, 아크릴로니트릴·스티렌 (AS) 수지, 벤조구아나민 수지, 디비닐벤젠계 수지, 스티렌계 수지 등의 입자를 들 수 있다. 도전성 입자 (32) 의 크기는 1 ∼ 10 ㎛ 가 바람직하지만, 이것에 한정되는 것은 아니다.Examples of the conductive particles 32 contained in the binder resin 33 include any known conductive particles used in the anisotropic conductive film. That is, examples of the conductive particles include particles of various metals and metal alloys such as nickel, iron, copper, aluminum, tin, lead, chromium, cobalt, silver and gold, metal oxides, carbon, graphite, , A coating of a metal on the surface of particles of plastic or the like, or a coating of an insulating thin film on the surface of these particles. When the surface of the resin particle is coated with a metal, examples of the resin particle include an epoxy resin, a phenol resin, an acrylic resin, an acrylonitrile · styrene (AS) resin, a benzoguanamine resin, a divinylbenzene resin Resins, and styrene-based resins. The size of the conductive particles 32 is preferably from 1 to 10 mu m, but is not limited thereto.

바인더 수지 (33) 를 구성하는 접착제 조성물은, 이와 같이 막형성 수지, 열 경화성 수지, 잠재성 경화제, 실란 커플링제 등을 함유하는 경우에 한정되지 않고, 통상적인 이방성 도전 필름의 접착제 조성물로서 사용되는 어느 재료로 구성되도록 해도 된다.The adhesive composition constituting the binder resin 33 is not limited to the case of containing a film forming resin, a thermosetting resin, a latent curing agent, a silane coupling agent, and the like, and is used as an adhesive composition of a conventional anisotropic conductive film It may be made of any material.

여기서, 바인더 수지 (33) 의 최저 용융 점도 범위의 일례로는, 10 ∼ 1 × 105 Pa·s 이다. 물론 바인더 수지 (33) 의 최저 용융 점도 범위는, 이 범위에 한정되는 것은 아니다. 또한, 바인더 수지 (33) 의 최저 용융 점도는, 예를 들어 회전식 레오미터 (TA instrument 사 제품) 를 사용하여, 승온 속도가 10 ℃／분, 측정 압력을 5 g 으로 일정하게 유지하고, 직경 8 ㎜ 의 측정 플레이트를 사용하여 측정함으로써 구할 수 있다.Here, an example of the range of the lowest melt viscosity of the binder resin 33 is 10 to 1 x 10 5 Pa · s. Of course, the minimum melt viscosity range of the binder resin 33 is not limited to this range. The minimum melt viscosity of the binder resin 33 was measured by using a rotary rheometer (manufactured by TA instrument), keeping the temperature rise rate at 10 占 폚 / min and the measurement pressure constant at 5 g, Lt; 2 > / mm.

바인더 수지 (33) 를 지지하는 베이스 필름 (31) 은, 예를 들어, PET (Poly Ethylene Terephthalate), OPP (Oriented Polypropylene), PMP (Poly-4-methylpentene-1), PTFE (Polytetrafluoroethylene) 등에 실리콘 등의 박리제를 도포하여 이루어지고, 이방성 도전 필름 (30) 의 건조를 방지함과 함께, 이방성 도전 필름 (30) 의 형상을 유지한다.The base film 31 for supporting the binder resin 33 may be formed of a material such as silicone or the like in a poly ethylene terephthalate (PET), an oriented polypropylene (OPP), a poly-4-methylpentene-1 (PMP), or a polytetrafluoroethylene To prevent drying of the anisotropic conductive film 30 and to maintain the shape of the anisotropic conductive film 30.

이방성 도전 필름 (30) 은, 어느 방법으로 제조하도록 해도 되지만, 예를 들어 이하의 방법에 의해 제조할 수 있다. 막형성 수지, 열 경화성 수지, 잠재성 경화제, 실란 커플링제, 도전성 입자 (32) 등을 함유하는 접착제 조성물을 조제한다. 조제한 접착제 조성물을 바 코터, 도포 장치 등을 사용하여 베이스 필름 (31) 상에 도포하고, 오븐 등에 의해 건조시킴으로써, 베이스 필름 (31) 에 바인더 수지 (33) 가 지지된 이방성 도전 필름 (30) 을 얻는다.The anisotropic conductive film 30 may be produced by any method, for example, by the following method. An adhesive composition containing a film forming resin, a thermosetting resin, a latent curing agent, a silane coupling agent, conductive particles (32) and the like is prepared. The prepared adhesive composition is coated on the base film 31 using a bar coater or a coating device and dried by an oven or the like to form an anisotropic conductive film 30 supported on the base film 31 with the binder resin 33 .

또한, 이방성 도전 필름 (30) 의 형상은, 특별히 한정되지 않지만, 예를 들어, 도 10 에 나타내는 바와 같이, 권취 릴 (36) 에 권회 가능한 장척 (長尺) 테이프 형상으로 하고, 소정의 길이만큼 커트하여 사용할 수 있다. 또한, 이방성 도전 필름 (30) 은 바인더 수지 (33) 의 베이스 필름 (31) 에 지지되지 않은 면에 도시되지 않은 박리 필름이 적층되어 있어도 된다.The shape of the anisotropic conductive film 30 is not particularly limited. For example, as shown in Fig. 10, the shape of the anisotropic conductive film 30 may be a long tape which can be wound on the take-up reel 36, It can be cut and used. The anisotropic conductive film 30 may be formed by laminating a release film not shown on the surface of the binder resin 33 that is not supported by the base film 31. [

[도전 입자 비접촉형 ACF·배치형 ACF][Conductive particle non-contact type ACF · batch type ACF]

여기서, 이방성 도전 필름 (30) 은, 평면에서 보았을 때, 범프 면적이나 레이아웃에 따라 서로 비접촉으로 독립해서 존재한 도전성 입자 (32) 가 편재되어 있는 것을 바람직하게 사용할 수 있다. 이것은, 전체 도전 입자수의 95 ％ 이상이 개개로 독립해서 존재하고 있는 것이 바람직하고, 99 ％ 이상이 개개로 독립해서 존재하고 있는 것이 더욱 바람직하다. 복수의 도전성 입자 (32) 를 의도적으로 접촉시켜 유닛화시키고 있는 것은 당해 유닛을 1 개로 하여 카운트한다. 또한, 이와 같은 도전 입자 (32) 가 서로 비접촉으로 독립해서 존재하는 상태는, 도전성 입자 (32) 를 의도적으로 소정의 위치에 배치함으로써 제조해도 된다.Here, it is preferable that the anisotropic conductive film 30 has the conductive particles 32, which are present in a noncontact independent state depending on the bump area and the layout, when they are seen in plan view. It is preferable that 95% or more of the total number of conductive particles are present independently of each other, and more preferably 99% or more of them are independently present. When a plurality of conductive particles 32 are intentionally brought into contact with each other to form a unit, the number of the units is counted. The state in which the conductive particles 32 exist independently of each other in a noncontact manner may be produced by deliberately arranging the conductive particles 32 at predetermined positions.

예를 들어, 도 13(A)(B) 에 나타내는 바와 같이, 서로 비접촉으로 독립되는 도전성 입자 (32) 는, 바인더 수지 (33) 중에 평면에서 보았을 때 입자간 거리가 불규칙하게 된 상태로 편재되어 있는, 즉, 방향에 따라 상이한 거리에서 존재해도 된다. 또한, 도전성 입자 (32) 는 소정의 배열 패턴으로 배열되고, 도 11(A)(B) 나 도 12(A)(B) 에 나타내는 바와 같이, 사방 격자상으로 규칙 배열되거나, 혹은 육방 격자상으로 규칙 배열됨으로써, 평면에서 보았을 때 서로 비접촉으로 독립해서 존재하고 있어도 된다. 도전성 입자 (32) 의 배열 패턴은 임의로 설정할 수 있고, 이것은 범프 면적이나 레이아웃에 따라 적절히 설정해도 된다.For example, as shown in Figs. 13 (A) and 13 (B), the conductive particles 32 independent from each other are distributed in the binder resin 33 in a state where the inter- I.e., at different distances along the direction. The conductive particles 32 are arranged in a predetermined arrangement pattern and are regularly arranged in a quadrangular lattice pattern as shown in Figs. 11 (A) and 11 (B) or 12 (A) So that they may exist independently of each other in a noncontact manner when viewed in a plan view. The arrangement pattern of the conductive particles 32 can be set arbitrarily, and it may be set appropriately according to the bump area and the layout.

도전성 입자 (32) 가 평면에서 보았을 때 서로 비접촉으로 독립해서 존재함으로써, 이방성 도전 필름 (30) 은, 도 14(A)(B) 에 나타내는 바와 같이, 도전성 입자 (32) 가 랜덤하게 분산되어 응집체가 형성되는 등에 의해 도전성 입자의 분포에 소밀 (疏密) 이 발생하고 있는 경우에 비해, 개개의 도전성 입자 (32) 가 보충되는 확률이 향상되기 때문에, 동일한 고집적의 IC 칩 (1) 을 이방성 접속하는 경우, 도전성 입자 (32) 의 배합량을 감소시킬 수 있다. 이로써, 도전성 입자 (32) 가 랜덤하게 분산되는 경우에는, 도전성 입자수가 일정량 이상 필요하게 되므로 인접하는 입력 범프 (3) 간이나 출력 범프 (5) 간의 스페이스에 있어서 응집체나 연결의 발생이 염려되고 있었지만, 평면에서 보았을 때 서로 비접촉으로 독립된 상태로 함으로써, 이와 같은 범프간 쇼트의 발생을 억제시킬 수 있고, 또한 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 간의 도통에 기여하지 않는 도전성 입자 (32) 의 수를 저감시킬 수 있다.The anisotropic conductive film 30 is formed by dispersing the conductive particles 32 randomly in the anisotropic conductive film 30 as shown in Figs. 14A and 14B, because the conductive particles 32 exist in a non- The probability of replenishment of the individual conductive particles 32 is improved compared with the case where the density distribution of the conductive particles is generated due to the formation of the IC chips 1 in the anisotropic connection The amount of the conductive particles 32 to be blended can be reduced. Thus, when the conductive particles 32 are randomly dispersed, a certain amount or more of the conductive particles are required, so that there is concern about the occurrence of aggregates and connections in the spaces between the adjacent input bumps 3 and between the output bumps 5 Output bumps 3 and 5 and the input / output terminals 16 and 17. In this case, since the bump 3 and the input / output terminals 16 and 17 are electrically isolated from each other, (32) can be reduced.

또한, 도전성 입자 (32) 의 입자 개수 밀도를 낮게 할 수 있으므로, IC 칩 (1) 은, 입출력 범프 (3, 5) 의 높이를 낮게 할 수 있어, 추가적인 소형화, 박형화를 실현할 수 있다. 즉, 접속체 (20) 는, 도전성 입자 (32) 의 입자 개수 밀도가 낮아지므로, 협소화된 인접하는 입출력 범프 (3, 5) 간의 스페이스에 있어서도, 범프간 쇼트의 발생 리스크를 저감시킬 수 있다. 또한, 입출력 범프 (3, 5) 의 저배화에 따라 바인더 수지 (33) 의 두께를 얇게 할 수 있고, IC 칩 (1) 의 가압력을 저감시킬 수 있는 것, 및 오목부 (9) 내에의 바인더 수지 (33) 의 유입에 의해 IC 칩 (1) 의 압입량이 줄어듦으로써, 도전성 입자 (32) 의 배열에 대한 영향을 억제할 수 있다. 따라서, 접속체 (20) 는, 도전성 입자 (32) 의 유동이 억제되어 거의 배열 패턴과 같이 가압되기 때문에, 파인 피치화된 입출력 범프 (3, 5) 및 입출력 단자 (16, 17) 간에 있어서도, 입자를 포착할 수 있음과 함께, 범프간 쇼트의 발생을 저감시킬 수 있다.Further, since the particle number density of the conductive particles 32 can be made low, the IC chip 1 can lower the height of the input / output bumps 3, 5, thereby realizing further miniaturization and thinning. That is, the density of particles of the conductive particles 32 is lowered in the connection member 20, so that the risk of occurrence of short-circuiting between bumps can be reduced even in the space between the adjacent input / output bumps 3, 5 which are narrowed. It is also possible to reduce the thickness of the binder resin 33 and to reduce the pressing force of the IC chip 1 in accordance with the lowering of the input / output bumps 3 and 5, The influence of the resin 33 on the arrangement of the conductive particles 32 can be suppressed by reducing the amount of the IC chip 1 being pressed by the inflow of the resin 33. [ Therefore, since the flow of the conductive particles 32 is suppressed and the conductive member 32 is pressed almost like the arrangement pattern, the connection member 20 can be formed between the input / output terminals 16 and 17 and the input / output bumps 3 and 5, Particles can be trapped and occurrence of short-circuiting between bumps can be reduced.

또한, 이방성 도전 필름 (30) 은, 평면에서 보았을 때 서로 비접촉으로 독립된 도전성 입자 (32) 가 편재됨으로써, 바인더 수지 (33) 에 고밀도로 충전했을 경우에도, 필름 면내에 있어서의 도전성 입자 (32) 의 소밀의 발생이 방지되어 있다. 따라서, 도전성 입자 (32) 가 서로 비접촉으로 독립해서 배열된 이방성 도전 필름 (30) 에 의하면, 파인 피치화된 입출력 단자 (16, 17) 나 입출력 범프 (3, 5) 에 있어서도 도전성 입자 (32) 의 포착률을 향상시킬 수 있다.The anisotropic conductive film 30 has a structure in which conductive particles 32 independent from each other are distributed in a non-contact manner when seen from the top, so that even when the binder resin 33 is filled at high density, The generation of the dense portion of the water is prevented. Therefore, the anisotropic conductive film 30 in which the conductive particles 32 are arranged in a noncontact manner independently of each other also has the conductive particles 32 in the finely pitch input / output terminals 16, 17 and the input / output bumps 3, Can be improved.

이와 같은 이방성 도전 필름 (32) 은, 예를 들어, 연신 가능한 시트 상에 점착제를 도포하고, 그 위에 도전성 입자 (32) 를 단층 배열한 후, 당해 시트를 원하는 연신 배율로 연신시켜 바인더 수지 (33) 에 전사하는 방법, 도전성 입자 (32) 를 기판 상에 소정의 배열 패턴으로 정렬시킨 후, 베이스 필름 (31) 에 지지된 바인더 수지 (33) 에 도전성 입자 (32) 를 전사하는 방법, 혹은 베이스 필름 (31) 에 지지된 바인더 수지 (33) 상에, 배열 패턴에 따른 개구부가 형성된 배열판을 개재하여 도전성 입자 (32) 를 공급하는 방법 등에 의해 제조할 수 있다.Such an anisotropic conductive film 32 can be obtained by, for example, applying a pressure-sensitive adhesive on a stretchable sheet, arranging the conductive particles 32 in a single layer on the sheet, stretching the sheet at a desired stretch ratio, A method of transferring the conductive particles 32 to the binder resin 33 supported on the base film 31 after arranging the conductive particles 32 in a predetermined arrangement pattern on the substrate, The conductive particles 32 may be supplied onto the binder resin 33 supported on the film 31 via the arrangement plate having openings formed in accordance with the arrangement pattern.

[적층 ACF][Laminated ACF]

여기서, 본 기술에 관련된 이방성 도전 필름은, 도 10(B) 에 나타내는 바와 같이, 바인더 수지 (33) 만으로 이루어지는 절연성 접착제층 (34) 과 도전성 입자 (32) 를 함유한 바인더 수지 (33) 로 이루어지는 도전성 입자 함유층 (35) 을 적층한 구성으로 하는 것이 바람직하다. 도 10(B) 에 나타내는 이방성 도전 필름 (36) 은, 베이스 필름 (31) 에 절연성 접착제층 (34) 이 적층되고, 절연성 접착제층 (34) 에 도전성 입자 함유층 (35) 이 적층되고, 도전성 입자 함유층 (35) 측을 회로 기판 (14) 에 첩부 (貼付) 하고, 절연성 접착제층 (34) 측으로부터 IC 칩 (1) 이 탑재된다. 또한, 이방성 도전 필름 (36) 은, 도전성 입자 함유층 (35) 에 도시되지 않은 박리 필름이 적층되고, 릴상으로 권회되어 사용된다.Here, as shown in Fig. 10 (B), the anisotropic conductive film related to the present technology is constituted by an insulating adhesive layer 34 composed only of the binder resin 33 and a binder resin 33 containing the conductive particles 32 And the conductive particle-containing layer 35 are laminated. The anisotropic conductive film 36 shown in Fig. 10 (B) is obtained by laminating an insulating adhesive layer 34 on the base film 31, laminating the conductive particle containing layer 35 on the insulating adhesive layer 34, Containing layer 35 is attached to the circuit board 14 and the IC chip 1 is mounted from the insulating adhesive layer 34 side. Further, the anisotropic conductive film 36 is laminated on the conductive particle-containing layer 35, not shown in the drawing, and is wound and used as a reel.

이방성 도전 필름 (36) 은, 예를 들어 절연성 접착제층 (34) 의 최저 용융 점도가 도전성 입자 함유층 (35) 의 최저 용융 점도보다 낮은 등에 의해, 절연성 접착제층 (34) 의 유동성이 도전성 입자 함유층 (35) 의 유동성보다 높다. 따라서, 이방성 도전 필름 (36) 은, 회로 기판 (14) 과 IC 칩 (1) 사이에 개재되고, 열압착 툴 (40) 에 의해 가열 가압되면, 먼저 용융 점도가 낮은 절연성 접착제층 (34) 이 회로 기판 (14) 과 IC 칩 (1) 사이에 충전됨과 함께 오목부 (9) 내에 유입된다. 용융 점도가 높은 도전성 입자 함유층 (35) 은 유동성이 낮기 때문에, 가열 가압에 의해 바인더 수지 (33) 가 회로 기판 (14) 과 IC 칩 (1) 사이에서 용융되었을 경우에도, 도전성 입자 (32) 의 유동이 억제된다. 또한, 먼저 유동하여 회로 기판 (14) 과 IC 칩 (1) 사이에 충전된 절연성 접착제층 (34) 이 경화 반응을 개시하는 것에 의해서도 도전성 입자 (32) 의 유동이 억제된다. 따라서, 접속체 (20) 는, 도전성 입자 (32) 가 인접하는 출력 범프 (3) 의 사이나 입력 범프 (5) 의 사이에 응집되지 않아 범프간 쇼트의 발생을 저감시킬 수 있다.The anisotropic conductive film 36 can be formed in such a manner that the fluidity of the insulating adhesive layer 34 is lower than the minimum melt viscosity of the conductive particle containing layer 35 35). Therefore, when the anisotropic conductive film 36 is interposed between the circuit board 14 and the IC chip 1 and heated and pressed by the thermocompression tool 40, an insulating adhesive layer 34 having a low melt viscosity Is filled between the circuit board (14) and the IC chip (1) and flows into the concave portion (9). Even when the binder resin 33 is melted between the circuit board 14 and the IC chip 1 due to the heating and pressing, the conductive particle containing layer 35 having a high melt viscosity has a low fluidity, Flow is suppressed. In addition, the flow of the conductive particles 32 is suppressed even when the insulating adhesive layer 34 filled between the circuit board 14 and the IC chip 1 flows first to initiate the curing reaction. Therefore, the connection member 20 can prevent the conductive particles 32 from aggregating between the adjacent output bumps 3 and between the input bumps 5, thereby reducing the occurrence of short-circuiting between the bumps.

절연성 접착제층 (34), 도전성 입자 함유층 (35), 및 이방성 도전 필름 (36) 의 최저 용융 점도 범위의 일례를 들면, 절연성 접착제층 (34) 의 최저 용융 점도 범위는 1 ∼ 1 × 104 Pa·s, 도전성 입자 함유층 (35) 의 최저 용융 점도 범위는 10 ∼ 1 × 105 Pa·s, 이방성 도전 필름 (36) 전체의 최저 용융 점도 범위는 10 ∼ 1 × 105 Pa·s 이다. 물론 절연성 접착제층 (34), 도전성 입자 함유층 (35), 및 이방성 도전 필름 (36) 의 최저 용융 점도 범위는, 여기에 예시한 범위에 한정되는 것은 아니다. 또한, 절연성 접착제층 (34), 도전성 입자 함유층 (35), 및 이방성 도전 필름 (36) 의 최저 용융 점도는, 상기 서술한 바인더 수지 (33) 와 동일하게 측정함으로써 구할 수 있다.The lowest melting viscosity range of the insulating adhesive layer 34 is in the range of 1 to 1 x 10 < 4 > Pa (mPa.s), for example, in the range of the lowest melt viscosity of the insulating adhesive layer 34, the conductive particle containing layer 35, and the anisotropic conductive film 36. [ S, the minimum particle diameter of the conductive particle-containing layer 35 is in the range of 10 to 1 x 10 5 Pa · s, and the minimum anisotropy range of the anisotropic conductive film 36 is 10 to 1 × 10 5 Pa · s. Of course, the minimum melt viscosity range of the insulating adhesive layer 34, the conductive particle containing layer 35, and the anisotropic conductive film 36 is not limited to the range exemplified here. The lowest melt viscosity of the insulating adhesive layer 34, the conductive particle-containing layer 35 and the anisotropic conductive film 36 can be obtained by measuring in the same manner as the binder resin 33 described above.

또한, 이방성 도전 필름 (36) 은, 도전성 입자 함유층 (35) 만이 적층된 것이어도 된다. 이 경우, 각 도전성 입자 함유층 (35) 의 유동성은 동일해도 되고, 상이해도 된다.In addition, the anisotropic conductive film 36 may be formed by laminating only the conductive particle-containing layer 35. In this case, the fluidity of each conductive particle containing layer 35 may be the same or different.

또한, 오목부 (9) 내에 유입되는 바인더 수지 (33) 의 양이 증가할수록, 즉 오목부 (9) 의 체적에 비례하여 유동성이 높은 절연성 접착제층 (34) 이 오목부 (9) 내에 유입되어, 도전성 입자 함유층 (35) 의 도전성 입자 (32) 에 대한 영향을 억제할 수 있다. 따라서, 오목부 (9) 가 형성되어 있지 않다고 가정한 기판 (2) 에 대해, 오목부 (9) 를 형성한 기판 (2) 은, 효과적으로 도전성 입자 (32) 의 유동을 억제하고, 입자 포착률을 향상시키고, 또한 범프간 쇼트의 발생률을 낮출 수 있다. 또한, 오목부 (9) 내에 유입되는 바인더 수지 (33) 의 양이 증가할수록, 회로 기판 (14) 과 IC 칩 (1) 사이에 있어서의 응력을 완화시키는 능력은 높아진다.As the amount of the binder resin 33 flowing into the concave portion 9 increases, that is, the insulating adhesive layer 34 having a high fluidity in proportion to the volume of the concave portion 9 flows into the concave portion 9 , The influence of the conductive particle-containing layer 35 on the conductive particles 32 can be suppressed. Therefore, with respect to the substrate 2 on which the concave portion 9 is not formed, the substrate 2 on which the concave portion 9 is formed effectively suppresses the flow of the conductive particles 32, And the incidence of short-circuiting between the bumps can be reduced. As the amount of the binder resin 33 flowing into the concave portion 9 increases, the ability to relieve the stress between the circuit board 14 and the IC chip 1 increases.

또한, 이방성 도전 필름 (36) 은, 도 11 ∼ 도 13 에 나타내는 바와 같이, 도전성 입자 함유층 (35) 에 도전성 입자 (32) 를 평면에서 보았을 때 서로 비접촉으로 독립해서 배열시킴으로써, 파인 피치화된 입출력 범프 (3, 5) 및 입출력 단자 (16, 17) 간에 있어서도, 입자 포착률을 향상시킴과 함께, 도전성 입자 (32) 가 인접하는 출력 범프 (3) 사이나 입력 범프 (5) 사이에 응집되지 않아 범프간 쇼트의 발생을 저감시킬 수 있다. 또한 이와 같은 이방성 도전 필름 (36) 을 사용함으로써, 오목부 (9) 에 의한 수지 유동의 저감화 효과는 보다 효과를 발현할 수 있다. 즉, 도전성 입자 (32) 의 배치에 의한 포착 효율의 상승과, 수지 유동의 억제에 의한 포착시의 도전성 입자 (32) 의 불필요한 이동의 억제가 동시에 발생하기 때문이다.11 to 13, when the conductive particles 32 are arranged in the conductive particle-containing layer 35 independently of each other when viewed in plan, the anisotropic conductive film 36 is arranged so that the fine- Between the bumps 3 and 5 and the input / output terminals 16 and 17, the particle trapping rate is improved and the conductive particles 32 do not aggregate between adjacent output bumps 3 or input bumps 5 It is possible to reduce the occurrence of short circuit between the bumps. Further, by using such an anisotropic conductive film 36, the effect of decreasing the resin flow by the concave portion 9 can exert more effects. That is, the increase of the trapping efficiency due to the arrangement of the conductive particles 32 and the suppression of the unnecessary movement of the conductive particles 32 at the time of trapping due to the suppression of the resin flow occur at the same time.

또한, 도전성 입자 함유층 (35) 에 도전성 입자 (32) 를 평면에서 보았을 때 서로 비접촉으로 독립해서 배열시킴으로써, 도전성 입자 (32) 의 입자 개수 밀도가 낮아지므로, 입출력 범프 (3, 5) 의 저배화가 가능해지고, 열압착 툴 (40) 에 의한 입출력 범프 (3, 5) 의 압입량이 증가하지만, 이방성 도전 필름 (36) 은, 입출력 범프 (3, 5) 에 의한 절연성 접착제층 (34) 에의 압입에 의한 압력이 오목부 (9) 내에의 바인더 수지 (33) 의 유입에 의해 흡수되어, 절연성 접착제층 (34) 의 유동에 의한 도전성 입자 함유층 (35) 에의 영향을 억제할 수 있다. 따라서, 접속체 (20) 는, 도전성 입자 함유층 (35) 에 배열된 도전성 입자 (32) 의 유동이 억제되어 있기 때문에, 파인 피치화된 입출력 범프 (3, 5) 및 입출력 단자 (16, 17) 간에 있어서도, 확실하게 입자를 포착할 수 있음과 함께, 범프간 쇼트의 발생을 저감시킬 수 있다.The density of the particles of the conductive particles 32 is reduced by arranging the conductive particles 32 in the conductive particle-containing layer 35 independently of each other when viewed in plan from the viewpoint of planarity. Therefore, The anisotropic conductive film 36 is pressed against the insulating adhesive layer 34 by the input and output bumps 3 and 5 while the amount of the input and output bumps 3 and 5 pressed by the thermocompression tool 40 increases, Is absorbed by the inflow of the binder resin 33 into the concave portion 9 and the influence on the conductive particle containing layer 35 due to the flow of the insulating adhesive layer 34 can be suppressed. Therefore, since the flow of the conductive particles 32 arranged in the conductive particle containing layer 35 is suppressed, the connection body 20 can be prevented from being damaged by the fine pitch input / output bumps 3, 5 and the input / output terminals 16, It is possible to reliably trap the particles and to reduce the occurrence of shorts between the bumps.

또한, 상기 서술한 실시형태에서는, 이방성 도전 접착제로서, 바인더 수지 (33) 에 적절히 도전성 입자 (32) 를 함유한 열 경화성 수지 조성물을 필름상으로 성형한 접착 필름을 예로 설명했지만, 본 기술에 관련된 접착제는, 이것에 한정되지 않고, 예를 들어 바인더 수지 (33) 만으로 이루어지는 절연성 접착 필름이어도 된다. 또한, 이방성 도전 접착제는, 이와 같은 필름 성형되어 이루어지는 접착 필름에 한정되지 않고, 바인더 수지 조성물에 도전성 입자 (32) 가 분산된 도전성 접착 페이스트, 혹은 바인더 수지 조성물만으로 이루어지는 절연성 접착 페이스트로 해도 된다. 본 기술에 관련된 이방성 도전 접착제는, 상기 서술한 어느 형태도 포함하는 것이다.In the embodiment described above, an adhesive film in which a thermosetting resin composition containing conductive particles 32 as appropriate in the binder resin 33 is molded into a film has been described as an example of the anisotropic conductive adhesive. However, The adhesive is not limited to this, and may be an insulating adhesive film made of only the binder resin 33, for example. In addition, the anisotropic conductive adhesive is not limited to the adhesive film formed by such a film formation, and may be an electrically conductive adhesive paste in which the conductive particles 32 are dispersed in the binder resin composition, or an insulating adhesive paste composed of only the binder resin composition. The anisotropic conductive adhesive related to the present invention includes any of the above-described embodiments.

[접속 공정][Connection Process]

이어서, 회로 기판 (14) 에 IC 칩 (1) 을 접속하는 접속 공정에 대해 설명한다. 먼저, 회로 기판 (14) 의 입출력 단자 (16, 17) 가 형성된 실장면 상에 이방성 도전 필름 (30) 을 가접착한다. 이어서, 이 회로 기판 (14) 을 접속 장치의 스테이지 상에 재치 (載置) 하고, 회로 기판 (14) 의 실장면 상에 이방성 도전 필름 (30) 을 개재하여 IC 칩 (1) 을 배치한다.Next, a connection process of connecting the IC chip 1 to the circuit board 14 will be described. First, the anisotropic conductive film 30 is adhered to the mounting surface on which the input / output terminals 16 and 17 of the circuit board 14 are formed. Subsequently, the circuit board 14 is placed on the stage of the connection apparatus, and the IC chip 1 is placed on the mounting surface of the circuit board 14 with the anisotropic conductive film 30 interposed therebetween.

도전성 입자 함유층 (35) 과 절연성 접착제층 (34) 이 적층된 이방성 도전 필름 (36) 을 사용하는 경우에는, 도전성 입자 함유층 (35) 측을 회로 기판 (14) 에 첩부하고, 절연성 접착제층 (34) 측으로부터 IC 칩 (1) 을 배치한다.When the anisotropic conductive film 36 in which the conductive particle containing layer 35 and the insulating adhesive layer 34 are laminated is used, the side of the conductive particle containing layer 35 is affixed to the circuit board 14 and the insulating adhesive layer 34 The IC chip 1 is placed.

이어서, 바인더 수지 (33) 를 경화시키는 소정의 온도로 가열된 열압착 툴 (40) 에 의해, 완충재 (15) 를 통해 IC 칩 (1) 의 가압면이 되는 기판 (2) 의 타면 (2b) 상을 소정의 압력, 시간으로 열가압한다. 이로써, 이방성 도전 필름 (30) 의 바인더 수지 (33) 는 유동성을 나타내고, IC 칩 (1) 과 회로 기판 (14) 사이에서 유출됨과 함께, 바인더 수지 (33) 중의 도전성 입자 (32) 는, 출력 범프 (3) 와 출력 단자 (16) 사이, 및 입력 범프 (5) 와 입력 단자 (17) 사이에 협지되어 눌려 찌부러진다.The other surface 2b of the substrate 2 serving as the pressing surface of the IC chip 1 through the cushioning material 15 is thermally compressed by the thermocompression tool 40 heated to a predetermined temperature for curing the binder resin 33, The image is thermally pressed at a predetermined pressure and time. As a result, the binder resin 33 of the anisotropic conductive film 30 exhibits fluidity and flows out between the IC chip 1 and the circuit board 14, and the conductive particles 32 in the binder resin 33 are discharged from the output Between the bump 3 and the output terminal 16 and between the input bump 5 and the input terminal 17 and is crushed.

이 때, 본 기술이 적용된 IC 칩 (1) 에 의하면, 입출력 범프 (3, 5) 가 형성된 기판 (2) 의 일면 (2a) 에 오목부 (9) 가 형성되어 있기 때문에, 이방성 도전 필름 (30) 의 바인더 수지 (33) 가 오목부 (9) 내에 유입된다. 이로써 IC 칩 (1) 과 회로 기판 (14) 사이에서 배출시키는 바인더 수지 (33) 의 양이 줄어들어, 열압착 툴 (40) 에 의한 가압력을 줄일 수 있다. 따라서, 접속체 (20) 는, 열압착 툴 (40) 에 의한 부하가 줄어들어, 회로 기판 (14) 의 휨을 억제할 수 있고, 또한 IC 칩 (1) 의 손상을 방지할 수 있다. 또한, 접속체 (20) 는, 보다 저압력에서 압착하는 것에 의해서도, 바인더 수지 (33) 를 배출시킴과 함께 도전성 입자 (32) 를 충분히 협지할 수 있다.At this time, according to the IC chip 1 to which the present technology is applied, since the concave portion 9 is formed on one surface 2a of the substrate 2 on which the input / output bumps 3 and 5 are formed, the anisotropic conductive film 30 Of the binder resin 33 flows into the concave portion 9. As a result, the amount of the binder resin 33 discharged between the IC chip 1 and the circuit board 14 is reduced, so that the pressing force by the thermocompression tool 40 can be reduced. Therefore, the load on the connector 20 can be reduced by the thermocompression bonding tool 40, thereby suppressing the warpage of the circuit board 14 and preventing the IC chip 1 from being damaged. Further, the connector 20 can also sufficiently hold the conductive particles 32 while discharging the binder resin 33 by pressing at a lower pressure.

또한, 절연성 접착제층 (34) 과 도전성 입자 함유층 (35) 이 적층된 이방성 도전 필름 (36) 에서는, 저용융 점도의 절연성 접착제층 (34) 이 먼저 IC 칩 (1) 과 회로 기판 (14) 사이에 충전됨과 함께 오목부 (9) 내에 유입되어, 도전성 입자 (32) 의 유동을 억제한다. 이로써, 도전성 입자 (32) 가 파인 피치화된 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 사이에 포착됨과 함께, 인접하는 입출력 범프 (3, 5) 간의 스페이스에 응집되지 않아, 범프간 쇼트가 방지된다.In the anisotropic conductive film 36 in which the insulating adhesive layer 34 and the conductive particle containing layer 35 are laminated, the insulating adhesive layer 34 having a low melt viscosity is first formed between the IC chip 1 and the circuit board 14 And flows into the concave portion 9 to suppress the flow of the conductive particles 32. [ As a result, the conductive particles 32 are trapped between the input / output bumps 3 and 5 and the input / output terminals 16 and 17 made into fine pitches and are not concentrated in the spaces between the adjacent input / output bumps 3 and 5, A short shot is prevented.

그 결과, 입출력 범프 (3, 5) 와 입출력 단자 (16, 17) 사이에서 도전성 입자 (32) 를 협지함으로써 IC 칩 (1) 과 회로 기판 (14) 이 전기적으로 접속되고, 이 상태에서 열압착 툴 (40) 에 의해 가열된 바인더 수지 (33) 가 경화되어, 접속체 (20) 가 형성된다.As a result, the IC chip 1 and the circuit board 14 are electrically connected by sandwiching the conductive particles 32 between the input / output bumps 3 and 5 and the input / output terminals 16 and 17. In this state, The binder resin 33 heated by the tool 40 is cured to form the connecting body 20. [

접속체 (20) 는, 입출력 범프 (3, 5) 와 회로 기판 (14) 의 입출력 단자 (16, 17) 사이에 없는 도전성 입자 (32) 가 바인더 수지 (33) 에 분산되어 있어, 전기적으로 절연된 상태를 유지하고 있다. 이로써, IC 칩 (1) 의 출력 범프 (3) 및 입력 범프 (5) 와 회로 기판 (14) 의 입출력 단자 (16, 17) 사이에서만 전기적 도통이 도모된다. 또한, 바인더 수지로서, 라디칼 중합 반응계의 속경화 타입의 것을 사용함으로써, 짧은 가열 시간에 의해서도 바인더 수지를 속경화시킬 수 있다. 또한, 이방성 도전 필름 (30, 36) 으로는, 열 경화형에 한정되지 않고, 가압 접속을 실시하는 것이면, 광 경화형 혹은 광열 병용형의 접착제를 사용해도 된다.The connection member 20 is formed such that the conductive particles 32 that are not present between the input / output bumps 3 and 5 and the input / output terminals 16 and 17 of the circuit board 14 are dispersed in the binder resin 33, And the state of the art. Electrical conduction can thereby be achieved only between the output bumps 3 of the IC chip 1 and the input bumps 5 and between the input / output terminals 16 and 17 of the circuit board 14. Further, by using a fast curing type of radical polymerization reaction system as the binder resin, the binder resin can be rapidly cured even with a short heating time. The anisotropic conductive films 30 and 36 are not limited to the thermosetting type, and may be of a photo-curing type or a photo-thermal type type, if they are to be connected by pressure.

이와 같은 접속체 (20) 는, IC 칩 (1) 에 형성된 오목부 (9) 에 의해, 바인더 수지 (33) 의 접촉 면적이 증가함과 함께 오목부 (9) 내에 충전된 바인더 수지 (33) 에 의해 앵커 효과가 발현됨으로써, 회로 기판 (14) 에 대한 접착 강도가 향상되어 있다.The contact area of the binder resin 33 is increased by the concave portion 9 formed in the IC chip 1 and the binder resin 33 filled in the concave portion 9 is increased, The adhesive strength to the circuit board 14 is improved.

또한, 접속체 (20) 는, 오목부 (9) 에 의해 IC 칩 (1) 과 회로 기판 (14) 사이에 충전되는 바인더 수지 (33) 의 수지 체적이 증가되어 있기 때문에, 회로 기판 (14) 과 IC 칩 (1) 사이에 있어서의 응력이 보다 완화되어, 회로 기판 (14) 과 IC 칩 (1) 의 접착 계면에 대한 부하가 줄어들어, IC 칩 (1) 의 박리를 방지할 수 있다.Since the resin volume of the binder resin 33 charged between the IC chip 1 and the circuit board 14 is increased by the concave portion 9 in the connecting member 20, The load on the bonding interface between the circuit board 14 and the IC chip 1 is reduced and the peeling of the IC chip 1 can be prevented.

또한, 접속체 (20) 는, 회로 기판 (14) 과 IC 칩 (1) 사이에 있어서의 응력이 완화됨으로써, 회로 기판 (14) 의 휨도 억제되기 때문에, 회로 기판 (14) 이, 예를 들어 LCD 패널 등의 표시 패널의 투명 기판을 구성하는 경우에 있어서는, 표시부에 대한 휨의 영향이 억제되어, 표시 불균일을 방지할 수 있다.Since the stress on the circuit board 14 and the IC chip 1 is relaxed and the warpage of the circuit board 14 is also suppressed, In the case of constituting a transparent substrate of a display panel such as an LCD panel, the influence of warping on the display portion is suppressed, and display irregularity can be prevented.

1 IC 칩
2 기판
2a 일면
2b 타면
2c, 2d 측가장자리
3 출력 범프
4 출력 범프 영역
5 입력 범프
6 입력 범프 영역
7 범프간 영역
9 오목부
9a 비관통공
9b 홈
10 비전극 영역
14 회로 기판
15 완충재
16 출력 단자
17 입력 단자
20 접속체
30 이방성 도전 필름
31 베이스 필름
32 도전성 입자
33 바인더 수지
34 절연성 접착제층
35 도전성 입자 함유층
36 이방성 도전 필름
40 열압착 툴1 IC chip
2 substrate
2a face
2b
2c, 2d side edge
3 output bump
4 output bump area
5 input bump
6 input bump area
7 Bump area
9 concave portion
9a Non-penetration
9b Home
10 non-electromotive region
14 circuit board
15 Cushioning material
16 output terminals
17 input terminal
20 connector
30 Anisotropic conductive film
31 base film
32 conductive particles
33 Binder Resin
34 Insulating adhesive layer
35 Conductive particle containing layer
36 Anisotropic conductive film
40 thermocompression tool

Claims (12)

기판과, 상기 기판의 일면측에 형성되고, 복수의 전극이 배열된 전극 영역과, 상기 전극이 형성되어 있지 않은 비전극 영역을 구비하고,
상기 비전극 영역에 하나 또는 복수의 오목부가 형성되어 있는 전자 부품.A plasma display apparatus comprising: a substrate; an electrode region formed on one side of the substrate and having a plurality of electrodes arranged thereon; and a non-electrode region in which the electrode is not formed,
And one or a plurality of recesses are formed in the non-electrode area. 제 1 항에 있어서,
상기 전극 영역은, 상기 기판의 서로 대향하는 1 쌍의 측가장자리의 일방측 및 타방측을 따라 상기 전극이 배열되고,
상기 오목부는, 상기 기판의 서로 대향하는 1 쌍의 측가장자리와 평행하게 형성되어 있는 전자 부품.The method according to claim 1,
Wherein the electrodes are arranged along one side and the other side of a pair of side edges opposite to each other of the substrate,
Wherein the concave portion is formed parallel to a pair of side edges opposed to each other of the substrate. 제 1 항 또는 제 2 항에 있어서,
상기 오목부는 홈상으로 형성되어 있는 전자 부품.3. The method according to claim 1 or 2,
And the concave portion is formed in a groove shape. 제 3 항에 있어서,
상기 오목부는 직선으로 이루어지는 홈인 전자 부품.The method of claim 3,
Wherein the concave portion is a straight groove. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 기판은 사각형상으로 형성되고,
상기 오목부는, 상기 기판의 길이 방향을 따라 존재하는 전자 부품.5. The method according to any one of claims 1 to 4,
The substrate is formed in a rectangular shape,
Wherein the concave portion is present along the longitudinal direction of the substrate. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 전자 부품을 이방성 도전 접속하는 접착제는, 바인더 수지에 도전성 입자가 서로 비접촉으로 독립해서 존재하고 있는 전자 부품.6. The method according to any one of claims 1 to 5,
Wherein the adhesive for anisotropic conductive connection of the electronic component has conductive particles independent of each other in the binder resin. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 전자 부품은 IC 칩인 전자 부품.7. The method according to any one of claims 1 to 6,
The electronic component is an IC chip. 제 7 항에 있어서,
상기 오목부는, 상기 기판의 측면에 면해 있는 전자 부품.8. The method of claim 7,
Wherein the concave portion faces the side surface of the substrate. 제 1 전자 부품과 제 2 전자 부품이 이방성 도전 접착제를 개재하여 접속된 접속체에 있어서,
적어도 일방의 상기 전자 부품은,
기판과, 상기 기판의 상기 회로 기판 상에 접속되는 일면측에 형성되고, 복수의 전극이 배열된 전극 영역과, 상기 전극이 형성되어 있지 않은 비전극 영역을 구비하고,
상기 비전극 영역에, 상기 이방성 도전 접착제가 유입되는 하나 또는 복수의 오목부가 형성되어 있는 접속체.A connection body in which a first electronic component and a second electronic component are connected via an anisotropic conductive adhesive,
Wherein at least one of the electronic parts
A plasma display apparatus comprising: a substrate; an electrode region formed on one side of the substrate connected to the circuit substrate, the electrode region having a plurality of electrodes arranged thereon; and a non-
And one or a plurality of concave portions into which the anisotropic conductive adhesive flows are formed in the non-electrode region. 제 9 항에 있어서,
상기 이방성 도전 접착제는, 도전성 입자가 함유된 도전성 접착제층과, 상기 도전성 입자가 함유되어 있지 않은 절연성 접착제층이 적층되고, 상기 도전성 접착제층측이 상기 기판의 일면에 첩부되는 접속체.10. The method of claim 9,
Wherein the anisotropic conductive adhesive is a laminate of a conductive adhesive layer containing conductive particles and an insulating adhesive layer not containing the conductive particles and the conductive adhesive layer side is bonded to one surface of the substrate. 제 10 항에 있어서,
상기 도전 접착제층은, 상기 도전성 입자가 독립해서 배열되어 있는 접속체.11. The method of claim 10,
Wherein the conductive adhesive layer is formed by arranging the conductive particles independently. 기판과, 상기 기판의 일면측에 형성되고, 복수의 전극이 배열된 전극 영역과, 상기 전극이 형성되어 있지 않은 비전극 영역을 구비하는 전자 부품의 설계 방법에 있어서,
상기 비전극 영역에 하나 또는 복수의 오목부를 형성하는 전자 부품의 설계 방법.1. A method of designing an electronic component comprising a substrate, an electrode region formed on one surface of the substrate and having a plurality of electrodes arranged thereon, and a non-electrode region in which the electrode is not formed,
And one or a plurality of recesses are formed in the non-electrode region.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180098355A (en) * 2016-05-05 2018-09-03 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20180098356A (en) * 2016-05-05 2018-09-03 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20180098607A (en) * 2016-05-05 2018-09-04 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20230030025A (en) * 2016-05-05 2023-03-03 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019126859A1 (en) 2019-10-07 2021-04-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Display device and display unit
CN111179750A (en) * 2019-12-12 2020-05-19 武汉华星光电技术有限公司 Structure of display panel and manufacturing method thereof
CN111642058A (en) * 2020-05-08 2020-09-08 欧菲微电子技术有限公司 Circuit board, circuit board assembly and electronic equipment
WO2023190055A1 (en) * 2022-03-31 2023-10-05 デクセリアルズ株式会社 Connection structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154876A (en) * 1997-08-05 1999-02-26 Sony Corp Connection structure and connection method for board terminal
JP2002329806A (en) * 2001-04-27 2002-11-15 Toshiba Corp Electric circuit component
JP4130746B2 (en) * 2002-03-28 2008-08-06 旭化成エレクトロニクス株式会社 Conductive adhesive sheet having anisotropy and method for producing the same
CN101543147B (en) * 2006-11-29 2012-03-21 夏普株式会社 Wiring board and display unit
JP6303289B2 (en) * 2013-05-13 2018-04-04 日立化成株式会社 Circuit member, connection structure, and manufacturing method of connection structure
JP2015079586A (en) * 2013-10-15 2015-04-23 デクセリアルズ株式会社 Anisotropic conductive film

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180098355A (en) * 2016-05-05 2018-09-03 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20180098356A (en) * 2016-05-05 2018-09-03 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20180098607A (en) * 2016-05-05 2018-09-04 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20200103874A (en) * 2016-05-05 2020-09-02 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20210122900A (en) * 2016-05-05 2021-10-12 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film
KR20230030025A (en) * 2016-05-05 2023-03-03 데쿠세리아루즈 가부시키가이샤 Anisotropic conductive film

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