KR20170106176A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20170106176A
KR20170106176A KR1020160163366A KR20160163366A KR20170106176A KR 20170106176 A KR20170106176 A KR 20170106176A KR 1020160163366 A KR1020160163366 A KR 1020160163366A KR 20160163366 A KR20160163366 A KR 20160163366A KR 20170106176 A KR20170106176 A KR 20170106176A
Authority
KR
South Korea
Prior art keywords
channel
sacrificial layers
channel layer
layers
recess
Prior art date
Application number
KR1020160163366A
Other languages
English (en)
Other versions
KR102519301B1 (ko
Inventor
조지 에이. 키틀
마크 에스. 로더
다멘다 레디 팔레
홍준구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20170106176A publication Critical patent/KR20170106176A/ko
Application granted granted Critical
Publication of KR102519301B1 publication Critical patent/KR102519301B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는, 제1 수평 나노시트 스택 및 제1 소오스/드레인 구조체를 포함하는 n 채널 장치 및 제2 수평 나노시트 스택 및 제2 소오스/드레인 구조체를 포함하는 p 채널 장치를 포함하고, 상기 제1 수평 나노시트 스택은, 하부층 상에 배치되는 복수의 제1 게이트 층 및 적어도 하나의 제1 채널층을 포함하는 제1 게이트 구조체를 포함하고, 상기 복수의 제1 게이트 층 중 어느 하나는 상기 하부층과 직접 접하고, 상기 적어도 하나의 제1 채널층 각각은, 상기 복수의 제1 게이트 층 중 적어도 어느 하나와 접하고, 상기 제1 소오스/드레인 구조체는, 상기 제1 수평 나노시트 스택에 의해 형성되는 채널 길이의 단부에 배치되고, 제1 내부 스페이서는, 상기 복수의 제1 게이트 층 중 적어도 어느 하나와 상기 제1 소오스/드레인 구조체 사이에 배치되고, 상기 제1 내부 스페이서는 제1 길이를 갖고, 상기 제2 수평 나노시트 스택은 상기 하부층 상에 배치되는 복수의 제2 게이트 층 및 적어도 하나의 제2 채널층을 포함하는 제2 게이트 구조체를 포함하고, 상기 복수의 제2 게이트 층 중 어느 하나는 상기 하부층과 직접 접하고, 상기 적어도 하나의 제2 채널층 각각은, 상기 복수의 제2 게이트 층 중 적어도 어느 하나와 접하고, 상기 제2 소오스/드레인 구조체는, 상기 제2 수평 나노시트 스택에 의해 형성되는 채널 길이의 단부에 배치되고, 제2 내부 스페이서는, 상기 복수의 제2 게이트 층 중 적어도 어느 하나와 상기 제2 소오스/드레인 구조체 사이에 배치되고, 상기 제2 내부 스페이서는, 상기 제1 길이보다 큰 제2 길이를 가질 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 다양한 채널 스트레인(starin)을 갖는 나노 스케일 전계 효과 트랜지스터를 형성하는 방법에 관한 것이다.
반도체 장치의 기본적인 하나의 컴포넌트는, 전계 효과 트랜지스터라 불리는 트랜지스터이다. 전계 효과 트랜지스터 장치의 다양한 유형, 기능, 구성 및 전계 효과 트랜지스터 장치의 사용은 다양할 수 있다. 반도체 장치에서 일반적으로 이용되는 전계 효과 트랜지스터 장치의 하나의 종류는, MOSFET일 수 있다. MOSFET 장치의 유형에는, p 채널 MOSFET 장치와 n 채널 MOSFET 장치의 서로 다른 두 가지 유형이 있을 수 있다.
디지털 데이터 처리 장치는, p 채널 MOSFET 장치와 n 채널 MOSFET 장치의 조합을 포함할 수 있다. 이들은, CMOS로 구성되어 배치되어 있을 수 있다. 반도체 장치 내에서 트랜지스터 크기의 제한은, 좀 더 집약된 트랜지스터 디자인과 토폴로지를 요구한다. 하나의 예시적인 디자인은, 디지털 어플리케이션을 위해 스케일러블(scalable) CMOS 회로를 제공하기 위한 조합인, 멀티 게이트 구조체를 갖는 트랜지스터 장치를 포함할 수 있다.
몇몇 반도체 장치들은, 트랜지스터 장치들을 위한 수평 나노 시트 형상의 채널 또는 수평 나노 와이어 형상의 채널을 이용할 수 있다. 수평 나노 시트 장치에서, 장치의 적어도 몇몇 채널들은, 게이트 올 어라운드 구조체(gate all around structure)에 의해 감싸져있는(surrounded) 나노 시트의 형상을 가질 수 있다. 나노 시트는, 약 2nm 내지 약 10nm의 범위 내에 속하는 스케일된 치수(dimension)를 갖는 구조체일 수 있다. 반면, 다른 수치들은, 더 클 수 있다. 예를 들어, 다른 수치들은, 약 10nm 내지 약 100nm의 범위 내에 속할 수 있다.
MOS 장치의 채널이 게이트 올 어라운드 구조체에 의해 감싸져있는 구조를 이용하는 경우, 수평 나노 시트는 (예를 들어, 약 2nm 내지 약 10nm 범위 내인) 작은 수치 및 (예를 들어, 약 10nm 내지 약 100nm 범위 내인) 큰 수치를 가질 수 있는 단면적을 가질 수 있다. 단면적은, 채널 내에 전류가 흐르는 방향에 수직인 방향을 가질 수 있다.
수형 나노 시트의 단면적의 두 개의 수치가 유사한 경우 (예를 들어, 두 개의 수치 범위 모두 약 2nm 내지 약 10nm인 경우), 이는 나노 와이어로 지칭될 수 있다. 비록 본 발명의 기술적 사상에 따른 실시예들이 수평적 나노 시트 장치에 대해 기재하고 있으나, 본 명세서에 개시된 실시예들은, 수평 나노 와이어 장치에도 동일하게 적용될 수 있음을 이해하여야 한다.
수평 나노 시트 또는 수평 나노 와이어 구조체를 제조하는 공정 중, 스트레인은 장치의 채널 또는 채널 내에 유도될 수 있다. 스트레인은, 구조체의 제조 공정 중 이용되는 공정 단계 및 물질들의 물리적 또는 기계적 결과일 수 있다. 또는, 다양한 스트레인들은, 수평 나노 시트 또는 수평 나노 와이어 구조체의 물리적 수치의 다양성에 의해 야기될 수 있다. 스트레인 파라메터들의 다양성은, 장치 성능에 영향을 줄 수 있다. 이러한 효과들은, 장치 구성 및 스트레인 파라메터의 값에 따라, 장치 성능에 불리하거나 유리할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 서로 다른 유형의 장치 내의 채널의 스트레인을 조정할 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 수평 나노시트 스택 및 제1 소오스/드레인 구조체를 포함하는 n 채널 장치 및 제2 수평 나노시트 스택 및 제2 소오스/드레인 구조체를 포함하는 p 채널 장치를 포함하고, 제1 수평 나노시트 스택은, 하부층 상에 배치되는 복수의 제1 게이트 층 및 적어도 하나의 제1 채널층을 포함하는 제1 게이트 구조체를 포함하고, 복수의 제1 게이트 층 중 어느 하나는 하부층과 직접 접하고, 적어도 하나의 제1 채널층 각각은, 복수의 제1 게이트 층 중 적어도 어느 하나와 접하고, 제1 소오스/드레인 구조체는, 제1 수평 나노시트 스택에 의해 형성되는 채널 길이의 단부에 배치되고, 제1 내부 스페이서는, 복수의 제1 게이트 층 중 적어도 어느 하나와 제1 소오스/드레인 구조체 사이에 배치되고, 제1 내부 스페이서는 제1 길이를 갖고, 제2 수평 나노시트 스택은 하부층 상에 배치되는 복수의 제2 게이트 층 및 적어도 하나의 제2 채널층을 포함하는 제2 게이트 구조체를 포함하고, 복수의 제2 게이트 층 중 어느 하나는 하부층과 직접 접하고, 적어도 하나의 제2 채널층 각각은, 복수의 제2 게이트 층 중 적어도 어느 하나와 접하고, 제2 소오스/드레인 구조체는, 제2 수평 나노시트 스택에 의해 형성되는 채널 길이의 단부에 배치되고, 제2 내부 스페이서는, 복수의 제2 게이트 층 중 적어도 어느 하나와 제2 소오스/드레인 구조체 사이에 배치되고, 제2 내부 스페이서는, 제1 길이보다 큰 제2 길이를 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은, 하부층 상에 복수의 제1 희생층 및 적어도 하나의 제1 채널층을 포함하고, n 채널 장치를 위한 제1 수평 나노시트 스택을 형성하고, 상기 하부층 상에 복수의 제2 희생층 및 적어도 하나의 제2 채널층을 포함하고, p 채널 장치를 위한 제2 수평 나노시트 스택을 형성하고, 상기 제1 수평 나노시트 스택에 의해 형성되는 채널 단부에 형성되는 제1 소오스/드레인 리세스와, 상기 제2 수평 나노시트 스택에 의해 형성되는 채널 단부에 형성되는 제2 소오스/드레인 리세스를 형성하고, 제1 길이를 갖고, 상기 복수의 제1 희생층 중 어느 하나와 상기 적어도 하나의 제1 채널층 중 어느 하나 사이에 형성되는 상기 제1 소오스/드레인 리세스 내에 제1 내부 스페이서 리세스를 형성하고, 상기 제1 길이보다 큰 제2 길이를 갖고, 상기 복수의 제2 희생층 중 어느 하나와 상기 적어도 하나의 제2 채널층 중 어느 하나 사이에 형성되는 상기 제2 소오스/드레인 리세스 내에 제2 내부 스페이서 리세스를 형성하는 것을 포함하고, 상기 복수의 제1 희생층 중 적어도 하나는 상기 하부층과 직접 접하고, 상기 적어도 하나의 제1 채널층 각각은, 상기 복수의 제1 희생층 중 적어도 하나와 직접 접하고, 상기 복수의 제1 희생층은 실리콘 저마늄(SiGe)을 포함하고, 상기 적어도 하나의 제1 채널층은 실리콘(Si)을 포함하고, 상기 복수의 제2 희생층 중 적어도 하나는 상기 하부층과 직접 접하고, 상기 적어도 하나의 제2 채널층 각각은 상기 복수의 제2 희생층 중 적어도 하나와 직접 접하고, 상기 복수의 제2 희생층은 실리콘 저마늄을 포함하고, 상기 적어도 하나의 제2 채널층은 실리콘을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은, 하부층 상에 복수의 제1 희생층 및 적어도 하나의 제1 채널층을 포함하는 제1 수평 나노시트 스택을 형성하고, 상기 하부층 상에 복수의 제2 희생층 및 적어도 하나의 제2 채널층을 포함하는 제2 나노시트 스택을 형성하고, 상기 제1 수평 나노시트 스택에 의해 형성되는 채널의 단부에 배치되는 제1 소오스/드레인 리세스 및 상기 제2 수평 나노시트 스택에 의해 형성되는 채널의 단부에 배치되는 제2 소오스/드레인 리세스를 형성하고, 상기 복수의 제1 희생층 중 어느 하나와 상기 적어도 하나의 제1 채널층 중 어느 하나 사이에 형성되는 상기 제1 소오스/드레인 리세스 내에 제1 내부 스페이서 리세스를 형성하고, 상기 복수의 제2 희생층 중 어느 하나와 상기 적어도 하나의 제2 채널층 중 어느 하나 사이에 형성되는 상기 제2 소오스/드레인 리세스 내에 제2 내부 스페이서 리세스를 형성하는 것을 포함하고, 상기 복수의 제1 희생층 중 적어도 하나는 상기 하부층과 직접 접하고, 상기 적어도 하나의 제1 채널층 각각은, 상기 복수의 제1 희생층 중 적어도 하나와 직접 접하고, 상기 복수의 제1 희생층은 실리콘 저마늄(SiGe)을 포함하고, 상기 적어도 하나의 제1 채널층은 실리콘(Si)을 포함하고, 상기 복수의 제1 희생층 각각은 제1 저마늄 함량을 갖고, 상기 복수의 제2 희생층 중 적어도 하나는 상기 하부층과 직접 접하고, 상기 적어도 하나의 제2 채널층 각각은, 상기 복수의 제2 희생층 중 적어도 하나와 직접 접하고, 상기 복수의 제2 희생층은 실리콘 저마늄(SiGe)을 포함하고, 상기 적어도 하나의 제2 채널층은 실리콘(Si)을 포함하고, 상기 복수의 제2 희생층 각각은, 상기 제1 저마늄 함량보다 작거나 같은 제2 저마늄 함량을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법의 순서도이다.
도 2a 내지 도 6b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 도시한 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 도시한 블록도이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에는 수평 나노 시트 또는 수평 나노 와이어를 갖는 반도체 장치의 제조 방법 및 시스템에 대해 기재되어 있다. 본 명세서에 개시된 실시예들은, 실리콘 채널 수평 나노 시트 또는 수평 나노 와이어뿐만 아니라, 다양한 채널 물질을 갖는 시스템 등에 적용될 수 있다. 본 명세서에 개시된 실시예들은, CMOS 장치의 n 채널 MOSFET 및 p 채널 MOSFET 내에 서로 다른 스트레인을 제공할 수 있다.
몇몇 실시예에서, p 채널 MOSFET 내의 스트레인은, 중립에 가깝거나, 압축력일 수 있다. 반면, n 채널 MOSFET 내의 스트레인은, 인장력에 가까울 수 있다. 몇몇 실시예에서, 실질적으로 동일한 채널 물질은, n 채널 MOSFET과 p 채널 MOSFET에 이용될 수 있으나, 두 구성 요소에 적용되는 스트레인은 내부 스페이서를 형성하기 위해 이용되는 희생층이 리세스되는 다양한 두께로 인해, 서로 다를 수 있다.
예를 들어, 인장 스트레인의 경우, n 채널 MOSFET의 인장 스트레인(tensile strain)은, p 채널 MOSFET의 인장 스트레인보다 클 수 있다. 이와 유사하게, 압축 스트레인의 경우, p 채널 MOSFET의 압축 스트레인은, n 채널 MOSFET의 압축 스트레인보다 클 수 있다. 몇몇 실시예에서, n 채널 MOSFET은, 인장 채널 스트레인을 가질 수 있고, p 채널 MOSFET은 중립 또는 압축 채널 스트레인을 가질 수 있다.
이하에서 도 1 내지 도 6b를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이의 제조 방법에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 다양한 채널 스트레인을 갖는 나노 스케일 반도체 장치를 형성하는 방법에 대한 순서도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법(100)은, 반도체 장치를 위한 수평 나노 시트 스팩을 형성하는 것을 포함할 수 있다. 수평 나노 시트 스택은, 단계(101)에서, 적어도 하나의 채널층 및 적어도 하나의 희생층을 포함할 수 있다.
단계(102)에서, 수평 나노 시트 스택은 패터닝될 수 있고, 수평 나노 시트 장치의 폭을 정의하기 위해 식각될 수 있다. 여기서 폭은, 도 2a 내지 도 6b에 도시된 바와 같이, j 축을 따라 측정된 값일 수 있다.
단계(103)에서, 더미 게이트 구조체는, 패터닝된 수평 나노 시트 스택 상에 형성될 수 있다.
이어서, 단계(104)에서, 수평 나노 시트 스택의 일부분은, 하나 이상의 소오스 및/또는 드레인 캐비티를 형성하기 위해, 하나 이상의 영역에서 제거될 수 있다. 하나 이상의 영역은, 게이트 구조체와 인접한 영역일 수 있다.
단계(105)에서, 수평 나노 시트 스택의 희생층의 일부분은, 희생층 내에 리세스를 형성하기 위해, 선택적으로 제거될 수 있다. 리세스의 깊이는, 수평 나노 시트 구조체의 스트레인 파라메터를 정의할 수 있다.
단계(106)에서, 스페이서 물질은 리세스 내에 증착될 수 있다. 이에 따라, 내부 스페이서라 불리는 스페이서가, 희생층이 리세스된 영역 내에 형성될 수 있다.
본 발명의 기술적 사상에 따른 방법(100)은, 수평 나노 시트 또는 수평 나노 와이어 장치의 제조 공정에 합쳐질 수 있다. 또한, 방법(100)은, 선행적으로 수행되거나, 및/또는 그 이후에 수행되는 추가적인 동작 및/또는 공정일 수 있다. 예를 들어, 수평 나노 시트 장치의 제조 공정을 완성시키기 위해 이용되는 동작 및/또는 공정은, 소오스/드레인 영역의 재성장과 대체 게이트 공정을 포함할 수 있다.
대체 게이트 공정 중에, 구조체 내에 남아있는 희생층의 일부분은, 채널층으로부터 선택적으로 제거될 수 있다. 본 명세서에 개시된 기술적 사상을 위한 중요 공정 중, 추가적인 동작 및/또는 공정들은, 예를 들어, 수평 나노 시트 장치의 적절한 제조 공정으로써, 본 명세서에 개시된 공정들 사이에 수행될 수 있다.
도 1에 도시된 방법(100)의 구체적인 구현은, 방법(100)이 p 채널 MOSFET 형성에 이용되는지, 또는 n 채널 MOSFET 형성에 이용되는지에 따라 다양할 수 있다. 또한, 도 1에 도시된 방법(100)의 구체적인 구현은, 방법(100)이 수평 나노 와이어가 형성되는지 또는 수평 나노 시트가 형성되는지에 따라 다양할 수 있다. 디자인의 구체적인 공정 파라메터 및 물질들은, 형성될 반도체 장치의 특성 및 특정 어플리케이션에 따라 다양할 수 있다.
방법(100)의 실시예들은, n 채널 MOSFET 장치를 위한 도 2a 내지 도 6a 및 p 채널 MOSFET 장치를 위한 도 2b 내지 도 6b를 참조하여, 각각 기재된다. 도 2a 내지 도 6b에 도시된 구조체들을 생성할 수 있는 특정 공정들은, n 채널 MOSFET 장치 및 p 채널 MOSFET 장치 모두에 대해 동시에 수행될 수 있으나, 다른 공정들은, n 채널 MOSFET 장치 및 p 채널 MOSFET 장치에 대해 별개로 수행될 수 있다. n 채널 MOSFET 장치를 위한 몇몇 공정은, p 채널 MOSFET 장치를 위한 몇몇 공정과 별개로 수행되는 것이 일반적이다. n 채널 MOSFET을 제조하기 위해 이용되는 공정 파라메터 및 물질들은, p 채널 MOSFET을 제조하기 위해 이용되는 그것들과 상이할 수 있다.
도 2a는 본 발명의 몇몇 실시예들에 따른 n 채널 MOSFET을 위한 수평 나노 시트 스택의 단면도이다. 도 2b는 본 발명의 몇몇 실시예들에 따른 p 채널 MOSFET을 위한 수평 나노 시트 스택의 단면도이다.
좀 더 구체적으로, 도 2a 에 도시된 수평 나노 시트 스택의 실시예는, 반도체 장치의 n 채널 MOSFET을 제조하기 위해 이용되는 수평 나노 시트 스택을 나타낸다.
몇몇 실시예에서, 도 2a의 수평 나노 시트 스택은, 기판 또는 하부층(201) 상에 형성될 수 있다. 몇몇 실시예에서, 도 2a의 수평 나노 시트 스택은, 복수의 희생층(202, 206, 210) 및 복수의 희생층(202, 206, 210) 사이에 개재되는 복수의 채널층(204, 208)을 포함할 수 있다. 희생층(202, 206, 210) 및 채널층(204, 208)은, 희생층이 기판(201)의 직접 위(directly on)에 형성되는 다른 시퀀스를 이용하여 형성될 수 있다. 도 2a에 도시된 바와 같이, 희생층(202, 206, 210) 및 채널층(204, 208) 각각은, i 축 및 j 축에 의해 형성된 평면과 실질적으로 평행일 수 있다.
희생층(202, 206, 210) 및 채널층(204, 208) 각각은, k 축과 실질적으로 평행한 방향으로 측정된 두께를 가질 수 있다. 몇몇 실시예에서, 희생층(202, 206, 210)은, 실리콘 저마늄(Si1 - xGex)을 포함할 수 있다. 몇몇 실시예에서, 채널층(204, 208)은, 예를 들어, 실리콘 물질을 포함할 수 있다.
비록, n 채널 MOSFET을 위한 수평 나노 시트 스택 형성으로써, 세 개의 희생층과 두 개의 채널층이 도 2a에 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 따른 수평 나노 시트 스택은, 도 2a에 도시된 희생층 보다 더 많거나 적은 개수의 희생층을 포함할 수 있다. 또한, 예를 들어, 본 발명의 기술적 사상에 따른 수평 나노 시트 스택은, 도 2a에 도시된 채널층 보다 더 많거나 적은 개수의 채널층을 포함할 수 있다.
도 2b에 도시된 수평 나노 시트 스택의 실시예는, 반도체 장치의 p 채널 MOSFET을 제조하기 위해 이용되는 수평 나노 시트 스택을 나타낸다. 몇몇 실시예에서, 스택은 기판 또는 하부층(201) 상에 형성될 수 있다. 몇몇 실시예에서, 도 2b의 수평 나노 시트 스택은, 복수의 희생층(212, 216, 220) 및 복수의 희생층(212, 216, 220) 사이에 개재되는 복수의 채널층(214, 218)을 포함할 수 있다.
희생층(212, 216, 220) 및 채널층(214, 218)은, 희생층이 기판(201)의 직접 위에 형성되는 다른 시퀀스를 이용하여 형성될 수 있다. 도 2b에 도시된 바와 같이, 희생층(212, 216, 220) 및 채널층(214, 218)은 각각, i 축 및 j 축에 의해 형성된 평면에 실질적으로 평행할 수 있다. 희생층(212, 216, 220) 및 채널층(214, 218) 각각은, k 축에 실질적으로 평행한 방향으로 측정된 두께를 가질 수 있다.
몇몇 시시예에서, 희생층(212, 216, 220)은, 실리콘 저마늄(Si1 - yGey)을 포함할 수 있다. 몇몇 실시예에서, 채널층(214, 218)은 실리콘 물질을 포함할 수 있다. 비록 도 2b에는, 본 발명의 기술적 사상에 따른 p 채널 MOSFET을 위한 수평 나노 시트 스택은 세 개의 희생층 및 두 개의 채널층을 포함하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 따른 수평 나노 시트 스택은, 도 2b에 도시된 희생층 개수보다 더 많거나 적은 개수의 희생층을 포함할 수 있다. 또한, 예를 들어, 본 발명의 기술적 사상에 따른 수평 나노 시트 스택은, 도 2b에 도시된 채널층 개수보다 더 많거나 적은 개수의 채널층을 포함할 수 있다.
몇몇 실시예에서, 오직 하나의 스택 증착, 즉, n 채널 MOSFET 및 p 채널 MOSFET 장치를 위해 동일 스택이 증착되는 것이 수행될 수 있다. 몇몇 실시예에서, n 채널 MOSFET의 수평 나노 시트 스택과 p 채널 MOSFET의 수평 나노 시트 스택 모두를 위해 실리콘 저마늄 희생층이 이용되는 경우, 하나 이상의 스택 증착 공정이 수행될 수 있다. 이에 따라, 적어도 몇몇 n 채널 MOSFET 장치는, p 채널 MOSFET 장치에 비해 희생층 내의 상이한(예를 들어, 더 큰) 저마늄(Ge) 함량을 가질 수 있다. 몇몇 실시예에서, 스택 증착 공정은, 마스크를 이용하여 제조 공정의 서로 다른 단계에서 수행될 수 있다.
몇몇 실시예에서, 도 2a의 n 채널 MOSFET 스택에 포함되는 물질과 도 2b의 p 채널 MOSFET 스택에 포함되는 물질은, 전술한 물질 구성을 포함할 수 있다. 예를 들어, Si1 -xGex와 Si1- xGex에서, x는 y와 다를 수 있다. 예를 들어, x 는 y보다 클 수 있다. x와 y의 선택에 따라, n 채널 MOSFET 장치의 채널 내의 인장 스트레인이, p 채널 MOSFET 장치의 채널 내의 인장 스트레인보다 커질 수 있다.
도 3a는 본 발명의 몇몇 실시예들에 따른 n 채널 MOSFET 장치의 수평 나노 시트를 도시한 단면도이다. 도 3b는 본 발명의 몇몇 실시예들에 따른 p 채널 MOSFET 장치의 수평 나노 시트를 도시한 단면도이다.
도 3a 및 도 3b에 도시된 제조 공정 단계에서, 게이트 구조체(314a-c, 334a-c)는, n 채널 MOSFET을 위한 수평 나노 시트 스택과 p 채널 MOSFET을 위한 수평 나노 시트 스택 상에 각각 형성될 수 있다. 몇몇 실시예에서, 게이트 구조체(314a-c, 334a-c)는, 더미 게이트일 수 있다.
도 3a의 제1 게이트 구조체 세트(314a-c)는, 예를 들어, 산화물 물질과 같은 절연층(302) 및 예를 들어, 실리콘 질화물 물질을 포함하는 캡핑 층(312) 및 폴리 실리콘 층(308)을 포함할 수 있다. 제1 게이트 구조체 세트(314a-c)는 또한, 스페이서 물질(304)을 포함할 수 있다.
이와 유사하게 도 3b에 도시된 게이트 구조체(334a-c)는, 절연층(322), 폴리 실리콘 층(328), 캡핑 층(322) 및 스페이서(324)를 포함할 수 있다.
몇몇 실시예에서, 동일 공정은 n 채널 MOSFET 장치와 p 채널 MOSFET 장치에 대해 적용될 수 있다. 몇몇 실시예에서, n 채널 MOSFET 장치와 p 채널 MOSFET 장치를 위한 공정은 서로 다를 수 있고, 제조 공정 중 서로 다른 단계에서 (예를 들어, 다른 유형의 장치는 마스크로 덮어놓은 채) 적용될 수 있다. 몇몇 실시예에서, 스페이서(304, 324)의 두께는, 필요에 따라, n 채널 MOSFET 장치와 p 채널 MOSFET 장치에서 서로 다를 수 있다. 예를 들어, 수평 나노 시트 스택에서 내부 스페이서 두께를 일치시키기 위해, 스페이서(304, 324)의 두께를 서로 다르게 할 수 있다.
도 4a는 본 발명의 몇몇 실시예들에 따른 n 채널 MOSFET의 수평 나노 시트를 도시한 단면도이다. 도 4b는 본 발명의 몇몇 실시예들에 따른 p 채널 MOSFET의 수평 나노시트를 도시한 단면도이다.
도 4a 및 도 4b에 도시된 제조 공정 단계에서, 캐비티 또는 리세스(402)는, 게이트 구조체(314a-c, 334a-c)와 인접한 영역 내에 각각 형성될 수 있다. 다시 말해서, 수평 나노 시트 스택 각각은, 리세스(402)를 형성하기 위해, k 축 방향을 따라 식각될 수 있다.
리세스(402)는, 후속 공정에서, 소오스/드레인 영역을 형성하기 위해 이용될 수 있다. 몇몇 실시예에서, 리세스(402)는, 기판(202) 상면의 일부를 노출시킬 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 수평 나노 시트 스택의 채널 길이는, i 축 방향을 따라 측정된 길이일 수 있다.
몇몇 실시예에서, 실리콘 채널층 및 실리콘 저마늄 희생층을 갖는 수평 나노 시트 스택을 이용하는 경우, 인장 스트레인은, 캐비티 또는 리세스(4-2_의 형성 중, 희생층에 의해 채널층 내에 유도될 수 있다. 리세스(402)의 형성은, 채널층 내에 인장 스트레인을 야기시키는, 스택의 탄성 이완(elastic relaxation)을 야기시킬 수 있다.
도 5a는 본 발명의 몇몇 실시예들에 따른 n 채널 MOSFET의 수평 나노 시트를 도시한 단면도이다. 도 5b는 본 발명의 몇몇 실시예들에 따른 p 채널 MOSFET의 수평 나노시트를 도시한 단면도이다.
몇몇 실시예에서, 도 5a 및 도 5b에 도시된 바와 같이, n 채널 MOSFET 장치의 희생층(202, 206, 210) 및 p 채널 MOSFET 장치의 희생층(212, 216, 220)은, i 축을 따라 선택적으로 에치 백될 수 있다. 이에 따라, 채널층 사이의 희생층 내에, 리세스(502)가 형성될 수 있다.
리세스(502)의 길이 또는 깊이는, 채널층(204, 208, 214, 218)과 그에 상응하는 식각된 희생층(202, 206, 210, 212, 216, 220)의 i 축 방향으로의 길이의 차이와 연관될 수 있다. 여기서 리세스(502)의 길이 또는 깊이는, i 축 방향을 따라 측정된 값일 수 있다.
몇몇 실시예에서, 도 5a의 n 채널 MOSFET 장치의 리세스(502)의 길이 또는 깊이(504)는, 도 5b의 p 채널 MOSFET 장치의 리세스(502)의 길이 또는 깊이(506)보다 작을 수 있다. 이 때, 리세스의 길이 또는 깊이(504, 506)는, i 축 방향을 따라 측정된 값일 수 있다.
내부 스페이서 형성을 위해 희생층을 리세스(502)하는 것은, n 채널 MOSFET 장치와 p 채널 MOSFET 장치 각각의 제조 공정의 서로 다른 단계에서 수행될 수 있다. n 채널 MOSFET 장치의 리세스(502)의 길이 또는 깊이(504) 보다 긴 p 채널 MOSFET 장치의 리세스(502)의 길이 또는 깊이(506)는, p 채널 MOSFET 장치의 채널에서 원하지 않는 인장 스트레인을 부분적으로 제거할 수 있도록 할 수 있다.
p 채널 MOSFET 장치의 리세스(502)의 길이 또는 깊이(506)에 비해 감소된 n 채널 MOSFET 장치의 리세스(502)의 길이 또는 깊이(504)는, p 채널 MOSFET 장치 보다 높은 인장 스트레인을 갖는 n 채널 MOSFET 장치를 형성하기 위해, n 채널 MOSFET 장치의 채널 내의 인장 스트레인을 p 채널 MOSFET 장치에서 제거되는 양 보다 적게 제거할 수 있다.
도 6a는 본 발명의 몇몇 실시예들에 따른 n 채널 MOSFET의 수평 나노 시트를 도시한 단면도이다. 도 6b는 본 발명의 몇몇 실시예들에 따른 p 채널 MOSFET의 수평 나노시트를 도시한 단면도이다.
도 6a에서, n 채널 MOSFET 스페이서(602)는, 리세스(502) 내에서 제1 두께(또는 길이)(604)를 갖도록 형성될 수 있다. 제1 두께(604)는, i 축 방향을 따라 측정된 값일 수 있다. 이와 유사하게 도 6b에 도시된 p 채널 MOSFET 스페이서(612)는, n 채널 MOSFET 스페이서(602)의 제1 두께(604)보다 큰 제2 두께(또는 길이)(606)을 가질 수 있다. 제2 두께(606)는 i 축 방향을 따라 측정된 값일 수 있다.
몇몇 실시예에서, n 채널 MOSFET 스페이서(602)의 제1 두께(604)는, n 채널 MOSFET 스페이서(602)가 에치 백됨에 따라, 리세스(502)의 두께(504)보다 작을 수 있다. 이와 유사하게, p 채널 MOSFET 스페이서(612)의 두께(606)는, 리세스(502)의 두께(506)보다 얇을 수 있다.
몇몇 실시예에서, 에치 백 공정이 수행되지 않는 경우, n 채널 MOSFET 스페이서(602)의 두께(604)는 리세스(502)의 두께(504)와 실질적으로 동일할 수 있다. 또한, 이 경우, p 채널 MOSFET 스페이서(612)의 두께(606)는 리세스(502)의 두께(506)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 장치의 인장 또는 압축 스트레인 각각은, 리세스(502)의 두께(504, 506) 및 희생층의 저마늄 함량의 조합에 의해 조정되거나 기결정될 수 있다. 몇몇 실시예에서, n 채널 MOSFET 장치의 희생층의 저마늄 함량은, p 채널 MOSFET 장치의 희생층의 저마늄 함량보다 적어도 5% 많을 수 있다. 몇몇 실시예에서, 두께(504, 506)의 차이는, 약 1nm 내지 약 5nm 사이의 범위 내에 속할 수 있다.
도시된 공정 수행 후, 수평 나노 시트 장치를 제조하기 위한 공정은 계속될 수 있다. 후속 공정은, 리세스(402) 내에 소오스/드레인을 형성하는 공정을 포함할 수 있다. 이러한 공정들은, 몇몇 실시예에서, 리세스(402) 내에 소오스 및 드레인을 에피텍셜 재성장 시킴으로써 수행될 수 있다. 또한, 몇몇 실시예에서, 리세스(402)를 넘어, 소오스 및 드레인 구조체가 과성장될 수도 있다.
몇몇 실시예에서, 소오스/드레인 구조체는, 이완되어(relaxed) 성장될 수 있고, 이에 따라 채널 내의 스트레인은, 소오스/드레인 성장 중 변화하지 않을 수 있다. 몇몇 실시예에서, 소오스/드레인의 재성장 공정은, 필요에 따른 특정 장치의 채널 내에 스트레인을 더하도록 설계될 수도 있다.
제조 공정은, 후속 공정으로 희생층이 채널층으로부터 선택적으로 제거되는 대체 게이트 공정을 포함할 수 있다. 대체 게이트 공정은, 나노시트 릴리스(release) 공정으로도 불릴 수 있다. 나노시트 릴리스 공정 중, 채널 내의 스트레인 중 소량은, 소오스/드레인 구조체를 위한 재분배에 의해 손실될 수 있다. 그러나, 채널의 스트레인의 대부분은 유지될 수 있다.
채널층을 감싸는 게이트 스택의 형성은, 나노시트 릴리스 공정 이후에 수행될 수 잇다. 추가적인 공정 단계는, 회로 및 수평 나노 시트 장치의 제조를 완성하는 단계를 포함할 수 있다.
이하에서 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 7은 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 스택을 포함하는 반도체 장치를 포함하는 전자 시스템(700)의 블록도이다.
도 7을 참조하면, 전자 시스템(700)은, 컨트롤러(710), 입출력 장치(704), 메모리 장치(706), 인터페이스(708) 및 버스(702)를 포함할 수 있다. 컨트롤러(710), 입출력 장치(704), 메모리 장치(706) 및/또는 인터페이스(708)는, 버스(702)에 의해 서로 연결될 수 있다. 버스(702)는 데이터 전송을 위한 경로 역할을 할 수 있다.
컨트롤러(710)는, 적어도 하나의 마이크로프로세서, 디지털 신호 처리기, 마이크로컨트롤러 및 마이크로프로세서와 유사한 기능을 수행할 수 있는 로직 장치, 디지털 신호 처리기 및 마이크로컨트롤러를 포함할 수 있다.
입출력 장치(704)는, 키패드, 키보드 및 디스플레이 장치를 포함할 수 있다. 메모리 장치(706)는, 데이터 및/또는 커맨드를 저장할 수 있다. 인터페이스(708)는, 데이터를 통신 네트워크에 전송하거나, 또는 데이터를 통신 네트워크로부터 수신하는데에 이용될 수 있다. 인터페이스(708)는, 유선 또는 무선 인터페이스일 수 있다. 예를 들어, 인터페이스(708)는, 안테나 또는 유선/무선 트랜스시버를 포함할 수 있다.
도면에서, 전자 시스템(700)이 컨트롤러(710)의 동작을 향상시키기 위한 메모리로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 전자 시스템(700)은, 고속 DRAM 또는 SRAM을 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 메모리로 제공될 수 있다. 나아가, 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 메모리 장치(706) 내, 인터페이스(708) 내, 컨트롤러(710) 내, 또는 입출력 장치(704) 내에 제공될 수 있다.
전자 시스템(700)은, 무선 환경에서 정보를 전송하거나 수신할 수 있는 거의 모든 유형의 전자 제품에 적용될 수 있다. 무선 환경에서 정보를 전송하거나 수신할 수 있는 거의 모든 유형의 전자 제품은, 예를 들어, PDA(Personal Data Assistant), 포터블 컴퓨터, 웹 태블릿, 무선 폰, 모바일 폰, 디지털 뮤직 플레이어, 메모리 카드 등일 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
201: 기판 202: 희생층
204: 채널층

Claims (20)

  1. 제1 수평 나노시트 스택 및 제1 소오스/드레인 구조체를 포함하는 n 채널 장치; 및
    제2 수평 나노시트 스택 및 제2 소오스/드레인 구조체를 포함하는 p 채널 장치를 포함하고,
    상기 제1 수평 나노시트 스택은, 하부층 상에 배치되는 복수의 제1 게이트 층 및 적어도 하나의 제1 채널층을 포함하는 제1 게이트 구조체를 포함하고,
    상기 복수의 제1 게이트 층 중 어느 하나는 상기 하부층과 직접 접하고,
    상기 적어도 하나의 제1 채널층 각각은, 상기 복수의 제1 게이트 층 중 적어도 어느 하나와 접하고,
    상기 제1 소오스/드레인 구조체는, 상기 제1 수평 나노시트 스택에 의해 형성되는 채널 길이의 단부에 배치되고,
    제1 내부 스페이서는, 상기 복수의 제1 게이트 층 중 적어도 어느 하나와 상기 제1 소오스/드레인 구조체 사이에 배치되고,
    상기 제1 내부 스페이서는 제1 길이를 갖고,
    상기 제2 수평 나노시트 스택은 상기 하부층 상에 배치되는 복수의 제2 게이트 층 및 적어도 하나의 제2 채널층을 포함하는 제2 게이트 구조체를 포함하고,
    상기 복수의 제2 게이트 층 중 어느 하나는 상기 하부층과 직접 접하고,
    상기 적어도 하나의 제2 채널층 각각은, 상기 복수의 제2 게이트 층 중 적어도 어느 하나와 접하고,
    상기 제2 소오스/드레인 구조체는, 상기 제2 수평 나노시트 스택에 의해 형성되는 채널 길이의 단부에 배치되고,
    제2 내부 스페이서는, 상기 복수의 제2 게이트 층 중 적어도 어느 하나와 상기 제2 소오스/드레인 구조체 사이에 배치되고,
    상기 제2 내부 스페이서는, 상기 제1 길이보다 큰 제2 길이를 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 길이는, 상기 제2 길이보다 2nm 내지 5nm 작은 반도체 장치.
  3. 제 1항에 있어서,
    상기 적어도 하나의 제1 채널층 각각은, 인장 스트레인(tensile strain)을 포함하고,
    상기 적어도 하나의 제2 채널층 각각은, 중립 스트레인 또는 압축 스트레인을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 적어도 하나의 제2 채널층 각각의 인장 스트레인은, 상기 적어도 하나의 제1 채널층 각각의 인장 스트레인보다 작은 반도체 장치.
  5. 하부층 상에 복수의 제1 희생층 및 적어도 하나의 제1 채널층을 포함하고, n 채널 장치를 위한 제1 수평 나노시트 스택을 형성하고,
    상기 하부층 상에 복수의 제2 희생층 및 적어도 하나의 제2 채널층을 포함하고, p 채널 장치를 위한 제2 수평 나노시트 스택을 형성하고,
    상기 제1 수평 나노시트 스택에 의해 형성되는 채널 단부에 형성되는 제1 소오스/드레인 리세스와, 상기 제2 수평 나노시트 스택에 의해 형성되는 채널 단부에 형성되는 제2 소오스/드레인 리세스를 형성하고,
    제1 길이를 갖고, 상기 복수의 제1 희생층 중 어느 하나와 상기 적어도 하나의 제1 채널층 중 어느 하나 사이에 형성되는 상기 제1 소오스/드레인 리세스 내에 제1 내부 스페이서 리세스를 형성하고,
    상기 제1 길이보다 큰 제2 길이를 갖고, 상기 복수의 제2 희생층 중 어느 하나와 상기 적어도 하나의 제2 채널층 중 어느 하나 사이에 형성되는 상기 제2 소오스/드레인 리세스 내에 제2 내부 스페이서 리세스를 형성하는 것을 포함하고,
    상기 복수의 제1 희생층 중 적어도 하나는 상기 하부층과 직접 접하고,
    상기 적어도 하나의 제1 채널층 각각은, 상기 복수의 제1 희생층 중 적어도 다른 하나와 직접 접하고,
    상기 복수의 제1 희생층은 실리콘 저마늄(SiGe)을 포함하고,
    상기 적어도 하나의 제1 채널층은 실리콘(Si)을 포함하고,
    상기 복수의 제2 희생층 중 적어도 하나는 상기 하부층과 직접 접하고,
    상기 적어도 하나의 제2 채널층 각각은 상기 복수의 제2 희생층 중 적어도 다른 하나와 직접 접하고,
    상기 복수의 제2 희생층은 실리콘 저마늄을 포함하고,
    상기 적어도 하나의 제2 채널층은 실리콘을 포함하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 내부 스페이서 리세스 내에 제1 내부 스페이서를 형성하고,
    상기 제2 내부 스페이서 리세스 내에 제2 내부 스페이서를 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 복수의 제1 희생층을 제1 게이트 구조체로 대체하고,
    상기 복수의 제2 희생층을 제2 게이트 구조체로 대체하는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 적어도 하나의 제1 채널층의 스트레인(strain)은 인장 스트레인을 포함하고,
    상기 적어도 하나의 제2 채널층의 스트레인은 중립 스트레인 또는 압축 스트레인을 포함하는 반도체 장치 제조 방법.
  9. 제 7항에 있어서,
    상기 적어도 하나의 제2 채널층의 인장 스트레인은, 상기 적어도 하나의 제1 채널층의 인장 스트레인보다 작은 반도체 장치 제조 방법.
  10. 제 5항에 있어서,
    상기 제1 길이는, 상기 제2 길이보다 2nm 내지 5nm 작은 반도체 장치 제조 방법.
  11. 제 10항에 있어서,
    상기 복수의 제1 희생층의 저마늄 함량은, 상기 복수의 제2 희생층의 저마늄 함량과 크거나 같은 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 복수의 제1 희생층의 상기 저마늄 함량은, 상기 복수의 제2 희생층의 상기 저마늄 함량보다 5% 큰 반도체 장치 제조 방법.
  13. 하부층 상에 복수의 제1 희생층 및 적어도 하나의 제1 채널층을 포함하는 제1 수평 나노시트 스택을 형성하고,
    상기 하부층 상에 복수의 제2 희생층 및 적어도 하나의 제2 채널층을 포함하는 제2 나노시트 스택을 형성하고,
    상기 제1 수평 나노시트 스택에 의해 형성되는 채널의 단부에 배치되는 제1 소오스/드레인 리세스 및 상기 제2 수평 나노시트 스택에 의해 형성되는 채널의 단부에 배치되는 제2 소오스/드레인 리세스를 형성하고,
    상기 복수의 제1 희생층 중 어느 하나와 상기 적어도 하나의 제1 채널층 중 어느 하나 사이에 형성되는 상기 제1 소오스/드레인 리세스 내에 제1 내부 스페이서 리세스를 형성하고,
    상기 복수의 제2 희생층 중 어느 하나와 상기 적어도 하나의 제2 채널층 중 어느 하나 사이에 형성되는 상기 제2 소오스/드레인 리세스 내에 제2 내부 스페이서 리세스를 형성하는 것을 포함하고,
    상기 복수의 제1 희생층 중 적어도 하나는 상기 하부층과 직접 접하고,
    상기 적어도 하나의 제1 채널층 각각은, 상기 복수의 제1 희생층 중 적어도 다른 하나와 직접 접하고,
    상기 복수의 제1 희생층은 실리콘 저마늄(SiGe)을 포함하고,
    상기 적어도 하나의 제1 채널층은 실리콘(Si)을 포함하고,
    상기 복수의 제1 희생층 각각은 제1 저마늄 함량을 갖고,
    상기 복수의 제2 희생층 중 적어도 하나는 상기 하부층과 직접 접하고,
    상기 적어도 하나의 제2 채널층 각각은, 상기 복수의 제2 희생층 중 적어도 하나와 직접 접하고,
    상기 복수의 제2 희생층은 실리콘 저마늄(SiGe)을 포함하고,
    상기 적어도 하나의 제2 채널층은 실리콘(Si)을 포함하고,
    상기 복수의 제2 희생층 각각은, 상기 제1 저마늄 함량보다 작거나 같은 제2 저마늄 함량을 갖는 반도체 장치 제조 방법.
  14. 제 13항에 있어서,
    상기 제1 내부 스페이서 리세스 내에 제1 내부 스페이서를 형성하고,
    상기 제2 내부 스페이서 리세스 내에 제2 내부 스페이서를 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  15. 제 14항에 있어서,
    상기 복수의 제1 희생층을 제1 게이트 구조체로 대체하고,
    상기 복수의 제2 희생층을 제2 게이트 구조체로 대체하는 것을 더 포함하는 반도체 장치 제조 방법.
  16. 제 13항에 있어서,
    상기 제1 저마늄 함량은, 상기 제2 저마늄 함량보다 5% 큰 반도체 장치 제조 방법.
  17. 제 16항에 있어서,
    상기 제1 내부 스페이서 리세스의 제1 길이는, 상기 제2 내부 스페이서 리세스의 제2 길이보다 2nm 내지 5nm 적은 반도체 장치 제조 방법.
  18. 제 13항에 있어서,
    상기 제1 내부 스페이서 리세스의 제1 길이는, 상기 제2 내부 스페이서 리세스의 제2 길이보다 2nm 내지 5nm 적은 반도체 장치 제조 방법.
  19. 제 13항에 있어서,
    상기 적어도 하나의 제1 채널층의 스트레인은, 인장 스트레인을 포함하고,
    상기 적어도 하나의 제2 채널층의 스트레인은, 중립 스트레인 또는 압축 스트레인을 포함하는 반도체 장치 제조 방법.
  20. 제 13항에 있어서,
    상기 적어도 하나의 제2 채널층의 인장 스트레인은, 상기 적어도 하나의 제1 채널층의 인장 스트레인보다 작은 반도체 장치 제조 방법.
KR1020160163366A 2016-03-11 2016-12-02 반도체 장치 및 이의 제조 방법 KR102519301B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662307360P 2016-03-11 2016-03-11
US62/307,360 2016-03-11
US15/289,951 US9978833B2 (en) 2016-03-11 2016-10-10 Methods for varied strain on nano-scale field effect transistor devices
US15/289,951 2016-10-10

Publications (2)

Publication Number Publication Date
KR20170106176A true KR20170106176A (ko) 2017-09-20
KR102519301B1 KR102519301B1 (ko) 2023-04-06

Family

ID=59787082

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160163366A KR102519301B1 (ko) 2016-03-11 2016-12-02 반도체 장치 및 이의 제조 방법

Country Status (4)

Country Link
US (1) US9978833B2 (ko)
KR (1) KR102519301B1 (ko)
CN (1) CN107180792B (ko)
TW (1) TWI728060B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050107B1 (en) * 2017-02-13 2018-08-14 International Business Machines Corporation Nanosheet transistors on bulk material
US10535733B2 (en) 2018-01-11 2020-01-14 International Business Machines Corporation Method of forming a nanosheet transistor
US11062959B2 (en) 2018-03-19 2021-07-13 International Business Machines Corporation Inner spacer and junction formation for integrating extended-gate and standard-gate nanosheet transistors
US10566445B2 (en) 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US10971585B2 (en) 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
CN110970369B (zh) * 2018-09-30 2022-08-02 中芯国际集成电路制造(上海)有限公司 Cmos反相器结构及其形成方法
EP3644350A1 (en) 2018-10-26 2020-04-29 IMEC vzw Method for manufacturing 3d semiconductor device
US11088034B2 (en) * 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11081568B2 (en) 2019-07-22 2021-08-03 International Business Machines Corporation Protective bilayer inner spacer for nanosheet devices
US11444177B2 (en) * 2020-01-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020119963A1 (de) 2020-01-30 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11563015B2 (en) 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
KR102446604B1 (ko) * 2021-01-04 2022-09-26 한국과학기술원 스트레인드 채널 성장 구조, 및 그를 이용한 스트레인드 채널 및 소자 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150022905A (ko) * 2012-07-27 2015-03-04 인텔 코포레이션 나노와이어 트랜지스터 디바이스 및 형성 기법
KR20160014090A (ko) * 2014-06-30 2016-02-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆⅰｎｆｅｔ 열 보호 방법 및 관련 구조물
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7465972B2 (en) 2005-01-21 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS device design
JP5168274B2 (ja) * 2007-05-14 2013-03-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US8338259B2 (en) 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
US8709888B2 (en) * 2011-12-16 2014-04-29 International Business Machines Corporation Hybrid CMOS nanowire mesh device and PDSOI device
CN104126228B (zh) * 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US8674342B2 (en) * 2012-02-27 2014-03-18 International Business Machines Corporation Pad-less gate-all around semiconductor nanowire FETs on bulk semiconductor wafers
KR102168475B1 (ko) * 2014-03-24 2020-10-21 인텔 코포레이션 나노와이어 디바이스들을 위한 내부 스페이서들을 제조하는 집적 방법들
CN106463543B (zh) * 2014-06-11 2020-04-07 三星电子株式会社 结晶多纳米片应变沟道fet及其制造方法
US9647098B2 (en) * 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US9202919B1 (en) 2014-07-31 2015-12-01 Stmicroelectronics, Inc. FinFETs and techniques for controlling source and drain junction profiles in finFETs

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150022905A (ko) * 2012-07-27 2015-03-04 인텔 코포레이션 나노와이어 트랜지스터 디바이스 및 형성 기법
KR20160014090A (ko) * 2014-06-30 2016-02-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆⅰｎｆｅｔ 열 보호 방법 및 관련 구조물
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer

Also Published As

Publication number Publication date
KR102519301B1 (ko) 2023-04-06
CN107180792B (zh) 2023-03-07
TWI728060B (zh) 2021-05-21
CN107180792A (zh) 2017-09-19
US20170263704A1 (en) 2017-09-14
TW201806149A (zh) 2018-02-16
US9978833B2 (en) 2018-05-22

Similar Documents

Publication Publication Date Title
KR102519301B1 (ko) 반도체 장치 및 이의 제조 방법
KR102150942B1 (ko) 핀펫을 구비하는 반도체 장치
US10510622B1 (en) Vertically stacked complementary-FET device with independent gate control
US10840142B2 (en) Semiconductor device including a three-dimensional channel
US9673099B2 (en) Method of fabricating integrated circuit devices
US9490177B2 (en) Integrated circuit devices including stress proximity effects and methods of fabricating the same
US9799748B1 (en) Method of forming inner spacers on a nano-sheet/wire device
KR101950081B1 (ko) 핀 기반 트랜지스터를 위한 고 이동도를 갖도록 변형된 채널을 포함하는 반도체 장치, 이동 컴퓨팅 장치, 통신장치, 이동 컴퓨팅 시스템
US9153692B2 (en) Semiconductor device having a stress film on a side surface of a fin
US9514990B2 (en) Methods for manufacturing semiconductor devices having different threshold voltages
KR102085525B1 (ko) 반도체 장치 및 그 제조 방법
US9214360B2 (en) Methods of patterning features having differing widths
KR102014724B1 (ko) 반도체 장치 및 그 제조 방법
WO2005050711A2 (en) A method for fabricating semiconductor devices using strained silicon bearing material
KR101994079B1 (ko) 반도체 장치 및 그 제조 방법
US8053838B2 (en) Structures, fabrication methods, design structures for strained fin field effect transistors (FinFets)
KR102470756B1 (ko) 변형 채널 finfet 장치의 제조 방법
KR102172712B1 (ko) 반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant