KR20170105090A - 전자 디바이스, 메모리 셀, 및 전기 전류를 흐르게 하는 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 10
- 230000007423 decrease Effects 0.000 claims abstract description 24
- 230000004913 activation Effects 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 76
- 230000009467 reduction Effects 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- 229910000314 transition metal oxide Inorganic materials 0.000 claims description 3
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims description 2
- 239000005387 chalcogenide glass Substances 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229910001935 vanadium oxide Inorganic materials 0.000 claims description 2
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 239000000203 mixture Substances 0.000 description 7
- 230000007704 transition Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- WTSZEAJEVDVRML-UHFFFAOYSA-N [O--].[O--].[O--].[O--].[V+5].[Y+3] Chemical class [O--].[O--].[O--].[O--].[V+5].[Y+3] WTSZEAJEVDVRML-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- LSYIMYXKHWXNBV-UHFFFAOYSA-N lanthanum(3+) oxygen(2-) titanium(4+) Chemical class [O-2].[La+3].[Ti+4] LSYIMYXKHWXNBV-UHFFFAOYSA-N 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- KNJBQISZLAUCMG-UHFFFAOYSA-N oxygen(2-) titanium(4+) yttrium(3+) Chemical class [O-2].[Y+3].[Ti+4] KNJBQISZLAUCMG-UHFFFAOYSA-N 0.000 description 1
- SOQBVABWOPYFQZ-UHFFFAOYSA-N oxygen(2-);titanium(4+) Chemical class [O-2].[O-2].[Ti+4] SOQBVABWOPYFQZ-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
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- H01L45/1233—
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- H01L45/126—
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
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- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
- H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/20—Multistable switching devices, e.g. memristors
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
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Abstract
전자 디바이스는 두개의 전도성 전극들을 포함한다. 제 1 전류 경로가 전극들 중 하나로부터 다른 전극으로 연장되고 0.5 eV 내지 3.0 eV의 지배적인 열적으로 활성화된 전도 활성 에너지를 가진다. 제 2 전류 경로가 하나의 전극 다른 전극으로 연장되고 제 1 전류 경로에 회로-병렬이다. 제 2 전류 경로는 300℃와 800℃ 사이의 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타내고 그리고 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타낸다. 다른 실시예들이 개시된다.
Description
본 출원에서 개시된 실시예들은 전자 디바이스들, 메모리 셀들, 및 전기 전류를 흐르게 하는 방법들에 관한 것이다.
전자 디바이스들은 통합 회로부의 컴포넌트들이다. 하나의 이런 디바이스는 두개의 전도성 전극들을 포함하고 그 사이에 더 낮은 전도성의 재료를 갖는다. 두개의 전극들 사이에 충분한 전압 차이가 더 낮은 전도성 재료를 통과하여 전극들 중 하나 다른 전극으로 전류가 흐르게 할 수 있다.
메모리는 집적 회로의 일 유형이며, 컴퓨터 시스템들에서 데이터를 저장하기 위해 사용된다. 메모리는 개개의 메모리 셀들의 하나 이상의 어레이들로 제작될 수 있다. 메모리 셀들은 디지트 라인(digit line)들 (비트 라인들, 데이터 라인들, 감지 라인들, 또는 데이터/감지 라인들로 또한 지칭될 수 있는) 및 액세스 라인들 (워드 라인들로 또한 지칭될 수 있는)을 이용하여 기록될 수 있거나 판독될 수 있다. 디지트 라인들은 메모리 셀들을 어레이의 컬럼(column)들을 따라서 전도성으로 상호 연결할 수 있고, 및 액세스 라인들은 메모리 셀들을 어레이의 로우(row)들을 따라서 전도성으로 상호 연결할 수 있다. 각각의 메모리 셀은 디지트 라인 및 액세스 라인의 조합을 통하여 고유하게(uniquely) 어드레스 될 수 있다.
메모리 셀들은 휘발성 또는 비휘발성일 수 있다. 컴퓨터가 턴 오프될 때를 포함하여 확장된 시간 기간들 동안에 비-휘발성 메모리 셀은 데이터를 저장할 수 있다. 휘발성 메모리는 소산시키고 따라서 많은 경우에 초당 여러번 리프레쉬(refresh)되거나/재기록되는 것을 필요로 한다. 특히, 메모리 셀들은 메모리를 적어도 2개의 상이한 선택가능 상태들로 유지하거나 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1"인 것로 간주된다. 다른 시스템들에서, 적어도 몇몇 개개의 메모리 셀들은 둘 이상의 레벨들 또는 상태들의 정보를 저장하도록 구성될 수 있다. 일 유형의 메모리 셀은 데이터를 저장하는 메모리 디바이스와 직렬로 전기적으로 결합된 선택 디바이스를 포함한다.
도 1은 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 2는 도 1 전자 디바이스의 동작 상태를 개략적으로 도시한 도면이다.
도 3은 도 1 전자 디바이스의 동작 상태를 개략적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 6는 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 7 은 도 6 구성의 전자 디바이스의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 9는 도 8 구성의 전자 디바이스의 평면도이다.
도 10은 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 11는 도 8 구성의 전자 디바이스의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 셀 부분의 도식적인 단면도이다.
도 2는 도 1 전자 디바이스의 동작 상태를 개략적으로 도시한 도면이다.
도 3은 도 1 전자 디바이스의 동작 상태를 개략적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 6는 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 7 은 도 6 구성의 전자 디바이스의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 9는 도 8 구성의 전자 디바이스의 평면도이다.
도 10은 본 발명의 일 실시예에 따른 전자 디바이스 부분의 도식적인 단면도이다.
도 11는 도 8 구성의 전자 디바이스의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 셀 부분의 도식적인 단면도이다.
본 발명의 일 실시예에 따른 전자 디바이스 (10)가 도시되고 도 1을 참고로 하여 처음 설명된다. 전자 디바이스 (10)는 두개의 전도성 (즉, 전기적으로) 전극들 (12) 및 (14)를 포함하고 그 사이에 제 1 재료 (16) 및 제 2 재료 (18)를 갖는다. 전자 디바이스 (10)는 0.5 eV 내지 3.0 eV의 지배적인(dominant) 열적으로 활성화된 전도 활성 에너지를 갖는 전극들 중 하나 (12) 또는 (14)로부터 다른 전극으로의 제 1 전류 (즉, 전기적) 경로 (20)를 포함한다. 전자 디바이스 (10)는 제 1 전류 경로 (20)에 회로-병렬인 하나의 전극 (12 또는 14)으로부터 다른 전극으로의 제 2 전류 경로 (22)를 포함한다. 제 2 전류 경로 (22)는 300℃와 800℃ 사이의 50℃이하의 온도 범위내에서의 온도 증가에 대해 전기 전도도에서 최소 100-배 증가 (즉, 적어도 100배 더 큰 전도도)를 나타낸다. 더구나, 제 2 전류 경로 (22)는 50℃ 온도 범위내에서의 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타낸다. 일 실시예에서, 50℃ 온도 범위내에서의 전기 전도도에서 이런 개별 증가 및 감소는 최소 1,000-배, 및 일 실시예에서 최소 10,000-배이다. 일 실시예에서, 50℃ 온도 범위는 전체가 400℃ 내지 500℃의 범위 내에 있고 일 실시예에서는 전체가 500℃ 내지 600℃의 범위내에 있다. 일 실시예에서, 제 2 전류 경로에서의 전도도에서 최소 100-배 증가 및 감소는 50℃ 온도 범위내에서의 온도 변화율과는 무관하다. 일 실시예에서, 최소 100-배 증가된 상태에서의 제 2 전류 경로 (22)는 적어도 10 Siemens/cm의 전도도를 가진다. 일 실시예에서, 제 2 전류 경로는 300℃ 아래에서 0.1 Siemens/cm 이하의 전도도를 가진다. 일 실시예에서, 제 2 전류 경로에 전도도에서 최소 100-배 증가 및 전도도에서 최소 100-배 감소가 발생하는 온도 범위는 300℃와 800℃ 사이의 35℃이하이고, 일 실시예에서 300℃와 800℃ 사이의 25℃ 이하이다.
제 1 전류 경로 (20)는 전극들 (12) 과 (14)사이에서 그리고 전극들에 제 1 재료 (16)에 의해 또는 그것내에 둘러싸인 것으로 도시된다. 제 2 전류 경로 (22)는 전극들 (12) 과 (14)사이에서 그리고 전극들에 제 2 재료 (18)에 의해 또는 그것내에 둘러싸인 것으로 도시된다. 예제 제 1 재료들 (16)는 아몰퍼스 실리콘, 다결정질 실리콘, 게르마늄, 및 칼코겐화물 유리 중 하나이상을 포함한다. 제 1 재료 (16), 그에의해 제 1 전류 경로 (20)는 지배적으로 (즉, 50 원자 %보다 크게) 이런 재료(들)를 포함할 수 있다. 임의의 이들 재료들은 제 1 전류 경로 (20)에 희망하는 전체 전기 저항/전도도를 제공하기 위해 도핑되거나 또는 도핑되지 않을 수 있다. 추가하여, 만약 다른식으로 표시되지 않으면 본 출원에서 설명된 임의의 재료들 및/또는 구조들은 균질(homogenous) 또는 비-균질일 수 있는데, 그것과는 관계없이 위에 놓인 임의의 재료 위에 연속적이거나 또는 불연속적일 수 있다. 더구나, 다른 식으로 표시되지 않는 한, 각각의 재료는 예제들로 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 에피택셜 성장, 확산 도핑, 및 이온 주입과 함께 임의의 적절한 존재하거나 또는 아직 개발중인 기술을 이용하여 형성될 수 있다. 일 실시예에서, 전극들 (12)과 (14)사이에 제 2 전류 경로는 균질이고, 일 실시예에서 비-균질이다. 일 실시예에서, 전극들 (12)과 (14)사이에 제 1 전류 경로는 균질이고, 일 실시예에서 비-균질이다. 제 1 재료 (16), 그에 의해 제 1 전류 경로 (20)가 비-균질인 일 실시예에서, 제 1 전류 경로 (20)는 그 내부에 상이한 이런 활성 에너지들을 갖는 상이한 조성물 재료들 때문에 다수의 열적으로 활성화된 전도 활성 에너지들을 가질 수 있다. 그러나, 제 1 전류 경로 (20)는 제 1 전류 경로 (20)내의 개별 상이한 재료들의 개별 체적들에 의존할 것으로 예상되는 0.4 eV 내지 3.0 eV 의 지배적인 (제어하는 것을 의미하는) 이런 활성 에너지를 또한 가질 것이다. 따라서 및 그럼에도 불구하고, “지배적인(dominant)”은 특정 경로/재료의 균질도(homogeneity)에 상관없이 본 출원에서 사용되고 적용된다.
예제 제 2 재료들 (18)는 모트(Mott) 절연체들 (예를 들어, 어떤 바나듐 옥사이드들, 티타늄 옥사이드들, 이트륨-티타늄 옥사이드들, 이트륨-바나듐 옥사이드들, 및 란타넘-티타늄 옥사이드들) 및 하나 이상의 전이 금속 옥사이드들 (즉, 모트 절연체인지 여부에 관계없이)를 포함한다. 제 2 재료 (18), 그에 의해 병렬 제 2 전류 경로 (22)는 지배적으로 이런 재료(들)를 포함할 수 있다. 더구나, 임의의 이런 재료들은 도핑되거나 또는 도핑되지 않을 수 있고 희망하는 전체 전기 저항/전도도를 제공하고 그에 관련하여 최소 100-배 전도도 변화가 일어나는 경우에 50℃ 온도 범위내에서 변화한다. 그러나 일 특정 예로서, V2O5 (모트 절연체)는 410℃ 내지 435℃내에서 온도를 증가시키고 감소시키기 위해 전기 전도도에서 가역적인 대략 10,000+-배 변화를 나타낼 것이다. 물론 다른 재료들이 사용될 수 있고 및/또는 예를 들어, V2O5와 결합될 수 있어서, 300℃과 800℃ 사이의 다른 50℃ 최대 온도 범위들내에서 최소 100-배 전도도 변화를 달성한다. 제 1 재료 (16)의 조성물 및 구조는 전극들 (12) 및 (14)에서 선택된 동작 전압들 및 그 사이에 차이값(들)에 대하여 충분하게 짧은 시간 (예를 들어, 나노초로 측정되는)에 50℃ 온도 범위내에서 가열을 제공하도록 선택될 수 있다.
전극들 (12 및 14)에 대한 예제 전도성 재료들은 하나 이상의 원소의 금속(들), 두개 이상의 원소의 금속들의 합금, 전도성 금속 화합물들, 및 전도성으로-도핑된 반전도성 재료를 포함한다. 각각의 전극 (12), 전극 (14), 및 제 1 재료 (16)에 대한 예시 두께는 25 내지 300 옹스트롱이다. 이 문서에서, “두께(thickness)” 는 그 자체로서 (부수적인 사전 방향성 없이) 상이한 조성물 또는 바로 인접한 영역의 바로 인접한 재료의 가장 근접한 표면으로부터 수직으로 소정 재료 또는 영역을 통과하는 평균 직선 거리(mean straight-line distance) 로서 정의된다. 추가적으로, 본 출원에서 설명된 다양한 재료들은 실질적으로 일정한 두께 또는 가변적 두께들을 가질 수 있다. 만약 가변적 두께를 가지면, 두께는 다른 식으로 표시되지 않는 한 평균 두께를 지칭한다.
전자 디바이스 (10)의 예시 동작 특성들이 도면들 2 및 3를 참고로 하여 다음으로 설명된다. 도 2에 관련하여, 전극 (12)으로부터 전극 (14)으로 (일 예로서) 전류 흐름이 발생하도록 적절한 전압 차이가 전극들 (12) 및 (14)에 대하여 인가됨으로써 제 1 전류 경로 (20)를 통하여 전류가 흐르게 하고 이는 여기서 숫자 (20)으로 라벨링된 다수의 실선 화살표들로 예시된다. 전극들 (12)과 (14)사이의 전압 차이, 그에 의해 제 1 전류 경로 (20)를 통한 전류 흐름이 전도도에서 최소 100-배 증가가 일어나는 제 2 전류 경로 (22)를 50℃ 온도 범위내에서 가열하는 것이 충분하도록 구성된다. 도 2는 전류가 제 1 전류 경로 (20)를 통하여 흐르고 있지만 제 2 재료 (18)내에서 이런 최소 100-배 전도도 증가를 야기하기에 충분한 크기 및/또는 시간을 가지지 않은 최초 또는 사전 상태를 도시한다. 그에 의해, 제 2 전류 경로 (22)에 비하여 제 1 전류 경로 (20)내에 상당히 더 낮은 전기 저항 때문에 만약에 있다면, 무시가능한 전류가 통과하여 흐르는 제 2 전류 경로 (22)가 단일 파선으로 도시된다.
도 3 은 최소 100-배 전도도 증가가 발생한 곳의 온도 증가에 대해 50℃ 온도 범위내에 있는 전환 온도(transition temperature) 또는 전환 온도 범위에 도달한 때에 무엇이 일어나는지를 개략적으로 예시하도록 의도된다. 구체적으로 이 예에서, 제 1 재료 (16)는 충분하게 가열되어 제 2 재료 (18)를 50℃ 범위내에 있는 그 내부에 증가한 적절한 온도로 가열하여 높은 전도도로의 전환이 발생하고, 이는 재료 (16)의 전도도보다 더 높다. 그에 의해, 제 2 재료 (18)를 통하여 그에 의해 제 2 전류 경로 (22)를 통한 전류 흐름은, 제 1 전류 경로 (20)를 통하여 흐르는 것(만약에 있다면) 보다 더 크게 된다. 이는 다수의 실선 제 2 전류 경로 화살표들 (22)로 그리고 제 1 전류 경로 (20)에 대하여 단지 단일 파선 화살표로 도 3에 개략적으로 도시된다. 제 2 재료 (18)의 전체가 전환 온도 또는 전환 온도 범위로 충분하게 가열될 수 있어서 그에 의해 제 2 전류 경로 (22)는 제 2 재료 (18)의 전체를 포함한다. 대안적으로 일 예로서, 단지 제 2 재료 (18)의 더 작은 부분이 충분하게 가열될 수 있어서 그에 의해 그것의 가장 높은 전도성 상태에 제 2 전류 경로 (22)는 제 1 재료 (16)에 그에 의해 제 1 전류 경로 (20)에 가장 근접한 제 2 재료 (18)의 부분만으로 구성된다.
그럼에도 불구하고, 그때에, 제 1 전류 경로 (20)를 통한 이런 감소된 (만약에 있다면) 전류 흐름은 제 1 재료 (16)내에서의 온도 저하로 귀결되고, 그에 의해 제 2 재료 (18)내에 온도도 또한 떨어질 것이다. 제 2 전류 경로 (22)내에 온도는 그에 의해 전환 온도 또는 전환 온도 범위가 도달될 때까지 50℃ 온도 범위내에서 감소할 것이고 그에 의해 제 2 전류 경로에 (22)내에 전도도는 최소 100-배만큼 감소한다. 이것은 필연적으로 제 2 전류 경로 (22)내 도2 저-전도성 상태로 복귀될 것이고, 여기서 전류가 제 1 전류 경로 (20)를 통하여 다시 흐리기 시작하여 제 2 전류 경로 (22)를 다시 가열하기시작하기에 충분하다. 이것은 제 2 전류 경로 (22)내 전도도에서 최소 100-배 증가가 일어나는 50℃ 온도 범위내에 전환 온도 또는 전환 온도 범위까지 계속되고, 따라서 도 3 가장 높은-전도성 상태로 되돌아간다. 이것은 반복될 수 있고 충분한 전압 차이가 전극들 (12)과 (14)사이에서 유지되는 한 지속된다. 따라서, 전자 디바이스 (10)는 온도-제한(temperature-limiting) 그리고 전류 밀도-제한 디바이스(current density-limiting device)로서 역할을 한다. 재료 조성물, 구성, 및/또는 인가된 전압들에 의존하여, 전자 디바이스 (10)는 본질적으로 전환 온도 또는 전환 온도 범위에서 전극들 (12)과 (14) 사이에서 대체로 연속적인 전류 흐름을 생성하도록 동작할 수 있다. 대안적으로, 전자 디바이스 (10)는 본질적으로 전환 온도 또는 전환 온도 범위에서 전극들 (12)과 (14) 사이에서 대체로 이산 전류 펄스들을 생성하여 발송하도록 동작할 수 있다.
도 1 은 전자 디바이스 (10)에 대한 단지 일 예제 구성을 예시한다. 대안의 현존하는 또는 아직 개발중인 구성들이 후속 도면들에 도시되고 아래에 설명되는 몇몇의 예들과 함께 사용될 수 있다. 예를 들어, 도 4 는 대안적인 실시예 전자 디바이스 (10a)를 도시한다. 상기 설명된 실시예들로부터 같은 번호들이 적절한 곳에 사용되며, 몇몇 구성 차이들은 접미사 “a” 로 표시된다. 도 4 에서, 제 1 재료 및 제 2 재료의 상대적 위치들이 도 1의 것에 비교할 때 역전되었다. 그에 의해, 제 1 전류 경로 (20a) 및 제 2 전류 경로 (22a)는 개별 도시된 재료들 (16a) 및 (18a)내에서 역전되었다. 도 4의 구성은 도 1 구성에 (18)의 전체에 비교했을 때 제 2 재료 (18a)의 전체를 충분하게 가열할 수 있는 가능성이 적다. 그럼에도 불구하고, 상기에서 설명된 것 임의의 다른 속성(들) 또는 구성(들)이 사용될 수 있다.
도면들 1 및 4 실시예들은 서로 직접 맞닿아 있는 제 1 재료 (16)/(16a) 및 제 2 재료 (18)/(18a)를 도시하고, 그에 의해 제 1 전류 경로 (20)/(20a) 및 제 2 전류 경로 (22)/(22a)는 서로 직접 맞닿는다. 이 문서에서, 재료, 경로 또는 구조가 서로에 대하여 언급된 재료들 또는 구조들의 적어도 일부 물리적 터치 접촉이 있을 때 다른 것에 “직접 맞닿은(directly against)” 것이다. 그에 반해서, “직접”에 의해 선행되지 않는 "위(over)", "상에(on)", 및 "맞닿는(against)"는, “직접 맞닿은” 뿐만 아니라 구성 개재(intervening) 재료(들) 또는 구조(들)이 서로에 대하여 언급된 재료들 또는 구조들의 물리적 터치 접촉이 없게 하는 구성을 아우른다. 만약 두개의 언급된 재료들이 서로 직접 맞닿지 않으면, 상이한 조성물의 재료가 그 사이에 있다. 본 출원에서 사용되는, “상이한 조성물(different composition)”은 단지 예를 들어 만약 이런 재료들이 균질(homogenous)이 아니면 화학적으로 및/또는 물리적으로 다른 서로 직접 맞닿을 수 있는 두개의 언급된 재료들의 부분들을 요구한다. 만약 두개의 언급된 재료들이 서로에 직접 맞닿지 않으면, “상이한 조성물(different composition)”은 단지 예를 들어 만약 이런 재료들이 균질(homogenous)이 아니면 화학적으로 및/또는 물리적으로 다른 서로에 아주 근접한 두개 언급된 재료들의 부분들을 요구한다. 도 5 는 제 1 및 제 2 전류 경로들이 서로 직접 맞닿지 않은 대안 실시예 전자 디바이스 (10b)를 도시한다. 상기 설명된 실시예들로부터의 같이 번호들이 적절하게 사용되며, 몇몇 구성 차이들은 접미사(“b”)로 또는 상이한 번호들로 표시된다. 전자 디바이스 (10b)는 제 1 재료 (16b)과 제 2 재료 (18) 사이의 전체에 물리적으로 장벽 재료 (40)를 가진다. 예제 장벽 재료들 (40)는 예를 들어 적어도 5.0 eV의 밴드-갭을 갖는 유전체들 (예를 들어, 실리콘 디옥사이드 및/또는 실리콘 나이트라이드)을 포함한다. 상기에서 설명된 것 임의의 다른 속성(들) 또는 구성(들)이 사용될 수 있다.
각각의 전극들 (12) 및 (14)은 다른 전극을 마주하는 표면 (26)을 갖는 것으로 간주될 수 있다. 일 실시예에서, 제 1 전류 경로는 각각의 이런 표면들에 직접 맞닿는다(예를 들어, 제 1 재료 (16)가 표면들 (26)에 직접 맞닿아 있기 때문에 도 1에 제 1 전류 경로 (20)는 각각의 표면들 (26)에 직접 맞닿는다). 일 실시예에서, 제 1 전류 경로는 각각의 이런 표면들에 직접 맞닿지 않는다(예를 들어, 제 1 재료 (16a)가 표면들 (26)에 직접 맞닿아 있지 않기 때문에 도 4에 제 1 전류 경로 (20a)는 각각의 표면들 (26)에 직접 맞닿지 않는다). 일 실시예에서, 제 2 전류 경로는 각각의 이런 표면들에 직접 맞닿는다(예를 들어, 제 2 재료 (18a)가 표면들 (26)에 직접 맞닿아 있기 때문에 도 4에 제 2 전류 경로 (22a)는 각각의 표면들 (26)에 직접 맞닿는다). 일 실시예에서, 제 2 전류 경로는 각각의 이런 표면들에 직접 맞닿지 않는다(예를 들어, 제 2 재료 (18)가 표면들 (26)에 직접 맞닿아 있지 않기 때문에 도 1에 제 2 전류 경로 (22)는 각각의 표면들 (26)에 직접 맞닿지 않는다).
다른 예제 대안 실시예 전자 디바이스 (10c)가 도면들 6 및 7에 도시된다. 상기 설명된 실시예들로부터의 같은 번호들이 적절하게 사용되며, 몇몇 구성 차이들은 접미사(“c”)로 또는 상이한 번호들로 표시된다. 전자 디바이스 (10c)에서, 제 1 전류 경로 (20c)는 제 1 재료 (16c)가 환형(annulus) 형상이기 때문에 제 2 전류 경로 (22a)에 대하여 원주 방향에 있는 환형부분 (42)을 포함한다. 일 이런 실시예에서, 환형 부분 (42)은 예를 들어 도시된 바와 같이 각각의 전극들 (12) 및 (14)에 대하여 또한 원주방향에 있다. 상기에서 설명된 것 임의의 다른 속성(들) 또는 구성(들)이 사용될 수 있다.
도면들 6 및 7 구성의 컴포넌트 관계들은 예를 들어 도면들 8 및 9에 대안 실시예 전자 디바이스 (10d)에 대하여 도시된 바와 같이 역전될 수 있다. 상기 설명된 실시예들로부터 같은 번호들이 적절한 곳에 사용되며, 몇몇 구성 차이들은 접미사 “d” 로 표시된다. 전자 디바이스 (10d)에서, 제 2 전류 경로 (22d)는 재료 (16) 및 (18d)의 구성 관계 때문에 제 1 전류 경로 (20)에 대하여 원주 방향에 있는 환형부분 (42)을 포함한다. 일 실시예에서, 환형 부분 (42)은 예를 들어 도시된 바와 같이 각각의 두개의 전극들 (12) 및 (14)에 대하여 원주방향에 있다. 상기에서 설명된 것 임의의 다른 속성(들) 또는 구성(들)이 사용될 수 있다.
다른 예제 대안 실시예 전자 디바이스 (10e)가 도면들 10 및 11에 도시된다. 상기 설명된 실시예들로부터의 같은 번호들이 적절하게 사용되며, 몇몇 구성 차이들은 접미사(“e”)로 또는 상이한 번호들로 표시된다. 전자 디바이스 (10e)에서, 제 1 재료 (16e) 및 제 2 재료 (18e)가 표면들 (26)에 직접 맞닿아 있기 때문에 제 1 전류 경로 (20e) 및 제 2 전류 경로 (22e)는 각각의 표면들 (26)에 직접 맞닿는다. 더구나, 제 1 전류 경로 (20e)는 제 2 전류 경로 (22e)에 대하여 원주방향에 있는 환형부분 (48)을 포함한다. 이런 관계들은 물론 역전될 수 있고 그에 의해 제 2 재료 (18e)/제 2 전류 경로 (22e)가 환형 부분으로 형성되고 제 1 재료 (16e)/제 1 전류 경로 (20e)가 그것의 중심에 형성된다(미도시). 그럼에도 불구하고, 상기에서 설명된 것 임의의 다른 속성(들) 또는 구성(들)이 사용될 수 있다.
각각의 상기 실시예들은 개별 전자 디바이스를 수직 디바이스인 것으로 도시하고, 제 1 및 제 2 전도성 경로들은 서로 측면으로 옆에 (즉, 적어도 하나의 직선 단면) 있다. 이 문서의 문맥하에서, 수직 디바이스는 3차원 공간에 이런 기판의 방위와는 무관하게 그리고 디바이스가 놓인 기판의 일차/주 수평의 최외측 표면에 직교하여 통과하는 지배적인 전류 흐름에 특징된다. 대안적인 구성들이 물론 사용될 수 있고, 예를 들어 수평 디바이스들, 대각선 디바이스들, 하나 이상의 그것의 조합들, 등. 이런 방위들은 3차원 공간에 이런 기판의 방위와는 무관하게 이런 표면에 대한 전류 흐름의 방향을 나타낸다.
본 발명의 실시예들은 이런 메모리 셀에 선택 디바이스로서 임의의 상기-설명된 전자 디바이스들을 통합한 메모리 셀을 포함한다. 하나의 이런 예 메모리 셀 (50)이 도 12를 참고로 하여 도시되고 설명된다. 상기-설명된 실시예들에서 같은 번호들이 적절한 곳에 사용되고, 일부 구성 차이들은 상이한 번호들로 표시된다. 예제 메모리 셀 (50)은 선택 디바이스 (예를 들어, 선택 디바이스 (10c))와 직렬로 전기적으로 결합된 프로그램 가능한 메모리 디바이스 (52)를 포함한다. 비록 예제 메모리 셀 (50)에 선택 디바이스가 도면들 6 및 7의 전자 디바이스 (10c)와 관련하여 도시되고 설명되지만, 도면들 1, 4-5, 8-11, 또는 다른, 구성들의 임의의 다른 선택 디바이스가 사용될 수 있다. 더구나, 임의의 현존하는 또는 아직 개발중인 프로그램 가능한 메모리 디바이스가 사용될 수 있다. 프로그램 가능한 메모리 디바이스 (52)는 두개의 전도성 전극들 (54) 및 (12)를 포함하고 그 사이에 프로그램 가능한 재료 (56)을 갖는 것으로 도시되고, 일 실시예에서 이런 전극들 중 하나 (예를 들어, 전극 (12))는 선택 디바이스 (10c)의 및 프로그램 가능한 메모리 디바이스 (52)의 동일하고 그리고 공유된 전극을 구성한다. 적절한 프로그램 가능한 재료들은 개별 메모리 셀에 의한 정보의 가능하게 하는 두개 이상의 선택 가능한 메모리 상태들을 가진다. 셀의 판독은 프로그램 가능한 재료가 어떠한 상태들에 있는지의 결정을 포함하고, 셀에 정보의 기록은 프로그램 가능한 재료를 미리 결정된 상태로 놓는 단계를 포함한다. 일부 프로그램 가능한 재료들은 메모리 상태를 리프레시(refresh)의 부존재에 유지하여서 비-휘발성 메모리 셀에 통합될 수 있다. 임의의 현존하는 또는 아직 개발중인 프로그램 가능한 재료 (56)가 사용될 수 있다. 일 실시예에서, 프로그램 가능한 메모리 디바이스 (52)는 비-휘발성이다.
메모리 셀 (50)을 갖는 통합 회로부 (미도시)는 메모리 어레이 또는 서브-어레이에 관련하여 제조된 수천 또는 수백만개 이런 메모리 셀들을 가질 것이고, 특별히 본 출원에 개시한 재료는 아닐 것이다. 이런 어레이들 또는 서브-어레이들은 복수개의 액세스 라인들 및 선택 라인들을 가질 것이고 그 사이에 개별 메모리 셀들 (50)을 가지며 이런 것들이 교차한다. 개별 메모리 셀들은 개별 액세스 라인 및 교차하는 개별 선택 라인의 부분들을 포함하는 것으로 간주될 수 있다. 예를 들어, 선택 디바이스 (10c)의 전극 (14)은 전도성 경로 (75)을 통하여 또는 전도성 경로로서 액세스 또는 선택 라인의 일부와 연결하거나 또는 일부를 포함할 수 있고, 메모리 디바이스 (52)의 전극 (54)은 전도성 경로 (85)를 통하여 또는 전도성 경로로서 다른 액세스 또는 선택 라인의 일부와 연결하거나 또는 일부를 포함할 수 있다.
일 실시예에서, 메모리 디바이스 (52)는 강유전체 커패시터를 포함할 수 있고, 예를 들어 프로그램 가능한 재료 (56)는 강유전체 재료이다. 예제 강유전체 재료들 (19)는 전이 금속 옥사이드, 지르코늄, 지르코늄 옥사이드, 하프늄, 하프늄 옥사이드, 납 지르코늄 티타네이트, 및 바륨 스트론튬 티타네이트 중 하나이상을 갖는 강유전체들을 포함하고, 그 내부에 실리콘, 알루미늄, 란타넘, 이트륨, 어븀, 칼슘, 마그네슘, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 가질 수 있다. 두개의 특정 예들은 HfxSiyOz 및 HfxZryOz이다. 상기에서 설명된 것 임의의 다른 속성(들) 또는 구성(들)이 사용될 수 있다.
본 발명의 실시예는 전류를 흐르게 하는 방법을 포함한다. 이런 방법은 두개의 전극들 사이에 존재하는 두개의 회로-병렬 전류 경로들을 동작시키는 단계를 포함한다. 전류 경로들 중 하나는 300℃와 800℃사이에 50℃ 이하의 온도 범위내에서의 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타낸다. 이런 전류 경로는 또한 50℃ 온도 범위내에서의 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타낸다. 동작은 이하를 순차적으로 반복하는 단계를 포함한다:
a)
하나의 경로에 전도도를 최소 100-배 만큼 증가시키기 위해 50℃ 온도 범위내에서 하나의 전류 경로를 충분히 가열하도록 두개의 전극들 사이에 다른 전류 경로를 통하여 전류를 흐르게 하는 단계로서, 전류는 그런다음 다른 전류 경로를 통하여 흐르는 임의의 전류보다 더 큰, 상기 전류를 흐르게 하는 단계; 및
b)
만약에 있다면, 하나의 전류 경로내에 온도가 50℃ 온도 범위내에서 감소할 때까지 다른 전류 경로를 통한 감소된 전류 흐름은 다른 전류 경로내에 온도를 낮추어 하나의 경로내 전도도를 최소 100-배 만큼 감소시킨다.
상기에서 설명된 것 임의의 다른 속성(들) 또는 구성(들)이 본 발명에 따른 방법들을 실행할 때 사용될 수 있다.
결어
일부 실시예들에서, 전자 디바이스는 두개의 전도성 전극들을 포함한다. 제 1 전류 경로가 전극들 중 하나로부터 다른 전극으로 연장되고 0.5 eV 내지 3.0 eV의 지배적인 열적으로 활성화된 전도 활성 에너지를 가진다. 제 2 전류 경로가 하나의 전극 다른 전극으로 연장되고 제 1 전류 경로에 회로-병렬이다. 제 2 전류 경로는 300℃와 800℃ 사이의 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타내고 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타낸다.
일부 실시예들에서, 메모리 셀은 선택 디바이스와 직렬로 전기적으로 결합된 프로그램 가능한 메모리 디바이스를 포함한다. 선택 디바이스는 두개의 전도성 전극들을 포함한다. 제 1 전류 경로가 전극들 중 하나로부터 다른 전극으로 연장되고 0.5 eV 내지 3.0 eV의 지배적인 열적으로 활성화된 전도 활성 에너지를 가진다. 제 2 전류 경로가 하나의 전극 다른 전극으로 연장되고 제 1 전류 경로에 회로-병렬이다. 제 2 전류 경로는 300℃와 800℃ 사이의 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타내고 25℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타낸다.
일부 실시예들에서, 방법은 두개의 전극들 사이에 존재하는 두개의 회로-병렬 전류 경로들을 동작시키는 단계를 포함한다. 전류 경로들 중 하나는 300℃와 800℃ 사이의 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타내고 상기 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타낸다. 동작은 이하의 (a) 및 (b)를 순차적으로 반복하는 단계를 포함한다: (a) 하나의 경로에 전도도를 최소 100-배 만큼 증가시키기 위해 50℃ 온도 범위내에서 하나의 전류 경로를 충분히 가열하도록 두개의 전극들 사이에 다른 전류 경로를 통하여 전류를 흐르게 하는 단계로서, 전류는 그런다음 다른 전류 경로를 통하여 흐르는 임의의 전류보다 더 큰, 상기 전류를 흐르게 하는 단계; 및 (b) 만약에 있다면, 하나의 전류 경로내에 온도가 50℃ 온도 범위내에서 감소할 때 까지 다른 전류 경로를 통한 감소된 전류 흐름은 다른 전류 경로내에 온도를 낮추어 하나의 경로내 전도도를 최소 100-배 만큼 감소시키는 단계.
상태에 따라, 여기에 개시된 주제는 구조적 및 체계적 특징들에 대해 보다 더 또는 보다 덜 특정적인 언어로 설명되어왔다. 그러나, 청구항들은 본 명세서에 개시된 수단이 대표적인 실시예들을 포함하므로, 도시되고 설명된 특정 특징들에 제한되지 않는다는 점이 이해되어야 한다. 청구항들은 따라서 문자 그대로 표현된 전체 범위를 수용할 것이고, 등가물들의 원칙에 따라 적절하게 해석될 것이다.
Claims (35)
- 전자 디바이스에 있어서,
두개의 전도성 전극들;
0.5 eV 내지 3.0 eV의 지배적인(dominant) 열적으로 활성화된 전도 활성 에너지를 갖는 상기 전극들 중 하나의 전극으로부터 다른 전극으로의 제 1 전류 경로(current path); 및
상기 제 1 전류 경로에 회로-병렬인 상기 하나의 전극으로부터 상기 다른 전극으로의 제 2 전류 경로로서, 상기 제 2 전류 경로는 300℃와 800℃ 사이의 50℃ 이하의 온도 범위내에서의 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타내고 그리고 상기 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타내는, 상기 제 2 전류 경로를 포함하는, 전자 디바이스. - 청구항 1에 있어서, 상기 제 2 전류 경로에 상기 전도도에서 최소 100-배 증가 및 상기 전도도에서 최소 100-배 감소는 상기 50℃ 온도 범위내 온도 변화율과는 무관한, 전자 디바이스.
- 청구항 1에 있어서, 상기 최소 100-배 증가된 상태의 상기 제 2 전류 경로는 적어도 10 Siemens/cm의 전도도를 갖는, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 2 전류 경로는 상기 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 1,000-배 증가를 나타내고 상기 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 1,000-배 감소를 나타내는, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 2 전류 경로는 상기 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 10,000-배 증가를 나타내고 상기 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 10,000-배 감소를 나타내는, 전자 디바이스.
- 청구항 1에 있어서, 상기 50℃ 온도 범위는 전체가 400℃ 내지 500℃의 범위내에 있는, 전자 디바이스.
- 청구항 1에 있어서, 상기 50℃ 온도 범위는 전체가 500℃ 내지 600℃의 범위내에 있는, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 2 전류 경로에 상기 전도도에서 최소 100-배 증가 및 상기 전도도에서 최소 100-배 감소가 발생하는 상기 온도 범위는 300℃와 800℃ 사이의 35℃ 이하인, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 2 전류 경로에 상기 전도도에서 최소 100-배 증가 및 상기 전도도에서 최소 100-배 감소가 발생하는 온도 범위는 300℃와 800℃ 사이의 25℃ 이하인, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 1 및 제 2 전류 경로들은 서로 직접 맞닿은(directly against), 전자 디바이스.
- 청구항 1에 있어서, 상기 제 1 및 제 2 전류 경로들은 서로 직접 맞닿지 않은, 전자 디바이스.
- 청구항 1에 있어서, 상기 두개의 전극들 사이에 상기 제 2 전류 경로는 균질(homogenous)인, 전자 디바이스.
- 청구항 1에 있어서, 상기 두개의 전극들 사이에 상기 제 2 전류 경로는 비-균질(non-homogenous)인, 전자 디바이스.
- 청구항 1에 있어서, 상기 디바이스는 수직 디바이스이고, 상기 제 1 및 제 2 전류 경로들은 서로 측면으로(laterally) 옆에 있는, 전자 디바이스.
- 청구항 1에 있어서, 제 2 전류 경로는 300℃ 아래에서 10 Siemens/cm 이하의 전도도를 갖는, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 1 전류 경로는 아몰퍼스 실리콘, 다결정질 실리콘, 게르마늄, 및 칼코겐화물 유리 중 하나이상을 지배적으로(predominantly) 포함하는, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 2 전류 경로는 하나 이상의 모트 절연체(Mott insulator)들을 지배적으로 포함하는, 전자 디바이스.
- 청구항 17 에 있어서, 상기 모트 절연체는 바나듐 옥사이드를 포함하는, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 2 전류 경로는 하나 이상의 전이 금속 옥사이드들을 지배적으로 포함하는, 전자 디바이스.
- 청구항 1에 있어서, 상기 두개의 전극들의 각각은 상기 다른 전극을 마주하는 표면을 갖고, 상기 제 1 전류 경로는 각각의 상기 표면들에 직접 맞닿은, 전자 디바이스.
- 청구항 1에 있어서, 상기 두개의 전극들의 각각은 상기 다른 전극을 마주하는 표면을 갖고, 상기 제 1 전류 경로는 각각의 상기 표면들에 직접 맞닿지 않은, 전자 디바이스.
- 청구항 1에 있어서, 상기 두개의 전극들의 각각은 상기 다른 전극을 마주하는 표면을 갖고, 상기 제 2 전류 경로는 각각의 상기 표면들에 직접 맞닿은, 전자 디바이스.
- 청구항 1에 있어서, 상기 두개의 전극들의 각각은 상기 다른 전극을 마주하는 표면을 갖고, 상기 제 2 전류 경로는 각각의 상기 표면들에 직접 맞닿지 않은, 전자 디바이스.
- 청구항 1에 있어서, 상기 두개의 전극들의 각각은 상기 다른 전극을 마주하는 표면을 갖고, 상기 제 1 전류 경로 및 상기 제 2 전류 경로는 각각의 상기 표면들에 직접 맞닿은, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 1 전류 경로는 상기 제 2 전류 경로에 대하여 원주 방향에(circumferentially) 있는 환형 부분을 포함하는, 전자 디바이스.
- 청구항 25에 있어서, 상기 환형 부분은 상기 두개의 전극들의 각각에 대하여 원주 방향에 있는, 전자 디바이스.
- 청구항 1에 있어서, 상기 제 2 전류 경로는 상기 제 1 전류 경로에 대하여 원주 방향에 있는 환형 부분을 포함하는, 전자 디바이스.
- 청구항 27에 있어서, 상기 환형 부분은 상기 두개의 전극들의 각각에 대하여 원주 방향에 있는, 전자 디바이스.
- 메모리 셀에 있어서,
선택 디바이스와 직렬로 전기적으로 결합된 프로그램 가능한 메모리 디바이스를 포함하되, 상기 선택 디바이스는:
두개의 전도성 전극들;
0.5 eV 내지 3.0 eV의 지배적인 열적으로 활성화된 전도 활성 에너지를 갖는 상기 전극들 중 하나의 전극으로부터 다른 전극으로의 제 1 전류 경로; 및
상기 제 1 전류 경로에 회로-병렬인 상기 하나의 전극으로부터 상기 다른 전극으로의 제 2 전류 경로로서, 상기 제 2 전류 경로는 300℃와 800℃ 사이의 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타내고 그리고 상기 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타내는, 상기 제 2 전류 경로를 포함하는, 메모리 셀. - 청구항 29에 있어서, 상기 프로그램 가능한 메모리 디바이스는 비-휘발성인, 메모리 셀.
- 청구항 30에 있어서, 상기 메모리 디바이스는 강유전체 커패시터인, 메모리 셀.
- 청구항 29에 있어서, 상기 프로그램 가능한 메모리 디바이스는 두개의 전도성 전극들을 포함하고 그 사이에 프로그램 가능한 재료를 가지며, 상기 선택 디바이스의 두개의 전도성 전극들 중 하나의 전극과 상기 메모리 디바이스의 두개의 전도성 전극들 중 하나의 전극은 동일한 공유된 전극인, 메모리 셀.
- 청구항 29에 있어서, 상기 제 2 전류 경로에 상기 전도도에서 최소 100-배 증가 및 상기 전도도에서 최소 100-배 감소가 발생하는 온도 범위는 300℃와 800℃ 사이의 35℃ 이하인, 메모리 셀.
- 청구항 29에 있어서, 상기 제 2 전류 경로에 상기 전도도에서 최소 100-배 증가 및 상기 전도도에서 최소 100-배 감소가 발생하는 온도 범위는 300℃와 800℃ 사이의 25℃ 이하인, 메모리 셀.
- 전기 전류를 흐르게 하는 방법에 있어서,
두개의 전극들 사이에 존재하는 두개의 회로-병렬 전류 경로들을 동작시키는 단계로서, 상기 전류 경로들 중 하나의 전류 경로는 300℃와 800℃ 사이의 50℃ 이하의 온도 범위내에서 온도 증가에 대해 전기 전도도에서 최소 100-배 증가를 나타내고 그리고 상기 50℃ 온도 범위내에서 온도 감소에 대해 전기 전도도에서 최소 100-배 감소를 나타내는, 상기 동작시키는 단계를 포함하되; 및
상기 동작은 이하를 순차적으로 반복하는 단계를 포함하는:
상기 하나의 경로에 전도도를 최소 100-배 만큼 증가시키기 위해 상기 50℃ 온도 범위내에서 상기 하나의 전류 경로를 충분히 가열하도록 상기 두개의 전극들 사이에 다른 전류 경로를 통하여 전류를 흐르게 하는 단계로서, 전류는 그런다음 다른 전류 경로를 통하여 흐르는 임의의 전류보다 더 큰, 상기 전류를 흐르게 하는 단계; 및
만약에 있다면, 상기 하나의 전류 경로내에 온도가 50℃ 온도 범위내에서 감소할 때까지 상기 다른 전류 경로를 통한 감소된 전류 흐름은 상기 다른 전류 경로내에 온도를 낮추어 상기 하나의 경로내 전도도를 최소 100-배 만큼 감소시키는 단계.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/615,188 | 2015-02-05 | ||
| US14/615,188 US9269899B1 (en) | 2015-02-05 | 2015-02-05 | Electronic device, memory cell, and method of flowing electric current |
| PCT/US2016/012788 WO2016126375A1 (en) | 2015-02-05 | 2016-01-11 | Electronic device, memory cell, and method of flowing electric current |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170105090A true KR20170105090A (ko) | 2017-09-18 |
| KR102101545B1 KR102101545B1 (ko) | 2020-04-17 |
Family
ID=55314752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177022956A KR102101545B1 (ko) | 2015-02-05 | 2016-01-11 | 전자 디바이스, 메모리 셀, 및 전기 전류를 흐르게 하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9269899B1 (ko) |
| EP (1) | EP3254288B1 (ko) |
| JP (1) | JP6526214B2 (ko) |
| KR (1) | KR102101545B1 (ko) |
| CN (1) | CN107251148B (ko) |
| TW (1) | TWI575518B (ko) |
| WO (1) | WO2016126375A1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10319426B2 (en) * | 2017-05-09 | 2019-06-11 | Micron Technology, Inc. | Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods |
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| US11430514B2 (en) | 2021-01-12 | 2022-08-30 | International Business Machines Corporation | Setting an upper bound on RRAM resistance |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2015-02-05 US US14/615,188 patent/US9269899B1/en active Active
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2016
- 2016-01-11 JP JP2017540845A patent/JP6526214B2/ja active Active
- 2016-01-11 WO PCT/US2016/012788 patent/WO2016126375A1/en active Application Filing
- 2016-01-11 CN CN201680008549.2A patent/CN107251148B/zh active Active
- 2016-01-11 EP EP16746935.2A patent/EP3254288B1/en active Active
- 2016-01-11 KR KR1020177022956A patent/KR102101545B1/ko active IP Right Grant
- 2016-01-19 TW TW105101578A patent/TWI575518B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| US9269899B1 (en) | 2016-02-23 |
| JP2018508990A (ja) | 2018-03-29 |
| TW201643875A (zh) | 2016-12-16 |
| EP3254288B1 (en) | 2019-07-31 |
| CN107251148B (zh) | 2020-10-16 |
| EP3254288A1 (en) | 2017-12-13 |
| KR102101545B1 (ko) | 2020-04-17 |
| WO2016126375A1 (en) | 2016-08-11 |
| CN107251148A (zh) | 2017-10-13 |
| JP6526214B2 (ja) | 2019-06-05 |
| EP3254288A4 (en) | 2018-10-10 |
| TWI575518B (zh) | 2017-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |