KR20170099513A - Semiconductor package and method for manufacturing the same - Google Patents

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Abstract

Disclosed are a semiconductor package, which can suppress occurrence of cracks and bending during a manufacturing process while reducing the number of processing steps and prevent the volume of the package from increasing, and a manufacturing method thereof. The manufacturing method of the semiconductor package comprises the steps of: attaching a semiconductor chip to at least a part of a lower wiring circuit pattern formed on a base; forming a passivation layer on an upper part of the base to surround the semiconductor chip; forming a wiring circuit pattern electrically connected to the lower wiring circuit pattern on the passivation layer and the semiconductor chip; and removing the base.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}[0001] Semiconductor package and method for manufacturing same [0002]

본 발명은, 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 인쇄회로기판(Printed Circuit Board)을 사용하지 않을 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a semiconductor package in which a printed circuit board is not used and a manufacturing method thereof.

최근 전자 산업이 급속하게 발전함에 따라, 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품은 경량화, 소형화, 다기능화 및 고성능화 추세로 나아가고 있으며, 이러한 추세에 따른 반도체 패키징 기술이 요구되고 있다.BACKGROUND OF THE INVENTION [0002] With the recent rapid development of the electronic industry, various technologies have been developed in the field of electronic devices and circuit boards. Particularly, electronic products are progressing to be lightweight, miniaturized, multifunctional, and high-performance, and semiconductor packaging technology in accordance with this trend is demanded.

반도체 패키징은, 전통적으로, 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 반도체 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고, 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.BACKGROUND ART [0002] Semiconductor packaging has traditionally been used to protect a semiconductor chip, such as a single element and a semiconductor, formed by stacking various electronic circuits and wiring lines from various external environments such as dust, moisture, electrical and mechanical loads, Output terminal to the main board by using a lead frame, a printed circuit board, or the like to maximize the size and shape of the main board.

한편, 과거에는 웨이퍼 형태의 칩을 하나 하나 분리한 후 패키징 단계를 거친 다음 이를 사용하였고, 전통적으로 QFP(Quad Flat Package), CSP(Chip Scale Package), BGA(Ball Grid Array) 등의 패키징 방법이 사용되었다.Traditionally, packaging methods such as QFP (Quad Flat Package), CSP (Chip Scale Package), and BGA (Ball Grid Array) have been used. Respectively.

이렇게 칩을 분리하여 패키징을 하는 경우에는 각각의 칩을 개별적으로 다루어야 하므로 패터닝(Patterning) 작업 등을 수행할 때, 칩의 정렬(Align) 문제가 발생하고, 칩의 크기가 점점 작아지는 추세에 있기 때문에 개별적인 칩을 다루기 어려운 문제점도 있다.When the chip is separated and packaged, each chip must be treated separately. Therefore, when performing patterning work or the like, there arises a problem of alignment of the chip, and the size of the chip is gradually decreasing Therefore, it is difficult to handle individual chips.

이러한 문제점을 극복하기 위한 방법이 바로 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP)이다. 웨이퍼 레벨 패키지는 반도체 칩을 웨이퍼에서 분리하지 않고 반도체 칩 전부를 대상으로 패키징을 진행하거나 각각의 반도체 칩들을 웨이퍼 형태로 재배열한 후 패키징을 진행하는 방법으로, 이러한 방법을 통해 패키징이 완성된 후 각 반도체 칩 단위로 하나씩 잘라내는 다이싱(Dicing) 공정을 거쳐 반도체 칩을 사용하는 기법이다. 이를 통해 패키징 공정이 단순해지고 패키징 후의 반도체 칩 사이즈도 소형화가 가능하게 됨으로써 인쇄회로기판(Printed Circuit Board, PCB) 보드에 실장하는 면적 또한 줄어들어 반도체 조립 공정이 획기적으로 개선되었다.Wafer level packaging (WLP) is a way to overcome this problem. In a wafer level package, packaging is performed on all semiconductor chips without separating the semiconductor chips from the wafer, or after each semiconductor chip is rearranged in a wafer form and packaging is performed, It is a technique to use a semiconductor chip through a dicing process in which each semiconductor chip is cut out one by one. As a result, the packaging process is simplified and the size of the semiconductor chip after packaging can be miniaturized, thereby reducing the mounting area on a printed circuit board (PCB) board, thereby remarkably improving the semiconductor assembly process.

이와 같은 웨이퍼 레벨 패키지를 통해 패키지의 크기를 줄이는 것이 가능하게 되었고 최근 칩사이즈와 거의 흡사한 크기의 CSP(Chip Scale Package)도 개발되었다.Such a wafer level package has made it possible to reduce the size of the package and a chip scale package (CSP) having a size almost similar to the recent chip size has been developed.

하지만, 최근 들어 스마트폰이나 태블릿 PC, 휴대용 게임기 등 모바일 시장이 커져감에 따라 칩 사이즈가 더 소형화될 것을 요구하고 있고 그에 반해 반도체 칩의 입출력 단자(IO) 개수는 줄어들지 않고 오히려 증가 추세에 있기 때문에 기존의 CSP(Chip Scale Package)등의 팬-인(Fan-in)방식의 패키지로는 이러한 요구에 부응하는 것은 한계가 있다.However, recently, as the mobile market such as smartphone, tablet PC, and portable game machine has increased, the chip size has been demanded to be smaller. On the other hand, the number of input / output terminals (IO) In a fan-in type package such as a conventional CSP (Chip Scale Package), there is a limit to meet such a demand.

종래의 CSP(Chip Scale Package)는 명칭과 같이 입출력을 위한 솔더볼의 배열이 칩 사이즈보다 크지 않아서 이를 팬-인(fan-in) 형태라고 칭했다. 하지만 최근 칩 사이즈는 점점 더 소형화되는 데 비해 성능 향상을 위해 칩의 입출력 개수는 그대로이거나 오히려 늘어나는 경우도 있으므로 이러한 팬-인(fan-in) 형태의 패키지로는 늘어나는 입출력 단자, 즉 솔더볼의 개수를 감당할 수 없는 경우가 생겨나고 있다.The conventional chip scale package (CSP) has a name such that the array of solder balls for input and output is not larger than the chip size and is called a fan-in type. However, since the chip size is becoming smaller and smaller, the number of input / output of the chip may be increased or increased in order to improve the performance. Therefore, in such a fan-in type package, the number of input / output terminals, There are cases where we can not afford it.

이러한 문제를 해결하기 위해 솔더볼이 배치되는 영역이 칩 사이즈 보다 큰 형태의 웨이퍼 레벨 패키지가 개발되고 있는데 이를 팬-아웃(fan-out) 형태의 웨이퍼 레벨 패키지라고 한다.In order to solve this problem, a wafer-level package having a solder ball area larger than the chip size is being developed, which is referred to as a wafer-level package in the form of a fan-out.

도 1a 내지 도 1e는 종래 기술에 따른 웨이퍼 레벨 팬 아웃 패키지를 제조하는 공정을 설명하기 위한 도면이다.FIGS. 1A to 1E are views for explaining a process for manufacturing a wafer level fan-out package according to the related art.

먼저, 도 1a를 참조하면, 웨이퍼 상태에서 분리된 개개의 반도체 칩(10) 저면을 양면 접착 테이프(11)를 이용하여 캐리어(12)의 상면에 일정 간격으로 부착시킨다.First, referring to FIG. 1A, the bottom surfaces of individual semiconductor chips 10 separated from the wafer state are attached to the top surface of the carrier 12 at regular intervals using a double-sided adhesive tape 11. FIG.

다음으로, 도 1b와 같이 개개의 반도체 칩(10)을 모두 한꺼번에 몰딩 컴파운드 수지(20)로 몰딩하여, 각 반도체 칩(10)의 상면 및 측면에 걸쳐 일정 두께의 몰딩 컴파운드 수지(20)로 봉지되도록 한다.Next, as shown in FIG. 1B, the individual semiconductor chips 10 are all molded together with the molding compound resin 20, and the molding compound resin 20 is sealed with a certain thickness over the upper and side surfaces of the semiconductor chips 10 .

다음으로, 도 1c와 같이 캐리어(12)의 접착면에서 개개의 반도체 칩(10)을 포함하는 몰딩 컴파운드 수지(20)를 떼어내면, 개개의 반도체 칩(10) 저면이 외부로 노출되는 상태가 되는바, 몰딩 컴파운드 수지(20)의 상면이 고른 면이 되도록 그라인딩(grinding)하는 그라인딩 공정이 진행되고, 다음으로 반도체 칩(10) 저면에 대한 크리닝(cleaning) 공정이 진행된다.Next, as shown in FIG. 1C, when the molding compound resin 20 including the individual semiconductor chips 10 is removed from the bonding surface of the carrier 12, the state in which the bottom surfaces of the individual semiconductor chips 10 are exposed to the outside A grinding process is performed to grind the upper surface of the molding compound resin 20 so as to be an even surface, and then a cleaning process is performed on the bottom surface of the semiconductor chip 10.

다음으로, 도 1d와 같이 각 반도체 칩(10)의 본딩패드(14)로부터 몰딩 컴파운드 수지(20)의 저면의 원하는 위치까지 일종의 금속배선 라인인 재배선(30: RDL, Redistribution layer) 및 범프(50: bump)를 형성하는 과정이 진행된다.Next, as shown in FIG. 1D, a metal wiring line 30 (RDL, redistribution layer) and bump (bump) are formed from the bonding pad 14 of each semiconductor chip 10 to a desired position of the bottom surface of the molding compound resin 20 50: bump) is formed.

재배선은 서로 미세한 간격(fine pitch)를 이루는 각 칩의 본딩 패드에 솔더볼 등과 같은 입출력 단자를 부착하는 경우, 입출력 단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력 단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드(14)에서 바깥쪽으로 연장된 금속 배선라인을 말한다.When the input / output terminals such as solder balls are attached to the bonding pads of the respective chips forming the fine pitches, the rewiring lines are formed so that the input / output terminals contact with each other, A metal wiring line extending outward from the bonding pad 14 so that the metal wiring line can be attached to the metal wiring line.

이때, 반도체 칩(10)에 본딩패드(14)를 제외한 면에 패시베이션(passivation)층을 형성하고, 그 위에 재배선을 도금 공정에 의하여 형성하게 되며, 다시 그 위에 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 절연 패시베이션층이 형성되는 바, 그 구체적인 형성 과정은 생략하도록 한다.At this time, a passivation layer is formed on the surface of the semiconductor chip 10 other than the bonding pads 14, and a rewiring line is formed thereon by a plating process. Then, moisture, various foreign substances, And at the same time, an insulating passivation layer is formed to prevent short-circuiting between the re-wiring lines.

마지막으로, 도 1e와 같이 소잉라인(몰딩 컴파운드 수지의 각 패키지 경계라인)을 따라 소잉해주는 과정이 진행됨으로써 개개의 반도체 칩(10)과 그 주변에 형성된 몰딩 컴파운드 수지(20)와 하부 재배선(30) 및 범프(50) 등을 포함하는 개개의 웨이퍼 레벨의 팬 아웃 패키지로 완성된다.Finally, the process of sowing along the sawing line (each package boundary line of the molding compound resin) is performed as shown in FIG. 1E, so that the molding compound resin 20 and the lower rewiring lines 30, and bumps 50, and the like.

그런데, 종래기술에 따른 웨이퍼 레벨 팬 아웃 패키지 제조 공정에 있어서, 전술한 바와 같이 개개의 반도체 칩을 캐리어에 부착한 후 몰딩 컴파운드 수지(20)로 몰딩하는 인캡슐레이션(Encapsulation) 공정 즉 봉지 공정을 진행하는데, 이때 봉지 공정으로부터 범프를 형성하는 범핑 공정 진행 전까지의 공정 단계가 상당히 길어 공정 리드 타임(lead time)이 길고, 이로 인한 수율의 저하 및 비용의 증가를 초래하게 된다.However, in the wafer level fan-out package manufacturing process according to the related art, the encapsulation process of encapsulating the individual semiconductor chips with the molding compound resin 20 after attaching the individual semiconductor chips to the carrier, At this time, the process steps from the encapsulation process to the bump process before the bump process are performed are considerably long, leading to a long lead time, resulting in a decrease in yield and an increase in cost.

또한, 개개의 반도체 칩 주변의 몰딩 컴파운드 수지에 관통 몰드 비아를 형성하기 위한 다수의 레이저 드릴링을 실시하는 과정과, 레이저 드릴링시 발생된 이물질을 청소하는 과정과, 비아홀의 내경에 대한 도금 또는 메탈 페이스트를 충진하는 과정 등 여러 공정을 거쳐야 하므로, 공정수가 증가하고 제조원가가 증가하는 원인이 되고 있다.In addition, a plurality of laser drilling processes are performed to form through-mold vias in the molding compound resin around each semiconductor chip, a process of cleaning foreign substances generated during laser drilling, a plating process or a metal paste And the like, and thus the number of processes increases and the manufacturing cost increases.

특히, 몰딩 컴파운드 수지의 상면에서 그 저면의 재배선 위치까지 레이저 드릴링이 정확하게 이루어지면 재배선이 레이저에 대한 스토퍼 역할을 하게 되지만, 이에 반해 레이저 드릴링이 정확하게 이루어지지 않으면 재배선 주변의 패시베이션(passivation)층에 레이저가 닿아 패시베이션층에 구멍이 형성되는 불량이 발생할 수 있다.Particularly, if the laser drilling is performed accurately from the upper surface of the molding compound resin to the rewiring position of the bottom surface, the rewiring serves as a stopper for the laser. However, if the laser drilling is not performed correctly, There is a possibility that a laser is hit on the layer and a hole is formed in the passivation layer.

이러한 문제점을 고려하여, 인캡슐레이션(Encapsulation) 공정 즉 봉지 공정을 생략하고 규소(Si) 또는 글라스(glass) 웨이퍼에 패터닝을 하여 라우팅을 개선하는 새로운 방식이 필요하며, 최종적으로 규소(Si) 또는 글라스(glass) 웨이퍼를 필요로 하는 경우에는 일면의 입출력 단자(IO)만을 활용하기 때문에 상대적으로 패키지의 부피 증가가 클 수 있으므로 이러한 점도 고려되어야 하는 실정이다. In consideration of such a problem, a new method of improving the routing by eliminating the encapsulation process or the sealing process and patterning the silicon (Si) or glass wafer is required. Finally, the silicon (Si) or In the case where a glass wafer is required, since only one input / output terminal (IO) is utilized, the increase in volume of the package may be relatively large.

대한민국 특허공개번호 제10-2014-0020506호(2014. 02. 19.)Korean Patent Publication No. 10-2014-0020506 (2014. 02. 19.)

따라서 본 발명이 이루고자 하는 기술적 과제는, 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above problems, and it is an object of the present invention to provide a printed circuit board (PCB) which can reduce the number of process steps and reduce the occurrence of cracks and defects during the manufacturing process, ) Or silicon (Si) or glass wafers are not used, it is possible to utilize the input / output terminals IO on both sides, thereby preventing the volume of the package from increasing, and a manufacturing method thereof .

본 발명의 일 측면에 따르면, 베이스에 형성된 하부 배선회로패턴의 적어도 일부 영역에 반도체 칩을 부착하는 단계; 상기 반도체 칩을 감싸도록 상기 베이스의 상부에 패시베이션층을 형성하는 단계; 상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계; 및 상기 베이스를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법이 제공될 수 있다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: attaching a semiconductor chip to at least a part of a lower wiring circuit pattern formed on a base; Forming a passivation layer on the base to surround the semiconductor chip; Forming a wiring circuit pattern electrically connected to the lower wiring circuit pattern and the semiconductor chip on the passivation layer; And a step of removing the base.

상기 배선회로패턴의 적어도 일부 영역에 제1 입출력 단자를 마련하는 단계를 더 포함할 수 있다.And a step of providing a first input / output terminal at least in a part of the wiring circuit pattern.

상기 베이스를 제거한 후에, 상기 베이스를 제거한 면에 상기 하부 배선회로패턴의 적어도 일부 영역에 제2 입출력 단자를 마련하는 단계를 더 포함할 수 있다.And a step of providing a second input / output terminal on at least a part of the lower wiring circuit pattern on the surface from which the base is removed after removing the base.

상기 반도체 칩을 부착하기 전에, 상기 베이스에 제1 패시베이션층을 형성하는 단계; 및 상기 제1 패시베이션층에 상기 하부 배선회로패턴을 형성하는 단계를 더 포함할 수 있다.Forming a first passivation layer on the base before attaching the semiconductor chip; And forming the lower wiring circuit pattern in the first passivation layer.

상기 하부 배선회로패턴을 형성하는 단계는, 상기 제1 패시베이션층에 하부 배선패턴홈을 형성하고 상기 하부 배선패턴홈에 도전성 금속물질을 도금하여 상기 하부 배선회로패턴을 형성하는 단계일 수 있다.The step of forming the lower wiring circuit pattern may include forming a lower wiring pattern groove in the first passivation layer and plating a conductive metal material in the lower wiring pattern groove to form the lower wiring circuit pattern.

상기 베이스에 제1 패시베이션층을 형성하는 단계 전에 상기 베이스에 표면으로부터 미리 결정된 깊이만큼 함몰 형성되는 베이스패턴홈을 마련하는 단계를 더 포함하며, 상기 베이스가 제거되기 전에 상기 베이스에 형성된 하부 배선회로패턴은 상기 제1 패시베이션층보다 더 두껍게 마련될 수 있다.Further comprising the step of providing a base pattern groove recessed by a predetermined depth from the surface of the base before forming the first passivation layer on the base, May be thicker than the first passivation layer.

상기 반도체 칩을 감싸도록 상기 베이스의 상부에 형성되는 패시베이션층은, 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및 상기 제2 패시베이션층의 상면에 형성되는 제3 패시베이션층을 포함하며, 상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계는, 상기 하부 배선회로패턴과 도전 가능하게 연결되고 상기 제2 패시베이션층의 상면을 통해 노출되는 도전성 연결 배선회로패턴을 상기 제2 패시베이션층에 형성하는 단계; 상기 제2 패시베이션층의 상면에 제3 패시베이션층을 형성하는 단계; 및 상기 도전성 연결 배선회로패턴과 도전 가능하게 연결되는 상부 배선회로패턴을 상기 제3 패시베이션층에 형성하는 단계를 포함하며, 상기 제1 입출력 단자는 상기 상부 배선회로패턴에 결합될 수 있다.A passivation layer formed on the base to surround the semiconductor chip includes: a second passivation layer formed on an upper surface of the first passivation layer; And a third passivation layer formed on the upper surface of the second passivation layer, wherein the step of forming a wiring circuit pattern electrically connected to the lower wiring circuit pattern and the semiconductor chip in the passivation layer comprises: Forming a conductive interconnect circuitry pattern in the second passivation layer that is conductively coupled to the pattern and exposed through the top surface of the second passivation layer; Forming a third passivation layer on an upper surface of the second passivation layer; And forming an upper wiring circuit pattern on the third passivation layer, the upper wiring circuit pattern being conductively connected to the conductive connection wiring circuit pattern, wherein the first input / output terminal is coupled to the upper wiring circuit pattern.

상기 도전성 연결배선회로패턴을 형성하는 단계는, 상기 제2 패시베이션층의 일부 영역을 관통하는 관통 비아를 형성하는 단계; 및 상기 관통 비아에 배선용 금속물질을 도금하거나 충진하는 단계를 포함할 수 있다.The forming of the conductive interconnection circuit pattern may include: forming a through-hole through a part of the second passivation layer; And plating or filling a metal material for wiring in the through vias.

상기 관통 비아를 형성하는 단계는, 상기 제2 패시베이션층의 상면에 상기 관통 비아 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 상기 관통 비아에 해당하는 제2 패시베이션층을 제거하는 단계일 수 있다.The step of forming the through via may include the step of aligning the photomask having the through via pattern on the upper surface of the second passivation layer and irradiating light to remove the second passivation layer corresponding to the through via .

상기 반도체 칩은 플립 칩이며, 상기 베이스는 더미 웨이퍼일 수 있다.The semiconductor chip may be a flip chip, and the base may be a dummy wafer.

본 발명의 다른 측면에 따르면, 반도체 칩; 상기 반도체 칩을 감싸는 패시베이션층; 상기 패시베이션층에 형성되며, 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴; 및 상기 배선회로패턴과 전기적으로 연결되되 상기 배선회로패턴의 상기 패시베이션층으로부터 노출된 일부 영역에 결합되는 입출력 단자를 포함하는 것을 특징으로 하는 반도체 패키지가 제공될 수 있다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor chip; A passivation layer surrounding the semiconductor chip; A wiring circuit pattern formed on the passivation layer and electrically connected to the semiconductor chip; And an input / output terminal electrically connected to the wiring circuit pattern and coupled to a part of the wiring circuit pattern exposed from the passivation layer.

상기 입출력 단자는, 상기 패시베이션층의 상면으로 노출되는 상기 배선회로패턴의 일부 영역에 결합되는 제1 입출력 단자를 포함할 수 있다.The input / output terminal may include a first input / output terminal coupled to a part of the wiring circuit pattern exposed on the upper surface of the passivation layer.

상기 입출력 단자는, 상기 패시베이션층의 하면으로 노출되는 상기 배선회로패턴의 일부 영역에 결합되는 제2 입출력 단자를 더 포함할 수 있다.The input / output terminal may further include a second input / output terminal coupled to a part of the wiring circuit pattern exposed to the lower surface of the passivation layer.

상기 패시베이션층은, 상기 반도체 칩과 접속되는 하부 배선회로패턴이 형성되는 제1 패시베이션층; 상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및 상기 제2 패시베이션층의 상면에 형성되는 제3 패시베이션층을 포함하며, 상기 배선회로패턴은, 상기 하부 배선회로패턴; 상기 하부 배선회로패턴과 도전 가능하게 연결되고 상기 제2 패시베이션층에 형성되되 상기 제2 패시베이션층의 상면을 통해 노출되는 도전성 연결 배선회로패턴; 및 상기 제3 패시베이션층에 형성되되 상기 도전성 연결 배선회로패턴과 도전 가능하게 연결되는 상부 배선회로패턴을 포함할 수 있다.Wherein the passivation layer comprises: a first passivation layer formed with a lower wiring circuit pattern connected to the semiconductor chip; A second passivation layer formed on an upper surface of the first passivation layer; And a third passivation layer formed on an upper surface of the second passivation layer, wherein the wiring circuit pattern includes: the lower wiring circuit pattern; A conductive interconnection circuit pattern electrically connected to the lower interconnection circuit pattern and formed on the second passivation layer and exposed through an upper surface of the second passivation layer; And an upper wiring circuit pattern formed on the third passivation layer and electrically connected to the conductive connection wiring circuit pattern.

상기 도전성 연결배선회로패턴은 상기 제2 패시베이션층의 일부 영역을 관통하는 관통 비아에 배선용 금속물질을 도금하거나 충진하여 마련될 수 있다.The conductive connection wiring circuit pattern may be formed by plating or filling a metal material for wiring in a through-hole passing through a part of the second passivation layer.

본 발명에 따르면, 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있다. According to the present invention, it is possible to omit the encapsulation process so that cracks and warpage can be suppressed during the manufacturing process while reducing the number of processes, and finally, a printed circuit board (PCB) or silicon ) Or glass wafer is not used, the input / output terminals IO on both sides can be utilized, and the volume of the package can be prevented from being increased more than the conventional one.

도 1a 내지 도 1e는 종래 기술에 따른 웨이퍼 레벨 팬 아웃 패지지 제조 방법을 설명하기 위한 도면들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면 구조도이다.
도 3a 내지 도 3n는 본 발명의 제1 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도 중 하부 배선회패턴을 형성하는 단계를 설명하기 위한 도면들이다.FIGS. 1A to 1E are views for explaining a method of manufacturing a wafer-level fan-out paddle support according to the prior art.
2 is a schematic cross-sectional structural view of a semiconductor package according to an embodiment of the present invention.
3A to 3N are flowcharts of a method of manufacturing a semiconductor package according to the first embodiment of the present invention.
FIGS. 4A to 4D are views for explaining a step of forming a lower interconnection pattern in the process flow chart of the method of manufacturing a semiconductor package according to the second embodiment of the present invention.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.It is to be understood that the specific structural or functional description of embodiments of the present invention disclosed herein is for illustrative purposes only and is not intended to limit the scope of the inventive concept May be embodied in various forms and are not limited to the embodiments described herein.

본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.The embodiments according to the concept of the present invention can make various changes and can take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. It is not intended to be exhaustive or to limit the invention to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, or alternatives falling within the spirit and scope of the invention.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may be named for the purpose of distinguishing one element from another, for example, without departing from the scope of the right according to the concept of the present invention, the first element may be referred to as a second element, The component may also be referred to as a first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms "comprises" or "having" and the like are used to specify that there are features, numbers, steps, operations, elements, parts or combinations thereof described herein, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면 구조도이다.2 is a schematic cross-sectional structural view of a semiconductor package according to an embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 반도체 패키지(101)는, 반도체 칩(110)과, 반도체 칩(110)을 감싸는 패시베이션(passivation)층(130)과, 패시베이션층(130)에 형성되되 반도체 칩(110)과 전기적으로 연결되는 배선회로패턴(140)과, 패시베이션층(130)의 상면과 하면에 각각 배치되어 배선회로패턴(140)과 전기적으로 연결되는 입출력 단자(150)를 포함한다.2, the semiconductor package 101 according to the present embodiment includes a semiconductor chip 110, a passivation layer 130 surrounding the semiconductor chip 110, and a passivation layer 130 formed on the passivation layer 130 A wiring circuit pattern 140 electrically connected to the semiconductor chip 110 and an input and output terminal 150 electrically connected to the wiring circuit pattern 140 disposed on the upper and lower surfaces of the passivation layer 130 .

반도체 칩(110)은 플립 칩(flip chip)일 수 있다. 즉 반도체 칩(110)을 배선회로기판에 부착시킬 때, 금속 리드(와이어)와 같은 추가적인 연결 구조나 볼 그리드 어레이(BGA)와 같은 중간 매체를 사용하지 않고 반도체 칩(110) 아랫면의 전극 패턴을 이용해 그대로 융착시키는 방식이 적용될 수 있다. 플립 칩(flip chip)은 소위, 선 없는(leadless) 반도체 칩(110)일 수 있는데, 이러한 반도체 칩(110)이 적용됨으로서 소형, 경량화에 유리하고, 전극 간 거리(피치)를 훨씬 미세하게 할 수 있는 이점이 있다. 그러나 본 발명의 권리범위가 이에 한정되지 않으며, 반도체 칩(110)은 다양한 형태와 종류의 반도체 칩(chip)일 수 있다.The semiconductor chip 110 may be a flip chip. That is, when attaching the semiconductor chip 110 to the wiring circuit substrate, the electrode pattern on the lower surface of the semiconductor chip 110 is formed without using an additional connection structure such as a metal lead (wire) or an intermediate medium such as a ball grid array (BGA) A method of fusion-bonding can be applied. The flip chip may be a so-called leadless semiconductor chip 110. By applying such a semiconductor chip 110, the flip chip is advantageous in size and weight, and the distance (pitch) There is an advantage to be able to. However, the scope of the present invention is not limited thereto, and the semiconductor chip 110 may be a semiconductor chip of various shapes and types.

다음으로 패시베이션(passivation)층(130)은 반도체 칩(110)을 감싼다. 이러한 패시베이션층(130)에는 배선회로패턴(140)이 형성되는데, 패시베이션층(130)은 수분, 각종 이물질 등이 배선회로패턴(140)으로 침투하는 것을 차단하는 동시에 배선회로패턴(140) 간의 쇼트 현상을 방지한다. 패시베이션층(130)으로 사용될 수 있는 물질의 예로서, 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나의 재질 등이 있을 수 있는데, 이들 물질이 단독 또는 혼합되어 사용될 수 있다.Next, the passivation layer 130 surrounds the semiconductor chip 110. A wiring circuit pattern 140 is formed on the passivation layer 130. The passivation layer 130 prevents moisture and various foreign substances from penetrating into the wiring circuit pattern 140, Thereby preventing the phenomenon. Examples of materials that can be used for the passivation layer 130 include polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine (BT), phenolic resin, epoxy (SiO 2 ), a nitride film (Si 3 N 4 ), and their equivalents. These materials may be used alone or in combination.

본 실시 예에서 패시베이션층(130)은, 반도체 칩(110)과 접속되는 하부 배선회로패턴(141)이 형성되는 제1 패시베이션층(131)과, 제1 패시베이션층(131)의 상면에 형성되는 제2 패시베이션층(133)과, 제2 패시베이션층(133)의 상면에 형성되는 제3 패시베이션층(135)을 포함한다. The passivation layer 130 includes a first passivation layer 131 on which a lower wiring circuit pattern 141 connected to the semiconductor chip 110 is formed and a second passivation layer 132 formed on the upper surface of the first passivation layer 131 A second passivation layer 133 and a third passivation layer 135 formed on the upper surface of the second passivation layer 133.

전술한 바와 같이 이러한 패시베이션층(130)에는 배선회로패턴(140)이 형성되는데, 따라서 본 실시 예에서 배선회로패턴(140)은, 제1 패시베이션층(131)에 형성되는 하부 배선회로패턴(141)과, 하부 배선회로패턴(141)과 도전 가능하게 연결되고 제2 패시베이션층(133)에 형성되되 제2 패시베이션층(133)의 상면을 통해 노출되는 도전성 연결 배선회로패턴(143)과, 제3 패시베이션층(135)에 형성되되 도전성 연결 배선회로패턴(143)과 도전 가능하게 연결되는 상부 배선회로패턴(145)을 포함한다.The wiring circuit pattern 140 is formed on the passivation layer 130 so that the lower wiring circuit pattern 141 formed on the first passivation layer 131 A conductive connection wiring circuit pattern 143 that is formed on the second passivation layer 133 and is exposed through the upper surface of the second passivation layer 133 and is electrically connected to the lower wiring circuit pattern 141, 3 passivation layer 135 and an upper wiring circuit pattern 145 that is connected to the conductive connection wiring circuit pattern 143 in a conductive manner.

여기서 도전성 연결배선회로패턴은 제2 패시베이션층(133)의 일부 영역을 관통하는 관통 비아에 배선용 금속물질을 도금하거나 충진하여 마련된다.Here, the conductive connection wiring circuit pattern is formed by plating or filling a wiring metal material in through vias passing through a part of the second passivation layer 133.

한편, 입출력 단자(150)는, 패시베이션층(130)의 상면에 배치되어 배선회로패턴(140)과 전기적으로 연결되는 제1 입출력 단자(151)와, 패시베이션층(130)의 하면에 배치되어 배선회로패턴(140)과 전기적으로 연결되는 제2 입출력 단자(153)를 포함한다.The input / output terminal 150 includes a first input / output terminal 151 disposed on the upper surface of the passivation layer 130 and electrically connected to the wiring circuit pattern 140, and a second input / output terminal 151 disposed on the lower surface of the passivation layer 130, And a second input / output terminal 153 electrically connected to the circuit pattern 140.

보다 상세하게는 제1 입출력 단자(151)는 패시베이션층(130)의 상면으로 노출되는 상부 배선회로패턴(145)의 일부 영역에 결합되고, 제2 입출력 단자(153)는 패시베이션층(130)의 하면으로 노출되는 하부 배선회로패턴(141)의 일부 영역에 결합된다. The first input / output terminal 151 is coupled to a portion of the upper wiring circuit pattern 145 exposed to the upper surface of the passivation layer 130 and the second input / output terminal 153 is coupled to a portion of the passivation layer 130 And is coupled to a part of the lower wiring circuit pattern 141 exposed to the lower surface.

전술한 설명과 도 2에 도시된 바와 같이, 본 실시 예에 따른 반도체 패키지(101)는, 몰딩 컴파운드 수지를 포함하지 않고 또한 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO, 150)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있는 새로운 구조를 가지게 되는 것이다.2, the semiconductor package 101 according to the present embodiment does not include a molding compound resin, and finally, a printed circuit board, a silicon (Si), or a glass since the glass substrate is not used, the input / output terminals IO and 150 on both sides can be utilized, thereby providing a new structure that can prevent the volume of the package from increasing.

한편, 이하에서는 본 실시예에 따른 반도체 패키지(101)에 적용될 수 있는 반도체 패키지 제조 방법에 대해 도 3a 내지 도 3n을 참조하여 설명하도록 한다. 도 3a 내지 도 3n은 본 발명의 제1 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도이다.Hereinafter, a method of manufacturing a semiconductor package that can be applied to the semiconductor package 101 according to the present embodiment will be described with reference to FIGS. 3A to 3N. 3A to 3N are process flow diagrams of a method of manufacturing a semiconductor package according to the first embodiment of the present invention.

먼저, 일정 면적 및 두께를 갖는 베이스(base, 120), 본 실시 예에서 더미 웨이퍼(dummy wafer, 120)가 구비된다. 또한 본 실시 예에서 더미 웨이퍼(120)는 규소 웨이퍼(Si bare wafer) 또는 글라스(glass) 웨이퍼가 사용될 수 있다. 이러한 더미 웨이퍼(120)는 공정 시 발생하는 휨(warpage) 현상을 최소화하기 위함이다.First, a base 120 having a predetermined area and thickness, in this embodiment, a dummy wafer 120 is provided. Also, in this embodiment, the dummy wafer 120 may be a silicon wafer or a glass wafer. The dummy wafer 120 is used to minimize the warpage occurring during the process.

그런 다음에, 도 3a에 도시된 바와 같이, 더미 웨이퍼(120) 상에 제1 패시베이션층(131)을 형성한다. 제1 패시베이션층(131)은 하부 배선회로패턴(141)을 위한 도금 공정 등을 실시하기 위하여 수분, 각종 이물질 등이 하부 배선회로패턴(141)으로 침투하는 것을 차단하는 동시에 하부 배선회로패턴(141) 간의 쇼트 현상을 방지하기 위하여 마련된다. Then, a first passivation layer 131 is formed on the dummy wafer 120, as shown in FIG. 3A. The first passivation layer 131 prevents penetration of moisture and various foreign substances into the lower wiring circuit pattern 141 in order to perform the plating process for the lower wiring circuit pattern 141, In order to prevent a short-circuit phenomenon between them.

다음으로, 도 3c에 도시된 바와 같이, 제1 패시베이션층(131)에 하부 배선회로패턴(141)을 형성한다. 하부 배선회로패턴(141)을 형성하는 단계는, 도 3b에 도시된 바와 같이, 포토마스크를 이용한 포토리소그래피 공정을 이용하여 하부 배선회로패턴(141)에 대응되도록 제1 패시베이션층(131)에 하부 배선패턴홈(142)을 형성하는 단계와, 제1 패시베이션층(131)에 형성된 하부 배선패턴홈(142)에 도전성 금속물질 예를 들어 구리(Cu)를 도금하여 하부 배선회로패턴(141)을 형성하는 단계를 포함한다. Next, as shown in FIG. 3C, a lower wiring circuit pattern 141 is formed on the first passivation layer 131. Next, as shown in FIG. 3B, the step of forming the lower wiring circuit pattern 141 may be performed by using a photolithography process using a photomask to form the lower wiring circuit pattern 141 on the first passivation layer 131, Forming a lower wiring circuit pattern 141 by plating a conductive metal material, for example, copper (Cu), on the lower wiring pattern groove 142 formed in the first passivation layer 131; .

이와 같이 하부 배선회로패턴(141)은 하부 배선패턴홈(142)에 도전성 금속물질 본 실시 예에서 구리(Cu)를 도금하여 형성되는 금속 배선으로서, 일단부는 반도체 칩(110)의 본딩패드(114)에 접촉되고, 타단부은 반도체 칩(110)의 사방 주변의 원하는 위치까지 연장될 수 있다.The lower wiring circuit pattern 141 is a metal wiring formed by plating copper (Cu) in the lower wiring pattern groove 142 in the present embodiment. One end of the metal wiring is connected to the bonding pads 114 And the other end can extend to a desired position around the four sides of the semiconductor chip 110. [

이어서, 도 3d에 도시된 바와 같이, 더미 웨이퍼(120)에 형성된 하부 배선회로패턴(141)의 적어도 일부 영역에 반도체 칩(110)을 부착한다. 이와 같은 반도체 칩(110)의 고정을 위해 부착필름(DAF, Die Attach Film)이라 불리는 양면테이프 혹은 에폭시(Epoxy)를 사용할 수 있다. Then, as shown in FIG. 3D, the semiconductor chip 110 is attached to at least a partial area of the lower wiring circuit pattern 141 formed on the dummy wafer 120. Next, as shown in FIG. In order to fix the semiconductor chip 110, a double-sided tape called epoxy adhesive (DAF) or epoxy can be used.

그리고 반도체 칩(110)의 부착 시, 반도체 칩(110)의 본딩패드(114)가 하부 배선회로패턴(141)의 일부 영역에 도전 가능하게 접촉된다. 따라서, 하부 배선회로패턴(141)의 일부 영역은 반도체 칩(110)의 본딩패드(114)에 도전 가능하게 접촉되는 동시에 다른 일부 영역은 반도체 칩(110)의 사방 주변의 원하는 위치까지 연장된 상태가 될 수 있다.When the semiconductor chip 110 is attached, the bonding pad 114 of the semiconductor chip 110 conductively contacts a part of the lower wiring circuit pattern 141. A part of the lower wiring circuit pattern 141 is electrically conductively contacted with the bonding pad 114 of the semiconductor chip 110 and the other part of the area is extended to a desired position around the four sides of the semiconductor chip 110 .

다음으로, 도 3e에 도시된 바와 같이, 반도체 칩(110)의 상면 및 측면을 감싸도록 하부 배선회로패턴(141) 위에 제2 패시베이션층(133)을 형성하는 단계가 수행된다.Next, as shown in FIG. 3E, a step of forming a second passivation layer 133 on the lower wiring circuit pattern 141 so as to surround the upper surface and the side surface of the semiconductor chip 110 is performed.

이때 더미 웨이퍼(120)가 반도체 칩(110)을 잡아주는 상태가 되므로, 반도체 칩(110)의 상면 및 측면을 감싸도록 제2 패시베이션층(133)을 형성하더라도 워피지(warpage) 현상을 최소화할 수 있다. At this time, since the dummy wafer 120 holds the semiconductor chip 110, warpage is minimized even if the second passivation layer 133 is formed to cover the upper and side surfaces of the semiconductor chip 110 .

이어서, 도 3g에 도시된 바와 같이, 하부 배선회로패턴(141)과 도전 가능하게 연결되고 제2 패시베이션층(133)의 상면을 통해 노출되는 도전성 연결 배선회로패턴(143)을 제2 패시베이션층(133)에 형성한다. 3G, a conductive connection wiring circuit pattern 143 electrically connected to the lower wiring circuit pattern 141 and exposed through the upper surface of the second passivation layer 133 is formed on the second passivation layer 133).

본 실시 예에 따르면, 도전성 연결 배선회로패턴(143)은 반도체 칩(110)의 사방 주변의 제2 패시베이션층(133) 내에 형성되어, 하단은 하부 배선회로패턴(141)과 도전 가능하게 연결되고, 상단은 제2 패시베이션층(133)의 상면을 통해 노출되는 관통 비아(144)가 적용된다.According to this embodiment, the conductive connection wiring circuit pattern 143 is formed in the second passivation layer 133 around the four sides of the semiconductor chip 110, and the lower end is conductively connected to the lower wiring circuit pattern 141 And the upper end thereof is exposed through the upper surface of the second passivation layer 133.

따라서 본 실시 예에 따른 도전성 연결 배선회로패턴(143)을 형성하는 단계는, 제2 패시베이션층(133)의 일부 영역을 관통하는 관통 비아(144)를 형성하는 단계와, 관통 비아(144)에 배선용 금속물질을 도금하거나 충진하는 단계를 포함한다. Therefore, the step of forming the conductive interconnecting wiring circuit pattern 143 according to the present embodiment includes the steps of forming the through vias 144 passing through the partial area of the second passivation layer 133, And plating or filling the metal material for wiring.

그리고 관통 비아(144)를 형성하는 단계는, 본 실시 예에서는, 제2 패시베이션층(133)의 상면에 관통 비아(144) 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 도 3f에 도시된 바와 같이, 관통 비아(144)에 해당하는 제2 패시베이션층(133)을 제거하는 단계이다.In the step of forming the through vias 144, a photomask having a pattern of through vias 144 is aligned on the upper surface of the second passivation layer 133 and light is irradiated to form the through vias 144, The second passivation layer 133 corresponding to the via hole 144 is removed.

이와 같이 관통 비아(144)에 해당하는 제2 패시베이션층(133)이 제거된 뒤에는 관통 비아(144)에 배선용 금속물질을 도금하거나 충진하는 단계가 수행되는데, 관통 비아(144)에 도금되거나 충진되는 배선용 금속물질은 하부 배선회로패턴(141)과 도전 가능하게 접촉하는 도전성 금속물질, 예를 들어, 메탈 페이스트일 수 있다.After the second passivation layer 133 corresponding to the through vias 144 is removed, a step of plating or filling the through vias 144 with metal for wiring is performed. The through vias 144 are plated or filled The wiring metal material may be a conductive metal material, for example, a metal paste, which is in contact with the lower wiring circuit pattern 141 in a conductive manner.

다음으로, 도 3h에 도시된 바와 같이, 제2 패시베이션층(133)의 상면에 제3 패시베이션층(135)을 형성한다.Next, as shown in FIG. 3H, a third passivation layer 135 is formed on the upper surface of the second passivation layer 133. Next, as shown in FIG.

그런 다음에, 도 3j에 도시된 바와 같이, 제3 패시베이션층(135)에 상부 배선회로패턴(145)을 형성한다. 상부 배선회로패턴(145)을 형성하는 방법은, 제3 패시베이션층(135)에 상부 배선패턴홈(146)을 형성하고 상부 배선패턴홈(146)에 도전성 금속물질 예를 들어 구리(Cu)를 도금하여 상부 배선회로패턴(145)을 형성하는 방법을 사용하는데, 도 3i에 도시된 바와 같이, 제3 패시베이션층(135)의 상부 배선패턴홈(146)은 포토마스크를 이용한 포토리소그래피 공정을 이용하여 상부 배선회로패턴(145)에 대응되도록 제3 패시베이션층(135)에 상부 배선패턴홈(146)을 형성한다.Then, an upper wiring circuit pattern 145 is formed on the third passivation layer 135 as shown in FIG. 3J. The upper wiring circuit pattern 145 is formed by forming an upper wiring pattern groove 146 in the third passivation layer 135 and a conductive metal material such as copper The upper wiring pattern groove 146 of the third passivation layer 135 is formed by plating using a photolithography process using a photomask as shown in FIG. The upper wiring pattern groove 146 is formed in the third passivation layer 135 so as to correspond to the upper wiring circuit pattern 145.

상부 배선회로패턴(145)은 이와 같이 상부 배선패턴홈(146) 내에 도전성 금속물질이 도금 또는 충진됨으로써 마련되되 관통 비아(144)와 도전 가능하게 연결된다. 이때, 상부 배선패턴홈(146) 내에 도전성 금속물질을 도금 또는 충진하는 공정은 관통 비아(144) 내에 도전성 금속물질을 도금 또는 충진할 때 동시에 이루어질 수 있다.The upper wiring circuit pattern 145 is formed by plating or filling a conductive metal material in the upper wiring pattern groove 146, but is electrically connected to the through via 144. At this time, the process of plating or filling the conductive metal material in the upper wiring pattern groove 146 may be performed simultaneously when plating or filling the conductive metal material in the through via 144.

이어서, 도 3k에 도시된 바와 같이, 상부 배선회로패턴(145)의 볼패드에 솔더볼과 같은 제1 입출력 단자(151)를 융착하는 단계가 진행된다.Next, as shown in FIG. 3K, a step of fusing the first input / output terminal 151 such as a solder ball to the ball pad of the upper wiring circuit pattern 145 is performed.

따라서, 반도체 칩(110)의 제1 입출력 단자(151)를 통한 전기적 입출력 신호는 반도체 칩(110)의 본딩패드(114)와, 하부 배선회로패턴(141)과, 관통 비아(144)와, 상부 배선회로패턴(145)을 거쳐 제1 입출력 단자(151)를 차례로 경유하여 이루어진다.The electrical input / output signals of the semiconductor chip 110 through the first input / output terminals 151 are electrically connected to the bonding pads 114 of the semiconductor chip 110, the lower wiring circuit pattern 141, the through vias 144, Output terminal 151 via the upper wiring circuit pattern 145. The first input /

다음으로, 도 3l에 도시된 바와 같이, 더미 웨이퍼(120)를 분리한다. 본 실시 예에서는 제1 입출력 단자(151)를 상부 배선회로패턴(145)의 볼패드에 결합한 뒤 더미 웨이퍼(120)를 그라인딩(grinding)하여 분리하나, 본 발명의 권리범위가 이에 한정되지 않으며, 제1 입출력 단자(151)를 상부 배선회로패턴(145)의 볼패드에 결합하기 전에 더미 웨이퍼(120)를 그라인딩(grinding)하여 분리하고 제1 입출력 단자(151)를 상부 배선회로패턴(145)의 볼패드에 결합할 수도 있을 것이다. 또한 그라인딩(grinding) 외에 다른 방법으로 분리할 수도 있을 것이다.Next, as shown in FIG. 31, the dummy wafer 120 is detached. In this embodiment, the first input / output terminal 151 is coupled to the ball pad of the upper wiring circuit pattern 145 and then separated by grinding the dummy wafer 120. However, the scope of the present invention is not limited thereto, The dummy wafer 120 is grinded and separated to connect the first input / output terminal 151 to the upper wiring circuit pattern 145 before the first input / output terminal 151 is coupled to the ball pad of the upper wiring circuit pattern 145, Lt; / RTI > ball pads. It may also be separated by other methods than grinding.

그런 다음에, 도 3m에 도시된 바와 같이, 하부 배선회로패턴(141)의 볼패드에 솔더볼과 같은 제2 입출력 단자(153)를 융착하는 단계가 진행된다.Then, as shown in FIG. 3M, a step of fusing a second input / output terminal 153 such as a solder ball to the ball pad of the lower wiring circuit pattern 141 is performed.

마지막으로, 도시되지 않았지만, 복수의 반도체 칩(110)을 포함하는 반도체 패키지(101)의 소잉라인을 따라 소잉공정을 진행함으로써, 개개의 팬 아웃 패키지가 완성된다.Finally, although not shown, the sowing process is performed along the sawing line of the semiconductor package 101 including the plurality of semiconductor chips 110, thereby completing the individual fan-out package.

이와 같이, 종래 적용되던 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있다. In this way, it is possible to omit the conventional encapsulation process, thereby reducing the number of process steps and reducing the occurrence of cracks and warping during the manufacturing process, and ultimately, Si) or a glass wafer is not used, the input / output terminals IO on both sides can be utilized, and the volume of the package can be prevented from being increased more than the conventional one.

도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 반도체 패키지 제조 방법의 공정 순서도 중 하부 배선회패턴을 형성하는 단계를 설명하기 위한 도면들이다.FIGS. 4A to 4D are views for explaining a step of forming a lower interconnection pattern in the process flow chart of the method of manufacturing a semiconductor package according to the second embodiment of the present invention.

본 실시예는 제1 실시예와 비교할 때에 하부 배선회로패턴(141a)을 형성하는 단계만 다를 뿐 다른 공정에 있어서는 즉 그 이후의 공정에서는 제1 실시예의 도 3d 내지 도 3n과 같이 동일하게 진행되므로, 이하에서는 본 실시예의 하부 배선회로패턴(141a)을 형성하는 단계를 위주로 설명하기로 한다. This embodiment differs from the first embodiment only in the step of forming the lower wiring circuit pattern 141a, but in the other steps, that is, in the subsequent steps, the same process is performed as shown in FIGS. 3d to 3n of the first embodiment , And a step of forming the lower wiring circuit pattern 141a of this embodiment will be mainly described below.

먼저, 일정 면적 및 두께를 갖는 베이스(base) 본 실시 예에서 더미 웨이퍼(120a)가 구비된다. 또한 본 실시 예에서 더미 웨이퍼(120a)는 규소 웨이퍼(Si bare wafer) 또는 글라스(glass) 웨이퍼가 사용될 수 있다. 더미 웨이퍼(120a)는 공정 시 발생하는 휨(warpage) 현상을 최소화하기 위함이다.First, a base having a certain area and thickness. In this embodiment, a dummy wafer 120a is provided. Also, in this embodiment, the dummy wafer 120a may be a silicon wafer or a glass wafer. The dummy wafer 120a minimizes the warpage occurring during the process.

본 실시 예는 제1 실시예와 달리, 도 4a에 도시된 바와 같이 하부 배선회로패턴(141a)에 대응되는 더미 웨이퍼(120a)의 영역에 표면으로부터 미리 결정된 깊이만큼 함몰 형성되는 베이스패턴홈(122)을 마련하는 단계가 우선 수행된다.The present embodiment differs from the first embodiment in that a base pattern groove 122 (not shown) is formed in the region of the dummy wafer 120a corresponding to the lower wiring circuit pattern 141a, as shown in FIG. 4A, ) Is performed first.

그런 다음에, 도 4b에 도시된 바와 같이, 더미 웨이퍼(120a) 상에 제1 패시베이션층(131a)을 형성한다. Then, as shown in FIG. 4B, a first passivation layer 131a is formed on the dummy wafer 120a.

다음으로, 도 4c에 도시된 바와 같이, 제1 패시베이션층(131a)의 하부 배선패턴홈(142a)은 포토마스크를 이용한 포토리소그래피 공정을 이용하여 하부 배선회로패턴(141a)에 대응되도록 제1 패시베이션층(131a)에 하부 배선패턴홈(142a)을 형성한다. 이러한 하부 배선패턴홈(142a)은 더미 웨이퍼(120a)에 형성된 베이스패턴홈(122)과 연통된다.4C, the lower wiring pattern groove 142a of the first passivation layer 131a is patterned by a photolithography process using a photomask to form a first passivation layer 141a corresponding to the lower wiring circuit pattern 141a, The lower wiring pattern groove 142a is formed in the layer 131a. The lower wiring pattern groove 142a communicates with the base pattern groove 122 formed on the dummy wafer 120a.

그런 다음에 도 4d에 도시된 바와 같이, 제1 패시베이션층(131a)에 하부 배선회로패턴(141a)을 형성한다. 즉 하부 배선패턴홈(142a)에 도전성 금속물질 예를 들어 구리(Cu)를 도금하여 하부 배선회로패턴(141a)을 형성하는데, 도전성 금속물질이 베이스패턴홈(122)까지 충진되므로 더미 웨이퍼(120a)가 제거되기 전에 더미 웨이퍼(120a)에 형성된 하부 배선회로패턴(141a)은 제1 패시베이션층(131a)보다 더 두껍게 마련된다.Then, as shown in FIG. 4D, a lower wiring circuit pattern 141a is formed on the first passivation layer 131a. That is, the lower wiring circuit pattern 141a is formed by plating a conductive metal material, for example, copper (Cu), on the lower wiring pattern groove 142a. Since the conductive metal material is filled up to the base pattern groove 122, The lower wiring circuit pattern 141a formed on the dummy wafer 120a is formed thicker than the first passivation layer 131a.

그 이후 공정은 전술한 제1 실시예와 동일하므로 생략하기로 한다. 다만 베이스 본 실시 예에서 더미 웨이퍼(120a)를 제거하는 단계에서 더미 웨이퍼(120a)는 그라인딩(grinding) 될 수 있는데, 이때에 도전성 금속물질이 베이스패턴홈(122)까지 충진된 상태이므로 제1 패시베이션층(131a)의 손상을 제1 실시 예보다 적게 하면서 더미 웨이퍼(120a)를 제거할 수 있다. The subsequent steps are the same as those of the first embodiment described above and thus will not be described. However, in the present embodiment, the dummy wafer 120a may be grinded in the step of removing the dummy wafer 120a. At this time, since the conductive metal material is filled up to the base pattern groove 122, The dummy wafer 120a can be removed with less damage to the layer 131a than in the first embodiment.

이와 같이, 본 실시 예에서도 봉지(Encapsulation) 공정을 생략하여 종래보다 공정수를 감소시키면서도 제조 공정 중에 크랙 및 휨 발생을 억제할 수 있을 뿐만 아니라, 최종적으로는 인쇄회로기판(Printed Circuit Board)나 규소(Si) 또는 글라스(glass) 웨이퍼를 사용하지 않으므로 양면의 입출력 단자(IO)를 활용할 수 있어 종래보다 패키지의 부피가 증가되는 것을 방지할 수 있다. 또한 본 실시 예의 경우에는 더미 웨이퍼에 미리 베이스패턴홈(122)을 형성함으로써 제1 패시베이션층의 손상을 제1 실시 예보다 적게 하면서 더미 웨이퍼를 제거할 수 있다.As described above, in the present embodiment, the encapsulation process can be omitted to reduce the number of processes and to suppress the occurrence of cracks and warping during the manufacturing process, and ultimately, the use of a printed circuit board (PCB) Si or glass wafers are not used, the input / output terminals IO on both sides can be utilized, and the volume of the package can be prevented from increasing as compared with the conventional case. Further, in the case of this embodiment, the dummy wafer can be removed while the damage of the first passivation layer is made smaller than that of the first embodiment by forming the base pattern grooves 122 in advance on the dummy wafer.

이와 같이 본 발명은 기재된 실시 예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 청구범위에 속한다 하여야 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. It is therefore intended that such modifications or alterations be within the scope of the claims appended hereto.

101 : 반도체 패키지 110 : 반도체 칩
120 : 더미 웨이퍼 130 : 패시베이션층
131 : 제1 패시베이션층 133 : 제2 패시베이션층
135 : 제3 패시베이션층 140 : 배선회로패턴
141 : 하부 배선회로패턴 143 : 도전성 연결 배선회로패턴
145 : 상부 배선회로패턴 150 : 입출력 단자
151 : 제1 입출력 단자 153 : 제2 입출력 단자101: semiconductor package 110: semiconductor chip
120: dummy wafer 130: passivation layer
131: first passivation layer 133: second passivation layer
135: third passivation layer 140: wiring circuit pattern
141: Lower wiring circuit pattern 143: Conductive wiring wiring circuit pattern
145: upper wiring circuit pattern 150: input / output terminal
151: first input / output terminal 153: second input / output terminal

Claims (15)

베이스에 형성된 하부 배선회로패턴의 적어도 일부 영역에 반도체 칩을 부착하는 단계;
상기 반도체 칩을 감싸도록 상기 베이스의 상부에 패시베이션층을 형성하는 단계;
상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계; 및
상기 베이스를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.Attaching a semiconductor chip to at least a part of a lower wiring circuit pattern formed on a base;
Forming a passivation layer on the base to surround the semiconductor chip;
Forming a wiring circuit pattern electrically connected to the lower wiring circuit pattern and the semiconductor chip on the passivation layer; And
And removing the base. ≪ Desc / Clms Page number 20 > 제1항에 있어서,
상기 배선회로패턴의 적어도 일부 영역에 제1 입출력 단자를 마련하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.The method according to claim 1,
Further comprising the step of providing a first input / output terminal at least in a partial region of the wiring circuit pattern. 제2항에 있어서,
상기 베이스를 제거한 후에, 상기 베이스를 제거한 면에 상기 하부 배선회로패턴의 적어도 일부 영역에 제2 입출력 단자를 마련하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.3. The method of claim 2,
Further comprising the step of providing a second input / output terminal on at least a part of the lower wiring circuit pattern on the surface from which the base is removed after removing the base. 제2항에 있어서,
상기 반도체 칩을 부착하기 전에, 상기 베이스에 제1 패시베이션층을 형성하는 단계; 및
상기 제1 패시베이션층에 상기 하부 배선회로패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.3. The method of claim 2,
Forming a first passivation layer on the base before attaching the semiconductor chip; And
Further comprising the step of forming the lower wiring circuit pattern on the first passivation layer. 제4항에 있어서,
상기 하부 배선회로패턴을 형성하는 단계는,
상기 제1 패시베이션층에 하부 배선패턴홈을 형성하고 상기 하부 배선패턴홈에 도전성 금속물질을 도금하여 상기 하부 배선회로패턴을 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.5. The method of claim 4,
Wherein forming the lower wiring circuit pattern comprises:
Forming a lower wiring pattern groove in the first passivation layer and plating a conductive metal material in the lower wiring pattern groove to form the lower wiring circuit pattern. 제4항에 있어서,
상기 베이스에 제1 패시베이션층을 형성하는 단계 전에 상기 베이스에 표면으로부터 미리 결정된 깊이만큼 함몰 형성되는 베이스패턴홈을 마련하는 단계를 더 포함하며,
상기 베이스가 제거되기 전에 상기 베이스에 형성된 하부 배선회로패턴은 상기 제1 패시베이션층보다 더 두껍게 마련되는 것을 특징으로 하는 반도체 패키지 제조 방법.5. The method of claim 4,
Further comprising the step of providing a base pattern groove recessed by a predetermined depth from the surface of the base before forming the first passivation layer on the base,
Wherein a lower wiring circuit pattern formed on the base before the base is removed is formed to be thicker than the first passivation layer. 제4항에 있어서,
상기 반도체 칩을 감싸도록 상기 베이스의 상부에 형성되는 패시베이션층은,
상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및
상기 제2 패시베이션층의 상면에 형성되는 제3 패시베이션층을 포함하며,
상기 패시베이션층에 상기 하부 배선회로패턴 및 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴을 형성하는 단계는,
상기 하부 배선회로패턴과 도전 가능하게 연결되고 상기 제2 패시베이션층의 상면을 통해 노출되는 도전성 연결 배선회로패턴을 상기 제2 패시베이션층에 형성하는 단계;
상기 제2 패시베이션층의 상면에 제3 패시베이션층을 형성하는 단계; 및
상기 도전성 연결 배선회로패턴과 도전 가능하게 연결되는 상부 배선회로패턴을 상기 제3 패시베이션층에 형성하는 단계를 포함하며,
상기 제1 입출력 단자는 상기 상부 배선회로패턴에 결합되는 것을 특징으로 하는 반도체 패키지 제조 방법.5. The method of claim 4,
A passivation layer formed on the base to surround the semiconductor chip,
A second passivation layer formed on an upper surface of the first passivation layer; And
And a third passivation layer formed on an upper surface of the second passivation layer,
Forming a lower wiring circuit pattern on the passivation layer and a wiring circuit pattern electrically connected to the semiconductor chip,
Forming a conductive interconnection circuit pattern on the second passivation layer that is conductively connected to the lower interconnection circuit pattern and exposed through an upper surface of the second passivation layer;
Forming a third passivation layer on an upper surface of the second passivation layer; And
And forming an upper wiring circuit pattern on the third passivation layer, the upper wiring circuit pattern being conductively connected to the conductive connection wiring circuit pattern,
And the first input / output terminal is coupled to the upper wiring circuit pattern. 제7항에 있어서,
상기 도전성 연결배선회로패턴을 형성하는 단계는,
상기 제2 패시베이션층의 일부 영역을 관통하는 관통 비아를 형성하는 단계; 및
상기 관통 비아에 배선용 금속물질을 도금하거나 충진하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.8. The method of claim 7,
The step of forming the conductive connection wiring circuit pattern includes:
Forming through vias through a portion of the second passivation layer; And
And plating or filling a metal material for wiring in the through vias. 제8항에 있어서,
상기 관통 비아를 형성하는 단계는,
상기 제2 패시베이션층의 상면에 상기 관통 비아 패턴이 형성된 포토마스크를 정렬하고 광을 조사하여, 상기 관통 비아에 해당하는 제2 패시베이션층을 제거하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.9. The method of claim 8,
The step of forming the through-
Aligning the photomask having the through via pattern on the upper surface of the second passivation layer and irradiating light to remove the second passivation layer corresponding to the through via. 제1항에 있어서,
상기 반도체 칩은 플립 칩이며, 상기 베이스는 더미 웨이퍼인 것을 특징으로 하는 반도체 패키지 제조 방법.The method according to claim 1,
Wherein the semiconductor chip is a flip chip, and the base is a dummy wafer. 반도체 칩;
상기 반도체 칩을 감싸는 패시베이션층;
상기 패시베이션층에 형성되며, 상기 반도체 칩과 전기적으로 연결되는 배선회로패턴; 및
상기 배선회로패턴과 전기적으로 연결되되 상기 배선회로패턴의 상기 패시베이션층으로부터 노출된 일부 영역에 결합되는 입출력 단자를 포함하는 것을 특징으로 하는 반도체 패키지. A semiconductor chip;
A passivation layer surrounding the semiconductor chip;
A wiring circuit pattern formed on the passivation layer and electrically connected to the semiconductor chip; And
And an input / output terminal electrically connected to the wiring circuit pattern and coupled to a part of the wiring circuit pattern exposed from the passivation layer. 제11항에 있어서,
상기 입출력 단자는, 상기 패시베이션층의 상면으로 노출되는 상기 배선회로패턴의 일부 영역에 결합되는 제1 입출력 단자를 포함하는 것을 특징으로 하는 반도체 패키지.12. The method of claim 11,
Wherein the input / output terminal includes a first input / output terminal coupled to a part of the wiring circuit pattern exposed on an upper surface of the passivation layer. 제12항에 있어서,
상기 입출력 단자는,
상기 패시베이션층의 하면으로 노출되는 상기 배선회로패턴의 일부 영역에 결합되는 제2 입출력 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.13. The method of claim 12,
The input /
And a second input / output terminal coupled to a part of the wiring circuit pattern exposed to the lower surface of the passivation layer. 제12항에 있어서,
상기 패시베이션층은,
상기 반도체 칩과 접속되는 하부 배선회로패턴이 형성되는 제1 패시베이션층;
상기 제1 패시베이션층의 상면에 형성되는 제2 패시베이션층; 및
상기 제2 패시베이션층의 상면에 형성되는 제3 패시베이션층을 포함하며,
상기 배선회로패턴은,
상기 하부 배선회로패턴;
상기 하부 배선회로패턴과 도전 가능하게 연결되고 상기 제2 패시베이션층에 형성되되 상기 제2 패시베이션층의 상면을 통해 노출되는 도전성 연결 배선회로패턴; 및
상기 제3 패시베이션층에 형성되되 상기 도전성 연결 배선회로패턴과 도전 가능하게 연결되는 상부 배선회로패턴을 포함하는 것을 특징으로 하는 반도체 패키지.13. The method of claim 12,
The passivation layer may comprise:
A first passivation layer on which a lower wiring circuit pattern to be connected to the semiconductor chip is formed;
A second passivation layer formed on an upper surface of the first passivation layer; And
And a third passivation layer formed on an upper surface of the second passivation layer,
The wiring circuit pattern includes:
The lower wiring circuit pattern;
A conductive interconnection circuit pattern electrically connected to the lower interconnection circuit pattern and formed on the second passivation layer and exposed through an upper surface of the second passivation layer; And
And an upper wiring circuit pattern formed on the third passivation layer and electrically connected to the conductive connection wiring circuit pattern. 제14항에 있어서,
상기 도전성 연결배선회로패턴은 상기 제2 패시베이션층의 일부 영역을 관통하는 관통 비아에 배선용 금속물질을 도금하거나 충진하여 마련되는 것을 특징으로 하는 반도체 패키지.15. The method of claim 14,
Wherein the conductive connection wiring circuit pattern is formed by plating or filling a wiring metal material in a through via passing through a part of the second passivation layer.
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