KR100673378B1 - Chip scale stack package and manufacturing method thereof - Google Patents

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Abstract

본 발명은 복수의 반도체 칩을 내재하도록 구성되며 반도체 칩 수준의 크기를 갖는 칩 스케일 적층 칩 패키지와 그 제조 방법에 관한 것으로서, 제 1칩의 집적회로 형성면의 상부에 제 1절연막, 금속배선, 제 2절연막, 및 금속배선이 복수의 영역에서 개구되도록 형성된 제 2절연막, 칩 가장자리로부터 소정 거리까지의 개구된 부분에서 금속배선과 접합되어 형성된 범프형 제 1칩 단자를 갖는 제 1칩과; 전극패드와 접합되도록 범프형 제 2칩 단자가 형성되고, 제 1칩 단자 내측 영역의 개구된 금속배선과 제 2칩 단자가 접합되며, 제 1칩 단자의 높이보다 작은 실장 높이를 가지며 제 1칩에 실장되어 있는 제 2칩과; 제 1칩 단자의 접합에 의해 제 1칩이 실장되는 인쇄회로기판; 및 인쇄회로기판에 부착되며 제 1칩 단자와 전기적으로 연결되는 제 3칩 단자를 포함하는 것을 특징으로 한다. 이에 따르면, 대용량이면서 소형의 고성능 패키지를 구현할 수 있다. 이에 따라 고집적 반도체 소자를 설계하는 시간과 비용을 절감할 수 있으며, 조립 원재료를 절감할 수 있어 제조 원가를 절감시킬 수 있다.The present invention relates to a chip scale stacked chip package and a method of manufacturing the same, which are configured to include a plurality of semiconductor chips and have a semiconductor chip level. The first insulating film, the metal wiring, A first chip having a second insulating film, a second insulating film formed so that the metal wirings are opened in the plurality of regions, and a bump-type first chip terminal formed by joining the metal wirings in the opened portion up to a predetermined distance from the chip edge; A bump-type second chip terminal is formed to be bonded to the electrode pad, and the open metal wiring of the inner region of the first chip terminal and the second chip terminal are bonded to each other, and have a mounting height smaller than that of the first chip terminal. A second chip mounted on the chip; A printed circuit board on which the first chip is mounted by bonding the first chip terminals; And a third chip terminal attached to the printed circuit board and electrically connected to the first chip terminal. According to this, a large capacity and a small high performance package can be implemented. Accordingly, it is possible to reduce the time and cost of designing a highly integrated semiconductor device, and to reduce the manufacturing cost by reducing the assembly raw materials.

웨이퍼 범핑, 적층 칩 패키지, 멀티 칩 패키지, 칩 스케일 패키지, 재배선Wafer Bumping, Stacked Chip Packages, Multi-Chip Packages, Chip Scale Packages, Redistribution

Description

칩 스케일 적층 칩 패키지와 그 제조 방법{Chip scale stack package and manufacturing method thereof}Chip scale stack package and manufacturing method

도 1은 테세라(Tessera)사의 μBGA 패키지를 나타낸 단면도.1 is a cross-sectional view showing a μBGA package of Tessera.

도 2a 내지 도 6은 본 발명에 따른 칩 스케일 적층 칩 패키지의 제조 공정을 나타낸 단면도.2A to 6 are cross-sectional views illustrating a manufacturing process of a chip scale stacked chip package according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11,31; 웨이퍼 12,32; 반도체 칩11,31; Wafer 12,32; Semiconductor chip

13,33; 반도체 기판 14,34; 전극패드13,33; Semiconductor substrates 14,34; Electrode pad

15; 패시베이션막 16,36; 스크라이브 라인15; Passivation film 16,36; Scribe line

21; 제 1절연막 22; 금속배선21; A first insulating film 22; Metal wiring

23; 제 2절연막 24,25; 금속 기저층23; Second insulating films 24 and 25; Metal base layer

26,37; 솔더 볼 50; 적층 칩 패키지
51; 인쇄회로기판 52; 접합 패드
53; 접합패드 54; 솔더 볼
55; 수지 봉지재 70; 웨이퍼 절단기26,37; Solder ball 50; Laminated chip package
51; A printed circuit board 52; Bonding pads
53; Bonding pads 54; Solder ball
55; Resin encapsulant 70; Wafer cutting machine

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본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩을 내재하도록 구성되며 반도체 칩 수준의 크기를 갖는 적층 칩 패키지와 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip package, and more particularly, to a laminated chip package and a method of manufacturing the same, which are configured to include a plurality of semiconductor chips and have a semiconductor chip level.

오늘날 반도체 칩 패키지는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 가지며 저렴하게 제조될 수 있는 제품의 개발을 위하여 계속적인 발전을 거듭해 왔다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 BGA(Ball Grid Array) 패키지 기술이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여 주기판에 대한 실장면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점 등을 갖고 있다.Today's semiconductor chip packages continue to evolve to develop products that are lighter, smaller, faster, more versatile, more powerful, more reliable and more affordable. One important technology that enables us to achieve these product design goals is the Ball Grid Array (BGA) packaging technology. The BGA package has a merit that it can reduce the mounting area on the main board and excellent electrical characteristics, compared to the conventional plastic package.

BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드프레임(lead frame) 대신에 인쇄회로기판을 사용한다. 인쇄회로기판에서 반도체 칩이 접착되는 면의 반대쪽 면 전체가 솔더 볼(solder ball)들의 배치 영역으로 제공된다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 갖고 있다. 즉, 반도체 칩을 실장하기 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 스케일 패키지(Chip Scale Package; CSP)이다.Unlike conventional plastic packages, BGA packages use printed circuit boards instead of lead frames. In the printed circuit board, an entirety of the opposite side to which the semiconductor chip is bonded is provided as a placement area of solder balls. However, there is a fundamental limitation in reducing the size of a printed circuit board. In other words, the size of the printed circuit board is still larger than the size of the semiconductor chip because the area in which the circuit wiring is not formed is required to mount the semiconductor chip. In this context, what has been proposed is the so-called Chip Scale Package (CSP).

칩 스케일 패키지는 최근 몇 년 사이에 미국, 일본, 한국 등의 수십 개의 회 사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 칩 스케일 패키지 중의 하나가 미국 테세라(Tessera)사에서 개발한 μBGA이다. μBGA 패키지에 적용되는 인쇄회로기판은 두께가 얇고 유연성을 갖는 플랙서블 회로기판(flexible circuit board)과 같은 테이프 배선기판이다. 그리고, μBGA 패키지의 특징 중의 하나는 테이프 배선 기판에 형성된 윈도우를 통하여 반도체 칩의 전극패드에 빔 리드(beam lead)가 일괄적으로 접합된다는 점이다.Chip scale packages have been introduced in recent years from dozens of companies in the United States, Japan, and Korea, and are currently in active development. One typical chip scale package is μBGA, developed by Tessera, USA. Printed circuit boards applied to the μBGA package are tape wiring boards such as flexible and flexible circuit boards. In addition, one of the characteristics of the µBGA package is that beam leads are collectively bonded to electrode pads of a semiconductor chip through a window formed on a tape wiring board.

도 1은 테세라사의 μBGA 패키지를 나타낸 단면도이다.1 is a cross-sectional view showing a μBGA package of Tessera Corporation.

도 1을 참조하면, 폴리이미드 테이프(polyimide tape;122)에 형성된 금속배선(125)과 빔 리드(121)가 테이프 배선 기판(120)을 구성하며, 탄성 중합체(135)가 테이프 배선 기판(120)과 반도체 칩(131) 사이에 개재된다. 빔 리드(121)는 반도체 칩(131)의 전극패드(132)와 접합되며, 폴리이미드 테이프(122)에 형성된 접속구멍을 통하여 접속구멍으로 노출된 금속배선 부분인 볼 안착부(124)에 부착된 솔더 볼과 연결된다. 전극패드(132)와 빔 리드(121)의 접합 부분은 에폭시 수지와 같은 성형 수지(150)에 의하여 보호된다. 한편, 빔 리드(121)는 반도체 칩(131)의 전극패드(132)와 접속되는 금속배선(125) 부분으로서, 전극패드(132)와의 양호한 접속을 위하여 금속배선의 표면에 금 도금막(127)이 형성된다. 그런데, 빔 리드(121)의 금속배선(125)에 금 도금을 하는 과정에서 폴리이미드 테이프(122)의 외측에 노출된 금속배선(125)뿐만 아니라 볼 안착부(124)상에도 금 도금막(127)이 형성되기 때문에 솔더 볼(153)은 실질적으로 볼 안착부(124)의 금 도금막(127) 위에 형성된다.Referring to FIG. 1, the metal wiring 125 and the beam lead 121 formed on the polyimide tape 122 constitute the tape wiring board 120, and the elastomer 135 is the tape wiring board 120. ) And the semiconductor chip 131. The beam lead 121 is bonded to the electrode pad 132 of the semiconductor chip 131 and attached to the ball seating portion 124, which is a metal wiring portion exposed to the connection hole through a connection hole formed in the polyimide tape 122. Is connected to the solder ball. The bonding portion of the electrode pad 132 and the beam lead 121 is protected by a molding resin 150 such as an epoxy resin. On the other hand, the beam lead 121 is a portion of the metal wiring 125 which is connected to the electrode pad 132 of the semiconductor chip 131, and the gold plating film 127 is formed on the surface of the metal wiring for good connection with the electrode pad 132. ) Is formed. However, in the process of gold plating the metal wiring 125 of the beam lead 121, the gold plating film (not only on the ball seating portion 124) but also the metal wiring 125 exposed on the outside of the polyimide tape 122. Since the 127 is formed, the solder ball 153 is substantially formed on the gold plated film 127 of the ball seating portion 124.

이와 같이 1개의 반도체 칩을 포함하는 반도체 칩 패키지는 용량 증가에 한계가 있다. 이의 극복을 위하여 다수의 반도체 칩을 포함하는 패키지 구조가 개발되고 있으나 대부분 반도체 칩의 크기에 비해 패키지 크기가 상당히 크고 패키지의 두께가 두꺼우며 무게도 무거운 문제가 있다.As described above, a semiconductor chip package including one semiconductor chip has a limit in increasing its capacity. In order to overcome this problem, a package structure including a plurality of semiconductor chips has been developed. However, the size of the package is considerably larger than the size of the semiconductor chip, and the package is thick and heavy.

따라서 본 발명의 목적은 다수의 반도체 칩을 포함하면서도 고집적, 고성능으로서 크기가 작고 경량의 칩 스케일 적층 칩 패키지와 그 제조 방법을 제공하는 데에 있다.Accordingly, an object of the present invention is to provide a chip scale stacked chip package and a method for manufacturing the same, which include a plurality of semiconductor chips, and are compact, high performance, small in size, and light in weight.

이와 같은 목적을 달성하기 위한 본 발명에 따른 칩 스케일 적층 칩 패키지는, 전극패드를 개구시키며 제 1칩의 집적회로가 형성된 면을 덮도록 형성된 제 1절연막, 상기 제 1절연막 위에 형성된 금속배선, 상기 금속배선이 복수의 영역에서 개구되도록 형성된 제 2절연막, 칩 가장자리로부터 소정 거리까지의 개구된 부분에서 상기 금속배선과 접합되어 형성된 범프형 제 1칩 단자를 갖는 제 1칩과; 전극패드와 접합되도록 범프형 제 2칩 단자가 형성되어 있고, 상기 제 1칩 단자 내측 영역의 개구된 금속배선과 상기 제 2칩 단자가 접합되어 있으며, 상기 제 1칩 단자의 높이보다 작은 실장 높이를 가지며 상기 제 1칩에 실장되어 있는 제 2칩과; 상기 제 1칩 단자의 접합에 의해 제 1칩이 실장되는 인쇄회로기판; 상기 제 1칩과 상기 인쇄회로기판 사이의 공간에 채워지는 수지 봉지재; 및 상기 인쇄회로기판에 부착되며 상기 제 1칩 단자와 전기적으로 연결되는 제 3칩 단자;를 포함하는 것을 특징으로 한다.The chip scale multilayer chip package according to the present invention for achieving the above object, the first insulating film formed to cover the surface on which the integrated circuit of the first chip is formed, the electrode pad, the metal wiring formed on the first insulating film, A first chip having a second insulating film formed so as to have a metal wiring open in a plurality of regions, and a bump-type first chip terminal formed by joining the metal wiring at an open portion up to a predetermined distance from a chip edge; A bump-type second chip terminal is formed to be bonded to an electrode pad, and an open metal wiring in the inner region of the first chip terminal and the second chip terminal are bonded to each other, and a mounting height smaller than the height of the first chip terminal. A second chip having a first chip mounted on the first chip; A printed circuit board on which the first chip is mounted by bonding the first chip terminals; A resin encapsulant filled in a space between the first chip and the printed circuit board; And a third chip terminal attached to the printed circuit board and electrically connected to the first chip terminal.

또한 본 발명에 따른 칩 스케일 적층 칩 패키지 제조 방법은, ⒜ 전극패드를 개구시키며 제 1칩의 집적회로가 형성된 면을 덮도록 제 1절연막이 형성되어 있고, 상기 제 1절연막 위에 금속배선이 형성되어 있으며, 상기 금속배선이 복수의 영역에서 개구되도록 제 2절연막이 형성되어 있고, 칩 가장자리로부터 소정 거리까지의 개구된 금속배선과 접합되는 범프형 제 1칩 단자가 형성되어 있는 웨이퍼 상태의 제 1칩과, 전극패드와 접합되도록 범프형 제 2칩 단자가 형성된 칩 상태의 제 2칩을 준비하는 단계, ⒝ 제 1칩 단자 내측 영역의 개구된 금속배선에 제 2칩 단자를 제 1칩 단자의 높이보다 작은 실장높이를 갖도록 하여 제 1칩과 제 2칩을 적층하는 단계, ⒞ 소정의 회로배선과 그와 전기적으로 연결된 접합패드가 상,하면에 형성된 인쇄회로기판의 어느 일면의 접합패드와 제 1칩 단자가 접합되도록 하여 제 2칩이 부착된 제 1칩을 인쇄회로기판에 실장하는 단계, 및 ⒟ 인쇄회로기판의 제 1칩이 부착된 면의 반대면에 형성된 접합패드에 제 3칩 단자를 형성하는 단계를 포함하는 것을 특징으로 한다.In the chip scale stacked chip package manufacturing method according to the present invention, a first insulating film is formed so as to open the electrode pad and cover a surface on which the integrated circuit of the first chip is formed, and a metal wiring is formed on the first insulating film. And a second insulating film formed to open the metal wiring in a plurality of regions, and a first chip in a wafer state in which a bump-type first chip terminal is formed to be joined to the opened metal wiring from a chip edge to a predetermined distance. And preparing a second chip in a chip state in which a bump-type second chip terminal is formed to be bonded to the electrode pad, ⒝ placing the second chip terminal in the opened metal wiring in the inner region of the first chip terminal, and the height of the first chip terminal. Stacking the first chip and the second chip to have a smaller mounting height, (i) a predetermined circuit wiring and a bonding pad electrically connected thereto, Mounting a first chip on which a second chip is attached to a printed circuit board by bonding a bonding pad of one surface to a first chip terminal, and (i) bonding formed on a surface opposite to the surface on which the first chip of the printed circuit board is attached. And forming a third chip terminal on the pad.

이하 첨부 도면을 참조하여 본 발명에 따른 칩 스케일 적층 칩 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.Hereinafter, a chip scale stacked chip package and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 6은 본 발명의 실시예에 따른 칩 스케일 적층 칩 패키지의 제조 공정을 나타낸 단면도이다.2A through 6 are cross-sectional views illustrating a manufacturing process of a chip scale stacked chip package according to an exemplary embodiment of the present invention.

도 2a 내지 3b를 참조하면, 먼저 웨이퍼(11) 상태에서 제 1칩(12)의 제 1전극패드(14)에 대한 재배선(redistribution) 작업을 하고 외부와의 전기적 접속을 위한 제 1솔더 볼(26) 형성 작업을 하고, 이와는 별도로 이종의 반도체 칩으로서 제 1칩(12)의 크기보다 작은 제 2칩(32)에 대하여 제 2솔더 볼(37) 형성 작업을 하여 웨이퍼(11) 상태의 제 1칩(12)과 칩 상태의 제 2칩(32)을 준비하는 단계를 진행한다.2A to 3B, a first solder ball for redistribution of the first electrode pad 14 of the first chip 12 in the wafer 11 state and for electrical connection with the outside is performed. (26) A forming operation is performed, and a second solder ball 37 is formed on the second chip 32 smaller than the size of the first chip 12 as a heterogeneous semiconductor chip. The step of preparing the first chip 12 and the second chip 32 in the chip state is performed.

도 2a에 도시된 바와 같이 소정의 반도체 집적회로 형성 공정을 거친 웨이퍼(11)는 스크라이브 라인(16)에 의해 구분되는 각각의 제 1칩(12)의 반도체 기판(13) 상부에 제 1전극패드(14)가 형성되어 있고 집적회로의 보호를 위하여 패시베이션막(passivation layer; 15)이 제 1전극패드(14)가 개구되도록 하여 반도체 기판(13)의 상부에 덮여진 상태가 된다.As shown in FIG. 2A, the wafer 11 that has undergone a predetermined semiconductor integrated circuit forming process is provided with a first electrode pad on the semiconductor substrate 13 of each first chip 12 separated by a scribe line 16. A 14 is formed and a passivation layer 15 is formed to cover the upper portion of the semiconductor substrate 13 by opening the first electrode pad 14 to protect the integrated circuit.

이 상태에서 재배선 작업이 이루어지게 된다. 도 2b를 참조하면, 먼저 패시베이션막(15)의 상부에 제 1전극패드(14)가 개구되도록 하여 집적회로가 형성된 면이 덮여지도록 제 1절연막(21)을 형성하고, 제 1절연막(21)의 상부에 재배선을 위한 금속배선(22)을 형성하며, 금속배선(22)이 복수의 소정 영역에서 개구되도록 하여 금속배선(22) 상부에 제 2절연막(23)을 형성한다. 이때, 칩 가장자리로부터 소정 영역까지 금속배선(22)의 개구되는 크기가 그 내측으로 개구되는 크기보다 크게 형성한다. 개구된 부분에 의해 노출되는 금속배선(22)에 접합성의 향상을 위하여 금속 기저층(UBM; Under Barrier Metal; 24,25)을 더 형성한다. 이와 같은 재배선 작업은 일반적인 사진 공정과 식각 공정 및 박막 공정 등을 사용하여 이루어 질 수 있다. 그리고, 도 2c에 도시된 바와 같이 제 1칩(12)의 가장자리로부터 내측으로 일정한 거리에 위치한 금속 기저층(24)의 상부에 제 1솔더 볼을 형성하고 그 내측의 금속 기저층(25)은 그대로 둔다.In this state, the rewiring work is performed. Referring to FIG. 2B, first, the first insulating pad 21 is formed on the passivation film 15 so that the first electrode pad 14 is opened to cover the surface on which the integrated circuit is formed, and the first insulating film 21 is formed. A metal wiring 22 for redistribution is formed on the upper portion of the metal wiring 22, and the second insulating layer 23 is formed on the metal wiring 22 by opening the metal wiring 22 in a plurality of predetermined regions. At this time, the opening size of the metal wiring 22 from the chip edge to the predetermined area is larger than the opening size thereof. In order to improve adhesion to the metal wire 22 exposed by the opened portion, a metal base layer (UBM; Under Barrier Metal (24, 25)) is further formed. Such redistribution may be performed using a general photographic process, an etching process and a thin film process. As shown in FIG. 2C, the first solder ball is formed on the upper portion of the metal base layer 24 positioned at a predetermined distance from the edge of the first chip 12, and the metal base layer 25 therein is left as it is. .

한편, 상기 웨이퍼(11) 상태의 각각의 제 1칩(12)에 대한 작업과는 별도로 제 2칩(32)에 대한 작업을 웨이퍼(31) 상태에서 진행한다. 이 웨이퍼(31)는 도 3a에 도시된 것과 같이 도 2c에 도시된 제 1칩(12)의 크기보다 작은 크기의 제 2칩(32)이 되도록 반도체 집적회로 형성 공정이 완료된 것으로서, 제 2전극패드(34)가 반도체 기판(33)의 상부에 형성되어 있고 패시베이션막(35)이 제 2전극패드(34)가 개구되도록 덮여진 상태이다. 이 상태에서 일반적인 웨이퍼 범핑(wafer bumping) 기술을 이용하여 제 2전극패드(34)와 접합되는 제 2솔더 볼(37)을 형성한다. 이때, 제 2칩(32)은 제 2솔더 볼(37)이 칩 가장자리 부분에 형성된 것이나 칩 일면 전체에 형성되어도 무방하다. 제 2솔더 볼(37)의 형성이 완료되면 절단기(70)를 사용하여 스크라이브 라인(36)을 절단함하여 웨이퍼(31)에서 제 2솔더 볼(37)이 형성된 각각의 단위 제 2칩(32)을 분리한다.On the other hand, the work on the second chip 32 is performed in the wafer 31 state separately from the work on the first chip 12 in the wafer 11 state. As shown in FIG. 3A, the wafer 31 has a semiconductor integrated circuit forming process completed so that the second chip 32 is smaller than the size of the first chip 12 shown in FIG. 2C. The pad 34 is formed on the semiconductor substrate 33, and the passivation film 35 is covered to open the second electrode pad 34. In this state, a second solder ball 37 bonded to the second electrode pad 34 is formed by using a general wafer bumping technique. In this case, the second chip 32 may be formed on the chip edge portion or the second solder ball 37 may be formed on the entire surface of the chip. When the formation of the second solder ball 37 is completed, the scribe line 36 is cut by using the cutter 70, so that each unit second chip 32 in which the second solder ball 37 is formed on the wafer 31. ).

도 4를 참조하면, 웨이퍼 상태로서 칩 가장자리 부분에 제 1솔더 볼(26)이 형성된 제 1칩(12)과 칩 상태로서 제 2솔더 볼(37)이 형성된 제 2칩(32)의 준비가 완료되면 다음 공정으로 제 2칩(32)을 웨이퍼 상태의 각각의 제 1칩(12)에 플립 칩 본딩 한다. 이는 일반적으로 알려진 리플로우(reflow) 공정으로 이루어질 수 있다. 이때, 제 2칩(32)의 제 2솔더 볼(37)은 제 1칩(12)의 제 1솔더 볼(26) 내측에 형성된 금속 기저층(25)에 접합된다. 접합 상태에서 제 2칩(32)은 제 1칩(12)의 외측에 접합 형성된 제 1솔더 볼(26)의 높이보다 작다. 이에 의해 제 1칩(12)의 집적회로와 제 2칩(32)은 전기적으로 상호 연결된다.Referring to FIG. 4, the preparation of the first chip 12 having the first solder ball 26 formed on the edge of the chip as the wafer state and the second chip 32 having the second solder ball 37 formed as the chip state is provided. Upon completion, the second chip 32 is flip chip bonded to each first chip 12 in a wafer state. This can be done with generally known reflow processes. At this time, the second solder ball 37 of the second chip 32 is bonded to the metal base layer 25 formed inside the first solder ball 26 of the first chip 12. In the bonded state, the second chip 32 is smaller than the height of the first solder ball 26 bonded to the outside of the first chip 12. As a result, the integrated circuit of the first chip 12 and the second chip 32 are electrically connected to each other.

제 2칩(32)의 부착이 완료되면 도 5에 도시된 바와 같이 절단기(70)를 사용 하여 웨이퍼(11)의 스크라이브 라인(16)을 따라 절단하여 제 2칩이 플립 칩 본딩되어 있는 상태의 각각의 제 1칩(12)을 분리한다.When the attachment of the second chip 32 is completed, as shown in FIG. 5, the cutter 70 is cut along the scribe line 16 of the wafer 11 so that the second chip 32 is flip chip bonded. Each first chip 12 is separated.

그리고, 도 6에 도시된 바와 같이 인쇄회로기판(51)의 상면에 형성된 접합 패드(52)에 제 1솔더 볼(26)을 접합하여 제 2칩(32)이 접합된 제 1칩(12)을 인쇄회로기판(51)에 실장한다. 그리고, 에폭시 성형 수지와 같은 수지 봉지재(55)를 이용하여 제 1칩(12)과 인쇄회로기판(51)의 공간을 채워 외부환경으로부터 물리적으로나 화학적으로 보호되도록 하고, 인쇄회로기판(51)의 하면에 형성된 접합패드(53)에 최종적인 외부 접속단자로서 제 3솔더 볼(54)을 형성하여 칩 스케일 적층 칩 패키지(50)가 제조된다.As shown in FIG. 6, the first chip 12 having the second solder 32 bonded thereto by bonding the first solder ball 26 to the bonding pads 52 formed on the upper surface of the printed circuit board 51. Is mounted on the printed circuit board 51. Then, the space between the first chip 12 and the printed circuit board 51 is filled using a resin encapsulant 55 such as an epoxy molding resin so as to be physically and chemically protected from the external environment, and the printed circuit board 51 A chip scale stacked chip package 50 is manufactured by forming a third solder ball 54 as a final external connection terminal on the bonding pad 53 formed on the lower surface of the substrate.

이와 같이 제조된 적층 칩 패키지는 제 1칩의 제 1솔더 볼 내측 영역에 제 2칩이 위치하도록 플립 칩 본딩으로 실장되어 적층된 구조를 갖는다. 따라서, 본 발명의 칩 스케일 적층 칩 패키지는 적층된 상태의 반도체 칩들의 크기가 매우 작기 때문에 패키지의 전체적인 크기 감소에 유리하다.The stacked chip package manufactured as described above has a structure in which the second chip is mounted by flip chip bonding so as to be positioned in an inner region of the first solder ball of the first chip. Accordingly, the chip scale stacked chip package of the present invention is advantageous in reducing the overall size of the package since the semiconductor chips in the stacked state are very small in size.

그리고, 본 발명의 칩 스케일 적층 칩 패키지는 제 1칩이 인쇄회로기판에 플립 칩 본딩으로 실장되어 있는 구조이다. 반도체 칩들간의 전기적 연결이 플립 칩 본딩에 의해 직접 이루어지고 또한 인쇄회로기판과의 연결 또한 플립 칩 본딩에 의해 이루어지기 때문에 전기적 경로가 짧아져 동작 신뢰성이 향상되고 온도 변화에 따른 열팽창 계수 차이에 대한 접합 신뢰성이 향상될 수 있다.In addition, the chip scale multilayer chip package of the present invention has a structure in which a first chip is mounted on a printed circuit board by flip chip bonding. Since the electrical connection between semiconductor chips is made directly by flip chip bonding and the connection with printed circuit board is also made by flip chip bonding, the electrical path is shortened to improve the operation reliability and to solve the difference in thermal expansion coefficient according to temperature change. Bonding reliability can be improved.

한편, 위의 실시예에서 제 1칩이나 제 2칩에 형성되는 칩 단자가 솔더 볼인 것을 소개하고 있으나, 솔더 볼뿐만 아니라 솔더 범프 등 소정의 높이를 갖는 범프 또는 볼 형태의 것들이 모두 사용될 수 있다. 그리고, 인쇄회로기판에 실장되어 패키징(packaging) 되는 것을 소개하고 있으나, 인쇄회로기판에 실장된 상태가 아닌 제 1칩에 제 2칩이 부착된 상태로 주기판에 직접 실장되는 형태로 사용될 수 있다. 또한, 두 개의 반도체 칩이 적층된 형태뿐만 아니라 그 이상의 반도체 칩을 적층하는 형태를 구현할 수 있다.Meanwhile, in the above embodiment, the chip terminals formed on the first chip or the second chip are introduced as solder balls, but not only solder balls but also bump or ball types having predetermined heights such as solder bumps may be used. In addition, the packaging is mounted on the printed circuit board, but the packaging is introduced, but the packaging may be directly mounted on the main board in a state in which the second chip is attached to the first chip rather than the printed circuit board. In addition, two semiconductor chips may be stacked, as well as a stack of two or more semiconductor chips.

이상과 같은 본 발명에 의한 칩 스케일 적층 칩 패키지와 그 제조 방법에 따르면, 대용량이면서 소형의 고성능 패키지를 구현할 수 있다. 이에 따라 고집적 반도체 소자를 설계하는 시간과 비용을 절감할 수 있으며, 조립 원재료를 절감할 수 있어 제조 원가를 절감시킬 수 있다.According to the chip scale stacked chip package and the method of manufacturing the same according to the present invention as described above, it is possible to implement a large capacity and a small high-performance package. Accordingly, it is possible to reduce the time and cost of designing a highly integrated semiconductor device, and to reduce the manufacturing cost by reducing the assembly raw materials.

Claims (4)

제 1전극패드와, 상기 제 1전극패드를 개구시키게 상기 제 1전극패드 형성면에 덮여진 패시베이션막과, 상기 패시베이션막을 덮으며 상기 제 1전극패드를 개구시키게 형성된 제 1절연막과, 상기 제 1절연막 상에 형성되며 상기 제 1전극패드와 연결된 금속배선과, 상기 금속배선을 덮게 상기 제 1절연막 상에 형성되며 가장자리 영역과 그 내측 영역에서 상기 금속배선을 개구시키는 제 2절연막과, 상기 제 2절연막으로부터 개구되는 상기 금속 배선에 형성된 금속 기저층, 상기 가장자리와 그 내측 영역 중 상기 가장자리 영역의 금속 기저층에만 형성된 제 1솔더 볼을 갖는 제 1칩과;A first electrode pad, a passivation film covered on the first electrode pad forming surface to open the first electrode pad, a first insulating film covering the passivation film and opening the first electrode pad, and the first electrode pad; A metal wiring formed on the insulating film and connected to the first electrode pad, a second insulating film formed on the first insulating film so as to cover the metal wiring, and opening the metal wiring in an edge region and an inner region thereof; A first chip having a metal base layer formed in the metal wiring opening from the insulating film, and a first solder ball formed only in the metal base layer of the edge region of the edge and its inner region; 제 2전극패드와, 상기 제 2전극패드와 접합되는 제 2솔더 볼을 가지며, 상기 제 2솔더 볼이 상기 제 1솔더 볼의 내측 영역에서 개구된 상기 금속배선에 접합되고 상기 제 1칩에서 제 1솔더 볼의 높이보다 작은 실장 높이를 가지는 제 2칩과;And a second solder ball bonded to the second electrode pad, wherein the second solder ball is joined to the metal wiring opened in an inner region of the first solder ball and formed on the first chip. A second chip having a mounting height smaller than that of one solder ball; 상기 제 1솔더 볼의 접합에 의해 상기 제 1칩이 실장되는 인쇄회로기판과;A printed circuit board on which the first chip is mounted by bonding the first solder balls; 상기 제 1칩과 상기 인쇄회로기판 사이의 공간에 채워지는 수지 봉지재; 및A resin encapsulant filled in a space between the first chip and the printed circuit board; And 상기 인쇄회로기판에 부착되며 상기 제 1솔더 볼과 전기적으로 연결되는 제 3솔더 볼;A third solder ball attached to the printed circuit board and electrically connected to the first solder ball; 을 포함하는 것을 특징으로 하는 칩 스케일 적층 칩 패키지.Chip scale stacked chip package comprising a. 삭제delete ⒜웨이퍼에 제 1전극패드들이 개구되게 전극패드 형성면에 패시베이션막이 덮여진 반도체 칩들을 형성하는 단계와;Forming semiconductor chips having a passivation film on the electrode pad formation surface such that the first electrode pads are opened in the wafer; ⒝상기 패시베이션막을 덮으며 상기 제 1전극패드를 개구시키게 제 1절연막을 형성하는 단계와;(B) forming a first insulating film covering said passivation film and opening said first electrode pad; ⒞상기 제 1절연막 상에 상기 제 1전극패드와 연결된 금속배선을 형성하는 단계와;Forming metal wirings connected to the first electrode pads on the first insulating layer; ⒟상기 제 1금속배선이 칩 가장자리와 그 내측 영역에서 개구되게 상기 제 1절연막 상에 상기 금속배선을 덮는 제 2절연막을 형성하는 단계와;(B) forming a second insulating film covering the metal wiring on the first insulating film such that the first metal wiring is opened at a chip edge and an inner region thereof; ⒠상기 제2절연막으로부터 개구되는 상기 금속배선에 금속 기저층을 형성하는 단계와;(B) forming a metal base layer on the metal wiring opening from the second insulating film; ⒡상기 가장자리의 금속 기저층에만 제 1솔더 볼을 형성하는 단계와;을 forming a first solder ball only in the metal base layer of the edge; ⒢제2솔더 볼을 가지는 제2 칩을 상기 제 1솔더 볼의 내측에서 개구된 상기 금속배선에 상기 제2솔더 볼을 접합하는 단계와;(B) bonding the second chip having a second solder ball to the metal wiring opened in the first solder ball; ⒣상기 웨이퍼에서 상기 제 1칩을 분리하여 일면에 접합패드가 형성된 인쇄회로기판에 상기 제 1솔더 볼이 상기 접합패드에 접합되게 실장하는 단계; 및Removing the first chip from the wafer and mounting the first solder ball to the bonding pad on a printed circuit board having a bonding pad formed on one surface thereof; And ⒤상기 인쇄회로기판에서 상기 제 1칩이 부착된 면의 반대면에 형성된 접합패드에 제3솔더 볼을 형성하는 단계;Forming a third solder ball on a bonding pad formed on a surface opposite to a surface on which the first chip is attached to the printed circuit board; 를 포함하는 것을 특징으로 하는 칩 스케일 적층 칩 패키지 제조 방법.Chip scale laminated chip package manufacturing method comprising a. 제 3항에 있어서, 상기 ⒣단계와 상기 ⒤단계 사이에 상기 인쇄회로기판과 상기 제 1칩 사이의 공간을 수지 봉지재로 봉지하는 단계를 더 포함하는 것을 특징으로 하는 칩 스케일 적층 칩 패키지 제조 방법.4. The method of claim 3, further comprising encapsulating a space between the printed circuit board and the first chip with a resin encapsulant between the step V and the step V. .
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