KR20170094814A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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윤형섭
이상흥
이종민
장유진
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조규준
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Abstract

반도체 소자는, 기판 상에 순차적으로 제1 반도체층과 제2 반도체층을 형성하고, 상기 제2 반도체층 상에 그래핀층을 형성하고, 상기 그래핀층 상에 서로 이격된 소스 전극과 드레인 전극을 형성하고, 상기 소스 전극과 상기 드레인 전극을 마스크로 하여 그래핀층을 패터닝하고, 상기 제2 반도체층 상면에 절연막을 형성하고, 상기 제2 반도체층 상면에 게이트 전극을 형성함으로써 제조될 수 있다.

Description

반도체 소자 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 상세하게는 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)의 제조 방법에 관한 것이다.
반도체 소자 중 이종 구조 FETs(HFETs: Hetero-structure FETs) 또는 변조-도핑 FETs(MODFETs: Modulation-Doped FETs)로도 알려져 있는 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)는 전계 효과 트랜지스터의 한 타입이다. 종래의 n-형 MOSFET는, n-형 소스/드레인 영역을 분리하는 p-형으로 도핑된 채널 영역 위에 배열된 게이트 전극을 포함하는 반면, 예컨대 HEMT 디바이스는 도핑된 영역 대신 채널로서 헤테로 접합을 사용한다.
상기한 반도체 소자를 제조하기 위해서는 다중 금속막을 증착하는 단계나 고온의 급속 열처리 단계 등의 복잡한 공정이 요구된다.
본 발명의 목적은 제조 공정이 간단하면서도 신뢰성이 높은 반도체 소자를 제공하는 것에 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 순차적으로 제1 반도체층과 제2 반도체층을 형성하고, 상기 제2 반도체층 상에 그래핀층을 형성하고, 상기 그래핀층 상에 서로 이격된 소스 전극과 드레인 전극을 형성하고, 상기 소스 전극과 상기 드레인 전극을 마스크로 하여 그래핀층을 패터닝하고, 상기 제2 반도체층 상면에 절연막을 형성하고, 상기 제2 반도체층 상면에 게이트 전극을 형성함으로써 제조될 수 있다.
본 발명의 일 실시예에 따르면, 제조 공정이 간단하면서도 신뢰성이 높은 반도체 소자를 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판(SUB) 상에 순차적으로 제공된 전이층(TS), 제1 반도체층(SM1), 및 제2 반도체층들(SM1, SM2)과, 상기 제2 반도체층(SM2) 상에 제공된 게이트 전극(GE), 소스 전극(SE), 드레인 전극들(SE), 그래핀 소스 전극(GSE), 및 그래핀 드레인 전극(GDE)을 포함한다.
상기 기판(SUB)은 실리콘, 탄화 실리콘(SiC), 사파이어 등으로 이루어진 기판일 수 있다. 그러나, 상기 기판(SUB)의 재료는 이에 한정되지 않는다.
상기 기판(SUB) 상에는 전이층(TS)이 제공될 수 있다. 상기 전이층(TS)은 상기 기판(SUB)과 후술할 제1 반도체층(SM1) 사이의 격자 상수를 맞추기 위한 층일 수 있다.
상기 제1 반도체층(SM1)은 상기 기판(SUB) 상에 제공된다. 상기 제1 반도체층(SM1)은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 예를 들어, 상기 제1 반도체층(SM1)은 GaN, GaAs, InN 등을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 반도체층(SM1)은 GaN일 수 있다. 상기 GaN은 비교적 넓은 밴드 갭을 지니며 전자포화속도가 높고 화학적으로 안정하다.
상기 제2 반도체층(SM2)은 상기 제1 반도체층(SM1) 상에 바로 접촉하여 제공되며 상기 제1 반도체층(SM1)과 이종접합을 이룬다. 상기 제2 반도체층(SM2)은 상기 제1 반도체층(SM1)과 상이한 밴드 갭을 가지며, 격자상수가 다른 반도체 물질을 포함할 수 있다. 상기 제2 반도체층(SM2)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 제2 반도체층(SM2)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체층(SM1)과 제2 반도체층(SM2) 사이의 계면에는 상기 제1 반도체층(SM1)과 상기 제2 반도체층(SM2)의 이종 접합 구조에 의해 2차원 전자 가스층(2 Dimensional Electron Gas: 2DEG) 영역이 생성될 수 있다. 상기 2차원 전자 가스층은 상기 반도체 소자에서 채널로 사용될 수 있다.
상기 게이트 전극(GE)은 상기 제2 반도체층(SM2)의 상면 상에 제공된다. 상기 게이트 전극(GE)은 상기 제2 반도체층(SM2)에 직접 접촉한다.
상기 게이트 전극(GE)은 저항을 낮추기 위해 하부의 폭보다 상부의 폭이 큰 형태로 제공될 수 있다. 즉, 상기 게이트 전극(GE)에 있어서 상기 제2 반도체층(SM2)과 직접 접촉하는 부분의 폭보다 상기 제2 반도체층(SM2)으로부터 떨어진 부분의 폭이 더 넓을 수 있다. 예를 들어, 상기 게이트 전극(GE)은 T자형 또는 Г자형으로 제공될 수 있다.
상기 소스 전극(SE) 및 드레인 전극(DE)은 상기 제2 반도체층(SM2)의 상면에 제공된다.
상기 소스 전극(SE)과 상기 제2 반도체층(SM2) 사이에는 그래핀 소스 전극(GSE)이 제공된다. 상기 그래핀 소스 전극(GSE)은 상기 소스 전극(SE)과 상기 제2 반도체층(SM2)을 오믹 접촉시키는 오믹 전극으로 작용한다. 상기 그래핀 소스 전극(GSE)은 평면상에서 볼 때 소스 전극(SE)과 중첩하며, 상기 소스 전극(SE)과 동일 크기 및 동일 형상으로 제공된다.
상기 드레인 전극(DE)과 상기 제2 반도체층(SM2) 사이에는 그래핀 드레인 전극(GDE)이 제공된다. 상기 그래핀 드레인 전극(GDE)은 상기 드레인 전극(DE)과 상기 제2 반도체층(SM2)을 오믹 접촉시키는 오믹 전극으로 작용한다. 상기 그래핀 드레인 전극(GDE)은 평면 상에서 볼 때 드레인 전극(DE)과 중첩하며, 상기 드레인 전극(DE)과 동일 크기 및 동일 형상으로 제공된다.
상기 그래핀 소스 전극(GSE) 및 상기 그래핀 드레인 전극(GDE)을 이루는 그래핀은 탄소 원자들이 벌집 모양으로 2차원 평면을 이루는 구조를 갖는다. 상기 그래핀은 높은 전자 이동도 및 열 전도도를 가진다. 상기 그래핀은 매우 얇은 두께의 막으로 형성될 수 있어 기판의 표면에 면밀히 부착될 수 있다. 예를 들어, 상기 그래핀은 탄소 원자 한 개의 두께로 이루어진 얇은 막으로 형성될 수 있다. 이에 따라, 상기 그래핀은 뛰어난 퍼컬레이션 전류(percolation path)를 제공할 수 있다.
상기 소스 전극(SE)은 상기 그래핀 소스 전극(GSE)과 안정적인 오믹 컨택을 이루도록 일함수가 높으면서 그래핀과 강하게 결합하거나 반응하는 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 그래핀과 강하게 결합하는 금속으로서, Cr, Ti, Pd, 또는 Au가 사용될 수 있다. 상기 소스 전극(SE)에 일함수가 높으면서 그래핀과 강하게 결합하거나 반응하는 금속이 사용될 경우, 그래핀에 밴드갭이 형성된다. 이에 따라, 그래핀이 n형 반도체로 작용하게 되며, 제1 및 제2 반도체층(SM1, SM2)의 에너지 밴드와 대칭적인 라인업을 이룬다. 이와 유사하게, 상기 드레인 전극(DE) 또한 상기 그래핀 드레인 전극(GDE)과 안정적인 오믹 컨택을 이루도록 일함수가 높으면서 그래핀과 강하게 결합하거나 반응하는 금속으로 이루어질 수 있다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)은 각각 상기 게이트 전극(GE)과 이격된다. 본 발명의 일 실시예에 있어서, 상기 게이트 전극(GE)은 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극(SE) 상에는 상기 소스 전극(SE)과 다른 배선과의 접촉을 위한 소스 컨택(SCT)이 제공되며, 상기 드레인 전극(DE) 상에는 상기 드레인 전극(DE)과 다른 배선과의 접촉을 위한 드레인 컨택(DCT)이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)의 상면은 다른 배선과의 연결을 위해 노출될 수 있다. 특히, 상기 소스 컨택(SCT)에는 소스 패드(미도시)와 연결되는 에어 브릿지(AB)가 제공될 수 있다. 상기 에어 브릿지(AB)는 시드 금속층(SDM)과 에어 브릿지 금속층(ABM)으로 이루어질 수 있다. 상기 시드 금속층(SDM)은 다양한 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 예를 들어, 시드 금속층(SDM)은 금속, 금속 질화물, 전도성 산화물 등으로 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 시드 금속층(SDM)의 금속은 다양한 금속이 사용될 수 있으나, Ti/Au 또는 Ti/Ni/Au일 수 있다. 상기 에어 브릿지 금속층(ABM)은 전도성 물질, 예를 들어 금속일 수 있다. 본 발명의 일 실시예에 있어서, 상기 에어 브릿지 금속층(ABM)은 금일 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)은 상기 소스 전극(SE)이나 상기 드레인 전극(DE)보다 전기 전도도가 유사하거나 높은 재료로 이루어질 수 있다.
상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 재료, 형상, 구조 등에 따라 생략될 수 있다.
상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 소스 컨택(SCT), 및 상기 드레인 컨택(DCT)은 각각 독립적으로 도전성 재료로 이루어진다.
상기 도전성 재료로는 금속, 이들의 합금, 도전성 고분자, 도전성 금속 산화물, 나노 전도성 물질 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 금속으로는 구리, 은, 금, 백금, 팔라듐, 니켈, 주석, 알루미늄, 코발트, 로듐, 이리듐, 철, 루테늄, 오스뮴, 망간, 몰리브덴, 텅스텐, 니오브, 탄탈륨, 티탄, 비스머스, 안티몬, 납 등을 들 수 있다. 상기 도전성 고분자로는 폴리티오펜계, 폴리피롤계, 폴리아닐린계, 폴리아세틸렌계, 폴리페닐렌계 화합물 및 이들의 혼합물 등을 들 수 있으며, 특히 폴리티오펜계 중에서도 PEDOT/PSS 화합물을 사용할 수 있다. 상기 도전성 금속 산화물로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide) 등을 들 수 있다. 그 외, 나노 전도성 화합물로 은 나노와이어(AgNW), 카본나노튜브 (Carbon Nano Tube), 그래핀 (graphene) 등을 들 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 소스 컨택(SCT), 및 상기 드레인 컨택(DCT)은 각각 금속으로 제공될 수 있다. 예를 들어, 상기 소스 전극(SE), 상기 드레인 전극(DE)은 각각 Ti/Al/Ni/Au로 이루어질 수 있으며, 상기 게이트 전극(GE), 상기 소스 컨택(SCT), 및 상기 드레인 컨택(DCT)은 각각 Ni/Au로 이루어질 수 있다.
상기 게이트 전극(GE), 상기 소스 전극(SE) 등이 형성된 상기 제2 반도체층(SM2) 상에는 제1 절연막(INS1)과 제2 절연막(INS2)이 순차적으로 제공될 수 있다.
상기 제1 절연막(INS1)은 소스 전극(SE) 및 드레인 전극(DE)이 형성된 상기 제2 반도체층(SM2) 상에 제공되어 상기 제2 반도체층(SM2)을 커버한다. 상기 제1 절연막(INS1)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 상면을 노출하는 개구들을 가진다. 상기 개구들을 통해 소스 컨택(SCT)이 소스 전극(SE)에, 드레인 컨택(DCT)이 드레인 전극(DE)과 접촉된다. 또한 상기 제1 절연막(INS1)은 게이트 전극(GE)이 형성된 위치에 개구를 가지며, 상기 개구를 통해 게이트 전극(GE)이 제2 반도체층(SM2)에 직접 접촉된다. 상기 제1 절연막(INS1)은 구성 요소들이 형성된 기판(SUB)을 표면을 보호하고 표면 결합으로 발생될 수 있는 트래핑 현상 등을 저감시킨다.
상기 제2 절연막(INS2)은 상기 소스 컨택(SCT), 상기 게이트 전극(GE), 상기 드레인 컨택(DCT)이 형성된 상기 제1 절연막(INS1) 상에 제공되어 상기 소스 컨택(SCT), 상기 게이트 전극(GE), 상기 드레인 컨택(DCT) 및 상기 제1 절연막(INS1)을 커버한다.
상기 제2 절연막(INS2)은 상기 소스 컨택(SCT)의 상면을 노출하는 개구를 가진다. 상기 개구를 통해 에어 브릿지(AB)가 소스 컨택(SCT)과 접촉된다.
상기 제1 및 제2 절연막(INS1, INS2) 각각은 독립적으로 금속 산화물이나 금속 질화물, 세라믹 입자를 포함하는 고분자, 금속을 포함하는 고분자, 실리콘 수지 등이나, 이들의 혼합물로 이루어질 수 있다. 상기 금속 산화물이나 금속 질화물은 SiO2, Si3N4, Al2O3, MgO, TiO2 등을 포함할 수 있다. 상기 세라믹 입자는 SiO2, Al2O3, HfO, La2O3, ZrO, HfSixOy, ZrSixOy 등을 포함할 수 있다. 상기 금속은 Cu, Ni, Ag, Al, Zn, Co, Fe, Mn 등을 포함할 수 있다.
상기한 구조를 갖는 본 발명의 일 실시예에 따른 반도체 소자는 고전자 이동도 트랜지스터(HEMT; High-Electron-Mobility Transistor)이다. 상기 HEMT는 AlGaN/GaN 이종접합구조에 기반하며, 높은 파괴 전계와 높은 이차원 전자가스(2DEG) 농도, 높은 이동도, 높은 포화속도, 그리고 우수한 열 특성을 가진다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 소자는 레이더나 무선통신 분야처럼 고주파, 고전압, 고전력을 필요로 하는 분야에서 많이 사용될 수 있다.
상기 구조를 갖는 반도체 소자는 기판(SUB) 상에 순차적으로 제1 반도체층(SM1)과 제2 반도체층(SM2)을 형성하고, 상기 제2 반도체층(SM2) 상에 그래핀층을 형성하고, 상기 그래핀층 상에 서로 이격된 소스 전극(SE)과 드레인 전극(DE)을 형성하고, 상기 소스 전극(SE)과 상기 드레인 전극(DE)을 마스크로 하여 그래핀층을 패터닝하고, 상기 제2 반도체층(SM2) 상면에 절연막을 형성하고, 상기 제2 반도체층(SM2) 상면에 상기 게이트 전극(GE)을 형성함으로써 제조될 수 있다.
이하, 도 2a 내지 도 2m를 참조하여 상기 반도체 소자의 제조 방법을 설명하기로 한다. 도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 순차적으로 나타낸 단면도이다.
도 2a를 참조하면, 기판(SUB) 상에 순차적으로 전이층(TS), 제1 반도체층(SM1), 제2 반도체층(SM2), 및 그래핀층(GRP)이 형성된다.
본 발명의 일 실시예에 있어서, 상기 전이층(TS), 제1 반도체층(SM1), 제2 반도체층(SM2)은 순차적인 에피택셜층으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 전이층(TS)은 AlN층을 성장시켜 형성할 수 있고, 상기 제1 반도체층(SM1)은 GaN층을 성장시켜 형성할 수 있으며, 상기 제2 반도체층(SM2)은 AlGaN층을 성장시켜 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 반도체층(SM2) 상에는 캡층이 더 형성될 수 있으며, 상기 캡층은 GaN을 성장시킴으로써 형성될 수 있다.
상기 그래핀층(GRP)은 상기 제2 반도체층(SM2)에 전처리를 수행한 후, 상기 제2 반도체층(SM2) 상에 화학 증착법으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 그래핀층(GRP)을 형성하기 전에 산화성 기체로 상기 제2 반도체층(SM2)을 애슁하는 전처리가 수행될 수 있으며, 이에 더해, 환원성 기체를 이용하여 고온, 예를 들어, 600°C 내지 1100°C에서의 고온 전처리가 수행될 수 있다. 상기 환원성 기체로는 Ar, H2, N2 등이 사용될 수 있다. 상기 고온 전처리는 상기 환원성 기체 및/또는 H2의 혼합 기체를 이용하여 약 10분 내지 약 30분 동안 진행될 수 있다.
상기 전처리 후, 상기 그래핀층(GRP)이 소정 온도에서 성장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 그래핀층(GRP)은 탄소원, 예를 들어, CH4, C2H2 등과, H2를 사용하여 수행된다. 상기 그래핀층(GRP)의 성장시 온도는 약 600°C 내지 약 1100°C일 수 있다. 상기 그래핀층(GRP)의 두께는 형성 시간에 따라 달라질 수 있다. 본 발명의 일 실시예에 있어서, 상기 그래핀층(GRP)의 합성은 약 10분 내지 약 60분 동안 진행될 수 있다.
도 2b를 참조하면, 소스 전극(SE)과 드레인 전극(DE)을 형성하기 위해, 소스 전극(SE)과 드레인 전극(DE)이 제공될 영역을 제외한 부분에 제1 감광막(PR1)이 도포되고, 상기 제1 감광막(PR1)이 도포된 기판(SUB) 상에 제1 재료막(MT1)이 적층된다. 상기 제1 재료막(MT1)은 상기 제1 감광막(PR1) 상에 적층되며, 상기 제1 감광막(PR1)이 형성되지 않은 영역에서 상기 그래핀층(GRP) 상에 적층된다.
상기 제1 재료막(MT1)을 이루는 재료는 도전성 물질, 예를 들어 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 재료막(MT1)은 Ti/Al/Ni/Au를 포함할 수 있다. 상기 제1 재료막(MT1)은 티타늄, 알루미늄, 니켈, 및 금을 순차적으로 증착한 후, 상기 Ti/Al/Ni/Au 막을 급속 열처리하는 방법으로 제조될 수 있다.
도 2c를 참조하면, 상기 제1 감광막(PR1) 및 상기 제1 감광막(PR1) 상에 형성된 제1 재료막(MT1)이 리프트 오프되어 제거됨으로써 소스 전극(SE)과 드레인 전극(DE)이 형성된다. 여기서, 상기 제1 감광막(PR1) 및 제1 재료막(MT1)이 제거된 후에도 상기 그래핀층(GRP)은 그대로 남아있다.
도 2d를 참조하면, 상기 소스 전극(SE)과 상기 드레인 전극(DE)을 마스크로 하여 상기 그래핀층(GRP)이 패터닝된다. 이로써, 상기 소스 전극(SE)의 하부에 그래핀 소스 전극(GSE)이 형성되고, 상기 드레인 전극(DE)의 하부에 그래핀 드레인 전극(GDE)이 형성된다.
도 2e를 참조하면, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 등이 형성된 제2 반도체층(SM2) 상에 제1 절연막(INS1)이 형성된다. 상기 제1 절연막(INS1)은 상기 소스 전극(SE)의 상면의 적어도 일부를 노출하는 제1 관통홀(TH1)과 상기 드레인 전극(DE)의 상면의 적어도 일부를 노출하는 제2 관통홀(TH2)을 갖는다.
상기 제1 절연막(INS1)은 다양한 방법으로 형성될 수 있으며, 본 발명의 일 실시예에 있어서 포토리소그래피 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 절연막(INS1)은 상기 기판 상에 절연 물질층과 감광막을 형성하고, 상기 감광막을 노광 및 현상한 후, 상기 감광막을 마스크로 하여 상기 절연 물질층을 식각함으로써 형성될 수 있다. 상기 제1 절연막(INS1)은 건식 식각 또는 습식 식각으로 패터닝될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 절연막(INS1)은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 건식 식각 또는 불산을 이용한 습식 식각으로 패터닝될 수 있다. 상기 제1 절연막(INS1)의 건식 식각시에는 CF4, CHF3, 및 CF4 와 O2의 혼합 가스 등이 이용될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연막(INS1)은 실리콘 질화물(Si3N4) 또는 실리콘 산화물(SiO2) 등으로 이루어질 수 있다. 상기 제1 절연막(INS1)은 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터(Sputter) 등으로 형성될 수 있다.
도 2f를 참조하면, 상기 소스 전극(SE) 상에 소스 컨택(SCT)이 형성되고 상기 드레인 전극(DE) 상에 드레인 컨택(DCT)이 형성된다. 상기 소스 컨택(SCT)은 상기 제1 관통홀(TH1)을 통해 상기 소스 전극(SE)과 접촉하고, 상기 드레인 컨택(DCT)은 상기 제2 관통홀(TH2)을 통해 상기 드레인 전극(DE)과 접촉한다.
상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)은 다양한 방법으로 형성할 수 있다. 본 발명의 일 실시예에 따르면 전자 빔 진공 증착 방법에 의해 도전 물질층을 증착하고, 감광막을 제거하는 리프트 오프 공정에 의해 상기 도전 물질층의 일부를 제거함으로써 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 도전 물질층을 증착시키기 전에 제1 관통홀(TH1) 및 제2 관통홀(TH2)에 잔여물이 남지 않도록 플라즈마 애싱 공정이 실시될 수 있다.
선택적으로, 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)은 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)이 제공될 영역을 제외한 부분에 감광막을 도포한 후, 상기 감광막 상에 도전 물질층을 적층한 후, 상기 감광막과 그 상면의 도전물질층을 리프트 오프함으로써 형성할 수 있다.
상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)을 형성하는 재료는 예를 들어 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 재료는 Ni/Au를 포함할 수 있다. 상기 재료는는 니켈과 금을 순차적으로 증착하는 방법으로 제조될 수 있다.
도 2g를 참조하면, 게이트 전극(GE)을 형성하기 위해, 게이트 전극(GE)이 제공될 영역을 제외한 부분에 제2 감광막(PR2)이 도포된다. 상기 제2 감광막(PR2)은 상기 게이트 전극(GE)의 형상에 따라 단층 또는 복층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극(GE)은 하부의 폭이 좁고 상부의 폭이 넓은 T자형, 또는 Г자형으로 형성될 수 있다. 상기 게이트 전극(GE)은 다양한 방법으로 형성될 수 있으며, 본 발명의 일 실시예에 있어서는 포토리소그래피나 전자빔 리소그래피를 이용하여 형성될 수 있다.
상기 제2 감광막(PR2)은 T자형 또는 Г자형 게이트 전극(GE)을 형성하기 위해 복층의 감광막으로 이루어질 수 있다. 예를 들어, 제2 감광막(PR2)은 기판(SUB) 상에 순차적으로 적층된 2층의 서브 감광막, 또는 3층의 서브 감광막 등을 포함할 수 있다. 본 발명의 일 실시예에서는 일 예로서, 상기 제2 감광막(PR2)이 제1 서브 감광막(PRa), 제2 서브 감광막(PRb), 및 제3 서브 감광막(PRc)을 포함한 것을 개시하였다.
상기 제1 서브 감광막(PRa)과 상기 제2 서브 감광막(PRb)은 서로 다른 정도의 감광도를 갖는, 서로 다른 물질로 이루어질 수 있다. 상기 제3 서브 감광막(PRc)은 상기 제2 서브 감광막(PRb)과 서로 다른 정도의 감광도를 갖는, 서로 다른 물질로 이루어질 수 있다. 여기서, 본 발명의 일 실시예에 있어서, 상기 제1 서브 감광막(PRa)은 상기 제3 서브 감광막(PRc)과 동일 재료로 이루어질 수 있다.
상기 제2 감광막에 의해 노출된 상기 제1 절연막(INS1) 상에는 상기 제2 반도체층(SM2)의 일부를 노출하는 제3 관통홀(TH3)이 형성된다. 상기 제3 관통홀(TH3)은 이후 형성될 게이트 전극(GE)에 대응하는 위치에 형성된다. 상기 제3 관통홀(TH3)은 다양한 방법으로 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제3 관통홀(TH3)은 습식, 건식, 또는 습식과 건식의 조합 등으로 단일 또는 다단계로 수행될 수 있으며, ECR (Electron Cyclotron Resonance) 및 ICP (Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수 있다. 상기 제3 관통홀(TH3)을 형성하는 단계는 게이트 리세스 공정으로 지칭될 수 있으며, HEMT 또는 MESFET (Metal-Semiconductor Field Effect Transistor) 등의 소자에서 중요한 공정 단계로서, 일반적으로 전류를 측정하면서 수행될 수 있다.
여기서, 상기 제1 서브 감광막(PRa), 상기 제2 서브 감광막(PRb), 및 상기 제3 서브 감광막(PRc)은 상기 제3 관통홀(TH3)에 대응하는 영역에 제4 관통홀(TH4)을 갖는다. 상기 제4 관통홀(TH4)은 상기 제3 관통홀(TH3)보다 더 넓은 폭을 갖는다. 상세하게는 제4 관통홀(TH4)에 있어서 상기 제1 서브 감광막(PRa)의 개구 부분은 상기 제3 관통홀(TH3)보다 넓은 폭을 가질 수 있으며, 상기 제2 서브 감광막(PRb)은 제3 관통홀 및 상기 제1 서브 감광막(PRa)의 개구 부분의 폭보다 넓은 폭을 갖는 개구를 가질 수 있다. 제3 서브 감광막(PRc)의 개구 부분은 제2 서브 감광막(PRb)의 개구 부분의 폭과 같거나 작을 수 있다.
상기 제1 서브 감광막(PRa), 상기 제2 서브 감광막(PRb), 및 상기 제3 서브 감광막(PRc)은 감광성를 갖는 다양한 물질 중에서 선택될 수 있으며, 특별히 한정되는 것은 아니다. 일 예로서, 상기 상기 제1 서브 감광막(PRa), 상기 제2 서브 감광막(PRb), 및 상기 제3 서브 감광막(PRc)은 각각 PMMA(Poly(methyl methacrylate)), 공중합체(co-polymer), 및 PMMA로 이루어질 수 있다.
도 2h를 참조하면, 상기 제2 감광막(PR2)이 도포된 기판(SUB) 상에 제2 재료막(MT2)이 적층된다. 상기 제2 재료막(MT2)은 전자 빔 진공 증착 방법에 의해 증착될 수 있다.
상기 제2 재료막(MT2)은 상기 제2 감광막(PR2) 상에 적층되며, 상기 제2 감광막(PR2)이 형성되지 않은 영역에서 상기 제2 반도체층(SM2) 상에 적층된다. 여기서, 상기 제2 감광막(PR2) 내의 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분에 상기 제2 재료막(MT2)이 적층되며, 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분의 형상에 따라, 상기 제2 재료막(MT2)의 형상이 결정된다.
상기 제2 재료막(MT2)을 이루는 재료는 도전성 물질, 예를 들어 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 재료막(MT2)은 Ni/Au를 포함할 수 있으며, 상기 금속을 급속 열처리하는 방법으로 제조될 수 있다.
도 2i를 참조하면, 상기 제2 감광막(PR2) 및 상기 제2 감광막(PR2) 상에 형성된 제2 재료막(MT2)이 리프트 오프되어 제거됨으로써 게이트 전극(GE)이 형성된다.
상기 게이트 전극(GE)은 상기 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분의 형상에 따라, 하부 부분의 폭이 좁고, 상부 부분의 폭이 넓은 T자 형상, 또는 Г자 형상으로 마련된다.
도 2j를 참조하면, 상기 게이트 전극(GE) 등이 형성된 기판 상에 제2 절연막(INS2)이 형성된다. 상기 제1 절연막(INS1) 상에는 상기 소스 컨택(SCT) 상면의 일부를 노출하는 제5 관통홀(TH5)이 형성된다. 상기 제5 관통홀(TH5)은 다양한 방법으로 형성할 수 있으며, 본 발명의 일 실시예에 따르면 포토리소그래피 등을 이용하여 형성될 수 있다. 예를 들어, 상기 제5 관통홀(TH5)은 상기 제2 절연막(INS2) 상에 감광막을 형성하고, 상기 감광막을 노광 및 현상한 후, 상기 감광막을 마스크로 하여 상기 절연 물질층을 식각함으로써 형성될 수 있다.
도 2k을 참조하면, 상기 제2 절연막(INS2)이 형성된 기판 상에 제3 감광막(PR3)이 형성된다. 상기 제3 감광막(PR3)은 후술할 에어 브릿지(AB)를 형성하기 위한 것으로 상기 에어 브릿지(AB)가 상기 제2 절연막(INS2)으로부터 이격되어야 할 부분에 희생층으로서 형성된다. 상기 제3 감광막(PR3)는 이후 제거됨으로써 상기 에어 브릿지(AB)와 상기 제2 절연막(INS2)을 이격시키는 역할을 한다.
도 2l을 참조하면, 상기 제3 감광막(PR3)이 도포된 기판(SUB) 상에 시드 금속층(SDM)과 에어 브릿지 금속층(ABM)이 순차적으로 형성되며, 상기 시드 금속층(SDM)과 상기 에어 브릿지 금속층(ABM)을 동시에 패터닝함으로써 에어 브릿지(AB)를 형성한다.
본 발명의 일 실시예에 있어서, 상기 시드 금속층(SDM)의 금속은 다양한 금속이 사용될 수 있으나, Ti/Au 또는 Ti/Ni/Au일 수 있다. 상기 시드 금속층(SDM)에 있어서, Ti는 금속층 사이의 접착력을 위한 것이며, 상기 시드 금속층(SDM)의 최상위층은 이후 형성할 에어 브릿지 금속층(ABM)의 물질과 동일한 물질, 예를 들어 Au를 포함할 수 있다.
상기 시드 금속층(SDM)은 이후 에어 브릿지(AB)의 금속층이 상기 시드 금속층(SDM) 상에 연속적으로 형성되도록 하는 시드로서 작용한다. 상기 시드 금속층(SDM)은 스퍼터링으로 형성될 수 있으며, 포토리소그래피를 이용하여 패터닝될 수 있다.
상기 에어 브릿지 금속층(ABM)은 전기 도금법으로 형성될 수 있다. 상기 에어 브릿지 금속층(ABM)은 다양한 금속을 포함할 수 있으며, 예를 들어, Au를 포함할 수 있다.
도 2m을 참조하면, 상기 제3 감광막(PR3)이 제거되어 에어 브릿지(AB)와 상기 제2 절연막(INS2) 사이가 이격된다. 상기 에어 브릿지(AB)는 소스 컨택(SCT)과 소스 패드를 연결한다. 상기 제3 감광막(PR3)은 특정 용매(예를 들어, 아세톤)에 용해되는 물질로 이루어질 수 있으며, 상기 용매를 이용하여 상기 제3 감광막(PR3)을 제거할 수 있다.
상기한 구조를 가지며 상기 방법으로 제조한 본 발명의 일 실시예에 따른 반도체 소자는, 갈륨 질화물(GaN) 반도체를 포함한다. 상기 갈륨 질화물 반도체는 직접 천이형 반도체로서, 높은 전계 전자 이동 속도(2 × 107 cm/s)와 높은 전열 파괴 전계(3 × 106 V/cm), 및 높은 밴드갭 (3.4 eV)을 갖고 있다. 상기 갈륨 질화물 반도체는, 알루미늄 갈륨 질화물 (AlGaN)과 이종접합구조 (heterojunction structure)를 형성하여, 2차원 규모의 높은 전자 밀도를 제공함으로써 고전자 이동도 트랜지스터 (High Electron Mobility Transistor: HEMT)의 형성이 가능하며, 고온 및 고주파 그리고 고출력을 필요로 하는 소자에 사용될 수 있다.
종래 발명에 따르면, 소스 전극와 드레인 전극 및 오믹 컨택을 형성하기 위해서는 여러 층의 금속층을 사용하게 되는데, 고온의 급속 열처리 (Rapid Thermal Annealing: RTA) 등이 필요하다. 이러한 종래의 방법은 여러 층의 금속(예를 들어, Ti/Al/Ni/Au막)을 증착시켜야 하는 불편함이 있을 뿐 아니라, 고온의 급속 열처리에 의해 불규칙한 금속 층의 형태가 야기될 수 있다. 이에 따라, 제조 공정을 복잡하고 불안정하며, 그 결과 제조된 불규칙한 금속층을 갖는 전극은 소자의 성능과 신뢰성을 저하시키게 된다.
이에 비해, 본 발명의 일 실시예에 따르면, 2차원 물질인 그래핀과 일함수가 높으면서 그래핀과 강하게 반응을 하는 금속을 함께 사용함으로써 오믹 전극을 보다 안정적이고 쉽게 형성할 수 있다.
일반적으로, 기판 상에 그래핀을 형성하기 위해서는 그래핀을 Cu나 Ni등의 금속 위에 화학 증착법으로 합성을 한 뒤, 폴리메틸메타크릴레이트 (Polymethyl Methacrylate: PMMA)와 같은 희생층을 사용하여 금속을 식각시키고, 다른 기판으로 그래핀을 트랜스퍼하여 희생층을 제거하는 방법으로 이루어진다. 이러한 방법은 식각에 사용되는 에칭용 시약과 희생층 등의 잔여물이 남게 되어 그래핀의 성능을 저하시킬 수 있다.
그러나, 본 발명의 일 실시예에 따르면, 그래핀이 반도체 소자의 제작 시에 함께 형성되며, 이에 따라, 제조 공정이 간단지면서도 효율적인 저저항성 오믹 접촉을 제공한다. 특히, 직접적으로 그래핀을 기판 위에 성장시킴으로써 별도의 트랜스퍼 과정을 생략하여 불순물이 남게 되는 단점을 보완하고, 일함수가 높으면서 그래핀과의 반응도가 높은 금속을 사용하여 급속열처리를 수행하지 않고 오믹전극을 사용하여 간단한 공정이 이루어진다. 이에 더해, 증착된 금속을 마스크로 사용하여 그래핀을 간편하게 식각할 수 있다. 더욱이 전기전도도 및 열전도 특성이 뛰어난 그래핀을 소스와 드레인 전극과 질화물반도체 사이에 활성 영역에 더해 소스/드레인 컨택 아래에 모두 접목시킬 수 있어, 소자동작 시 발생하는 열 방출을 극대화 하여 소자의 특성을 향상시키는 역할도 포함하는 효과를 볼 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
AB : 에어 브릿지 DE : 드레인 전극
DCT : 드레인 컨택 GE : 게이트 전극
SCT : 소스 컨택 SE : 소스 전극
SM1 : 제1 반도체층 SM2 : 제2 반도체층
SUB : 기판 TS : 전이층

Claims (1)

  1. 기판 상에 순차적으로 제1 반도체층과 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 상에 그래핀층을 형성하는 단계;
    상기 그래핀층 상에 서로 이격된 소스 전극과 드레인 전극을 형성하는 단계;
    상기 소스 전극과 상기 드레인 전극을 마스크로 하여 그래핀층을 패터닝하는 단계;
    상기 제2 반도체층 상면에 절연막을 형성하는 단계; 및
    상기 제2 반도체층 상면에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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