KR20170094431A - 오실레이터 캘리브레이션 - Google Patents

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스타인 에릭 위버그
인길 선드스보
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노르딕 세미컨덕터 에이에스에이
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Abstract

위상 고정 루프는 제어가능한 오실레이터(102)와, 이 제어가능한 오실레이터(102)로부터의 신호를 취하고 그것을 가변량으로 분주하여 더 낮은 주파수 신호를 제공하는 가변 분주기 배열(108, 110)과, 이 가변 분주기 배열(108, 110)에 제어 입력을 제공하도록 구성된 시그마-델타 변조기(112)와, 더 낮은 주파수 신호 및 기준 클록에 의해 트리거링되는 위상 검파기(104)를 포함하되, 위상 고정 루프는 제어가능한 오실레이터(102)가 위상 검파기(104)로부터의 전압에 의해 제어되는 정규 모드 및 제어가능한 오실레이터(102)가 가변 분주기 배열(108, 110)로부터의 입력을 수신하는 캘리브레이션 모듈(114)로부터의 신호에 의해 디지털 방식으로 제어되는 캘리브레이션 모드로 작동가능하도록 구성된다.

Description

오실레이터 캘리브레이션{OSCILLATOR CALIBRATION}
본 발명은 예를 들어, 디지털 무선 송신기들 및 수신기들에서의 동조 애플리케이션들을 위해, 특히 주파수 합성 발진기에 사용되는 위상 고정 루프의 전압 제어 오실레이터를 배타적으로 동조하는 것은 아니지만, 오실레이터들의 캘리브레이션에 관한 것이다.
전압 제어 오실레이터들(VCOs; voltage controlled oscillators)은 위상 고정 루프들(PLLs; phase locked loops)에서 상용된다. 본 출원인이 인식한 VCO들이 가진 문제점은 그것들이 디지털 무선 애플리케이션들을 위한 주파수 합성기들의 부분을 형성하는 PLL들에서 사용될 때, 비교적 큰 주파수 범위 - 예를 들어, 수 백 단위 MHz의 - 에 걸쳐 작동하도록 요구된다는 것이다. 이러한 주파수 동조 범위는 단지 0.6V의 전압 스윙 내에서 수용되어야 할 수 있으며 이는 VCO가 매우 높은 이득을 가져야 하고 그에 따라 루프 필터 잡음에 민감하다는 것을 의미한다.
그러한 민감도는 결과적으로 집적 회로 영역 면에서 고가인 큰 캐패시턴스의 필요성을 나타내는 대형 필터를 필요로 한다. 전형적인 VCO들은 또한 수많은 차이를 보이는데, 예를 들어, 그것들의 캐패시턴스는 15% 가량씩 달라질 수 있으며 이는 중심 주파수의 변화로 이어진다.
본 발명은 상이한 접근법을 제공하는 것을 목표로 한다.
제1 측면에서 볼 때, 본 발명은 위상 고정 루프를 제공하며, 이 위상 고정 루프는:
제어가능한 오실레이터;
상기 제어가능한 오실레이터로부터의 신호를 취하고 그것을 가변량으로 분주하여 더 낮은 주파수 신호를 제공하는 가변 분주기 배열;
상기 가변 분주기 배열에 제어 입력을 제공하도록 구성된 시그마-델타 변조기; 및
상기 더 낮은 주파수 신호 및 기준 클록에 의해 트리거링되는 위상 검파기를 포함하되;
상기 위상 고정 루프는 상기 제어가능한 오실레이터가 상기 위상 검파기로부터의 전압에 의해 제어되는 정규 모드 및 상기 제어가능한 오실레이터가 상기 가변 분주기 배열로부터의 입력을 수신하는 캘리브레이션 모듈로부터의 신호에 의해 디지털 방식으로 제어되는 캘리브레이션 모드로 작동가능하도록 구성된다.
따라서 해당 기술분야의 통상의 기술자들에 의해, 본 발명에 따르면, 제어가능한 오실레이터는 캘리브레이션 모듈에 의해 캘리브레이션 모드에서 디지털 방식으로 제어될 수 있다는 것이 이해될 것이다. 이는 출력 주파수의 전압 제어가 단지 전체 주파수 범위의 작은 서브 집합 내에서만 미세 동조를 위해 사용될 필요가 있도록 대략 동조가 이루어질 수 있게 한다. 이는 결과적으로 제어가능한 오실레이터의 민감도가 상당히 감소될 수 있으며 이는 잡음 문제를 감소시킨다는 것을 의미한다.
시그마-델타 변조기가 캘리브레이션 모드 동안 작동하면 제어가능한 오실레이터에 대해 어써트될 수 있는 제어 시 적절한 분해능이 이용가능하다는 것을 보장하나 실시예들의 집합에서 상기 시그마-델타 변조기는 상기 정규 모드 동안과 상이한 모드로 상기 캘리브레이션 모드 동안 작동하도록 구성된다. 그러한 실시예들의 대표적인 집합에서, 상기 시그마-델타 변조기는 상기 캘리브레이션 모드에서 이차 다-단계 노이즈 정형(MASH), 예를 들어, MASH 1-1을 갖고 그리고 상기 정규 모드에서 삼차 다-단계 노이즈 정형, 예를 들어, MASH 1-1-1을 갖고 작동하도록 구성된다. 이는 삼차 정형이 저 대역 내 잡음을 내지만, 그것이 캘리브레이션에 지장을 줄 초고 대역 외 양자화 잡음을 낸다는 본 출원인의 이해를 반영한다.
상기 캘리브레이션 모듈은 상기 제어가능한 오실레이터가 캘리브레이션 동안 소정의 지점에서 너무 빠르게 작동하고 있는지 또는 너무 느리게 작동하고 있는지 여부를 그리고 그에 따라 상기 캘리브레이션 모듈로부터의 디지털 캘리브레이션 신호 출력이 상기 제어가능한 오실레이터의 상기 주파수를 증가시키도록 요구되는지 또는 감소시키도록 요구되는지 여부를 결정하도록 구성될 수 있다. 그러나 본 출원인은 그러한 배열이 분주기 배열 및 캘리브레이션 모듈 간에 연장되며 그에 따라 이러한 둘 간 상이한 클록 체제들에 걸쳐 이어져야 할 데이터 버스를 필요로 할 수 있다는 것을 인식했다. 실시예들의 집합에서, 본 출원인은 상기 분주기 배열이 상기 제어가능한 오실레이터로부터의 펄스들을 카운팅하도록 그리고 상기 오실레이터가 너무 빠르게 작동하고 있는지 또는 너무 느리게 작동하고 있는지 여부를 나타내는 신호를 상기 캘리브레이션 모듈에 출력하도록 구성함으로써 이를 해결했다. 이는 그것이 데이터 버스 이외 단일선 인터페이스를 허용함에 따라 클록 도메인들을 가로지를 어떠한 필요도 회피한다. 실시예들의 집합에서, 상기 분주기 배열은 다음 전이 에지가 상기 기준 클록으로부터 수신될 때 그 안에 포함된 카운터의 상태를 결정하도록 그리고 상기 카운터 상태에 기초하여 상기 제어가능한 오실레이터 주파수가 너무 높은지 또는 너무 낮은지 여부를 결정하도록 구성된다.
실시예들의 집합에서, 상기 PLL은 소수부 N형 PLL이다 - 즉 적용되는 분주율이 정확한 원하는 주파수를 제공하기 위해 달라질 수 있다. 그러한 실시예들의 대표적인 집합에서, 상기 분주기 배열은 가변 모듈러스 프리스케일러(VMP; variable modulus prescaler)를 포함한다. 분주기 배열은 단지 VMP에 의존적일 수 있으나 실시예들의 집합에서 추가 분주기가 또한 제공된다. 추가 분주기는 고정될 수 있으나 실시예들의 집합에서 그것은 상이한 루프 주파수로 바뀌도록 변경될 수 있다.
실시예들의 집합에서, 상기 PLL은 리셋이 요구될 때 언제든 상기 캘리브레이션 모드에 진입하도록 구성된다. 예를 들어, 그것은 새로운 데이터 패킷이 송신되거나 수신될 때 언제든, 상기 송신기 또는 수신기가 상이한 주파수 채널 상에서 작동하도록 구성될 때 또는 시스템이 수신에서 송신으로 또는 그 반대로 동작 모드를 변경할 때 상기 캘리브레이션 모드에 진입하도록 구성될 수 있다.
실시예들의 집합에서, 상기 캘리브레이션 모듈은 디지털 방식으로 최적화된 캘리브레이션을 위해 이진 검색을 수행하도록 구성된다. 이는 예를 들어, 유의성을 감소시키는 복수의 비트가 설정됨을 의미한다. 실시예들의 대표적인 집합에서, 5 비트 워드가 사용된다. 이는 주파수의 전압 제어가 단지 전체 범위의 1＼32에 걸쳐 주파수를 달리하기만 하면 제어가능한 오실레이터의 민감도의 큰 감소를 제공하도록 하는(실제로는 대역들이 통상적으로 중첩될 것이지만) PLL에 대한 32개의 가능한 디지털 동조 캘리브레이션이 있음을 의미한다.
바람직하게는, 상기 캘리브레이션 모듈은 유한 상태 기계를 포함한다.
실시예들의 집합에서, 상기 위상 고정 루프는 디지털 무선 송신기 또는 수신기의 주파수 합성 발진기에서 사용된다.
본 발명의 실시예는 이제 예로서, 도 1이 본 발명을 구현하는 위상 고정 루프의 개략도인 첨부 도면을 참조하여, 설명될 것이다.
본 발명을 구현하는 소수부 N형 위상 고정 루프(PLL; phase locked-loop)가 도 1에 도시된다. 임의의 PLL과 같이, 이는 위상 검파기(104)에 의해 저역 필터(106)를 통해 제어되는 전압 제어 오실레이터(VCO; voltage controlled oscillator)(102)에 기초한다. 정규 사용 동안, 위상 검파기(104)는 피드백 신호의 위상(및 그에 따른 주파수)을 기준 클록(CK_REF)으로 정렬하기 위해 VCO(102)의 주파수를 약간 조정한다.
가변 모듈러스 프리스케일러(VMP; variable modulus pre-scaler) 회로(108)는 그것이 추가 DIVN 분주기 모듈(110)(이는 위상 검파기(104)에 공급하기 전 주파수를 추가 정수(N)로 분주함)로부터 수신하는 제어 신호에 따라 주파수를 P 또는 P+1로 분주하기 위해 사용된다. 그에 따라 VCO(102)의 주파수는 Fref *N*(nP+m(P+1))로 제어되며, 이때 Fref는 기준 크리스탈 주파수이고, n 및 m은 소정의 시간 기간 동안 각각의 발생 카운트(P 및 P+1)의 상대적 비율들이다.
분주기 모듈(110)은 위에서 언급된 N 및 P 및 P+1 카운트들의 상대적 비율들을 결정하기 위해 시그마-델타 변조기(SDM; sigma-delta modulator)(112)에 의해 제어되며, 그에 따라 정확한 주파수를 결정한다.
정확하게 분주된 평균 주파수 신호는 분주기(110)로부터의 신호 및 기준 클록 기준 클록 입력 신호(CK_REF) 간 임의의 미스매치에 따라 VCO(102)를 제어하기 위한 출력 신호를 생성하는 위상 검파기(104)에 공급된다.
또한 유한 상태 기계(FSM; finite state machine)(114)가 도 1에 도시된다. 이는 DIVN 분주기 모듈(110)로부터 입력을 취하고 제어가능한 오실레이터(102), 위상 검파기(104), SDM(112) 및 DIVN 모듈(110)로 출력 신호들을 제공한다.
정규 사용 시, VCO(102)의 주파수는 위상 검파기(104)로부터 저역 필터(106)를 통해 전압 신호의 변화들에 의해 제어된다. 이는 결과적으로 가변 변조기 프리스케일러(108) 및 DIVN 모듈(110)에 영향을 미치는 시그마-델타 변조기(112)로부터의 출력에 의해 제어된다. 그에 따라 전체 주파수 분주는 두 개의 모듈 간에 나눠진다. 프리스케일러(108)는 그것이 전체 범위의 소수부 카운트들을 가능하게 하는 DIVN(110)으로부터의 제어 신호에 따라 P 또는 P+1로 분주할 수 있도록 가변 모듈러스를 갖는다. 프리스케일러(108)는 비동기식 또는 리플 계수기일 수 있으나 이는 본질적인 것은 아니다. DIVN 모듈(110)은 계수기이며, 이는 분주된 클록에서 작동하고 그것의 제어 입력에 의해 결정되는 양(N)으로 분주하는 동기식 계수기일 수 있다. 그에 따라 결과적인 주파수 분주는 N*P + A로 표현되며, 이때 A는 하나의 출력 사이클 동안 VMP(108)가 몇 번이나 P+1로 분주되었는지를 나타낸다.
VMP(108)에 대한 입력 클록은 VCO(102)의 출력에 의해 제공된다. VMP(108)는 DIVN 모듈(110)에 전달되는 중간 클록을 생성한다. DIVN 모듈(110)로부터의 출력은 위상 검파기(104)로 전달되는 클록 신호(CK_O1)이다.
그러나 본 발명에 따르면, VCO는 PLL이 생성할 수 있는 전체 주파수 범위에 걸쳐 제어되지 않는다. 대신 그것의 주파수는 단지 비교적 좁은 주파수 대역 내에서 그것에 적용되는 전압에 의해 달라질 수 있다.
VCO(102)가 작동하는 대역을 결정하기 위해, 캘리브레이션 모드 동안 디지털 동조가 적용된다. 이러한 모드에서, FSM에 의해 개시되어, FSM은 VCO(102)의 주파수가 그것의 출력 신호 전압을 고정함으로써 더 이상 위상 검파기(103)의 출력 신호 전압에 의해 제어되지 않게 하는 제어 신호들을 발행한다. 오히려, 이러한 모드에서, 제어가능한 오실레이터(102)는 VCO(102)의 주파수를 설정하기 위해 적절한 이진 제어 워드들을 생성할 수 있는 FSM(114)에 의해 직접 제어된다. 제어 워드 신호들은 그것의 기본 주파수를 변경하기 위해 VCO(102)에서 회로 내 또는 외 커패시터들을 전환하기 위해 사용된다.
대표적인 실시예에서, FSM(114)은 5-비트 제어 워드를 VCO(102)로 생성하고, 최상위로부터 최하위 비트까지, 원하는 주파수에 가장 밀접하게 매칭하는 제어 워드에 대한 5-사이클 이진 검색에 착수한다. 각 사이클 동안, 동조 워드의 1 비트는 전이 에지가 기준 클록 입력(CK_REF) 상에서 수신될 때 미리 결정된 예상 상태에 비교하여 그것의 카운터의 상태를 모니터링하는 DIVN 모듈(110)에 의해 결정된다. 카운트가 너무 높은 경우 VCO는 너무 빠르게 작동하고 있다고 결정되고, 그것이 너무 낮은 경우 VCO는 너무 느리게 작동하고 있다고 결정된다. DIVN 모듈(110)은 VCO(102)의 주파수 대역을 설정하기 위해 적절하게 제어 워드 비트를 설정하기 위해 이것을 사용하는 FSM(114)으로 단일 비트 출력을 발행한다.
카운트 결정이 FSM(114)이 아니라, 분주기 모듈(110) 자체에 의해 수행되기 때문에, 각각의 클록 도메인들을 가로질러 데이터 버스를 제공하여, 회로를 실질적으로 간략화할 필요가 없다.
캘리브레이션 동안, 시그마-델타 변조기(112)는 계속해서 적절한 주파수 분해능을 제공하는 분주기 배열(108, 110)에 의해 적용되는 분주율(즉, 상기한 설명에서 N 및 A의 값들)이 변경될 수 있음을 보장하도록 작동되어야 한다. 이러한 캘리브레이션 없이, 타겟은 기준 클록 주파수의 배수들로 제한될 수 있다. 통상적인 예에서, 기준 클록 주파수는 32 MHz일 수 있는 반면, 캘리브레이션 프로세스에 대한 타겟 정확성은 대략 5 MHz이다. SDM(112)은 높은 레벨들의 양자화 잡음을 회피하기 위해 그리고 캘리브레이션 프로세스를 가속화하기 위해 캘리브레이션 동안 상이한 소수분-N 모드로 작동한다. 구체적으로, 소수분 모드는 MASH 1-1-1에서 MASH 1-1로 변경된다. 이는 '극한' 카운트 값들을 제거하고, 그에 따라 분주기(110)가 신뢰할 만한 결론에 이르기 위해(즉, VCO(102)가 너무 빠른지 또는 너무 느린지 여부를 결정하기 위해) 많은 사이클을 작동할 필요가 없음을 의미한다. 그것은 예를 들어, 정규 모드에서 -3에서 +4로가 아니라, -1에서 +2로 작동할 수 있다.
VCO(102)에 대해 적절한 대역이 설정되었으면, 시스템은 이진 제어 워드가 고정되는 정규 모드로 되돌아 갈 수 있고, VCO(102)는 위상 검파기(104)의 출력의 변화들에 의해 제어되며, SDM은 MASH 1-1-1로 되돌아간다. 이러한 모드에서, VCO(102)의 주파수는 그에 따라 전압에 의해 그러나 좁은 주파수 대역(예를 들어, 수 백 MHz일 수 있는 합성 발진기의 전체 범위가 아니라, 대략 70 MHz의)에 걸쳐 제어된다. 이는 VCO(102)가 전압 스윙이 전체 범위에 걸쳐 그것의 주파수를 변경하기 위해 필요한 경우보다 단지 훨씬 더 낮은 이득을 갖도록 요구됨을 의미한다. 이는 사용 시 잡음에 대한 그것의 민감도를 상당히 감소시킨다.
캘리브레이션은 예를 들어, 새로운 패킷이 송신되거나 수신될 때마다 반복될 수 있다.

Claims (15)

  1. 위상 고정 루프로서,
    제어가능한 오실레이터;
    상기 제어가능한 오실레이터로부터의 신호를 취하고 그것을 가변량으로 분주하여 더 낮은 주파수 신호를 제공하는 가변 분주기 배열;
    상기 가변 분주기 배열에 제어 입력을 제공하도록 구성된 시그마-델타 변조기; 및
    상기 더 낮은 주파수 신호 및 기준 클록에 의해 트리거링되는 위상 검파기를 포함하되;
    상기 제어가능한 오실레이터가 상기 위상 검파기로부터의 전압에 의해 제어되는 정규 모드 및 상기 제어가능한 오실레이터가 상기 가변 분주기 배열로부터의 입력을 수신하는 캘리브레이션 모듈로부터의 신호에 의해 디지털 방식으로 제어되는 캘리브레이션 모드로 작동가능하도록 구성되는, 위상 고정 루프.
  2. 제1항에 있어서,
    상기 시그마-델타 변조기는 상기 정규 모드 동안과 상이한 모드로 상기 캘리브레이션 모드 동안 작동하도록 구성되는, 위상 고정 루프.
  3. 제2항에 있어서,
    상기 시그마-델타 변조기는 상기 캘리브레이션 모드에서 이차 다-단계 노이즈 정형을 갖고 상기 정규 모드에서 삼차 다-단계 노이즈 정형을 갖고 작동하도록 구성되는, 위상 고정 루프.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 가변 분주기 배열은 상기 제어가능한 오실레이터로부터의 펄스들을 카운팅하고 상기 오실레이터가 너무 빠르게 작동하고 있는지 또는 너무 느리게 작동하고 있는지 여부를 나타내는 신호를 상기 캘리브레이션 모듈에 출력하도록 구성된, 위상 고정 루프.
  5. 제4항에 있어서,
    상기 가변 분주기 배열은 다음 전이 에지가 상기 기준 클록으로부터 수신될 때 그 안에 포함된 카운터의 상태를 결정하고 상기 카운터 상태에 기초하여 상기 제어가능한 오실레이터 주파수가 너무 높은지 또는 너무 낮은지 여부를 결정하도록 구성된, 위상 고정 루프.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    소수부 N형 위상 고정 루프인, 위상 고정 루프.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 가변 분주기 배열은 가변 모듈러스 프리스케일러(VMP; variable modulus prescaler)를 포함하는, 위상 고정 루프.
  8. 제7항에 있어서,
    상기 분주기 배열은 추가 분주기를 포함하는, 위상 고정 루프.
  9. 제8항에 있어서,
    상기 추가 분주기는 상이한 루프 주파수로 바뀌도록 변경될 수 있는, 위상 고정 루프.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    리셋이 요구될 때 언제든 상기 캘리브레이션 모드에 진입하도록 구성된, 위상 고정 루프.
  11. 제10항에 있어서,
    새로운 데이터 패킷이 송신되거나 수신될 때 언제든, 상기 송신기 또는 수신기가 상이한 주파수 채널 상에서 작동하도록 구성될 때 또는 시스템이 수신에서 송신으로 또는 그 반대로 동작 모드를 변경할 때 상기 캘리브레이션 모드에 진입하도록 구성된, 위상 고정 루프.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 캘리브레이션 모듈은 디지털 방식으로 최적화된 캘리브레이션을 위해 이진 검색을 수행하도록 구성된, 위상 고정 루프.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 캘리브레이션 모듈은 유한 상태 기계를 포함하는, 위상 고정 루프.
  14. 제1항 내지 제13항 중 어느 한 항에 따른 위상 고정 루프를 포함하는, 주파수 합성 발진기.
  15. 제14항에 따른 주파수 합성 발진기를 포함하는 디지털 무선 송신기 또는 수신기.
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