KR20170082889A - 발광소자 - Google Patents

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Abstract

실시 예의 발광소자는 기판; 및 상기 기판 상에 서로 이격되어 배치된 복수의 발광 셀을 포함하고, 상기 복수의 발광 셀 각각은 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 및 상기 활성층 상에 배치된 제2 도전형 반도체층을 포함하고, 이웃하는 상기 발광 셀의 상기 제1 도전형 반도체층은 V자형 홈의 형태로 분리된다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시 예는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광다이오드 (Light Emitting Diode)나 레이저다이오드와 같은 발광소자는 박막 성장기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색광선도 구현이 가능하며 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광통신수단의 송신모듈, LCD(Liquid Crystal Display) 표시장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광다이오드 백라이트, 형광등이나 백열전구를 대체할 수 있는 백색 발광다이오드 조명장치, 자동차 헤드라이트 및 신호등에까지 응용이 확대되고 있으며, 이러한 어플리케이션의 확대로 최근 복수의 발광 셀이 적용된 고전압용 발광소자가 구현되고 있다.
도 1은 종래의 수평형 고전압 구동 발광소자(1)를 나타낸 단면도이다.
도 1에서 종래의 발광소자는 기판(10) 위에 복수 개의 발광 셀(20)이 배치될 수 있고, 각각의 발광 셀은(20)은 제1 도전형 반도체층(21), 활성층(22) 및 제2 도전형 반도체층(23)으로 이루어지며, 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극패드(21a), 제2 도전형 반도체층 상부에 배치되는 제2 전극패드(23a) 및 발광 셀을 보호하고 제1 전극패드와 제2 전극패드를 전기적으로 분리하는 패시베이션층(40)을 포함하여 이루어진다.
도 1에 도시된 종래의 수평형 고전압 구동 발광소자 구조의 경우, 서브 칩(sub chip)을 분리하는 과정에서 포토(photo) 공정과 ICP 드라이 에칭(dry etching) 공정을 진행하게 되어 발광소자를 제작공정이 복잡하고, 제작시간이 오래 걸리는 문제가 있다.
실시 예는 발광소자의 제작 공정을 간단히 하고, 광효율을 향상시키고자 한다.
실시 예는 기판; 및 상기 기판 상에 서로 이격되어 배치된 복수의 발광 셀을 포함하고, 상기 복수의 발광 셀 각각은 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 및 상기 활성층 상에 배치된 제2 도전형 반도체층을 포함하고, 이웃하는 상기 발광 셀의 상기 제1 도전형 반도체층은 V자형 홈의 형태로 분리된 발광소자를 제공한다.
예를 들어, 상기 홈의 상단 폭은 8㎛ 내지 12㎛일 수 있다.
예를 들어, 상기 홈은 상기 기판에 연장되어 형성될 수 있다.
예를 들어, 상기 기판에 형성된 홈의 상단 폭은 4㎛ 내지 6㎛일 수 있다.
예를 들어, 상기 제1 도전형 반도체층에 배치된 제1 전극패드와 상기 제2 도전형 반도체층에 배치된 제2 전극패드를 더 포함할 수 있다.
예를 들어, 상기 제1 전극패드와 상기 제2 전극패드를 노출시키고, 상기 발광 셀의 표면과 상기 홈의 표면에 배치되는 패시베이션층을 더 포함할 수 있다.
예를 들어, 상기 패시베이션층의 두께는 550nm 내지 650nm일 수 있다.
예를 들어, 상기 패시베이션층은 동일한 두께로 상기 홈의 표면에 배치될 수 있다.
예를 들어, 상기 패시베이션층은 상기 홈을 메우고 상면이 평면일 수 있다.
예를 들어, 상기 패시베이션층 상에 배치되고, 상기 발광 셀의 상기 제1 전극패드와 이웃하는 상기 발광 셀의 상기 제2 전극패드를 연결하는 연결 전극을 더 포함할 수 있다.
실시 예에 따른 발광소자는 제작하는데 드는 시간과 비용을 크게 절감할 수 있어 생산성을 높일 수 있다.
도 1은 종래의 수평형 고전압 구동 발광소자를 나타낸 단면도이다.
도 2는 실시 예에 따른 발광소자를 나타낸 단면도이다.
도 3은 다른 실시 예에 다른 발광소자를 나타낸 단면도이다.
도 4a 내지 도 4f는 실시 예에 따른 발광소자의 제조 방법을 나타낸 도면들이다.
도 5a와 도 5b는 종래의 발광소자의 활성영역(active area)과 본 실시 예의 발광소자의 활성영역(active area)을 나타낸 도면이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly) 접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2는 실시 예에 따른 발광소자를 나타낸 단면도이다.
실시 예에 따른 발광소자(100)는 기판(110), 복수의 발광 셀(120), 홈(130) 및 패시베이션층(140)을 포함할 수 있다.
실시 예에 따른 발광소자에서 기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있고, 열 전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판을 포함할 수 있다. 예컨대, 기판은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다. 또한, 상기 기판은 광추출 효율을 높이기 위하여 표면에 요철(115)이 가공된 사파이어 기판(PSS: Patterned Sapphire Substrate)이 사용될 수 있다.
상기 실시 예에서 복수의 발광 셀(120)은 기판(110) 상에 배열되며, 복수의 발광 셀은 적어도 2개 이상이며, 그보다 많은 복수 개의 발광 셀이 복수의 열 또는 행을 이룰 수 있다. 각각의 발광 셀(120)은 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다.
제1 도전형 반도체층(121)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑 될 수 있다. 상기 제1 도전형 반도체층이 n형 반도체층인 경우, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 제1 도전형 반도체층은 InxAlyGa(1-x-y)N (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
활성층(122)은 제1 도전형 반도체층을 통해서 주입되는 전자와 제2 도전형 반도체층을 통해서 주입되는 정공이 서로 만나서 활성층을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층은 이중 접합 구조(Double Hetero Junction Structure), 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층의 우물층/장벽층은 예를 들어, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, InAlGaN/InAlGaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층의 장벽층이나 밴드갭보다 더 넓은 밴드갭을 가지는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
활성층(122) 위에는 제2 도전형 반도체층(123)이 배치된다. 제2 도전형 반도체층(123)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(123)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(121) 상에는 제1 전극패드(121a)가 배치될 수 있고, 제2 도전형 반도체층(123) 상에는 제2 전극패드(123a)가 배치될 수 있다.
제1 전극패드(121a)는 n형 오믹전극층일 수 있으며, 반사층의 역할을 하기 위하여 Al(Aluminum) 또는 Ag(Silver) 등이 포함될 수 있으며 Al, Cr(Chrome)/Al, Ti(Titanium)/Al, Ag, 또는 Ni(Nickel)/Ag 등으로 이루어질 수 있다.
제2 전극패드(123a)는 투광성 전도물질과 금속물질이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있다.
또한, 제2 전극패드(123a)는 p형 오믹전극층과 반사층으로 구성될 수 있다. p형 오믹전극층은 ITO(Indium Tin Oxide), ZnO, InO, SnO 또는 이들의 합금일 수 있으며, 반사층은 Ag 또는 Al을 포함할 수 있으나, 이러한 재료에 한정되지 않는다.
복수의 발광 셀(120)이 기판(110) 상에 배치될 때, 이웃하는 발광 셀(120)은 이웃하는 발광 셀(120)의 제1 도전형 반도체층(121) 사이에 형성되는 홈(130)에 의해 분리될 수 있다.
홈(130)은 발광 셀(120)이 기판(110)에 실장되는 방향으로 레이저를 조사하여 형성될 수 있고, 단면이 하부로 갈수록 좁아지는 형상으로 형성될 수 있다. 제1 도전형 반도체층(121)에 형성된 홈(130)은 기판(110)의 상부에 연장되어 형성될 수 있다.
제1 도전형 반도체층(121)에 형성된 홈(130)의 상단 폭(W1)은 8㎛ 내지 12㎛일 수 있다. 홈(130)의 표면에는 후술할 패시베이션층(140)과 연결 전극(150)이 배치될 수 있는데, 홈(130)의 상단 폭(W1)이 8㎛보다 작으면 패시베이션층과 연결 전극이 배치될 공간이 협소하여 패시베이션층과 연결 전극이 배치될 수 없게 되고, 홈(130)의 상단 폭(W1)이 12㎛보다 커지게 되면 불필요하게 발광소자의 크기가 커질 수 있다.
그리고, 기판(110)에 형성된 홈의 상단 폭(W2)은 4㎛ 내지 6㎛일 수 있다. 제1 도전형 반도체층(121)의 높이가 낮아 제1 도전형 반도체층(121)에 형성된 홈에 패시베이션층과 연결 전극이 배치되기에는 공간이 협소할 수 있는데, 홈이 기판(110)의 상부에 연장되어 형성됨으로써, 패시베이션층(140)이 배치될 수 있는 공간을 확보해 주어 안정적으로 패시베이션층(140)이 홈에 배치될 수 있다.
제1 전극패드(121a)와 제2 전극패드(123a)가 노출되도록 발광 셀(120)의 표면과 홈(130)의 표면에는 패시베이션층(140)이 배치될 수 있다.
패시베이션층(140)은 발광 셀(120)을 보호하는 역할을 하며, 인접한 발광 셀(120) 사이 또는 하나의 발광 셀 내에서 제1 전극패드(121a)와 제2 전극패드(123a)를 전기적으로 분리하도록 형성될 수 있다.
패시베이션층(140)의 두께(T1)는 550nm 내지 650nm일 수 있는데, 패시베이션층(140)의 두께(T1)가 550nm보다 얇으면 패시베이션층에 크랙이 생길 수 있고, 패시베이션층(140)의 두께(T1)가 650nm보다 두꺼우면 이웃하는 발광 셀 사이에 패시베이션층과 연결 전극이 배치될 수 있는 공간이 협소해 질 수 있다. 그러나, 발광소자의 크기나 홈의 형상에 따라 패시베이션의 두께는 달라질 수 있다.
도 2에 도시한 바와 같이, 패시베이션층(140)은 동일한 두께로 홈(130)의 표면에 배치될 수 있다. 즉, 발광 셀(120)의 표면이나 홈(130)의 표면에 배치되는 패시베이션층(140)은 동일한 두께로 배치되어 패시베시션층(140) 상에 연결 전극(150)이 배치될 때 연결 전극(150)도 홈(130)을 메우도록 배치될 수 있다.
도 3은 다른 실시 예에 다른 발광소자를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 패시베이션층(140)은 홈(130)을 메우고 상면이 평면일 수 있다. 즉, 패시베이션층(140)이 홈(130)을 메우고, 패시베이션층(140)의 상면이 기판(110)과 평행을 이루도록 평면으로 배치될 수 있다.
또한, 패시베이션층(140) 상에 연결 전극(150)이 배치될 수 있고, 연결 전극(150)은 발광 셀(120)의 제1 전극패드(121a)와 이웃하는 발광 셀(120)의 제2 전극패드(123a)를 전기적으로 연결할 수 있다.
형성된 연결 전극(150)은 인접한 두 개의 발광 셀(120) 중 어느 하나의 발광 셀(120)의 제1 전극패드(121a)와 다른 하나의 발광 셀(120)의 제2 전극패드(123a)를 연속되게 연결함으로써 복수 개의 발광 셀(120)을 전기적으로 직렬로 연결할 수 있으며, 또는 인접한 두 개의 발광 셀(120) 중 어느 하나의 발광 셀(120)과 다른 하나의 발광 셀(120)에서 동일한 극성의 전극을 서로 연결함으로써 복수 개의 발광 셀(120)을 병렬 연결할 수도 있다.
패시베이션층(140)은 무기막 또는 비전도성 산화물 또는 질화물로 이루어질 수 있으며, SiN, SiO2, TiO2 등과 같은 Si, N, Ti 및 O중 어느 하나를 포함하는 물질로 이루어질 수 있다.
실시 예에 따른 발광소자 내의 각 층은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 한정되지는 않는다.
도 4a 내지 도 4f는 실시 예에 따른 발광소자의 제조 방법을 나타낸 도면들이다.
도 4a에서 기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있고, 열 전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판을 포함할 수 있다.
도 4b는 광추출 효율을 높이기 위하여 발광 셀층이 형성될 기판(110)의 상면에는 요철(115)이 가공된다.
도 4c는 기판(110) 상에 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)을 순차적으로 성장시켜서 발광 셀층을 형성한다.
도 4d는 연결되어 형성된 이웃하는 발광 셀(120)의 제1 도전형 반도체층(121)을 레이저를 조사하여 제1 도전형 반도체층(121)과 기판(110)의 상부 일부에 홈(130)을 형성함으로써 이웃하는 발광 셀(120)을 분리시킨다.
도 4e는 제1 도전형 반도체층(121)에 배치된 제1 전극패드(121a)와 제2 도전형 반도체층(123)에 배치된 제2 전극패드(123a)가 노출되도록 발광 셀(120)의 표면과 홈(130)의 표면에 패시베이션층(140)이 배치된다.
도 4f는 하나의 발광 셀(120)의 제1 전극패드(121a)와 하나의 발광 셀(120)과 이웃하는 발광 셀(120)의 제2 전극패드(123a)가 전기적으로 연결되도록 패시베이션층(140) 상에 연결 전극(150)이 배치된다.
도 5a와 도 5b는 종래의 발광소자의 활성영역(active area)과 본 실시 예의 발광소자의 활성영역(active area)을 나타낸 도면이다.
도 5a와 도 5b를 참조하면, 종래의 발광소자(1)의 경우, 발광 셀(20)들을 분리하기 위해 포토(photo) 공정을 거친 후에 제1 도전형 반도체층을 식각하였기 때문에 발광 셀(20)의 활성영역(active area)이 상대적으로 감소하였다. 그러나, 실시예에 따른 발광소자(100)는 발광 셀(120)들을 분리하기 위해 발광 셀(120)의 제1 도전형 반도체층에 레이저를 조사하여 홈을 형성하는 공정을 거치게 됨으로써, 인접하는 발광 셀(120)의 제1 도전형 반도체층 간의 간격을 최소한으로 유지하면서 발광 셀(120)들을 분리할 수 있게 된다.
도 5a와 도 5b에 도시된 바와 같이, 실시예에 따른 발광소자(100)의 활성영역은 종래의 발광소자(1)의 활성영역보다 16.67% 증가하였고, 이에 따라 발광소자의 발광효율이 1.2% 증가하였다.
따라서, 실시예에 따른 발광소자는 발광 셀(120)의 활성영역(active area)을 크게 감소시키지 않고 발광 셀(120)들을 분리시킬 수 있게 되고, 이에 따라 발광소자의 발광효율을 크게 향상시킬 수 있다.
그리고, 종래의 수평형 고전압 구동 발광소자 구조의 경우, 서브 칩(sub chip)을 분리하는 과정에서 포토(photo) 공정과 ICP 드라이 에칭(dry etching) 공정을 진행하게 되어 발광소자를 제작공정이 복잡하였으나 실시 예에 따른 발광소자는 제작하는데 드는 시간과 비용을 크게 절감할 수 있어 생산성을 높일 수 있다.
본 실시 예에 따른 발광소자는 서브 마운트(submount)에 실장되어 발광소자의 제1 전극 패드와 제2 전극 패드가 서브 마운트의 제1 및 제2 범프부에 전기적으로 연결될 수 있는 발광소자 패키지에 적용될 수 있다.
서브 마운트는 패키지 몸체(package body) 또는 인쇄 회로 기판(Printed Circuit Board) 등으로 구현될 수 있고, 서브 마운트는 폴리프탈아미드(PolyPhthal Amide, PPA), 액정 고분자(Liquid Crystal Polymer, LCP), 폴리아미드9T(PolyAmide9T, PA9T), 등과 같은 수지, 금속, 감광성 유리(photo sensitive glass), 사파이어, 세라믹, 인쇄회로기판(Printed Circuit Board) 등을 포함할 수 있다. 그러나, 실시 예에 따른 서브 마운트가 이러한 물질로 한정되는 것은 아니다.
제1 범프부 및 제2 범프부는 서브 마운트와 발광소자 사이에 배치된다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광소자 120: 발광 셀
121: 제1 도전형 반도체층 122: 활성층
123: 제2 도전형 반도체층 130: 홈
140: 패시베이션층 150: 연결 전극

Claims (10)

  1. 기판; 및
    상기 기판 상에 서로 이격되어 배치된 복수의 발광 셀을 포함하고,
    상기 복수의 발광 셀 각각은
    상기 기판 상에 배치된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치된 활성층; 및
    상기 활성층 상에 배치된 제2 도전형 반도체층을 포함하고,
    이웃하는 상기 발광 셀의 상기 제1 도전형 반도체층은 V자형 홈의 형태로 분리된 발광소자.
  2. 제1 항에 있어서,
    상기 홈의 상단 폭은 8㎛ 내지 12㎛인 발광소자.
  3. 제1 항에 있어서,
    상기 홈은 상기 기판에 연장되어 형성되는 발광소자.
  4. 제3 항에 있어서,
    상기 기판에 형성된 홈의 상단 폭은 4㎛ 내지 6㎛인 발광소자.
  5. 제1 항에 있어서,
    상기 제1 도전형 반도체층에 배치된 제1 전극패드와 상기 제2 도전형 반도체층에 배치된 제2 전극패드를 더 포함하는 발광소자.
  6. 제5 항에 있어서,
    상기 제1 전극패드와 상기 제2 전극패드를 노출시키고, 상기 발광 셀의 표면과 상기 홈의 표면에 배치되는 패시베이션층을 더 포함하는 발광소자.
  7. 제6 항에 있어서,
    상기 패시베이션층의 두께는 550nm 내지 650nm인 발광소자.
  8. 제6 항에 있어서,
    상기 패시베이션층은 동일한 두께로 상기 홈의 표면에 배치되는 발광소자.
  9. 제6 항에 있어서,
    상기 패시베이션층은 상기 홈을 메우고 상면이 평면인 발광소자.
  10. 제6 항에 있어서,
    상기 패시베이션층 상에 배치되고, 상기 발광 셀의 상기 제1 전극패드와 이웃하는 상기 발광 셀의 상기 제2 전극패드를 연결하는 연결 전극을 더 포함하는 발광소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190050201A (ko) * 2017-11-02 2019-05-10 엘지이노텍 주식회사 반도체 소자 어레이 및 그 제조방법
WO2020071810A1 (ko) * 2018-10-05 2020-04-09 서울바이오시스주식회사 발광 소자
US11398581B2 (en) 2017-11-02 2022-07-26 Lg Innotek Co., Ltd. Semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120048331A (ko) * 2010-11-05 2012-05-15 서울옵토디바이스주식회사 발광 다이오드 칩 및 그 제조 방법
KR20130091022A (ko) * 2012-02-07 2013-08-16 서울옵토디바이스주식회사 복수의 발광요소를 갖는 발광 다이오드 및 그것을 제조하는 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120048331A (ko) * 2010-11-05 2012-05-15 서울옵토디바이스주식회사 발광 다이오드 칩 및 그 제조 방법
KR20130091022A (ko) * 2012-02-07 2013-08-16 서울옵토디바이스주식회사 복수의 발광요소를 갖는 발광 다이오드 및 그것을 제조하는 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190050201A (ko) * 2017-11-02 2019-05-10 엘지이노텍 주식회사 반도체 소자 어레이 및 그 제조방법
US11398581B2 (en) 2017-11-02 2022-07-26 Lg Innotek Co., Ltd. Semiconductor device
WO2020071810A1 (ko) * 2018-10-05 2020-04-09 서울바이오시스주식회사 발광 소자
CN113261117A (zh) * 2018-10-05 2021-08-13 首尔伟傲世有限公司 发光元件
US11282984B2 (en) 2018-10-05 2022-03-22 Seoul Viosys Co., Ltd. Light emitting device
US11824141B2 (en) 2018-10-05 2023-11-21 Seoul Viosys Co., Ltd. Light emitting device

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