KR20170082521A - Dynamic power divider circuits and methods - Google Patents

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준호이 후르
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퀄컴 인코포레이티드
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Abstract

본 개시는 동적 전력 분할기 회로들 및 방법들을 포함한다. 일 실시예에서, 동적 전력 분할기는 입력 신호를 수신하고 제 1 및 제 2 쿼터 웨이브 라인들의 제 2 단자들 상에서 제 1 및 제 2 신호를 생성하는 제 1 및 제 2 쿼터 웨이브 라인들을 포함한다. 입력 신호의 동적 전력 분할은 제 1 쿼터 웨이브 라인의 제 2 단자와 제 2 쿼터 웨이브 라인의 제 2 단자 사이의 가변 임피던스 회로를 사용한다. 가변 임피던스는, 입력 신호 전력이 증가함에 따라 2개의 출력 경로들 사이의 임피던스를 감소시키거나 또는 입력 신호 전력이 감소함에 따라 출력 경로들 사이의 임피던스를 증가시킬 수 있다. The present disclosure includes dynamic power divider circuits and methods. In one embodiment, the dynamic power divider includes first and second quarter wave lines for receiving an input signal and generating first and second signals on second terminals of first and second quarter wave lines. The dynamic power division of the input signal uses a variable impedance circuit between the second terminal of the first quarter wave line and the second terminal of the second quarter wave line. The variable impedance can reduce the impedance between the two output paths as the input signal power increases or increase the impedance between the output paths as the input signal power decreases.

Description

동적 전력 분할기 회로들 및 방법들{DYNAMIC POWER DIVIDER CIRCUITS AND METHODS}[0001] DYNAMIC POWER DIVIDER CIRCUITS AND METHODS [0002]

관련 출원들에 대한 교차-참조Cross-reference to related applications

[0001] 이 출원은 2014년 11월 5일자로 출원된 미국 특허 출원 번호 제14/533,988호를 우선권으로 주장하며, 그 내용은 그 전체가 모든 목적을 위해 인용에 의해 본원에서 통합된다. [0001] This application claims priority from U.S. Patent Application Serial No. 14 / 533,988, filed November 5, 2014, the content of which is incorporated herein by reference in its entirety for all purposes.

[0002] 본 개시는 전자 회로들 및 방법들에 관한 것으로서, 특히 동적 전력 분할기 회로들 및 방법들에 관한 것이다. [0002] The present disclosure relates to electronic circuits and methods, and more particularly to dynamic power divider circuits and methods.

[0003] 전자 회로들의 전력 소비가 점점 더 주목을 받고 있다. 전자 디바이스들의 사용이 유비쿼터스화됨에 따라, 이들 디바이스들에 의해 소비되는 전력이 증가하여, 인프라구조(infrastructure) 및 환경에 대한 수요를 증가시킨다. 예를 들어, 무선 디바이스들은 에너지 및 전력의 수요와 소비를 증가시키는데 있어 현대의 원인이다. RF 트랜시버들 내의 회로는 종종 RF 통신 신호들을 송신, 수신 및 프로세싱하기 위해 많은 양의 전력을 소비한다. [0003] The power consumption of electronic circuits is getting more and more noticeable. As the use of electronic devices becomes ubiquitous, the power consumed by these devices increases, increasing the demand for infrastructure and environment. For example, wireless devices are a modern cause of increasing demand and consumption of energy and power. Circuits within RF transceivers often consume large amounts of power to transmit, receive, and process RF communication signals.

[0004] 종종 비효율적이며 전력을 많이 소비하는 하나의 예시적인 회로 컴포넌트는 전력 증폭기이다. 무선 애플리케이션에서, 전력 증폭기는 무선 통신 신호를 수신하고 안테나 상에서 송신을 위해 신호의 전력을 증가시킨다. 안테나 상의 송신을 위해 신호를 프로세싱하는 것은 다수의 신호 경로들을 따라 신호를 분할하는 것, 전압 및/또는 전류를 증가시키기 위해 신호를 증폭하는 것 그리고 안테나 상의 송신을 위해 신호들을 결합하는 것을 포함할 수 있다. 신호가 여러 경로들을 따라 커플링되는 경우, 신호 전력은 또한, 통상적으로 경로들 사이에서 분할된다. 변하는 동작 조건들 상에서, 때때로, 특정 경로들이 일부 동작 조건들 동안 덜 활성이거나 완전히 비활성이고 그러한 경로에 제공된 신호 전력이 낭비되는 경우가 있다. [0004] One exemplary circuit component that is often inefficient and consumes a lot of power is a power amplifier. In a wireless application, a power amplifier receives a wireless communication signal and increases the power of the signal for transmission on the antenna. Processing the signal for transmission on the antenna may include splitting the signal along a plurality of signal paths, amplifying the signal to increase voltage and / or current, and combining signals for transmission on the antenna have. When a signal is coupled along several paths, the signal power is also typically divided between paths. On varying operating conditions, sometimes, certain paths are less active or completely inactive for some operating conditions and the signal power provided to that path is wasted.

[0005] 본 개시는 동적 전력 분할기 회로들 및 방법들을 포함한다. 일 실시예에서, 동적 전력 분할기는 입력 신호를 수신하고 제 1 및 제 2 쿼터 웨이브 라인들의 제 2 단자들 상에서 제 1 및 제 2 신호를 생성하는 제 1 및 제 2 쿼터 웨이브 라인들을 포함한다. 입력 신호의 동적 전력 분할은 제 1 쿼터 웨이브 라인의 제 2 단자와 제 2 쿼터 웨이브 라인의 제 2 단자 사이의 가변 임피던스 회로를 사용한다. 가변 임피던스는, 입력 신호 전력이 증가함에 따라 2개의 출력 경로들 사이의 임피던스를 감소시키거나 또는 입력 신호 전력이 감소함에 따라 출력 경로들 사이의 임피던스를 증가시킬 수 있다. [0005] The present disclosure includes dynamic power divider circuits and methods. In one embodiment, the dynamic power divider includes first and second quarter wave lines for receiving an input signal and generating first and second signals on second terminals of first and second quarter wave lines. The dynamic power division of the input signal uses a variable impedance circuit between the second terminal of the first quarter wave line and the second terminal of the second quarter wave line. The variable impedance can reduce the impedance between the two output paths as the input signal power increases or increase the impedance between the output paths as the input signal power decreases.

[0006] 하기의 상세한 설명 및 첨부 도면들은 본 개시의 성질 및 이점의 더 나은 이해를 제공한다. [0006] The following detailed description and the annexed drawings provide a better understanding of the nature and advantages of the present disclosure.

[0007] 도 1은 일 실시예에 따른 동적 전력 분할기를 도시한다.
[0008] 도 2는 다른 실시예에 따른 동적 전력 분할기를 도시한다.
[0009] 도 3은 다른 실시예에 따라 조정 가능한 저항을 포함하는 예시적인 전력 분할기를 도시한다.
[0010] 도 4는 다른 실시예에 따라 반도체 디바이스를 포함하는 예시적인 전력 분할기를 도시한다.
[0011] 도 5는 일 실시예에 따라 전력 증폭기의 입력에서의 예시적인 전력 분할기를 도시한다.
[0012] 도 6은 다른 실시예에 따라 전력 증폭기의 입력에서의 예시적인 전력 분할기를 도시한다.
[0013] 도 7은 다른 실시예에 따라 전력 증폭기의 입력에서의 예시적인 전력 분할기를 도시한다.
[0014] 도 8은 일 실시예에 따라 입력 신호 전력을 분할하는 방법을 도시한다.
[0015] 도 9는 일 실시예에 따라 동적 전력 분할을 포함하는 무선 시스템을 도시한다. [0007] FIG. 1 illustrates a dynamic power divider according to one embodiment.
[0008] FIG. 2 illustrates a dynamic power divider according to another embodiment.
[0009] FIG. 3 illustrates an exemplary power divider including an adjustable resistor in accordance with another embodiment.
[0010] FIG. 4 illustrates an exemplary power divider including a semiconductor device according to another embodiment.
[0011] FIG. 5 illustrates an exemplary power divider at the input of a power amplifier in accordance with one embodiment.
[0012] FIG. 6 illustrates an exemplary power divider at the input of a power amplifier in accordance with another embodiment.
[0013] FIG. 7 illustrates an exemplary power divider at the input of a power amplifier in accordance with another embodiment.
[0014] FIG. 8 illustrates a method of dividing input signal power according to one embodiment.
[0015] FIG. 9 illustrates a wireless system including dynamic power splitting in accordance with one embodiment.

[0016] 본 개시는 동적 전력 분할기 회로들 및 방법들에 관한 것이다. 하기의 설명에서, 설명을 위해, 다수의 예들 및 특정 세부사항들이 본 개시의 완전한 이해를 제공하기 위해 기술된다. 그러나 청구항들에서 표현되는 바와 같은 본 개시는, 이들 예들 단독으로 또는 아래에서 설명되는 다른 특징들과 결합하여 특징들 중 일부 또는 전부를 포함할 수 있으며, 본원에서 설명되는 특징들 및 개념들의 변형들 및 등가물들을 더 포함할 수 있다는 것이 당업자에게 자명할 것이다. [0016] The present disclosure relates to dynamic power divider circuits and methods. In the following description, for purposes of explanation, numerous examples and specific details are set forth in order to provide a thorough understanding of the present disclosure. However, the present disclosure as expressed in the claims may include some or all of the features in either of these examples alone or in combination with other features described below, and variations of the features and concepts described herein And equivalents thereof, as will be apparent to those skilled in the art.

[0017] 도 1은 일 실시예에 따른 동적 전력 분할기를 도시한다. 본 개시의 실시예들은 다수의 신호 경로들 사이에서 신호 전력을 동적으로 라우팅할 수 있는 전력 분할기 회로를 포함한다. 예를 들어, 전력 분할기 회로(100)는 제 1 쿼터 웨이브 라인(101)의 제 1 단자 상에서 그리고 제 2 쿼터 웨이브 라인(102)의 제 1 단자 상에서 입력 신호(Si)를 수신한다. 이 예에서, 쿼터 웨이브 라인들(101 및 102)은 신호(Si)에서의 90도 위상 시프트(π/4)를 생성한다. 쿼터 웨이브 라인은 때때로, 쿼터 웨이브 임피던스 변환기 또는 λ/4 임피던스 변환기로서 지칭되며, 원하는 임피던스를 생성하도록 종단이 설계된 미리 결정된 길이의 송신 라인(도체)을 포함할 수 있다. 아래의 특정 예에서 도시된 바와 같이, 임피던스 변환은 전력 분할기의 효율을 개선하는데 사용될 수 있다. [0017] 1 illustrates a dynamic power divider according to one embodiment. Embodiments of the present disclosure include a power divider circuit capable of dynamically routing signal power between a plurality of signal paths. For example, the power divider circuit 100 receives the input signal Si on the first terminal of the first quarter wave line 101 and on the first terminal of the second quarter wave line 102. In this example, the quarter wave lines 101 and 102 produce a 90 degree phase shift (? / 4) at the signal Si. The quarter wave line is sometimes referred to as a quarter wave impedance transformer or a? / 4 impedance transformer and may comprise a predetermined length of transmission line (conductor) terminated to produce the desired impedance. As shown in the specific example below, the impedance conversion can be used to improve the efficiency of the power divider.

[0018] 본 개시의 특징들 및 이점들은 가변 임피던스 회로(103)를 통해 전력 분할기 출력 신호 경로들을 함께 커플링하는 것을 포함한다. 예를 들어, 일부 애플리케이션들에서, 특정 조건들 하에서 경로(So1)에 대한 신호 전력을 증가시키고 경로(So2)에 대한 신호 전력을 감소시키는 것이 바람직할 수 있으며, 다른 조건들 하에서 경로(So1)에 대한 신호 전력을 감소시키고 경로(So2)에 대한 신호 전력을 증가시키는 것이 바람직할 수 있다. 따라서, 가변 임피던스 회로(103)는 가변 임피던스 회로의 임피던스(Zi)를 조정하기 위한 제어 입력을 포함한다. 전력 제어 회로(104)는 예를 들어, 경로(So1)와 경로(So2) 사이의 임피던스를 증가 또는 감소시키도록 가변 임피던스 회로(103)의 제어 입력에 하나 또는 그 초과의 신호를 제공할 수 있다. [0018] The features and advantages of the present disclosure include coupling the power divider output signal paths together via the variable impedance circuit 103. For example, in some applications it may be desirable to increase the signal power for path So1 and reduce the signal power for path So2 under certain conditions, It may be desirable to reduce the signal power for the signal So2 and increase the signal power for the path So2. Therefore, the variable impedance circuit 103 includes a control input for adjusting the impedance Zi of the variable impedance circuit. The power control circuit 104 may provide one or more signals to the control input of the variable impedance circuit 103 to increase or decrease the impedance, for example, between the path So1 and the path So2 .

[0019] 일 실시예에서, 가변 임피던스 회로(103)의 임피던스(Zi)는 입력 신호의 전력 조건들에 기초하여 조정된다. 가변 임피던스 회로(103)의 임피던스(Zi)가 변함에 따라, 상이한 경로들 사이에 흐르는 신호 전력의 양은 입력 신호 전력에 기초하여 변할 수 있다. 예를 들어, 가변 임피던스 회로(103)의 임피던스(Zi)는, 쿼터 웨이브 라인(102)의 제 2 단자(경로 So2)에서의 신호 전력을 증가시키고 쿼터 웨이브 라인(101)의 제 2 단자(경로 So1)에서의 신호 전력을 감소시키도록, 입력 신호(Si)의 전력이 증가할 때 감소될 수 있다. 유사하게, 예를 들어, 가변 임피던스 회로(103)의 임피던스(Zi)는, 쿼터 웨이브 라인(102)의 제 2 단자에서의 신호 전력을 감소시키고 쿼터 웨이브 라인(101)의 제 2 단자에서의 신호 전력을 증가시키도록, 입력 신호(Si)의 전력이 감소할 때 증가될 수 있다. 따라서, 신호 전력은 Zi를 조정함으로써 경로(So1) 내지 경로(So2) 사이에서 분할되고 전달될 수 있다. 일부 애플리케이션들에서, 경로들 간의 전력 분할은 비대칭일 수 있으며, 여기서 Zi가 높을 때 하나의 경로(예를 들어, 경로 So1)는 다른 경로(예를 들어, 경로 So2)보다 더 많은 신호 전력을 수신할 수 있다. 따라서, 일부 실시예들에서, 높은(high) 전력 경로로부터의 신호 전력은 예를 들어, Zi를 감소시킴으로써 입력 신호 조건들에 기초하여 더 낮은 전력 경로에 가변적으로 커플링될 수 있다. 다양한 실시예들에서, 가변 임피던스 회로(103)는 스위치식 레지스터 네트워크, 하나 또는 그 초과의 반도체 디바이스들(예를 들어, 트랜지스터 또는 PIN 다이오드), 또는 이들의 조합들을 포함할 수 있다. 또한, 전력 제어 회로(104)는 예를 들어, 엔벨로프 트래킹(envelope tracking), 평균 전력 트래킹, 또는 (예를 들어, 모뎀으로부터의) 전력 제어 신호에 기초하여 임피던스를 조정할 수 있다. 특정 실시예들의 추가의 예들이 아래에서 제공된다. [0019] In one embodiment, the impedance Zi of the variable impedance circuit 103 is adjusted based on the power conditions of the input signal. As the impedance Zi of the variable impedance circuit 103 changes, the amount of signal power flowing between the different paths can vary based on the input signal power. For example, the impedance Zi of the variable impedance circuit 103 increases the signal power at the second terminal (path So2) of the quarter wave line 102 and increases the signal power at the second terminal So1 so that the power of the input signal Si increases. Similarly, for example, the impedance Zi of the variable impedance circuit 103 may be adjusted by reducing the signal power at the second terminal of the quarter wave line 102 and by reducing the signal at the second terminal of the quarter wave line 101 May be increased when the power of the input signal Si decreases to increase the power. Thus, the signal power can be divided and transmitted between paths So1 through So2 by adjusting Zi. In some applications, the power split between paths may be asymmetric, where one path (e.g., path So1) receives more signal power than another path (e.g., path So2) can do. Thus, in some embodiments, the signal power from the high power path may be variably coupled to the lower power path based on the input signal conditions, e. G., By reducing Zi. In various embodiments, the variable impedance circuit 103 may comprise a switched resistive network, one or more semiconductor devices (e.g., transistors or PIN diodes), or combinations thereof. The power control circuit 104 may also adjust the impedance based on, for example, envelope tracking, average power tracking, or power control signals (e.g., from a modem). Additional examples of specific embodiments are provided below.

[0020] 도 2는 다른 실시예에 따른 동적 전력 분할기를 도시한다. 위에서 언급된 바와 같이, 임피던스 변환은 전력 분할기 회로의 효율을 개선하는데 사용될 수 있다. 이 예에서, 쿼터 웨이브 라인(102)의 제 2 단자에서의 임피던스(Zo3)는 쿼터 웨이브 라인(102)을 조사하여 입력 신호(Si)에 의해 확인되는 입력 임피던스를 변화시키도록 선택적으로 조정된다. 이 예에서, 전력 분할기 회로(200)는 임피던스(Zo3)를 설정하기 위한 인덕터들 및 캐패시터들을 포함할 수 있는 조정 가능한 LC 회로(210)를 포함한다. 예를 들어, 조정 가능한 LC 회로(210)의 캐패시턴스는, 조정 가능한 LC 회로(210)의 입력 임피던스를 수정하고 Zo3을 변화시키도록 (예를 들어, 스위치식 캐패시터를 사용하여) 프로그래밍 가능할 수 있다. 제 1 구성에서, 조정 가능한 LC 회로(210)는 쿼터 웨이브 라인(102)의 제 2 단자에서 제 1 임피던스(Zo3에서)를 생성할 수 있다. 특정 LC 구성에 의해 설정된 제 1 임피던스는 쿼터 웨이브 라인(102)을 통해 변환되어 쿼터 웨이브 라인(102)의 제 1 단자에서 대응하는 제 2 임피던스(Zo1에서)를 생성한다. 제 1 구성에서, Zo3에서의 제 1 임피던스는 Zo1에서의 제 2 임피던스보다 작다. 제 2 구성에서, 조정 가능한 LC 회로(210)는, 쿼터 웨이브 라인(102)의 제 2 단자에서 제 3 임피던스(Zo3에서)를 생성할 수 있으며, 이는 쿼터 웨이브 라인(102)의 제 1 단자에서 대응하는 제 4 임피던스(Zo1)로 변환된다. 이 구성에서, Zo3에서의 제 3 임피던스는 Zo1에서의 제 4 임피던스보다 크다. [0020] FIG. 2 illustrates a dynamic power divider according to another embodiment. As mentioned above, the impedance conversion can be used to improve the efficiency of the power divider circuit. In this example, the impedance Zo3 at the second terminal of the quarter wave line 102 is selectively adjusted to illuminate the quarter wave line 102 to change the input impedance identified by the input signal Si. In this example, the power divider circuit 200 includes an adjustable LC circuit 210 that may include inductors and capacitors to set the impedance Zo3. For example, the capacitance of the adjustable LC circuit 210 may be programmable (e.g., using a switched capacitor) to modify the input impedance of the adjustable LC circuit 210 and change Zo3. In a first configuration, the adjustable LC circuit 210 can generate a first impedance (at Zo3) at a second terminal of the quarter wave line 102. [ The first impedance set by the particular LC configuration is converted through the quarter wave line 102 to produce a corresponding second impedance Zo1 at the first terminal of the quarter wave line 102. [ In the first configuration, the first impedance at Zo3 is less than the second impedance at Zo1. In a second configuration, the adjustable LC circuit 210 may generate a third impedance (at Zo3) at the second terminal of the quarter wave line 102, which is at the first terminal of the quarter wave line 102 Is converted into the corresponding fourth impedance Zo1. In this configuration, the third impedance at Zo3 is greater than the fourth impedance at Zo1.

[0021] 조정 가능한 LC 회로(210)의 위의 동작에 기초하여, 일부 애플리케이션들은, 조정 가능한 LC 회로(210)를 동적으로 재구성하여 다중 경로들 사이에서 상이한 신호 전력 분할을 생성할 수 있다. 예를 들어, 조정 가능한 LC 회로(210)는 입력 신호의 전력이 감소할 때 제 1 임피던스(예를 들어, Zo3에서의 낮은 임피던스)를 생성하도록 구성될 수 있다. Zo3에서의 제 1의 낮은 임피던스는 Zo1에서 제 2의 높은 임피던스로 변환되며, 이는 더 많은 신호 전력이 쿼터 웨이브 라인(101)을 통해 경로(So1)로 이동하게 하고 쿼터 웨이브 라인(102)을 통해 경로(So2)로의 신호 전력을 감소시킨다. 따라서, 쿼터 웨이브 라인(102)의 제 1 단자로부터 쿼터 웨이브 라인(102)의 제 2 단자로 전달되는 입력 신호(Si)의 전력은 감소된다. [0021] Based on the above operations of the adjustable LC circuit 210, some applications may dynamically reconfigure the adjustable LC circuit 210 to generate different signal power divisions between multiple paths. For example, the adjustable LC circuit 210 may be configured to produce a first impedance (e.g., a low impedance at Zo3) as the power of the input signal decreases. The first low impedance at Zo3 translates from Zo1 to the second high impedance, which allows more signal power to travel through the quarter wave line 101 to path So1 and through the quarter wave line 102 Thereby reducing the signal power to the path So2. Thus, the power of the input signal Si transmitted from the first terminal of the quarter wave line 102 to the second terminal of the quarter wave line 102 is reduced.

[0022] 유사하게, 조정 가능한 LC 회로(210)는 입력 신호의 전력이 증가할 때 제 3 임피던스(예를 들어, Zo3에서의 높은 임피던스)를 생성하도록 구성될 수 있다. 이 경우, 예를 들어, 더 많은 신호 전력을 제 2 경로(So2)로 라우팅하는 것이 유리할 수 있다. Zo3에서의 제 3의 높은 임피던스는 Zo1에서 제 4의 낮은 임피던스로 변환되며, 이는 예를 들어, 더 많은 신호 전력이 쿼터 웨이브 라인(102)을 통해 경로(So2)로 이동하게 하고 더 적은 신호 전력이 쿼터 웨이브 라인(101)을 통해 경로(S01)로 이동하게 한다. 따라서, 쿼터 웨이브 라인(102)의 제 1 단자로부터 쿼터 웨이브 라인(102)의 제 2 단자로 전달되는 입력 신호(Si)의 전력은 증가된다. [0022] Similarly, the adjustable LC circuit 210 may be configured to generate a third impedance (e.g., a high impedance at Zo3) as the power of the input signal increases. In this case, for example, it may be advantageous to route more signal power to the second path So2. The third high impedance at Zo3 is transformed from Zo1 to the fourth low impedance, which allows, for example, more signal power to travel through the quarter wave line 102 to path So2 and less signal power < RTI ID = 0.0 > To move to the path S01 through the quarter wave line 101. [ Thus, the power of the input signal Si transmitted from the first terminal of the quarter wave line 102 to the second terminal of the quarter wave line 102 is increased.

[0023] 조정 가능한 LC 회로(210) 및 가변 임피던스 회로(103)를 함께 동작시키는 것은, 경로(So1) 및 경로(So2)에 전달된 신호 전력의 양을 제어하는데 사용될 수 있다. 신호 전력은 (예를 들어, Zi의 임피던스 및 라인(102)의 입력 임피던스를 조정함으로써) 제어된 방식으로 전달되기 때문에, 전력의 사용이 유리하게는, 보다 효율적이다. [0023] Operating the adjustable LC circuit 210 and the variable impedance circuit 103 together can be used to control the amount of signal power delivered to path So1 and path So2. Since the signal power is delivered in a controlled manner (e.g., by adjusting the impedance of Zi and the input impedance of line 102), the use of power is advantageously more efficient.

[0024] 대안적인 실시예에서, 회로(200)는, 위에서 설명된 바와 같이 Zo2 및 Zo1에서의 임피던스를 변화시켜 두 경로들 사이의 전력의 분할을 추가로 제어할 수 있는 제 2 조정 가능한 LC 회로(211)을 포함할 수 있다. [0024] In an alternative embodiment, the circuit 200 includes a second adjustable LC circuit 211 that can change the impedance at Zo2 and Zo1 as described above to further control the division of power between the two paths, . ≪ / RTI >

[0025] 도 3은 다른 실시예에 따라 조정 가능한 저항을 포함하는 예시적인 전력 분할기를 도시한다. 이 예는 예를 들어, 스위치식 레지스터 네트워크와 같은 조정 가능(가변) 저항(Ri)(302)을 사용하여 구현된 가변 임피던스 회로를 도시한다. 콜 아웃(call out)(350)은 예를 들어, 스위치식 레지스터들의 2개의 예시적인 구현들을 도시한다. 이 특정 예는 또한 전력 제어 회로가 엔벨로프 트래킹 회로(301)일 수 있음을 도시한다. 엔벨로프 트래킹 전력 제어 회로(301)는 입력 신호(Si)의 엔벨로프에 대응하는 업스트림 엔벨로프 신호를 수신할 수 있다. Si의 엔벨로프가 증가함에 따라, So2 경로로의 신호 전력을 증가시키는 것이 유리할 수 있다. 예를 들어, 아래에 도시된 하나의 전력 증폭기 아키텍처는 메인 스테이지 및 피킹(peaking) 스테이지를 포함할 수 있다. 예를 들어, 신호 전력이 낮으면, 더 많은 신호 전력을 메인 스테이지에 채널링(channel)하는 것이 유리할 수 있고, 신호 전력이 증가하는 경우, 피킹 스테이지에 대한 전력을 증가시키는 것이 유리할 수 있다. 엔벨로프 트래킹 전력 제어 회로(301)는 엔벨로프 신호를 수신하고 엔벨로프가 낮으면 Ri의 값을 증가시킬 수 있다. 따라서, 낮은 신호 전력 레벨들에서, 보다 많은 신호 전력이 So1 경로로 채널링되고, 보다 적은 신호 전력이 So2 경로로 채널링된다. 대안적으로, 엔벨로프 트래킹 전력 제어 회로(301)는 엔벨로프 신호를 수신하고 엔벨로프가 높으면 Ri의 값을 감소시킬 수 있다. 따라서, 높은 신호 전력 레벨에서, 보다 많은 신호 전력이 So1 경로로부터 Ri를 통해 So2 경로로 채널링된다. 따라서 Ri는 경로들 사이에서 신호 전력을 효율적으로 이동시키기 위해 엔벨로프 레이트로 변할 수 있다. 다시 콜 아웃(350)을 참조하면, 일부 예시적인 구현들에서, 하나의 레지스터는 경로들 사이에서 최대 또는 최소 저항을 설정하기 위해 경로들 사이에 직렬로 고정될 수 있다. 선택적으로, 위에서 설명된 바와 같이, 낮은 신호 전력 레벨들에서, LC 회로(210)는 입력 신호(Si)에 대해 높은 임피던스로 변환되는 낮은 임피던스를 Zo3에서 생성하고, 그리하여 입력 신호 전력을 라인(101) 및 경로(So1)로 채널링하도록 구성될 수 있다. 대안적으로, 높은 신호 전력 레벨들에서, LC 회로(210)는 입력 신호(Si)에 대해 더 낮은 임피던스로 변환되는 더 높은 임피던스를 Zo3에서 생성하고, 그리하여 입력 신호 전력을 라인(102) 및 경로(So2)로 채널링하도록 구성될 수 있다. [0025] FIG. 3 illustrates an exemplary power divider including an adjustable resistor in accordance with another embodiment. This example illustrates a variable impedance circuit implemented using an adjustable (variable) resistor (Ri) 302, such as, for example, a switched resistive network. The call out 350 illustrates, for example, two exemplary implementations of switchable registers. This particular example also shows that the power control circuit may be the envelope tracking circuit 301. [ The envelope tracking power control circuit 301 may receive an upstream envelope signal corresponding to the envelope of the input signal Si. As the envelope of Si increases, it may be advantageous to increase the signal power to the So2 path. For example, one power amplifier architecture shown below may include a main stage and a peaking stage. For example, if the signal power is low, it may be advantageous to channel more signal power to the main stage, and if signal power increases, it may be advantageous to increase the power to the peaking stage. The envelope tracking power control circuit 301 may receive the envelope signal and increase the value of Ri if the envelope is low. Thus, at lower signal power levels, more signal power is channeled to the So1 path and less signal power is channeled to the So2 path. Alternatively, the envelope tracking power control circuit 301 may receive the envelope signal and reduce the value of Ri if the envelope is high. Thus, at higher signal power levels, more signal power is channeled from the So1 path to the So2 path through Ri. Thus, Ri can change to an envelope rate to efficiently move the signal power between paths. Referring again to callout 350, in some exemplary implementations, a register may be fixed in series between paths to set a maximum or minimum resistance between paths. Alternatively, as described above, at low signal power levels, the LC circuit 210 generates a low impedance at Zo3 that is converted to a high impedance for the input signal Si, ) And the path So1. Alternatively, at high signal power levels, the LC circuit 210 may generate a higher impedance at Zo3 that is converted to a lower impedance for the input signal Si, Lt; RTI ID = 0.0 > So2. ≪ / RTI >

[0026] 도 4는 다른 실시예에 따라 반도체 디바이스를 포함하는 예시적인 전력 분할기를 도시한다. 이 예는 경로들(So1 및 So2) 사이의 임피던스를 변동시키는데 사용될 수 있는 하나의 타입의 반도체 디바이스를 도시한다. 이 예에서, 트랜지스터(402)는 쿼터 웨이브 라인(101)의 제 2 단자와 쿼터 웨이브 라인(102)의 제 2 단자 사이에 커플링된다. 여기서 NMOS 트랜지스터가 도시되었지만, 다른 트랜지스터 타입들이 사용될 수 있다는 것이 이해될 것이다. 이 예에서, 레지스터(403)는 트랜지스터(402)의 드레인과 소스 사이에 커플링되고, 조정 가능 저항(404)은 또한 쿼터 웨이브 라인(102)의 제 2 단자에서 경로(So2)와 트랜지스터(402)의 소스 사이에 선택적으로 커플링된다. 마지막으로, 조정 가능한 LC(203)는 쿼터 웨이브 라인(102)의 제 2 단자에 커플링될 수 있다. [0026] 4 illustrates an exemplary power divider including a semiconductor device according to another embodiment. This example illustrates one type of semiconductor device that can be used to vary the impedance between paths So1 and So2. In this example, the transistor 402 is coupled between the second terminal of the quarter wave line 101 and the second terminal of the quarter wave line 102. Although an NMOS transistor is shown here, it will be understood that other transistor types may be used. In this example, resistor 403 is coupled between the drain and the source of transistor 402 and adjustable resistor 404 is also coupled between the path So2 and transistor 402 at the second terminal of quarter wave line 102 ). ≪ / RTI > Finally, the adjustable LC 203 may be coupled to the second terminal of the quarter wave line 102.

[0027] 일 실시예에서, 전력 제어 회로(401)는 엔벨로프 검출기를 포함할 수 있다. 이 예에서, 전력 제어 회로(401)는 입력 신호(Si)를 수신하고, 신호 엔벨로프에 기초하여 트랜지스터(402)의 게이트에서의 전압을 변화시켜 라인(101)의 제 2 단자와 라인(102)의 제 2 단자 사이의 임피던스를 증가 또는 감소시킬 수 있다. 일 실시예에서, 전력 제어 회로(401)는 평균 신호 전력을 결정하고 저항(404)을 조정하도록 평균 전력 생성기를 포함할 수 있다. 예를 들어, 전력 제어 회로(401)는 평균 신호 전력을 결정하기 위해 RMS(root-mean-square) 필터를 포함할 수 있다. 따라서, 트랜지스터(402) 및 조정 가능한 저항(404)을 결합하는 예시적인 실시예에서, 예를 들어, 트랜지스터(402)의 임피던스는 신호 엔벨로프 레이트로 변할 수 있고, 조정 가능한 저항(404)의 임피던스는 보다 느린 평균 전력 레이트로 변할 수 있다. 일부 경우들에, 조정 가능한 저항(404)은 제조 동안(예를 들어, 공장에서) 설정되고, 라인들(101 및 102)의 제 2 단자들 사이의 최소 저항을 설정하기 위해 동작 동안 고정된 채로 유지될 수 있다. 따라서, 이 경우, 트랜지스터(402)는 경로들 사이의 임피던스의 변동의 범위를 설정한다. [0027] In one embodiment, the power control circuit 401 may include an envelope detector. In this example, the power control circuit 401 receives the input signal Si and changes the voltage at the gate of the transistor 402 based on the signal envelope to cause the second terminal of the line 101 to be connected to the line 102, To increase or decrease the impedance between the first terminal and the second terminal. In one embodiment, the power control circuit 401 may include an average power generator to determine the average signal power and to adjust the resistor 404. For example, the power control circuit 401 may include a root-mean-square (RMS) filter to determine the average signal power. Thus, in an exemplary embodiment combining transistor 402 and adjustable resistor 404, for example, the impedance of transistor 402 may change to a signal envelope rate, and the impedance of adjustable resistor 404 may be To a slower average power rate. In some cases, the adjustable resistor 404 is set during manufacture (e.g., at the factory) and remains fixed during operation to set the minimum resistance between the second terminals of the lines 101 and 102 Can be maintained. Thus, in this case, the transistor 402 sets the range of variation of the impedance between the paths.

[0028] 도 5는 일 실시예에 따라 전력 증폭기의 입력에서의 예시적인 전력 분할기를 도시한다. 이 예에서, 동적 전력 분할기는 제 1 쿼터 웨이브 라인 인덕터(501), 제 2 쿼터 웨이브 라인 인덕터(502), 엔벨로프 트래킹 전력 제어 회로(컴포넌트들(530-533)), 조정 가능한 임피던스 회로(컴포넌트들(503-506)) 및 조정 가능한 LC 회로(컴포넌트들(541-543))를 포함한다. 동적 전력 분할기는 메인 전력 증폭기 스테이지(550) 및 피킹 전력 증폭기 스테이지(551)에 대해 2개의 신호들(So1 및 So2)를 생성하도록 구성된다. 메인 스테이지와 피킹 스테이지 사이의 상이한 바이어스 조건들로 인해, 임피던스(Zo2)는 임피던스(Zo3)와 상이할 수 있으며(예를 들어, Zo2> Zo3> Zo1), 이는 두 경로들 사이의 신호 전력의 분포가 자연적으로 비대칭이 되게 한다. 메인 스테이지(550)의 출력은 다른 쿼터 웨이브 회로(552)를 통해 피킹 스테이지(551)의 출력에, 그리고 RF 통신 신호들을 공중파들로 구동하기 위한 안테나(590)에 커플링된다. 이 예에서, 메인 스테이지(550) 및 피킹 스테이지(551)는 도허티(Doherty) 전력 증폭기 스테이지로서 구성된다. [0028] 5 illustrates an exemplary power divider at the input of a power amplifier in accordance with one embodiment. In this example, the dynamic power divider includes a first quarter wave line inductor 501, a second quarter wave line inductor 502, an envelope tracking power control circuit (components 530-533), an adjustable impedance circuit (Components 503-506) and an adjustable LC circuit (components 541-543). The dynamic power divider is configured to generate two signals So1 and So2 for main power amplifier stage 550 and peaking power amplifier stage 551. [ Due to the different bias conditions between the main stage and the picking stage, the impedance Zo2 can be different from the impedance Zo3 (e.g., Zo2> Zo3> Zo1), which means that the signal power distribution between the two paths Lt; RTI ID = 0.0 > naturally < / RTI > The output of main stage 550 is coupled to an output of peaking stage 551 via another quarter wave circuit 552 and to antenna 590 for driving RF communication signals to air waves. In this example, main stage 550 and peaking stage 551 are configured as a Doherty power amplifier stage.

[0029] 이 예에서, 입력 신호(Si)는 엔벨로프 검출기로서 동작하는 다이오드들(530 및 531), 캐패시터(532) 및 레지스터(533)를 포함하는 엔벨로프 트래킹 전력 제어 회로에 커플링된다. Si는 바이어스 전압(Vbias1)과 접지 사이에 배열된 직렬 연결된 다이오드들(530 및 531) 사이의 노드에 커플링된다. 다이오드들은 입력 신호를 정류하고, 캐패시터(532), 레지스터(533) 및 트랜지스터(503)의 기생 게이트 커패시턴스는 정류된 신호를 저역 통과 필터링하여 엔벨로프를 생성한다. 엔벨로프는 위에서 기술한 바와 같이 Zo2와 Zo1 사이의 임피던스를 조정하기 위해 트랜지스터(503)의 게이트에 대한 제어 입력으로서 사용된다. 이 예시적인 구성에서 메인 PA 경로와 피킹 PA 경로 사이의 저항은 다음과 같을 수 있다 :[0029] In this example, the input signal Si is coupled to an envelope tracking power control circuit comprising diodes 530 and 531, a capacitor 532 and a resistor 533, which operate as an envelope detector. Si is coupled to a node between the series connected diodes 530 and 531 arranged between the bias voltage Vbias1 and ground. The diodes rectify the input signal and the parasitic gate capacitance of the capacitor 532, the resistor 533 and the transistor 503 low pass-filters the rectified signal to produce an envelope. The envelope is used as a control input to the gate of transistor 503 to adjust the impedance between Zo2 and Zo1 as described above. In this exemplary configuration, the resistance between the main PA path and the picking PA path may be:

VV GSGS =F(P= F (P ININ ))

Figure pct00001
Figure pct00001

여기서, Pin은 트랜지스터(503)의 게이트에 제공된 입력 신호의 입력 전력에 대응하는 엔벨로프 신호이고, RA는 저항(504)이고, RON은 게이트-소스 전압(VGS), 임계 전압(VTH) 및 트랜지스터의 물리적 파라미터들의 함수인 트랜지스터(503)의 온(ON) 저항이다. Here, Pin is the envelope signal corresponding to the input power of the input signal provided at the gate of the transistor 503, RA is the resistor 504, RON is the gate-source voltage VGS, the threshold voltage VTH, Is the ON resistance of transistor 503, which is a function of physical parameters.

[0030] 레지스터(506)는 트랜지스터(503) 상에서 바이어스 지점을 설정하기 위해 다른 바이어스 전압(Vbias2)에 커플링된다. 캐패시터(520)는 트랜지스터(503)에 의해 설정된 가변 임피던스 및 엔벨로프 트래킹 컴포넌트들에 AC 커플링을 제공한다. 이 예에서, 가변 레지스터(504)는 경로들 사이의 최소 저항을 설정하도록 고정된 값으로 설정되며, 여기서 트랜지스터(503)의 범위는 경로들 사이의 임피던스 범위를 설정한다. [0030] A resistor 506 is coupled to another bias voltage Vbias2 to set a bias point on the transistor 503. Capacitor 520 provides AC coupling to the variable impedance and envelope tracking components set by transistor 503. In this example, variable resistor 504 is set to a fixed value to set the minimum resistance between paths, where the range of transistor 503 sets the impedance range between paths.

[0031] 이 예에서, 입력 신호(Si)의 전력 분할은 인덕터들(L1 및 L2)을 포함하는 2개의 쿼터 웨이브 라인들을 이용하여 달성된다. Si는 AC 커플링 캐패시터(522)를 통해 각각의 인덕터의 제 1 단자들에 커플링된다. 제 1 쿼터 웨이브 변환은 캐패시터(C1), 인덕터(L1) 및 캐패시터(C4)(525)의 결합에 의해 달성된다. 유사하게, 제 2 쿼터 웨이브 변환은 캐패시터(C1), 인덕터(L2) 및 캐패시터(C2)(521)의 결합에 의해 달성된다. 신호들(So1 및 So2)은 AC 커플링 캐패시터들(523 및 524)을 통해 메인 및 피킹 스테이지들에 각각 커플링된다. So2는 프로그래밍 가능 커패시턴스들((C2)(541) 및 (C3)(543)) 및 인덕터(L3)(542)를 포함하는 조정 가능한 LC 회로를 통해 커플링된다. Zo3에서의 임피던스는 예를 들어, C2 및/또는 C3를 재구성함으로써 조정될 수 있다. L3, C2 및 C3은 또한 피킹 증폭기(551)의 입력에서 쿼터 웨이브 시프트를 제공할 수 있다. 일 실시예에서, 캐패시터들(523 및 525)은 예를 들어, Zo2에서 임피던스를 변화시키고 So1과 So2 사이의 전력 분할을 수정하기 위해 조정 가능(예를 들어, 프로그래밍 가능)할 수 있다. [0031] In this example, the power division of the input signal Si is achieved using two quarter-wave lines including inductors L1 and L2. Si is coupled to the first terminals of each inductor via an AC coupling capacitor 522. [ The first quarter-wave transformation is achieved by the combination of capacitor C1, inductor L1 and capacitor C4 (525). Similarly, the second quarter-wave conversion is achieved by the combination of capacitor C1, inductor L2 and capacitor C2l 521. Signals So1 and So2 are coupled to the main and peaking stages through AC coupling capacitors 523 and 524, respectively. So2 is coupled through an adjustable LC circuit comprising programmable capacitances ((C2) 541 and (C3) 543) and an inductor (L3) The impedance at Zo3 can be adjusted, for example, by reconfiguring C2 and / or C3. L3, C2, and C3 may also provide a quarter wave shift at the input of the peaking amplifier 551. [ In one embodiment, capacitors 523 and 525 may be adjustable (e.g., programmable) to change the impedance in Zo2, for example, and to modify the power division between So1 and So2.

[0032] 도 6은 다른 실시예에 따라 전력 증폭기의 입력에서의 예시적인 전력 분할기를 도시한다. 이 예에서, 캐패시터들(621-622)은 트랜지스터에 의해 설정된 가변 임피던스 및 엔벨로프 트래킹 컴포넌트들 주위에 DC 절연을 제공한다. 이 예는 또한 다른 양상을 도시한다. 이 예에서, 캐패시터(620), 다이오드들(630-631) 및 캐패시터(632)는 가변적(예컨대, 프로그래밍 가능)이다. 따라서, 본 개시의 실시예들은 특정 애플리케이션 또는 동작 조건들의 세트에 대한 성능을 최적화하기 위해 제조 동안에 또는 동적으로 동작 동안에 미세-조정될 수 있다. [0032] 6 illustrates an exemplary power divider at the input of a power amplifier in accordance with another embodiment. In this example, the capacitors 621-622 provide DC isolation around the variable impedance and envelope tracking components set by the transistor. This example also shows another aspect. In this example, the capacitor 620, the diodes 630-631 and the capacitor 632 are variable (e.g., programmable). Accordingly, embodiments of the present disclosure may be fine-tuned during manufacturing or dynamically during operation to optimize performance for a particular application or set of operating conditions.

[0033] 도 7은 다른 실시예에 따라 전력 증폭기의 입력에서의 예시적인 전력 분할기를 도시한다. 이 예에서, 반도체 디바이스는 PIN 다이오드(710)이다. PIN 다이오드는 p-타입 반도체와 n-타입 반도체 영역 사이에 진성 반도체 영역을 갖는 다이오드이다. 진성 영역은 넓고 가볍게 도핑된 "거의" 진성 물질일 수 있다. 이 예에서, Zo2 및 Zo3에서 전력 분할기의 출력 단자들 사이의 RF 저항은 PIN 다이오드를 통한 바이어스 전류를 변화시킴으로써 신속하게 변할 수 있다. 고주파수들에서, PIN 다이오드는, 저항이 그의 순방향 전류의 역함수인 레지스터로 나타난다. 결과적으로, PIN 다이오드(710)는 가변 감쇠를 제공한다. (예를 들어, 전력 제어 회로로부터) 제어 신호(Ctrl)가 변함에 따라, PIN 다이오드(710)를 통한 전류가 변하고, 저항이 변한다. [0033] 7 illustrates an exemplary power divider at the input of a power amplifier in accordance with another embodiment. In this example, the semiconductor device is a PIN diode 710. A PIN diode is a diode having an intrinsic semiconductor region between a p-type semiconductor and an n-type semiconductor region. The intrinsic region may be a broadly lightly doped "near" intrinsic material. In this example, the RF resistance between the output terminals of the power divider in Zo2 and Zo3 can be quickly changed by changing the bias current through the PIN diode. At high frequencies, the PIN diode appears as a resistor whose resistance is the inverse of its forward current. As a result, PIN diode 710 provides variable attenuation. As the control signal (Ctrl) changes (e.g., from the power control circuit), the current through the PIN diode 710 changes and the resistance changes.

[0034] 도 8은 일 실시예에 따라 입력 신호 전력을 분할하는 방법을 도시한다. 801에서, 입력 신호는, 입력 신호의 전력의 제 1 부분을 갖는 제 1 쿼터 웨이브 라인의 제 2 단자 상에서 제 2 신호를 생성하도록 제 1 쿼터 웨이브 라인의 제 1 단자 상에서 수신된다. 802에서, 입력 신호는, 입력 신호의 전력의 제 2 부분을 갖는 제 2 쿼터 웨이브 라인의 제 2 단자 상에서 제 3 신호를 생성하도록 제 2 쿼터 웨이브 라인의 제 1 단자 상에서 수신된다. 803에서, 제 1 쿼터 웨이브 라인의 제 2 단자와 제 2 쿼터 웨이브 라인의 제 2 단자 사이에 커플링된 가변 임피던스 회로의 임피던스는 입력 신호의 전력 특성을 나타내는 제 1 신호에 대한 응답으로 조정된다. 804에서, 가변 임피던스 회로의 임피던스는, 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 2 신호의 전력을 증가시키도록 입력 신호의 전력이 증가할 때 감소된다. 805에서, 가변 임피던스 회로의 임피던스는, 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 2 신호의 전력을 감소시키도록 입력 신호의 전력이 감소할 때 증가된다. [0034] Figure 8 illustrates a method of dividing the input signal power in accordance with one embodiment. At 801, an input signal is received on a first terminal of a first quarter wave line to produce a second signal on a second terminal of a first quarter wave line having a first portion of the power of the input signal. At 802, the input signal is received on a first terminal of a second quarter wave line to produce a third signal on a second terminal of a second quarter wave line having a second portion of the power of the input signal. At 803, the impedance of the variable impedance circuit coupled between the second terminal of the first quarter wave line and the second terminal of the second quarter wave line is adjusted in response to the first signal indicative of the power characteristic of the input signal. At 804, the impedance of the variable impedance circuit is reduced as the power of the input signal increases to increase the power of the second signal at the second terminal of the second quarter wave line. At 805, the impedance of the variable impedance circuit is increased when the power of the input signal decreases so as to reduce the power of the second signal at the second terminal of the second quarter wave line.

[0035] 도 9는 실시예에 따라 전력 분할기를 포함하는 무선 시스템을 도시한다. 무선 시스템(900)은 트랜시버(920)와 기저대역 디지털 신호들을 주고받고 이를 프로세싱하기 위한 기저대역 회로(910)를 포함할 수 있다. 트랜시버(920)는 안테나(948)에 RF 통신 신호들을 송신하고 안테나(948)로부터 RF 통신 신호들을 수신한다. 디지털 통신 신호들은 DAC들(914a-b)에서 아날로그 신호들로 변환되고 송신 채널(930)에 커플링되며, 여기서 "a" 및 "b" 채널들은 신호의 "I" 및 "Q" 컴포넌트들에 대응할 수 있다. 아날로그 신호들은, 송신(TX) 로컬 오실레이터(LO) 신호 생성기(990) 및 TX 위상 동기 루프(PLL)(992)로부터의 LO 신호를 사용하여 저역 통과 필터링되고(블록들(932a-b)), 증폭되고(블록들(934a-b)), 그리고 상향변환(블록(940))된다. 상향변환된 신호는 필터링되고(블록(942)), 전력 증폭기(944)에 커플링된다. 전력 증폭기(PA)(944)는 입력 신호 엔벨로프로부터 엔벨로프 트래킹 신호를 생성하기 위한 회로를 포함할 수 있고, 예를 들어, 입력 신호의 전력을 분할하고 여러 출력 신호들을 전력 증폭기의 상이한 스테이지들에 커플링하기 위해 본원에서 설명된 회로를 포함할 수 있다. PA(944)는 위에서 설명된 바와 같이, 예를 들어, 도허티 전력 증폭기를 더 포함할 수 있다. PA(944)의 출력은 듀플렉서 또는 스위치(946)를 통해 RF 신호들을 브로드캐스트하기 위한 안테나에 커플링된다. [0035] 9 illustrates a wireless system including a power divider in accordance with an embodiment. The wireless system 900 may include a baseband circuit 910 for receiving and processing baseband digital signals with the transceiver 920. Transceiver 920 transmits RF communication signals to antenna 948 and RF communication signals from antenna 948. Digital communication signals are converted to analog signals at DACs 914a-b and coupled to transmission channel 930 where the "a" and "b" channels are coupled to the "I" and "Q" Can respond. The analog signals are lowpass filtered (blocks 932a-b) using the LO signal from a transmit (TX) local oscillator (LO) signal generator 990 and a TX phase lock loop (PLL) 992, (Blocks 934a-b), and upconverted (block 940). The upconverted signal is filtered (block 942) and coupled to a power amplifier 944. A power amplifier (PA) 944 may include circuitry for generating an envelope tracking signal from an input signal envelope, for example, to divide the power of the input signal and couple the various output signals to different stages of the power amplifier Lt; RTI ID = 0.0 > circuitry < / RTI > PA 944 may further include a Doherty power amplifier, for example, as described above. The output of PA 944 is coupled to an antenna for broadcasting RF signals via a duplexer or switch 946. [

[0036] 트랜시버(920)는 안테나(948)로부터 신호들을 수신하기 위해 LNA(low noise amplifier)(952)을 포함하는 수신 채널(또는 수신기)(950)을 더 포함한다. LNA(952)의 출력은 예를 들어, 수신기(RX) LO 신호 생성기(980) 및 RX 위상 동기 루프(PLL)(982)로부터의 LO 신호를 사용하여 필터링되고(블록(954)), 하향 변환된다(블록(960)). 하향변환된 신호들은, 추가의 신호 프로세싱을 위해 증폭되고(블록들(962a-b)) 필터링되고(블록들(964a-b)), 디지털 도메인으로 변환하기 위해 기저대역 회로들(910)의 ADC들(916a-b)에 커플링된다. [0036] The transceiver 920 further includes a receive channel (or receiver) 950 that includes a low noise amplifier (LNA) 952 for receiving signals from the antenna 948. The output of the LNA 952 is filtered (block 954) using, for example, the LO signal from the receiver (RX) LO signal generator 980 and the RX phase locked loop (PLL) 982 (Block 960). The downconverted signals are amplified (blocks 962a-b) for further signal processing (blocks 964a-b), filtered (blocks 964a-b) 0.0 > 916a-b. ≪ / RTI >

[0037] 위의 설명은 특정 실시예들의 양상들이 어떻게 구현될 수 있는지에 관한 예들과 함께 본 개시의 다양한 실시예들을 예시한다. 위의 예들은 유일한 실시예들인 것으로 간주되어선 안 되며, 아래의 청구항에 의해 정의된 바와 같은 특정 실시예들의 유연성 및 이점들을 예시하도록 제시된다. 위의 개시 및 아래의 청구항들에 기초하여, 다른 어레인지먼트들, 실시예들, 구현들 및 등가물들이 청구항들에 의해 정의된 바와 같은 본 개시의 범위로부터 벗어남 없이 이용될 수 있다. [0037] The foregoing description illustrates various embodiments of the present disclosure, with examples of how aspects of certain embodiments may be implemented. The above examples are not to be considered as unique embodiments, but are presented to illustrate the flexibility and advantages of certain embodiments as defined by the following claims. Other arrangements, embodiments, implementations and equivalents may be utilized without departing from the scope of the present disclosure as defined by the claims, based on the foregoing disclosure and the claims below.

Claims (20)

회로로서,
제 1 단자 및 제 2 단자를 갖는 제 1 쿼터 웨이브 라인(quarter wave line) ― 상기 제 1 쿼터 웨이브 라인의 제 1 단자는 입력 신호를 수신함 ― ;
제 1 단자 및 제 2 단자를 갖는 제 2 쿼터 웨이브 라인 ― 상기 제 2 쿼터 웨이브 라인의 상기 제 1 단자는 상기 입력 신호를 수신함 ― ;
상기 제 1 쿼터 웨이브 라인의 제 2 단자와 상기 제 2 쿼터 웨이브 라인의 제 2 단자 사이에 커플링되는 가변 임피던스 회로 ― 상기 가변 임피던스 회로는 상기 가변 임피던스 회로의 임피던스를 조정하기 위한 제어 입력을 가짐 ― ; 및
제 1 신호 및 상기 제 1 신호에 대한 응답으로 상기 가변 임피던스 회로의 임피던스를 조정하기 위해 상기 가변 임피던스 회로의 제어 입력에 커플링된 출력를 수신하도록 구성되는 전력 제어 회로를 포함하고,
상기 가변 임피던스 회로의 임피던스는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서의 전력을 증가시키도록 상기 입력 신호의 전력이 증가할 때 감소되고, 상기 가변 임피던스 회로의 임피던스는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서의 전력을 감소시키도록 상기 입력 신호의 전력이 감소할 때 증가되는,
회로.
As a circuit,
A first quarter wave line having a first terminal and a second terminal, the first terminal of the first quarter wave line receiving an input signal;
A second quarter wave line having a first terminal and a second terminal, the first terminal of the second quarter wave line receiving the input signal;
A variable impedance circuit coupled between a second terminal of the first quarter wave line and a second terminal of the second quarter wave line, the variable impedance circuit having a control input for adjusting the impedance of the variable impedance circuit, ; And
And a power control circuit configured to receive an output coupled to a control input of the variable impedance circuit to adjust the impedance of the variable impedance circuit in response to the first signal and the first signal,
Wherein the impedance of the variable impedance circuit is reduced when the power of the input signal increases to increase the power at the second terminal of the second quarter wave line and the impedance of the variable impedance circuit is greater than the impedance of the second quarter wave The second terminal of the line being increased when the power of the input signal decreases to reduce power at the second terminal of the line,
Circuit.
제 1 항에 있어서,
상기 제 1 쿼터 웨이브 라인의 제 2 단자는 제 1 전력 증폭기 스테이지에 커플링되고 상기 제 2 쿼터 웨이브 라인의 제 2 단자는 제 2 전력 증폭기 스테이지에 커플링되고, 상기 제 1 전력 증폭기 스테이지 및 상기 제 2 전력 증폭기 스테이지는 안테나를 구동하는,
회로.
The method according to claim 1,
The second terminal of the first quarter wave line is coupled to a first power amplifier stage and the second terminal of the second quarter wave line is coupled to a second power amplifier stage, 2 power amplifier stage, which drives the antenna,
Circuit.
제 2 항에 있어서,
상기 제 1 전력 증폭기 스테이지 및 상기 제 2 전력 증폭기 스테이지는 도허티 전력 증폭기(Doherty power amplifier)를 포함하는,
회로.
3. The method of claim 2,
Wherein the first power amplifier stage and the second power amplifier stage comprise a Doherty power amplifier.
Circuit.
제 1 항에 있어서,
조정 가능한 LC 회로를 더 포함하고,
제 1 구성에서, 상기 조정 가능한 LC 회로는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 1 임피던스 및 상기 제 2 쿼터 웨이브 라인의 제 1 단자에서 대응하는 제 2 임피던스를 생성하고, 상기 제 1 임피던스는 상기 제 2 임피던스보다 작고, 제 2 구성에서, 상기 조정 가능한 LC 회로는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 3 임피던스 및 상기 제 2 쿼터 웨이브 라인의 제 1 단자에서 대응하는 제 4 임피던스를 생성하고, 상기 제 3 임피던스는 상기 제 4 임피던스보다 큰,
회로.
The method according to claim 1,
Further comprising an adjustable LC circuit,
In the first configuration, the adjustable LC circuit generates a first impedance at a second terminal of the second quarter wave line and a corresponding second impedance at a first terminal of the second quarter wave line, Wherein the adjustable LC circuit has a third impedance at a second terminal of the second quarter wave line and a second impedance at a first terminal of the second quarter wave line, wherein the impedance is less than the second impedance, 4 < / RTI > impedance, the third impedance being greater than the fourth impedance,
Circuit.
제 4 항에 있어서,
상기 조정 가능한 LC 회로는 상기 제 2 쿼터 웨이브 라인의 제 1 단자로부터 상기 제 2 쿼터 웨이브 라인의 제 2 단자로 전달되는 입력 신호의 전력을 감소시키도록 상기 입력 신호의 전력이 감소할 때 상기 제 1 임피던스를 생성하도록 구성되고, 상기 조정 가능한 LC 회로는 상기 제 2 쿼터 웨이브 라인의 제 1 단자로부터 상기 제 2 쿼터 웨이브 라인의 제 2 단자로 전달되는 입력 신호의 전력을 증가시키도록 상기 입력 신호의 전력이 증가할 때 상기 제 3 임피던스를 생성하도록 구성되는,
회로.
5. The method of claim 4,
Wherein the adjustable LC circuit is configured such that when the power of the input signal decreases to reduce the power of an input signal transmitted from a first terminal of the second quarter wave line to a second terminal of the second quarter wave line, Wherein the adjustable LC circuit is configured to generate an impedance that increases the power of the input signal transmitted from the first terminal of the second quarter wave line to the second terminal of the second quarter wave line, Wherein the second impedance is configured to generate the third impedance when the second impedance is increased,
Circuit.
제 1 항에 있어서,
상기 조정 가능한 임피던스 회로는 프로그래밍 가능 레지스터 네트워크를 포함하는,
회로.
The method according to claim 1,
Wherein the adjustable impedance circuit comprises a programmable resistor network,
Circuit.
제 1 항에 있어서,
상기 조정 가능한 임피던스 회로는 적어도 하나의 반도체 디바이스를 포함하는,
회로.
The method according to claim 1,
Wherein the adjustable impedance circuit comprises at least one semiconductor device,
Circuit.
제 7 항에 있어서,
상기 반도체 디바이스는 PIN 다이오드를 포함하고, 상기 제어 입력은 상기 PIN 다이오드를 통해 전류를 조정하는,
회로.
8. The method of claim 7,
Wherein the semiconductor device comprises a PIN diode and the control input adjusts current through the PIN diode,
Circuit.
제 7 항에 있어서,
상기 반도체 디바이스는, 상기 제 1 쿼터 웨이브 라인의 제 2 단자에 커플링된 제 1 단자, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에 커플링된 제 2 단자 및 상기 제어 입력을 포함하는 제어 단자를 갖는 트랜지스터를 포함하는,
회로.
8. The method of claim 7,
The semiconductor device further includes a first terminal coupled to a second terminal of the first quarter wave line, a second terminal coupled to a second terminal of the second quarter wave line, and a control terminal including the control input ≪ / RTI >
Circuit.
제 7 항에 있어서,
상기 조정 가능한 임피던스 회로는 프로그래밍 가능 레지스터 네트워크를 더 포함하는,
회로.
8. The method of claim 7,
Wherein the adjustable impedance circuit further comprises a programmable resistor network,
Circuit.
제 10 항에 있어서,
상기 전력 제어 회로는,
엔벨로프 검출기 ― 상기 전력 제어 회로의 출력은 상기 입력 신호의 엔벨로프의 레이트로 상기 임피던스를 변화시키기 위해 상기 적어도 하나의 반도체 디바이스에 커플링된 제 1 출력을 포함함 ― ; 및
평균 전력 생성기를 포함하고,
상기 전력 제어 회로의 출력은 상기 입력 신호의 평균 전력에 따라 프로그래밍된 저항을 변화시키기 위해 상기 프로그래밍 가능 레지스터 네트워크에 커플링된 제 2 출력을 더 포함하는,
회로.
11. The method of claim 10,
The power control circuit comprising:
An envelope detector, the output of the power control circuit including a first output coupled to the at least one semiconductor device to change the impedance at a rate of an envelope of the input signal; And
An average power generator,
Wherein the output of the power control circuit further comprises a second output coupled to the programmable resistor network for changing a programmed resistance in accordance with an average power of the input signal.
Circuit.
제 1 항에 있어서,
상기 전력 제어 회로는 엔벨로프 검출기를 포함하는,
회로.
The method according to claim 1,
Wherein the power control circuit comprises an envelope detector,
Circuit.
제 1 항에 있어서,
상기 제 1 쿼터 웨이브 라인은 적어도 하나의 인덕터를 포함하고, 상기 제 2 쿼터 웨이브 라인은 적어도 하나의 인덕터를 포함하는,
회로.
The method according to claim 1,
Wherein the first quarter wave line comprises at least one inductor and the second quarter wave line comprises at least one inductor.
Circuit.
제 1 항에 있어서,
상기 전력 제어 회로는 상기 입력 신호의 엔벨로프에 대응하는 상기 제어 신호를 생성하는,
회로.
The method according to claim 1,
Wherein the power control circuit generates the control signal corresponding to an envelope of the input signal,
Circuit.
제 1 항에 있어서,
상기 전력 제어 회로는 상기 입력 신호의 평균 전력에 대응하는 상기 제어 신호를 생성하는,
회로.
The method according to claim 1,
Wherein the power control circuit generates the control signal corresponding to an average power of the input signal,
Circuit.
제 1 항에 있어서,
상기 전력 제어 회로에 의해 수신된 제 1 신호는 모뎀으로부터의 전력 제어 신호인,
회로.
The method according to claim 1,
Wherein the first signal received by the power control circuit is a power control signal from the modem,
Circuit.
방법으로서,
입력 신호의 전력의 제 1 부분을 갖는 제 1 쿼터 웨이브 라인의 제 2 단자 상에서 제 2 신호를 생성하도록 상기 제 1 쿼터 웨이브 라인의 제 1 단자 상에서 상기 입력 신호를 수신하는 단계;
상기 입력 신호의 전력의 제 2 부분을 갖는 제 2 쿼터 웨이브 라인의 제 2 단자 상에서 제 3 신호를 생성하도록 상기 제 2 쿼터 웨이브 라인의 제 1 단자 상에서 상기 입력 신호를 수신하는 단계; 및
상기 입력 신호의 전력 특성을 나타내는 제 1 신호에 대한 응답으로, 상기 제 1 쿼터 웨이브 라인의 제 2 단자와 상기 제 2 쿼터 웨이브 라인의 제 2 단자 사이에 커플링된 가변 임피던스 회로의 임피던스를 조정하는 단계를 포함하고,
상기 가변 임피던스 회로의 임피던스는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 2 신호의 전력을 증가시키도록 상기 입력 신호의 전력이 증가할 때 감소하고, 상기 가변 임피던스 회로의 임피던스는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 상기 제 2 신호의 전력을 감소시키도록 상기 입력 신호의 전력이 감소할 때 증가되는,
방법.
As a method,
Receiving the input signal on a first terminal of the first quarter wave line to produce a second signal on a second terminal of a first quarter wave line having a first portion of the power of the input signal;
Receiving the input signal on a first terminal of the second quarter wave line to produce a third signal on a second terminal of a second quarter wave line having a second portion of the power of the input signal; And
Adjusting impedance of a variable impedance circuit coupled between a second terminal of the first quarter wave line and a second terminal of the second quarter wave line in response to a first signal indicative of a power characteristic of the input signal ≪ / RTI >
Wherein the impedance of the variable impedance circuit decreases when the power of the input signal increases to increase the power of the second signal at the second terminal of the second quarter wave line and the impedance of the variable impedance circuit Wherein the second signal is increased when the power of the input signal decreases to decrease the power of the second signal at a second terminal of the 2 <
Way.
제 17 항에 있어서,
조정 가능한 LC 회로를 이용하여 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 임피던스를 조정하는 단계를 더 포함하고,
제 1 구성에서, 상기 조정 가능한 LC 회로는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 1 임피던스 및 상기 제 2 쿼터 웨이브 라인의 제 1 단자에서 대응하는 제 2 임피던스를 생성하고, 상기 제 1 임피던스는 상기 제 2 임피던스보다 작고, 제 2 구성에서, 상기 조정 가능한 LC 회로는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 3 임피던스 및 상기 제 2 쿼터 웨이브 라인의 제 1 단자에서 대응하는 제 4 임피던스를 생성하고, 상기 제 3 임피던스는 상기 제 4 임피던스보다 큰,
방법.
18. The method of claim 17,
Further comprising adjusting an impedance at a second terminal of the second quarter wave line using an adjustable LC circuit,
In the first configuration, the adjustable LC circuit generates a first impedance at a second terminal of the second quarter wave line and a corresponding second impedance at a first terminal of the second quarter wave line, Wherein the adjustable LC circuit has a third impedance at a second terminal of the second quarter wave line and a second impedance at a first terminal of the second quarter wave line, wherein the impedance is less than the second impedance, 4 < / RTI > impedance, the third impedance being greater than the fourth impedance,
Way.
회로로서,
입력 신호의 전력의 제 1 부분을 갖는 제 1 쿼터 웨이브 라인의 제 2 단자 상에서 제 2 신호를 생성하도록 상기 제 1 쿼터 웨이브 라인의 제 1 단자 상에서 상기 입력 신호를 수신하기 위한 수단;
상기 입력 신호의 전력의 제 2 부분을 갖는 제 2 쿼터 웨이브 라인의 제 2 단자 상에서 제 3 신호를 생성하도록 상기 제 2 쿼터 웨이브 라인의 제 1 단자 상에서 상기 입력 신호를 수신하기 위한 수단; 및
상기 입력 신호의 전력 특성을 나타내는 제 1 신호에 대한 응답으로, 상기 제 1 쿼터 웨이브 라인의 제 2 단자와 상기 제 2 쿼터 웨이브 라인의 제 2 단자 사이에 커플링된 가변 임피던스 회로의 임피던스를 조정하기 위한 수단을 포함하고,
상기 가변 임피던스 회로의 임피던스는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 2 신호의 전력을 증가시키도록 상기 입력 신호의 전력이 증가할 때 감소하고, 상기 가변 임피던스 회로의 임피던스는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 상기 제 2 신호의 전력을 감소시키도록 상기 입력 신호의 전력이 감소할 때 증가되는,
회로.
As a circuit,
Means for receiving the input signal on a first terminal of the first quarter wave line to produce a second signal on a second terminal of the first quarter wave line having a first portion of the power of the input signal;
Means for receiving the input signal on a first terminal of the second quarter wave line to produce a third signal on a second terminal of a second quarter wave line having a second portion of the power of the input signal; And
Adjusting an impedance of a variable impedance circuit coupled between a second terminal of the first quarter wave line and a second terminal of the second quarter wave line in response to a first signal indicative of a power characteristic of the input signal Gt;
Wherein the impedance of the variable impedance circuit decreases when the power of the input signal increases to increase the power of the second signal at the second terminal of the second quarter wave line and the impedance of the variable impedance circuit Wherein the second signal is increased when the power of the input signal decreases to decrease the power of the second signal at a second terminal of the 2 <
Circuit.
제 19 항에 있어서,
조정 가능한 LC 회로를 이용하여 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 임피던스를 조정하기 위한 수단을 더 포함하고,
제 1 구성에서, 상기 조정 가능한 LC 회로는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 1 임피던스 및 상기 제 2 쿼터 웨이브 라인의 제 1 단자에서 대응하는 제 2 임피던스를 생성하고, 상기 제 1 임피던스는 상기 제 2 임피던스보다 작고, 제 2 구성에서, 상기 조정 가능한 LC 회로는, 상기 제 2 쿼터 웨이브 라인의 제 2 단자에서 제 3 임피던스 및 상기 제 2 쿼터 웨이브 라인의 제 1 단자에서 대응하는 제 4 임피던스를 생성하고, 상기 제 3 임피던스는 상기 제 4 임피던스보다 큰,
회로.20. The method of claim 19,
Further comprising means for adjusting the impedance at the second terminal of the second quarter wave line using an adjustable LC circuit,
In the first configuration, the adjustable LC circuit generates a first impedance at a second terminal of the second quarter wave line and a corresponding second impedance at a first terminal of the second quarter wave line, Wherein the adjustable LC circuit has a third impedance at a second terminal of the second quarter wave line and a second impedance at a first terminal of the second quarter wave line, wherein the impedance is less than the second impedance, 4 < / RTI > impedance, the third impedance being greater than the fourth impedance,
Circuit.
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