KR20170081006A - Planarization layer, and Array substrate and Display device including the same - Google Patents

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Abstract

본 발명의 평탄화층은 오픈-케이지 구조의 실록산 화합물과 실란 덴드리머를 포함하며 고내열, 고평탄화, 저유전 특성을 갖는다.
따라서, 평탄화층을 포함하는 어레이 기판과 표시장치의 표시 품질이 향상된다.The planarization layer of the present invention includes a siloxane compound having an open-cage structure and a silane dendrimer, and has high heat resistance, high planarization and low dielectric properties.
Thus, the display quality of the array substrate including the planarization layer and the display device is improved.

Description

평탄화층과 이를 포함하는 어레이 기판 및 표시장치{Planarization layer, and Array substrate and Display device including the same}[0001] The present invention relates to a planarization layer, an array substrate including the planarization layer, and a display device including the planarization layer,

본 발명은 표시장치에 관한 것으로, 특히 고내열 및 저유전 특성을 갖는 평탄화층과, 이를 포함하는 어레이 기판 및 표시장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to a planarization layer having high heat resistance and low dielectric properties, and an array substrate and a display device including the same.

정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력의 장점을 지닌 평판표시장치로서 액정표시장치 또는 유기발광다이오드 표시장치가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.BACKGROUND ART [0002] In the information age, a display field for processing and displaying a large amount of information has been rapidly developed. Recently, flat panel display devices having advantages of thinning, light weight, and low power consumption have been widely used as a liquid crystal display device or an organic light emitting diode A display device has been developed and replacing a conventional cathode ray tube (CRT).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 많이 이용되고 있다.Among liquid crystal display devices, an active matrix type liquid crystal display device including an array substrate having a thin film transistor, which is a switching device capable of controlling on / off of a voltage for each pixel, is widely used .

또한, 유기발광다이오드 표시장치는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체 발광형이기 때문에 명암비(contrast ratio)가 크고 응답시간이 짧으며 시야각의 제한이 없어 많이 연구되고 있다.In addition, the organic light emitting diode display device has high luminance and low operating voltage characteristics, and is self-emitting type that emits light by itself. Therefore, the contrast ratio is large, the response time is short, and the viewing angle is not limited.

이러한 액정표시장치와 유기발광다이오드 표시장치는 공통적으로 화소영역 각각을 구동하기 위해 박막트랜지스터를 포함하는 어레이 기판을 필요로 한다.Such a liquid crystal display device and an organic light emitting diode display device commonly require an array substrate including a thin film transistor for driving each pixel region.

도 1은 종래 액정표시장치용 어레이 기판의 개략적인 단면도이다.1 is a schematic cross-sectional view of an array substrate for a conventional liquid crystal display device.

도 1에 도시된 바와 같이, 어레이 기판(1)은, 제 1 기판(10)과, 상기 제 1 기판(10) 상에 위치하는 박막트랜지스터(Tr)와, 상기 박막트랜지스터(Tr) 상부에 위치하는 판 형상의 공통 전극(50)과, 상기 박막트랜지스터(Tr)에 연결되고 상기 공통 전극(50) 상부에 위치하는 화소 전극(70)을 포함한다.1, the array substrate 1 includes a first substrate 10, a thin film transistor Tr located on the first substrate 10, a second thin film transistor Tr located on the top side of the thin film transistor Tr, And a pixel electrode 70 connected to the thin film transistor Tr and positioned above the common electrode 50. [

도시하지 않았으나, 상기 제 1 기판(10) 상에는 게이트 배선이 제 1 방향을 따라 형성되고, 상기 게이트 배선 상부에는 제 2 방향을 따라 형성되는 데이터 배선이 형성된다. 상기 게이트 배선과 상기 데이터 배선은 교차하여 화소영역을 정의한다.Although not shown, gate wirings are formed along the first direction on the first substrate 10, and data wirings formed along the second direction are formed on the gate wirings. The gate wiring and the data wiring intersect to define a pixel region.

상기 박막트랜지스터(Tr)는 상기 게이트 배선 및 상기 데이터 배선에 전기적으로 연결된다.The thin film transistor Tr is electrically connected to the gate wiring and the data wiring.

상기 박막트랜지스터(Tr)는, 상기 게이트 배선에 연결되며 상기 제 1 기판(10) 상에 위치하는 게이트 전극(12)과, 상기 게이트 전극(12) 상부에 위치하며 상기 게이트 전극(12)과 중첩하는 반도체층(20)과, 상기 반도체층(20) 상에서 서로 이격하는 소스 전극(32) 및 드레인 전극(34)을 포함한다. The thin film transistor Tr includes a gate electrode 12 connected to the gate wiring and positioned on the first substrate 10 and a gate electrode 12 disposed on the gate electrode 12 and overlapped with the gate electrode 12. [ And a source electrode 32 and a drain electrode 34 which are spaced apart from each other on the semiconductor layer 20. [

이때, 상기 소스 전극(32)은 상기 데이터 배선에 연결된다. 또한, 상기 게이트 전극(12)과 상기 반도체층(20) 사이에는 산화실리콘 또는 질화실리콘과 같은 무기 절연물질로 이루어지는 게이트 절연막(14)이 형성된다.At this time, the source electrode 32 is connected to the data line. A gate insulating film 14 made of an inorganic insulating material such as silicon oxide or silicon nitride is formed between the gate electrode 12 and the semiconductor layer 20.

상기 박막트랜지스터(Tr)을 덮는 평탄화층(40)이 형성되고, 상기 평탄화층(40) 상에는 표시 영역 전체에 대하여 판 형상(plate shape)을 갖는 공통 전극(50)이 형성된다.A planarization layer 40 covering the thin film transistor Tr is formed and a common electrode 50 having a plate shape with respect to the entire display region is formed on the planarization layer 40.

상기 공통 전극(50) 상에는 보호층(60)이 형성되고, 상기 평탄화층(40)과 상기 보호층(60)에는 상기 드레인 전극(34)을 노출하는 드레인 콘택홀(42)이 형성된다.A passivation layer 60 is formed on the common electrode 50 and a drain contact hole 42 is formed in the planarization layer 40 and the passivation layer 60 to expose the drain electrode 34.

상기 화소 전극(70)은 상기 보호층(60) 상에 형성되고 상기 드레인 콘택홀(42)을 통해 상기 드레인 전극(34)에 연결되며, 상기 공통 전극(50)에 대응하여 적어도 하나의 개구(72)를 갖는다.The pixel electrode 70 is formed on the passivation layer 60 and is connected to the drain electrode 34 through the drain contact hole 42 and has at least one opening corresponding to the common electrode 50 72).

도시하지 않았으나, 상기 어레이 기판(1) 상에는 액정분자를 포함하는 액정층이 형성되고, 상기 액정층 상에는 컬러필터층을 포함하는 제 2 기판이 형성된다. 즉, 컬러필터기판으로 불리는 제 2 기판이 상기 어레이 기판(1)과 액정층을 개재하여 합착됨으로써, 액정표시장치를 구성한다.Although not shown, a liquid crystal layer including liquid crystal molecules is formed on the array substrate 1, and a second substrate including a color filter layer is formed on the liquid crystal layer. That is, the second substrate, which is called a color filter substrate, is bonded together via the array substrate 1 and the liquid crystal layer to constitute a liquid crystal display device.

이와 같은 구성의 표시장치용 어레이 기판(1)에서, 절연층인 평탄화층(40)은 높은 내열 특성이 요구된다. 즉, 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 이용하여 고온(약 350℃) 화학기상증착(chemical vapor deposition) 공정에 의해 형성되는 상기 보호층(60)의 형성 공정에서 평탄화층(40)의 손상을 방지하기 위해, 평탄화층(40)은 낮은 열팽창계수, 즉 고내열 특성이 요구된다.In the display device array substrate 1 having such a structure, the planarization layer 40, which is an insulating layer, is required to have high heat resistance characteristics. That is, in the process of forming the protective layer 60 formed by a chemical vapor deposition process at a high temperature (about 350 ° C) using an inorganic insulating material such as silicon oxide or silicon nitride, the surface of the planarization layer 40 In order to prevent damage, the planarization layer 40 is required to have a low coefficient of thermal expansion, i.e., high heat resistance.

고내열 특성을 만족시키기 위해 실록산 화합물을 바인더로 이용할 수 있다. 그러나, 사슬형 실록산 화합물의 경우 고온 공정에서 축합반응이 일어나기 때문에, 평탄화층(40)의 두께가 증가할수록 고온 고정에서 크랙이 발생하게 된다.A siloxane compound can be used as a binder in order to satisfy high heat resistance characteristics. However, in the case of the chain siloxane compound, a condensation reaction occurs in a high-temperature process. As the thickness of the planarization layer 40 increases, cracks are generated at high temperature fixation.

즉, 충분한 평탄도를 갖기 위해 평탄화층(40)의 두께가 증가하는 경우, 평탄화층(40)의 손상이 발생하여 평탄화층(40)의 절연 특성 및 평탄도에 문제가 발생하게 된다.
That is, if the thickness of the planarization layer 40 increases to have a sufficient level of flatness, the planarization layer 40 may be damaged, thereby causing a problem in the insulation property and flatness of the planarization layer 40.

이와 같은 구성의 표시장치용 어레이 기판(1)에서, 절연층인 평탄화층(40)은 저유전 특성을 가져야 한다. 예를 들어, 공통 전극(50)과 데이터 배선(미도시) 사이에 발생되는 기생 용량에 의한 신호 지연을 최소화하기 위해 평탄화층(40)은 낮은 유전율이 요구된다.In the array substrate 1 for a display device having such a structure, the planarization layer 40, which is an insulating layer, should have a low dielectric property. For example, in order to minimize the signal delay due to the parasitic capacitance generated between the common electrode 50 and the data line (not shown), the planarization layer 40 is required to have a low dielectric constant.

또한, 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 이용하여 고온(약 350℃) 화학기상증착(chemical vapor deposition) 공정에 의해 형성되는 상기 보호층(60)의 형성 공정에서 평탄화층(40)의 손상을 방지하기 위해, 평탄화층(40)은 낮은 열팽창계수, 즉 고내열 특성이 요구된다.In the process of forming the protective layer 60 formed by a chemical vapor deposition process at a high temperature (about 350 ° C) using an inorganic insulating material such as silicon oxide or silicon nitride, the surface of the planarization layer 40 In order to prevent damage, the planarization layer 40 is required to have a low coefficient of thermal expansion, i.e., high heat resistance.

또한, 하부 구성 요소의 단차를 평탄화하기 위해, 평탄화층(40)은 높은 평탄도가 요구된다.Further, in order to planarize the step of the lower component, the planarization layer 40 is required to have high flatness.

그러나, 종래 평탄화층(40)은 위 요건들을 만족시키지 못하여, 어레이 기판 및 표시장치의 표시 품질 저하 문제가 발생하고 있다.
However, the conventional planarization layer 40 does not satisfy the above requirements, and the display quality of the array substrate and the display device is degraded.

본 발명은 표시장치에 이용되는 평탄화층(절연층)의 낮은 내열 특성 및 평탄도 문제를 해결하고자 한다.
The present invention aims to solve the problem of low heat resistance and flatness of the planarization layer (insulating layer) used in a display device.

위와 같은 과제의 해결을 위해, 본 발명은 실란 덴드리머와, 오픈-케이지 구조의 실록산 화합물을 포함하는 평탄화층을 제공한다.In order to solve the above problems, the present invention provides a planarization layer comprising a silane dendrimer and an open-cage siloxane compound.

또한, 평탄화층을 포함하는 어레이 기판과, 어레이 기판을 포함하는 표시장치를 제공한다.
Further, an array substrate including a planarization layer and a display device including an array substrate are provided.

본 발명의 평탄화층은 실란 덴드리머(silane dendrimer)와 오픈-케이지(open-cage) 구조의 실록산 화합물을 포함하며 저유전, 고내열, 고평탄도의 특성을 갖는다.The planarization layer of the present invention includes a silane dendrimer and an open-cage siloxane compound, and has characteristics of low dielectric constant, high heat resistance and high flatness.

즉, 상기 실란 덴드리머에 의해 경화 수축으로 인한 평탄화층의 크랙(crack) 발생이 방지되고, 평탄화층에서 실란 덴드리머의 응집(aggregation)이 발생하지 않기 때문에 평탄화층의 특성 균일도를 확보할 수 있다.That is, cracking of the planarization layer due to the curing shrinkage is prevented by the silane dendrimer, and aggregation of the silane dendrimer does not occur in the planarization layer, so that the uniformity of the characteristics of the planarization layer can be secured.

또한, 오픈-케이지 구조 실록산 화합물에 의해 평탄화층의 저유전 특성이 구현된다.Also, the low-k characteristics of the planarization layer are realized by the open-cage structured siloxane compound.

따라서, 전술한 평탄화층을 포함하는 어레이 기판과 표시장치는 기생 용량이 감소하고 제조 공정에 의한 평탄화층의 손상이 방지됨으로써, 표시 품질이 향상된다.Therefore, the array substrate and the display device including the planarization layer described above have a reduced parasitic capacitance and prevent the planarization layer from being damaged by the manufacturing process, thereby improving the display quality.

또한, 인-셀 터치 방식의 어레이 기판 및 표시장치에서, 전극 간 신호 간섭을 최소화하여 터치 특성을 향상시킬 수 있다.
Further, in the in-cell touch type array substrate and the display device, the inter-electrode signal interference can be minimized and the touch characteristics can be improved.

도 1은 종래 액정표시장치용 어레이 기판의 개략적인 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 평탄화층을 설명하기 위한 개략적인 도면이다.
도 3은 본 발명의 제 1 실시예에 따른 평탄화층의 내열 특성을 보여주는 그래프이다.
도 4는 본 발명의 제 2 실시예에 따른 표시장치의 개략적인 단면도이다.
도 5는 본 발명의 제 3 실시예에 따른 표시장치의 개략적인 단면도이다.1 is a schematic cross-sectional view of an array substrate for a conventional liquid crystal display device.
2 is a schematic view for explaining a planarization layer according to a first embodiment of the present invention.
3 is a graph showing heat resistance characteristics of the planarization layer according to the first embodiment of the present invention.
4 is a schematic cross-sectional view of a display device according to a second embodiment of the present invention.
5 is a schematic cross-sectional view of a display device according to a third embodiment of the present invention.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다. Hereinafter, preferred embodiments according to the present invention will be described with reference to the drawings.

-제 1 실시예-- First Embodiment -

도 2는 본 발명의 제 1 실시예에 따른 평탄화층을 설명하기 위한 개략적인 도면이다.2 is a schematic view for explaining a planarization layer according to a first embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 평탄화층(100)은 오픈-케이지(open-cage) 구조의 실록산 화합물(110)과 실란 덴드리머(silane dendrimer, 120)를 포함한다.2, the planarization layer 100 according to the first embodiment of the present invention includes an open-cage siloxane compound 110 and a silane dendrimer 120 .

상기 실란 덴드리머(120)를 기준으로 상기 오픈-케이지 구조 실록산 화합물(110)은 약 200~400%의 중량비를 가질 수 있다. 상기 오픈-케이지 구조 실록산 화합물(110)은 평탄화층(100)의 바인더 역할을 하며, 상기 평탄화층(100)이 충분한 고내열 특성과 경도를 갖기 위해서 상기 오픈-케이지 구조 실록산 화합물(110)의 중량비는 상기 실란 덴드리머(120)보다 커야 한다.The open-cage structured siloxane compound (110) may have a weight ratio of about 200 to 400% based on the silane dendrimer (120). The open-cage structured siloxane compound 110 serves as a binder of the planarization layer 100. In order for the planarization layer 100 to have a sufficient high heat resistance and hardness, the open- Should be larger than the silane dendrimer (120).

예를 들어, 상기 오픈-케이지 구조 실록산 화합물(110)은 하기 화학식1로 표시될 수 있는 오픈-케이지 구조의 실세스퀴옥세인(silsesquioxane) 화합물일 수 있다.For example, the open-cage structural siloxane compound 110 may be an open-cage silsesquioxane compound represented by the following formula (1).

[화학식1][Chemical Formula 1]

Figure pat00001
Figure pat00001

상기 오픈-케이지 구조 실록산 화합물(110)은 약 5000~20000의 분자량을 가질 수 있다.The open-cage structured siloxane compound 110 may have a molecular weight of about 5000 to 20,000.

본 발명의 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(110)을 포함함으로써, 내열 특성이 향상된다.The planarization layer 100 of the present invention includes the open-cage structured siloxane compound 110, thereby improving the heat resistance characteristics.

즉, 내열 특성 확보를 위해서 실록산 화합물이 이용될 수 있는데, 사슬형 실록산 화합물을 이용하는 경우 평탄화층은 충분한 경도를 갖지 못한다.That is, a siloxane compound may be used for securing the heat resistance property, but when the chain siloxane compound is used, the planarization layer does not have sufficient hardness.

한편, 케이지 구조 실록산 화합물과 비교할 때, 오픈-케이지 구조 실록산 화합물(110)은 반응 사이트(reaction site)가 많기 때문에 경화율이 증가하여 평탄화층(100)의 경도가 증가하고 내열 특성이 확보된다. 즉, 케이지 구조 실록산 화합물은 경화에 의한 분자량 증가에 한계가 있기 때문에, 고경도의 평탄화층 형성이 어렵다.On the other hand, as compared with the cage-structured siloxane compound, since the open-cage structure siloxane compound 110 has many reaction sites, the hardening rate is increased to increase the hardness of the planarization layer 100 and ensure the heat resistance characteristics. That is, since the cage-structured siloxane compound has a limitation in molecular weight increase due to curing, it is difficult to form a planarization layer having a high hardness.

한편, 상기 실란 덴드리머(120)를 하기 화학식2로 표시될 수 있다. (여기서, Me=-CH3)The silane dendrimer 120 may be represented by the following formula (2). (Wherein, Me = -CH 3)

[화학식2](2)

Figure pat00002
Figure pat00002

본 발명의 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(110)에 실란 덴드리머(120)가 첨가됨으로써, 평탄화층(100)의 내열 특성이 향상되고 열팽창계수가 감소하여 고온 경화 공정에 의한 크랙 발생이 방지된다.The flattening layer 100 of the present invention has a structure in which the silane dendrimer 120 is added to the open-cage structured siloxane compound 110 to improve the heat resistance characteristics of the planarization layer 100 and decrease the thermal expansion coefficient, Occurrence is prevented.

종래 고내열 평탄화층(100)에서 경화 공정에 의한 크랙 발생을 방지하기 위해, 즉 열팽창계수를 낮추기 위해 나노 입자를 도입할 수 있다. 그러나, 나노 입자의 경우 반데르발스 힘(van der Waals force)에 의한 응집이 발생한다. 즉, 나노 입자를 포함하는 평탄화층은 특성 균일도가 저하되어 크랙과 같은 손상의 발생을 방지하기 어렵다.The nanoparticles can be introduced in order to prevent cracks caused by the curing process in the conventional high-temperature-resistant planarization layer 100, that is, to lower the thermal expansion coefficient. However, in the case of nanoparticles, aggregation by van der Waals force occurs. That is, the planarization layer containing nanoparticles is degraded in property uniformity, and it is difficult to prevent occurrence of damage such as cracks.

그러나, 실란 덴드리머(120)는 오픈-케이지 구조 실록산 화합물(110)과의 분산성이 좋기 때문에, 본 발명의 평탄화층(100)은 특성 균일도가 향상된다. 예를 들어, 평탄화층(100)의 열팽창계수가 균일하게 낮아지기 때문에, 고온 공정에 의한 크랙 발생을 전체적으로 최소화하거나 방지할 수 있다.However, since the silane dendrimer 120 has good dispersibility with the open-cage structural siloxane compound 110, the planarization layer 100 of the present invention has improved property uniformity. For example, since the coefficient of thermal expansion of the planarization layer 100 is uniformly lowered, cracking due to the high-temperature process can be minimized or prevented as a whole.

즉, 상기 평탄화층(100)은 충분한 두께를 갖도록 형성되더라도, 고온 공정에 의한 손상(thermal shock)이 발생하지 않기 때문에 평탄화층(100)은 높은 평탄도를 갖는다.That is, even if the planarization layer 100 is formed to have a sufficient thickness, the planarization layer 100 has high flatness because a thermal shock due to the high temperature process does not occur.

또한, 본 발명의 평탄화층(100)은 낮은 유전율을 갖는다. 따라서, 평탄화층(100)의 배선 또는 전극 사이에서 유전체층으로 이용될 경우, 배선 또는 전극 사이에서 발생되는 기생용량을 줄일 수 있다.
In addition, the planarization layer 100 of the present invention has a low dielectric constant. Therefore, when used as the dielectric layer between the wiring of the planarization layer 100 or the electrodes, the parasitic capacitance generated between the wiring or the electrodes can be reduced.

평탄화층의Planarization layer 내열 특성 Heat-resistant property

(1) 실험예(Ex)(1) Experimental Example (Ex)

실란 덴드리머와, 오픈-케이지 구조 실록산 화합물(실란 덴드리머 기준 200~400 wt%), 용매(실란 덴드리머 기준 200~700 wt%), 열경화제(실란 덴드리머 기준 5~10 wt%)를 포함하는 평탄화층 조성물을 베이스에 코팅하여 평탄화층을 형성하였다.(200 to 400 wt% based on the silane dendrimer), a solvent (200 to 700 wt% based on the silane dendrimer), and a thermosetting agent (5 to 10 wt% based on the silane dendrimer) The composition was coated on the base to form a planarization layer.

(2) 비교예(Ref)(2) Comparative Example (Ref)

실란 덴드리머를 제외한 평탄화층 조성물을 이용하여 평탄화층을 형성하였다.
A planarizing layer was formed using the planarizing layer composition except for the silane dendrimer.

실험예(Ex)와 비교예(Ref)의 평탄화층에 대한 TGA(열중량분석, thermogravimetric analysis) 그래프를 도 3에 도시하였다.FIG. 3 shows TGA (thermogravimetric analysis) graphs of the planarization layers of the experimental example (Ex) and the comparative example (Ref).

도 3에 도시된 바와 같이, 본 발명에서와 같이 실란 덴드리머와, 오픈-케이지 구조 실록산 화합물을 포함하는 평탄화층(Ex)의 내열 특성이 향상된다.As shown in FIG. 3, the heat resistance characteristics of the planarizing layer (Ex) including the silane dendrimer and the open-cage structured siloxane compound are improved as in the present invention.

또한, 아래 표1에서와 같이, 본 발명에서와 같이 실란 덴드리머와, 오픈-케이지 구조 실록산 화합물을 포함하는 평탄화층(Ex)의 경도가 증가한다.Further, as shown in Table 1 below, the hardness of the planarizing layer (Ex) including the silane dendrimer and the open-cage structured siloxane compound increases as in the present invention.

Figure pat00003
Figure pat00003

다시 말해, 본 발명의 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(110)과 실란 덴드리머(120)를 포함하며 낮은 열팽창계수와 유전율, 높은 평탄도를 갖는다. 따라서, 평탄화층(100)은 우수한 스텝-커버리지 특성과 내열 특성을 가지며, 평탄화층(100)이 유전체층으로 이용되는 경우 기생 용량을 최소화시킬 수 있다.
In other words, the planarization layer 100 of the present invention includes an open-cage structure siloxane compound 110 and a silane dendrimer 120, and has a low thermal expansion coefficient, a high permittivity, and a high flatness. Thus, the planarization layer 100 has excellent step-coverage characteristics and heat-resisting properties and can minimize parasitic capacitance when the planarization layer 100 is used as a dielectric layer.

-제 2 실시예-- Second Embodiment -

도 4는 본 발명의 제 2 실시예에 따른 표시장치의 개략적인 단면도이다.4 is a schematic cross-sectional view of a display device according to a second embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 표시장치(200)는, 서로 마주하는 어레이 기판(280) 및 컬러필터 기판(290)과, 상기 어레이 기판(280) 및 상기 컬러필터 기판(290) 사이에 위치하는 액정층(270)을 포함한다. 즉, 본 발명의 제 2 실시예에 따른 표시장치(200)는 액정표시장치이다.4, the display device 200 according to the first embodiment of the present invention includes an array substrate 280 and a color filter substrate 290 facing each other, and the array substrate 280 and the color And a liquid crystal layer 270 positioned between the filter substrates 290. That is, the display device 200 according to the second embodiment of the present invention is a liquid crystal display device.

상기 어레이 기판(280)은 제 1 기판(210)과, 박막트랜지스터(Tr)와, 공통 전극(240)과, 화소 전극(250)을 포함한다.The array substrate 280 includes a first substrate 210, a thin film transistor Tr, a common electrode 240, and a pixel electrode 250.

예를 들어, 상기 제 1 기판(210)은 유리 기판 또는 폴리이미드와 같은 플라스틱 기판일 수 있다.For example, the first substrate 210 may be a glass substrate or a plastic substrate such as polyimide.

도시하지 않았으나, 상기 제 1 기판(210) 상에는 게이트 배선이 제 1 방향을 따라 연장되어 형성되고, 상기 게이트 배선 상부에는 제 2 방향을 따라 연장되어 형성된다. 상기 게이트 배선과 상기 데이터 배선은 교차하여 화소 영역을 정의한다.Although not shown, gate wirings extend along the first direction on the first substrate 210, and extend along the second direction above the gate wirings. The gate wiring and the data wiring intersect to define a pixel region.

상기 박막트랜지스터(Tr)는 상기 게이트 배선 및 상기 데이터 배선에 전기적으로 연결된다.The thin film transistor Tr is electrically connected to the gate wiring and the data wiring.

상기 박막트랜지스터(Tr)는, 상기 게이트 배선에 연결되며 상기 제 1 기판(210) 상에 위치하는 게이트 전극(212)과, 상기 게이트 전극(212) 상부에 위치하며 상기 게이트 전극(212)과 중첩하는 반도체층(220)과, 상기 반도체층(220) 상에서 서로 이격하는 소스 전극(222) 및 드레인 전극(224)을 포함한다. The thin film transistor Tr includes a gate electrode 212 connected to the gate wiring and positioned on the first substrate 210 and a gate electrode 212 disposed on the gate electrode 212 and overlapped with the gate electrode 212. [ And a source electrode 222 and a drain electrode 224 which are spaced apart from each other on the semiconductor layer 220. The source electrode 222 and the drain electrode 224 are formed on the semiconductor layer 220,

상기 게이트 전극(212), 상기 소스 전극(222) 및 상기 드레인 전극(224) 각각은 저저항 금속 물질로 이루어진다. 예를 들어, 상기 게이트 전극(212), 상기 소스 전극(222) 및 상기 드레인 전극(224) 각각은 구리(Cu), 알루미늄(Al), 티타늄(Ti) 및 이들의 합금 중 어느 하나로 이루어질 수 있다.Each of the gate electrode 212, the source electrode 222, and the drain electrode 224 is made of a low-resistance metal material. For example, each of the gate electrode 212, the source electrode 222, and the drain electrode 224 may be formed of any one of copper (Cu), aluminum (Al), titanium (Ti), and alloys thereof .

상기 반도체층(220)은 산화물 반도체 물질로 이루어질 수 있다. 이와 달리, 상기 반도체층(220)은 비정질 실리콘의 액티브층(미도시)과 불순물 비정질 실리콘의 오믹 콘택층(미도시)을 포함할 수도 있다.The semiconductor layer 220 may be formed of an oxide semiconductor material. Alternatively, the semiconductor layer 220 may include an active layer (not shown) of amorphous silicon and an ohmic contact layer (not shown) of impurity amorphous silicon.

이때, 상기 소스 전극(222)은 상기 데이터 배선에 연결된다. 또한, 상기 게이트 전극(212)과 상기 반도체층(220) 사이에는 산화실리콘 또는 질화실리콘과 같은 무기절연물질로 이루어지는 게이트 절연막(214)이 형성된다.At this time, the source electrode 222 is connected to the data line. A gate insulating layer 214 made of an inorganic insulating material such as silicon oxide or silicon nitride is formed between the gate electrode 212 and the semiconductor layer 220.

상기 박막트랜지스터(Tr)를 덮는 평탄화층(100)이 제 1 기판(210)의 전면에 형성된다. 도시하지 않았으나, 상기 박막트랜지스터(Tr)와 상기 평탄화층(100) 사이에는 무기절연물질로 이루어지는 절연층이 형성될 수도 있다.A planarization layer 100 covering the thin film transistor Tr is formed on the entire surface of the first substrate 210. Although not shown, an insulating layer made of an inorganic insulating material may be formed between the thin film transistor Tr and the planarization layer 100.

상기 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 높은 평탄도를 갖는다. 따라서, 소스 전극(222) 및 드레인 전극(224)과 같은 구성 요소에 의한 단차가 보상되어 평탄한 표면이 제공된다.The planarization layer 100 includes a silane dendrimer (120 in FIG. 2) in an open-cage structured siloxane compound (110 in FIG. 2) and has a high flatness. Therefore, steps caused by components such as the source electrode 222 and the drain electrode 224 are compensated to provide a flat surface.

상기 평탄화층(100) 상에는 표시 영역 전체에 대하여 판 형상(plate shape)을 갖는 공통 전극(240)이 형성된다. 상기 공통 전극(24)은 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-틴-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질로 이루어질 수 있다.A common electrode 240 having a plate shape with respect to the entire display region is formed on the planarization layer 100. The common electrode 24 may be formed of a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

상기 공통 전극(240) 상에는 보호층(242)이 형성되고, 상기 평탄화층(100) 및 보호층(242)에는 상기 드레인 전극(224)을 노출하는 드레인 콘택홀(236)이 형성된다.A passivation layer 242 is formed on the common electrode 240 and a drain contact hole 236 is formed in the planarization layer 100 and the passivation layer 242 to expose the drain electrode 224.

상기 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 낮은 유전율을 갖는다. 따라서, 표시영역 전체에 형성되는 공통 전극(240)이 데이터 배선과 중첩하여 발생되는 기생 용량이 최소화되어 신호 지연과 같은 문제가 방지된다.The planarization layer 100 includes a silane dendrimer (120 in FIG. 2) in an open-cage structured siloxane compound (110 in FIG. 2) and has a low dielectric constant. Therefore, the parasitic capacitance generated by overlapping the common electrode 240 formed over the entire display region with the data line is minimized, and problems such as signal delay are prevented.

상기 보호층(242)은 산화 실리콘 또는 질화 실리콘과 같은 무기절연물질로 이루어질 수 있다. 이때, 상기 보호층(242)은 화학기상증착(chemical vapor deposition) 공정에 의해 형성된다. 또한, 상기 보호층(242)의 특성 향상을 위해, 화학기상증착 공정은 약 350℃의 고온 조건에서 진행된다.The protective layer 242 may be formed of an inorganic insulating material such as silicon oxide or silicon nitride. At this time, the protective layer 242 is formed by a chemical vapor deposition process. In order to improve the characteristics of the protective layer 242, the chemical vapor deposition process proceeds at a high temperature of about 350 ° C.

상기 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 낮은 열팽창계수와 고 내열 특성을 갖는다. 따라서, 상기 보호층(242) 형성을 위한 고온 공정(약 350)이 진행되더라도, 상기 평탄화층(100)의 손상이 방지된다.The planarization layer 100 includes a silane dendrimer (120 in FIG. 2) in an open-cage structure siloxane compound (110 in FIG. 2) and has a low thermal expansion coefficient and high heat resistance. Therefore, even if the high temperature process (about 350) for forming the protective layer 242 proceeds, the planarization layer 100 is prevented from being damaged.

즉, 본 발명에서는 고내열 특성을 갖는 오픈-케이지 구조 화합물(110)에 실란 덴드리머(120)가 추가됨으로써, 고온 공정에 의해 상기 평탄화층(100)에 크랙과 같은 손상 발생이 최소화된다.That is, in the present invention, since the silane dendrimer 120 is added to the open-cage structural compound 110 having high heat resistance characteristics, cracking-like damage to the planarization layer 100 is minimized by the high temperature process.

상기 화소 전극(250)은 상기 보호층(242) 상에 형성되고 ITO 또는 IZO와 같은 투명 도전성 물질로 이루어진다. The pixel electrode 250 is formed on the passivation layer 242 and is made of a transparent conductive material such as ITO or IZO.

상기 화소 전극(250)은 상기 드레인 콘택홀(236)을 통해 상기 드레인 전극(224)에 연결되며, 상기 공통 전극(240)에 대응하여 적어도 하나의 개구(252)를 갖는다. 따라서, 상기 화소 전극(250)과 상기 공통 전극(240)은 프린지 필드(fringe field)를 형성한다.The pixel electrode 250 is connected to the drain electrode 224 through the drain contact hole 236 and has at least one opening 252 corresponding to the common electrode 240. Accordingly, the pixel electrode 250 and the common electrode 240 form a fringe field.

상기 컬러필터 기판(290)은 제 2 기판(260)과, 상기 제 2 기판(260) 상에 위치하는 블랙 매트릭스(262) 및 컬러필터층(264)을 포함한다.The color filter substrate 290 includes a second substrate 260 and a black matrix 262 and a color filter layer 264 disposed on the second substrate 260.

상기 제 2 기판(260)은 유리 기판 또는 폴리이미드와 같은 플라스틱 기판일 수 있고, 상기 블랙 매트릭스(262)는 상기 박막트랜지스터(Tr), 상기 게이트 배선 및 상기 데이터 배선과 같은 비표시영역에 대응하여 위치한다.The second substrate 260 may be a glass substrate or a plastic substrate such as polyimide and the black matrix 262 may correspond to a non-display region such as the thin film transistor Tr, the gate wiring, Located.

상기 컬러필터층(264)은 각 화소영역에 대응하는 적색, 녹색 및 청색 컬러필터 패턴을 포함할 수 있다. 도시하지 않았으나, 상기 컬러필터층(264) 전면에는 오버코트층(overcoat layer)이 형성될 수 있다.The color filter layer 264 may include red, green, and blue color filter patterns corresponding to each pixel region. Although not shown, an overcoat layer may be formed on the entire surface of the color filter layer 264.

한편, 상기 블랙매트릭스(262)와 상기 컬러필터층(264)은 상기 어레이 기판(280)에 형성되거나 생략될 수 있다.The black matrix 262 and the color filter layer 264 may be formed on the array substrate 280 or may be omitted.

상기 액정층(270)은 상기 어레이 기판(280)과 상기 컬러필터 기판(290) 사이에 위치하며 액정분자(272)를 포함한다. 상기 화소 전극(250)과 상기 공통 전극(240) 사이에 형성되는 전계에 의해 상기 액정분자(272)가 구동된다.The liquid crystal layer 270 is disposed between the array substrate 280 and the color filter substrate 290 and includes liquid crystal molecules 272. The liquid crystal molecules 272 are driven by an electric field formed between the pixel electrode 250 and the common electrode 240.

도시하지 않았으나, 상기 어레이 기판(280)과 상기 액정층(270) 및 상기 컬러필터 기판(290)과 상기 액정층(270) 사이에는 제 1 및 제 2 배향막이 형성되고, 상기 어레이 기판(280)과 상기 컬러필터 기판(290)의 가장자리에는 씰패턴이 형성될 수 있다.Although not shown, first and second alignment films are formed between the array substrate 280 and the liquid crystal layer 270, between the color filter substrate 290 and the liquid crystal layer 270, and the array substrate 280, And a seal pattern may be formed at the edges of the color filter substrate 290.

또한, 상기 제 1 및 제 2 기판(210, 260) 각각의 외측에는 서로 수직한 투과축을 갖는 제 1 및 제 2 편광판이 부착될 수 있다.In addition, first and second polarizers having transmission axes perpendicular to each other may be attached to the outer sides of the first and second substrates 210 and 260, respectively.

전술한 바와 같이, 본 발명의 표시장치(200) 및 어레이 기판(280)에서는, 고온 공정에 의해 형성되며 무기절연물질로 이루어지는 보호층(242) 하부에 오픈-케이지 구조 실록산 화합물(110)과 실란 덴드리머(120)를 포함하여 고내열, 저유전, 고 평탄도 특성의 평탄화층(100)이 형성되기 때문에, 평탄화층(100) 손상에 의한 평탄도 및 절연 특성 저하와 기생 용량 증가의 문제를 방지할 수 있다.As described above, in the display device 200 and the array substrate 280 of the present invention, the open-cage structure siloxane compound 110 and the silane (s) are formed under the protective layer 242 formed by the high- Since the planarization layer 100 having high heat resistance, low dielectric constant, and high flatness characteristics including the dendrimer 120 is formed, it is possible to prevent the flatness and the deterioration of the insulation property and the parasitic capacitance due to the damage of the planarization layer 100 can do.

즉, 본 발명의 제 2 실시예에 따른 어레이 기판(280) 및 표시장치(200)는 고온 공정에서 손상 없이 저유전 특성을 갖는 평탄화층(100)을 포함함으로써, 표시품질이 향상된다.
That is, the array substrate 280 and the display device 200 according to the second embodiment of the present invention include the planarization layer 100 having low dielectric properties without damage in a high temperature process, thereby improving display quality.

-제 3 실시예-- Third Embodiment -

도 5는 본 발명의 제 3 실시예에 따른 표시장치의 개략적인 단면도이다.5 is a schematic cross-sectional view of a display device according to a third embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 표시장치(300)는, 터치 전극(312, 314)과 산화물 반도체층(340)을 포함하는 구동 박막트랜지스터(Tr)가 형성된 어레이 기판(380)과 상기 어레이 기판(380) 상에 형성되는 발광다이오드(D)를 포함한다. 즉, 본 발명의 제 3 실시예는 인-셀 터치(in-cell touch) 타입 유기발광다이오드 표시장치에 관한 것이다.5, a display device 300 according to a third embodiment of the present invention includes an array formed with driving thin film transistors Tr including the touch electrodes 312 and 314 and the oxide semiconductor layer 340, And a light emitting diode (D) formed on the array substrate (380). That is, the third embodiment of the present invention relates to an in-cell touch organic light emitting diode display device.

즉, 상기 터치 배선(312, 314)에 의해 사용자의 터치가 감지되며, 상기 발광다이오드(D)는 표시 소자(display element) 역할을 하고, 상기 어레이 기판(380)에 의해 상기 발광다이오드(D)의 동작이 조절된다.That is, the touch of the user is sensed by the touch wirings 312 and 314. The light emitting diode D serves as a display element, and the light emitting diode D is driven by the array substrate 380, Is controlled.

상기 기판(310)은 유리 기판 또는 폴리이미드와 같은 플라스틱 기판일 수 있다. 도시하지 않았으나, 상기 기판(310)의 상부에는 서로 교차하여 화소영역을 정의하는 게이트 배선과 데이터 배선이 형성되고, 상기 게이트 배선과 상기 데이터 배선에 연결되는 스위칭 소자가 더 형성된다.The substrate 310 may be a glass substrate or a plastic substrate such as polyimide. Although not shown, a gate line and a data line are formed on the substrate 310 so as to define pixel regions intersecting with each other, and a switching element connected to the gate line and the data line is further formed.

또한, 파워 배선이 상기 게이트 배선 또는 상기 데이터 배선과 평행하게 이격되어 형성되며, 일 프레임(frame) 동안 구동 박막트랜지스터(Tr)의 게이트전극의 전압을 일정하게 유지되도록 하기 위한 스토리지 캐패시터가 더 구성될 수 있다.Further, a storage capacitor is further formed so that a power wiring is formed in parallel to the gate wiring or the data wiring, and the voltage of the gate electrode of the driving thin film transistor Tr is kept constant during one frame .

상기 기판(310) 상에는 제 1 터치 전극(312)과 제 2 터치 전극(314)이 형성된다.A first touch electrode 312 and a second touch electrode 314 are formed on the substrate 310.

상기 제 1 터치 전극(312)은 제 1 방향을 따라 배열되고, 상기 제 2 터치 전극(314)은 상기 제 1 방향과 다른 제 2 방향을 따라 배열된다. 예를 들어, 상기 제 1 방향은 데이터 배선(미도시)과 평행하고, 상기 제 2 방향은 게이트 배선(미도시)과 평행할 수 있으나, 이에 한정되지 않는다. The first touch electrodes 312 are arranged along a first direction and the second touch electrodes 314 are arranged along a second direction different from the first direction. For example, the first direction may be parallel to a data line (not shown), and the second direction may be parallel to a gate line (not shown), but is not limited thereto.

상기 제 1 터치 전극(312)과 상기 제 2 터치 전극(314)은 서로 이격되어 위치한다. 예를 들어, 기판(310) 상에 제 1 방향을 따라 상기 다수의 제 1 터치 전극(312)이 서로 연결된 일체로 형성될 수 있으며, 제 2 방향을 따라 서로 이격된 섬(island) 형상의 다수의 제 2 터치 전극(314)이 형성될 수 있다. The first touch electrode 312 and the second touch electrode 314 are spaced apart from each other. For example, the plurality of first touch electrodes 312 may be integrally formed on the substrate 310 along a first direction, and may be formed as a plurality of islands separated from each other along a second direction The second touch electrode 314 may be formed.

도시하지 않았으나, 제 1 및 제 2 터치 전극(312, 314) 이외에, 제 1 터치 전극(312)에 연결되는 송신 배선(driving line), 제 2 터치 전극(314)에 연결되는 수신 배선(sensing line) 및 터치 패드가 형성될 수 있다. 터치 패드(미도시)는 다수의 송신 배선(미도시) 또는 수신 배선(미도시)과 전기적으로 연결될 수 있다.A driving line connected to the first touch electrode 312 and a sensing line connected to the second touch electrode 314 may be used in addition to the first and second touch electrodes 312 and 314, And a touch pad may be formed. The touch pad (not shown) may be electrically connected to a plurality of transmission lines (not shown) or reception lines (not shown).

제 1 및 제 2 터치 전극(312, 324)을 덮는 제 1 버퍼층(316)이 기판(310) 상부에 형성된다. 제 1 버퍼층(316)은 질화 실리콘으로 이루어질 수 있다. A first buffer layer 316 covering the first and second touch electrodes 312 and 324 is formed on the substrate 310. The first buffer layer 316 may be made of silicon nitride.

제 1 버퍼층(316) 상에는 제 1 평탄화층(100)이 형성되어 평탄한 상부면을 제공한다.A first planarization layer 100 is formed on the first buffer layer 316 to provide a planar top surface.

상기 제 1 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 높은 평탄도를 갖는다. 따라서, 제 1 및 제 2 터치 전극(312, 324)과 같은 구성 요소에 의한 단차가 보상되어 평탄한 표면이 제공된다.The first planarization layer 100 includes a silane dendrimer (120 in FIG. 2) in an open-cage structured siloxane compound (110 in FIG. 2) and has a high flatness. Therefore, the stepped portion by the components such as the first and second touch electrodes 312 and 324 is compensated to provide a flat surface.

따라서, 제 1 및 제 2 터치 전극(312, 324)이 박막트랜지스터(Tr) 하부에 형성되는 인-셀 타입 표시장치에서, 단차에 의해 어레이 기판(280)의 제조 공정과 특성에 문제가 발생하지 않는다.Therefore, in the in-cell type display device in which the first and second touch electrodes 312 and 324 are formed under the thin film transistor Tr, problems arise in the manufacturing process and characteristics of the array substrate 280 due to the step Do not.

상기 제 1 평탄화층(100) 상에는 제 2 버퍼층(334)이 형성된다. 상기 버퍼층(334)은 산화 실리콘 또는 질화 실리콘과 같은 무기절연물질로 이루어질 수 있다. 이때, 상기 제 2 버퍼층(334)은 화학기상증착(chemical vapor deposition) 공정에 의해 형성되며, 상기 제 2 버퍼층(334)의 특성 향상을 위해, 화학기상증착 공정은 약 350℃의 고온 조건에서 진행된다.A second buffer layer 334 is formed on the first planarization layer 100. The buffer layer 334 may be formed of an inorganic insulating material such as silicon oxide or silicon nitride. In this case, the second buffer layer 334 is formed by a chemical vapor deposition process. In order to improve the characteristics of the second buffer layer 334, the chemical vapor deposition process is performed at a high temperature of about 350 ° C. do.

상기 제 1 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 낮은 열팽창계수와 고 내열 특성을 갖는다. 따라서, 상기 제 2 버퍼층(334) 형성을 위한 고온 공정(약 350)이 진행되더라도, 상기 제 1 평탄화층(100)의 손상이 방지된다.The first planarization layer 100 includes a silane dendrimer (120 in FIG. 2) in an open-cage structure siloxane compound (110 in FIG. 2) and has a low thermal expansion coefficient and high heat resistance. Therefore, even if the high temperature process (about 350) for forming the second buffer layer 334 proceeds, damage of the first planarization layer 100 is prevented.

즉, 본 발명에서는 고내열 특성을 갖는 오픈-케이지 구조 화합물(110)에 실란 덴드리머(120)가 추가됨으로써, 고온 공정에 의해 상기 제 1 평탄화층(100)에 크랙과 같은 손상 발생이 최소화된다.That is, in the present invention, the addition of the silane dendrimer 120 to the open-cage structural compound 110 having high heat resistance characteristics minimizes the occurrence of damage such as cracks in the first planarizing layer 100 by the high temperature process.

상기 제 2 버퍼층(334) 상에는 게이트 배선이 제 1 방향을 따라 연장되어 형성되고, 상기 게이트 배선 상부에는 제 2 방향을 따라 연장되어 형성된다. 상기 게이트 배선과 상기 데이터 배선은 교차하여 화소 영역을 정의한다.A gate line extends along the first direction on the second buffer layer 334 and extends along the second direction above the gate line. The gate wiring and the data wiring intersect to define a pixel region.

또한, 상기 제 2 버퍼층(334) 상에는 상기 게이트 배선에 연결되는 게이트 전극(322)과, 상기 게이트 전극(322) 상부에 위치하며 상기 게이트 전극(322)과 중첩하는 반도체층(340)과, 상기 반도체층(340) 상에서 서로 이격하는 소스 전극(352) 및 드레인 전극(354)가 형성되어 상기 구동 박막트랜지스터(Tr)를 이룬다.A gate electrode 322 connected to the gate wiring is formed on the second buffer layer 334 and a semiconductor layer 340 is formed on the gate electrode 322 and overlapped with the gate electrode 322. A source electrode 352 and a drain electrode 354 are formed on the semiconductor layer 340 to form the driving thin film transistor Tr.

상기 게이트 전극(322), 상기 소스 전극(352) 및 상기 드레인 전극(354) 각각은 저저항 금속 물질로 이루어진다. 예를 들어, 상기 게이트 전극(322), 상기 소스 전극(352) 및 상기 드레인 전극(354) 각각은 구리(Cu), 알루미늄(Al), 티타늄(Ti) 및 이들의 합금 중 어느 하나로 이루어질 수 있다.Each of the gate electrode 322, the source electrode 352, and the drain electrode 354 is made of a low-resistance metal material. For example, each of the gate electrode 322, the source electrode 352, and the drain electrode 354 may be formed of any one of copper (Cu), aluminum (Al), titanium (Ti), and alloys thereof .

상기 반도체층(340)은 산화물 반도체 물질로 이루어질 수 있다. 이와 달리, 상기 반도체층(340)은 비정질 실리콘의 액티브층(미도시)과 불순물 비정질 실리콘의 오믹 콘택층(미도시)을 포함할 수도 있다.The semiconductor layer 340 may be formed of an oxide semiconductor material. Alternatively, the semiconductor layer 340 may include an active layer (not shown) of amorphous silicon and an ohmic contact layer (not shown) of impurity amorphous silicon.

이때, 상기 소스 전극(352)은 상기 데이터 배선에 연결된다. 또한, 상기 게이트 전극(322)과 상기 반도체층(340) 사이에는 산화실리콘으로 이루어지는 게이트 절연막(324)이 형성된다.At this time, the source electrode 352 is connected to the data line. A gate insulating layer 324 made of silicon oxide is formed between the gate electrode 322 and the semiconductor layer 340.

상기 제 1 평탄화층(100)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 낮은 유전율을 갖는다. 따라서, 제 1 및 제 2 터치 전극(312, 314)과 게이트 전극(322) 및 게이트 배선(미도시)이 중첩하여 발생되는 기생 용량이 최소화되어 신호 지연과 같은 문제가 방지된다.The first planarization layer 100 includes a silane dendrimer (120 in FIG. 2) in an open-cage structured siloxane compound (110 in FIG. 2) and has a low dielectric constant. Therefore, the parasitic capacitance generated by overlapping the first and second touch electrodes 312 and 314 with the gate electrode 322 and the gate wiring (not shown) is minimized, and problems such as signal delay are prevented.

상기 구동 박막트랜지스터(Tr)를 덮는 보호층(360)이 기판(310)의 전면에 형성된다. 상기 보호층(360)은 산화실리콘으로 이루어질 수 있으며 생략될 수 있다.A protective layer 360 covering the driving thin film transistor Tr is formed on the entire surface of the substrate 310. The passivation layer 360 may be formed of silicon oxide and may be omitted.

상기 보호층(360) 상에는 제 2 평탄화층(362)이 형성되어 평탄한 상부면을 제공한다.A second planarization layer 362 is formed on the passivation layer 360 to provide a planar top surface.

상기 제 2 평탄화층(362)은 포토-아크릴 또는 벤조싸이클로부텐과 같은 유기 절연물질로 이루어질 수 있다. The second planarization layer 362 may be formed of an organic insulating material such as photo-acryl or benzocyclobutene.

이와 달리, 상기 제 2 평탄화층(362)은 오픈-케이지 구조 실록산 화합물(도 2의 110)에 실란 덴드리머(도 2의 120)를 포함하며 고 내열 특성을 가질 수 있다. 따라서, 추후 발광다이오드(D) 등의 형성을 위해 고온 공정이 진행되더라도, 제 2 평탄화층(362)의 손상이 방지되어 고 품질의 표시장치(300)를 제공할 수 있다.Alternatively, the second planarization layer 362 may include a silane dendrimer (120 of FIG. 2) in the open-cage structured siloxane compound (110 of FIG. 2) and may have high heat resistant properties. Therefore, even if a high-temperature process is performed to form the light emitting diode D later, damage to the second planarization layer 362 is prevented, and a high-quality display device 300 can be provided.

상기 제 2 평탄화층(362) 상에는 상기 제 2 평탄화층(362)과 상기 보호층(360)에 형성된 드레인 콘택홀(364)을 통해 상기 구동 박막트랜지스터(Tr)의 상기 드레인 전극(354)에 연결되는 제 1 전극(372)이 각 화소 영역 별로 분리되어 형성된다. 상기 제 1 전극(372)은 애노드(anode)일 수 있으며, 일함수 값이 비교적 큰 도전성 물질로 이루어질 수 있다. 예를 들어, 상기 제 1 전극(372)은 ITO 또는 IZO와 같은 투명 도전성 물질로 이루어질 수 있다.The second planarization layer 362 is connected to the drain electrode 354 of the driving thin film transistor Tr through the second planarization layer 362 and the drain contact hole 364 formed in the passivation layer 360. [ The first electrode 372 is formed separately for each pixel region. The first electrode 372 may be an anode and may be formed of a conductive material having a relatively large work function value. For example, the first electrode 372 may be formed of a transparent conductive material such as ITO or IZO.

또한, 상기 제 2 평탄화층(362) 상에는 상기 제 1 전극(372)의 가장자리를 덮는 뱅크층(377)이 형성된다. 상기 뱅크층(377)은 상기 화소영역에 대응하여 상기 제 1 전극(372)의 중앙을 노출한다.A bank layer 377 covering the edge of the first electrode 372 is formed on the second planarization layer 362. The bank layer 377 exposes the center of the first electrode 372 corresponding to the pixel region.

상기 제 1 전극(372) 상에는 유기 발광층(374)이 형성된다. 상기 유기 발광층(374)은 발광물질로 이루어지는 발광물질층(emitting material layer)의 단일층 구조일 수 있다. 또한, 발광 효율을 높이기 위해, 상기 유기 발광층(374)은 상기 제 1 전극(372) 상에 순차 적층되는 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광물질층, 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 다층 구조를 가질 수 있다.An organic emission layer 374 is formed on the first electrode 372. The organic light emitting layer 374 may be a single layer structure of a light emitting material layer made of a light emitting material. The organic light emitting layer 374 may include a hole injection layer, a hole transporting layer, a light emitting material layer, and an electron transporting layer, which are sequentially stacked on the first electrode 372, (electron transporting layer) and an electron injection layer (multilayer structure).

상기 유기 발광층(374)이 형성된 상기 기판(310) 상부로 제 2 전극(376)이 형성된다. 상기 제 2 전극(376)은 표시영역의 전면에 위치하며 일함수 값이 비교적 작은 도전성 물질로 이루어져 캐소드(cathode)로 이용될 수 있다. 예를 들어, 상기 제 2 전극(376)은 알루미늄(Al), 마그네슘(Mg), 알루미늄-마그네슘 합금(AlMg) 중 어느 하나로 이루어질 수 있다.A second electrode 376 is formed on the substrate 310 on which the organic light emitting layer 374 is formed. The second electrode 376 is disposed on the entire surface of the display region and is made of a conductive material having a relatively small work function value and can be used as a cathode. For example, the second electrode 376 may be formed of any one of aluminum (Al), magnesium (Mg), and aluminum-magnesium alloy (AlMg).

상기 제 1 전극(372), 상기 유기발광층(374) 및 상기 제 2 전극(376)은 발광다이오드(D)를 이룬다.The first electrode 372, the organic light emitting layer 374, and the second electrode 376 form a light emitting diode (D).

도시하지 않았으나, 상기 제 2 전극(376) 상에는 외부 수분이 상기 발광다이오드(D)로 침투하는 것을 방지하기 위한 인캡슐레이션 필름(encapsulation film)이 형성될 수 있다. 예를 들어, 상기 인캡슐레이션 필름은 제 1 무기 절연층(도 6의 272)과, 유기 절연층(도 6의 274)과 제 2 무기 절연층(도 6의 276)의 적층 구조를 가질 수 있으나, 이에 한정되지 않는다.Although not shown, an encapsulation film may be formed on the second electrode 376 to prevent external moisture from penetrating into the light emitting diode D. Referring to FIG. For example, the encapsulation film may have a laminated structure of a first inorganic insulating layer (272 in FIG. 6), an organic insulating layer (274 in FIG. 6) and a second inorganic insulating layer But is not limited thereto.

또한, 상기 인캡슐레이션 필름 상에는 외부광 반사를 줄이기 위한 편광판이 부착될 수 있다. 예를 들어, 상기 편광판은 원형 편광판일 수 있다.In addition, a polarizing plate for reducing external light reflection may be attached on the encapsulation film. For example, the polarizer may be a circular polarizer.

전술한 바와 같이, 본 발명의 표시장치(300) 및 어레이 기판(380)에서는, 터치 전극(312, 314)를 덮는 제 1 평탄화층(100)과 발광다이오드(D) 하부의 제 2 평탄화층(362)이 오픈-케이지 구조 실록산 화합물(110)과 실란 덴드리머(120)를 포함하여 고내열, 저유전, 고 평탄도 특성을 갖기 때문에, 평탄화층(100, 362) 손상에 의한 평탄도 및 절연 특성 저하와 기생 용량 증가의 문제를 방지할 수 있다.As described above, in the display device 300 and the array substrate 380 of the present invention, the first planarization layer 100 covering the touch electrodes 312 and 314 and the second planarization layer 362 have high heat resistance, low dielectric constant, and high flatness characteristics including the open-cage structured siloxane compound 110 and the silane dendrimer 120, the flatness and the insulation characteristic due to the damage of the planarization layers 100, The problem of deterioration and increase in parasitic capacitance can be prevented.

즉, 본 발명의 제 3 실시예에 따른 어레이 기판(380) 및 표시장치(300)는 고온 공정에서 손상 없이 저유전 특성을 갖는 평탄화층(100, 362)을 포함함으로써, 표시품질이 향상된다.
That is, the array substrate 380 and the display device 300 according to the third embodiment of the present invention include the planarization layers 100 and 362 having low dielectric properties without damaging the high temperature process, thereby improving display quality.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that

100, 362: 평탄화층 110: 오픈-케이지 구조 실록산 화합물
120: 실란 덴드리머 200, 300: 표시장치
280, 380: 어레이 기판100, 362: planarization layer 110: open-cage structure siloxane compound
120: silane dendrimer 200, 300: display device
280, 380: array substrate

Claims (9)

실란 덴드리머와;
오픈-케이지 구조의 실록산 화합물
을 포함하는 평탄화층.
Silane dendrimers;
Open-cage siloxane compounds
≪ / RTI >
제 1 항에 있어서,
상기 오픈-케이지 구조 실록산 화합물의 중량비는 상기 실란 덴드리머보다 큰 평탄화층.
The method according to claim 1,
Wherein the weight ratio of the open-cage structured siloxane compound is greater than the silane dendrimer.
제 1 기판과;
상기 제 1 기판 상에 위치하는 박막트랜지스터와;
상기 박막트랜지스터 상부에 위치하는 절연층과;
상기 산화물 반도체층과 상기 절연층 사이에 위치하고, 실란 덴드리머와 오픈-케이지 구조의 실록산 화합물을 포함하는 평탄화층과;
상기 절연층 상에 위치하며 상기 박막트랜지스터에 연결되는 제 1 전극
을 포함하는 어레이 기판.
A first substrate;
A thin film transistor positioned on the first substrate;
An insulating layer located above the thin film transistor;
A planarization layer disposed between the oxide semiconductor layer and the insulating layer, the planarization layer including a silane dendrimer and an open-cage siloxane compound;
A first electrode disposed on the insulating layer and connected to the thin film transistor,
≪ / RTI >
제 1 기판과;
상기 제 1 기판 상에 위치하는 터치 전극과;
상기 터치 전극을 덮고 실란 덴드리머와 오픈-케이지 구조의 실록산 화합물을 포함하는 평탄화층과;
상기 평탄화층 상부에 위치하는 박막트랜지스터와;
상기 박막트랜지스터에 연결되는 제 1 전극
을 포함하는 어레이 기판.
A first substrate;
A touch electrode positioned on the first substrate;
A planarization layer covering the touch electrode and including a silane dendrimer and an open-cage siloxane compound;
A thin film transistor located on the planarization layer;
The first electrode connected to the thin film transistor
≪ / RTI >
제 3 항 또는 제 4 항에 있어서,
상기 오픈-케이지 구조 실록산 화합물의 중량비는 상기 실란 덴드리머보다 큰 어레이 기판.
The method according to claim 3 or 4,
Wherein the weight ratio of the open-cage structured siloxane compound is greater than the silane dendrimer.
제 3 항 또는 제 4 항의 어레이 기판과;
상기 제 1 전극 상에 위치하는 유기발광층과;
상기 유기발광층 상에 위치하는 제 2 전극
을 포함하는 표시장치.
An array substrate according to claim 3 or 4;
An organic light emitting layer disposed on the first electrode;
And a second electrode located on the organic light-
.
제 6 항에 있어서,
상기 발광다이오드를 덮는 인캡슐레이션 필름을 더 포함하는 표시장치.
The method according to claim 6,
And an encapsulation film covering the light emitting diode.
제 3 항 또는 제 4 항의 어레이 기판과;
상기 제 1 기판과 마주하는 제 2 기판과;
상기 제 1 및 제 2 기판 사이에 위치하는 액정층과;
상기 제 1 및 제 2 기판 중 어느 하나에 위치하는 컬러필터층과;
상기 제 1 및 제 2 기판 중 어느 하나에 위치하는 제 2 전극
을 포함하는 표시장치.
An array substrate according to claim 3 or 4;
A second substrate facing the first substrate;
A liquid crystal layer disposed between the first and second substrates;
A color filter layer disposed on one of the first and second substrates;
A second electrode disposed on one of the first and second substrates,
.
제 8 항에 있어서,
상기 제 2 전극은 상기 제 1 및 제 2 절연층 사이에 위치하고, 상기 제 2 전극은 판 형상을 가지며 상기 제 1 전극은 상기 제 2 전극에 대응하여 적어도 하나의 개구를 갖는 표시장치.
9. The method of claim 8,
Wherein the second electrode is positioned between the first and second insulating layers, the second electrode has a plate shape, and the first electrode has at least one opening corresponding to the second electrode.
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