KR20170075160A - Thin film transistor substrate and Method of manufacturing the same and Display Device using the same - Google Patents

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Abstract

본 발명은 게이트 라인, 상기 게이트 라인 상에 구비된 게이트 절연막, 상기 게이트 절연막 상에 구비된 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인 사이에 마련된 평탄화층을 포함하여 이루어진 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치를 제공한다. A thin film transistor substrate comprising a gate line, a gate insulating film provided on the gate line, a data line provided on the gate insulating film, and a planarization layer provided between the gate line and the data line, And a display device using the same.

Description

박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치{Thin film transistor substrate and Method of manufacturing the same and Display Device using the same}[0001] The present invention relates to a thin film transistor substrate, a method of manufacturing the same, and a display device using the thin film transistor substrate,

본 발명은 디스플레이 장치에 이용되는 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 기생 커패시턴스를 줄일 수 있는 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치에 관한 것이다. The present invention relates to a thin film transistor substrate used in a display device, and more particularly, to a thin film transistor substrate capable of reducing parasitic capacitance, a manufacturing method thereof, and a display device using the same.

박막 트랜지스터는 액정 표시 장치(Liquid Crystal Display Device) 및 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치의 스위칭 소자 또는 구동 소자로서 널리 이용되고 있다. BACKGROUND ART [0002] Thin film transistors are widely used as switching elements or driving elements of a display device such as a liquid crystal display device and an organic light emitting display device.

이와 같은 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어진다. Such a thin film transistor includes a gate electrode, an active layer, a source electrode, and a drain electrode.

이하, 도면을 참조로 종래의 박막 트래지스터에 대해서 설명하기로 한다. Hereinafter, a conventional thin film transistor will be described with reference to the drawings.

도 1a는 종래의 박막 트랜지스터 기판의 개략적인 평면도이고, 도 1b는 종래의 박막 트랜지스터 기판의 개략적인 단면도로서, 도 1a의 I-I라인의 단면에 해당한다. 이하에서는 도 1a를 참조하여 종래의 박막 트랜지스터 기판의 평면 구조에 대해서 설명하고 이어서 도 1b를 참조하여 종래의 박막 트랜지스터 기판의 단면 구조에 대해서 설명하기로 한다. FIG. 1A is a schematic plan view of a conventional thin film transistor substrate, and FIG. 1B is a schematic cross-sectional view of a conventional thin film transistor substrate, corresponding to a cross section taken along line I-I of FIG. 1A. Hereinafter, a planar structure of a conventional thin film transistor substrate will be described with reference to FIG. 1A, and a sectional structure of a conventional thin film transistor substrate will be described with reference to FIG. 1B.

도 1a에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 게이트 라인(11), 데이터 라인(14), 박막 트랜지스터(T), 공통 전극(17), 및 화소 전극(19)을 포함하여 이루어진다. 1A, a conventional thin film transistor substrate includes a gate line 11, a data line 14, a thin film transistor T, a common electrode 17, and a pixel electrode 19. As shown in FIG.

상기 게이트 라인(11)은 가로 방향으로 배열되고, 상기 데이터 라인(14)은 세로 방향으로 배열된다. 서로 교차하는 상기 게이트 라인(11)과 상기 데이터 라인(14)에 의해서 화소가 정의된다. The gate lines 11 are arranged in the horizontal direction, and the data lines 14 are arranged in the vertical direction. A pixel is defined by the gate line (11) and the data line (14) intersecting each other.

상기 박막 트랜지스터(T)는 상기 게이트 라인(11)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(14)으로부터 공급되는 데이터 전압을 상기 화소 전극(19)에 공급한다. 상기 박막 트랜지스터(T)는 상기 게이트 라인(11)의 일부분으로 이루어진 게이트 전극(11a), 상기 데이터 라인(14)의 일부분으로 이루어진 소스 전극(14b) 및 상기 소스 전극(14b)과 마주하는 드레인 전극(14a)을 포함하여 이루어진다. The thin film transistor T is switched according to a gate signal supplied to the gate line 11 to supply a data voltage supplied from the data line 14 to the pixel electrode 19. [ The thin film transistor T includes a gate electrode 11a formed as a part of the gate line 11, a source electrode 14b formed as a part of the data line 14, and a drain electrode 14b facing the source electrode 14b. (14a).

상기 공통 전극(17)은 상기 화소 내에서 판(plate) 구조로 형성된다. The common electrode 17 is formed in a plate structure in the pixel.

상기 화소 전극(19)은 상기 화소 내부에서 핑거(finger) 구조로 형성된다. 상기 화소 전극(19)은 상기 드레인 전극(14a)과 콘택홀을 통해서 연결되어 있다. 상기 화소 전극(19)과 공통 전극(17) 사이의 프린지 필드(fringe field)에 의해서 액정층이 구동될 수 있다. The pixel electrode 19 is formed in a finger structure inside the pixel. The pixel electrode 19 is connected to the drain electrode 14a through a contact hole. The liquid crystal layer can be driven by a fringe field between the pixel electrode 19 and the common electrode 17. [

도 1b에서 알 수 있듯이, 기판(10) 상에 게이트 라인(11)과 게이트 전극(11a)이 형성되어 있고, 상기 게이트 라인(11)과 게이트 전극(11a) 상에 게이트 절연막(12)이 형성되어 있다. 1B, a gate line 11 and a gate electrode 11a are formed on a substrate 10, and a gate insulating film 12 is formed on the gate line 11 and the gate electrode 11a. .

상기 게이트 절연막(12) 상에는 액티브층(13)이 형성되어 있고, 상기 액티브층(13) 상에는 데이터 라인(14), 소스 전극(14b) 및 드레인 전극(14a)이 형성되어 있다. 상기 액티브층(13)은 박막 트랜지스터(T) 영역에 형성됨과 더불어 데이터 라인(14) 아래에도 형성될 수 있다. An active layer 13 is formed on the gate insulating film 12 and a data line 14, a source electrode 14b and a drain electrode 14a are formed on the active layer 13. The active layer 13 may be formed under the data line 14 in addition to being formed in the thin film transistor T region.

상기 데이터 라인(14), 소스 전극(14b) 및 드레인 전극(14a) 상에는 패시베이션층(15)이 형성되어 있고, 상기 패시베이션층(15) 상에는 평탄화층(16)이 형성되어 있다. A passivation layer 15 is formed on the data line 14, the source electrode 14b and the drain electrode 14a and a planarization layer 16 is formed on the passivation layer 15.

상기 평탄화층(16) 상에는 공통 전극(17)이 형성되어 있고, 상기 공통 전극(17) 상에 층간 절연막(18)이 형성되고, 상기 층간 절연막(18) 상에 화소 전극(19)이 형성된다. 상기 화소 전극(19)은 상기 패시베이션층(15)과 상기 평탄화층(16) 상에 구비된 콘택홀(CH)을 통해서 상기 드레인 전극(14a)과 연결된다. A common electrode 17 is formed on the planarization layer 16 and an interlayer insulating film 18 is formed on the common electrode 17 and a pixel electrode 19 is formed on the interlayer insulating film 18 . The pixel electrode 19 is connected to the drain electrode 14a through a contact hole CH formed on the passivation layer 15 and the planarization layer 16. [

이와 같은 종래의 박막 트랜지스터 기판은 상기 게이트 라인(11)과 상기 데이터 라인(14)이 중첩되는 영역에서 기생 커패시턴스(Cap)가 발생하는 단점이 있다. 즉, 종래의 경우 상기 게이트 라인(11)과 상기 데이터 라인(14) 사이 영역에 얇은 두께의 게이트 절연막(12)이 형성되어 있기 때문에 상기 게이트 라인(11)과 상기 데이터 라인(14) 사이에서 기생 커패시턴스가 증가하게 된다. 이와 같이 상기 게이트 라인(11)과 상기 데이터 라인(14) 사이에서 기생 커패시턴스가 증가하게 되면 상기 데이터 라인(14)에 걸리는 로드(load)가 커져 고속 구동이 어렵게 되는 문제가 있다. In such a conventional thin film transistor substrate, a parasitic capacitance Cap is generated in a region where the gate line 11 and the data line 14 overlap each other. That is, since a thin gate insulating film 12 is formed in the region between the gate line 11 and the data line 14 in the conventional case, parasitic capacitance is generated between the gate line 11 and the data line 14 The capacitance is increased. As the parasitic capacitance increases between the gate line 11 and the data line 14, the load applied to the data line 14 increases, which makes it difficult to perform high-speed driving.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 게이트 라인과 데이터 라인이 중첩되는 영역에서 발생하는 기생 커패시턴스를 줄일 수 있는 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치를 제공하는 것을 목적으로 한다. The present invention has been devised to overcome the above-described problems of the prior art, and it is an object of the present invention to provide a thin film transistor substrate capable of reducing parasitic capacitance occurring in a region where a gate line and a data line are overlapped, a manufacturing method thereof, and a display device using the same .

상기 목적을 달성하기 위해서, 본 발명은 게이트 라인, 상기 게이트 라인 상에 구비된 게이트 절연막, 상기 게이트 절연막 상에 구비된 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인 사이에 마련된 평탄화층을 포함하여 이루어진 박막 트랜지스터 기판을 제공한다. In order to achieve the above object, the present invention provides a semiconductor device including a gate line, a gate insulating film provided on the gate line, a data line provided on the gate insulating film, and a planarization layer provided between the gate line and the data line A thin film transistor substrate is provided.

본 발명은 기판 상에 게이트 라인을 형성하고, 상기 게이트 라인 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 개구부를 구비하는 평탄화층을 형성하고, 상기 평탄화층 상에 데이터 라인을 형성함과 더불어 상기 개구부 내에 소스 전극과 드레인 전극을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다. According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a gate line on a substrate; forming a gate insulating film on the gate line; forming a planarization layer having an opening on the gate insulation film; forming a data line on the planarization layer; And forming a source electrode and a drain electrode in the opening.

본 발명은 전술한 게이트 라인과 데이터 라인 사이에 마련된 평탄화층을 포함하는 박막 트랜지스터 기판을 구비한 디스플레이 장치를 제공한다. The present invention provides a display device having a thin film transistor substrate including a planarization layer provided between the gate line and the data line.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명에 따르면, 두꺼운 두께의 평탄화층이 게이트 라인과 데이터 라인 사이에 형성되어 있기 때문에, 상기 게이트 라인과 상기 데이터 라인 사이에서 기생 커패시턴스를 줄일 수 있다. According to the present invention, a parasitic capacitance between the gate line and the data line can be reduced because a planarization layer of a thick thickness is formed between the gate line and the data line.

도 1a는 종래의 박막 트랜지스터 기판의 개략적인 평면도이고, 도 1b는 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.1A is a schematic plan view of a conventional thin film transistor substrate, and FIG. 1B is a schematic cross-sectional view of a conventional thin film transistor substrate.
2 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention.
3 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.
4A to 4F are cross-sectional views schematically illustrating a manufacturing process of a thin film transistor substrate according to an embodiment of the present invention.
5 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
6 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
7 is a schematic cross-sectional view of a display device according to an embodiment of the present invention.
8 is a schematic cross-sectional view of a display device according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In the case where the word 'includes', 'having', 'done', etc. are used in this specification, other parts can be added unless '~ only' is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if the temporal relationship is described by 'after', 'after', 'after', 'before', etc., May not be continuous unless they are not used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 도 2에는 편의상 하나의 화소만을 도시하였다. 2 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention. In Fig. 2, only one pixel is shown for the sake of convenience.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 게이트 라인(110), 데이터 라인(140), 박막 트랜지스터(T), 공통 전극(170), 및 화소 전극(190)을 포함하여 이루어진다. 2, the thin film transistor substrate according to an exemplary embodiment of the present invention includes a gate line 110, a data line 140, a thin film transistor T, a common electrode 170, and a pixel electrode 190 .

상기 게이트 라인(110)은 제1 방향, 예로서 가로 방향으로 배열되어 있고, 상기 데이터 라인(140)은 제2 방향, 예로서 세로 방향으로 배열되어 있다. 이와 같이 서로 교차 배열되는 상기 게이트 라인(110)과 상기 데이터 라인(140)에 의해서 화소가 정의한다. The gate lines 110 are arranged in a first direction, for example, in a lateral direction, and the data lines 140 are arranged in a second direction, for example, a longitudinal direction. The pixel is defined by the gate line 110 and the data line 140 which are arranged so as to cross each other.

상기 박막 트랜지스터(T)는 상기 게이트 라인(110)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(140)으로부터 공급되는 데이터 전압을 상기 화소 전극(190)에 공급한다. The thin film transistor T is switched according to a gate signal supplied to the gate line 110 to supply a data voltage supplied from the data line 140 to the pixel electrode 190.

상기 박막 트랜지스터(T)는 게이트 전극(111), 액티브층(130), 제1 전극(141), 및 제2 전극(142)을 포함하여 이루어진다. 상기 제1 전극(141)과 상기 제2 전극(142) 중 어느 하나는 소스 전극이고 나머지 하나는 드레인 전극이다. 도면에는 상기 제1 전극(141)이 드레인 전극이고 상기 제2 전극(142)이 소스 전극이 된다. The thin film transistor T includes a gate electrode 111, an active layer 130, a first electrode 141, and a second electrode 142. One of the first electrode 141 and the second electrode 142 is a source electrode and the other is a drain electrode. In the drawing, the first electrode 141 is a drain electrode and the second electrode 142 is a source electrode.

상기 게이트 전극(111)은 상기 게이트 라인(110)의 일 부분으로 이루어진다. 다만, 상기 게이트 전극(111)은 상기 게이트 라인(110)에서 분기된 돌기 구조로 이루어질 수도 있다. 상기 제2 전극(142)은 상기 데이터 라인(140)의 일 부분으로 이루어진다. 다만, 상기 제2 전극(142)은 상기 데이터 라인(140)에서 분기된 돌기 구조로 이루어질 수도 있다. 상기 제1 전극(141)은 상기 제2 전극(142)과 이격되면서 상기 화소 전극(190)과 연결되어 있다. The gate electrode 111 is formed as a part of the gate line 110. However, the gate electrode 111 may have a protruding structure branched from the gate line 110. The second electrode 142 is a part of the data line 140. However, the second electrode 142 may have a protruding structure branched from the data line 140. The first electrode 141 is spaced apart from the second electrode 142 and is connected to the pixel electrode 190.

상기 액티브층(130)은 상기 제1 전극(141)과 상기 제2 전극(142)의 사이에서 전자 이동 채널로 기능한다. 하프톤 마스크 또는 회절 마스크를 이용하여 1회의 노광공정을 통해서 상기 액티브층(130)을 상기 데이터 라인(140) 및 상기 제1 전극(141)과 함께 패턴 형성할 수 있으며, 이 경우 상기 액티브층(130)은 상기 데이터 라인(140) 및 상기 제1 전극(141)의 아래에 형성될 수 있다. The active layer 130 functions as an electron transfer channel between the first electrode 141 and the second electrode 142. The active layer 130 may be patterned together with the data line 140 and the first electrode 141 through a single exposure process using a halftone mask or a diffraction mask, 130 may be formed under the data line 140 and the first electrode 141.

상기 게이트 전극(111)이 상기 게이트 라인(110)의 일 부분으로 이루어짐으로써, 도시된 바와 같이 박막 트랜지스터(T)가 상기 게이트 라인(110)과 중첩되는 영역에 형성될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 게이트 전극(111)이 상기 게이트 라인(110)에서 분기된 돌기 구조로 이루어짐으로써, 박막 트랜지스터(T)가 상기 게이트 라인(110)과 중첩되지 않으면서 화소 내부에 형성될 수도 있다. 이상과 같은 박막 트랜지스터(T)의 위치 및 구조는 당업계에 공지된 다양한 형태로 변경될 수 있다. The gate electrode 111 is formed as a part of the gate line 110 so that the thin film transistor T may be formed in a region overlapping the gate line 110 as shown in FIG. However, the present invention is not limited thereto, and the gate electrode 111 may have a protruding structure branched from the gate line 110, so that the thin film transistor T may not overlap the gate line 110, As shown in FIG. The position and structure of the thin film transistor T as described above can be changed into various forms known in the art.

상기 공통 전극(170)은 상기 화소 내에서 판(plate) 구조로 형성되며 특히 복수 개의 화소들 전체에서 판 구조로 형성될 수 있다. 다만, 상기 공통 전극(170)이 상기 박막 트랜지스터(T)와 중첩되는 경우 상기 박막 트랜지스터(T)에 신호 간섭이 발생할 수 있기 때문에, 상기 공통 전극(170)은 상기 박막 트랜지스터(T)와는 중첩되지 않도록 형성될 수 있다. 이에 대해서는 후술하는 단면도를 참조하면 용이하게 이해할 수 있을 것이다. The common electrode 170 may have a plate structure in the pixel and may have a plate structure in all of the plurality of pixels. However, when the common electrode 170 overlaps with the thin film transistor T, signal interference may occur in the thin film transistor T. Therefore, the common electrode 170 does not overlap the thin film transistor T . This can be easily understood with reference to the cross-sectional views to be described later.

상기 화소 전극(190)은 상기 화소 내부에 형성된다. 상기 화소 전극(190)은 상기 제1 전극(141)과 콘택홀을 통해서 연결되어 있다. 상기 화소 전극(190)은 핑거(finger) 구조로 이루어지며, 상기 판 구조의 공통 전극(170)과 함께 프린지 필드(fringe field)를 형성시킬 수 있다. 이와 같은 프린지 필드에 의해서 액정층을 구동할 수 있으며, 따라서, 도 2에 따른 박막 트랜지스터 기판은 액정 표시 장치에 적용될 수 있다. The pixel electrode 190 is formed inside the pixel. The pixel electrode 190 is connected to the first electrode 141 through a contact hole. The pixel electrode 190 has a finger structure and can form a fringe field together with the common electrode 170 of the plate structure. The liquid crystal layer can be driven by such a fringe field, and therefore the thin film transistor substrate according to FIG. 2 can be applied to a liquid crystal display device.

상기 공통 전극(170)과 상기 화소 전극(190)의 아래에는 평탄화층(후술하는 도 3의 도면부호 160 참조)이 형성되며, 상기 평탄화층(160)에는 개구부(OP)가 구비되어 있다. 상기 평탄화층(160)의 개구부(OP)는 상기 박막 트랜지스터(T)와 오버랩되도록 형성되어 있다. 다시 말하면, 상기 박막 트랜지스터(T)를 구성하는 게이트 전극(111), 액티브층(130), 제1 전극(141), 및 제2 전극(142)이 상기 개구부(OP) 내에 형성될 수 있다. 상기 평탄화층(160)은 상기 개구부(OP)를 구비하면서 표시 영역 전체에 형성된다. 이와 같은 평탄화층(160)의 구성은 후술하는 도 3을 참조하면 보다 용이하게 이해할 수 있을 것이다. A planarization layer 160 is formed below the common electrode 170 and the pixel electrode 190. An opening OP is formed in the planarization layer 160. The planarization layer 160 is formed on the pixel electrode 190, The opening OP of the planarization layer 160 is formed to overlap with the thin film transistor T. In other words, the gate electrode 111, the active layer 130, the first electrode 141, and the second electrode 142 constituting the thin film transistor T may be formed in the opening OP. The planarization layer 160 is formed on the entire display area with the opening OP. The structure of the planarization layer 160 may be more easily understood with reference to FIG.

도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 이는 전술한 도 2의 I-I라인의 단면에 해당한다. 3 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention. This corresponds to the cross section of the line I-I in FIG. 2 described above.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 라인(110)과 게이트 전극(111), 게이트 절연막(120), 액티브층(130), 데이터 라인(140), 제1 전극(141), 제2 전극(142), 평탄화층(160), 패시베이션층(150), 공통 전극(170), 층간 절연막(180), 및 화소 전극(190)을 포함하여 이루어진다. 3, the thin film transistor substrate according to an embodiment of the present invention includes a substrate 100, a gate line 110 and a gate electrode 111, a gate insulating film 120, an active layer 130, The first electrode 141, the second electrode 142, the planarization layer 160, the passivation layer 150, the common electrode 170, the interlayer insulating layer 180, and the pixel electrode 190 .

상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. Although glass is mainly used for the substrate 100, transparent plastic such as polyimide which can be bent or rolled can be used. When polyimide is used as the material of the substrate 100, polyimide excellent in heat resistance that can withstand high temperatures can be used, considering that a high temperature deposition process is performed on the substrate 100.

상기 게이트 라인(110)과 상기 게이트 전극(111)은 상기 기판(100) 상에 패턴 형성되어 있다. 각각 드레인 전극과 소스 전극에 해당하는 상기 제1 전극(141)과 제2 전극(142)에 중첩되는 영역은 박막 트랜지스터(T)의 게이트 전극(111)으로 기능하고, 상기 데이터 라인(140)과 중첩되는 영역은 게이트 라인(110)으로 기능한다. 전술한 바와 같이, 상기 게이트 라인(110)과 상기 게이트 전극(111)은 서로 연결되어 있다. The gate line 110 and the gate electrode 111 are patterned on the substrate 100. The regions overlapping the first and second electrodes 141 and 142 corresponding to the drain electrode and the source electrode function as the gate electrode 111 of the thin film transistor T, The overlapped region functions as the gate line 110. As described above, the gate line 110 and the gate electrode 111 are connected to each other.

상기 게이트 라인(110)과 상기 게이트 전극(111)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate line 110 and the gate electrode 111 may be formed of a metal such as molybdenum, aluminum, chromium, gold, titanium, Copper (Cu), or an alloy thereof, and may be a single layer of the metal or alloy, or a multilayer of two or more layers.

상기 게이트 절연막(120)은 상기 게이트 라인(110)과 상기 게이트 전극(111)상에 형성되어 있다. 상기 게이트 절연막(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The gate insulating layer 120 is formed on the gate line 110 and the gate electrode 111. The gate insulating layer 120 may be formed of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto.

상기 액티브층(130)은 상기 게이트 절연막(120) 상에 패턴 형성되어 있다. 보다 구체적으로, 상기 액티브층(130)은 상기 게이트 전극(111)과 중첩되면서 상기 게이트 절연막(120)의 상면에 형성되어 있다. 또한, 상기 액티브층(130)은 상기 평탄화층(160) 상에도 패턴 형성될 수 있다. 보다 구체적으로, 상기 액티브층(130)은 상기 게이트 라인(110)과 중첩되면서 상기 평탄화층(160)의 상면에 형성될 수 있으며 이 경우 게이트 라인(110)과 데이터 라인(140) 사이의 거리가 증가되어 양자 사이의 기생 커패시턴스가 더욱 줄어들 수 있다. The active layer 130 is patterned on the gate insulating layer 120. More specifically, the active layer 130 is formed on the upper surface of the gate insulating layer 120 while being overlapped with the gate electrode 111. The active layer 130 may also be patterned on the planarization layer 160. The active layer 130 may be formed on the upper surface of the planarization layer 160 while being overlapped with the gate line 110. In this case, the distance between the gate line 110 and the data line 140 is So that the parasitic capacitance between them can be further reduced.

상기 평탄화층(160)과 상기 데이터 라인(140) 사이에 구비된 액티브층(130)은 상기 데이터 라인(140)과 동일한 마스크 공정을 통해 형성할 수 있다. 구체적으로, 마스크 공정 회수를 줄이기 위해서 상기 액티브층(130), 상기 데이터 라인(140), 상기 제1 전극(141), 및 상기 제2 전극(142)을 하프톤 마스크 또는 회절 마스크를 이용한 1회 노광 공정으로 형성할 수 있으며, 이 경우 공정 특성상의 이유로 상기 데이터 라인(140) 아래에 상기 액티브층(130)이 잔존하여 전술한 바와 같이 상기 평탄화층(160) 상에도 상기 액티브층(130)이 형성될 수 있다. The active layer 130 provided between the planarization layer 160 and the data line 140 may be formed through the same mask process as the data line 140. Specifically, the active layer 130, the data line 140, the first electrode 141, and the second electrode 142 are patterned by using a halftone mask or a diffraction mask in order to reduce the number of times of the mask process. The active layer 130 remains under the data line 140 for the reason of process characteristics and the active layer 130 is also formed on the planarization layer 160 as described above .

다만, 반드시 그에 한정되는 것은 아니고, 하나의 마스크 공정으로 상기 액티브층(130)을 먼저 패턴 형성하고, 그 이후에 다른 마스크 공정으로 상기 데이터 라인(140), 상기 제1 전극(141), 및 상기 제2 전극(142)을 패턴 형성할 경우에는, 상기 데이터 라인(140) 아래에 상기 액티브층(130)을 형성하지 않을 수도 있다. However, the present invention is not limited thereto. The active layer 130 may be first patterned by a single mask process, and then the data line 140, the first electrode 141, When the second electrode 142 is pattern-formed, the active layer 130 may not be formed under the data line 140.

상기 액티브층(130)은 IGZO, IGO, ITZO, 또는 GZO 등과 같은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고 실리콘계 반도체와 같이 당업계에 공지된 다양한 반도체 물질로 이루어질 수 있다. The active layer 130 may be made of an oxide semiconductor such as IGZO, IGO, ITZO, or GZO. However, the active layer 130 may be formed of various semiconductor materials known in the art, such as a silicon based semiconductor.

상기 데이터 라인(140)은 상기 게이트 라인(110)과 중첩되면서 상기 액티브층(130) 상에 형성된다. 전술한 바와 같이, 상기 데이터 라인(140) 아래에 상기 액티브층(130)이 형성되지 않을 경우, 상기 데이터 라인(140)은 상기 평탄화층(160) 의 상면에 형성된다. The data line 140 is formed on the active layer 130 while being overlapped with the gate line 110. As described above, when the active layer 130 is not formed under the data line 140, the data line 140 is formed on the planarization layer 160.

상기 제1 전극(141)과 상기 제2 전극(142)은 박막 트랜지스터(T) 영역에서 상기 게이트 전극(111)과 중첩되면서 상기 액티브층(130) 상에 형성된다. 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되도록 형성된다. The first electrode 141 and the second electrode 142 are formed on the active layer 130 while overlapping the gate electrode 111 in the thin film transistor T region. The first electrode 141 and the second electrode 142 are spaced apart from each other.

상기 데이터 라인(140), 상기 제1 전극(141) 및 상기 제2 전극(142)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The data line 140, the first electrode 141 and the second electrode 142 may be formed of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) Ni), neodymium (Nd), copper (Cu), or alloys thereof, and may be a single layer of the metal or alloy or multiple layers of two or more layers.

상기 평탄화층(160)은 상기 박막 트랜지스터(T) 영역을 제외한 영역에 형성된다. 즉, 상기 평탄화층(160)은 상기 박막 트랜지스터(T) 영역을 위한 개구부(OP)가 구비되어 있다. 따라서, 상기 개구부(OP)는 상기 게이트 전극(111)과 오버랩되며, 상기 개구부(OP) 내에 상기 액티브층(130), 상기 제1 전극(141) 및 제2 전극(142)이 위치하게 된다. The planarization layer 160 is formed in a region except for the thin film transistor T region. That is, the planarization layer 160 has an opening OP for the thin film transistor T region. Accordingly, the opening OP overlaps with the gate electrode 111, and the active layer 130, the first electrode 141, and the second electrode 142 are located in the opening OP.

결국, 상기 평탄화층(160)은 상기 박막 트랜지스터(T) 영역의 액티브층(130)과 마찬가지로 상기 게이트 절연막(120)의 상면에 형성된다. 특히, 상기 평탄화층(160)은 상기 게이트 라인(110)과 상기 데이터 라인(140) 사이 영역에 형성되어 있다. 보다 구체적으로, 상기 평탄화층(160)은 상기 게이트 라인(110) 상면의 게이트 절연막(120)과 상기 데이터 라인(140) 하면의 액티브층(130) 사이에 형성되어 있다. 이와 같이, 본 발명의 일 실시예에 따르면, 두꺼운 두께의 평탄화층(160)이 상기 게이트 라인(110)과 상기 데이터 라인(140) 사이에 형성되어 있기 때문에, 상기 게이트 라인(110)과 상기 데이터 라인(140) 사이에서 기생 커패시턴스를 줄일 수 있다. The planarization layer 160 is formed on the upper surface of the gate insulating layer 120 in the same manner as the active layer 130 in the thin film transistor T region. In particular, the planarization layer 160 is formed in a region between the gate line 110 and the data line 140. More specifically, the planarization layer 160 is formed between the gate insulating layer 120 on the gate line 110 and the active layer 130 on the lower surface of the data line 140. Since the planarization layer 160 is formed between the gate line 110 and the data line 140 according to an exemplary embodiment of the present invention, The parasitic capacitance between the lines 140 can be reduced.

또한, 상기 평탄화층(160)의 개구부(OP)에 박막 트랜지스터(T)가 형성되기 때문에, 상기 박막 트랜지스터(T)의 게이트 전극(111)과 드레인/소스 전극에 해당하는 제1/제2 전극(141, 142) 사이 영역에 상기 평탄화층(160)이 구비되지 않아서 박막 트랜지스터(T)가 원활히 동작할 수 있다. Since the thin film transistor T is formed in the opening OP of the planarization layer 160, the gate electrode 111 of the thin film transistor T and the first / Since the planarization layer 160 is not provided in the region between the gate electrodes 141 and 142, the thin film transistor T can be smoothly operated.

상기 평탄화층(160)은 아크릴계 고분자 등과 같은 유기 절연물로 이루어지며, 상기 패시베이션층(150)에 비하여 두께가 두껍게 형성된다. 따라서, 전술한 바와 같이 상기 게이트 라인(110)과 상기 데이터 라인(140) 사이의 거리를 멀게 함으로써 상기 게이트 라인(110)과 상기 데이터 라인(140) 사이에 기생 커패시턴스를 줄일 수 있다. The planarization layer 160 is formed of an organic insulating material such as an acrylic polymer and is formed thicker than the passivation layer 150. Therefore, as described above, the parasitic capacitance between the gate line 110 and the data line 140 can be reduced by increasing the distance between the gate line 110 and the data line 140.

또한, 상기 화소 전극(190)이 형성되어 있는 화소 영역 내에서는 상기 평탄화층(160)이 상기 게이트 절연막(120)과 상기 패시베이션층(150) 사이에 형성된다. The planarization layer 160 is formed between the gate insulating layer 120 and the passivation layer 150 in the pixel region where the pixel electrode 190 is formed.

상기 패시베이션층(150)은 상기 박막 트랜지스터(T) 상에 형성되어 상기 박막 트랜지스터(T)를 보호한다. 특히, 상기 패시베이션층(150)은 상기 데이터 라인(140)의 상면 상에도 형성되고 상기 평탄화층(160)의 상면 상에도 형성된다. The passivation layer 150 is formed on the thin film transistor T to protect the thin film transistor T. Particularly, the passivation layer 150 is also formed on the upper surface of the data line 140 and also on the upper surface of the planarization layer 160.

상기 패시베이션층(150)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연물로 이루어지며, 상기 평탄화층(160)에 비하여 두께가 얇게 형성된다. The passivation layer 150 is formed of an inorganic insulating material such as silicon oxide or silicon nitride, and is formed to be thinner than the planarization layer 160.

상기 공통 전극(170)은 상기 패시베이션층(150) 상에 형성되어 있다. 상기 공통 전극(170)은 전술한 바와 같이 상기 제1 전극(141) 및 상기 제2 전극(142)을 포함하는 박막 트랜지스터(T) 영역과는 오버랩되지 않도록 형성되어, 상기 공통 전극(170)에 의해서 상기 박막 트랜지스터(T)에 신호 간섭이 생기는 것을 방지할 수 있다. The common electrode 170 is formed on the passivation layer 150. The common electrode 170 is formed so as not to overlap with the thin film transistor T region including the first electrode 141 and the second electrode 142 as described above, It is possible to prevent signal interference from occurring in the thin film transistor T.

상기 공통 전극(170)은 ITO와 같은 투명한 도전물질로 이루어지며, 상기 박막 트랜지스터(T) 영역을 제외하고는 전체적으로 판(plate) 구조로 형성된다. The common electrode 170 is formed of a transparent conductive material such as ITO and has a plate structure as a whole except for the thin film transistor T region.

상기 층간 절연막(180)은 상기 공통 전극(170) 상에 형성된다. 상기 층간 절연막(180)은 상기 공통 전극(170)과 상기 화소 전극(190) 사이를 절연시킨다. 상기 층간 절연막(180)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연물로 이루어질 수 있다. The interlayer insulating layer 180 is formed on the common electrode 170. The interlayer insulating layer 180 isolates the common electrode 170 and the pixel electrode 190 from each other. The interlayer insulating layer 180 may be formed of an inorganic insulating material such as silicon oxide or silicon nitride.

상기 화소 전극(190)은 상기 층간 절연막(180) 상에 형성된다. 상기 화소 전극(190)은 콘택홀(CH)을 통해서 상기 제1 전극(141)과 연결된다. 즉, 상기 패시베이션층(150) 및 상기 층간 절연막(180)에는 상기 제1 전극(141)을 노출시키는 콘택홀(CH)이 마련되어 있고, 상기 화소 전극(190)은 상기 콘택홀(CH)을 통해서 상기 제1 전극(141)과 연결된다. The pixel electrode 190 is formed on the interlayer insulating layer 180. The pixel electrode 190 is connected to the first electrode 141 through a contact hole CH. That is, the passivation layer 150 and the interlayer insulating layer 180 are provided with a contact hole CH for exposing the first electrode 141, and the pixel electrode 190 is formed through the contact hole CH And is connected to the first electrode 141.

상기 화소 전극(190)은 핑거(finger) 구조로 이루어지며, 따라서 복수 개의 핑거 사이에 슬릿(slit)이 구비된다. 이와 같은 핑거 구조의 화소 전극(190)과 판 구조의 공통 전극(170) 사이에서 프린지 필드(fringe field)가 형성되고 그와 같은 프린지 필드에 의해서 액정층이 구동될 수 있다. 한편, 도시하지는 않았지만, 상기 화소 전극(190)은 판 구조로 형성되면서 상기 공통 전극(170)의 아래에 위치하고 상기 공통 전극(170)이 핑거 구조로 형성되면서 상기 화소 전극(190)의 위에 위치하여 양자 사이에 프린지 필드(fringe field)를 형성하는 것도 가능하다. The pixel electrode 190 has a finger structure, and thus a slit is provided between the plurality of fingers. A fringe field is formed between the pixel electrode 190 of the finger structure and the common electrode 170 of the plate structure, and the liquid crystal layer can be driven by such a fringe field. Although not shown, the pixel electrode 190 is formed in a plate structure and is located below the common electrode 170, and the common electrode 170 is formed in a finger structure, and is positioned above the pixel electrode 190 It is also possible to form a fringe field between them.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터 기판의 제조 방법에 관한 것이다. 따라서, 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 재료 등과 같은 동일한 구성에 대한 반복 설명은 생략하기로 한다. FIGS. 4A to 4F are cross-sectional views schematically illustrating a manufacturing process of a thin film transistor substrate according to an embodiment of the present invention, which relates to the method of manufacturing the thin film transistor substrate according to FIG. Therefore, the same reference numerals are assigned to the same components, and repetitive descriptions of the same components such as materials and the like are omitted.

우선, 도 4a에서 알 수 있듯이, 기판(100) 상에 게이트 라인(110)과 게이트 전극(111)을 패턴 형성하고, 상기 게이트 라인(110)과 게이트 전극(111) 상에 게이트 절연막(120)을 형성한다. 4A, a gate line 110 and a gate electrode 111 are pattern-formed on a substrate 100, and a gate insulating film 120 is formed on the gate line 110 and the gate electrode 111, .

다음, 도 4b에서 알 수 있듯이, 상기 게이트 절연막(120) 상에 평탄화층(160)을 형성한다. 상기 평탄화층(160)은 박막 트랜지스터(T) 영역을 위한 개구부(OP)를 구비하도록 형성한다. 따라서, 상기 개구부(OP)는 상기 게이트 전극(111)과 오버랩되도록 형성한다. 4B, a planarization layer 160 is formed on the gate insulation layer 120. Referring to FIG. The planarization layer 160 is formed to have an opening OP for the thin film transistor T region. Therefore, the opening OP is formed to overlap with the gate electrode 111. [

다음, 도 4c에서 알 수 있듯이, 상기 개구부(OP) 내의 상기 게이트 절연막(120) 상에 액티브층(130), 제1 전극(141) 및 제2 전극(142)을 패턴 형성하고, 상기 게이트 라인(110)과 중첩되는 상기 평탄화층(160) 상에 액티브층(130)과 데이터 라인(140)을 형성한다. 4C, an active layer 130, a first electrode 141 and a second electrode 142 are pattern-formed on the gate insulating layer 120 in the opening OP, An active layer 130 and a data line 140 are formed on the planarization layer 160 which overlaps with the active layer 110.

하프톤 마스크 또는 회절 마스크를 이용하여 상기 게이트 절연막(120) 상에 구비되는 상기 액티브층(130), 상기 제1 전극(141) 및 상기 제2 전극(142), 그리고 상기 평탄화층(160) 상에 구비되는 상기 액티브층(130) 및 상기 데이터 라인(140)을 모두 동시에 패턴 형성할 수 있다. The active layer 130, the first electrode 141 and the second electrode 142 provided on the gate insulating layer 120 by using a halftone mask or a diffraction mask, The active layer 130 and the data line 140 may be formed at the same time.

다만, 반드시 그에 한정되는 것은 아니고, 상기 게이트 절연막(120) 상에 액티브층(130)을 패턴 형성하고, 그 이후에 상기 제1 전극(141), 상기 제2 전극(142), 및 상기 데이터 라인(140)을 동시에 패턴 형성할 수 있다. 이 경우, 상기 평탄화층(160) 상의 액티브층(130)은 생략할 수 있으며, 따라서 상기 데이터 라인(140)이 상기 평탄화층(160)의 상면에 형성된다. The active layer 130 is patterned on the gate insulating layer 120 and thereafter the first electrode 141, the second electrode 142, and the data line 142 are patterned, (140) can be patterned at the same time. In this case, the active layer 130 on the planarization layer 160 may be omitted, so that the data line 140 is formed on the planarization layer 160.

다음, 도 4d에서 알 수 있듯이, 상기 제1 전극(141), 상기 제2 전극(142), 및 상기 데이터 라인(140) 상에 패시베이션층(150)을 형성하고, 상기 패시베이션층(150) 상에 공통 전극(170)을 패턴 형성한다. 4D, a passivation layer 150 is formed on the first electrode 141, the second electrode 142, and the data line 140, and a passivation layer 150 is formed on the passivation layer 150 The common electrode 170 is pattern-formed.

상기 공통 전극(170)은 상기 박막 트랜지스터(T) 영역에는 형성하지 않는다. 즉, 상기 공통 전극(170)은 상기 박막 트랜지스터(T) 영역 내의 액티브층(130), 제1 전극(141) 및 제2 전극(142)과는 중첩되지 않도록 형성한다. The common electrode 170 is not formed in the thin film transistor T region. That is, the common electrode 170 is formed so as not to overlap with the active layer 130, the first electrode 141, and the second electrode 142 in the thin film transistor T region.

다음, 도 4e에서 알 수 있듯이, 상기 공통 전극(170) 상에 층간 절연막(180)을 형성하고, 상기 층간 절연막(180)과 상기 패시베이션층(150)에 콘택홀(CH)을 형성하여 상기 콘택홀(CH)을 통해 상기 제1 전극(141)을 노출시킨다. 4E, an interlayer insulating layer 180 is formed on the common electrode 170, a contact hole CH is formed in the interlayer insulating layer 180 and the passivation layer 150, The first electrode 141 is exposed through the hole CH.

다음, 도 4f에서 알 수 있듯이, 상기 층간 절연막(180) 상에 화소 전극(190)을 형성한다. 상기 화소 전극(190)은 상기 콘택홀(CH)을 통해서 상기 제1 전극(141)과 연결되도록 형성한다. Next, as shown in FIG. 4F, the pixel electrode 190 is formed on the interlayer insulating layer 180. The pixel electrode 190 is formed to be connected to the first electrode 141 through the contact hole CH.

도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이 또한 전술한 도 2의 I-I라인의 단면에 해당한다. 도 5에 따른 박막 트랜지스터 기판은 공통 전극(170)이 데이터 라인(140)과 중첩되지 않도록 형성한 것을 제외하고 전술한 도 3에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다. FIG. 5 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which also corresponds to the cross section of the line I-I in FIG. 2 described above. The thin film transistor substrate according to FIG. 5 is the same as the thin film transistor substrate according to FIG. 3 except that the common electrode 170 is not overlapped with the data line 140. Therefore, the same reference numerals are assigned to the same components, and only the different components will be described below.

전술한 도 3에 따르면, 데이터 라인(140) 상에, 보다 구체적으로는 데이터 라인(140) 위의 패시베이션층(150)의 상면에, 상기 데이터 라인(140)과 중첩되는 공통 전극(170)이 형성되어 있다. 이와 같은 경우 상기 데이터 라인(140)과 상기 공통 전극(170) 사이에 기생 커패시턴스가 발생할 수 있다. 3, a common electrode 170 overlapping the data line 140 is formed on the data line 140, more specifically, on the upper surface of the passivation layer 150 on the data line 140 Respectively. In this case, parasitic capacitance may occur between the data line 140 and the common electrode 170.

그에 반하여, 도 5에 따르면, 상기 공통 전극(170)이 상기 데이터 라인(140)과 중첩되지 않는다. 즉, 상기 데이터 라인(140)의 위쪽에 위치하는 공통 전극(170)을 제거함으로써 상기 데이터 라인(140)과 상기 공통 전극(170) 사이에 기생 커패시턴스가 발생하지 않는다. On the other hand, according to FIG. 5, the common electrode 170 does not overlap the data line 140. That is, no parasitic capacitance is generated between the data line 140 and the common electrode 170 by removing the common electrode 170 located above the data line 140.

도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이 또한 전술한 도 2의 I-I라인의 단면에 해당한다. 6 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which also corresponds to the cross section of line I-I in FIG. 2 described above.

도 6에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 라인(110)과 게이트 전극(111), 게이트 절연막(120), 액티브층(130), 데이터 라인(140), 제1 전극(141), 제2 전극(142), 평탄화층(160), 패시베이션층(150), 및 화소 전극(190)을 포함하여 이루어진다. 6, the thin film transistor substrate according to an embodiment of the present invention includes a substrate 100, a gate line 110 and a gate electrode 111, a gate insulating film 120, an active layer 130, A first electrode 141, a second electrode 142, a planarization layer 160, a passivation layer 150, and a pixel electrode 190, as shown in FIG.

도 6에 따른 박막 트랜지스터 기판은 전술한 도 3에 따른 박막 트랜지스터 기판에서 공통 전극(170)과 층간 절연막(180)이 생략되어 있고, 상기 기판(100), 게이트 라인(110), 게이트 전극(111), 게이트 절연막(120), 액티브층(130), 데이터 라인(140), 제1 전극(141), 제2 전극(142), 평탄화층(160), 및 패시베이션층(150)의 구성은 전술한 도 3에서와 동일하다. 따라서, 동일한 구성에 대한 반복설명은 생략한다. 6, the common electrode 170 and the interlayer insulating film 180 are omitted in the thin film transistor substrate of FIG. 3 described above. The substrate 100, the gate line 110, the gate electrode 111 The gate insulating layer 120, the active layer 130, the data line 140, the first electrode 141, the second electrode 142, the planarization layer 160, and the passivation layer 150, 3 is the same as in Fig. Therefore, repetitive description of the same configuration is omitted.

상기 화소 전극(190)은 상기 패시베이션층(150)에 구비된 콘택홀(CH)을 통해서 상기 제1 전극(141)과 연결되어 있다. 이때, 상기 화소 전극(190)은 핑거(finger) 구조로 이루어지지 않고 판(plate) 구조로 이루어진다. The pixel electrode 190 is connected to the first electrode 141 through a contact hole CH formed in the passivation layer 150. At this time, the pixel electrode 190 is not a finger structure but a plate structure.

이와 같은 도 6에 따른 박막 트랜지스터 기판은 수직 전계를 통해 액정층을 구동하는 액정 표시 장치에 적용될 수 있다. 즉, 상기 박막 트랜지스터 기판과 대향하는 대향 기판에 공통 전극을 형성하여, 상기 박막 트랜지스터 기판에 구비된 화소 전극(190)과 상기 대향 기판에 구비된 공통 전극 사이에 수직 전계를 형성하여 액정층을 구동할 수 있다. 또한, 도 6에 따른 박막 트랜지스터 기판은 유기 발광 표시 장치에 적용될 수 있다. 즉, 상기 화소 전극(190)을 유기 발광 표시 장치의 애노드 전극으로 활용함으로써 도 6에 따른 박막 트랜지스터 기판이 유기 발광 표시 장치에 이용될 수 있다. The thin film transistor substrate according to FIG. 6 can be applied to a liquid crystal display device that drives a liquid crystal layer through a vertical electric field. That is, a common electrode is formed on a counter substrate facing the thin film transistor substrate, and a vertical electric field is formed between the pixel electrode 190 provided on the thin film transistor substrate and the common electrode provided on the counter substrate to drive the liquid crystal layer can do. In addition, the thin film transistor substrate according to FIG. 6 can be applied to an organic light emitting display. That is, by using the pixel electrode 190 as an anode electrode of an organic light emitting display, the thin film transistor substrate according to FIG. 6 can be used in an OLED display.

이하에서는 전술한 박막 트랜지스터 기판을 이용한 다양한 형태의 디스플레이 장치에 대해서 설명하기로 한다. Hereinafter, various types of display devices using the thin film transistor substrate will be described.

도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다. 도 7은 전술한 도 3에 따른 박막 트랜지스터 기판을 이용한 액정 표시 장치에 관한 것이다. 구체적으로 도시하지는 않았지만, 전술한 도 5 또는 전술한 도 6에 따른 박막 트랜지스터 기판을 이용한 액정 표시 장치도 본 발명의 범위 내에 포함된다. 7 is a schematic cross-sectional view of a display device according to an embodiment of the present invention. FIG. 7 shows a liquid crystal display device using the thin film transistor substrate according to FIG. Though not specifically shown, the liquid crystal display using the thin film transistor substrate according to the above-described FIG. 5 or FIG. 6 described above is also included in the scope of the present invention.

도 7에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정 표시 장치는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(200), 및 상기 박막 트랜지스터 기판과 상기 대향 기판(200) 사이에 형성된 액정층(300)을 포함하여 이루어진다. 7, the liquid crystal display according to an embodiment of the present invention includes a thin film transistor substrate, a counter substrate 200 facing the thin film transistor substrate, and a counter substrate 200 between the thin film transistor substrate and the counter substrate 200 And a liquid crystal layer 300 formed thereon.

상기 박막 트랜지스터 기판은 전술한 도 3과 동일하므로 반복설명은 생략한다. Since the thin film transistor substrate is the same as that of FIG. 3, repetitive description will be omitted.

상기 대향 기판(200)은 컬러 필터 기판으로 이루어질 수 있다. 도시하지는 않았지만, 상기 대향 기판(200) 상에는 화소 영역 이외의 영역으로 광이 누설되는 것을 방지하기 위한 블랙 매트릭스가 형성되고 상기 화소 영역에는 적색, 녹색 및 청색을 포함하는 컬러 필터가 형성될 수 있다. The counter substrate 200 may be a color filter substrate. Although not shown, a black matrix may be formed on the counter substrate 200 to prevent leakage of light to regions other than the pixel region, and a color filter including red, green, and blue may be formed in the pixel region.

본 발명에 따른 디스플레이 장치는 FFS(fringe field switching) 모드, IPS(In-Plane Switching)모드, TN(Twisted Nematic)모드, 및 VA(Vertical Alignment) 모드 등과 같이 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다. The display device according to the present invention may be applied to various display modes such as a fringe field switching (FFS) mode, an in-plane switching (IPS) mode, a twisted nematic (TN) mode, Device. ≪ / RTI >

도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다. 이는 전술한 도 6의 박막 트랜지스터 기판을 이용한 유기 발광 표시 장치에 대한 것이다. 8 is a schematic cross-sectional view of a display device according to another embodiment of the present invention. This relates to the organic light emitting display using the thin film transistor substrate of FIG.

도 8에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판(100), 게이트 라인(110), 게이트 전극(111), 게이트 절연막(120), 액티브층(130), 데이터 라인(140), 제1 전극(141), 제2 전극(142), 평탄화층(160), 패시베이션층(150), 애노드(Anode) 전극(410), 발광부(420), 및 캐소드(Cathode) 전극(430), 및 뱅크(440)를 포함하여 이루어진다. 8, the OLED display according to an exemplary embodiment of the present invention includes a substrate 100, a gate line 110, a gate electrode 111, a gate insulating layer 120, an active layer 130, The first electrode 141, the second electrode 142, the planarization layer 160, the passivation layer 150, the anode electrode 410, the light emitting portion 420, and the cathode (Cathode) An electrode 430, and a bank 440. [0050]

상기 기판(100), 게이트 라인(110), 게이트 전극(111), 게이트 절연막(120), 액티브층(130), 데이터 라인(140), 제1 전극(141), 제2 전극(142), 평탄화층(160), 및 패시베이션층(150)의 구성은 전술한 도 6에서와 동일하므로 반복 설명은 생략하기로 한다. The gate line 110, the gate electrode 111, the gate insulating layer 120, the active layer 130, the data line 140, the first electrode 141, the second electrode 142, The planarization layer 160, and the passivation layer 150 are the same as those in FIG. 6 described above, and thus a repetitive description thereof will be omitted.

상기 애노드 전극(410)은 상기 패시베이션층(150) 상에 패턴 형성된다. 특히, 상기 애노드 전극(410)은 상기 뱅크층(440)에 의해 둘러싸인 화소 영역에 형성된다. 상기 애노드 전극(410)은 콘택홀(CH)을 통해서 상기 제1 전극(141)과 연결된다. The anode electrode 410 is patterned on the passivation layer 150. In particular, the anode electrode 410 is formed in the pixel region surrounded by the bank layer 440. The anode electrode 410 is connected to the first electrode 141 through a contact hole CH.

상기 발광부(420)는 상기 애노드 전극(410) 상에 형성되어 있다. 상기 발광부(420)는 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 발광부(420)는 당업계에 공지된 다양한 형태로 변경될 수 있다. The light emitting portion 420 is formed on the anode electrode 410. Although not shown, the light emitting unit 420 may include a hole injecting layer, a hole transporting layer, an organic light emitting layer, an electron transporting layer, and an electron injecting layer. However, the present invention is not limited thereto, and the light emitting unit 420 may be modified into various forms known in the art.

상기 캐소드 전극(430)은 상기 발광부(420) 상에 형성되어 있다. 이와 같은 캐소드 전극(430)은 공통 전극으로 기능할 수 있다. The cathode electrode 430 is formed on the light emitting portion 420. The cathode electrode 430 may serve as a common electrode.

상기 뱅크층(440)은 상기 패시베이션층(150) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(440)은 광이 투과되는 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(440)에 의해 둘러싸여 있다. The bank layer 440 is formed on the passivation layer 150. Specifically, the bank layer 440 is formed in a region other than a pixel region through which light is transmitted. That is, the pixel region for displaying an image is surrounded by the bank layer 440.

이와 같은 뱅크층(440)은 유기절연물질, 예를 들면 폴리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The bank layer 440 may be formed of an organic insulating material such as polyimide, photo acryl, or benzocyclobutene (BCB), but the present invention is not limited thereto.

한편 도시하지는 않았지만, 상기 캐소드 전극(430) 상에는 수분 침투를 방지하기 위한 당업계에 공지된 다양한 봉지층이 형성된다. 예를 들어, 상기 봉지층은 복수의 무기절연층으로 이루어질 수도 있고, 무기절연층과 유기절연층이 교대로 적층된 구조로 이루어질 수도 있고, 금속판을 포함하여 이루어질 수도 있다. Although not shown, various sealing layers known in the art for preventing moisture penetration are formed on the cathode electrode 430. For example, the sealing layer may be formed of a plurality of inorganic insulating layers, or alternatively may have a structure in which an inorganic insulating layer and an organic insulating layer are alternately stacked, or may include a metal plate.

또한, 상기 발광부(420)에서 방출된 광이 이동하는 경로에 컬러 필터가 추가로 포함될 수 있다. In addition, a color filter may be further included in a path along which light emitted from the light emitting unit 420 moves.

이와 같은 본 발명에 따른 유기 발광 표시 장치는 상부 발광(Top Emission) 방식, 또는 하부 발광(Bottom Emission) 방식 등과 같은 당업계에 공지된 다양한 방식으로 적용될 수 있다. The organic light emitting display according to the present invention may be applied to various methods known in the art such as a top emission method or a bottom emission method.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the claims, and all technical ideas within the scope of equivalents should be interpreted as being included in the scope of the present invention.

100: 기판 110: 게이트 라인
111: 게이트 전극 120: 게이트 절연막
130: 액티브층 140: 데이터 라인
141: 제1 전극 142: 제2 전극
150: 패시베이션층 160: 평탄화층
170: 공통 전극 180: 층간 절연막
190: 화소 전극 200: 대향 기판
300: 액정층 410: 애노드 전극
420: 발광부 430: 캐소드 전극
440: 뱅크층100: substrate 110: gate line
111: gate electrode 120: gate insulating film
130: active layer 140: data line
141: first electrode 142: second electrode
150: passivation layer 160: planarization layer
170: common electrode 180: interlayer insulating film
190: pixel electrode 200: opposing substrate
300: liquid crystal layer 410: anode electrode
420: light emitting portion 430: cathode electrode
440: bank layer

Claims (9)

기판;
상기 기판 상에서 제1 방향으로 배열된 게이트 라인;
상기 게이트 라인 상에 구비된 게이트 절연막;
상기 게이트 라인과 교차하도록 제2 방향으로 배열되며 상기 게이트 절연막 상에 구비된 데이터 라인; 및
상기 게이트 라인과 상기 데이터 라인 사이에 마련된 평탄화층을 포함하여 이루어진 박막 트랜지스터 기판. Board;
A gate line arranged in the first direction on the substrate;
A gate insulating film provided on the gate line;
A data line arranged on the gate insulating film in a second direction so as to intersect with the gate line; And
And a planarization layer provided between the gate line and the data line. 제1항에 있어서,
상기 평탄화층은 박막 트랜지스터 영역에 개구부를 구비하고 있고, 상기 평탄화층의 상기 개구부 내에 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터가 구비되어 있는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the planarization layer has an opening in a thin film transistor region and a thin film transistor including an active layer, a source electrode, and a drain electrode in the opening of the planarization layer. 제1항에 있어서,
상기 평탄화층은 상기 게이트 절연막과 상기 데이터 라인 사이에 구비되어 있는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the planarization layer is provided between the gate insulating film and the data line. 제1항에 있어서,
상기 평탄화층과 상기 데이터 라인 사이에 액티브층이 추가로 구비되어 있는 박막 트랜지스터 기판.The method according to claim 1,
And an active layer is further provided between the planarization layer and the data line. 제1항에 있어서,
상기 박막 트랜지스터의 드레인 전극과 연결되는 화소 전극; 및
상기 화소 전극과 함께 전계를 형성하는 공통 전극을 추가로 포함하고,
상기 공통 전극은 상기 데이터 라인과 중첩되지 않도록 구비된 박막 트랜지스터 기판. The method according to claim 1,
A pixel electrode connected to a drain electrode of the thin film transistor; And
And a common electrode which forms an electric field together with the pixel electrode,
And the common electrode is not overlapped with the data line. 제1항에 있어서,
상기 평탄화층 상에 구비된 패시베이션층 및 상기 패시베이션층 상에 구비된 화소 전극을 추가로 포함하여 이루어진 박막 트랜지스터 기판. The method according to claim 1,
A passivation layer provided on the planarization layer, and a pixel electrode provided on the passivation layer. 기판 상에 게이트 전극 및 게이트 라인을 형성하는 공정;
상기 게이트 전극과 상기 게이트 라인 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 개구부를 구비하는 평탄화층을 형성하는 공정; 및
상기 평탄화층 상에 데이터 라인을 형성함과 더불어 상기 개구부 내에 소스 전극과 드레인 전극을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조 방법. Forming a gate electrode and a gate line on a substrate;
Forming a gate insulating film on the gate electrode and the gate line;
Forming a planarization layer having an opening on the gate insulating film; And
Forming a data line on the planarization layer, and forming a source electrode and a drain electrode in the opening. 제7항에 있어서,
상기 소스 전극, 상기 드레인 전극, 및 상기 데이터 라인 상에 패시베이션층을 형성하는 공정; 및
상기 패시베이션층 상에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 추가로 포함하는 박막 트랜지스터 기판의 제조 방법. 8. The method of claim 7,
Forming a passivation layer on the source electrode, the drain electrode, and the data line; And
And forming a pixel electrode connected to the drain electrode on the passivation layer. 박막 트랜지스터 기판을 포함하여 이루어지고,
상기 박막 트랜지스터 기판은 전술한 제1항 내지 제6항 중 어느 한 항에 따른 박막 트랜지스터 기판으로 이루어진 디스플레이 장치. A thin film transistor substrate,
Wherein the thin film transistor substrate comprises the thin film transistor substrate according to any one of claims 1 to 6.
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