KR102090518B1 - Oxide semiconductor thin film transistor and Display Device and Method of manufacturing the sames - Google Patents

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Abstract

본 발명에 따른 산화물 반도체 박막 트랜지스터 기판은 기판 상에 형성된 차광막, 상기 차광막 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 액티브층, 상기 액티브층의 소정 영역과 연결되는 소스 및 드레인 전극, 상기 소스 및 드레인 전극 상에 형성된 보호막, 상기 보호막 상에 형성되어 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 차광막과 버퍼층은 동일한 패턴으로 형성되는 것을 특징으로 하여, 광신뢰성 및 소자 균일화를 확보 할 수 있다.The oxide semiconductor thin film transistor substrate according to the present invention includes a light blocking film formed on a substrate, a buffer layer formed on the light blocking film, a gate electrode formed on the buffer layer, a gate insulating film formed on the gate electrode, and an active layer formed on the gate insulating film, and Source and drain electrodes connected to a predetermined region of the active layer, a protective layer formed on the source and drain electrodes, a pixel electrode formed on the protective layer and connected to the drain electrode, wherein the light shielding layer and the buffer layer are formed in the same pattern. It is characterized in that, it is possible to ensure the optical reliability and device uniformity.

Description

산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법{Oxide semiconductor thin film transistor and Display Device and Method of manufacturing the sames}Oxide semiconductor thin film transistor and display device and method of manufacturing the sames

본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법에 관한 것이다.The present invention relates to a thin film transistor, and more particularly, to an oxide semiconductor thin film transistor and a display device and a method for manufacturing the same.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다. Thin film transistors are widely used as switching elements of display devices such as liquid crystal display devices and organic light emitting devices.

박막 트랜지스터는 액티브층을 구성하는 물질을 기준으로 하여, 상기 액티브층으로 비정질 실리콘이 사용되는 비정질 실리콘 박막 트랜지스터, 상기 액티브층으로 다결정 실리콘이 사용되는 다결정 실리콘 박막 트랜지스터, 및 상기 액티브층으로 산화물 반도체가 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.The thin film transistor is based on a material constituting the active layer, an amorphous silicon thin film transistor using amorphous silicon as the active layer, a polycrystalline silicon thin film transistor using polycrystalline silicon as the active layer, and an oxide semiconductor as the active layer It can be classified as an oxide semiconductor thin film transistor used.

비정질 실리콘 박막 트랜지스터(a-Si TFT)는 짧은 시간 내에 비정질 실리콘을 증착하여 액티브층을 형성하므로 공정 시간이 감소하고 생산 비용이 적게 드는 장점이 있지만, 액티브층 내에서 캐리어의 이동도(mobility)가 낮아서 전류 구동 능력이 떨어지고 문턱 전압의 변화가 일어나 능동 매트릭스 유기발광소자(AMOLED) 등의 응용에는 그 사용이 제한되는 문제가 있다. Amorphous silicon thin film transistors (a-Si TFTs) have the advantage of depositing amorphous silicon in a short time to form an active layer, which reduces the process time and reduces production cost, but the mobility of carriers in the active layer is reduced. It has a problem that its use is limited in applications such as active matrix organic light emitting devices (AMOLED) due to low current driving capability and a change in threshold voltage.

다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 비정질 실리콘을 증착한 후 비정질 실리콘을 결정화는 공정을 추가로 거치기 때문에 공정 수가 증가하여 제조비용이 상승하고, 높은 공정 온도에서 결정화 공정을 수행하기 때문에 대면적 응용이 매우 곤란하며, 다결정 특성에 의한 소자 균일도(Uniformity)가 확보되지 못하는 문제점이 있다.Since polycrystalline silicon thin film transistors (poly-Si TFTs) additionally undergo a process of crystallizing amorphous silicon after depositing amorphous silicon, the number of processes increases, resulting in an increase in manufacturing cost, and a large area because of the crystallization process performed at a high process temperature. Application is very difficult, and there is a problem in that device uniformity due to polycrystalline properties cannot be secured.

한편, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 낮은 온도에서 액티브층을 구성하는 산화물을 성막할 수 있고 액티브층 내에서 캐리어의 높은 이동도(mobility)를 얻을 수 있으며 산소의 함량에 따라 산화물의 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하고, 산화물의 특성상 투명하여 투명 디스플레이를 구현하는 데도 큰 문제가 없기 때문에 최근 박막 트랜지스터로의 응용에 큰 관심을 끌고 있다. On the other hand, the oxide semiconductor thin film transistor (Oxide semiconductor TFT) can form an oxide constituting the active layer at a low temperature, obtain a high mobility (mobility) of the carrier in the active layer, and the resistance of the oxide according to the content of oxygen Because of the large change, it is very easy to obtain desired properties, and because of the nature of the oxide, it is transparent, and thus there is no problem in realizing a transparent display.

이하 도면을 참조로 종래의 산화물 반도체 박막 트랜지스터 기판에 대해서 설명하기로 한다.Hereinafter, a conventional oxide semiconductor thin film transistor substrate will be described with reference to the drawings.

도 1은 종래의 산화물 반도체 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.1 is a schematic manufacturing process cross-sectional view of a conventional oxide semiconductor thin film transistor substrate.

도 1에 도시된 바와 같이, 종래의 박막 트랜지스터 기판은 기판(10) 상에 형성된 게이트 전극(20), 게이트 절연막(30), 액티브층(40), 에치 스톱퍼(50), 소스 전극(60a) 및 드레인 전극(60b), 보호막(70), 및 화소 전극(80)을 포함하여 이루어진다.As shown in FIG. 1, a conventional thin film transistor substrate includes a gate electrode 20 formed on a substrate 10, a gate insulating film 30, an active layer 40, an etch stopper 50, and a source electrode 60a. And a drain electrode 60b, a protective film 70, and a pixel electrode 80.

상기 기판(10)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱이 이용될 수도 있다.Glass is mainly used for the substrate 10, but a transparent plastic that can be bent or bent may be used.

상기 게이트 전극(20)은 상기 기판(10) 상에 형성되어 있다.The gate electrode 20 is formed on the substrate 10.

상기 액티브층(40)에 외부광이 입사되면 문턱 전압의 변화가 발생할 수 있고, 특히, 상기 액티브층(40)이 산화물 반도체로 형성되는 경우에는 그와 같은 문턱 전압의 변화가 심하게 된다. 따라서, 상기 게이트 전극(20)은 상기 액티브층(40)에 외부광이 입사되는 것을 방지하기 위해서 상기 액티브층(40) 보다 넓게 형성할 수 있다. When external light is incident on the active layer 40, a change in threshold voltage may occur. In particular, when the active layer 40 is formed of an oxide semiconductor, such a change in threshold voltage becomes severe. Therefore, the gate electrode 20 may be formed wider than the active layer 40 to prevent external light from entering the active layer 40.

상기 게이트 절연막(30)은 상기 게이트 전극(20) 상에 형성되어 있다.The gate insulating film 30 is formed on the gate electrode 20.

상기 액티브층(40)은 상기 게이트 절연막(30) 상에 형성되고, 산화물 반도체로 이루어질 수 있다.The active layer 40 is formed on the gate insulating film 30 and may be formed of an oxide semiconductor.

상기 에치 스톱퍼(50)는 액티브층(40) 상에 형성되어, 상기 소스 전극(60a) 및 드레인 전극(60b) 패턴 형성시 액티브층(40)의 채널 영역이 식각되는 것을 방지하기 위한 것으로, 통상 실리콘 질화물이 사용된다.The etch stopper 50 is formed on the active layer 40 to prevent the channel region of the active layer 40 from being etched when the source electrode 60a and drain electrode 60b patterns are formed. Silicon nitride is used.

상기 소스 전극(60a) 및 드레인 전극(60b)은 상기 게이트 절연막(30)과 상기 에치 스톱퍼(50) 상에 상기 액티브층(40)과 연결되도록 형성되어 있다.The source electrode 60a and the drain electrode 60b are formed to be connected to the active layer 40 on the gate insulating film 30 and the etch stopper 50.

상기 보호막(70)은 상기 소스 전극(60a) 및 드레인 전극(60b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(70)은 소정 영역에 콘택홀(CH)을 구비하고 있어, 상기 콘택홀(H)에 의해서 상기 드레인 전극(60b)의 소정 영역이 노출된다.The passivation layer 70 is formed on the entire surface of the substrate including the source electrode 60a and the drain electrode 60b. However, the protective layer 70 includes a contact hole CH in a predetermined region, and a predetermined region of the drain electrode 60b is exposed by the contact hole H.

상기 화소 전극(80)은 상기 보호막(70) 상에 형성되어 있다. 특히, 상기 화소 전극(80)은 상기 콘택홀(H)을 통해서 상기 드레인 전극(60b)의 소정 영역과 연결되어 있다.The pixel electrode 80 is formed on the passivation layer 70. In particular, the pixel electrode 80 is connected to a predetermined region of the drain electrode 60b through the contact hole H.

이와 같은 종래의 산화물 반도체 박막 트랜지스터 기판은 다음과 같은 문제점이 있다. The conventional oxide semiconductor thin film transistor substrate has the following problems.

전술한 바와 같이 액티브층(40)에 외부광이 입사되는 것을 방지하기 위해서 상기 게이트 전극(20)을 상기 액티브층(40) 보다 넓게 형성하게 되는데, 그 경우 상기 게이트 전극(20)과 소스 전극(60a) 사이 및 상기 게이트 전극(20)과 드레인 전극(60b)간의 기생 커패시턴스가 발생되는 문제점이 있다.As described above, in order to prevent external light from entering the active layer 40, the gate electrode 20 is formed wider than the active layer 40. In this case, the gate electrode 20 and the source electrode ( There is a problem in that parasitic capacitance is generated between 60a) and between the gate electrode 20 and the drain electrode 60b.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 게이트 전극과 소스 전극 사이 및 상기 게이트 전극과 드레인 전극간의 오버랩되는 부분에서 발생되는 기생 커패시턴스를 줄이고, 액티브층에 외부광이 입사되는 것을 방지할 수 있는 산화물 반도체 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법을 제공하는데 그 목적이 있다.The present invention has been devised to solve the above-mentioned conventional problems, and the present invention reduces parasitic capacitance generated in an overlapping portion between a gate electrode and a source electrode and between the gate electrode and the drain electrode, and external light enters the active layer. An object of the present invention is to provide an oxide semiconductor thin film transistor substrate, a display device, and a method of manufacturing the same.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 차광막, 상기 차광막 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 액티브층, 상기 액티브층의 소정 영역과 연결되는 소스 및 드레인 전극, 상기 소스 및 드레인 전극 상에 형성된 보호막, 상기 보호막 상에 형성되어 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 차광막과 버퍼층은 동일한 패턴으로 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터 기판을 제공한다.In order to achieve the above object, the present invention provides a light-shielding film formed on a substrate, a buffer layer formed on the light-shielding film, a gate electrode formed on the buffer layer, a gate insulating film formed on the gate electrode, and an active layer formed on the gate insulating film, and Source and drain electrodes connected to a predetermined region of the active layer, a protective layer formed on the source and drain electrodes, a pixel electrode formed on the protective layer and connected to the drain electrode, wherein the light shielding layer and the buffer layer are formed in the same pattern. It provides an oxide semiconductor thin film transistor substrate, characterized in that.

본 발명은 또한, 기판 상에 차광막, 버퍼층, 게이트 전극, 포토 레지스트를 차례로 적층하는 공정, 상기 게이트 전극 상에 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역, 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴을 형성하는 공정, 상기 포토 레지스트 패턴을 마스크로 이용하여 차례로 상기 게이트 전극을 습식 식각하고, 상기 버퍼층을 건식 식각하고, 상기 차광막을 습식 식각하여 상기 차광막 및 상기 버퍼층을 패턴 형성한 후, 상기 포토 레지스트 패턴을 애싱 처리하는 공정, 상기 애싱 처리 이후 잔존하는 포토 레지스트 패턴을 마스크로 이용하여 상기 게이트 전극을 습식 식각하여 상기 게이트 전극을 패턴 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 산화물 반도체 박막 트랜지스터 기판의 제조방법을 제공한다.The present invention also provides a process of sequentially stacking a light-shielding film, a buffer layer, a gate electrode, and a photoresist on a substrate, an area where a pattern is not formed on the gate electrode, an area where a pattern is formed at a relatively low height, and a relatively high height. A process of forming a photoresist pattern having a region in which a furnace pattern is formed, wet etching the gate electrode in sequence using the photoresist pattern as a mask, dry etching the buffer layer, and wet etching the light shielding film to form the light shielding film and After forming the buffer layer pattern, a step of ashing the photoresist pattern, and a step of wet etching the gate electrode using the photoresist pattern remaining after the ashing as a mask to form the gate electrode as a pattern Oxide semiconductor foil, characterized in that made It provides a process for the preparation of a transistor substrate.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above has the following effects.

본 발명은 기판 상에 차광막과 버퍼층을 형성함으로써, 광신뢰성을 확보함과 동시에 게이트 전극을 액태브층보다 좁게 형성할 수 있어 게이트 전극과 소스 전극 사이 및 게이트 전극과 드레인 전극간의 오버랩되는 부분에서 발생되는 기생 커패시턴스를 줄여 소자 균일화를 확보할 수 있다.According to the present invention, by forming a light-shielding film and a buffer layer on a substrate, it is possible to form a gate electrode narrower than an active layer at the same time while ensuring light reliability, and thus occurs in an overlapping portion between the gate electrode and the source electrode and between the gate electrode and the drain electrode. Reduced parasitic capacitance can ensure device uniformity.

또한, 본 발명은 기판 상에 차례로 적층된 차광막, 버퍼층, 및 게이트 전극을 회절 마스크 또는 하프톤 마스크를 이용하여 동시에 패턴 형성함으로써, 마스크 공정을 줄일 수 있어 제조비용의 절감 및 생산공정의 단순화로 시장성을 확보할 수 있다.In addition, the present invention is a light shielding film, a buffer layer, and a gate electrode sequentially stacked on a substrate by using a diffraction mask or a halftone mask to simultaneously form a pattern, thereby reducing the mask process, thereby reducing manufacturing cost and simplifying the production process. Can be secured.

도 1은 종래의 산화물 반도체 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3A 내지 3E는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 5은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 6a는 종래 산화물 반도체 박막 트랜지스터 기판의 외부광에 의한 문턱 전압의 변화를 나타내는 그래프이다.
도 6b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 외부광에 의한 문턱 전압의 변화를 나타내는 그래프이다.1 is a schematic cross-sectional view of a conventional oxide semiconductor thin film transistor substrate.
2 is a schematic cross-sectional view of an oxide semiconductor thin film transistor substrate according to an embodiment of the present invention.
3A to 3E are schematic manufacturing process cross-sectional views of an oxide semiconductor thin film transistor substrate according to an embodiment of the present invention.
4 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention.
5 is a schematic cross-sectional view of a liquid crystal display according to an exemplary embodiment of the present invention.
6A is a graph showing a change in threshold voltage due to external light of a conventional oxide semiconductor thin film transistor substrate.
6B is a graph showing a change in threshold voltage due to external light of an oxide semiconductor thin film transistor substrate according to an embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term "on" described herein is meant to include not only the case where a certain component is formed on the upper surface of another component, but also when a third component is interposed between these components.

본 명세서에서 기술되는 "연결된다" 라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.The term " connected " as used herein means to include not only a case in which one component is directly connected to another component but also a component indirectly connected to another component through a third component.

본 명세서에서 기술되는 "패턴이 동일하다" 라는 것은 어떤 구성과 다른 구성의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미차가 발생한 경우를 포함하는 것으로 해석되어야 한다.As used herein, "the pattern is the same" should be interpreted to include a case in which a pattern of a certain configuration and a different configuration are completely identical, as well as a case where a difference occurs in the process.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terms used in this specification are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 명세서에서 기술되는 "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms such as "comprises" described herein are intended to indicate the existence of a feature, number, step, operation, component, part, or combination thereof described, one or more other features, numbers, steps, It should be understood that it does not preclude the existence or addition possibility of the operation, components, parts or combinations thereof.

이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.Hereinafter, preferred embodiments of the present invention designed to solve the above problems will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 개략적인 단면도이다.2 is a schematic cross-sectional view of an oxide semiconductor thin film transistor substrate according to an embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판은 기판(100), 차광막(200), 버퍼층(300), 게이트 전극(400), 게이트 절연막(500), 액티브층(600), 에치스톱퍼(700), 소스 전극(800a), 드레인 전극(800b), 보호막(900), 및 화소 전극(1000)을 포함하여 이루어진다.2, the oxide semiconductor thin film transistor substrate according to an embodiment of the present invention includes a substrate 100, a light shielding film 200, a buffer layer 300, a gate electrode 400, a gate insulating film 500, an active layer 600, the etch stopper 700, the source electrode 800a, a drain electrode 800b, a protective film 900, and a pixel electrode 1000.

상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.Glass is mainly used for the substrate 100, but a transparent plastic that can be bent or bent, for example, polyimide may be used. When a polyimide is used as a material for the substrate 100, considering that a high temperature deposition process is performed on the substrate 100, a polyimide excellent in heat resistance capable of withstanding high temperature may be used.

상기 차광막(200)은 상기 기판(100) 상에 패턴 형성되어 있다. 상기 차광막(200)은 상기 기판(100)의 아래에서 상기 액티브층(600)으로 광이 입사되는 것을 차단하는 역할을 하는 것이고, 따라서, 상기 차광막(200)은 상기 액티브층(600)을 가릴 수 있도록 형성된다. 즉, 상기 차광막(200)은 상기 액티브층(600)과 동일하거나 그보다 넓은 면적을 가지도록 형성된다.The light shielding film 200 is patterned on the substrate 100. The light-shielding film 200 serves to block light from entering the active layer 600 below the substrate 100, and thus, the light-shielding film 200 may cover the active layer 600. So that it is formed. That is, the light shielding film 200 is formed to have the same or larger area than the active layer 600.

상기 차광막(200)은 불투명 금속 또는 전기전도도가 우수한 금속 이외의 재료로 이루어진다.The light-shielding film 200 is made of a material other than an opaque metal or a metal having excellent electrical conductivity.

보다 구체적으로, 상기 차광막(200)은 상기 기판(100)의 아래에서 상기 액티브층(600)으로 광이 입사되는 것을 차단하기 위해 형성된 것이므로, 불투명 금속으로 이루어지며, 구체적으로, 산화구리(Ⅱ)로 이루어질 수 있다.More specifically, since the light shielding film 200 is formed to block light from entering the active layer 600 below the substrate 100, it is made of an opaque metal, and specifically, copper (II) oxide. It can be made of.

또한, 상기 차광막(200)이 전기전도도가 우수한 금속으로 이루어지게 되면, 상기 차광막(200)과 다른 전극들 사이에서 기생 커패시턴스가 발생하여 소자의 구동 특성이 저하되는 문제가 있어, 상기 차광막(200)은 전기전도도가 우수한 금속 이외의 재료로 이루어질 수 있다. In addition, when the light-shielding film 200 is made of a metal having excellent electrical conductivity, there is a problem that parasitic capacitance occurs between the light-shielding film 200 and other electrodes, thereby deteriorating driving characteristics of the device, and the light-shielding film 200 Silver may be made of a material other than metal having excellent electrical conductivity.

따라서, 본 발명의 일 실시예에 따른 차광막(200)은 전기전도도가 열악한 재료로 이루어지며, 구체적으로, 비정질 실리콘(a-Si)과 같은 반도체 물질 또는 블랙 수지 물질로 이루어질 수 있다.Therefore, the light-shielding film 200 according to an embodiment of the present invention is made of a material having poor electrical conductivity, and specifically, may be made of a semiconductor material such as amorphous silicon (a-Si) or a black resin material.

한편, 본 발명에 따른 산화물 반도체 박막 트랜지스터 기판을 제조하기 위해서는 대략 300℃ 이상의 고온의 증착 공정이 수행되므로, 상기 차광막(200)의 재료는 고온의 증착 공정에 잘 견딜 수 있어야 한다. 이와 같은 내열성 특성을 고려할 때, 상기 블랙 수지 물질보다는 상기 비정질 실리콘(a-Si)과 같은 반도체 물질이 상기 차광막(200)의 재료로 더 바람직하다.On the other hand, in order to manufacture the oxide semiconductor thin film transistor substrate according to the present invention, since a high temperature deposition process of approximately 300 ° C. or higher is performed, the material of the light shielding film 200 must be able to withstand high temperature deposition processes. Considering such heat resistance properties, a semiconductor material such as the amorphous silicon (a-Si) is more preferable as the material of the light shielding film 200 than the black resin material.

상기 비정질 실리콘(a-Si)과 같은 반도체 물질을 상기 차광막(200)의 재료로 이용할 경우 상기 반도체 물질의 두께는 1000 내지 3000 Å 범위가 바람직하다. 만약, 상기 반도체 물질의 두께가 1000 Å 미만일 경우에는 차광 효과가 떨어질 수 있고, 만약, 상기 반도체 물질의 두께가 3000 Å 초과할 경우에는 차광 효과 증진은 미미한 반면 박막 트랜지스터의 전체 두께가 증가되기 때문이다.When a semiconductor material such as the amorphous silicon (a-Si) is used as a material for the light shielding film 200, the thickness of the semiconductor material is preferably in the range of 1000 to 3000 mm 2. If the thickness of the semiconductor material is less than 1000 Å, the light blocking effect may be deteriorated. If the thickness of the semiconductor material exceeds 3000 Å, the light blocking effect enhancement is insignificant while the overall thickness of the thin film transistor is increased. .

상기 버퍼층(300)은 상기 차광막(200) 상에 상기 차광막(200)과 동일한 패턴으로 형성되어 있다.The buffer layer 300 is formed on the light shielding film 200 in the same pattern as the light shielding film 200.

상기 버퍼층(300)은 상기 차광막(200)과 상기 게이트 전극(400) 사이에 상기 차광막(200)과 동일한 패턴으로 형성되어, 상기 차광막(200)으로 금속 물질이 이용되는 경우 상기 게이트 전극(400)을 상기 차광막(200)으로부터 절연시키는 역할을 한다.The buffer layer 300 is formed in the same pattern as the light-shielding film 200 between the light-shielding film 200 and the gate electrode 400, and when the metal material is used as the light-shielding film 200, the gate electrode 400 It serves to insulate from the light-shielding film 200.

또한, 상기 버퍼층(300)은 본 발명에 따른 박막 트랜지스터가 유기발광장치에 적용될 경우 외부의 수분이나 습기가 유기발광장치 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은 버퍼층(300)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.In addition, when the thin film transistor according to the present invention is applied to an organic light emitting device, the buffer layer 300 may also serve to prevent external moisture or moisture from penetrating into the organic light emitting device. The buffer layer 300 may be made of silicon oxide or silicon nitride.

상기 게이트 전극(400)은 상기 차광막과 중첩되는 영역이면서 상기 버퍼층 상에 패턴 형성 되어 있다. 상기 게이트 전극(400)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The gate electrode 400 is a region overlapping the light blocking film and is patterned on the buffer layer. The gate electrode 400 is molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu), or their It may be made of an alloy, and may be made of a single layer of the metal or alloy or multiple layers of two or more layers.

이때 상기 게이트 전극(400)은 상기 액티브층(600)보다 좁게 형성되고, 상기 차광막(200) 및 버퍼층(300)은 상기 액티브층(600)보다 넓게 형성될 수 있다. In this case, the gate electrode 400 may be formed narrower than the active layer 600, and the light blocking layer 200 and the buffer layer 300 may be formed wider than the active layer 600.

일반적으로 게이트 전극이 액티브층보다 좁게 형성되는 경우에는 액티브층에 외부광이 입사되면서 문턱 전압의 변화가 야기되는 문제가 발생된다. 그러나 본 발명에서는 상기 차광막(200) 및 버퍼층(300)이 액티브층(600)보다 넓게 형성됨으로써 상기 차광막(200)에 의해 외부광이 상기 액티브층(600)으로 입사되는 것이 차단되기 때문에 상기 게이트 전극(400)을 액티브층(600)보다 좁게 형성할 수 있게 된다.In general, when the gate electrode is formed narrower than the active layer, a problem occurs in which external light is incident on the active layer, causing a change in threshold voltage. However, in the present invention, since the light shielding film 200 and the buffer layer 300 are formed to be wider than the active layer 600, blocking the external light from entering the active layer 600 by the light shielding film 200 prevents the gate electrode. The 400 can be formed narrower than the active layer 600.

도 6a는 종래 산화물 반도체 박막 트랜지스터 기판의 외부광에 의한 문턱 전압의 변화를 나타내는 그래프이고, 도 6b는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 외부광에 의한 문턱 전압의 변화를 나타내는 그래프이다.6A is a graph showing a change in threshold voltage due to external light of a conventional oxide semiconductor thin film transistor substrate, and FIG. 6B shows a change of threshold voltage due to external light of an oxide semiconductor thin film transistor substrate according to an embodiment of the present invention It is a graph.

도 6a와 6b는 1hr, 60℃, 5Kcd/㎡인 NBTIS 조건 하에서의 문턱 전압의 변화를 나타내는 그래프로서, 가로축은 게이트 전극, 세로축은 드레인 전류를 나타낸 것이다. 6A and 6B are graphs showing changes in threshold voltage under NBTIS conditions of 1 hr, 60 ° C. and 5 Kcd / m 2, the horizontal axis represents the gate electrode, and the vertical axis represents the drain current.

도 6a에서 알 수 있듯이, 종래 산화물 반도체 박막 트랜지스터 기판의 외부광에 의한 문턱 전압의 변화가 균일하지 않다는 것을 알 수 있다. 이는 종래 산화물 반도체 박막 트랜지스터 기판의 경우 외부광이 액티브층으로 입사되는 것을 차단하기 위해서 게이트 전극이 액티브층보다 넓게 형성됨으로써 게이트 전극과 소스 전극 간, 및 게이트 전극과 드레인 전극 간에 오버랩되는 부분에서 기생 커패시턴스가 발생하기 때문이다.As can be seen in FIG. 6A, it can be seen that the change in threshold voltage due to external light of the conventional oxide semiconductor thin film transistor substrate is not uniform. In the case of a conventional oxide semiconductor thin film transistor substrate, the parasitic capacitance is formed at a portion overlapping between the gate electrode and the source electrode and the gate electrode and the drain electrode by forming the gate electrode wider than the active layer to block external light from entering the active layer. This is because it occurs.

이에 반하여, 도 6b에서 알 수 있듯이, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판은 외부광에 의한 문턱 전압의 변화가 균일하다는 것을 알 수 있다. 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판은 상기 차광막(200)에 의해 외부광이 차단되기 때문에 상기 게이트 전극(400)을 상기 액티브층(600)보다 좁게 형성함으로써, 게이트 전극과 소스 전극 간, 게이트 전극과 드레인 전극 간에 오버랩되는 부분이 줄어들고, 이에 따라 게이트 전극과 소스 전극 간, 게이트 전극과 드레인 전극 간에 오버랩되는 부분에서 발생하는 기생 커패시턴스를 줄일 수 있기 때문이다.On the other hand, as can be seen in Figure 6b, it can be seen that the oxide semiconductor thin film transistor substrate according to an embodiment of the present invention has a uniform change in threshold voltage due to external light. In the oxide semiconductor thin film transistor substrate according to an embodiment of the present invention, since external light is blocked by the light blocking film 200, the gate electrode 400 is formed narrower than the active layer 600, thereby forming a gate electrode and a source electrode. This is because the overlapping portion between the liver and the gate electrode and the drain electrode is reduced, and accordingly, parasitic capacitance generated at the overlapping portion between the gate electrode and the source electrode and between the gate electrode and the drain electrode can be reduced.

따라서, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판은 상기 차광막(200) 및 버퍼층(300)을 상기 액티브층(600)보다 넓게 형성함으로써 광신뢰성을 확보함과 동시에, 상기 게이트 전극(400)을 상기 액티브층(600)보다 좁게 형성함으로써 소자 균일화를 확보할 수 있다.Therefore, in the oxide semiconductor thin film transistor substrate according to an embodiment of the present invention, the light shielding film 200 and the buffer layer 300 are formed to be wider than the active layer 600, thereby ensuring optical reliability and at the same time, the gate electrode 400 ) Is formed narrower than the active layer 600 to ensure device uniformity.

다시 도 2를 참조하면, 상기 게이트 절연막(500)은 상기 게이트 전극(400) 상에 형성되어 있다.Referring to FIG. 2 again, the gate insulating layer 500 is formed on the gate electrode 400.

상기 게이트 절연막(500)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다. 상기 게이트 절연막(500)은 상기 게이트 전극(400)을 상기 액티브층(600)으로부터 절연시키는 역할을 한다.The gate insulating film 500 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). have. The gate insulating layer 500 serves to insulate the gate electrode 400 from the active layer 600.

상기 액티브층(600)은 상기 게이트 전극(400)과 중첩되는 영역이면서 상기 게이트 절연막(500) 상에 형성되어 있다. The active layer 600 is an area overlapping the gate electrode 400 and is formed on the gate insulating layer 500.

이와 같은 액티브층(600)은 산화물 반도체로 형성될 수 있고, 특히 인듐 갈륨 아연 산화물(In-Ga-Zn-O), 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 등을 그 예로 들 수 있다.The active layer 600 may be formed of an oxide semiconductor, and examples thereof include indium gallium zinc oxide (In-Ga-Zn-O), zinc oxide (ZnO), and indium zinc oxide (InZnO). .

상기 에치 스톱퍼(700)는 상기 액티브층(600) 상에 형성되어 있다. 상기 에치 스톱퍼(700)는 상기 소스 전극(800a) 및 드레인 전극(800b) 패턴 형성시 상기 액티브층(600)의 채널 영역이 식각되는 것을 방지하기 위한 것으로서, 통상 실리콘 질화물이 사용된다.The etch stopper 700 is formed on the active layer 600. The etch stopper 700 is for preventing the channel region of the active layer 600 from being etched when the source electrode 800a and the drain electrode 800b are formed, and silicon nitride is usually used.

보다 구체적으로, 상기 액티브층(600)이 산화물 반도체로 이루어진 경우 산화물 반도체는 식각 공정에 필요한 식각액 또는 식각가스 및 플라즈마 처리 공정에 필요한 플라즈마가스에 의해 쉽게 반도체 특성을 잃고 도체로 변질되는 단점이 있다. 이러한 산화물 반도체의 변질을 방지하기 위해서, 상기 액티브층(600) 상의 상기 에치 스톱퍼(700)는 액티브층(600) 중에서 상기 소스 전극(800a)과 드레인 전극(800b)에 의해 커버되지 않는 영역, 즉, 상기 액티브층(600)의 채널영역을 포함한 적어도 일부를 커버하도록 형성된다.More specifically, when the active layer 600 is made of an oxide semiconductor, the oxide semiconductor has a disadvantage that it easily loses semiconductor properties and deteriorates into a conductor by an etchant or an etching gas required for an etching process and a plasma gas required for a plasma treatment process. In order to prevent the deterioration of the oxide semiconductor, the etch stopper 700 on the active layer 600 is an area not covered by the source electrode 800a and the drain electrode 800b in the active layer 600, that is, , It is formed to cover at least a portion of the active layer 600 including the channel region.

상기 소스 전극(800a) 및 드레인 전극(800b)은 상기 에치 스톱퍼(700) 상에 서로 마주하면서 패턴 형성되어 있다. The source electrode 800a and the drain electrode 800b are patterned while facing each other on the etch stopper 700.

보다 구체적으로, 상기 게이트 절연막(500)과 상기 에치 스톱퍼(700) 상에 상기 액티브층(600)의 소정 영역과 연결되면서 즉, 상기 소스 전극(800a)은 상기 액티브층(600)의 일단 영역과 연결되어 있고, 상기 드레인 전극(800b)은 상기 액티브층(600)의 타단 영역과 연결되면서 서로 마주하고 형성되어 있다.More specifically, while being connected to a predetermined region of the active layer 600 on the gate insulating film 500 and the etch stopper 700, that is, the source electrode 800a is connected to one region of the active layer 600. It is connected, and the drain electrode 800b is formed facing each other while being connected to the other end region of the active layer 600.

상기 보호막(900)은 상기 소스 전극(800a) 및 드레인 전극(800b) 상에 형성되어 있다. 다만, 상기 보호막(900)은 소정 영역에 콘택홀(H)을 구비하고 있어, 상기 콘택홀(H)에 의해서 상기 드레인 전극(800b)의 소정 영역이 노출된다.The passivation layer 900 is formed on the source electrode 800a and the drain electrode 800b. However, the protective film 900 includes a contact hole H in a predetermined region, and a predetermined region of the drain electrode 800b is exposed by the contact hole H.

상기 화소 전극(1000)은 상기 보호막(900) 상에 패턴 형성되어 있다. 특히, 화소 전극(1000)은 상기 콘택홀(H)을 통하여 상기 노출된 드레인 전극(800b)과 연결되어 있다.The pixel electrode 1000 is patterned on the passivation layer 900. In particular, the pixel electrode 1000 is connected to the exposed drain electrode 800b through the contact hole H.

상기 화소 전극(1000)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다. The pixel electrode 1000 may be made of a transparent metal oxide such as ITO, but is not limited thereto, and may be made of an opaque metal in some cases.

도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.3A to 3I are schematic manufacturing process cross-sectional views of an oxide semiconductor thin film transistor substrate according to an embodiment of the present invention, which relates to the manufacturing process of the oxide semiconductor thin film transistor substrate according to FIG. 2 described above. In the following, repeated descriptions of repeated parts in materials and structures of the respective structures will be omitted.

우선 도 3a 내지 도 3d에서 알 수 있듯이, 한번의 마스크 공정, 보다 구체적으로, 회절 마스크 또는 하프톤 마스크를 이용한 한 번의 마스크 공정을 통해서 차광막(200), 버퍼층(300), 및 게이트 전극(400)을 패턴 형성한다.First, as can be seen in FIGS. 3A to 3D, the light-shielding film 200, the buffer layer 300, and the gate electrode 400 through one mask process, more specifically, one mask process using a diffraction mask or a halftone mask To form a pattern.

구체적으로 설명하면, 도 3a와 같이, 기판(100) 상에 차광막(200a), 버퍼층(300a), 게이트 전극(400a), 포토 레지스트(970a)를 차례로 적층하고, 상기 포토 레지스트(970a) 위에 회절 또는 하프톤 마스크(950)을 위치시킨 후 상기 포토 레지스트(970a)에 광을 조사한다.Specifically, as shown in FIG. 3A, a light shielding film 200a, a buffer layer 300a, a gate electrode 400a, and a photoresist 970a are sequentially stacked on a substrate 100 and diffracted on the photoresist 970a. Alternatively, after placing the halftone mask 950, light is applied to the photoresist 970a.

상기 회절 또는 하프톤 마스크(950)는 투과부(950a), 반투과부(950b) 및 차단부(950c)를 포함하고 있다. 상기 투과부(950a)는 광을 투과시키는 부분이고, 상기 반투과부(950b)는 광의 일부만 투과시키는 부분이고, 상기 차단부(950c)는 광의 투과를 차단시키는 부분이다.The diffraction or halftone mask 950 includes a transmission portion 950a, a semi-transmission portion 950b, and a blocking portion 950c. The transmissive portion 950a is a portion that transmits light, the semi-transmissive portion 950b is a portion that transmits only a portion of light, and the blocking portion 950c is a portion that blocks transmission of light.

그 후, 도 3b와 같이, 광이 조사된 상기 포토 레지스트(970a)를 현상하여 포토 레지스트 패턴(970b)을 형성한다. 상기 투과부(950a)에 대응하는 포토 레지스트(970a)는 현상 공정에 의해 모두 제거되고, 상기 반투과부(950b)에 대응하는 포토 레지스트(970a)는 현상 공정에 의해 일부만 제거되고, 상기 차단부(950c)에 대응하는 포토 레지스트(970a)는 현상 공정에 의해 제거되지 않고 잔존하다. 따라서, 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역, 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴(970b)이 완성된다.Thereafter, as shown in FIG. 3B, the photoresist 970a irradiated with light is developed to form a photoresist pattern 970b. The photoresist 970a corresponding to the transmissive portion 950a is all removed by a developing process, and the photoresist 970a corresponding to the semi-transmissive portion 950b is partially removed by a developing process, and the blocking portion 950c The photoresist 970a corresponding to) remains without being removed by the developing process. Thus, a photoresist pattern 970b having an area where no pattern is formed, an area where a pattern is formed at a relatively low height, and an area where a pattern is formed at a relatively high height is completed.

그 후, 도 3c와 같이, 상기 포토 레지스트 패턴(970b)을 마스크로 이용하여 상기 게이트 전극(400a)을 습식 식각한 후, 상기 버퍼층(300a)을 건식 식각한 후, 상기 차광막(200a)을 습식 식각하여 상기 차광막(200) 및 상기 버퍼층(300)을 패턴 형성한다. 그 후 상기 포토 레지스트 패턴(970b)을 애싱 처리하여 새로운 포토 레지스트 패턴(970c)을 완성한다.Thereafter, as shown in FIG. 3C, the gate electrode 400a is wet-etched using the photoresist pattern 970b as a mask, and the buffer layer 300a is dry-etched, and then the light-shielding film 200a is wetted. The light blocking layer 200 and the buffer layer 300 are patterned by etching. Thereafter, the photoresist pattern 970b is ashed to complete a new photoresist pattern 970c.

그 후, 도 3d와 같이, 상기 포토 레지스트 패턴(970c)을 마스크로 이용하여 상기 게이트 전극(400b)을 습식 식각하여 게이트 전극(400)을 패턴 형성한다.Thereafter, as shown in FIG. 3D, the gate electrode 400b is wet-etched using the photoresist pattern 970c as a mask to form a gate electrode 400.

다음, 도 3e에서 알 수 있듯이, 상기 게이트 전극(400) 상에 게이트 절연막(500)을 형성하고, 상기 게이트 절연막(500) 상에 액티브층(600)을 패턴 형성한다.Next, as can be seen in FIG. 3E, a gate insulating layer 500 is formed on the gate electrode 400 and an active layer 600 is patterned on the gate insulating layer 500.

상기 액티브층(600)은 상기 게이트 절연막(500) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 마스크 공정을 이용하여 패턴 형성할 수 있다. 이하에서 설명하는 각각의 구성에 대한 패턴형성도 상기와 같은 노광, 현상 및 식각 공정을 포함한 마스크 공정을 이용하여 수행할 수 있다.The active layer 600 deposits an amorphous oxide semiconductor such as a-IGZO on the gate insulating layer 500 using sputtering or metal organic chemical vapor deposition (MOCVD), and furnace or rapid The amorphous oxide semiconductor is crystallized by performing a high temperature heat treatment process of about 650 ° C. or higher through rapid thermal process (RTP), and then forming a photoresist pattern on the crystallized oxide semiconductor, followed by exposure, development, and etching processes. A pattern can be formed using a mask process. Pattern formation for each component described below may also be performed using a mask process including exposure, development, and etching processes as described above.

이때, 상기 액티브층(600)은 상기 게이트 전극(400)보다 넓게 패턴 형성하고, 상기 차광막(200) 및 버퍼층(300)보다 좁게 패턴 형성한다.In this case, the active layer 600 is patterned to be wider than the gate electrode 400 and patterned to be narrower than the light-shielding film 200 and the buffer layer 300.

다음, 도 3f에서 알 수 있듯이, 상기 액티브층(600) 상에 에치스톱퍼층을 증착하고, 상기 에치스톱퍼층 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 마스크 공정을 이용하여 에치스톱퍼(700)를 패턴 형성한다.Next, as can be seen in FIG. 3F, a mask process is performed in which an etch stopper layer is deposited on the active layer 600, a photoresist pattern is formed on the etch stopper layer, and then exposure, development, and etching processes are sequentially performed. The etch stopper 700 is patterned.

다음, 도 3g에서 알 수 있듯이, 상기 액티브층(600)의 소정 영역과 연결되는 소스 전극(800a) 및 드레인 전극(800b)을 패턴 형성한다.Next, as can be seen in FIG. 3G, the source electrode 800a and the drain electrode 800b connected to a predetermined region of the active layer 600 are patterned.

상기 소스 전극(800a)은 상기 게이트 절연막(500)과 상기 에치 스톱퍼(700) 상에 액티브층(600)의 일단 영역과 연결되도록 패턴 형성하고, 상기 드레인 전극(800b)은 상기 게이트 절연막(500)과 상기 에치 스톱퍼(700) 상에 액티브층(600)의 타단 영역과 연결되면서 상기 소스 전극(800a)과 서로 마주하도록 마스크 공정으로 패턴 형성한다.The source electrode 800a is patterned to be connected to one region of the active layer 600 on the gate insulating layer 500 and the etch stopper 700, and the drain electrode 800b is the gate insulating layer 500 And the etch stopper 700 while being connected to the other end region of the active layer 600 to form a pattern in a mask process so as to face each other with the source electrode 800a.

다음, 도 3h에서 알 수 있듯이, 상기 소스 전극(800a) 및 드레인 전극(800b) 상에 보호막(900)을 패턴 형성한다.Next, as can be seen in FIG. 3H, a protective film 900 is patterned on the source electrode 800a and the drain electrode 800b.

상기 보호막(900)은 상기 드레인 전극(800b)을 노출시키기 위해서 콘택홀(H)을 구비하도록 마스크 공정으로 패턴 형성한다.The passivation layer 900 is patterned by a mask process so as to include a contact hole H to expose the drain electrode 800b.

다음, 도 3i에서 알 수 있듯이, 상기 보호막(900) 상에 화소 전극(1000)을 패턴 형성한다.Next, as shown in FIG. 3I, a pixel electrode 1000 is patterned on the passivation layer 900.

상기 호소 전극(1000)은 상기 콘택홀(H)을 통해서 상기 드레인 전극(800b)과 연결되도록 마스크 공정으로 패턴 형성한다.The appeal electrode 1000 is patterned by a mask process to be connected to the drain electrode 800b through the contact hole H.

도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판이 적용된 유기발광장치에 관한 것이다.4 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention, which relates to an organic light emitting device to which the oxide semiconductor thin film transistor substrate according to FIG. 2 is applied.

도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치는, 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판을 포함하고, 상기 산화물 반도체 박막 트랜지스터 기판 상에 뱅크층(1100), 발광부(1110), 및 상부 전극(1120)을 추가로 포함하여 이루어진다.As can be seen from FIG. 4, the organic light emitting device according to the exemplary embodiment of the present invention includes the oxide semiconductor thin film transistor substrate according to FIG. 2 described above, and the bank layer 1100 and light emission on the oxide semiconductor thin film transistor substrate. The portion 1110 and the upper electrode 1120 are further included.

상기 뱅크층(1100)은 보호막(900) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(1100)은 소스 전극(800a) 및 드레인 전극(800b) 위쪽에 형성되어 있으며, 특히 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(1100)에 의해 둘러싸여 있다.The bank layer 1100 is formed on the passivation layer 900. Specifically, the bank layer 1100 is formed on the source electrode 800a and the drain electrode 800b, and particularly in an area other than the pixel area. That is, the pixel area displaying an image is surrounded by the bank layer 1100.

이와 같은 뱅크층(1100)은 유기절연물질, 예를 들면 폴리이미드(Polymide), 포토아크릴(Photo acryl), 또는 벤조사이클로부덴(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The bank layer 1100 may be formed of an organic insulating material, for example, polyimide, photo acryl, or benzocyclobutene (BCB), but is not limited thereto.

상기 발광부(1110)는 상기 화소 전극(1000) 상에 형성되어 있다. 상기 발광부(1110)는 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(1110)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다.The light emitting part 1110 is formed on the pixel electrode 1000. Although the light emitting unit 1110 is not shown, a hole injection layer, a hole transport layer, an organic emission layer, an electron transport layer, and an electron injection layer may be formed in a stacked structure in this order. However, one or more layers of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may be omitted. The light emitting unit 1110 may be changed in various forms known in the art in addition to the combination of the above layers.

상기 상부 전극(1120)은 상기 발광부(1110) 상에 형성되어 있다. 이와 같은 상부 전극(1120)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(1110) 뿐만 아니라 상기 뱅크층(1100)을 포함한 기판 전체 면에 형성될 수 있다.The upper electrode 1120 is formed on the light emitting part 1110. The upper electrode 1120 may function as a common electrode, and accordingly, may be formed on the entire surface of the substrate including the light emitting unit 1110 as well as the bank layer 1100.

상기 상부 전극(1120)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The upper electrode 1120 may be made of a metal such as silver (Ag), but is not limited thereto.

이상과 같은 도 4에 따른 유기발광장치는, 전술한 도 3a 내지 도 3i에 따른 공정으로 산화물 반도체 박막 트랜지스터 기판을 제조한 후, 상기 소스 전극(800a) 및 드레인 전극(800b) 위쪽의 보호막(900) 상에 뱅크층(1100)을 패턴 형성하고, 상기 화소 전극(1000) 상에 발광부(1110)를 패턴 형성하고, 그리고 상기 발광부(1110) 상에 상부 전극(1120)을 형성하는 공정을 통해 제조한다.The organic light emitting device according to FIG. 4 as described above, after manufacturing the oxide semiconductor thin film transistor substrate by the process according to the above-described FIGS. 3A to 3I, the protective film 900 above the source electrode 800a and the drain electrode 800b ) Forming a bank layer 1100 on a pattern, patterning a light emitting unit 1110 on the pixel electrode 1000, and forming an upper electrode 1120 on the light emitting unit 1110. Is manufactured through.

도 5는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판이 적용된 액정표시장치에 관한 것이다.5 is a schematic cross-sectional view of a liquid crystal display device according to an exemplary embodiment of the present invention, which relates to a liquid crystal display device to which the oxide semiconductor thin film transistor substrate according to FIG. 2 is applied.

도 5에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 2에 따른 산화물 반도체 박막 트랜지스터 기판, 상기 산화물 반도체 박막 트랜지스터 기판과 대향하는 대향기판(1200), 및 상기 양 기판 사이에 형성된 액정층(1300)을 포함하여 이루어진다.As can be seen from FIG. 5, the liquid crystal display according to an exemplary embodiment of the present invention includes the oxide semiconductor thin film transistor substrate according to FIG. 2, the opposite substrate 1200 facing the oxide semiconductor thin film transistor substrate, and both substrates. It comprises a liquid crystal layer 1300 formed between.

도시하지는 않았지만, 상기 산화물 반도체 박막 트랜지스터 기판 상에는 화소 전극(1000)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다.Although not illustrated, a common electrode for forming an electric field for driving a liquid crystal may be additionally formed on the oxide semiconductor thin film transistor substrate together with the pixel electrode 1000.

상기 대향 기판(1200)은 도시하지는 않았지만, 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다.Although not shown, the opposing substrate 1200 may include a light blocking layer and a color filter layer.

상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다.The light blocking layer is formed in a matrix structure in order to block light leakage to areas other than the pixel area, and the color filter layer is formed in a region between the light blocking layers of the matrix structure.

본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment)모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다.The liquid crystal display device according to the present invention can be applied to liquid crystal display devices of various modes known in the art, such as a twisted nematic (TN) mode, a vertical alignment (VA) mode, and an in-plane switching (IPS) mode.

이상과 같은 도 5에 따른 액정표시장치는, 전술한 도 3a 내지 도 3i에 따른 공정으로 산화물 반도체 박막 트랜지스터 기판을 제조하고, 대향 기판(1200)을 제조하고, 그리고, 상기 양 기판 사이에 액정층(1300)을 형성하면서 양 기판을 합착하는 공정을 통해 제조한다.As described above, the liquid crystal display device according to FIG. 5 manufactures an oxide semiconductor thin film transistor substrate by the process according to FIGS. 3A to 3I described above, manufactures a counter substrate 1200, and a liquid crystal layer between the two substrates. It is manufactured through a process of bonding both substrates while forming (1300).

상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다.The process of bonding the two substrates may be performed using a vacuum injection method or liquid crystal dropping method known in the art.

100: 기판 200: 차광막
300: 버퍼층 400: 게이트 전극
500: 게이트 절연막 600: 액티브층
700: 에치스톱퍼 800a: 소스 전극
800b: 드레인 전극 900: 보호막
1000: 화소 전극100: substrate 200: light-shielding film
300: buffer layer 400: gate electrode
500: gate insulating film 600: active layer
700: etch stopper 800a: source electrode
800b: drain electrode 900: protective film
1000: pixel electrode

Claims (10)

기판 상에 형성된 차광막;
상기 차광막 상에 형성된 버퍼층;
상기 버퍼층 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 액티브층;
상기 액티브층의 소정 영역과 연결되는 소스 및 드레인 전극;
상기 소스 및 드레인 전극 상에 형성된 보호막;
상기 드레인 전극의 일부가 노출되도록 상기 보호막을 패턴한 콘택홀; 및
상기 보호막 상에 형성되어 상기 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하는 산화물 반도체 박막 트랜지스터 기판;
상기 산화물 반도체 박막 트렌지스터 기판의 소스 및 드레인 전극 위쪽에 위치하도록 상기 보호막과 상기 화소 전극을 덮는 뱅크층;
상기 뱅크층이 덮지 않은 화소 전극을 덮는 발광부;
상기 발광부와 상기 뱅크층을 덮는 상부 전극을 포함하고,
상기 차광막과 버퍼층은 동일한 패턴으로 형성되고,
상기 차광막은 상기 액티브층보다 넓고, 상기 소스 및 드레인 전극보다 좁게 형성되고,
상기 버퍼층은 상기 차광막의 상면에만 배치되며,
상기 차광막은 상기 뱅크층과 상기 콘택홀과 중첩되게 배치된 디스플레이 장치.A light shielding film formed on the substrate;
A buffer layer formed on the light shielding film;
A gate electrode formed on the buffer layer;
A gate insulating film formed on the gate electrode;
An active layer formed on the gate insulating film;
Source and drain electrodes connected to a predetermined region of the active layer;
A protective film formed on the source and drain electrodes;
A contact hole patterned with the protective film to expose a portion of the drain electrode; And
An oxide semiconductor thin film transistor substrate formed on the protective layer and including a pixel electrode connected to the drain electrode through the contact hole;
A bank layer covering the passivation layer and the pixel electrode so as to be positioned above the source and drain electrodes of the oxide semiconductor thin film transistor substrate;
A light emitting unit covering a pixel electrode not covered by the bank layer;
And an upper electrode covering the light emitting part and the bank layer,
The light shielding film and the buffer layer are formed in the same pattern,
The light blocking film is formed wider than the active layer and narrower than the source and drain electrodes,
The buffer layer is disposed only on the top surface of the light shielding film,
The light blocking film is a display device disposed to overlap the bank layer and the contact hole. 제1항에 있어서,
상기 게이트 전극은 상기 액티브층보다 좁게 형성된 디스플레이 장치.According to claim 1,
The gate electrode is a display device formed narrower than the active layer. 제1항에 있어서,
상기 버퍼층은 실리콘 질화막이나 실리콘 산화막으로 이루어진 디스플레이 장치.According to claim 1,
The buffer layer is a display device made of a silicon nitride film or a silicon oxide film. 제1항에 있어서,
상기 차광막은 불투명 금속 또는 비정질 실리콘으로 이루어진 디스플레이 장치.According to claim 1,
The light-shielding film is a display device made of opaque metal or amorphous silicon. 제1항에 있어서,
상기 액티브층은 인듐 갈륨 아연 산화물(In-Ga-Zn-O), 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 중 어느 하나로 구비된 디스플레이 장치.According to claim 1,
The active layer is a display device provided with any of indium gallium zinc oxide (In-Ga-Zn-O), zinc oxide (ZnO), and indium zinc oxide (InZnO). 기판 상에 차광막, 버퍼층, 게이트 전극, 포토 레지스트를 차례로 적층하는 공정;
상기 게이트 전극 상에 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역, 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴을 형성하는 공정;
상기 포토 레지스트 패턴을 마스크로 이용하여 차례로 상기 게이트 전극을 습식 식각하고, 상기 버퍼층을 건식 식각하고, 상기 차광막을 습식 식각하여 상기 차광막 및 상기 버퍼층을 패턴 형성한 후, 상기 포토 레지스트 패턴을 애싱 처리하는 공정;
상기 애싱 처리 이후 잔존하는 포토 레지스트 패턴을 마스크로 이용하여 상기 게이트 전극을 습식 식각하여 상기 게이트 전극을 패턴 형성하는 공정;
상기 게이트 전극 상에 게이트 절연막을 형성하고 상기 게이트 절연막 상에 액티브층을 형성하는 공정;
상기 액티브층의 소정 영역과 연결되도록 소스 및 드레인 전극을 형성하는 공정;
상기 소스 및 드레인 전극을 덮도록 보호막을 형성하는 공정;
상기 드레인 전극의 일부가 노출되도록 콘택홀을 형성하는 공정;
상기 콘택홀을 통해 상기 드레인 전극과 연결되도록 상기 보호막 상에 화소 전극을 형성하는 공정;
상기 소스 및 드레인 전극 위쪽에 위치하도록 상기 보호막과 상기 화소 전극을 덮는 뱅크층을 형성하는 공정;
상기 뱅크층이 덮지 않은 화소 전극을 덮도록 발광부를 형성하는 공정; 및
상기 발광부와 상기 뱅크층을 덮도록 상부 전극을 형성하는 공정을 포함하고,
상기 차광막은 상기 액티브층보다 넓고, 상기 소스 및 드레인 전극보다 좁게 형성되고,
상기 버퍼층은 상기 차광막의 상면에만 배치되며,
상기 차광막은 상기 뱅크층과 상기 콘택홀과 중첩되게 배치된 디스플레이 장치의 제조방법.A step of sequentially stacking a light shielding film, a buffer layer, a gate electrode, and a photo resist on the substrate;
Forming a photoresist pattern on the gate electrode having an area where no pattern is formed, an area where a pattern is formed at a relatively low height, and an area where a pattern is formed at a relatively high height;
The gate electrode is sequentially wet-etched using the photoresist pattern as a mask, the buffer layer is dry-etched, and the light-shielding film is wet-etched to form the light-shielding film and the buffer layer, followed by ashing the photoresist pattern. fair;
Forming a pattern of the gate electrode by wet etching the gate electrode by using the photoresist pattern remaining after the ashing as a mask;
Forming a gate insulating film on the gate electrode and forming an active layer on the gate insulating film;
Forming source and drain electrodes to be connected to a predetermined region of the active layer;
Forming a protective film to cover the source and drain electrodes;
Forming a contact hole to expose a portion of the drain electrode;
Forming a pixel electrode on the passivation layer to be connected to the drain electrode through the contact hole;
Forming a bank layer covering the passivation layer and the pixel electrode so as to be positioned above the source and drain electrodes;
Forming a light emitting unit to cover the pixel electrode not covered by the bank layer; And
And forming an upper electrode to cover the light emitting part and the bank layer,
The light blocking film is formed wider than the active layer and narrower than the source and drain electrodes,
The buffer layer is disposed only on the top surface of the light shielding film,
The method of manufacturing a display device in which the light shielding film is disposed to overlap the bank layer and the contact hole. 제6항에 있어서,
상기 버퍼층은 실리콘 질화막이나 실리콘 산화막으로 이루어진 디스플레이 장치의 제조방법.The method of claim 6,
The buffer layer is a method of manufacturing a display device made of a silicon nitride film or a silicon oxide film. 제6항에 있어서,
상기 차광막은 불투명 금속 또는 비정질 실리콘으로 이루어진 디스플레이 장치의 제조방법.The method of claim 6,
The light shielding film is a method of manufacturing a display device made of an opaque metal or amorphous silicon. 삭제delete 삭제delete
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