KR20150051351A - Thin film transistor substrate and Display Device and Method of manufacturing the sames - Google Patents

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Abstract

A thin film transistor substrate according to the present invention includes a transistor region which is formed on a substrate and has a thin film transistor formed by the vertical intersection of a gate line and a data line and a pixel region defined by an opening region except the transistor region, a first light shielding layer formed on the transistor region of the substrate, a second light shielding layer overlapped with the first light shielding layer under the substrate, an active layer formed on the first light shield layer, a thin film transistor which includes a gate electrode, a source electrode, and a drain electrode, and a pixel electrode which is connected to the drain electrode and is formed in the opening region. Visibility characteristic can be improved by reducing light (L) reflected to an opening area (OA) on the surface of a substrate (10).

Description

박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법{Thin film transistor substrate and Display Device and Method of manufacturing the sames}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate and a display device,

본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 기판 표면에서의 광 반사율을 줄일 수 있는 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate, and more particularly, to a thin film transistor substrate and a display device capable of reducing a light reflectance on a substrate surface, and a manufacturing method thereof.

액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치는 박막 트랜지스터 기판을 필수구성요소로 포함하고 있다. 구체적으로, 상기 액정표시장치의 경우는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 컬러 필터 기판 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 유기 발광장치는 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판 상에 형성된 발광층을 포함하여 이루어진다.Display devices such as a liquid crystal display device and an organic light emitting device include a thin film transistor substrate as an essential component. Specifically, the liquid crystal display device includes a thin film transistor substrate, a color filter substrate facing the thin film transistor substrate, and a liquid crystal layer formed between the both substrates, wherein the organic light emitting device includes a thin film transistor substrate, And a light emitting layer formed on the transistor substrate.

이하 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다. Hereinafter, a conventional thin film transistor substrate will be described with reference to the drawings.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.1 is a schematic cross-sectional view of a conventional thin film transistor substrate.

도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 트랜지스터 영역(TA), 및 개구 영역(OA)을 포함하여 이루어진다.As can be seen from Fig. 1, the conventional thin film transistor substrate comprises a transistor region TA and an opening region OA.

상기 트랜지스터 영역(TA)은, 기판(10) 상에 차례로 형성된 광차단막(20), 버퍼층(30), 액티브층(40), 게이트 절연막(50), 게이트 전극(60), 층간 절연막(70), 및 소스 및 드레인 전극(80a, 80b)을 포함하여 이루어진다.The transistor region TA includes a light blocking film 20, a buffer layer 30, an active layer 40, a gate insulating film 50, a gate electrode 60, an interlayer insulating film 70, And source and drain electrodes 80a and 80b.

상기 트랜지스터 영역(TA)의 기판(10) 상에는 상기 액티브층(40)으로 유입되는 광(L)을 차단하기 위해서 광차단막(20)이 패턴 형성되어 있다.A light shielding film 20 is patterned on the substrate 10 of the transistor region TA to shield the light L flowing into the active layer 40.

상기 기판(10) 상에 버퍼층(40)이 형성되어 있고, 상기 버퍼층(40) 상에는 상기 액티브층(40)이 패턴 형성되어 있고, 상기 액티브층(40) 상에는 게이트 절연막(50)과 게이트 전극(60)이 패턴 형성되어 있다.A buffer layer 40 is formed on the substrate 10 and the active layer 40 is patterned on the buffer layer 40. A gate insulating film 50 and a gate electrode 60 are patterned.

상기 기판(10) 상에는 상기 게이트 전극(60)을 사이에 두고 상기 액티브층(40)의 일부를 노출시키는 컨택홀(H1, H2)을 구비하는 층간 절연막(70)이 형성되어 있다.An interlayer insulating film 70 having contact holes H1 and H2 exposing a part of the active layer 40 is formed on the substrate 10 with the gate electrode 60 interposed therebetween.

상기 소스 및 드레인 전극(80a, 80b)는 상기 층간 절연막(70) 상에 형성되며, 상기 컨택홀을 통하여 상기 액티브층(40)과 연결되어 있다.The source and drain electrodes 80a and 80b are formed on the interlayer insulating layer 70 and are connected to the active layer 40 through the contact holes.

상기 기판(10) 상에는 상기 상기 드레인 전극(80b)의 일부를 노출시키는 컨택홀을 구비한 보호막(90)이 형성되어 있고, 상기 개구 영역(OA)의 상기 보호막(90) 상에는 상기 보호막(90)에 구비된 컨택홀(H3)을 통해 상기 드레인 전극(80b)과 연결되는 화소 전극(100)이 형성되어 있다.A protective film 90 is formed on the substrate 10 to expose a part of the drain electrode 80b and the protective film 90 is formed on the protective film 90 of the opening region OA. The pixel electrode 100 is formed to be connected to the drain electrode 80b through the contact hole H3.

이와 같은 종래의 박막 트랜지스터 기판은 기판(10) 상에 광차단막(20)이 형성됨으로써 트랜지스터 영역(TA)으로 유입되는 광(L)을 차단할 수 있으나, 상기 기판(10) 표면에서 개구 영역(OA)으로 반사되는 광(L)에 의한 시감 특성이 저하되는 문제점이 있다.The conventional thin film transistor substrate can block the light L flowing into the transistor region TA by forming the light shielding film 20 on the substrate 10, The luminous efficiency due to the light L reflected by the light source L is deteriorated.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 상기 기판(10) 표면에서 개구 영역(OA)으로 반사되는 광(L)을 줄임으로써 시감 특성을 향상시킬 수 있는 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin film transistor substrate capable of improving luminous efficiency by reducing light L reflected from the surface of the substrate 10 to the opening area OA, And a display device and a method of manufacturing the same.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성되고 게이트 라인 및 데이터 라인의 수직교차에 의해서 박막 트랜지스터가 형성되는 트랜지스터 영역과 상기 트랜지스터 영역 이외의 개구 영역으로 정의되는 화소 영역, 상기 기판 상의 트랜지스터 영역에 형성된 제 1 광차단막, 상기 기판 아래에서 상기 제 1 광차단막과 중첩되어 형성된 제 2 광차단막, 상기 제 1 광차단막 상에 형성되어 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 드레인 전극과 연결되며 상기 개구영역에 형성되는 화소 전극을 포함하는 박막 트랜지스터 기판을 제공한다.In order to achieve the above object, the present invention provides a liquid crystal display device including: a transistor region formed on a substrate and formed by a vertical intersection of a gate line and a data line, a pixel region defined by an opening region other than the transistor region, A second light shielding film formed on the first light shielding film to overlap the first light shielding film under the substrate, a thin film formed on the first light shielding film and including an active layer, a gate electrode, a source electrode and a drain electrode And a pixel electrode connected to the drain electrode and formed in the opening region.

본 발명은 또한, 트랜지스터 영역의 상기 기판 상부면의 표면을 텍스쳐링하는 공정, 트랜지스터 영역의 상기 기판 상에 제 1 광차단막을 형성하고 상기 기판 아래에서 상기 제 1 광차단막과 중첩되는 영역에 제 2 광차단막을 형성하는 공정, 상기 제 1 광차단막 상에 박막 트랜지스터를 형성하는 공정, 및 상기 박막 트랜지스터와 연결되는 화소 전극을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다.The present invention also provides a method of fabricating a semiconductor device, comprising the steps of: texturing the surface of the substrate top surface of a transistor region; forming a first light blocking film on the substrate of the transistor region; Forming a thin film transistor on the first light blocking film, and forming a pixel electrode connected to the thin film transistor.

본 발명은 또한, 박막 트랜지스터 기판을 포함하여 이루어지고, 상기 박막 트랜지스터 기판은, 기판 상에 형성되고 게이트 라인 및 데이터 라인의 수직교차에 의해서 박막 트랜지스터가 형성되는 트랜지스터 영역과 상기 트랜지스터 영역 이외의 개구영역으로 정의되는 화소 영역, 상기 기판 상의 트랜지스터 영역에 형성된 제 1 광차단막, 상기 기판 아래에서 상기 제 1 광차단막과 중첩되어 형성된 제 2 광차단막, 상기 제 1 광차단막 상에 형성되어 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 드레인 전극과 연결되며 상기 개구영역에 형성되는 화소 전극을 포함하는 것을 특징으로 하는 디스플레이 장치를 제공한다.The thin film transistor substrate further includes a transistor region formed on the substrate and in which the thin film transistor is formed by vertical intersection of the gate line and the data line, A first light blocking film formed on the transistor region on the substrate, a second light blocking film formed on the substrate below the first light blocking film, an active layer formed on the first light blocking film, A thin film transistor including a source electrode and a drain electrode, and a pixel electrode connected to the drain electrode and formed in the opening region.

본 발명은 또한, 박막 트랜지스터 기판의 제조 방법을 포함하여 이루어지고, 상기 박막 트랜지스터 기판의 제조 방법은, 기판 상에 형성되고 게이트 라인 및 데이터 라인의 수직교차에 의해서 박막 트랜지스터가 형성되는 트랜지스터 영역과 상기 트랜지스터 영역 이외의 개구영역으로 정의되는 화소 영역, 상기 기판 상의 트랜지스터 영역에 형성된 제 1 광차단막, 상기 기판 아래에서 상기 제 1 광차단막과 중첩되어 형성된 제 2 광차단막, 상기 제 1 광차단막 상에 형성되어 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 드레인 전극과 연결되며 상기 개구영역에 형성되는 화소 전극을 포함하는 것을 특징으로 하는 디스플레이 장치의 제조 방법을 제공한다.The present invention also provides a method of manufacturing a thin film transistor substrate, comprising the steps of: forming a transistor region formed on a substrate and in which a thin film transistor is formed by vertical intersection of a gate line and a data line; A pixel region defined by an opening region other than the transistor region, a first light blocking film formed on the transistor region on the substrate, a second light blocking film formed on the substrate below the first light blocking film, A thin film transistor including an active layer, a gate electrode, a source electrode, and a drain electrode, and a pixel electrode connected to the drain electrode and formed in the opening region.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명은 트랜지스터 영역(TA)의 기판(10) 아래에 광차단막을 형성함으로써 상기 기판(10) 표면에서 개구 영역(OA)으로 반사되는 광(L)을 줄여서 시감 특성을 향상시킬 수 있다. The present invention can reduce the light L reflected from the surface of the substrate 10 to the opening area OA by forming a light shielding film below the substrate 10 of the transistor area TA to improve the visual sensitivity.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 5은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정도이다.
도 7은 본 발명의 일 실시예에 따른 유기 발광장치의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
1 is a schematic cross-sectional view of a conventional thin film transistor substrate.
2 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention.
3 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.
4 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
5 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
6A to 6G are schematic manufacturing process diagrams of a thin film transistor substrate according to an embodiment of the present invention.
7 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention.
8 is a schematic cross-sectional view of a liquid crystal display device according to an embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term "on " as used herein is meant to encompass not only when a configuration is formed directly on top of another configuration, but also to the extent that a third configuration is interposed between these configurations.

본 명세서에서 기술되는 "연결된다" 라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.As used herein, the term "coupled" is intended to include not only the case where a configuration is directly connected to another configuration but also the case where a configuration is indirectly connected to another configuration through a third configuration.

본 명세서에서 기술되는 "제1" 및 "제2" 등의 수식어는 해당하는 구성들의 순서를 의미하는 것이 아니라 해당하는 구성들을 서로 구분하기 위한 것이다.The modifiers such as " first "and " second" described in the present specification do not mean the order of the corresponding configurations, but are intended to distinguish the corresponding configurations from each other.

본 명세서에서 기술되는 "패턴이 동일하다"라는 것은 어떤 구성과 다른 구성의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미치가 발생한 경우를 포함하는 것으로 해석되어야 한다.As used herein, the phrase " the patterns are the same "should be construed to include not only the case where the patterns of other structures are completely identical to each other, but also the case where the pattern is distorted.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise.

본 명세서에서 기술되는 "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.It is to be understood that the term " comprising, "as used herein, is intended to specify the presence of stated features, integers, steps, operations, elements, And does not preclude the presence or addition of one or more other elements, components, components, parts, or combinations thereof.

이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.FIG. 2 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention, and FIG. 3 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.

도 2 및 도 3을 참조하면, 기판(100) 상에 데이터 라인(DL) 및 게이트 라인(GL)의 수직교차에 의해서 화소 영역이 형성된다. 상기 화소 영역은 박막 트랜지스터가 형성되는 트랜지스터 영역(TA)과 상기 트랜지스터 영역(TA) 이외의 개구 영역(OA)으로 정의된다.2 and 3, a pixel region is formed on the substrate 100 by vertical intersection of the data line DL and the gate line GL. The pixel region is defined as a transistor region TA where a thin film transistor is formed and an opening region OA other than the transistor region TA.

상기 트랜지스터 영역(TA)에는 기판(100), 제 1 광차단막(200), 제 2 광차단막(250), 및 박막 트랜지스터(TFT)를 포함하여 이루어진다.The transistor region TA includes a substrate 100, a first light blocking film 200, a second light blocking film 250, and a thin film transistor TFT.

상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 췰 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.Glass is mainly used for the substrate 100, but transparent plastic such as polyimide which can bend or tear can be used. When polyimide is used as the material of the substrate 100, polyimide excellent in heat resistance that can withstand high temperatures can be used, considering that a high temperature deposition process is performed on the substrate 100.

상기 기판(100)에 광이 입사되면 일부 광은 상기 기판(100) 표면에서 개구 영역(OA)으로 반사되어 시감 특성을 떨어뜨릴 수 있다. When light is incident on the substrate 100, some light may be reflected from the surface of the substrate 100 into the opening area OA, thereby deteriorating the visual sensation characteristics.

상기 제 1 광차단막(200)은 상기 기판(100) 상에 형성되어 있고, 상기 제 2 광차단막(250)은 상기 제 1 광차단막(200)과 중첩되어 상기 기판(100) 아래 형성되어 있다.The first light blocking layer 200 is formed on the substrate 100 and the second light blocking layer 250 is formed under the substrate 100 so as to overlap with the first light blocking layer 200.

상기 제 1 광차단막(200)은 상기 트랜지스터(TFT)로 유입되는 광을 차단할 수 있다.The first light shielding film 200 may block light flowing into the transistor TFT.

상기 제 1 광차단막(200)은 광을 흡수하고 차단할 수 있는 물질로 형성될 수 있고, 예를 들어, 비정질 실리콘 또는 비정질 게르마늄으로 형성될 수 있다.The first light blocking layer 200 may be formed of a material capable of absorbing and blocking light, and may be formed of, for example, amorphous silicon or amorphous germanium.

상기 제 2 광차단막(250)은 상기 기판(100) 아래에서 상기 제 1 광차단막(200)과 동일한 패턴으로 형성되고, 상기 제 2 광차단막(250)은 광을 흡수하고 차단할 수 있는 물질로 형성될 수 있고, 예를 들어, 비정질 실리콘 또는 비정질 게르마늄으로 형성될 수 있다.The second light shielding film 250 is formed under the substrate 100 in the same pattern as the first light shielding film 200 and the second light shielding film 250 is formed of a material capable of absorbing and blocking light For example, amorphous silicon or amorphous germanium.

이때, 트랜지스터 영역(TA)의 기판(100) 아래에 광차단막을 형성함으로써 상기 기판(100) 표면에서 개구 영역(OA)으로 반사되는 광을 줄여서 시감 특성을 향상시킬 수 있다At this time, by forming a light shielding film below the substrate 100 of the transistor area TA, the light reflected from the surface of the substrate 100 to the opening area OA is reduced,

보다 구체적으로, 트랜지스터 영역(TA)의 상기 기판(100) 아래 광을 흡수하고 차단할 수 있는 상기 제 2 광차단막(250)이 형성됨으로써, 상기 기판(100)으로 유입되는 광이 줄어 들고, 이에 따라 상기 기판(100) 표면에서 개구 영역(OA)으로 반사되는 광도 줄어 들어서 시감 특성이 향상될 수 있다.More specifically, the second light shielding film 250, which is capable of absorbing and blocking the light below the substrate 100, is formed in the transistor area TA, thereby reducing the light entering the substrate 100, The light reflected from the surface of the substrate 100 to the opening area OA is also reduced, so that the visual sensitivity can be improved.

상기 박막 트랜지스터(TFT)는 상기 제 1 광차단막(200) 상에 형성되어 있다.The thin film transistor (TFT) is formed on the first light blocking film 200.

상기 박막 트랜지스터(TFT)는 버퍼층(300), 액티브층(400), 게이트 절연막(500), 게이트 전극(600), 층간 절연막(700), 소스 전극 및 드레인 전극(800a, 800b)을 포함하여 이루어진다.The thin film transistor TFT includes a buffer layer 300, an active layer 400, a gate insulating film 500, a gate electrode 600, an interlayer insulating film 700, and source and drain electrodes 800a and 800b .

상기 버퍼층(300)은 제 1 광차단막(200)을 포함하여 상기 기판(100) 상에 형성되어 있다.The buffer layer 300 is formed on the substrate 100 including the first light blocking layer 200.

상기 버퍼층(300)은 본 발명에 따른 박막 트랜지스터가 유기 발광장치에 적용될 경우 외부의 수분이나 습기가 유기 발광장치 내부로 침투하는 것을 방지하는 역할을 수행할 수 있다. 이와 같은 버퍼층(300)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.When the thin film transistor according to the present invention is applied to the organic light emitting device, the buffer layer 300 may prevent external moisture or moisture from penetrating into the organic light emitting device. The buffer layer 300 may be formed of silicon oxide or silicon nitride.

상기 액티브층(400)은 상기 제 1 광차단막(200) 및 제 2 광차단막(250) 상에 형성되어 있다.The active layer 400 is formed on the first light blocking layer 200 and the second light blocking layer 250.

이와 같은 액티브층(400)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The active layer 400 may be formed of an oxide semiconductor such as In-Ga-Zn-O (IGZO), but the present invention is not limited thereto.

상기 액티브층(400) 상에는 차례로 게이트 절연막(500) 및 게이트 전극(600)이 패턴 형성되어 있다.A gate insulating film 500 and a gate electrode 600 are patterned in this order on the active layer 400.

상기 게이트 절연막(500)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다. 상기 게이트 절연막(500)은 상기 게이트 전극(600)을 상기 액티브층(400)으로부터 절연시키는 역할을 한다.The gate insulating layer 500 may be formed of an inorganic insulating material such as silicon oxide or silicon nitride. However, the gate insulating layer 500 may be formed of an organic insulating material such as photo acryl or benzocyclobutene (BCB) have. The gate insulating layer 500 serves to insulate the gate electrode 600 from the active layer 400.

상기 게이트 전극(600)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The gate electrode 600 may be formed of at least one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, Alloy, and may be composed of a single layer of the metal or alloy or multiple layers of two or more layers.

상기 층간 절연막(700)은 상기 기판(100) 상에서 상기 액티브층(400)의 일부를 노출시키는 제1 컨택홀(H1), 및 제2 컨택홀(H2)을 구비하여 패턴 형성되어 있다.The interlayer insulating layer 700 includes a first contact hole H1 and a second contact hole H2 on the substrate 100 to expose a part of the active layer 400 and a pattern is formed thereon.

상기 제1 콘택홀(H1)은 상기 소스 전극(800a)과 상기 액티브층(400)이 연결되도록 상기 액티브층(400)의 일측에 형성된다. 상기 제2 콘택홀(H2)은 상기 드레인 전극(800b)과 상기 액티브층(400)이 연결되도록 상기 액티브층(400)의 타측에 형성된다.The first contact hole H1 is formed on one side of the active layer 400 so that the source electrode 800a and the active layer 400 are connected to each other. The second contact hole H2 is formed on the other side of the active layer 400 so that the drain electrode 800b and the active layer 400 are connected to each other.

상기 층간 절연막(700)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.The interlayer insulating layer 700 may be formed of silicon oxide or silicon nitride.

상기 소스 전극 및 드레인 전극(800a, 800b)은 트랜지스터 영역(TA)에서 상기 기판(100) 상에 형성되어 상기 액티브층(400)과 연결되어 있다.The source and drain electrodes 800a and 800b are formed on the substrate 100 in the transistor region TA and are connected to the active layer 400. [

상기 소스 전극(800a)은 상기 제1 컨택홀(H1)을 통해 상기 액티브층(400)과 연결되고, 상기 드레인 전극(800b)은 상기 제2 컨택홀(H2)을 통해 상기 액티브층(400)과 연결된다.The source electrode 800a is connected to the active layer 400 through the first contact hole H1 and the drain electrode 800b is connected to the active layer 400 through the second contact hole H2. Lt; / RTI >

상기 소스 전극 및 드레인 전극(800a, 800b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The source and drain electrodes 800a and 800b may be formed of one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, Cu, or an alloy thereof, and may be a single layer of the metal or alloy, or multiple layers of two or more layers.

보호막(900)은 상기 소스 전극 및 드레인 전극(800a, 800b) 상에 형성되어 있다. 상기 보호막(900)은 상기 드레인 전극(800b)의 일부를 노출시키기 위해서 제3 컨택홀(H3)을 구비하고 있다.A protective film 900 is formed on the source and drain electrodes 800a and 800b. The passivation layer 900 includes a third contact hole H3 for exposing a portion of the drain electrode 800b.

상기 보호막(900)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The protective film 900 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto.

화소 전극(1000)은 상기 보호막(900) 상에 형성되어, 상기 제3 컨택홀(H3)을 통해서 상기 드레인 전극(800b)과 연결되어 있다.The pixel electrode 1000 is formed on the protective film 900 and is connected to the drain electrode 800b through the third contact hole H3.

상기 화소 전극(1000)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있다.The pixel electrode 1000 may be formed of a transparent metal oxide such as ITO.

도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 제2 광차단막(250)의 구조를 변경한 것을 제외하고는 전술한 도 3에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.FIG. 4 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, and is the same as the thin film transistor substrate according to FIG. 3 except that the structure of the second light shielding film 250 is changed. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

도 4를 참조하면, 상기 제 2 광차단막(250)은 상기 기판(100) 아래에서 상기 제 1 광차단막(200)과 동일한 패턴으로 형성되어 있다.Referring to FIG. 4, the second light blocking layer 250 is formed under the substrate 100 in the same pattern as the first light blocking layer 200.

이때, 상기 제 2 광차단막(250)은 상기 제 1 광차단막(200) 보다 짧게 형성될 수 있다.At this time, the second light blocking layer 250 may be formed to be shorter than the first light blocking layer 200.

즉, 상기 제 1 광차단막(200)의 길이(b)와 상기 제 2 광차단막(250)의 길이(a)가 동일하다면, 상기 제 1 광차단막(200)의 길이(b)와 제 2 광차단막(250)의 길이(a)의 차이만큼의 광 시야각이 줄어 들 수 있다.That is, if the length b of the first light blocking layer 200 is equal to the length a of the second light blocking layer 250, the length b of the first light blocking layer 200, The light viewing angle corresponding to the difference of the length a of the shielding film 250 can be reduced.

따라서 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 상기 제 2 광차단막(250)의 길이(a)는 상기 제 2 광차단막(250)은 상기 제 1 광차단막(200) 보다 짧게 형성함으로써, 광 시야각을 줄이지 않을 수 있는 효과가 있다.Therefore, in the thin film transistor substrate according to another embodiment of the present invention, the length (a) of the second light shielding film 250 is shorter than that of the first light shielding film 200, There is an effect that the viewing angle is not reduced.

도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 기판(100)의 구조를 변경한 것을 제외하고는 전술한 도 3에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.5 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, and is the same as the thin film transistor substrate according to the above-described FIG. 3 except that the structure of the substrate 100 is changed. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same components will be omitted.

도 5를 참조하면, 상기 제 1 광차단막(200)과 중첩되는 기판(100) 상부면의 표면은 텍스처링된 텍스처형 특징부(textural feature, 110)를 갖는다.Referring to FIG. 5, the surface of the upper surface of the substrate 100, which overlaps with the first light shielding film 200, has a textured texture feature 110.

상기 제 1 광차단막(200)과 중첩되는 상기 기판(100)의 상부면의 표면을 텍스처링(texturing) 하여 상기 기판(100)의 상부표면에 텍스처형 특징부(110)를 형성함으로써, 광의 난반사를 유도하여 상기 기판(100)에서 반사되는 광 반사율을 줄일 수 있고, 이에 따라 상기 기판(100) 표면에서 개구 영역(OA)으로 반사되는 광을 줄임으로써 시감 특성을 향상시킬 수 있다. A textured feature 110 is formed on the upper surface of the substrate 100 by texturing the surface of the upper surface of the substrate 100 that overlaps with the first light shielding film 200, The light reflectance reflected from the substrate 100 can be reduced and the light reflected from the surface of the substrate 100 to the opening area OA can be reduced to improve the visual sensitivity.

이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.Hereinafter, repetitive description of the repetitive portions in the materials, structures and the like of each constitution will be omitted.

도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정도이다.6A to 6G are schematic manufacturing process diagrams of a thin film transistor substrate according to an embodiment of the present invention.

도 6a를 참조하면, 트랜지스터 영역(TA)의 기판(100) 상부표면에 텍스처형 특징부(110)를 형성한다.Referring to FIG. 6A, a textured feature 110 is formed on the upper surface of the substrate 100 of the transistor region TA.

상기 트랜지스터 영역(TA)의 기판(100)의 상부표면을 알카리 에칭(Alkaline etching) 또는 애시드 에칭(Acid etching)의해 텍스처링(texturing)하여 텍스처형 특징부(110)를 형성할 수 있다. 이외에도 레이져 혹은 다이아몬드 날을 이용하여 기판(100) 표면을 깍아낸 뒤 식각용액을 처리하여 텍스처형 특징부(110)를 형성할 수 있다.The upper surface of the substrate 100 of the transistor region TA may be textured by Alkaline etching or Acid etching to form the textured features 110. In addition, the surface of the substrate 100 may be scraped off using a laser or a diamond blade, and then the etching solution may be treated to form the textured features 110.

다음, 도 6b를 참조하면, 트랜지스터 영역(TA)의 상기 기판(100) 상에 제 1 광차단막(200)을 패턴 형성한다.Next, referring to FIG. 6B, a first light shielding film 200 is patterned on the substrate 100 of the transistor region TA.

상기 제 1 광차단막(200)은 비정질 실리콘 또는 비정질 게르마늄을 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착하고, 증착한 비정질 실리콘 또는 비정질 게르마늄 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 마스크 공정을 이용하여 패턴 형성할 수 있다. 이하에서 설명하는 각각의 구성에 대한 패턴형성도 상기와 같은 노광, 현상 및 식각 공정을 포함한 마스크 공정을 이용하여 수행할 수 있다The first light blocking layer 200 may be formed by depositing amorphous silicon or amorphous germanium using PECVD (Plasma Enhanced Chemical Vapor Deposition), forming a photoresist pattern on the deposited amorphous silicon or amorphous germanium, The pattern can be formed by using a mask process that sequentially performs the process. Pattern formation for each structure described below can also be performed using a mask process including the above-described exposure, development and etching processes

그 뒤, 상기 기판(100) 아래에 상기 제 1 광차단막(200)과 동일한 패턴으로 상기 제 2 광차단막(250)을 형성할 수 있다.Thereafter, the second light shielding film 250 may be formed under the substrate 100 in the same pattern as the first light shielding film 200.

도시하지는 않았지만, 다른 실시예로서, 상기 제 2 광차단막(250)은 본 발명에 따른 박막 트랜지스터 기판을 형성하고 난 뒤에 패턴 형성할 수도 있다.Although not shown, as another embodiment, the second light shielding film 250 may be patterned after forming the thin film transistor substrate according to the present invention.

다음, 도 6c를 참조하면, 상기 제 1 광차단막(200)을 포함하여 상기 기판(100) 상에 버퍼층(300)을 증착하여 형성하고, 그 뒤 상기 제 1 광차단막(200) 상에 액티브층(400)을 패턴 형성한다.6C, a buffer layer 300 is deposited on the substrate 100 including the first light shielding layer 200, and then an active layer (not shown) is formed on the first light shielding layer 200. Then, (400).

다음, 도 6d를 참조하면, 상기 액티브층(400)을 포함하여 상기 기판(100) 상에 게이트 절연막(500)을 증착하고, 상기 게이트 절연막(500) 상에 게이트 전극 물질을 증착한 후, 마스크 공정을 통하여 상기 게이트 절연막(500) 및 게이트 전극(600)을 패턴 형성한다.6D, a gate insulating layer 500 is deposited on the substrate 100 including the active layer 400, a gate electrode material is deposited on the gate insulating layer 500, The gate insulating film 500 and the gate electrode 600 are pattern-formed.

다음, 도 6e를 참조하면, 상기 기판(100) 상에서 상기 액티브층(400)의 일부를 노출시키는 제1 컨택홀(H1), 및 제2 컨택홀(H2)을 구비하도록 층간 절연막(700)을 패턴 형성한다.6E, a first contact hole H1 for exposing a part of the active layer 400 on the substrate 100 and an interlayer insulating film 700 for providing a second contact hole H2 Pattern formation.

다음, 도 6f를 참조하면, 트랜지스터 영역(TA)에서 상기 기판(100) 상에 상기 액티브층(400)과 연결되도록 상기 소스 전극 및 드레인 전극(800a, 800b)을 패턴 형성한다.Referring to FIG. 6F, the source and drain electrodes 800a and 800b are patterned to be connected to the active layer 400 on the substrate 100 in the transistor region TA.

다음, 도 6g를 참조하면, 상기 소스 전극 및 드레인 전극(800a, 800b) 상에 상기 드레인 전극(800b)의 일부를 노출시키기 위해서 제3 컨택홀(H3)을 구비하도록 보호막(900)을 패턴 형성한다.6G, a protective film 900 is patterned to have a third contact hole H3 for exposing a part of the drain electrode 800b on the source and drain electrodes 800a and 800b. do.

그 뒤, 상기 보호막(900) 상에 상기 제3 컨택홀(H3)을 통해서 상기 드레인 전극(800b)과 연결되도록 화소 전극(1000)을 패턴 형성한다.Thereafter, the pixel electrode 1000 is patterned to be connected to the drain electrode 800b through the third contact hole H3 on the passivation layer 900. Next, as shown in FIG.

도 7은 본 발명의 일 실시예에 따른 유기 발광장치의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터 기판이 적용된 유기 발광장치에 관한 것이다.FIG. 7 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention, which is related to the organic light emitting device to which the thin film transistor substrate according to FIG. 3 is applied.

도 7에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광장치는 전술한 도 3에 따른 박막 트랜지스터 기판을 포함하고, 상기 박막 트랜지스터 기판 상에 뱅크층(1100), 발광부(1200), 및 상부 전극(1300)을 추가로 포함하여 이루어진다.As shown in FIG. 7, the organic light emitting device according to an embodiment of the present invention includes the thin film transistor substrate according to the above-described FIG. 3, and includes a bank layer 1100, a light emitting portion 1200, And an upper electrode (1300).

상기 뱅크층(1100)은 보호막(900) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(1100)은 소스 전극(800a) 및 드레인 전극(800b) 위쪽에 형성되어 있으며, 특히 트랜지스터 영역(TA)에 형성되어 있다. 즉, 화상을 표시하는 개구 영역(OA)은 상기 뱅크층(1100)에 의해 둘러싸여 있다. The bank layer 1100 is formed on the protective film 900. Specifically, the bank layer 1100 is formed above the source electrode 800a and the drain electrode 800b, and particularly formed in the transistor region TA. That is, the opening area OA for displaying an image is surrounded by the bank layer 1100. [

이와 같은 뱅크층(1100)은 유기절연물질, 예를 들면 폴리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The bank layer 1100 may be formed of an organic insulating material such as polyimide, photo acryl, or benzocyclobutene (BCB), but the present invention is not limited thereto.

상기 발광부(1200)는 상기 화소 전극(1000) 상에 형성되어 있다. 상기 발광부(1200)은 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(1200)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다. The light emitting portion 1200 is formed on the pixel electrode 1000. Although not shown, the light emitting unit 1200 may have a structure in which a hole injecting layer, a hole transporting layer, an organic light emitting layer, an electron transporting layer, and an electron injecting layer are sequentially stacked. However, one or two or more layers of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may be omitted. The light emitting unit 1200 may be modified into various forms known in the art, in addition to the combination of layers as described above.

상기 상부 전극(1300)은 상기 발광부(1200) 상에 형성되어 있다. 이와 같은 상부 전극(1300)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(1200) 뿐만 아니라 상기 뱅크층(1100)을 포함한 기판 전체 면에 형성될 수 있다. The upper electrode 1300 is formed on the light emitting unit 1200. The upper electrode 1300 may function as a common electrode and may be formed on the entire surface of the substrate including the bank layer 1100 as well as the light emitting portion 1200.

상기 상부 전극(1300)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The upper electrode 1300 may be formed of a metal such as silver (Ag), but is not limited thereto.

이상과 같은 도 7에 따른 유기발광장치는, 전술한 도 6a 내지 도 6g에 따른 공정으로 박막 트랜지스터 기판을 제조한 후, 상기 소스 전극(800a) 및 드레인 전극(800b) 위쪽의 보호막(900) 상에 뱅크층(1100)을 패턴 형성하고, 상기 화소 전극(1000) 상에 발광부(1200)를 패턴 형성하고, 그리고 상기 발광부(1200) 상에 상부 전극(1300)을 형성하는 공정을 통해 제조한다. The organic light emitting device according to the present invention as shown in FIG. 7 is manufactured by forming the thin film transistor substrate on the protective layer 900 above the source electrode 800a and the drain electrode 800b, And the upper electrode 1300 is formed on the light emitting portion 1200. The light emitting portion 1200 may be formed by patterning the bank layer 1100 on the pixel electrode 1000, patterning the light emitting portion 1200 on the pixel electrode 1000, do.

도시하지는 않았지만, 전술한 도 6a 내지 도 6g에 따른 박막 트랜지스터의 제조 방법이 적용된 유기발광장치의 제조방법도 본 발명의 범위 내에 있다.Although not shown, a manufacturing method of an organic light emitting device to which the method for manufacturing a thin film transistor according to the above-described Figs. 6A to 6G is applied is also within the scope of the present invention.

도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터가 적용된 액정표시장치에 관한 것이다. 8 is a schematic cross-sectional view of a liquid crystal display device according to an embodiment of the present invention, which relates to a liquid crystal display device to which the thin film transistor according to the above-described FIG. 3 is applied.

도 8에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 3에 따른 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(1400), 및 상기 양 기판 사이에 형성된 액정층(1500)을 포함하여 이루어진다. 8, the liquid crystal display device according to an embodiment of the present invention includes the thin film transistor substrate according to the above-described FIG. 3, the opposing substrate 1400 facing the thin film transistor substrate, Layer 1500 as shown in FIG.

도시하지는 않았지만, 상기 박막 트랜지스터 기판 상에는 화소 전극(1000)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다. Although not shown, a common electrode for forming an electric field for liquid crystal driving together with the pixel electrode 1000 may be additionally formed on the thin film transistor substrate.

상기 대향 기판(1400)은 도시하지는 않았지만 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다. The counter substrate 1400 may include a light shielding layer and a color filter layer although not shown.

상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다. The light shielding layer is formed in a matrix structure in order to block leakage of light to regions other than the pixel region, and the color filter layer is formed in the region between the light shielding layers of the matrix structure.

본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다. The liquid crystal display according to the present invention can be applied to liquid crystal display devices of various modes known in the art such as TN (Twisted Nematic) mode, VA (Vertical Alignment) mode and IPS (In-Plane Switching) mode.

이상과 같은 도 8에 따른 액정표시장치는, 전술한 도 6a 내지 도 6g에 따른 공정으로 박막 트랜지스터 기판을 제조하고, 대향 기판(14000)을 제조하고, 그리고 상기 양 기판 사이에 액정층(15000)을 형성하면서 양 기판을 합착하는 공정을 통해 제조한다. The liquid crystal display according to FIG. 8 has the same structure as the liquid crystal display according to the first embodiment except that the thin film transistor substrate is manufactured by the process according to the above-described FIGS. 6A to 6G, the counter substrate 14000 is manufactured, And the two substrates are bonded together.

상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다. The process of attaching the two substrates may be performed using a vacuum injection method or a liquid dropping method known in the art.

도시하지는 않았지만, 전술한 도 6a 내지 도 6g에 따른 박막 트랜지스터의 제조 방법이 적용된 액정표시장치의 제조방법도 본 발명의 범위 내에 있다.Although not shown, a manufacturing method of a liquid crystal display device to which the method for manufacturing a thin film transistor according to the above-described Figs. 6A to 6G is applied is also within the scope of the present invention.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof.

예컨대, 상술한 모든 실시예에 있어서는 버퍼층(300)이 필수적으로 포함되는 것으로 설명하였으나, 변형된 실시예에 있어서는 버퍼층(300)을 생략할 수도 있을 것이다. 이러한 경우, 제 1 광차단막(200) 상에 액티브층(400)이 직접 형성된다.For example, in the above-described embodiments, the buffer layer 300 is essentially included. However, in the modified embodiment, the buffer layer 300 may be omitted. In this case, the active layer 400 is directly formed on the first light blocking film 200.

그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 기판 200: 제 1 광차단막
250: 제 2 광차단막 300: 버퍼층
TFT: 트랜지스터 400: 액티브층
500: 게이트 절연막 600: 게이트 전극
700: 층간 절연막 800a: 소스 전극
800b: 드레인 전극 900: 보호막
1000: 화소 전극 H1: 제1 컨택홀
H2: 제2 컨택홀 H3: 제3 컨택홀
100: substrate 200: first light blocking film
250: second light blocking film 300: buffer layer
TFT: transistor 400: active layer
500: gate insulating film 600: gate electrode
700: interlayer insulating film 800a: source electrode
800b: drain electrode 900: protective film
1000: pixel electrode H1: first contact hole
H2: second contact hole H3: third contact hole

Claims (10)

기판 상에 형성되고 게이트 라인 및 데이터 라인의 수직교차에 의해서 박막 트랜지스터가 형성되는 트랜지스터 영역과 상기 트랜지스터 영역 이외의 개구 영역으로 정의되는 화소 영역;
상기 기판 상의 트랜지스터 영역에 형성된 제 1 광차단막;
상기 기판 아래에서 상기 제 1 광차단막과 중첩되어 형성된 제 2 광차단막;
상기 제 1 광차단막 상에 형성되어 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 및
상기 드레인 전극과 연결되며 상기 개구영역에 형성되는 화소 전극을 포함하는 박막 트랜지스터 기판.
A pixel region formed on the substrate and defined by a transistor region in which a thin film transistor is formed by vertical intersection of a gate line and a data line and an opening region other than the transistor region;
A first light blocking film formed in the transistor region on the substrate;
A second light blocking film formed on the substrate under the first light blocking film;
A thin film transistor formed on the first light blocking film and including an active layer, a gate electrode, a source electrode, and a drain electrode; And
And a pixel electrode connected to the drain electrode and formed in the opening region.
제 1 항에 있어서,
상기 제 2 광차단막은 상기 제 1 광차단막 보다 길이가 짧은 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the second light-blocking film is shorter than the first light-blocking film.
제 1 항에 있어서,
제 1 광차단막 및 제 2 광차단막은 비정질 실리콘 또는 비정질 게르마늄으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the first light-blocking film and the second light-blocking film are made of amorphous silicon or amorphous germanium.
제 1 항에 있어서,
상기 제 1 광차단막과 중첩되는 상기 기판 상부면의 표면은 텍스처링된 텍스처형 특징부(textural feature)를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein a surface of the substrate upper surface overlapping the first light shielding film has textured textural features.
트랜지스터 영역의 상기 기판 상부면의 표면을 텍스쳐링하는 공정;
트랜지스터 영역의 상기 기판 상에 제 1 광차단막을 형성하고 상기 기판 아래에서 상기 제 1 광차단막과 중첩되는 영역에 제 2 광차단막을 형성하는 공정;
상기 제 1 광차단막 상에 박막 트랜지스터를 형성하는 공정; 및
상기 박막 트랜지스터와 연결되는 화소 전극을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조 방법.
Texturing the surface of the substrate upper surface of the transistor region;
Forming a first light shielding film on the substrate of the transistor region and forming a second light shielding film in an area overlapping the first light shielding film below the substrate;
Forming a thin film transistor on the first light blocking film; And
And forming a pixel electrode connected to the thin film transistor.
제 5 항에 있어서,
상기 제 2 광차단막은 상기 제 1 광차단막 보다 길이를 짧게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. The method of claim 5,
Wherein the second light-blocking film has a shorter length than the first light-blocking film.
제 5 항에 있어서,
제 1 광차단막 및 제 2 광차단막은 비정질 실리콘 또는 비정질 게르마늄으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. The method of claim 5,
Wherein the first light-blocking film and the second light-blocking film are made of amorphous silicon or amorphous germanium.
제 5 항에 있어서,
상기 제 1 광차단막과 중첩되는 상기 기판 상부면의 표면은 텍스처링된 텍스처형 특징부(textural feature)를 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. The method of claim 5,
Wherein the surface of the upper surface of the substrate overlapping the first light shielding film has textured textural features.
박막 트랜지스터 기판을 포함하여 이루어지고,
상기 박막 트랜지스터 기판은,
기판 상에 형성되고 게이트 라인 및 데이터 라인의 수직교차에 의해서 박막 트랜지스터가 형성되는 트랜지스터 영역과 상기 트랜지스터 영역 이외의 개구영역으로 정의되는 화소 영역;
상기 기판 상의 트랜지스터 영역에 형성된 제 1 광차단막;
상기 기판 아래에서 상기 제 1 광차단막과 중첩되어 형성된 제 2 광차단막;
상기 제 1 광차단막 상에 형성되어 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 및
상기 드레인 전극과 연결되며 상기 개구영역에 형성되는 화소 전극을 포함하는 것을 특징으로 하는 디스플레이 장치.
A thin film transistor substrate,
In the thin film transistor substrate,
A pixel region formed on the substrate and defined by a transistor region in which a thin film transistor is formed by vertical intersection of a gate line and a data line and an opening region other than the transistor region;
A first light blocking film formed in the transistor region on the substrate;
A second light blocking film formed on the substrate under the first light blocking film;
A thin film transistor formed on the first light blocking film and including an active layer, a gate electrode, a source electrode, and a drain electrode; And
And a pixel electrode connected to the drain electrode and formed in the opening region.
박막 트랜지스터 기판의 제조 방법을 포함하여 이루어지고,
상기 박막 트랜지스터 기판의 제조 방법은,
기판 상에 형성되고 게이트 라인 및 데이터 라인의 수직교차에 의해서 박막 트랜지스터가 형성되는 트랜지스터 영역과 상기 트랜지스터 영역 이외의 개구영역으로 정의되는 화소 영역;
상기 기판 상의 트랜지스터 영역에 형성된 제 1 광차단막;
상기 기판 아래에서 상기 제 1 광차단막과 중첩되어 형성된 제 2 광차단막;
상기 제 1 광차단막 상에 형성되어 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 및
상기 드레인 전극과 연결되며 상기 개구영역에 형성되는 화소 전극을 포함하는 것을 특징으로 하는 디스플레이 장치의 제조 방법.
And a method of manufacturing a thin film transistor substrate,
A method of manufacturing a thin film transistor substrate,
A pixel region formed on the substrate and defined by a transistor region in which a thin film transistor is formed by vertical intersection of a gate line and a data line and an opening region other than the transistor region;
A first light blocking film formed in the transistor region on the substrate;
A second light blocking film formed on the substrate under the first light blocking film;
A thin film transistor formed on the first light blocking film and including an active layer, a gate electrode, a source electrode, and a drain electrode; And
And a pixel electrode connected to the drain electrode and formed in the opening region.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107425011A (en) * 2017-05-05 2017-12-01 京东方科技集团股份有限公司 Array base palte and preparation method thereof, display device
KR20180038170A (en) * 2016-10-06 2018-04-16 엘지디스플레이 주식회사 Display device having a light shielding pattern
US10133114B2 (en) 2016-04-04 2018-11-20 Samsung Display Co., Ltd. Display device having a light blocking pattern
CN112768497A (en) * 2021-01-07 2021-05-07 武汉华星光电半导体显示技术有限公司 Array substrate, preparation method thereof and display panel
WO2022151565A1 (en) * 2021-01-15 2022-07-21 武汉华星光电技术有限公司 Display panel

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002236460A (en) * 2001-02-08 2002-08-23 Seiko Epson Corp Electro-optic device and its manufacturing method and projection type display device
WO2013032886A1 (en) * 2011-08-26 2013-03-07 Corning Incorporated Glass substrates with strategically imprinted b-side features and methods for manufacturing the same
KR20130098709A (en) * 2012-02-28 2013-09-05 엘지디스플레이 주식회사 Thin film transistor array substrate and method for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002236460A (en) * 2001-02-08 2002-08-23 Seiko Epson Corp Electro-optic device and its manufacturing method and projection type display device
WO2013032886A1 (en) * 2011-08-26 2013-03-07 Corning Incorporated Glass substrates with strategically imprinted b-side features and methods for manufacturing the same
KR20130098709A (en) * 2012-02-28 2013-09-05 엘지디스플레이 주식회사 Thin film transistor array substrate and method for fabricating the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10133114B2 (en) 2016-04-04 2018-11-20 Samsung Display Co., Ltd. Display device having a light blocking pattern
KR20180038170A (en) * 2016-10-06 2018-04-16 엘지디스플레이 주식회사 Display device having a light shielding pattern
CN107425011A (en) * 2017-05-05 2017-12-01 京东方科技集团股份有限公司 Array base palte and preparation method thereof, display device
CN112768497A (en) * 2021-01-07 2021-05-07 武汉华星光电半导体显示技术有限公司 Array substrate, preparation method thereof and display panel
WO2022151565A1 (en) * 2021-01-15 2022-07-21 武汉华星光电技术有限公司 Display panel

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